AN74170 PSoC 1 Analog Structure and Configuration with PSoC Designer (Japanese).pdf

AN74170
PSoC® 1 のアナログ構造および PSoC Designer™を用いたコンフィギュレーション
著者: Mark Hastings
関連プロジェクト: なし
関連部品ファミリ: PSoC ® 1
ソフトウェア バージョン: PSoC ® Designer™ 5.4 またはそれ以降
関連アプリケーション ノート: なし
本アプリケーション ノートについて、ご質問がある場合または手助け[email protected] にて
著者までご連絡ください。
AN74170 は、標準 PSoC® 1 デバイスのアナログ構造およびグローバル アナログ パラメーターがアナログ ユーザー モジュール
に与える影響について説明しています。
目次
はじめに
はじめに .............................................................................1
PSoC 1 マイクロコントローラー ファミリを使用して設計する際
は、PSoC Designer とその高レベルのインターフェースを使用
して、アナログ アーキテクチャを含む PSoC をコンフィギュ
レーションします。各ユーザー モジュール (ビルディング ブロッ
ク) の配置とコンフィギュレーションに加え、いくつかのグロー
バル アナログ パラメーターのコンフィギュレーションも必要で
す。特にこれらの設定によって影響を受けるアナログ ユー
ザー モジュールがある設計の場合、グローバル パラメーター
およびアナログ アーキテクチャ全体を理解することが重要で
す。
PSoC 1 のアーキテクチャ ...................................................3
アナログ PSoC ブロック アレイ .......................................4
アナログ列の構造 ..........................................................5
GPIO ピンへのアナログ接続 ........................................ 13
内部アナログ ブロックの相互接続 ................................ 17
内部リファレンス構造 ................................................... 18
グローバル アナログ パラメーター................................. 21
ADC 誤動作のトラブルシューティング ................................ 23
まとめ ............................................................................... 23
ワールドワイドな販売と設計サポート ................................. 25
本アプリケーション ノートは、ユーザーが PSoC Designer 開
発ツールおよびプロジェクトの開発方法を理解していることを
前提としています。本アプリケーション ノートで説明する内容
は以下の通りです。







アナログ PSoC ブロック アレイ構造
アナログ列の構造
GPIO ピンへのアナログ接続
内部アナログ ブロックの相互接続
内部リファレンス構造
グローバル アナログ パラメーター
ADC の誤動作のトラブルシューティング
本アプリケーション ノートで扱うデバイスには、表 1 に示すよう
に類似のアーキテクチャを持つ汎用アプリケーション向けの
PSoC デ バ イ ス が 含 ま れ ま す 。 取 り 扱 う デ バ イ ス の 中 に
CapSense をサポートする PSoC デバイスもありますが、
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文書番号: 001-79329 Rev. *B
1
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
CapSense® (静電容量タッチ入力) 専用 PSoC デバイスは本
アプリケーション ノートには含まれていません。
表 1 に各部品ファミリのアナログ リソースを示します。これら
の部品間の接続の主な相違点は、アナログ マルチプレクサ
バス (AMux) です。AMux は、Port0 上の 8 本のピンと Port2
上の 4 本のピンだけでなく、すべての GPIO への接続を提供
します。表 1 では、AMux バスを持つすべての PSoC 部品に
は 12 本以上のアナログ入力があることに注意してください。こ
れらの PSoC ファミリに関する詳細は、各々の部品ファミリの
デバイス データシートとテクニカル リファレンス マニュアル
(TRM) の「Analog System」節を参照してください。
アナログ
ブロック数
制限された
アナログ
ブロック数
12
4
4
12
0
無
CY8C27x43
12
4
4
12
0
無
CY8C24x94
48
2
2
6
0
有
CY8C24x23
12
2
2
6
0
無
CY7C64215
48
2
2
6
0
有
CY8C28x23
10
2
2
6
0
無
CY8C28x33
40
2
4
6
4
有
CY8C28x43
44
4
4
12
0
有
CY8C28x45
44
4
4
12
4
有
CY8C28x52
24
4
4
12
4
有
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カラム数
アナログ
出力数
CY8C29x66
PSoC 部品ファミリ
アナログ
アナログ
入力数
アナログ
マルチプレクサ
バス (AMux)
表 1. 本アプリケーション ノートで扱うデバイス ファミリ
文書番号: 001-79329 Rev. *B
2
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
PSoC 1 のアーキテクチャ
PSoC 1 デバイスは、アナログ システム、デジタル システム、PSoC コア、システム リソースの 4 つのセクションで構成されています。
各セクションのサイズと複雑さは部品ファミリによって異なります。図 1 は標準 PSoC 1 デバイスのブロック図です。
図 1. PSoC 1 のブロック図
Port 7
Port 6
Port 5
Port 4
Port 3
Port 2
Port 1
Port 0
Analog
Drivers
System Bus
Global Digital Interconnect
Global Analog Interconnect
PSoC Core
Supervisory ROM (SROM)
SRAM
Flash Nonvolatile Memory
CPU Core (M8C)
Interrupt
Controller
24 MHz Internal Main
Oscillator (IMO)
Internal Low Speed
Oscillator (ILO)
Sleep and
Watchdog
Phase Locked
Loop (PLL)
32 KHz Crystal
Oscillator (ECO)
Multiple Clock Sources
Digital System
Analog System
Digital PSoC Block Array
Analog
Ref
Analog PSoC
Block Array
DBB00
DBB01
DCB02
DCB03
DBB10
DBB11
DCB12
DCB13
CT
CT
CT
CT
DBB20
DBB21
DCB22
DCB23
SC
SC
SC
SC
SC
SC
SC
SC
DBB30
DBB31
DCB32
DCB33
1 to 4 Digital Rows
Analog
Input
Muxing
1 to 4 Analog Columns
SYSTEM BUS
Digital
Clocks
Multiply
Accumulate
(MACs)
POR and LVD
Decimators
I2C
System Resets
Switch
Mode
Pump
Internal
Voltage
Reference
USB
IO Analog
Multiplexer
System Resources
本アプリケーション ノートはアナログ PSoC ブロック アレイに
焦点を合わせています。アナログ PSoC ブロック アレイは、連
続時間 (CT) とスイッチ キャパシタ (SC) と呼ばれる 2 個の基
本アナログ ブロックで構成されています。これらのブロックはフ
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レキシブルなコンフィギュレーションが可能であるため、ADC、
DAC、PGA といった PSoC Designer で使われるすべてのア
ナログ ユーザー モジュールはこれらの 2 個の基本ブロックを
使用して作成されます。これらのブロックで作成されたアナログ
文書番号: 001-79329 Rev. *B
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PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
ユーザー モジュールには、ADC、DAC、フィルター、ミキサー、
PGA などのコンポーネントがあります。
デジタル PSoC ブロック アレイには、デバイス ファミリによって
4~16 個のブロックが含まれています。デジタル ブロックは、
カウンター、タイマー、PWM、UART、SPI などのコンポーネン
トに使用されます。それらはまた、ADC ユーザー モジュール
に必要となるタイマーとカウンターを作成するためにアナログ
ブロックと一緒に使用されます。本アプリケーション ノートは、
アナログ ブロックとデジタル ブロック間の相互接続について説
明しますが、デジタル ブロックについて述べていません。
システム リソース セクションは、I2C、スイッチ モジュール ポン
プ、USB、内部電圧リファレンス、I/O アナログ マルチプレクサ
などの固定機能ブロックを含むことがあります。実際に利用可
能なリソースは部品ファミリによって異なります。
PSoC コアには CPU、SRAM、フラッシュ ROM、割り込みコン
トローラー、発振子、GPIO が含まれています。その他のブロッ
クと同様に、部品によって ROM と RAM のサイズが異なりま
す。また、パッケージによって GPIO の総数に制限があります。
本アプリケーション ノートは、アナログ セクションと GPIO ピン
の接続について説明します。
アナログ PSoC ブロック アレイ
PSoC Designer を起動し、CY8C29x43 などの PSoC 1 部品を使用して新規プロジェクトを作成すると、チップ ビューには 2 つのブ
ロック グループが表示されます。上部セクションはデジタル ブロックを、下部セクションはアナログ ブロックを示します。図 2 にアナログ
ブロック セクションの例を示します。その他のデバイス ファミリは同様のビューを表示しますが、利用可能ブロック数およびブロックと
GPIO ピン間の相互接続が異なります。本書の後半部分でブロックの位置をわかりやすく説明するために行と列の識別子が追加され
ています。
図 2. CY8C29x44 のアナログ ブロック
Continuous
Time Blocks
( CT Blocks )
ROW 0
ROW 1
Switch
Capacitor
Blocks
( SC Blocks )
ROW 2
COL 0
COL 1
COL 2
COL 3
4 Column
PSoC Devices
2 Column
PSoC Devices
1 Column
PSoC Devices
アナログ セクションは、選択したデバイスによって 1 本以上の
アナログ列で構成されています。CY8C29x44 は 4 本のアナ
ログ ブロックを備えています。単一列のデバイスは列 1 を使
い、2 列のデバイスは列 1 と 0 を使います。CY28xxx デバイ
スには、図 2 に示した CY8C29x44 と同様な 4 列に加えて、
主に CapSense に使用されるアナログ機能の制限された 2
列があります。表 1 は、本アプリケーション ノートに記載されて
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いる各部品タイプのアナログ ブロックとアナログ列の数のまと
めです。
各ブロックは位置とブロック タイプを示すブロック識別子でラベ
ル付けされています。ASC10 が、このフォーマットの一例です。
「A」はアナログ ブロックを意味します。「S」はスイッチト キャパシ
タ ブロック タイプであることを示します。「C」はスイッチ キャパ
文書番号: 001-79329 Rev. *B
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PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
シタ ブロック タイプを表わします。アナログ マトリックス内のブ
ロックの位置は最後の 2 桁で識別されます。この例の「10」は、
ブロックが行 1 とアナログ列 0 にあることを示します。
図 3. ブロック デコーダ
ASC10
Column of analog or digital block array.
Row of analog or digital block array.
Block type versions:
SC Blocks -> C = Standard, D = Extended Capabilities
E = Simple Integrator
CT Blocks -> B = Standard, C = Extended Capabilities
E = Comparator Only
Block Type, for analog blocks, C = Continuous
time, S = Switch Cap
Analog or Digital Block, “A” = analog, “D” = digital.
アナログ列の構造
標準的な PSoC 1 のアナログ列は、CT ブロック 1 個、SC ブロック 2 個、アナログ入力マルチプレクサ、アナログ バス、コンパレータ バ
ス、アナログ出力バッファ、アナログ クロック マルチプレクサで構成されています。詳細は、図 4 を参照してください。以下の節ではアナ
ログ列の構造の各部ついて説明します。
図 4. アナログ列の構造
PSoC Designer View
Chip View
Analog
Inputs
Analog
Input
Mux
Analog
Clock
Inputs
To Digital
Blocks
LUT
SC
Block 1
AnalogBus 0
CT
Block 1
Analog Clock
Analog
Clock
Mux
Comparator Bus 0
÷4
SC
Block 2
Analog
Output
Buffer
buf
To Port
P02, P03, P04, or P05
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PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
CT ブロック
CT ブロックの中心部は基本的なオペアンプです。一連の抵抗、
いくつかのアナログ マルチプレクサ、1 個のコンパレータ出力
などその他のコンポーネントが、柔軟性を増すために備えられ
ています。このブロックをさまざまな方法でコンフィギュレーション
して、いくつかの PSoC Designer ユーザー モジュールを作成
することができます。図 5 に CT ブロックの基本構造を示しま
す 。 以 下 は 、 ア ナ ロ グ CT ブ ロ ッ ク で 構 築 さ れ た PSoC
Designer ライブラリのユーザー モジュールの例です。




反転アンプ (AMPINV)
コンパレータ (COMP)
計測用アンプ (INSAMP)
プログラマブル ゲイン アンプ (PGA)
図 5. PSoC の CT ブロック
TestMux
LPCMPEN
RefHi
RefLo
AGND
+
PMuxOut
Gain
ABUS
AnalogBus
CompCap
OUT
PWR
CBUS
Latch
Block Inputs
Port Input
CBUS
Driver
Transparent,
PHI1 or PHI2
ABUS
GOUT
AGND
Vdd
PMux
NMux
RTopMux
Block Inputs
AGND
RefHi, RefLo
FB
RESISTOR
MATRIX
LOUT
Gain
EXGAIN
RTapMux
GIN
RBotMux +
INSAMP
LIN
AGND
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CMOUT
SCBLK
Vss
Adjacent Column RBOTMUX
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PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
SC ブロック
アナログ列内の残りの 2 個のブロックは、スイッチ キャパシタ
(SC) ブロックです。SC ブロックは柔軟性があり、広範なユー
ザー モジ ュールに 使用 され ます。最 も一般的な 用途は、
PSoC ADC (アナログ-デジタル変換器) に使用される変調器
です。以下は、現在 PSoC 1 SC ブロックを使用しているユー
ザー モジュールです。

すべての PSoC 1 インクリメンタルおよび DelSig ADC
(例: ADCINC、ADCINCVR、DelSigPlus、DUALADC、
TRIADC など)

すべての PSoC 1 DAC (DAC6、DAC8、DAC9、MDAC6、
MDAC8)

アナログ フィルター (LPF2、LPF4、BFP2、BFP4、
ELPF2、ELPF4)


DTMF ダイヤラー
汎用 SCBLOCK
図 6 と図 7 には、アナログ ブロックのマトリックスに交互配置
された 2 個の基本 SC ブロックを示します。SC ブロックの詳細
は、「AN2041 - Understanding PSoC 1 Switch Capacitor
Analog Blocks」を参照してください。PSoC 1 にスイッチ キャ
パシタ フィルターを実装する方法の詳細については、
「 AN2168 - PSoC 1 Understanding Switched Capacitor
Filters」を参照してください。
図 6. PSoC 1 の SC タイプ C ブロック
1*AutoZero
BQTAP
FCap
16,32 C
CCap
0,1,…,30,31 C
C Inputs
2+!AutoZero)
* FSW1
1* FSW0
ACMux
1
A Inputs
RefHi
RefLo
AGND
ARefMux
ACap
0,1,…,30,31 C
2+AutoZero
1 *
!AutoZero
2
OUT
Sample/Hold
AnalogBus
2B
*
ASign
Modulation
Inputs
Mod Bit Control
ABUS
Power
(Comparator)
BCap
0,1,…,30,31 C
CBUS
2
B Inputs
BMuxSC
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2
1
CBUS
Driver
1
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7
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
図 7. PSoC 1 の SC タイプ D ブロック
1
*AutoZer
o
FCap
16,32
C
CCap
0,1,…,30,31 C
2+!AutoZero)
* FSW1
BQTAP
1* FSW0
A Mux
A Inputs
RefHi
RefLo
AGND
ARefMux
ASign
1
ACap
0,1,…,30,31 C
2+AutoZero
1 *
!AutoZero
2
OUT
Sample/Hold
AnalogBus*2B
BCap
0,1,…,30,31 C
2 +!BSW
B Inputs
ABUS
2 +!BSW+AutoZero
Power
(Comparator)
CBUS
1*BSW
1 *BSW*!AutoZero
BMuxSD
2
アナログ (列) バス
アナログ バスは主にアナログ信号を 1 個のアナログ ブロック
からアナログ出力バッファへルーティングするために使用されま
す (詳細は、「アナログ出力アンプ」節を参照してください)。アン
プ、DAC、フィルターなどアナログ信号を出力するユーザー モ
ジュールはすべてアナログ列バスを駆動することができます。
PSoC Designer では、1 個のアナログ ブロックでアナログ バス
を駆動することができますが、同時に複数のブロックを使ってバ
スを駆動できるよう実行中にレジスタを設定することも可能です。
次のブロックを接続する際は、2 つの出力が短絡するのを防ぐ
ために必ず前のブロックを接続を解除してください。
列の下部 (行 2) で SC ブロックに位置する、入力を備えたア
ナログ ユーザー モジュールは、入力ソースとしてアナログ バ
スを使用することがあります。そうすることで、アナログ列バス
は、CT ブロック (行 0) 出力からの信号をアナログ列の下部
(行 2) に位置するアナログ ユーザー モジュールの入力に
ルーティングするために使用することができます。
アナログ出力アンプ
各列には、アナログ列バスに接続されたアナログ バッファがあ
ります。アナログ バッファが有効な場合、デバイス ファミリに
よって 30~40mA を駆動できます。各バッファは専用 GPIO
ピンに接続されています。0~3 の 4 列は、それぞれ P02、
P03、P04、P05 ピンに接続されています。バッファが有効な場
合、アナログ バス上の信号はバッファリングされ、対応する
ピ ン に駆動されます。バ ッファ が無効な場合、ピン は標準
GPIO ピンとして動作します。また、バッファリングされていない
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1
CBUS
Driver
信号をバッファを回避してピンに直接駆動することができます
が、アナログ ブロックの駆動能力が低いためお勧めしません。
外部 GPIO ピンにルーティングする必要がある任意のアナロ
グ ブロック出力は、十分な信号強度を提供するためにアナロ
グ バッファを使用してバッファリングする必要があります。以下
はアナログ バッファの一般的な用途例です。





DAC 出力バッファ
アナログ グランド バッファ (仮想グランド)
フィルター出力
リファレンス信号出力 (RefHi、RefLo、AGND)
バッファ外部信号 (あるピンに入力し、バッファを通して別
のピンから出力)
内部リファレンスをバッファリングするには、CT ブロック位置の
列の最上部 (行 0) に RefMux ユーザー モジュールを配置しま
す。RefMux ユーザー モジュールの Reference Select (リファ
レンス選択) パラメーターは、3 つのアナログ リファレンス電圧
(AGND、REFLO、REFHI) の 1 つ、または PMux (正入力マル
チプレクサ) を介して GPIO ピンからの入力を選択するため使
用されます。図 8 は、列 0 用のアナログ バッファの出力である
P0[3]の RefMux パラメーター選択とコンフィギュレーションを示
します。GPIO の Drive (駆動) モードを High Z Analog (高イ
ンピーダンス アナログ) に、Select (選択) パラメーターをバッフ
ァ AnalogOutBuf_0 に設定することに注意してください。
文書番号: 001-79329 Rev. *B
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PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
図 8.RefMux ユーザー モジュールの設定
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PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
コンパレータ バス
各アナログ列には対応する専用のコンパレータ バスがありま
す。いかなるアナログ PSoC ブロックにも、このバスを駆動で
きるコンパレータ出力があります。ただし、コンパレータ バスを
駆動できる列内のアナログ ブロックは 1 個しかありません。
コンパレータ バス出力を信号ソースとしてデジタル ブロックに
ルーティングすることができます。また、ADC に使用されるデ
シメータへの入力および割り込み入力として機能し、アナログ
コンパレータ制御レジスタ (CMP_CR0) の読み出し専用デー
タとしても利用できます。
CY8C28xxx ファミリでは、コンパレータ信号は複数のデジタル
信号バスを駆動してデジタル ブロックへの入力や、ピン出力
の直接駆動にさらに柔軟性を与えます。
図 9.コンパレータ バスとインターフェース
LUT
SC
Comp Bus 0
CT
Data Output
From DBB01
Data Output
From DCB02
Data Output
From DBB11
Data Output
From DCB12
One Analog Column
SC
Continuous Time Block
CMP
Analog Comparator Bus Slice
Latch
Transparent, PHI1 or PHI2
CBUS
Driver
Incremental Gate, One per Column
(From Digital Blocks)
IGEN[1:0]
From Col (i+1)
Switched Capacitor Block
CMP
(DEC_CR0[5:4])
PHI1 or PHI2
CBUS
Driver
Latch
Switched Capacitor Block
Latch
PHI1 or PHI2
B
A
LUT
(ALT_CR0[7:0])
PHI2
CMP
Destinations
Latch
BYPASS
To Col (i-1)
(CLDIS, CMP_CR1[7:4])
Column
Interrupt
PHI2
CBUS
Driver
1) Comparator
Register
2) Data Inputs
for Digital
Blocks
3) Input to
Decimator
AINT (CMP_CR0[1:0])
Output to SAR Accelerator Input Mux
コンパレータ バスにはデジタル ルックアップ テーブル (LUT)
があります。LUT には、コンパレータ バスの信号をその右側
にあるコンパレータ バスの信号と組み合わせる複数の論理関
数が含まれます。表 2 に LUT のあり得る組み合わせを示しま
す。A はあるコンパレータ バスからの信号で、B は右側の列
のコンパレータからの信号です。一番右の列の LUT をコンフィ
ギュレーションする場合は、B 入力は一番左の列のものとなり
ます。コンパレータの状態を確認するために CMP_CR0 レジ
スタを読み出す際は、この状態が LUT の出力であり、LUT の
選択オプションによっては実際のコンパレータ バスの状態とは
異なることがあります。
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表 2.コンパレータのルックアップ テーブル (LUT) オプション
論理関数
説明
A
列コンパレータ バス
B
隣接するコンパレータ バス
~A
反転列コンパレータ バス
~B
隣接する反転コンパレータ バス
A AND B
A と B の論理積
A AND ~B
A とノット B の論理積
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10
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
アナログ クロック
説明
~A AND B
ノット A と B の論理積
A OR B
A と B の論理和
A NOR B
A と B の否定論理和
A OR ~B
A とノット B の論理和
~A OR B
ノット A と B の論理和
A XOR B
A と B の排他的論理和
A NOR B
A と B の論理否定
TRUE
常に HIGH 出力
FALSE
常に LOW 出力
SC ブロックは、SC ブロックの内部スイッチを駆動するために
2 相の非重複クロックを必要とします。2 相クロックはアナログ
列に接続されたクロックから派生します。CT ブロックは、コン
パレータ モード時にこのブロックを使用して出力を SC ブロック
および接続されているすべてのデジタル ブロックと同期させま
す。列ごとに個別のアナログ列クロック ジェネレータが提供さ
れます。ここで重要なことは、選択したクロック ソースに関わ
らず、列クロック ジェネレータの出力周波数は列内で入力
周波数を 4 で分周されたものであるということです。 これは
非重複クロックを生成するために行われます。
図 11 にアナログ列のアナログ クロック ツリーを示します。各
AnalogClock_x_Select マルチプレクサはデジタル ブロックの
1 つをクロック ソースに選択します。クロック ソースには、グ
ローバル クロック VC1 と VC2 を選択することもできます。
図 10 に示すように、PSoC Designer インターフェースの LUT
をクリックすると、設定できる論理回路のオプションが表示され
ます。関数を選択した後、LUT ボックスに論理記号が表示され
ます。図 10 には AND ゲートが示されています。アナログ列ご
とにコンパレータ バスは 1 つしかないため、1 本の列にはコン
パレータ出力を必要とするユーザー モジュールを 1 つしか配
置することができません。コンパレータ出力を必要とするユー
ザー モジュールが複数ある設計の場合は、各ユーザー モ
ジュールをそれぞれ別のアナログ列に配置するようにしてくだ
さい。デルタ シグマなどほとんどの ADC はコンパレータ出力
を利用してカウンターまたはデシメータとのインターフェースを
取っています。コンパレータ (COMP) および汎用 SCBlock
コンポーネントは、コンパレータ バスを使用する 2 つの別の
ユーザー モジュールです。
図 11.アナログ クロック ツリー
AnalogClock_0_Select
AnalogClock_1_Select
VC1
VC2
÷4
CT
Block 1
Analog Clock
論理関数
図 10. コンパレータ バスの LUT オプションの選択
SC
Block 1
SC
Block 2
隣接する列のブロック間でアナログ信号をルーティングする際、
これらの列内のクロックの位相と周波数を同期させる必要があ
ります。複数の列に対し同じ入力クロック ソースを選択するこ
とで周波数を同期させることができます。
スイッチ キャパシタ ブロックをベースとしたコンポーネントのほ
とんどには ClockPhase オプションがあります。このオプション
を使用して位相の同期化を実現できます。長い信号チェーン
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11
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
が正しく同期させられたかを慎重に確認する必要がある場合
があります。
クロック位相の選択は、あるスイッチト キャパシタのアナログ
PSoC ブロックの出力を別のスイッチト キャパシタのアナログ
PSoC ブロックの入力と同期させるために使用します。スイッ
チト キャパシタのアナログ PSoC ブロックは、2 相クロック (φ1、
φ2) を使用して信号を取得および転送します。一般的に、φ1
が HIGH の時に ADC への入力がサンプリングされます (通
常設定)。ユーザー モジュールの多くが φ1 の間に自動的に出
力をゼロにし、φ2 の間にのみ有効な信号を出力する場合には
問題が生じます。このようなモジュールの出力が ADC の入力
に供給されると、ADC は有効な信号の代わりに自動的にゼロ
にされた出力を取得します。クロック位相の選択により、位相
をスワップすることができるため、入力信号の取得を φ2 の間
に変更することができます (「スワップ」設定)。
図 12 に、電圧 DAC 出力が φ1 の間にのみ有効であるが、デ
フォルトでは ADC が φ2 の間にサンプリングされる例を示しま
す。そのため、ADC が DAC 出力を読み出すのは、出力が有
効な間の代わりに DAC の自動ゼロ サイクル中となります。
ADC のクロック位相オプションを「Swapped」に変更すると、
ADC が適切な時間にサンプリングされるようになります。各ユー
ザー モジュールは、データシートの ClockPhase パラメーター
のセクションにて信号の取得または出力を選択します。
図 12. 通常およびスワップ クロック
図 12 の「DAC Output」波形を見る限り、DAC 出力が連続信
号のように見えないと心配されるかもしれません。SC ブロック
出力は内部で自動ゼロと有効位相を切り替えますが、SC ブ
ロックが正しく同期されている限り、問題はありません。信号が
アナログ列バスにルーティングされる時、サンプル&ホールド
回路を通過します。アナログ列ごとに個別のサンプル&ホー
ルド回路があり、SC ブロック出力を連続時間信号に再変換し
ます。
サンプル&ホールド回路は、φ2 によって制御されるスイッチ、
内部コンデンサ、電圧フォロワとしてコンフィギュレーションされ
た電圧オペアンプで構成されています。電圧フォロワとは、ア
ナログ列の最下部にあるアナログ バッファのことです。サンプ
ル& ホールド コンデンサは φ2 が HIGH の間に充電され、φ2
が LOW の間に保持されます。詳細は、図 13 を参照してくだ
さい。
図 13.アナログ列のサンプル&ホールド回路
SC block
Output
Ф2
Ф1
To
GPIO
Pin
ABUS
DAC Output
(From SC Block)
Input
Clock (4x)
Analog
Buffer
AnalogBus*2B
DAC
Valid
DAC
Valid
DAC
Valid
Track
Hold
Analog Buffer
Output
Ф2
DAC Output
(Normal Phase)
DAC
Valid
ADC Acquisition
(Normal Phase)
ADC Acquisition
(Swapped Phase)
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Auto
Zero
DAC
Valid
Sample
Sample
Auto
Zero
DAC
Valid
SC ブロックの図 6 と図 7 は、分かりやすくするためにサンプ
ル&ホールド コンデンサをブロックとして示しますが、実際に
はアナログ列の一部です。
Sample
Sample
Sample
文書番号: 001-79329 Rev. *B
12
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
GPIO ピンへのアナログ接続
アナログ列入力と GPIO ピン間の接続は PSoC 1 ファミリに
よって異なりますが、本アプリケーション ノートで説明するすべ
てのデバイスには標準的なポート 0 とポート 2 の接続がありま
す。ポート 0 ピン信号を列に直接ルーティングすることができ
ます。奇数の Port0 ピンは列 0 と 2 (偶数の列) に直接接続さ
れ、偶数のポート 0 ピンは列 1 と 3 (奇数の列) に接続されま
す。列 1 と 2 には、これらの列がポート 0 上のすべてのピンに
アクセスするようにする追加のマルチプレクサがあります。
図 14 に基本的な接続を示します。
図 14 はまた、ポート 2 から列 0 と 3 にある SC ブロックへの
いくつかの接続 (緑色の路線) も示します。追加の接続により、
GPIO に直接接続することができ、ADC、ミキサ、フィルターな
どのコンポーネントへのアナログ入力をさらに 4 本追加するこ
とができます。青色の路線は、3 つのアナログ ブロックのいず
れも駆動できるアナログ列バスです。アナログ バス上の信号
は、アナログ出力アンプを使用して専用の GPIO ピンを駆動す
ることができます。
図 14. 基本アナログ接続
Analog
Buffers
GPIOs
Analog
Buffers
GPIOs
P0[6]
Array Input Configuration
P0[7]
P0[4]
P0[5]
ACI0[1:0]
ACI1[1:0]
ACM0
ACI2[1:0]
ACM1
ACI3[1:0]
ACM2
P0[2]
ACM3
P0[3]
P0[0]
ACOL1MUX
AC1
AC2
ACOL2MUX
Array
P0[1]
ACB00
ACB01
ACB02
ACB03
ASC10
ASD11
ASC12
ASD13
ASD20
ASC21
ASD22
ASC23
Analog
Column 0
Analog
Column 1
Analog
Column 2
Analog
Column 3
RefIn
P2[6]
AGNDIn
P2[4]
P2[3]
P2[1]
P2[2]
P2[0]
デバイス ファミリによって、この相互接続図の内容は多少異なります。前述の通り最大の相違点は、列数と、すべての GPIO をアナロ
グ入力にコンフィギュレーションできるようにする AMux バスの追加です。PSoC Designer のチップ図では、アナログ マルチプレクサの
第 3 層が AMux バスを備えた部品に追加されています。この追加層により、ポート 0 とポート 2 のいくつかのピンだけではなくすべて
の GPIO ピンとアナログ列との接続を提供します。
図 15 に CY8C24x94 デバイスの一例を示します。
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13
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
図 15. PSoC Designer に表示される CY8C24x94 の AnalogMUXBus バス接続
AnalogMUXBus_0
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AnalogMUXBus_1
14
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
CY8C24x94 部品には、単独でまたは一緒に組み合わせて使用することができる 2 本の AnalogMUXBus があります。奇数のポート
ピンは AnalogMUXBus_0 に、偶数のピンは AnalogMUXBus_1 に接続することができます。これらのバスは、任意のアナログ信号を
いずれかのアナログ列にルーティングするために使用するか、または CapSense 対応の部品に使用することができます。図 16 に各
バスに接続可能なポート ピンを示します。
1
Amux
Bus[0]
Port5[6,4,2,0]
Port4[6,4,2,0]
Port3[6,4,2,0]
Port2[6,4,2,0]
AnalogMUXBus_1
Amux
Bus[1]
LUT
ACB01
AnalogBus 0
AnalogBus 0
ACB00
Comparator Bus 0
LUT
ASC10
ASC11
ASD20
ASC21
buf
Comparator Bus 0
0
Port1[6,4,2,0]
Port0[6,4,2,0]
AnalogMUXBus_0
P01
P03
P05
P07
Port5[7,5,3,1]
Port4[7,5,3,1]
Port3[7,5,3,1]
Port2[7,5,3,1]
Port1[7,5,3,1]
P01
P03
P05
P07
Port0[7,5,3,1]
図 16.AnalogMUXBus 接続
buf
CY8C28xxx デバイスは類似したアーキテクチャを持っていますが、4 本のアナログ列に拡張します。図 17 内の右側にある 2 本の追
加列の機能性には制限があります。これらの 2 本の追加列には ACE タイプの CT ブロックと ASE タイプのスイッチ キャパシタ ブロッ
クがあります。CT ブロック (ACE タイプ) は低消費電力且つ低オフセット アンプを中心に構築されます。これらのアンプは 2 つの使い方
があります。別の列を駆動するユニティ ゲイン バッファとして使うか、あるいはオープン ループのコンパレータとして使うことができます。
ASE ブロックは CapSense 用に ACE ブロックと一緒に使用される特殊なハードウェアです。
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15
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
図 17.CY8C28xxx アナログ構造例
設計中に PSoC Designer の初期アナログ路線をコンフィギュ
レーションすることができます。初期アナログ路線は、ユーザー
コードの実行 (main.c) 前にコンフィギュレーションします。実行
中に一部またはすべてのアナログ路線を変更する必要がない
アプリケーションについては、追加コードを生成する必要はあ
りません。
実行中に特定のユーザー モジュールへの入力を変更する必
要がある場合は、マルチプレクサ レジスタを直接コンフィギュ
レーションするコードを書くか、または提供されているアナログ
マルチプレクサのユーザー モジュールを利用することができま
す。表 3 は各ファミリのアナログ マルチプレクサのユーザー モ
ジュールの一覧です。
表 3.利用可能なマルチプレクサ ユーザー モジュール
アナログ
入力数
PSoC 部品ファミリ
CY8C29x66
12
アナログ
マルチプレクサ バス
無
CY8C27x43
アナログ マルチプレクサの
ユーザー モジュール
説明
AMUX4
Port0、4 つの入力マルチプレクサ
AMUX8
Port0、8 つの入力マルチプレクサ
AMUX4
ポート 0、4 入力マルチプレクサ
AMUX8
ポート 0、8 入力マルチプレクサ
AMUX4
ポート 0、4 入力マルチプレクサ
AMUX8
ポート 0、8 入力マルチプレクサ
AMuxN
すべての GPIO ピン
AMUX4 AMUX8
ポート 0、4 入力マルチプレクサ
CY8C24x23
CY8C24x94
CY7C64215
CY8C28x23
48
48
10
有
有
無
ポート 0、8 入力マルチプレクサ
CY8C28x33
CY8C28x43
40
44
有
有
CY8C28x45
CY8C28x52
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24
有
AMUX4
ポート 0、4 入力マルチプレクサ
AMUX8
ポート 0、8 入力マルチプレクサ
AMuxN
すべての GPIO ピン
AMUX4
ポート 0、4 入力マルチプレクサ
AMUX8
ポート 0、8 入力マルチプレクサ
AMuxN
すべての GPIO ピン
AMUX4
ポート 0、4 入力マルチプレクサ
AMUX8
ポート 0、8 入力マルチプレクサ
AMuxN
すべての GPIO ピン
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16
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
内部アナログ ブロックの相互接続
入力マルチプレクサおよびアナログ列バスからの接続以外に、各アナログ ブロックは最も近くにあるアナログ ブロックに接続することが
できます。図 18 にあり得る接続の一例を示します。これらの路線はポート 0 からの入力ルーティング、アナログ列バスおよび AMux バ
スには依存しません。ポート 2 からのアナログ ブロックへの直接入力も示されています。
PSoC 1 ファミリによって接続オプションは異なりますが、コンセプトは類似しています。選択した部品については、設計に役立つオプ
ションを理解するためにテクニカル リファレンス マニュアル (TRM) のアナログの節を読むことが重要です。
図 18.アナログ ブロック間の接続
Row 0
ACB00
(CT)
ACB01
(CT)
ACB02
(CT)
ACB03
(CT)
ASC12
(SC)
ASD13
(SC)
2 Col Only
P2.2
Row 1
ASD11
(SC)
P2.1
REFHI
ASC21
(SC)
ASC10
(SC)
ASD11
(SC)
REFHI
REFHI
P2.1
ASD20
(SC)
ASC21
(SC)
Row 2
Differences
For One Column
Array ONLY
Column 0
One Column Array
PSoC Designer は、ユーザー モジュールがブロックからブ
ロックへ移動される際にこれらの経路を解釈し、入出力パラ
メーターを調整します。
図 19 に、ユーザー モジュール ブロック配置に依存する入力
オプションの一例を示します。ADCINC ユーザー モジュール
のアナログ ブロックが最初の列の行 1 に配置されている場合
は、ブロックが行 2 に配置されている場合とは接続オプション
が異なります。赤色と青色の矢印は ADCINC 用のあり得る正
の入力オプションを示しています。表 4 は、ASC10 と ASC20
ブロックそれぞれのあり得る ADCINC 正の入力オプションを
示します。ほとんどの接続は異なることに注意してください。
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REFHI
ASD22
(SC)
ASC23
(SC)
ABUS(2)
ABUS(3)
Column 2
Column 3
P2.2
P2.2
2 Col Only
ABUS(0)
LEGEND:
P2.2
ABUS(1)
VTemp
Column 1
Two Column Array
Four Column Array
表 4.ADCINC 入力オプション
ASC10 に配置された ADC
(行 1)
ASD20 に配置された ADC
(行 3)
ACB00
ASC10
ASD11
Port_2_1
REFHI
ASC21
ASD20
AnalogOutBus_0
ACB01
REFHI
Port_2_1
ASD11
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17
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
 =  + 
Port_2_1
RefLo および RefHi 信号は DAC と ADC の上限と下限を定
義するため重要です。VREF は、内部 BandGap 電圧 (1.3V) ×
定数、または VDD/2、または P2[6]ピンに接続された外部信号
となります。アナログ グランド (AGND) は、VDD/2、または
BandGap から派生する、または P2[4]ピンに接続された外部
ソースから生成されます。AGND、RefHi、RefLo 信号の略図
を図 20 に示します。
AnalogBus 0
ACB01
AnalogBus 0
ACB00
REFHI
 =  − 
P01
P03
P05
P07
P01
P03
P05
P07
図 19.ADCINC 入力オプション例
図 20.RefHi、RefLo、AGND の略図
ASD11
ASC10
RefHi
ADCINC
VRef
AGND
REFHI
ASD20
Port_2_1
ADCINC
ASC21
VAGND
buf
buf
Vss
RefLo
リファレンス (AGND、RefHi、RefLo) の生成回路の簡略図を
図 21 に示します。
内部リファレンス構造
PSoC (プログラマブル システムオンチップ) は、3.0~5.25V
の単一電源で動作します。一般的に、ほとんどのシステムのア
ナログ信号はグランド リファレンスを基準にした正負両極性を
持っています。PSoC は、VSS チップ グランドに対して正極性
の信号のみを処理します。仮想アナログ グランド (AGND) は
チップ上に生成され、AGND を基準にして正負にスイングする
信号の基準点を提供します。仮想グランドは VSS と VDD の間
であり、各電源レールを基準とする信号が電源によってクリップ
されるのを防ぐために電源レールから十分、分離する必要が
あります。PSoC 1 部品には、内部でグランドを生成するオプ
ションと、外部生成された信号を仮想グランド リファレンスとし
て使用するオプションがあります。
図 21.リファレンス システムのブロック図
Vdd
Vbandgap
P2[4]
Vdd/2
x1
x1.6
x2
内部バンドギャップ リファレンスは安定した 1.3V の VREF を生
成します。このリファレンスは BandGap と呼ばれます。リファ
レンス オプションのいくつかは BandGap リファレンスを使用し
て AGND、RefHi、RefLo 信号を生成します。これらの信号間
の関係は RefLo < AGND < RefHi です。AGND と VREF を
ベースにした式を使用して RefHi と RefLo を計算することが
できます。VREF は BandGap、VDD (チップ電源)、または外部
基準信号から派生します。

RefHi
8.1K
8.1K
AGND
P2[4] (External Cap)
Vbandgap
x1
3 つの基準電圧では DAC、ADC およびその他のアナログ コン
ポーネントの電圧範囲が決まります。AGND (アナログ グラン
ド)、RefHi (高リファレンス)、RefLo (低リファレンス) の 3 つの
リファレンスは、内部バンドギャップ リファレンス、電源電圧
(VSS と VDD)、または外部リファレンス電圧のいずれかをベー
スに生成されます。
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VRef

RefLo
P2[6]
Vss
RefHi および RefLo の式を使用してリファレンスの簡略図を理
解することで、各設定のリファレンス電圧を計算することができ
ます。表 5 に、計算された各リファレンス電圧を示します。
RefLo および RefHi は常に VSS~VDD の範囲内にある必要が
あるため、すべてのオプションがすべての電源電圧に有効で
はないことに注意してください。VSS をリファレンスとした計測の
場合、RefLo = VSS のオプションが最善の選択肢となります。
これは、測定中の信号がそのレファレンスに RefHi、RefLo、
AGND のいずれかを使用することを保証することは優れた設
計方法です。
文書番号: 001-79329 Rev. *B
18
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
表 5. 計算された AGND、RefHi、RefLo
Ref Mux のオプション
VDD
(VDD/2)+/- BandGap
RefLo
AGND
RefHi
3.3V
0.350V
1.65V
2.95V
5.0V
1.2V
2.5V
3.7V
3.3V
0.0V (VSS)
1.65V
3.3V (VDD)
5.0V
0.0V (VSS)
2.5V
5.0V (VDD)
BandGap+/-BandGap
3.0V~5.0V
0.0V (VSS)
1.30V
2.60V
(1.6*BandGap)+/-(1.6*BandGap)
> 4.16V
0.0V (VSS)
2.08V
4.16V
(2*BandGap) +/- BandGap
> 3.9V
1.3V
2.6V
3.9V
(2*BandGap) +/- P2[6]
3.0V~5.0V
2.6V – P2[6]
2.6V
2.6V + P2[6]
P2[4] +/- BandGap
3.0V~5.0V
P2[4] – 1.3V
P2[4]
P2[4] + 1.3V
P2[4] +/- P2[6]
3.0V~5.0V
P2[4] – P2[6]
P2[4]
P2[4] + P2[6]
(VDD/2)+/-(VDD/2)
図 22 は、3.3V および 5.0V の電源に対する SC ベースのユーザー モジュールの有効入出力範囲をわかりやすく示すために表 5 をグ
ラフ化したものです。
図 22.リファレンス、DAC、ADC の範囲
5
VDD = 5.0
4
VDD = 3.3
3
Volts
2
1
0
Vdd/2
+/VBG
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Vdd/2
+/Vdd/2
Vdd/2
+/P2[6]
VBG
+/VBG
P2[4]
+/P2[6]
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2*VBG
+/VBG
Vdd/2
+/Vdd/2
1.6*VBG
+/1.6*VBG
19
PSoC® 1 のアナログ構造および PSoC DesignerTM を用いたコンフィギュレーション
リファレンス出力のオペアンプは、一般的に各電源レールから 0.3V の一定のヘッドルームを必要とします。アナログ グランドとリファ
レンスが外部ソースから派生した場合、RefHI および RefLO 信号はこの要件を満たす必要があります。
リファレンスが電源レールである場合 (例えば、VDD/2 +/- VDD/2、RefHI = VDD、RefLO = VSS)、リファレンス出力オペアンプはオフとな
り、リファレンスは適切な電源レールに直接切り替わります。
DAC 出力はリファレンス値 (RefHi と RefLo) に調整されます (図 22 を参照してください)。外部負荷に接続された DAC 出力がアナロ
グ出力バッファを使っていることを確認してください。SC ブロックは内部アナログ ブロックのみを駆動するように設計されています。
PSoC 内のアナログ出力バッファはレール ツー レールではなく、一般的に定格負荷において VSS からは 0.4 V、VDD からは 0.6 V に達
します。これは、リファレンス出力が VDD または VSS に設定されている場合でもシステム設計がこの出力スイングに対応できるようにす
るためです。アナログ バッファの定格負荷については、デバイス データシートを参照してください。
表 6 は、各リファレンス オプションの要約と特定のアプリケーションに最適な選択を提案します。
表 6. グランドおよびリファレンスの選択
選択
アプリケーション
VDD/2 +/- BandGap
差動センサーまたは絶対電圧が測定される AC 結合した測定を使用するシステム。例えば、オーディオ信号処理
VDD /2 +/- VDD /2
電源電圧に比例した、電源電圧をトラッキングする入力範囲のあるアナログ-デジタル変換器を必要とする出力を備えた
センサーを使用するシステム。例えば、VDD に接続した圧力センサー
BandGap +/- BandGap
この選択肢を効果的に利用できるのは、絶対 (電源に比例していない) 測定を必要とするシステム。例えば、バッテリ測
定やシステム電源監視
1.6*BandGap +/1.6*BandGap
この設定は 2*BandGap のフルスケールよりも広範囲な絶対測定を必要とするシステムに使用。4.16V は 12 ビット シ
ステムでは 1mV/ビットにかなり近いことに注意してください。
2*BandGap +/BandGap
固定電圧を中心とする制限範囲のあるシステムに使用。AN2017 に記載されているように抵抗およびサーミスタの温度
測定に一般的に使用
2*BandGap +/- P2[6]
ユーザー指定の ADC 入力範囲のある絶対測定を行うシステムで、一般的に基準のアナログ グランド周りの感度が高
い場合に使用。この場合の制限は、リファレンス電圧生成時のオフセット電圧の蓄積。ユーザー供給リファレンスの最小
値が 0.5V 未満にならないように制限
P2[4] +/- BandGap
ユーザー指定のアナログ グランド値のある絶対測定を行うシステムに使用。センサーが中間電源電位近くに特定のリフ
ァレンスを出力するシステムによく使用。この値はシステム キャリブレーションに不可欠となる
P2[4] +/- P2[6]
ユーザーがグランドとリファレンスの両方に外部の値を提供するシステムに使用。一般的に、アナログ グランドが特定
のオフセットに設定され、ユーザーがより分解能の高い、範囲の制限された ADC 入力を必要とするシステムを対象とし
ている。リファレンス生成器のオフセット誤差への影響で分解能の限界を設定
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20
PSoC® 1 のアナログ構造および PSoC Designer™を用いたコンフィグレーション
グローバル アナログ パラメーター
PSoC Designer には ADC、DAC、フィルター、アンプなどほと
んどのアナログ ユーザー モジュールを含む設計全体に影響
を与えるいくつかのグローバル設定があります。グローバル設
定は PSoC Designer のウィンドウに表示されます。図 23 に
示す赤枠で囲んだ対象のアナログ パラメーターは以下の通り
です。





Analog Power
Ref Mux
AGndBypass
Op-Amp Bias
A_Buf_Power
図 23. PSoC Designer グローバル リソース
正したい機能のビットのみを修正するように注意してください。
各 PSoC 1 ファミリの TRM (テクニカル リファレンス マニュア
ル) は、ABF_CR、ABF_CR0、および BDG_TR レジスタの各
ビットを詳細に説明しています。
Analog Power
Analog Power (アナログ電源) パラメーターはアナログ SC、
CT、およびリファレンス バッファ電源レベルの初期状態を設定
します。リファレンス バッファを含むすべてのアナログ ブロック
をオン/オフにするマスター スイッチの役割を果たします。各
アナログ SC および CT ブロックには、オフ、低、中、高の 4 つ
の電源設定ができる独自の電源制御機能があります。少なく
とも 1 個のアナログ ブロックを使用するすべてのユーザー モ
ジュールには、「Start」や「SetPower」などの電源レベルを選
択することができる API 関数が含まれています。正しい電源レ
ベルは、ユーザー モジュールおよびモジュールに使用される
アナログ クロック周波数に依存します。表 7 はアナログ電源
パラメーターの有効な設定リストです。
表 7.Analog Power の設定
Analog Power の
オプション
CT ブロック
電源
SC ブロック
電源
Ref 電源
All Off
オフ
オフ
オフ
SC Off / Ref Low
オン
オフ
低
SC Off / Ref Med
オン
オフ
中
SC Off / Ref High
オン
オフ
高
SC On / Ref Low
オン
オン
低
SC On / Ref Med
オン
オン
中
SC On / Ref High
オン
オン
高
2 つの「オン」のそれぞれで、リファレンス駆動の高、中、低レ
ベルから内部リファレンス バッファの電流駆動能力を選択しま
す。性能と消費電力のバランスをとれるようにする必要があり
ます。
アナログ グローバル パラメーター設定では、PSoC アナログ
パラメーターの初期状況を設定できます。これらの設定のほと
んどは電源投入時に一度設定されてから不変ですが、アプリ
ケーションによっては実行中にこれらのパラメーターを変更す
る必要が生じる場合があります。その際は、レジスタへの書き
込みによりパラメーターを別々に変更することができます。
ARF_CR レジスタは Analog Power、Ref Mux、および OpAmp Bias コントロールを制御します。ABF_CR0 はアナログ
出 力 バ ッ フ ァ 電 源 (A_Buff_Power) を 制 御 し ま す 。
AGndBypass モードを有効にするには、BDG_TR レジスタを
使用します。(AGndBypass については、本書の後半で説明し
ます。) ほとんどのレジスタは複数の機能を制御するため、修
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この選択は PSoC の総消費電力に影響を与えます。リファ
レンスおよびそれに対応するオペアンプ ブロックを使用する各
ユーザー モジュールでは、デバイスの消費電力が多少増加し
ます。ほとんどのスイッチト キャパシタ回路の不可欠要素とし
て内部リファレンスが使用されるため、電流駆動能力はスイッ
チト キャパシタ ブロックの動作速度に影響を与えます。一般
的に、このパラメーターの設定値が高いほど、スイッチト キャ
パシタ回路はより高いクロック レートで動作できる一方、消費
電力は高くなります。オペアンプ ブロック当たりの消費電流
(および電力) を予測するには、部品データシート内の該当表
を参照してください。
文書番号: 001-79329 Rev. *B
21
PSoC® 1 のアナログ構造および PSoC Designer™を用いたコンフィグレーション
A_Buf_Power
A_Buf_Power パラメーターを使用すると、アナログ列バスに
接続されたアナログ出力バッファの電源レベルを選択すること
ができます。これらのバッファは PSoC で外部ピンを駆動する
内部アナログ信号をバッファリングするために使用されます。
この電源設定はバッファの周波数応答にはほとんど影響はあ
りませんが、容量性負荷の駆動時に安定性を改善します。負
荷容量が 100pF を超える場合は「High」設定を推奨します。
負荷容量が 100pF 以下の場合は、省電力のために「Low」設
定を使用するのが最善です。最大負荷容量は約 200pF です。
A G n d B yp a s s
PSoC デバイスの中には外部アナログ グランド (AGND) バイ
パス キャパシタを P2[4]に提供する能力のあるものがあります。
内部 AGND に発生するスイッチング ノイズをある程度低減し
ます。この機能は AGNDBypass パラメーターを Enable に
設定することで有効にします。また、GPIO ピン P2[4]を正しく
設定する必要があります。図 24 に示すように、Pinout ウィン
ドウで GPIO の Select オプションを ExternalAGND に設定
する必要があります。外付けバイパス コンデンサの標準値は
0.01F~10F で、通常は 10F を超えてはなりません。推奨
値は 1F です。
図 24.AGND のコンフィギュレーション
図 25.P2[4]にコンデンサを接続した場合の典型的な AGND
ノイズ、F でのキャパシタ値
nV/rtHz
10000
Cbypass (uF)
0
0.01
0.1
1.0
10
1000
100
0.001
0.01
0.1 Freq (kHz)
1
10
100
Op-Amp Bias
Op-Amp Bias (オペアンプのバイアス) パラメーターは、連続
時間およびスイッチ キャパシタのアナログ ブロックのすべての
オペアンプのバイアスを調整します。内部オペアンプの性能は、
開発中のアプリケーションに基づいて PSoC のアナログ セク
ションのバイアス状態を高または低に設定することで調整でき
ます。高バイアスに設定すると、オペアンプの消費電流が増え
ますが、帯域幅とスイッチング速度も増え、出力インピーダン
スが低下します。オペアンプの消費電力の合計は、グローバ
ル「Op-Amp Bias」パラメーターと個々の電源設定の関数です。
オペアンプ バイアスの高または低設定の影響を含む、オペ
アンプ ブロック当たりの消費電流 (および電力) を予測するに
は、部品データシート内の該当表を参照してください。AC オペ
アンプ パラメーターの影響を予測するには、デバイス データ
シート内の該当 AC オペアンプ仕様を参照してください。表 8
に、電源設定の異なるアナログ ブロック アンプの最小 GBW
を示します。
表 8.電力およびバイアス設定に関するオペアンプ GBW
個々のオペアンプ
電源設定
図 25 に、バイパス コンデンサを使用しない場合の典型的なノ
イズおよび 0.01F~10F の範囲でバイパス コンデンサを付
けた場合を示します。バイパス コンデンサの値が増加すると
カットオフ周波数が減少することに注意してください。
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オペアンプの
バイアス
ゲインと帯域幅の積
(最小)
低
低
0.75MHz
中
高
3.1MHz
高
高
5.4MHz
Ref Mux
Ref Mux パラメーターは、前述のグローバル アナログ設定の
中で最も重要な設定です。Ref Mux パラメーターは ADC また
は DAC などのアナログ SC ブロックを使用するコンポーネント
の範囲と (潜在) 精度を決定します。Ref Mux パラメーターで
指定した値は、対になり [AGND レベル ± フルスケール] を含
みます。詳細は、「内部リファレンス構造」節を参照してください。
選択したリファレンスは、スイッチト キャパシタ回路に入力され、
文書番号: 001-79329 Rev. *B
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PSoC® 1 のアナログ構造および PSoC Designer™を用いたコンフィグレーション
スイッチト キャパシタ回路から出力されるべき最大電圧を制御
します。このパラメーターを使用して、アナログ グランド
(AGND) レベルとピーク ツー ピーク電圧を選択します。Ref
Mux のメニュー オプションは、図 26 を参照してください。
図 26.リファレンス選択オプション
PSoC 1 のアナログ電圧測定と信号処理アプリケーションは、
高精度のグランドおよび電圧リファレンスの使用を必要としま
す。正しいアナログ グランドおよび電圧リファレンスを選択する
ことは高精度のシステム性能を得るために欠かせません。
PSoC 1 ではリファレンスを柔軟に設定することができます。
ADC 誤動作のトラブルシューティング
コンフィギュレーションのミスがいくつも重なると ADC は目的
通り動作しないか、あるいは全く動作しないことになります。問
題とその解決方法について以下に一覧を示します。

クロック選択: ほとんどの ADC にはデジタルとアナログ両
方のスイッチ キャパシタ ブロックがあります。アナログと
デジタル両方のブロックに同じクロックが選択されたことを
確認してください。

クロック範囲: アナログ ユーザー モジュールごとにはアナ
ログ SC ブロックをベースとする最小と最大クロック速度が
あります。選択したクロックが指定のクロック範囲内にある
ことを確認してください。実際の SC クロック周波数は入力
クロック周波数の 1/4 であることを覚えておいてください。

クロック位相: 信号を 1 個の SC ブロック ベースのユー
ザー モジュールから別のユーザー モジュールに流す際
は、クロック位相を逆にする必要があることがあります。
SC ブロックを使用するほとんどのユーザー モジュールに
は ClockPhase パラメーターがあります。2 個以上の SC
ブロックを通る信号経路が Normal と Swapped 間を切
り替えることに注意してください。

電源設定: SC ブロックを含むユーザー モジュールの電源
設定は、アナログ クロック速度を基準にして設定する必
要があります。クロック速度が高い場合は、SC ブロックの
電源設定も高く設定する必要があります。
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
リファレンス マルチプレクサ: リファレンス マルチプレクサ
がグローバルであるため、すべてのアナログ SC ブロック
ベースのコンポーネントは同じ設定にする必要があります。
すべてのアナログ コンポーネントと選択した Ref Mux 設
定と互換性があることを確認してください。

割り込み: ほとんどの ADC は ISR (割り込みサービス
ルーチン) の処理が必要です。特定の ADC 割り込みとグ
ローバル割り込みが有効になっていることを確認してくだ
さい。

CPU オーバーヘッド: ISR の結果を処理する ADC は高
速で動作する場合、CPU 負荷を増加させます。他のコン
ポーネントも割り込みを必要とする場合は、サンプル レー
トを下げる必要があることがあります。
まとめ
基本 PSoC 1 アナログ アーキテクチャを理解することで、グロー
バル アナログ パラメーターおよび個々のアナログ ユーザー
モジュール パラメーターを理解する際に役立ちます。グローバ
ル Ref Mux 設定およびリファレンスがどのように生成されるか
はアーキテクチャの最も重要な部分です。最初は広範なリファ
レンス設定で混乱するかもしれませんが、現在市販されている
アナログ/デジタル混在信号マイクロコントローラーにとって最
も柔軟性の高いアナログ システムの 1 つなのです。
著者について
氏名:
Mark Hastings
役職:
アプリケーション エンジニア MTS
経歴:
Mark Hastings は、1984 年にワシントン州
立大学の電気エンジニアリング学部を卒
業しました。過去 27 年間にわたり、埋め
込み信号およびアナログ/デジタル混在
信号の設計に携わってきました。
連絡先:
[email protected]
文書番号: 001-79329 Rev. *B
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PSoC® 1 のアナログ構造および PSoC Designer™を用いたコンフィグレーション
改訂履歴
文書名: PSoC® 1 のアナログ構造および PSoC Designer™を用いたコンフィギュレーション - AN74170
文書番号: 001-79329
版
ECN 番号
変更者
発行日
変更内容
**
3619108
HZEN
05/15/2012
これは英語版 001-74170 Rev. **を翻訳した日本語版 001-79329 Rev. **です。
*A
4669799
HZEN
03/27/2015
これは英語版 001-74170 Rev. *C を翻訳した日本語版 001-79329 Rev. *A です。
*B
4771708
HZEN
05/20/2015
これは英語版 001-74170 Rev. *C を翻訳した日本語版 001-79329 Rev. *B です。
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文書番号: 001-79329 Rev. *B
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