AN70707 EZ-USB FX3™/FX3S™ Hardware Design Guidelines and Schematic Checklist (Japanese).pdf

AN70707
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
著者: Hussein Osman
関連プロジェクト: なし
関連製品ファミリ: CYUSB3014、CYUSB3035
ソフトウェア バージョン: 該当なし
関連アプリケーション ノート: 完全な一覧については、こちらをクリックしてください。
本アプリケーション ノートの最新版または関連プロジェクト ファイルについては、http://www.cypress.com/go/AN70707
をご覧ください。
本書 (AN70707) は EZ-USB® FX3™/FX3S™のハードウェア設計における推奨事項や、開発者が考慮しなければならない
重要な事項について説明します。サイプレス EZ-USB FX3 は、次世代 USB 3.0 ペリフェラル コントローラーです。高度に統合
さ れ た 柔 軟 性 の あ る 機 能 に よ り 、 開 発 者 は い か な る シ ス テ ム に 対 し て も USB 3.0 機 能 を 組 み 込 め ま す 。 特 別 に
記述がない限り、推奨事項はすべて FX3 と FX3S に適用されます。USB スーパースピードのサンプル コードの全一覧は
http://www.cypress.com/101781 をご覧ください。
目次
1
2
3
4
5
6
7
8
1
はじめに................................................................................... 1
関連リソース............................................................................. 2
2.1
EZ-USB FX3 ソフトウェア開発キット ................................ 3
2.2
GPIF™ II Designer ........................................................ 3
電源システム ............................................................................ 4
3.1
概要 .............................................................................. 4
電源モード................................................................................ 5
4.1
デバイス電源デカップリング............................................. 6
4.2
突入電流および電源供給の設計 ..................................... 7
クロッキング ............................................................................. 9
5.1
水晶発振器 .................................................................... 9
5.2
ウォッチドッグ タイマー .................................................. 12
GPIF II インターフェース .......................................................... 12
USB ...................................................................................... 12
低性能ペリフェラル (LPP)........................................................ 12
8.1
I2C インターフェース ...................................................... 12
8.2
JTAG .......................................................................... 13
8.3
I2S............................................................................... 13
8.4
SPI および UART ......................................................... 13
8.5
SPI フラッシュの選択 .................................................... 14
ブート ..................................................................................... 14
EMI および ESD の考慮事項 ................................................... 15
FX3 デバイスのパッケージ寸法 ............................................... 16
電気的設計上の考慮事項 .................................................. 16
12.1
スーパースピード USB 3.0 の設計ガイドライン ................ 16
13
FX3S ハードウェア設計上の考慮事項 ...................................... 26
13.1
S-ポート インターフェース .............................................. 26
14
回路図とレイアウトのレビュー チェックリスト ......................... 29
15
要約 ................................................................................. 30
16
参考資料 .......................................................................... 30
A
付録 A – プリント基板レイアウトのヒント .................................... 31
改訂履歴.......................................................................................... 32
ワールドワイドな販売と設計サポート .................................................. 33
製品................................................................................................. 33
PSoC®ソリューション ......................................................................... 33
サイプレス開発者コミュニティ ............................................................. 33
テクニカル サポート ........................................................................... 33
9
10
11
12
はじめに
サイプレスの EZ-USB® FX3™は、統合された柔軟な機能を提供する、次世代 USB 3.0 ペリフェラル コントローラーです。
FX3 は完全にコンフィギュレーション可能な、パラレルな汎用プログラマブル インターフェースを備えています。この GPIF II と
呼ばれるインターフェースはあらゆるプロセッサ、ASIC、または FPGA に接続可能です。非同期 SRAM、非同期および同期
アドレス データの多重化インターフェース、パラレル ATA などの一般的なインターフェースに、容易かつグルーレス (グルーロ
ジックを使わない) な接続を提供します。FX3 は強力なデータ処理とカスタム アプリケーションをビルドするために 32 ビット
ARM926EJ-S マイクロプロセッサを内蔵しています。GPIF II から USB インターフェースへの 375MBps のデータ転送を可能
にするアーキテクチャを実装しています。
www.cypress.com
文書番号: 001-86523 Rev. *B
1
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
統合された USB 2.0 OTG コントローラーによって、FX3 が OTG ホストから MSC デバイス、および HID クラスのデバイス
まで複数の役割を果たすアプリケーションを可能にします。FX3 はコードとデータ用として、512KB または 256KB の内蔵
SRAM を備えています。また、FX3 は UART、SPI、I2C、および I2S などのシリアル ペリフェラルに接続するためのインター
フェースも提供しています。FX3 にはアプリケーション開発ツールが用意されています。ソフトウェア開発キットには、市場投入
までの時間を短縮するために応用例が付いています。
これらの機能に加えて、FX3S はストレージ コントローラーを統合し、最大 2 つの個々の大容量記憶装置に対応できます。
SD 3.0 と eMMC 4.41 のメモリ カードに対応できます。これらのポート上で SDIO 3.0 もサポートできます。FX3 と FX3S 間
の機能の相違は表 1 に記載されています。
システムを期待通りに実行させるために、配線幅、層構成、およびその他のレイアウト上の考慮事項に関するガイドラインに
従う必要があります。
スーパースピード エクスプローラー キットの参照回路図は CYUSB3KIT-003 EZ-USB® FX3™スーパースピード エクスプ
ローラー キットから入手してください。EZ-USB FX3 DVK の参照回路図は CYUSB3KIT-001 EZ-USB® FX3™で提供します。
EZ-USB FX3S DVK [email protected] までお問い合わせください。
表 1. FX3 と FX3S 間の機能の相違
機能
EZ-USB FX3
EZ-USB FX3S
GPIF
8/16/32 ビット
8/16 ビット
ストレージ ポート
無
1 または 2 ポート (SD3.0、eMMC4.41、
SDIO3.0)
USB 3.0、USB2.0 デバイス
有
有
HS-OTG
有
有
CPU
ARM9、200MHz
ARM9、200MHz
組込み SRAM
256KB/512KB
256KB/512KB
シリアル インターフェース*
I C、SPI、I S、UART
I2C、SPI、I2S、UART
ブート オプション
I2C、SPI、USB、GPIF ベース
すべての FX3 のブート オプション + eMMC
ベースのブート オプション
パッケージ
121 ピンの BGA、10x10mm
121 ピンの BGA、10x10mm
2
2
*すべてのシリアル インターフェースがすべてのコンフィギュレーション オプションで使用できるわけではありません。詳細
については、データシートのピンの説明を参照してください。
注: EZ-USB® CX3 を用いてハードウェアを設計する場合、CX3 ハードウェアのよくある質問については KBA91295 を、
MIPI CSI-2 信号の配線については AN90369 を参照してください。
2
関連リソース
サイプレスは www.cypress.com サイトに大量のデータを掲載しており、ユーザーがデザインに適切な<製品>デバイスを
選択し、デバイスのデザインを迅速かつ効果的に統合する手助けをしています。リソースの包括的な一覧については、
ナレッジベース記事 KBA87889, How to design with FX3/FX3S を参照してください。



概要: USB ポートフォリオ、USB ロードマップ
USB 3.0 製品セレクター: FX3、FX3S、CX3、HX3、West Bridge Benicia
アプリケーション ノート: サイプレスは基礎的なレベルから高度なレベルまで幅広いトピックを扱っている、大量の USB
アプリケーション ノートを提供します。以下は FX3 入門用の推奨アプリケーション ノートです。
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文書番号: 001-86523 Rev. *B
2
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト






AN75705 - Getting Started with EZ-USB FX3








AN86947 - Optimizing USB 3.0 Throughput with EZ-USB FX3
2.1
AN75779 - How to Implement an Image Sensor Interface with EZ-USB FX3 in a USB Video Class (UVC)
Framework
AN84868 - Configuring an FPGA over USB Using Cypress EZ-USB FX3
AN68829 - Slave FIFO Interface for EZ-USB FX3: 5-Bit Address Mode
AN73609 - EZ-USB FX2LP/ FX3 Developing Bulk-Loop Example on Linux
AN77960 - Introduction to EZ-USB FX3 High-Speed USB Host Controller
AN76348 - Differences in Implementation of EZ-USB FX2LP and EZ-USB FX3 Applications
AN89661 - USB RAID 1 Disk Design Using EZ-USB FX3S
AN90369 - How to Interface a MIPI CSI-2 Image Sensor With EZ-USB® CX3
USB ハイスピード
USB フルスピード
スーパースピード USB
EZ-USB FX3 テクニカル リファレンス マニュアル
開発キット:



AN65974 - Designing with the EZ-USB FX3 Slave FIFO Interface
テクニカル リファレンス マニュアル (TRM):


AN70707 - EZ-USB FX3/FX3S Hardware Design Guidelines and Schematic Checklist
サンプル コード




AN76405 - EZ-USB FX3 Boot Options
CYUSB3KIT-003、EZ-USB FX3 スーパースピード エクスプローラ キット
CYUSB3KIT-001、EZ-USB FX3 開発キット
モデル: IBIS
EZ-USB FX3 ソフトウェア開発キット
サイプレスはいかなる組込みアプリケーションに対しても容易にスーパースピード USB を統合するために、完全な
ソフトウェアとファームウェア スタックを提供します。ソフトウェア開発キット (SDK) にはアプリケーション開発を加速するため
のツール、ドライバー、および応用例が付いています。
2.2
GPIF™ II Designer
GPIF II Designer はグラフィカル ソフトウェアです。これにより設計者が EZ-USB FX3 USB 3.0 デバイス コントローラーの
GPIF II インターフェースを構築できます。
ユーザーは、このツールでサイプレスが提供する 5 つのインターフェースから 1 つを選択するか、あるいは独自の GPIF II
インターフェースを最初から作成するか、選択可能です。サイプレスは非同期と同期スレーブ FIFO、非同期と同期 SRAM、
および非同期 SRAM などの業界標準インターフェースを提供します。あらかじめ定義されたこれらのインターフェースの
いずれかを、既にシステム内に備えている場合、設計者はバス幅(x8、x16、x32)、エンディアンおよびクロック設定など一連
の標準パラメーターからインターフェースを選択して、コンパイルすることができます。このツールはインターフェースをカスタマ
イ ズ し た い ユ ー ザ ー に 対 し て 、 能 率 化 さ れ た 3 段 階 の GPIF イ ン タ ー フ ェ ー ス 開 発 プ ロ セ ス を 提 供 し ま す 。
ユーザーはまずピン コンフィギュレーションおよび標準パラメーターを選択できます。次に、コンフィギュレーション可能な操作
で仮想ステート マシンを設計できます。最後に、出力タイミングが期待通りになるかを確かめられます。3 段階のプロセスを
完了させると、インターフェースをコンパイルして、FX3 と統合します。
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
3
電源システム
3.1
概要
EZ-USB FX3 デバイスの電源ドメインは図 1 に示されています。 これらのドメインの説明とそれぞれの電圧設定は表 2 に記
載します。
図 1. EZ-USB FX3 の電源 ドメイン図
V1p2
VDD
VIO1
L9
VIO4
0.01uF
0.01uF
0.1uF
0.01uF
CYUSB301x
B1
VIO4
0.1uF
0.1uF
2.2uF
A2
VIO3
0.1uF
AVDD
MPZ2012S601A
U3RXVDDQ
B5
V1p2
C11
VIO5
0.1uF
VIO5
CVDDQ
U3TXVDDQ
0.01uF
0.1uF
MPZ2012S601A
22uF
V1p2
VIO2
E3
VIO3
V1p2
0.1uF
0.1uF
F1
VIO2
0.1uF
0.01uF
0.1uF
0.01uF
0.1uF
0.1uF
0.01uF
0.1uF
0.01uF
22uF
0.1uF
J11
B10
A7
VIO1
H11
L7
E9
F11
L5
0.01uF
H1
C3
B6
MPZ2012S601A
0.01uF
0.1uF
CVDDQ
VSS
AVSS
U3VSS
0.1uF
22uF
MPZ2012S601A
表 2. EZ-USB FX3 電源ドメインの説明
パラメーター
説明
Min
Typ
Max
単位
VDD
コア電源電圧
1.15
1.2
1.25
V
AVDD
アナログ電源電圧
1.15
1.2
1.25
V
VIO1
GPIF II I/O 電源ドメイン
1.7
1.8、2.5、および 3.3
3.6
V
VIO2
IO2 電源 ドメイン
1.7
1.8、2.5、および 3.3
3.6
V
VIO3
IO3 電源ドメイン
1.7
1.8、2.5、および 3.3
3.6
V
VIO4
UART/SPI/I S 電源 ドメイン
1.7
1.8、2.5、および 3.3
3.6
V
VIO5
I C および JTAG 電源ドメイン
1.15
1.2、1.8、2.5、および 3.3
3.6
V
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2
2
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
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パラメーター
説明
Min
Typ
Max
単位
VBATT
USB 電源電圧
3.2
3.7
6
V
VBUS
USB 電源電圧
4.0
5
6
V
CVDDQ
クロック電源電圧
1.7
1.8、3.3
3.6
V
U3TXVDDQ
USB3.0 1.2V 電源
1.15
1.2
1.25
V
U3RXVDDQ
USB3.0 1.2V 電源
1.15
1.2
1.25
V
電源モード
EZ-USB CX3 は以下の電源モードに対応しています。
通常モード: これは全機能が動作するモードです。このモードでは、内部 CPU クロックと内部 PLL が有効です。

VIO2、VIO3、VIO4、および VIO5 の I/O 電源は、対応するインターフェースが未使用の時にオフにできます。アプリケー
ションで GPIF II インターフェースを使用する場合、VIO1 はいかなる時でもオフにできません。

USB I/O は 3.3V の安定化電源を必要とします。この電源は VBUS または VBATT の外部電源のいずれかによって
内部的に駆動されます。USB を使用しない場合は VBATT/VBUS をオフにできます。USB ポートが使用されている場合
は、一方または両方の電源が存在しなければなりません。

VBATT がシステム バッテリまたは PMIC からの安定した 3.2V~6V の電圧レールに接続できます。VBUS と VBATT
の両方とも存在する場合、それらの指定された範囲で、ソフトウェア/ファームウェアのオーバーライドがない限り、
VBUS は USB I/O への主な電源になります。VBUS が 4.1V 未満である場合、FX3 は VBUS がそれに接続されてい
ないかのように動作します。FX3 が電源供給されている時にこの問題が発生した場合、 FX3 は全く一連の動作
(エニュメレーション)をしません。これが FX3 の動作中にどこかで発生した場合、FX3 ファームウェアは USB PHY を
オフにし、ホストから切断します。

EZ-USB FX3 は VBUS ピンで最大 6V 耐圧です。より高い電圧を生ずる電源を持つアプリケーションでは、EZ-USB
FX3 のデバイスを保護するための外部過電圧保護 (OVP) デバイスの使用が必要です。そのようなアプリケーション
の一例として、バッテリー充電 v1.2 仕様のバッテリ充電アプリケーションが挙げられます。このアプリケーションでは、充
電器 (壁充電器/専用充電器など) は、VBUS に最大 9V を供給できます。

VBUS ピンは別のプロセッサにより検出される VBUS に応じてオン/オフされるインシステムの電源レールに接続でき
ます。典型的なシナリオとしては、VBUS を検出し、結果として EZ-USB FX3 への安定化 3.3V 電源をオンにする PMIC
です。このような場合、システムは VBATT を主電源として使用するために、ソフトウェアのオーバーライドを使用する
必要があります。

EZ-USB FX3 は、チャージ ポンプを含まないため、OTG-A デバイスとして使用される場合、VBUS に電源を供給でき
ません。EZ-USB FX3 が OTG-A モードで使用される場合、VBUS に電源を供給するための (スタンドアロンまたは
PMIC に内蔵する) 外部チャージ ポンプが必要です。
USB 3.0 PHY の有効されたサスペンド モード (L1): ウェイクアップ ソースとコア電源への電源電圧を保持する必要があり
ます。他のすべての電源ドメインは個別にオフ/オンにすることができます。
USB 3.0 PHY の無効されたサスペンド モード (L2): ウェイクアップ ソースとコア電源への電源電圧を保持する必要があり
ます。 他のすべての電源ドメインは個別にオフ/オンにすることができます。
スタンバイ モード (L3): ウェイクアップ ソースとコア電源への電源電圧を保持する必要があります。 他のすべての電源ド
メインは個別にオフ/オンにすることができます。
コアの電源切断モード (L4): コア電源がオフにされます。 他のすべての電源ドメインは個別にオフ/オンにすることができ
ます。
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4.1
デバイス電源デカップリング
電源供給デカップリングは、システム ノイズが電源を通じてデバイスに伝播しないことを確保する上で重要です。デカップ
リングが不適切な場合、特に USB バス上で、CRC エラー率および再試行回数の増加をもたらすジッタ シグナルが発生する
可能性があります。デカップリング コンデンサは、安定した誘電体のセラミック タイプでなければなりません。デカップリング
コンデンサを出来る限り電源ピンの近くに配置し、FX3 デバイスの電源への接続 (即ち、ベタ電源面への接続) 配線および
グランドへの接続 (即ち、ベタ グランド面への接続) 配線を短くすることが重要です。図 2 は、デカップリング コンデンサの
配置を例示しています。
図 2. デカップリング コンデンサの配置
Decoupling
Caps placed
close to the
device
各 FX3 電源ピンに最も近いセラミック コンデンサの具体的な推奨事項を表 3 に記載します。
表 3. 電源ドメイン デカップリング要件
電源ドメイン (ピン番号)
グループ用のコンデンサ
VDD (B10、J11)
VDD (H1、L7、F11、
L5)
0.01µF、0.1µF
22µF
0.1µF
0.01µF
VDD (C3、E9)
AVDD (A7)
2.2µF
0.1µF
U3RXVDDQ (A2)
22µF
0.1µF
U3TXVDDQ (B5)
22µF
0.1µF
CVDDQ (B6)
VIO1 (L9、H11)
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ピン毎のコンデンサ
0.01µF、0.1µF
0.01µF
0.1µF
VIO2 (F1)
0.01µF、0.1µF
VIO3 (E3)
0.01µF、0.1µF
VIO4 (B1)
0.01µF、0.1µF
VIO5 (C11)
0.01µF、0.1µF
VBUS (E11)
0.1µF
文書番号: 001-86523 Rev. *B
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
4.2
突入電流および電源供給の設計
USB3.0 SuperSpeed PHY が初めて有効にされた場合、またはリセット イベントが発生した場合、U3RXVDDQ および
U3TXVDDQ 電源 (1.2V) への初期突入電流が約 10µs まで流れることが考えられます。この電流の大きさは最大
800mA です。この突入電流が共通の 1.2V 電源を許容できないレベルまで降下させないために、これらの電源供給ネット
ワークの設計に注意を払う必要があります。
VDD コアにも同じ 1.2V の電源を供給する場合、チップ全体をリセットするオンチップ パワーオンリセット (POR) 回路を
トリップする可能性があるため、この電源のレベルが降下しすぎないように注意しなければなりません。 1.2V コアの
VDD 電圧が 200ns 以上 0.83V 未満に降下すると、POR 回路が発火してしまう可能性があります。1.2V の電源ネットワーク
は、突入イベントが発生した時に VDD が 0.83V 以下に落ちないように設計しなければなりません。これを可能にするために
は、 (データシートに指定している) デカップリング コンデンサ、インダクタ チョーク、およびレギュレータの出力インピーダンス
の適切な組み合わせが必要とされます。
次の例では、波形は電流スパイクが発生した時の突入電流 (図 4) およびその結果としての VDD レベルの降下 (図 5) を示し
ています。これは図 3 に示すように、TPS76801QD 電源レギュレータ、2.2μF のデカップリング コンデンサおよびチョークを
使用した最適化されていない電源供給設計を採用した結果です図 3。
図 3. 最適化されていない電源供給の設計
Regulator
TPS76801QD
Lchoke
U3RXVDDQ
0.1µF
2.2µF
Lchoke
V1P2
U3TXVDDQ
0.1µF
2.2µF
Lchoke
VDD
0.1µF
2.2µF
FX3
図 4. 突入電流 (80mV/0.1Ω = 800mA)
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7
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
図 5. 1.2V 電源ドメインの電圧降下 (200mV)
一方、部分的な変更として 22µF のデカップリング コンデンサを使用し、VDD 電源からチョークを除去して、同じレギュレータ
(TPS76801QD) で設計した以下の最適化された電源設計 (図 6) は、突入電流の減少 (図 7) および電圧低下の改善 (図 8)
が成されたこと を示しています。
図 6. 最適化されている電源供給の設計
Regulator
TPS76801QD
Lchoke
U3RXVDDQ
0.1µF
22µF
Lchoke
V1P2
U3TXVDDQ
0.1µF
22µF
VDD
0.1µF
22µF
FX3
図 7. 突入電流 (320mA)
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8
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図 8. 1.2V 電源ドメインの電圧降下 (112mV)
お客様は同様の仕様を持つレギュレータを任意に選択できます。
異 な る 電 源 を 相 互 に 対 し て 隔 離 す る こ と は 良 い 方 法 で す 。 CVDDQ に IO 電 源 (VIO1-5) を 短 絡 し て い る 場 合 、
(図 1) チョークを使用して CVDDQ を分離することを常にお勧めします。 これは PHY エラーの低減に効果的です。また、
VIO1 を低電圧 (1.8V) で動作させることも PHY エラーの減少に効果的です。
5
クロッキング
EZ-USB FX3 デバイスはクロッキング ソースとして、
5.1
1)
19.2MHz の水晶発振器または
2)
19.2MHz、26MHz、38.4MHz、52MHz クロックのいずれかを使用できます。
水晶発振器
図 9 は水晶発振器の接続を示しています。
図 9. 水晶発振器の回路
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9
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
19.2MHz の水晶発振器の要件は表 4 に記載されています。
表 4. 水晶発振器の要件
パラメーター
仕様
単位
許容範囲
±100
ppm
温度範囲
-40~85
°F
式 1 を使用
mW
駆動レベル
水晶発振器の消費電源は以下のものに依存します。
1)
XTALOUT ピンの駆動レベル (FX3 の場合は 1.32V)、
2)
所望の周波数 (19.2MHz)、
3)
水晶発振器の等価直列抵抗 (ESR)
式 1. 水晶発振器の消費電源
ここで:
f は水晶発振器の周波数、
C0 は水晶発振器のデータシートに記載されている水晶のシャント容量、
CL は CL 計算に使う負荷容量 (次の節を参照)、
R は水晶発振器のデータシートに記載されている水晶の ESR、
Vx は XTALOUT ピンの最大電圧 (1.32V)
電源損失よりも低い駆動レベルで水晶発振器を使用すれば、水晶発振器の老朽化が激しくなり、バーンアウトになってしまう
可能性があります。
互換性のある水晶発振器の例は表 5 に示します。NX3225SA のみが EZ-USB FX3 で特定付けられており、残りの水晶発
振器は式 1 を用いて例として挙げられていることに注意してください。
表 5. 水晶発振器の選択
デバイス
データシートに記載す
る最大の R1 値 (Ω)
CL Eqv (pF)
C0 (pF) の見積
式 1 で計算した駆動
レベル (uW)
最大駆動
レベル (Spec) uW
Epson FA-20H
80
11
ゼロ
123
200
NX2520SA
60
12
ゼロ
110
200
NX3225SA
80
9
1.26
107
200
注: 水晶発振器の XTALOUT と XTALIN ピンにはどの直列抵抗も接続しないでください。直列抵抗を配置すれば、水晶発
振器の ESR に抵抗が加えられて、水晶発振器の電源損失と起動時間が増えます。
5.1.1
水晶の有効負荷コンデンサの計算
負荷容量 CL は HX3 へ精度の高いクロック ソースを供給する上で重要な役割を果たします。コンデンサ C1 と C2(図 9 に示す
ように) は水晶発振器の負荷容量値を考慮した上で慎重に選択する必要があります。
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10
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負荷容量は以下の式で計算されます。
式 2. 水晶発振器の負荷容量
CS はプリント基板上の XTALOUT と XTALIN 配線の浮遊容量です。レイアウトの良いプラクティスに従って、水晶発振器から
FX3 上のピンへの配線をできるだけ短く保っている限り、CS の値は通常 2~5pF 程度です。
FX3 開発キットで使用する水晶発振器の場合、CL=9pF です。プリント基板の CS=3pF です。式 2 から見ると、C1 = C2 =
12pF です。
5.1.2
クロック
EZ-USB FX3 へのクロック入力は、下表に指定する位相ノイズとジッタの要件を満たす必要があります。
表 6. クロックの要件
仕様
パラメーター
説明
単位
Min
Max
100Hz のオフセット
–
–75
dB
1kHz オフセット
–
-104
dB
10kHz オフセット
–
-120
dB
100kHz オフセット
–
-128
dB
1MHz オフセット
–
-130
dB
最大周波数偏差
–
150
ppm
デューティ サイクル
30
70
%
オーバーシュート
–
3
%
アンダーシュート
–
-3
%
立ち上がり時間/
立ち下がり時間
–
3
ns
位相ノイズ
使用するクロッキング オプションに応じて、周波数選択線 (FSLC[2:0]) が弱いプルアップ抵抗を通じて電源またはグランドに
接続できます。
表 7 は異なるクロッキング オプションに対応する FSLC[2:0]の値を示しています。
ASEMB-19.200MHZ-LY-T は推奨されるクロック発振器です。
表 7. 周波数選択のコンフィギュレーション
水晶/クロック周波数
FSLC[2]
FSLC[1]
FSLC[0]
0
0
0
19.2MHz の水晶発振器
1
0
0
19.2MHz の入力クロック
1
0
1
26MHz の入力クロック
1
1
0
38.4MHz の入力クロック
1
1
1
52MHz の入力クロック
CVDDQ はクロック入力に対応する供給源です。これは外部クロック入力 (もしあれば) と同じ電圧レベルに設定されるべきです。
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
外部クロック 入力のみを使 用 する場合は、 XTALIN と XTALOUT ピンは未接 続のままにすることができます。水晶
クロッキングのみを使用する場合は、CLKIN ピンは未接続のままにすることができます。
5.2
ウォッチドッグ タイマー
32.768kHz のクロック入力は、スタンバイ モード中にウォッチドッグ タイマーの動作に使用できます。これは必要に応じて
外部ソースによって供給されます。
表 8. ワッチドッグ タイマー要件
6
パラメーター
Min
Max
単位
デューティ サイクル
40
60
%
周波数偏差
-
±200
ppm
GPIF II インターフェース
EZ-USB FX3 は GPIF II という高性能な汎用プログラマブル インタフェースを提供します。このインターフェースは FX2LP の
GPIF およびスレーブ FIFO インターフェースと同様ですが、より高度な機能を備えています。GPIF インターフェースの詳細に
ついては、AN75779 – Interfacing an Image Sensor to EZ-USB® FX3™ in a USB video class (UVC) Framework アプリ
ケーション ノートを参照してください。
以下に EZ-USB FX3 の GPIF II インターフェースのいくつかの一般的な設計ガイドラインを記載します。

GPIF II インターフェースの最大周波数は 100MHz です。GPIF II バス上のすべてのラインの長さが 500 ミリインチ以内
に整合されることをお勧めします。500 ミルの要件は、PCB のストリップラインとマイクロストリップトレースの標準的な伝
搬遅延(150〜200 ps/inch)を考慮し、信号間の遅延を全周期の 1%以内に収めることを保証します。また、これらのライ
ンへの反射を避けるために、22Ω の直列終端抵抗を使用することもお勧めします。

GPIF 線が 5 インチ以上、または媒体を介して配線され、インピーダンス不整合を引き起こす可能性がある場合、EZUSB FX3 IBIS モデル (終端付き) を使用して、シグナル インテグリティ シミュレーションを行うことをお勧めします。


GPIO[16] (PCLK) はすべての同期インターフェースで GPIF II のクロック信号として使用する必要があります。

INT#信号は GPIO として使用することができません。このピンは未使用の場合に、開放状態のままにするか、または
VIO1 にプルアップすることができます。
GPIO[32:30] (PMODE[2:0]) 信号は FX3 の起動時に適切にコンフィギュレーションする必要があります。これらの信号
は起動後に GPIO として使用することができます。
注: GPIF II が 32 ビット モードでコンフィギュレーションされている場合、SPI インターフェースの配線は使用で
きません。しかし、起動のために SPI インターフェースを使用してから、32 ビットモードに GPIF II を設定することも可能です。
7
USB
FX3 が USB デバイスとしてのみ使用されている場合に、OTG_ID ピンは未接続のままにすることができます。FX3 をデュア
ル ロール デバイスとして使用している場合、このピンはグランドに接続する必要があります。
8
低性能ペリフェラル (LPP)
8.1
I2C インターフェース
EZ-USB FX3 は I2C バス仕様、バージョン 3 に準拠している I2C インターフェースを備えています。EZ-USB FX3 の
I2C インターフェースは I2C マスターとしてのみ動作できます。例えば、EZ-USB FX3 は選択可能なブート オプションとして、
I2C インターフェースに接続されている EEPROM から起動することができます。EZ-USB FX3 の I2C マスター コントローラー
はマルチ マスター モードの機能もサポートしています。
I2C インターフェース用の電源供給は他のシリアル ペリフェラルとは別の電源ドメインである VIO5 です。これにより、
I2C インターフェースはその他のシリアル インターフェースとは異なる電圧で動作できる柔軟性を与えます。
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I2C コントローラーが対応するバス周波数は 100kHz、400kHz、および 1MHz です。VIO5 が 1.2V の場合、対応される最大
動作周波数は 100kHz です。VIO5 が 1.8V、2.5V、または 3.3V の場合、対応される動作周波数は 400kHz と 1MHz です。
外部 EEPROM がファームウェア イメージ起動用に I2C バス上で使用されている場合、図 10 に示すように 2kΩ のプルアップ
抵抗は正常な動作のために SCL と SDA 線上に配置する必要があります。
図 11. I2C コンフィギュレーション
注: EEPROM のアドレス ピン A0、A1、A2 は EEPROM データシートの推奨事項に従って接続する必要があります。
8.2
JTAG
EZ-USB FX3 は、JTAG デバッガーとの接続用に標準の 5 ピン インターフェースを提供する JTAG インターフェースを備えて
います。この機能は CPU コアのオンチップ デバッグ回路によるファームウェアのデバッグを可能にします。
JTAG 信号の TDI、TMC、TRST#信号には固定の 50kΩ 内部プルアップ抵抗、TCK 信号には固定の 10kΩ プルダウン抵抗
が付いているため、JTAG 信号にプルアップ/プルダウン抵抗を外付けする必要がありません。
FX3/FX3S はバウンダリ スキャンに対応しないことに注意してください。これらのデバイス内に用意されている JTAG インター
フェースはデバッグ目的にのみ使用されます。
8.3
I2S
EZ-USB FX3 は I2S ポートを備えており、外部オーディオ コーデック デバイスに対応します。EZ-USB FX3 は I2S マスター
(トランスミッターのみ) として機能します。EZ-USB FX3 はシステム クロックを I2S_MCLK ラインでの出力として生成するか、
同じラインで外部システム クロック入力を受け入れることができます。
8.4
SPI および UART
EZ-USB FX3 はシリアル ペリフェラル ポートで SPI マスター インターフェースをサポートします。SPI の GPIO は UART の
GPIO と共有されています。MOSI と MISO 信号にはプルアップまたはプルダウンしないでください。
図 12 は M25P40-VMN6TPB SPI デバイスを使用した正しい SPI 信号の接続を示しています。
図 12. SPI コンフィギュレーション
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8.5
SPI フラッシュの選択
SPI フラッシュを選択する際に、次のガイドラインに従ってください。



フラッシュ サイズ: サイズは 1K ビット~32M ビットが対応されています。
電圧: 1.7V~3.6V の電圧に対応します。
コマンド一式: SPI フラッシュは FX3 の起動に対応できるように、以下のコマンドをサポートする必要があります。





データ読み出し: 3 バイト アドレスを使用した 03h
ステータス レジスタ読み出し: 05h
書き込み有効: 06h
データ書き込み (ページ プログラム): 02h
セクタ消去: D8h
読み出しコマンドが一致している限り、SPI フラッシュは FX3 の起動に使用することができます。書き込みコマンドに何か違い
がある場合、サイプレスが提供する標準のプログラマーユーティリティを使用した SPI フラッシュのプログラムは成功しません。
この場合、ユーティリティで使用されるファームウェアのバイナリファイルを、SPI フラッシュのプログラミングを成功させるため
に修正した書き込みコマンドと共に、再構築する必要があります。従って、サイプレスは、上記のリード/ライトコマンドセットと互
換性のある SPI フラッシュを使用することをお勧めします。
9
ブート
EZ-USB FX3 はシステムのメイン プロセッサまたは他のメイン プロセッサのコプロセッサのいずれかとして使用することが可
能です。使用するブート オプションは特定のシステムの実装に依存します。PMODE[2:0]はブート オプションをコンフィギュ
レーションし、メイン プロセッサに直接接続するか、使用するブート オプションに応じて基板上で結線することができます。
下表は異なるブート オプションに必要な PMODE[2:0]信号のレベルを示しています。
表 9. PMODE 信号の設定
ブート元
PMODE[2:0]
Z00
同期 ADMUX (16 ビット)
Z01
非同期 ADMUX (16 ビット)
Z11
USB ブート
Z0Z
非同期 SRAM (16 ビット)
Z1Z
I2C、不具合時に USB ブートが有効
1ZZ
I2C のみ
0Z1
SPI、不具合時に USB ブートが有効
000*
S0 ポート (eMMC)。不具合時に USB ブートが有効 – FX3S にのみ適用
100*
S0 ポート (eMMC) – FX3S にのみ適用
注: Z = HI-Z、オープン ドレイン、未接続、*FX3S のみに適用
PMODE[2:0]信号でプルアップおよびプルダウンのオプションを追加し (10kΩ を使用)、好ましいブート オプションに必要な組
み合わせを設定することをお勧めします。これは初期の開発時にシステムをデバッグする際に柔軟性を与えます。
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14
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
10
EMI および ESD の考慮事項
製品の梱包、展開環境、および規制法令に関して、ケースバイケースで EMI と ESD を考慮する必要があります。
本アプリケーション ノートは EMI に関する具体的な推奨事項を記載していません。EZ-USB FX3 は FCC 15B (米国) および
EN55022 (ヨーロッパ) 仕様で概要を規定している EMI 要件を満たしています。EZ-USB FX3 はこれらの仕様に記載されて
いる発生源からの合理的な EMI への耐性があり、正常に機能し続けます。このアプリケーション ノートでは一般的な EMI お
よび ESD の考慮事項を提供させていただきます。プリント基板レイアウト技法の概要については、「付録 A – プリント基板レ
イアウトのヒント」を参照してください。 また、EMI/EMC を改善するためのレイアウトのヒント集「AN61290 - PSoC® 3 and
PSoC 5 Hardware Design Considerations の付録 A: プリント基板レイアウトのヒント」を参照することもできます。
EZ-USB FX3 は USB インターフェースの D+、D-、および GND ピンで ESD 保護を内蔵しています。これらのポートに提供さ
れる ESD 保護レベルは次の通りです。

±6KV 接触放電に基づいた±2.2kV 人体モデル (HBM) および IEC61000-4-2 レベル 3A に基づいた±8KV エア ギャップ
放電

IEC61000-4-2 レベル 4C に基づいた±8KV 接触放電および±15KV エア ギャップ放電
この保護により、ESD イベントが規定のレベルまで達した後にもデバイスが継続して機能することを保証します。
SSRX+、SSRX-、SSTX+、SSTX- ピンは最大±2.2KV 人体モデル (HBM) 内部 ESD 保護のみを備えています。
図 13 に示すように、高性能かつ低容量の外部 ESD デバイス (SP3010-04UTG) を使用して、これらのピンに保護対策を
講じられます。このバスの性能への影響を防ぐために、追加される容量は 0.5pF を超えないでください。
図 13. 低容量の外部 USB スーパースピード (SS) ESD 保護
EMI の観点から、すべての信号とクロック配線はあるレベルから別のレベルに切り替えると、電磁 (EM) 放射を放出します。
異なる国のさまざまな基準を満たすために、これらの放出量を最小限に抑えなければなりません。EM の放出量を低減させる
ためには以下のいくつかの方法を使用できます。




電源とグランド面を下に信号層が付いている外部層として配置することを検討
常に固体銅を集積回路とクロックの下に埋める
すべての信号に対して適切なグランド リターン経路があることを確保
高速且つ高電流配線の長さを最小限にする
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15
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
11
FX3 デバイスのパッケージ寸法
EZ-USB FX3 は 10×10mm、0.8mm のピッチボール グリッド アレイ (BGA) でパッケージされています。推奨のパッド サイズ
は、0.241mm (9.5 ミリインチ) です。
図 14. EZ-USB FX3 のパッケージ寸法
12
電気的設計上の考慮事項
USB 3.0 プロトコルは USB 速度を最大 5Gbps まで上げます。ハイスピード (HS) 線と共にスーパースピード (SS) 線を含む
ことで、USB2.0 仕様と下位互換性があります。両方のバスとも電気的設計に高いレベルの配慮を求めます。スーパー
スピード USB 向けに設計する際にコンポーネントの選択、電源デカップリング、信号線インピーダンス、およびノイズへの
細心が必要です。これらの物理的な課題は、主にプリント基板設計から影響を受けています。プリント基板レイアウト技法の
概要については、付録 A – プリント基板レイアウトのヒントを参照してください。
12.1
スーパースピード USB 3.0 の設計ガイドライン
EZ-USB FX3 はスーパースピード USB 線とハイスピード USB 線があります。これらのバスで設計する際、次のベスト プラク
ティスを使用してください。

USB 配線の長さをできる限り短くします (3 インチ未満)。この一覧の特定の推奨事項を確実にするため、まずこれらを
配線する必要があります。長い配線はトランスミッターの質に影響を与え、受信側で符号間干渉 (ISI) をもたらします。

極性は USB 3.0 差動ペアで交換することができます。USB3.0 仕様の 6.4.2 節で定義している通りに、極性は
リンク トレーニング中に USB 3.0 PHY によって自動的に検出され、デバイス ファームウェアへの追加変更を必要としま
せん。別の USB コネクタのピン配置が存在する場合、その USB 線が交差しないようにするために極性反転の仕組みを
利用します。

1%誤差の 6.04kΩ 高精度抵抗を通じて R_USB2 ピンをグランドに接続します。R_USB3 ピンは 1%誤差の 200Ω 高精
度抵抗を通じてグランドに接続する必要があります。
図 15. USB2 と USB3 リファレンス抵抗
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
USB 3.0 配線は SS_TX 線上に配置する追加の AC カップリング コンデンサ (0.1 µF) を必要とします。これらの
コンデンサを EZ-USB FX3 デバイスの近くに対称的に配置します。
図 16. スーパースピード TX 線のデカップリング コンデンサ

コンデンサ パッドによる配線上の余分な容量を防ぐために、AC カップリング コンデンサ直下の少なくとも 1 層がこれらの
コンデンサの形で切り抜かれる必要があります。図 17 にはデカップリング コンデンサの適切なレイアウトを示します。
図 17. スーパースピード TX のデカップリング コンデンサ レイアウト
Plane cut out under caps
Recommended
Not recommended


USB 信号線のインピーダンスを 90Ω の差動 (±7%) に維持します。







水晶配線をできる限り短くします。水晶を FX3 から 2cm 以内に置きます。

USB 線の直下にある面の割れ目を避けます。USB 配線の下に割れ目が存在すれば、その点での特性インピーダンス
の変化をもたらします。

次の図に示すように、インピーダンスの不整合を避けるために、差動ペア間の配線間隔の一貫性を維持します。
2 対の差動ペア間の空間を土で埋め尽くします。グランドと差動ペアの間で少なくとも 2W の間隔を保持します
(ここで、W = 配線幅)。
どのハイスピード信号配線も水晶の近くに置かないでください。空間制限に応じて必要な場合は、空間を土で埋めます。
RC リセット回路で使用するコンデンサをできるだけ FX3 リセット ピンの近くに配置します。
異なる電源ドメインに対して電源層の分割面を使用します。
電源配線をハイスピードのデータ ラインとクロック ラインから離します。
インダクタンスを減少させるために、配線幅を 25 ミリインチ以上にする必要があります。
電源配線をできる限り短くします。電源配線で大きなビア (少なくとも 30 ミリインチのパッド、15 ミリインチのホール) を
使用します。
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図 18. 差動ペアのインピーダンス マッチングの技術
Not recommended
Not recommended
Recommended

すべての SS 信号線は隣接する層上のヘダ グランド面上で完全に配線される必要があります。SS 信号直下のグランド
面が分割されると、ループのインダクタンスおよび電気的な放射が増加し、インピーダンス不整合が発生してしまいます。
図 19 にはスーパースピード信号下のベタ グランド面を示します。
図 19. スーパースピード信号下のベタ グランド面
SS trace
Signal layer
Ground layer

差動 SS ペアの配線長は 0.12mm (5 ミリインチ) 以内に抑える必要があります。ハイスピード D+と D–信号の配線長は
1.25mm (50 ミリインチ) 以内に抑える必要があります。必要に応じて HS 信号を USB レセプタクルの近くで調整します。
必要な場合に、SS Rx 信号を USB レセプタクルの近くで、SS Tx 信号をデバイスの近くで調整します。スーパースピード
信号に対する長さマッチングの例が図 20 に示されています。
図 20. スーパースピード信号の長さマッチング
USB 3.0
レセプタクル
Rx 線
Tx 線
USB3.0
デバイス
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18
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
プリント基板上の層数は少なくとも 4 層でなければなりません。90Ω の差動インピーダンスを維持するためには、基準
電源のベタ面を使用します。

2 対の USB 配線が異なる層で互いに交差する度に、図 21 に示しているように、グランド層を 2 枚の USB 信号層の間
に配置する必要があります。
図 21. グランド層の挿入
最上層の SS 配線
最上の信号層
Top signal
layer
SS traces on
top layer
内面層上の
交差
SS 配線
Crossing
SS traces
on inner
layer
信号層間の
Ground layer
b/w signal
グランド層
layers

内面信号層
Inner
signal
layer
信号の配線が他の層に変更しなければならない場合、全体的に均一なインピーダンスを保証するために、連続的な
グランド接続を維持する必要があります。これを実現するために、図 22 のようにグランド ビアを信号ビアの隣に配置し
ます。信号ビアとグランド ビア間の間隔は少なくとも 40 ミリインチにしてください。
図 22. グランド ビア
Differential impedance
これらのセクシ
ョンでは差動
should be maintained
インピーダンスを
90Ωに維持
at
90
ohms
in
することが必要 these
sections
グランド ビア
Ground vias
各ビア間の距離を
40 ミリインチ
Distance between
each
にする
via (中心間距離)
should be about
40
mils (center to center)
These four sections should
これらの4セクションをシングル
be routed as a single ended
エンド配線として配線し、各配線の
trace. The impedance
of
インピーダンスを
45Ωに維持する
each individual trace should
ことが必要
SS
SS信号ビア
signal vias
be maintained at 45 ohms.

図 23 に示されている通りに、インピーダンス不整合を防ぐために差動ペア間で一定の配線幅を維持します。
図 23. 差動ペアの配置
g
W
S
W
g
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表 10 は、前の図で説明した推奨パラメーターを定義します。
表 10. USB 配線仕様
寸法
説明
値
S
ペア間の間隔
8 ミリインチ
W
配線幅
11 ミリインチ
g
配線と他面間の最小のギャップ
8 ミリインチ
ただし、配線の特性インピーダンスが 90Ω の場合は、上記の値の変化を無視して良いです。
 すべての USB 線上のスタブを避けます。パッドはプローブ目的に配線上に必要な場合は、スタブの形で配線の外には
み出さない方が良いです。これは図 24 に示しています。
図 24. プロービング パッドの配置
Probe pads パッド
プロービング
Recommended
推奨される
Not
recommended
推奨されない

スタブ
Stubs
SS 信号線上のビア用のくぼみは、差動ペアに共通でなければなりません。図に示すように、共通のくぼみがあれば、
別々のビアを施す場合に比べてインピーダンスのマッチングの維持の役に立ちます。
図 25. SS 配線上のビア空所の配置
ビア設計用のプレーン上
Void in plane
for vias
のボイド
Distance
between each
各ビア
ペア間の距離は
via40
pair
should be about
約
ミリインチ
40 mils.
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20
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
マイクロ B レセプタクルが面実装レセプタクルのため、図 26 に示すように、USB 信号は EZ-USB FX3 デバイスと USB
3.0 マイクロ B レセプタクルと同じ層に完全に配線できます。 また、レイアウトは図 27 に示されています。
図 26. マイクロ B レセプタクルの配置
FX3
USBUSB
配線を最上層でのみ
trace running on
top layer
配線only
Micro B
図 27. マイクロ B レセプタクルのレイアウト
推奨される

標準 B レセプタクル (スルーホール レセプタクル) を使用する場合、図 28 と図 29 のように、USB 信号線はレセプタクル
の反対側の層でレセプタクル ピンに接続することを強く推奨します。例えば、標準 B レセプタクルが最上層に配置されて
いる場合、信号線は最下層でのレセプタクル ピンに接続する必要があります。これは USB レセプタクル ピンによる不要
なスタブを防ぎます。スタブを生成するレイアウトに対する推奨レイアウトの図は、それぞれ図 29 と図 31 に詳細に示さ
れています。 ビアの生成を避けるためには、 EZ-USB FX3 デバイスを標準 B レセプタクルの反対側の層に配置でき
ます。この場合、USB 配線は同じ層で完全に配線できます。
図 28. 標準 B レセプタクルの配置
FX3
USB 配線を最下層へルーティング
trace is routed to bottom layer
USB
toして標準
connectBtoレセプタクルに接続
the Std B receptacle
Std B
図 29. 標準 B レセプタクルのレイアウト
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21
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前述した両方の配線スキームとも最大 3 インチの SS 配線長で動作するようにテストされています。
図 30. 標準タイプ B USB レセプタクルの反対側で接続されている USB 信号(推奨レイアウト)
USB3.0
USB3.0
レセプタクル
receptacle
Top layer
最上層
第
層
2nd2layer
第
層
3rd3layer
最下層
Bottom layer
USB
signal
trace
USB
信号配線
PCBPCB
の断面図:
スルーホール
cross-section
view: USB
The USB3.0
receptacle through hole pin acts as a
レセブラクルは信号線として機能する
part of the signal trace, thus
ため、信号線にはスタブが不要
eliminating the possibility of a stub
on the signal line.
スルーホール
USB3.0
receptacle
USB
3.0 レセプタクル
through hole pin
図 31. 標準タイプ B USB レセプタクルの同じ側で接続されている USB 信号(推奨しません)
USB3.0
USB3.0
receptacle
レセプタクル
USBUSB
signal
trace
信号配線
Top layer
最上層
2nd
layer
第
2層
第
層
3rd3 layer
最下層
Bottom layer
PCB
スルーホール
PCB の断面図:
cross section
view: TheUSB
レセブラクルは
USB 信号線のスタブ
USB3.0 receptacle
through hole
として機能する
pin acts a stub to the USB signal
trace
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USB3.0
スルーホール
receptacle
USB
3.0 レセプタクル
through hole pin
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

AC 分離のために LC 回路を介して USB 3.0 レセプタクル上の「シールド」ピンをグランドに接続します。
USB 信号線はできるだけ屈曲させないようにします。特に直角に曲げてはいけません。 必要な場合は、45°または円弧
(曲線) で曲げてください。 これは図 32 に示しています。
図 32. USB 信号線の曲り
Not 推奨されない
recommended
推奨される
Recommended
推奨される
Recommended

クロス トークを避けるために、差動ペアを他の差動ペア、クロック信号、または他のいかなるハイスピード信号の近くに
配置しないでください。
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23
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
図 33 は EZ-USB FX3 デバイスから USB3.0 マイクロ B レセプタクルへの USB 信号の配線を例示します。各差動
ペアは配線全体で均一に維持する必要があります。AC カップリング コンデンサはできる限りデバイスの近くに配置し
ます。ESD デバイスはできる限りレセプタクルの近くに配置します。
図 33. USB 信号のレイアウト例
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24
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
12.1.1 8 層のプリント基板の例
図 34 はスーパースピード エクスプローラ開発キットのレイアウトにある層を示します。
図 34. スーパースピード エクスプローラ開発キットのスタックアップ詳細
1.3 MILS
COPPER + PLATING
4.3 MILS
FR-4
0.65 MILS
COPPER
4 MILS
FR-4
0.65 MILS
COPPER
9.5 MILS
FR-4
0.65 MILS
COPPER
18 MILS
0.65 MILS
9.5 MILS
0.65 MILS
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TOP
GROUND
SIGNAL
POWER
FR-4
COPPER
POWER
FR-4
COPPER
4 MILS
FR-4
0.65 MILS
COPPER
4.3 MILS
FR-4
1.3 MILS
COPPER + PLATING
文書番号: 001-86523 Rev. *B
SIGNAL
GROUND
BOTTOM
25
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
図 35 は FX3 開発キットのレイアウトにある層を示します。
図 35. FX3 開発キットのスタックアップ詳細
1.2 MILS
COPPER + PLATING
8 MILS
FR-4
1.2 MILS
COPPER
8 MILS
FR-4
1.2 MILS
COPPER
8 MILS
FR-4
1.2 MILS
COPPER
8 MILS
GROUND
SIGNAL
POWER
FR-4
1.2 MILS
COPPER
8 MILS
POWER
FR-4
1.2 MILS
13
TOP
COPPER
8 MILS
FR-4
1.2 MILS
COPPER
8 MILS
FR-4
1.2 MILS
COPPER + PLATING
SIGNAL
GROUND
BOTTOM
FX3S ハードウェア設計上の考慮事項
この節は EZ-USB FX3S にのみ着目します。FX3 のハードウェア設計ガイドラインに加えて、以下のガイドラインを検討する
必要があります。
13.1
S-ポート インターフェース
EZ-USB FX3S には 2 つの個別のストレージ ポート (S0 ポートおよび S1 ポート) を備えています。両方のストレージ ポート
とも以下のものに対応します。



MMC システム仕様、MMCA 技術委員会制定、4.4 版
SD 仕様、3.0 版
SDIO 仕様、2.00 版 (2007 年 1 月 30 日) に準拠する SDIO ホスト コントローラー
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
EZ-USB FX3S システムのプリント基板上のストレージ ポート回路を設計する際、これらの仕様要件を満たすために、以下の
ガイドラインに従ってください。


すべてのデータ ライン、コマンド、およびクロック ラインは長さが整合されるべきです。

SD カードの場合、図 36 に示すように、VDD は他の SD 線上で使用される I/O 電圧と関係なく、3.3V に接続する必要が
あります。

eMMC デバイスの場合、VCC は 3.3V に接続し、ポート I/O 電圧電源 (VIO2 または VIO3) に接続する必要があります。
図 37 は eMMC デバイスの回路を示しています。

カード挿入の検出メカニズムの 1 つとして使用されている SD_D3 を除いて、SD データ信号に 10kΩ のプルアップ抵抗
を追加します。470kΩ の抵抗は SD_DQ3 をプルダウンするために使用されます。SD_CLK は 1kΩ の抵抗のみを使用
してプルアップされます。

UHS-I メモリ カードを使用する場合に、SD カード電圧電源 (VIO2 または VIO3) は動的に 1.8V に変更する必要があり
ます。

カード抜き差しの検出は以下のメカニズムを使用して提供されます。
配線長は 5 インチ以下でなければなりません。 これらの数字は SD カード、eMMC デバイス、および EZ-USB FX3S
デバイスのタイミング パラメーターの最悪値を考慮した上で計算され、推奨としてのみ取られるべきです。


SD-D3 データ線: SD のカードは 10kΩ の内部プルアップ抵抗を備えています。カードを SD/MMC コネクタへ/から
差し込む/取り外すと、SD_D3 ピンでの電圧レベルが変化し、CPU への割り込みをトリガーします。MMC カードの
旧世代では、このカード検出のメカニズムをサポートしないことに注意してください。
S0/S1_INS ピン: 幾つかの SD/MMC コネクタはカードの抜き差しを検出するためにマイクロ スイッチを簡素化します。
このマイクロ スイッチは S0/S1_INS に接続できます。カードを SD/MMC コネクタに差し込むとマイクロ スイッチが
オンに、SD/MMC コネクタから取り外すとオフになります。これは CPU への割り込みをトリガーするピンの電圧
レベルを変更します。この S0/S1_INS ピンは 2 つの S ポート間で共有されていることに注意してください。レジスタ
コンフィギュレーションはどのポートがこのピンを使用するかを決定します。このピンは VIO3 の電源メインに
マッピングされます。VIO2 と VIO3 が異なる電圧レベルにある場合、このピンは S1_INS として使用できません。
eMMC デ バ イ ス が 通 常 基 板上 に は ん だ 付け され て 抜 き 差しの 検 出 に 伴 わな い ため 、 抜き 差 し検 出 装 置 は
このデバイスには使用しません。
図 36 と図 37 は SD/MMC カードと eMMC デバイスの異なる実装を示しています。
図 36. SD/MMC カード回路
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
注:
1.
VIO2S0_VIO3S1 – VIO2S0 または VIO3S1
この電圧電源はストレージ ドーター カードを接続する場所によって VIO2 または VIO3 のいずれかになります。ストレージ
ドーター カードを S0 ポートに接続している場合は VIO2 になり、S1 ポートに接続している場合は VIO3 になります。
2.
SD カードを S1 ポートに接続すると、幾つかのシリアル インターフェースは利用できなくなります。詳細については
FXS データシートの「ピンの説明」節を参照してください。
図 37. eMMC デバイス
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
14
回路図とレイアウトのレビュー チェックリスト
表 11 はすべての重要なガイドラインのチェックリストです。それぞれの項目に答えて、ハードウェア設計がこれらのガイド
ラインをどこまで満たしたかを確認します。
表 11. 回路図とレイアウトのレビュー チェックリスト
回路図設計のチェックリスト
番号
1
デカップリング コンデンサおよびバルク コンデンサが表 3 のように接続していますか?
2
水晶発振器は本アプリケーション ノートの仕様を満たしていますか?
3
フェライト ビーズは AVDD、U3TXVDD、U3RXVDD、及び CVDD で接続されていますか?
4
パワーオンリセット RC コンポーネントは最小リセット時間 (1ms) を満たしますか?
5
USB 高精度抵抗は 1%の許容誤差がありますか?
6
I2C 線はプルアップ抵抗で VIO5 ドメインにプルアップされていますか?
7
ポート シールドが適切に端末接続されていますか?
8
ESD デバイスがスーパースピード USB 線に接続されていますか?
9
22Ω の直列抵抗が GPIF 線に接続されていますか?
10
PMODE 線は表 9 に示すように接続されていますか?
11
SPI フラッシュは本アプリケーション ノートの仕様を満たしていますか?
12
JTAG 線はプルアップ抵抗がないことを確認していましたか?
レイアウトのチェックリスト
番号
1
水晶発振器はチップの近く (2cm 未満) に配置されていますか?
2
デカップリング コンデンサとバルク コンデンサは FX3 電源ピンの近くに配置されていますか?
3
クロック配線は高速データ配線と電源配線から離れていますか?
4
電源配線が高速データ ラインとクロック ラインから離されていますか?
5
RC リセット回路で使用されるコンデンサは FX3 のリセット ピンの近くに配置されていますか?
6
USB SS と HS 信号線は 90の差動インピーダンスを持っていますか?
7
USB SS と HS 信号回線の長さが一致していますか?
8
USB データ回線の下にベタ グランド面が付いていますか?
9
SS 保護配線がスティッチング ビアを持つ USB データ配線と共に提供されていますか?
10
SS 配線が TX 線上の AC デカップリング コンデンサ (0.1µF) を持っていますか?
11
USB 配線の長さができるだけ短くなっていますか?
12
すべての USB 配線にスタブがないことが保証されていますか?
13
SS 配線にビアがないことが保証されていますか?
14
USB 配線があまり屈曲しておらず、直角に曲がっていませんか?
15
AC カップリング コンデンサの直下にある 2 面はコンデンサの形で切り抜かれていますか?
16
SS と HS USB 配線が一貫した配線間隔で配線されていることを保証しますか?
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回答
(はい/いいえ/該当なし)
回答
(はい/いいえ/該当なし)
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
15
要約
本書は EZ-USB® FX3™/FX3S™ハードウェア設計の推奨事項や開発者が考慮しなければならない重要な事項について
説明しました。
16
参考資料
詳細については以下のいくつかの資料を参照してください。


「The Circuit Designer's Companion, Second Edition, (EDN Series for Design Engineers)」-著者: Tim Williams



「Printed Circuits Handbook (McGraw Hill Handbooks)」-著者: Clyde Coombs
「PCB Design for Real-World EMI Control (The Springer International Series in Engineering and Computer
Science)」-著者: Bruce R. Archambeault、James Drewniak
「EMC and the Printed Circuit Board: Design, Theory, and Layout Made Simple」-著者: Mark I. Montrose
「Signal Integrity Issues and Printed Circuit Board Design」-著者: Douglas Brooks
著者について
氏名:
Hussein Osman.
役職:
プリンシパル システム エンジニア
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
A
付録 A – プリント基板レイアウトのヒント
低ノイズと EMC に対応するプリント基板を設計するためには、数多くの技術があります。その中には次のようなものがあり
ます。

複数の層:価格が高くなりますが、VSS と VDD 電源に個々の専用層を割り当てる多重層プリント基板を使用するのが最適
です。これにより、優れたデカップリングとシールド効果を得られます。これらの層にある分割された埋込領域は、VSSA、
VSSD、VDDA、および VDDD に割り当てる必要があります。
コストを削減するために、2 層または単一層のプリント基板を使用できます。その場合に、すべての VSS と VDD に対して
適切なレイアウトを使用する必要があります。

コンポーネントの配置: コンポーネントの電磁干渉 (EMI) の影響に合わせてプリント基板上の異なる回路を分離する
必要があります。 これにより、プリント基板上のクロスカップリングを減少できます。例えば、ノイズの多い高電流回路、
低電圧回路およびデジタル コンポーネントを分離する必要があります。

グランドと電源: すべてのグランド リターンを 1 点にまとめる必要があります。グランド ループを避けるか、またはそれら
の表面領域を最小限にします。(特に 2 層または単一層のプリント基板を使用する場合) コンポーネントが装着されてい
ないプリント基板のすべての表面は、シールドを作成するために追加の接地を施す必要があります。
電源はループの領域を最小限にするために、グランド線の近くに配置する必要があります。電源ループはアンテナとして
動作することができ、EMI の主要な送受信になり得ます。

デカップリング: 外部電源の標準デカップラは 100μF のコンデンサです。高周波数の電源リップルを減少させるために、
追加の 0.1μF コンデンサをできるだけデバイスの VSS と VDD ピンの近くに配置する必要があります。
一 般 的に 、電 磁 適 合性 (EMC) の 性 能 を向 上 させる ために 、 すべ ての 感 度の 高 い信号 や ノ イ ズの 多 い信 号 を
デカップリングする必要があります。デカップリングは容量性も誘電性も可能です。

信号配線: アプリケーションを設計する際、EMC の性能を向上させるために、以下のものを厳重に調査してください。



高速エッジを持つ信号などのノイズの多い信号
高感度かつ高インピーダンスの信号
割り込みやストローブ信号などのイベントをキャプチャする信号
EMC 性能を向上させるためには、配線の長さをできるだけ短く維持し、配線を VSS 配線から分離する必要があります。
クロストークを防ぐために、配線を他のノイズの多い且つ高感度な配線の近く、または平行に配線しないでください。
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文書番号: 001-86523 Rev. *B
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EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
改訂履歴
文書名: AN70707- EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
文書番号: 001-86523
版
ECN
変更者
発行日
**
3924659
HZEN
03/07/2013
これは英語版 001-70707 Rev. *F を翻訳した日本語版 001-86523 Rev. **です。
*A
4949941
SSAS
10/07/2015
これは英語版 001-70707 Rev. *K を翻訳した日本語版 001-86523 Rev. *A です。
*B
5233332
HIKA
04/21/2016
これは英語版 001-70707 Rev. *L を翻訳した日本語版 001-86523 Rev. *B です。
www.cypress.com
変更内容
文書番号: 001-86523 Rev. *B
32
EZ-USB® FX3™/FX3S™ハードウェア設計ガイドラインおよび回路図チェックリスト
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