CMOS DACとオペアンプをベースにしたプログラマブル・ゲイン・アンプ Part I (Rev. AN-320A) PDF

AN-320A
アプリケーション・ノート
CMOS DAC とオペアンプをベースにしたプログラマブル・ゲイン・アンプ
Part I
著者: John Wynne
アンプのゲインをソフトウェアでプログラムできることは設計
者にとって非常に便利なことです。このプログラム可能なゲイ
ンとは、単に 3 種類か 4 種類のゲイン・レベルを設定できると
いうことではなく、ゲイン・レベルを非常に細かくプログラム
するための要件に関するものです。PGA 回路の制御用としては
CMOS D/A コンバータ(DAC)が適しています。CMOS DAC は
上の 2 つの条件を満たすだけではなく、低価格、高精度という
特徴も備えています。CMOS DAC を使って PGA を作成する従
来の方法では、シンプルな反転オペアンプ回路の帰還ループ内
に DAC を配置します。DAC はプログラマブル抵抗として動作
し、回路ゲインのデジタル制御を実現します。高い回路ゲイン
は、大きな値の実効帰還抵抗を必要とします。しかし、実効帰
還抵抗が大きくなると、正確な値が次第に不明確なものになっ
てしまいます。その結果、回路のゲイン精度はゲインが高くな
るにつれて低下します。このアプリケーション・ノートは Part I
と Part II からなる 2 部構成となっています。この Part I では、シ
ングル DAC をベースにした PGA 回路について解説し、その回
路から発生するゲイン誤差を分析します。また、PGA の精度を
制限する DC 誤差の発生源についても解説します。アナログ・
デバイセズから最近リリースされた 2 つの CMOS DAC 製品
「AD7534」と「AD7538」を組み合わせることで、PGA 回路内
での用途に適した多くの機能を実現できます。AD7534 は 20 ピ
ン、0.3 インチ幅のパッケージを採用しており、8 ビット+ 6
ビットのフォーマットでデータをロードします。AD7538 は 24
ピン、0.3 インチ幅のパッケージを採用しており、14 ビットの
パラレル・ローディング・フォーマットをサポートしています。
この 2 つの製品の仕様は類似しています。14 ビット AD7534
ベースの PGA 回路と 12 ビット AD7545 ベースの PGA 回路の性
能については詳細な比較を行っています。アプリケーション・
ノートの Part II では、デュアル DAC を使って作成した PGA 回
路について解説しています。これらの回路のメリットは、シン
グル DAC ソリューションより広いダイナミックレンジで優れた
精度を提供できる点です。現在提供中のモノリシック・デュア
ル 8 ビット DAC(AD7528)と 12 ビット DAC(AD7537、
AD7547、AD7549)で、費用効果的なソリューションを手にす
ることができます。
VOUT
R
  FB
VIN
R EQ
(1)
図 1a. 減衰機能を備えた標準 DAC 構成
REQ は VREF ピンから IOUT ピンまでの DAC の等価伝達インピーダ
ンスです。
R EQ 
2 n R IN
N
(2)
ここで、
n は DAC の分解能です。
N は 10 進数の DAC 入力コードです。
RIN は DAC(R-2R DAC の RLAD = RIN)の一定の入力イン
ピーダンスです。
この式を式 1 に代入し、 DAC のゲイン誤差がゼロだとすると
(RIN = RFB)、伝達関数は次のように簡素化されます。
VOUT
N
 n
VIN
2
(3)
この比は一般に D で表されます。したがって、この比はデジタ
ル入力ワードの分数表現です。
基本的な式
DACをPGAの構成要素にする場合は、反転オペアンプ回路構成
の入力経路とは逆の帰還経路にその回路を挿入します。図 1 に
この 2 つの構成を示します。図 1aの伝達関数は次のように表さ
れます。
VOUT
 D
VIN
(4)
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属
します。※日本語資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
© Analog Devices, Inc. All rights reserved.
社/〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03(5402)8200
大阪営業所/〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06(6350)6868
本
AN-320A
Application Note
DACネットワーク(回路)と帰還抵抗RFBを 図 1bに示すように
取り換えると、理論上の伝達関数は式 3 の逆数となります。
GAIN IDEAL 
VOUT  2 n  1


VIN
N
D
(5)
ダイナミックレンジが 72dBとなります。使用可能なプログラマ
ブル・ゲインの数と密接な関係にあるのは、最小ゲインから最
大ゲインまでの範囲におけるその分布です。図 2 は式 5 をグラ
フ化したもので、回路のゲインはdB単位でプロットされていま
す(8 ビットDACの場合)。このグラフでは、使用可能な全ス
テップ数またはLSBの 1/2(128)が 0~+6dBの範囲(1~2 のゲ
イン)に対応し、ステップ数の 1/4(64)が次の 6dBゲイン(+6
~ +12dB または 2 ~ 4 のゲイン)に対応し、ステップの 1/8
(32)が次の 6dB(+12~+18dBまたは 4~8 のゲイン)に対応し
ています(以下同様)。図 2 は、回路ゲインが 6dBバンド単位
で増大するにつれて使用可能なゲイン・ステップ数が減ること
を明確に示しています。図 2 からわかるように、最後の 6 ビッ
ト・ゲイン・バンド(+42dB~+48dBまたは 128~256 ゲイン)
は 1 ステップでのみ対応しています。これは、DACデジタル・
コードが 10 進数の 2 から 1 に変化するときに起こります。プロ
グラマブル・ゲイン・ステップの大部分はゲイン範囲の最下部
に集中しており、隣り合うゲイン設定間の分解能は非常に高精
細なもの(0.05dB未満)となります。図 2 からこのステップの
「集中」がPGA回路の唯一の欠点に思えるかも知れませんが、実
際にはそうではありません。さまざまな誤差源を考慮すると、
実際の性能は理論値をかなり下回ります。
図 1b. 回路要素を取り換えた DAC 構成でゲインを提供
8 ビット DAC の場合、式 5 は回路のゲインが 255 ステップで
256(入力コード 00000001)からユニティ(実際は 256/255 = 全
ビット 1 の入力コード)まで変化することを示しています。全
ビット 0 のコードは使用されません。これによってオープン・
ループ状態を回避し、アンプが飽和するのを防ぐことができま
す。すべてがゼロ(全ビットがオフ)のコードを除外すれば、
2n -1 のコードが有効となり、2n -1 の出力レベルが選択可能とな
ります。dB の単位で表すと、ダイナミックレンジは次のように
なります。
20 log10 (2 n  1)
(6)
8 ビット・デバイスの場合、ダイナミックレンジは約 48dBです。
コンバータの分解能が 1 ビット上がると、ダイナミックレンジ
は 6dB増大します。したがって、12 ビット・デバイスでは最大
誤差の定義
性能低下は主に DAC の積分直線性の問題に起因しており、これ
によってゲイン増に伴うシステム精度の急激な劣化が生じます。
この原因を理解するのは難しくありません。たとえば、使用す
るデバイスが 8 ビット DAC で、必要なゲインが 16 と仮定する
と、 DAC 入力コードは 16(10 進値)となります。 DAC が 8
ビットの直線性、すなわち±0.2%FS または±1/2LSB を示す場合、
有効な入力コードの範囲は 15.5~16.5 です。これは、式 5 のシ
ステム・ゲインの変動幅が 256/15.5 ( = 16.51 )~ 256/16.5 ( =
15.51)であることを意味します。DAC 自身の最大誤差が±0.2%
であっても、誤差は±3%となります。ゲインが大きくなると、
誤差も大きくなります。
図 2. 8 ビット DAC のデジタル・コード 対 ステップ分布(dB)
Page 2 of 12
Application Note
AN-320A
式 2 の伝達関数は、DAC にゲイン誤差がないものと仮定してし
ます。しかし、DAC のゲイン誤差は実際に存在するので、式 5
の理論上のゲイン誤差はユニティに近い項で乗算されます。こ
の乗算項は、ゲイン誤差が小さいほどユニティに近づきます。
直線性誤差とゲイン誤差の両方が含まれる場合、システム・ゲ
イン式は次のようになります。
GAIN ACTUAL 
VOUT
2n

VIN
( N  X) (1   )
(7)
クの場合、最大出力電流(DAC に全ビット 1 が適用される)は
必ず入力電流より 1LSB 小さな値となります。LSB で表される
「損失」電流は、ラダー終端抵抗経由で信号グラウンドに流れま
す。したがって、ユニティのゲイン設定では、1LSB に相当する
固有の誤差項(%)を式 9a の誤差式(%)に追加する必要があ
ります。
式 9a を変形すれば、有用なゲイン誤差(%)式を得ることがで
きます。この場合、プログラムされたゲインと DAC 直線性(精
度)に基づいて次のように表します。
ここで、X は直線性誤差(LSB)です。
 2 n  X


E(%)  
 100% 
 N  X  2 n



R
さらに、 (1  )  FB
R IN
(9b)
(9a)
要するに、最大ゲイン誤差( %)は、 DAC 直線性( %)と必要
なゲインとの積になります。これは、ユニティより大きなゲイ
ンに対して出力誤差を評価する際のクイック・ガイドラインと
なります。図 3 の直線は式 9aをグラフ化したもので、12 ビット
精度/12 ビット分解能のDACに関するものです。この図では、
ゲインの増大に伴ってゲイン誤差も増大しています。これと比
較するために、同図には 14 ビット精度/ 14 ビット分解能の
DACに関するグラフを破線で示しています。直線性誤差 Xは負
または正の値なので、図 3 の縦軸は±E(%)で目盛られていま
す。しかし、これは優れた図ですが、式 9aの近似的なグラフに
過ぎません。図 3 のゲインと誤差の関係を示す直線は、正と負
の最大ゲイン誤差が全ゲイン範囲において対称的であることを
示唆しています。しかし、実際には非常に高いゲインでは最大
ゲイン誤差はかなり非対称的であり、ゲインが増大するとその
誤差の非対称性も増大します。
この式は、追加誤差項を式 9a に加える場合に、ユニティ以外の
すべてのゲイン設定に適用できます。R-2R ラダー・ネットワー
これは式 9a の分母の ±X 直線性項によるもので、ゲインが増
大する( N が小さくなる)と、影響も大きくなります。非対
称性の大きさは、付録 1 の 表A1 の結果から確認できます。
理論上のゲインと実際のゲインの差は、パーセンテージ項で次
のように表されます。
 
1  X 
E(%)   


  100%
 (1  ) (1  )  N  X 
(8)
DAC のゲイン誤差はゼロに調整できますが、積分非直線性を低
減する方法はないので、最初に DAC の非直線性のみに起因する
ゲイン誤差(%)について考え、次に DAC ゲイン誤差項を加え
るのが有益です。
役に立つクイック・ガイドライン
DAC ゲイン誤差がゼロの場合、式 8 は次のように簡素化できます。
 X 
E(%)  
  100%
NX
図 3.
12 ビット精度/12 ビット分解能 DAC ベースの PGA システムと 14 ビット精度/14 ビット分解能 DAC ベースの PGA システムの最悪時
ゲイン誤差の比較(DAC ゲイン誤差はどちらの場合もゼロ)
Page 3 of 12
AN-320A
Application Note
この表では、正と負の両方の直線性項を使用する AD7545LNに
関して、式 9a の計算値を示しています。たとえば、ゲインが
128 の場合、正の最大ゲイン誤差は+1.587%、負の最大ゲイン誤
差は -1.538%となり、不均衡性すなわち非対称性は 0.049%とな
り ま す 。 ゲ イ ン が 16 の 場 合 は 、 ゲ イ ン 誤 差 の 非 対 称 性 は
0.008%でごくわずかです。したがって、小さなゲイン設定の場
合、図 3 はDACゲイン誤差がゼロのDAC-PGA回路から予測され
るゲイン誤差にかなり近似したものとなります。全ビット 1 ま
たはユニティ・ゲイン設定では、ラダー終端でLSB相当の信号電
流が失われるため、ゲインはごくわずかですが常にユニティよ
り大きくなります。表A1 に示したAD7545LNの計算値に関して
は、1 倍のゲイン誤差に 1LSBまたは+0.0244%が含まれます。
ビット精度を備えたDAC(X = ±1/2LSB)の場合でも、最悪時の
システム・ゲイン誤差は、ゲイン 1 に対して 0.159%という大き
な値になります。
ゲイン誤差分析によって 図 4 が導出されましたが、この場合は、
システムのループ・ゲイン値が十分に大きいため、感知される
ほどの誤差は生じないものと仮定しています。AD OP-07 の場合、
極端なゲイン設定をしなければ、この仮定はDCや低周波数領域
で有効です。ループ・ゲインがいかにゲイン誤差に影響するか
は、付録 2Aの式A7 で確認できます。信号周波数とゲイン設定
が大きいと、有限のループ・ゲインがシステムのゲイン誤差の
一因となります。このテーマは、アプリケーション・ノートの
Part IIで詳しく取り上げています。
スキューの原因となるDACゲイン誤差
非ゼロのゲイン誤差を持つDACを使用する場合は、全誤差の計
算のためにより精度の高い式 8 を使用する必要があります。式
8 からは、非ゼロのDACゲイン誤差が 2 つの面で影響を及ぼす
ことがわかります。その一つは、前の分析の誤差結果がユニ
1
ティに近い
項で乗算されるということです。この影響は
(1   )
全体的に小さく、任意のゲイン設定でゲインの非対称誤差を増
大または減少させるということだけです。(非対称性は正の
DACゲイン誤差により減少します。)もう一つはDACゲイン誤
差による大きな影響であり、これによってゲイン設定に依存し
ない誤差項が追加されます。この項は一定なので、低ゲイン設
定において最も大きな影響を及ぼし、図 3 の伝達曲線を正また
は負の方向に歪めます。(正のDACゲイン誤差は負の歪みを発
生させます。)付録 1 の 表A2 には、DACゲイン誤差と直線性
誤差の全組合せについて式 8 の計算値を示しています。ユニ
ティ・ゲイン値は、ラダー終端による追加の +0.0244% 誤差項を
含んでいます。図 4 は、この表の最悪時の値をもとにプロット
されています。図中の破線は 図 3 の伝達曲線を示しています。
±5LSBという厳しいゲイン誤差仕様を持つ 12 ビット分解能、12
DCオフセット誤差の原因となる
その他の誤差源
こういったゲイン誤差は、図 1bのPGA回路に影響を与える唯一
の誤差ではありません。他の誤差源により、オペアンプの出力
にゲイン依存のDCオフセット電圧が発生します。DAC関連のそ
の他の誤差源としては、コード依存の出力抵抗や出力リーク電
流があります。オペアンプ関連の誤差源は、入力オフセット電
圧、入力バイアス電流、有限オープン・ループ・ゲインなどで
す。付録 2 には、出力に対する各誤差源の影響を大まかに示し
ています。ここでは、PGAは 1~16 のゲインを持つものとしま
す。また、使用できる部品は AD7546LN 、 AD OP-07E とします。
表Iと 表IIに、これらの部品の関連仕様(温度条件 25°C)を示し
ます。これらの表の最小値と最大値を式A7 に代入すると、最悪
時の出力電圧(N=6410、すなわちゲイン 64 で発生)は次のよう
になります。
VOUT  64.58VIN  29.1mV
図 4. DAC ゲイン誤差がある場合とない場合の AD7545 ベース・システムの最悪時ゲイン誤差(理論値)
Page 4 of 12
(10)
Application Note
AN-320A
ゲイン誤差は約 0.9%です。29.1mV の全 DC オフセット誤差項
のうち、6.5mV だけが入力オフセット電圧 VOS に起因します。
残りは、DAC リーク電流 ILKG(16.1mV の主な要因)とオペア
ンプ入力バイアス電流 IB(-)です。オペアンプの入力オフセッ
ト電圧誤差項を計算するために、式 A7 で RO = 3RFB の値を使用
しました。VIN が DC 信号の場合、29.1mV の DC オフセット誤
差は出力信号と区別することはできません。 DC オフセット誤
差項をシステム入力に換算すると、入力誤差は 29.1mV/64mV す
なわち 0.455mV となります。したがって、64 倍(X64)のゲイ
ン設定で 1%未満の場合の最小入力信号 VIN は 45.5mV です。
0.9%のゲイン誤差には、さらにこの誤差が加わります。
温度上昇とともに増大する誤差
PGAを広範な温度範囲で正確に動作させるには、温度変化に伴
う誤差源のドリフト性能が重要になります。多かれ少なかれ、
式A7 の項はすべて温度に影響されます。この点に関し、データ
仕様を用いた約 70°Cでの回路の分析では、ゲイン誤差はほとん
ど同じままですがDCオフセット誤差は大幅に変化することが示
されました。この温度範囲で、入力オフセット電圧はほぼ 80%、
入力オフセット電流は 40%増大し、すでに主要成分となってい
るDACリーク電流ILKGは 400%増大する可能性があります。これ
らの最悪時の増加率が出力電圧に変換されると、入力オフセッ
ト電圧項で 5.2mVが加わります。入力バイアス電流項で 2.5mV
が加わりますが、DACリーク電流項では 64mVが加わります。
しかし、従来の経験からわかるように、DACリーク電流は実際
には 85°C 超の温度からしか増大しません。図 6 には、 CMOS
DACの出力リーク電流の代表的な温度特性を実線で示していま
す。軍用規格の温度範囲-55~+125°CでPGA回路を使用する場合
は、従来の商用レベルの製品に代えてAD7545UDやAD OP-07H
レベルの製品を使用するようにしてください。表Iと 表IIには、
これらの高温対応デバイスの仕様を示しています。式A7 にこれ
らの数値を当てはめると、+125°CでのPGAの出力電圧は次のよ
うになります。
VOUT  64.59VIN  349.6mV
AD OP-07E
TA = +25°C
Parameter
2.106min
Open Loop Gain, AOI
Input Bias Current, IB(−)
4nA max
75μV max
Input Offset Voltage, VOS
NOTE: VDD = +15V, VSS = −15V
(11)
AD OP-07E
TA = +70°C
1.8.106min
5.6nA max
134μV
AD OP-07H
TA = +125°C
1.5.106min
6nA max
200μV max
表 I. TA = +25°C、+70°C、+125°C での AD OP-07 の仕様
Parameter
Resolution, n
Relative Accuracy, x
(Integral Linearity)
Gain Error
Output Leakage, ILKG
Input Resistance, RIN
NOTE: VDD = +5V
AD7545LN
TA = +25°C
12-bits
±1/2LSB max
AD7545LN
TA = +70°C
12-bits
±1/2LSB max
AD7545UD
TA = +125°C
12-bits
±1/2LSB max
±5LSBsmax
10nA max
25kΩ max
±6LSBs max
50nA max
25kΩ max
±6LSBs max
200nA max
25kΩ max
回路のプログラマブル・ゲインはここでも 64 です。ゲイン誤差
は、25°Cの値からほとんど変わっていません(式 10 を参照)。
しかし、DCオフセット誤差は 1 桁増大しています。349.6mVの
うち、9.7mVはオペアンプのバイアス電流によるもの、17.4mV
は入力オフセット電圧によるものです。残りの 322.5mVの電圧
は DAC リーク電流に起因します。 349.6mVをシステム入力に換
算すると、349.6/64mV(すなわち 5.5mV)の 64 倍のゲイン設定
で、等価的な入力誤差が得られます。64 倍のゲイン設定で誤差
が 1%未満の場合、最小DC入力信号VINは 550mVです。これは
温度が+125°C時のもので、+25°C時の最小入力信号より 1 桁大
きな値です。表IVaには、+25°C、+70°C、+125°Cの条件で式A7
から導出したゲイン誤差と DC オフセット誤差を示しています
(12 ビットAD7545 を使用)。
誤差の低減
ゲイン誤差
図 4 のグラフからは、いささか意外な結論を導き出すことがで
きます。高精度アプリケーションでは、DACゲイン誤差がDAC
積分直線性と同じぐらい大きなシステム誤差要因となります。
これは、DACゲイン誤差によって、最も正確なゲイン設定に最
も大きな影響を与える固定誤差項が生じるからです。たとえば、
ゲイン設定が 1 のとき、図 4 の誤差は±0.159%となります。これ
は、±5LSBのDACゲイン誤差を持つ 12 ビット分解能/12 ビッ
ト精度のDACの場合です。DACゲイン誤差がなければ(図 4 の
破線)、最大システム誤差は±0.036%で、前の値の 1/5 となりま
す。もちろん、ポテンショメータでDACゲイン誤差をゼロに調
整(トリミング)することができます。しかし、そのゼロ調整
部品の温度係数はDACの薄膜ラダー抵抗のものとは異なるため、
全温度範囲でDACゲイン誤差が変化します。CMOS DACの最小
ドリフトの調整については、参考文献 1 でさらに詳しく取り上
げています。
プログラマブル・ゲイン設定値が大きくなると( N が小さくな
る)、DAC積分非直線性はシステム・ゲイン誤差の主な要因と
なります。たとえば、ゲイン設定が 64 の場合、図 4 のシステム
誤差は約 ±0.9% となります。そのうちの ±0.78%は DAC 積分非直
線性によるものです。単一ゲイン段の代わりに、直列接続した
2 個のゲイン段を使って、同じトータル・ゲインを提供するこ
とができます。各ゲイン段のゲイン設定の積はトータル・ゲイ
ンと等しいので、各ゲイン段のゲイン設定はかなり小さく、精
度は向上します。2 つのゲイン段を使用できる場合(各段は 図
4 に示す性能と同じような性能を持つ)、同じ 64 のトータル・
ゲイン設定に対し(各ゲイン設定 = 8)、システム・ゲイン誤差
は約±0.44%となります。この誤差の半分以上はDACゲイン誤差
によるものです。システム全体のコスト、複雑さ、およびサイ
ズを最小限に抑えるためには、このアプリケーションに最適な
アナログ・デバイセズのモノリシック・デュアル 8 ビット/12
ビット DAC を使用してください。 AD7528 は並列負荷構造の
デュアル 8 ビットDACです。AD7537、AD7547、AD7549 はそ
れぞれ 8 + 4、完全並列、ニブル(4 ビット)負荷構造のデュア
ル 12 ビットDACです。これらの回路の性能は、本アプリケー
ション・ノートのPart IIで取り上げます。
表 II. TA = +25°C、+70°C、+125°C での AD7545 の仕様
Page 5 of 12
AN-320A
Application Note
DCオフセット誤差
DC オフセット誤差は、アプリケーションによって重要である
場合とそうでない場合があります。この DC 電圧を除去するた
めの理想的な解決策は、出力信号を AC 結合することです。し
かし、DC レベルが重要ではないアプリケーションの場合でも、
この解決策が必ずしも有効とは限りません。当該周波数が数ヘ
ルツという低値にまで拡張された場合は、結合コンデンサの値
(および物理的なサイズ)の選択と、低周波の減衰によるゲイン
誤差の増大という 2 つの問題で相反する対応を迫られます。要
求される回路の性能やアプリケーションに応じて、その回路に
おいて最も重要となるパラメータ見定めた上で、最も費用効果
的なソリューションとなるよう、部品を選択してください。
DAC 出力リーク電流は、DC オフセット誤差の非常に大きな要
因です。高温条件下では特にそうです。今日でも、軍用規格の
温度範囲で小さな出力リーク電流を備えた CMOS DAC は提供
されていません。
シングルDACソリューション
アナログ・デバイセズから最近発売された 2 つ高分解能CMOS
DACは、PGAモード時のDAC動作にとって理想に近い仕様を備
えています。 AD7534 と AD7538 は低価格の 14 ビット分解能
DACで、DACゲイン誤差の仕様はきわめて厳しく最大±4LSBと
なっています。また、13 ビット精度の仕様と、高温度のもとで
超低リーク電流を維持する特許技術の低リーク技術(US Pat No.
4,590,456)により、ゲイン誤差とDCオフセット誤差は前のケー
スよりも大幅に低減されます。表IIIに、+25°CでのAD7534KNの
関連仕様を示します。図 5 は、AD7534KNについて式 8 をグラ
フ化したものです。この図には式 9 もグラフ化されていますが、
この場合、DACゲイン誤差はゼロと仮定しています。これらの
カーブを 図 4 のものと比較してください。付録 1 の 表A3 とA4
には、DACゲイン誤差と直線性誤差のすべての組合せに対して、
式 9 と式 8 の計算値をそれぞれ示しています。
AD7534 には専用ピンVSSがあり、これを 0V(通常のDAC出力
リーク)または-300mV(低減されたDAC出力リーク)に接続し
て特許技術の低リーク技法を実装できます。図 6 は、両条件に
おけるリーク電流の温度特性をプロットしたものです。この図
には、低リーク技法による誤差の改善が明確に示されています。
表 III の仕様を式 A7 に代入すると( 表 I の AD OP-07E 仕様を使
用)、ゲイン 64(N = 25610)での最悪時の出力電圧は次のよう
になります。
VOUT  64.264VIN  11.1mV
(12)
ゲイン誤差は約 0.41%です。この結果値は 25°C に関するもので
あり、式 10 の結果値と比較する必要があります。ゲイン誤差と
DC オフセット誤差はともに半分以下となっています。
AD7534KN
TA = +25°C
Parameter
Resolution, n
14-bits
Relative Accuracy, x
±1LSB max
(Integral Linearity)
Gain Error
±4LSBsmax
±5nA max
Output Leakage, ILKG
Input Resistance, RIN
10kΩ max
NOTE: VDD = +5V, VSS = −0.3V
AD7534KN
TA = +70°C
14-bits
±1LSB max
AD7534TD
TA = +125°C
14-bits
±1LSB max
±4LSBs max
±10nA max
10kΩ max
±4LSBs max
±20nA max
10kΩ max
表 III. TA = +25°C、+70°C、+125°C での AD7534 の仕様
オペアンプの入力オフセット電圧誤差項を計算するために、A7
ではRO = 15RFBの値が使用されています。表IVbには、DCオフ
セット誤差項の各要素を示しています。この分析は +70°C と
+125°Cで繰り返し行い、その結果も 表IVbに示しています。
図 5. DAC ゲイン誤差がある場合とない場合の AD7534 ベース・システムの最悪時ゲイン誤差(理論値)
Page 6 of 12
Application Note
AN-320A
表IVaと 表IVbの結果を比較すると、AD7534 における低スキー
ム技法の効果は一目瞭然です。+125°CでのDCオフセット誤差は、
AD7534 で 1 桁小さくなっています。この技法の効果は次の事
実によっても証明されています。つまり、同じゲイン設定の場
合に、+125°CにおけるAD7534 の等価入力誤差電圧は+25°Cにお
けるAD7545 の等価入力誤差電圧とほぼ同じです。
図 6. 代表的なリーク電流の温度特性
ノイズ・ゲイン
PGA 回路の基本要件は単調増加性を備えていることです。すな
わち、DAC デジタル・コードが変わってゲインが増大すると、
回路ゲインが実際に増大するか、あるいは少なくとも回路ゲイ
ンは減少しません。DAC の直線性が、分解能すなわち 12 ビッ
ト精度の DAC の 12 ビット分解能に付随して生じる場合、その
DAC は単調増加性を備えており、理論上はすべての可能な入力
コードをゲイン設定に使用できます。しかし、直線性が分解能
より小さい場合、すなわち DAC が 11 ビット精度で 12 ビットの
分解能を有する場合は、隣接コードがオーバーラップして非単
調増加性の動作が生じます。11 ビット精度/12 ビット分解能の
DAC の場合は、次にくるすべてのコード、すなわち隣接コード
は使用してはなりません。DAC 仕様がもっと極端な場合、すな
わち 10 ビット精度で 12 ビット分解能の場合は、 3 つおきの
コードのみを使用します。したがって、プログラム可能な(単
調増加性保証)ゲイン設定の数は全ステップ数の 1/4 となりま
す。
TEMPERATURE
TA = +25°C
TA = +70°C
TA = +125°C
GAIN ERROR
0.91%
0.91%
0.92%
表 IVa.
TEMPERATURE
TA = +25°C
TA = +70°C
TA = +125°C
 R
のゲイン範囲における各整数ゲイン設定の 1  FB
RO

しています。

 比を記載


クローズドループ・サーボ・システムなどのアプリケーション
では、整数ゲインのインクリメントよりもゲインの微調整が必
要です。図 2 に示すように、コードの総数の半数(2n-1)は 1~2
倍のゲイン範囲に対応しています。AD7534 の場合は、1~2 倍
の範囲のゲイン設定に 8192 コードを使用できるので、ゲインを
かなり微調整することができます。1~64 倍間では、16,000 を
少し上回るゲイン設定しかできません。しかし、多くのゲイン
設定を得ようとすると、単調増加性のためにVIN/VOSの最小比が
求められます。コンピュータ分析で示されるように、1~64 倍
のコード表における隣接コード・ペア間の非単調増加性遷移を
避けるには、最小アナログ入力電圧VINを 1350VOSより大きくし
なければなりなせん。一見すると、これはきわめて大きな比に
なりますが、よく考えてみれば、これは予測される値です。
ILKG
16.1mV
80.1mV
322.5mV
DC ERRORS
IS(−)
VOS
6.5mV
6.5mV
9mV
11.7mV
9.7mV
17.4mV
TOTAL
29.1mV
100.8mV
349.6mV
AD7545 の全温度範囲にわたる誤差分析(ゲイン = 64)
GAIN ERROR
0.41%
0.41%
0.41%
表 IVb.
AD7534KNは 13 ビットの相対精度を持つ 14 ビット分解能DAC
です。このデバイスは、全温度範囲で 14 ビットまで単調増加性
が保証されます。理論的には、 16384 コードのすべてをゲイン
設定に使用できます。しかし、考慮しなければならない誤差源
はほかにも存在します。DCオフセット誤差(回路のノイズ・ゲ
インによる)に対する入力オフセット電圧VOSの影響については
すでに説明しました。このノイズ・ゲインによって、DC項はオ
ペアンプの出力から減算または加算されます。システムが非単
調増加となる可能性が最も高いのは、 DAC 入力コードがある
コード設定から次の隣接コード設定に変わるときです。隣接
コードへの遷移の中で最も重大なのは、DAC出力インピーダン
スROが低い値から高い値に遷移することです。しかし、最も重
大なコード遷移の場合でも、アナログ入力信号電圧VINがオペア
ンプの入力オフセット電圧VOSに対して十分に大きければ、非単
調増加ステップは避けられます。1~64 倍のゲイン範囲(整数
ステップ)で AD7534 を分析すると、最悪時のコード遷移は最
後のコード遷移であることがわかります。出力インピーダンス
ROは、63 倍のゲイン設定(N=26010)時のRO = 6.7RFBから 64 倍
のゲイン設定(N=25610)時のRO = 15RFBに変わります。また、
最悪時のコード遷移に対して式A7 を解くと、予想される非単調
増加動作のスレッショールド値である、VINの最小値が得られま
す。この値は 6VOSです。この値より大きな入力信号レベルでは、
非単調増加遷移の発生を避けることができます。3 倍、5 倍、6
倍など、2 の整数乗ではない整数ゲインの場合は、個々のケー
スで、一番近い 14 ビット・コードが選択されています。付録 3
の 表A5 には、使用されているデジタル入力コードと、1~64 倍
ILKG
3.2mV
6.4mV
12.8mV
DC ERRORS
IS(−)
VOS
2.6mV
5.3mV
3.6mV
9.5mV
3.8mV
14.1mV
AD7534 の全温度範囲にわたる誤差分析(ゲイン = 64)
Page 7 of 12
TOTAL
11.1mV
19.5mV
30.7mV
AN-320A
Application Note
隣接する 14 ビット・コードを使用するとき、ゲインの増加率
(%)はごくわずかなパーセンテージです。これは特に低ゲイン
設定に当てはまります。しかし、同じコード遷移に対するノイ
ズ・ゲインの変化率は、何桁か大きくなる可能性があります。
たとえば、1637910 から 1637810 へのコード遷移の場合、信号ゲ
インは 0.006%増大しますが、ノイズ・ゲインは 0.775%変化し
ます。このコード遷移で単調増加性を保証するために必要な
VIN 対 VOS の比は 400 です。
ノイズ・ゲインは、一般に DC 誤差項のみに寄与し、オペアン
プの入力オフセット電圧(VOS)のみに作用するものと考えられ
ています。しかし、付録 2 の式 A1 は、ノイズ・ゲインがシス
テムのゲイン誤差にも寄与することを示しています。ただ、AD
OP-07 では非常に高いオープン・ループ・ゲインで、誤差への
影響を無視できる程度に抑えています。
試験結果
多くのAD7534KN/AD OP-07Eを組み合せ、+25°CでDC測定を行
いました。その結果得られた代表値を 図 7 に示します。図中の
×印は、1~256 倍の範囲から選択したゲイン設定における測定
誤差を示しています。各ゲイン設定では、DC入力信号レベルが
5Vの出力信号レベルを提供できるように調整されています。誤
差を比較できるように、図 7 には 図 5 の最悪時の理論誤差曲線
も含まれています。DACゲイン誤差も入力オフセット電圧も調
整はいっさい行っていません。測定はDCについて行われたので、
図 7 に示す誤差曲線は+25°Cでのオフセット誤差を含んでいます。
しかし、これらは約 40μVで測定されており、入力試験信号レベ
ルと比較して無視できる範囲の値です。
ゲイン 64 の場合、システムの 3dB 帯域幅は一般に 7kHz です。
オペアンプの減衰によるゲイン誤差を避けるために、信号の帯
域幅は適当に制限を設ける必要があります。たとえば、信号帯
域幅を 100Hz 未満(3dB 周波数の 1/70)に制限すると、減衰に
よる追加ゲイン誤差は 0.01%未満になります(単純な単極減衰
を想定)。AD OP-07 より大きな帯域幅を持つオペアンプで信号
帯域幅を増大することはできますが、そうすると誤差源が 1 つ
かそれ以上増える可能性があります。ゲインが 1 倍の場合、
3dB 帯域幅は約 500kHz となります。
出力電圧のセトリング時間は、AD OP-07 のスルーレートによっ
て制限されます。ステップ入力変化に対する出力電圧のセトリ
ング時間は、2 つの固定のゲイン設定(1 倍および 64 倍)で測
定しました。出力応答は、図 8aと 8bのオシロスコープ写真に示
しています。
図 8a(1 倍のゲイン)における入力ステップ・サイズは±200mV
で、図 8b(64 倍のゲイン)の場合は±154mVです。入力信号の
立上がり時間は、どちらの場合も時間点 10% から 90% までで
1μsでした。ゲインが 1 倍の場合の±0.01%内までのセトリング時
間は 30μs未満で、64 倍の場合は 300μs未満です。出力電圧のセ
トリング時間の測定は、安定した入力信号を使って、変化する
ゲイン設定(すなわちDACコード)に対しても行いました。8c
のオシロスコープ写真は、ゲイン設定が 1 倍から 64 倍に変化す
るときの出力応答を示しています。入力信号レベルは一定で 154mVです。±0.01%に収まるまでの出力電圧セトリング時間は、
1 倍から 64 倍に変化するとき約 300μsで、64 倍から 1 倍に変化
するときは約 60μsです。AD7545LNとAD OP-07E PGAを組み合
せた回路の動的応答も同じように測定しましたが、上記と異な
るような結果は得られませんでした。
AC 信号を増幅する場合は、システムの非直線性または歪みが
重要な意味を持ちます。CMOS DAC は、超低ノイズと非常に小
さい電圧係数を持つ高品質の薄膜抵抗を使って製造されます。
また、ラダー・ネットワークの信号ステアリング・スイッチの
両端には、入力信号電圧のごくわずかしか発生しません。した
がって、出力信号の歪みの大部分はオペアンプによるものです。
図 7. AD7534 ベースのシステムにおける最悪時のゲイン誤差―測定値と理論値
Page 8 of 12
Application Note
AN-320A
表Vでは、12 ビットAD7545LNと 14 ビットAD7534KNの高調波
歪み性能を比較しています。どちらの場合も、任意のゲイン設
定では入力信号レベルが 6V RMSの出力信号レベルを提供する
よう調整しました。テスト周波数は 200Hzであり、歪みレベル
はヒューレット・パッカードの HP339A 歪み測定セットを使っ
て測定しました(内蔵の 3 次、30kHzローパス・フィルタ機能
は信号パスに切り替えます)。2 つのPGAシステムに関する結
果は非常に似ています。表VIでは、22Hz~22kHzの帯域幅で、
2 つのシステムの電圧ノイズ性能を比較しています。比較しや
すいように、同じ低ノイズAD OP-27 オペアンプを両方の回路で
使用しました。AD7534 ベースのシステムはAD7545 より性能が
優れていますが、これはDACラダー抵抗の値が小さいためです。
図 8a.
図 8b.
ゲイン 1:±200mV ステップ入力に対する出力応答
(AD7534 システム)
ゲイン 64:±154mV ステップ入力に対する出力応答
(AD7534 システム)
GAIN
AD7545LN
& AD OP-07
< −90dB
< −90dB
< −90dB
−89dB
−86dB
−82dB
−76dB
X1
X2
X4
X8
X 16
X 32
X 64
表 V.
図 8c.
GAIN
X1
X2
X4
X8
X 16
X 32
X 64
表 VI.
AD7534KN
& AD OP-07
< −90dB
< −90dB
< −90dB
−88dB
−86dB
−83dB
−79dB
ゲイン設定 対 全高調波歪みのレベル
(一定の 6V RMS 出力信号)
1 倍と 64 倍の間でゲインを切替えた時の出力応答、154mV の一定の入力信号(AD7534 システム)
AD7545LN
& AD OP-07
5.5μV
9μV
18μV
35μV
72μV
145μV
285μV
ゲイン設定 対 出力電圧ノイズ
(読取り値は 22Hz~22kHz RMS)
AD7534KN
& AD OP-07
4.5μV
7μV
12μV
23μV
45μV
89μV
175μV
参考文献
1. アプリケーション・ノート『Gain Error and Gain Temperature
Coefficient of CMOS Multiplying DACs』Phil Burton 著、アナ
ログ・デバイセズから提供、Publication No. E630c5-386
2. ハンドブック『CMOS DAC Application Guide』 アナログ・デ
バイセズから提供、 Publication No. G872a-15-4/86
3. 『 Operational Amplifiers, Second Edition 』 GB Clayton 著 、
Butterworths (1979)
4. トランザクション要約:『Expression for the Output Resistance
of a Switched R-2R Ladder Network』E. David Erb、Gregory M.
Wierzba 著、IEEE Trans. Circuits & Systems、Vol. CAS-30、
No.3、1983 年 3 月、pp. 167-169
Page 9 of 12
AN-320A
Application Note
付録1
GAIN
1
2
4
8
16
32
64
128
256
512
CODE
N
4095
2048
1024
512
256
128
64
32
16
8
SYSTEM GAIN ERROR
RELATIVE
RELATIVE
ACCURACY
ACCURACY
X = +0.5
X = −0.5
+0.0122%
+0.0366%
−0.0244%
+0.0244%
−0.0488%
+0.0489%
−0.0976%
+0.0978%
−0.195 %
+0.1957%
−0.389 %
+0.3922%
−0.775 %
+0.7874%
−1.539 %
+1.587 %
−3.03 %
+3.226 %
−5.88 %
+6.666 %
 X 
Error(%)  
  100%
 NX
GAIN
1
2
4
8
16
32
64
128
256
512
GAIN
1
2
4
8
16
32
64
128
256
512
CODE
N
4095
2048
1024
512
256
128
64
32
16
8
 X 
Error(%)  
  100%
 NX
(9a)
表 A1. 式 9a の計算値、12 ビット分解能(n = 12)/12 ビット精
度(X = ±0.5LSB)DAC、DAC ゲイン誤差ゼロ。ユニ
ティ・ゲイン値は、本文に示した追加の+0.0244%誤差項を
含みます
CODE
N
16383
8192
4096
2048
1024
512
256
128
64
32
SYSTEM GAIN ERROR
RELATIVE
RELATIVE
ACCURACY
ACCURACY
X = +1
X = −1
0%
+0.0122%
−0.0122%
+0.0122%
−0.0244%
+0.0244%
−0.0488%
+0.0488%
−0.0976%
+0.0978%
−0.195 %
+0.1957%
−0.389 %
+0.3922%
−0.775 %
+0.7874%
−1.539 %
+1.578 %
−3.03 %
+3.226 %
(9a)
表A3. 式 9a の計算値、14 ビット分解能(n = 14)/13 ビット精
度(X = ±1LSB)DAC、DAC ゲイン誤差ゼロ。ユニティ・
ゲイン値は、本文に示した追加の+0.0061%誤差項を含みま
す
SYSTEM GAIN ERROR
DAC GAIN ERROR, Δ = +0.0012
DAC GAIN ERROR, Δ = −0.0012
REL ACCURACY
REL ACCURACY
REL ACCURACY
REL ACCURACY
X = +0.5
X = −0.5
X = +0.5
X = −0.5
−0.109%
−0.085%
+0.134%
+0.159%
−0.146%
−0.098%
+0.096%
+0.145%
−0.171%
−0.073%
+0.071%
+0.169%
−0.219%
−0.024%
+0.022%
+0.218%
−0.317%
+0.074%
−0.075%
+0.318%
−0.511%
+0.270%
−0.270%
+0.513%
−0.896%
+0.665%
−0.656%
+0.908%
−1.658%
+1.464%
−1.420%
+1.709%
−3.148%
+3.1 %
−2.914%
+3.349%
−5.977%
+6.537%
−5.769%
+6.795%
    1   X 
Error(%)   


  100%
 1     1     N  X 
(8)
表 A2. 式 8 の計算値、12 ビット分解能(n = 12)/12 ビット精度(X =
±0.5LSB)DAC、DAC ゲイン誤差±5LSB(∆ = ±5/4096)。ユニティ・
ゲイン値は、本文に示した追加の+0.0244%誤差項を含みます
Page 10 of 12
Application Note
GAIN
1
2
4
8
16
32
64
128
256
512
CODE
N
16383
8192
4096
2048
1024
512
256
128
64
32
AN-320A
SYSTEM GAIN ERROR
DAC GAIN ERROR, Δ = +0.000244
DAC GAIN ERROR, Δ = −0.000244
REL ACCURACY
REL ACCURACY
REL ACCURACY
REL ACCURACY
X = +1.0
X = −1.0
X = +1.0
X = −1.0
−0.025%
−0.012%
+0.024%
+0.037%
−0.037%
−0.012%
+0.012%
+0.037%
−0.049%
0 %
0 %
+0.049%
−0.073%
−0.024%
−0.024%
+0.073%
−0.122%
+0.073%
−0.073%
+0.122%
−0.219%
+0.171%
−0.171%
+0.22 %
−0.413%
+0.368%
−0.365%
+0.417%
−0.799%
+0.763%
−0.751%
+0.812%
−1.562%
+1.563%
−1.514%
+1.612%
−3.054%
+3.2 %
−3.007%
+3.251%
    1   X 
Error(%)   


  100%
 1     1     N  X 
(8)
表 A4. 式 8 の計算値、14 ビット分解能(n = 14)/13 ビット精度(X =
±1LSB)DAC、ゲイン誤差±4LSB(∆ = ±4/16,384)。ユニティ・
ゲイン値は、本文に示した追加の+0.0061%誤差項を含みます
付録2
DAC関連の誤差源は、直線性誤差のほかに、コード依存の出力抵
抗、リーク電流、およびゲイン誤差があります。オペアンプ関連
の誤差源は、入力オフセット電圧、入力バイアス電流、および有
限オープン・ループ・ゲインです。すべての誤差源を合わせると、
出力電圧の完全な(いくらか扱いづらい)式が得られます。誤差
源への対策に、より完璧を期する場合は、参考文献 2、3 を参照し
てください。図 1 のオペアンプのオープン・ループ・ゲインが
AOLの場合、回路の出力電圧は次式で表されます。
VOUT  VIN 
R EQ
R FB




  1
1   A
  OL


1




R

EQ

 1
  R R 
FB
0 


(A1)

R EQ 
 項は、回路のクローズド・ループ・ゲイ
この式の 1 
 R FB R 0 


ン 1/β またはノイズ・ゲイン GN に相当します。RO は DAC の
コード依存の出力抵抗であり、オペアンプ加算ジャンクション
と AGND の間で発生します。
EOS による出力電圧は次のように表されます。
 VOS  G N  I LKG  R EQ  I B ()  R EQ
または、
 VOS  G N  (I LKG  I B ())  R EQ
ノイズ・ゲイン GN(クローズド・ループ・ゲイン 1/β)は DAC
出力抵抗の関数です。この抵抗は、デジタル入力コードのかな
り複雑な関数であり、DAC コードがすべて 1 からすべて 0 に変
わるとほぼ最小値から最大値に増大します(参考文献 4)。
DAC 出力抵抗は、 DAC の設計で使用されるラダー・ネット
ワーク型のデバイスからも影響されます。ここで比較している
2 つの DAC は、2 つの異なるネットワークを使用しています。
その一つの AD7545 はストレート R-2R ラダー設計、もう一つの
AD7534 はセグメント化された設計を用います。これは、ノイ
ズ・ゲイン項が両 DAC と異なることを意味します。
これらをすべて加算すると、出力電圧式は次のようになります。
VOUT
DAC リーク電流 ILKG、オペアンプ入力オフセット電圧 VOS、お
よび入力バイアス電流 IB(-)に起因する出力電圧は、これらの個
別の誤差源を一つにまとめて入力オフセット誤差源 EOS とする
ことで手際よく求めることができます。この誤差源による出力
電圧は次のように表されます。
1
   E OS  G N  E OS

ここで、 E OS   VOS  I LKG  R  I B ()  R
(A2)
R は、AGND に接続された反転入力の実効ソース・インピーダ
ンスです。すなわち、


R EQ 
 VIN 

R FB   1

1   A
  OL
(I LKG  I B ())  R EQ



1

  R EQ (R FB  R 0 )  

 1 


R FB  R 0


 R EQ (R FB  R 0 ) 

 VOS  1 

R FB  R 0


(A5)
2 n R IN
に置き換え、次のように DAC ゲイン誤差を計算
Nx
に入れると、
REQ を
R  R FB R O R EQ
または、
R EQ
R
GN
(A4)
R FB
 (1  )
R IN
ここで、  
(A3)
Page 11 of 12
R FB  R IN
R IN
(A6)
AN-320A
Application Note
出力式は以下のようになります。
VOUT   VIN



2n


( N  x ) (1  )   1
1   A
  OL
 (I LKG  I B ()) 
1
  R FB
  
2n
 1 
 1  






(
N
x
)
(
1
)
R0
  





 
 

 
2 n R IN
Nx
 
  R FB
2n
 1 
 VOS 1  





(
N
x
)
(
1
)
R0
 





(A7)
誤差源に対する DAC 直線性および DAC ゲイン誤差の影響はほとんど無視できる程度のもの
なので、式 A7 は簡素化できます。同様に、考慮中のシステム・ゲインについては、式 A1 の
ゲイン誤差係数はユニティになるものと仮定できます。
1
 1
1  
 A OL

G N


1
(A8)
この仮定のもとで、式 A7 は次のように簡素化できます。
VOUT  VIN
2n
( N  X ) (1  )
I LKG  IB() R IN  (SYSTEM GAIN)

 R
 VOS 1  (SYSTEM GAIN) 1  FB
R0






(A9)
システム・ゲインが増大すると、リーク電流や入力オフセット電圧に起因する DC オフセット誤差も増大します。
付録3
SYSTEM
GAIN
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
CODE10
16383
8192
5461
4096
3277
2731
2341
2048
1820
1638
1489
1365
1260
1170
1092
1024
964
910
862
819
780
745
712
(1+RFB/RO)
1.08
1.00
1.31
1.00
1.28
1.31
1.21
1.00
1.20
1.25
1.25
1.31
1.22
1.24
1.18
1.03
1.18
1.23
1.23
1.28
1.20
1.27
1.21
SYSTEM
GAIN
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
CODE10
683
655
630
607
585
565
546
529
512
496
482
468
455
443
431
420
410
400
390
381
372
364
356
(1+RFB/RO)
1.31
1.25
1.25
1.24
1.27
1.28
1.21
1.14
1.06
1.13
1.20
1.22
1.25
1.26
1.26
1.22
1.25
1.17
1.22
1.23
1.22
1.23
1.22
SYSTEM
GAIN
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
表 A5. AD7534 のシステム・ゲイン 対 デジタル入力コードと算出した比(1 + RFB/RO)
© Analog Devices, Inc. All rights reserved. 商標および登録商標は各社の所有に属します。
Page 12 of 12
CODE10
349
341
334
328
321
315
309
303
298
293
287
282
278
273
269
264
260
256
(1+RFB/RO)
1.27
1.30
1.25
1.20
1.21
1.26
1.28
1.25
1.26
1.27
1.22
1.24
1.24
1.22
1.24
1.15
1.15
1.07
Similar pages