低消費電力 オーディオ・コーディック SSM2602 特長 概要 ステレオ用の 24 ビットの A/D コンバータと D/A コンバータを内蔵 SSM2602 は、 ステレオ用プログラマブル・ゲ イ ン ・ アン プ (PGA) ライン入力 1 本とモノラル・マイクロフォン入力 1 本を 持つポータブル・デジタル・オーディオ・アプリケーション向 けの低消費電力高品質ステレオ・オーディオ・コーデックです。 このデバイスは、2 チャンネルの 24 ビット A/D コンバータ (ADC) と 2 チャンネルの 24 ビット D/A コンバータ(DAC)を内 蔵しています。 DAC SNR: 100 dB (A 周波数特性重みづけ)、THD: 48 kHz、3.3 V で−80 dB ADC SNR: 90 dB (A 周波数特性重みづけ)、THD: 48 kHz、3.3 V で −80 dB 高効率ヘッドフォン・アンプを内蔵 ステレオ・ライン入力とモノラル・マイクロフォン入力を装備 低消費電力 ステレオ再生時: 7 mW (1.8 V/1.5 V 電源) 録音および再生時: 14 mW (1.8 V/1.5 V 電源) SSM2602 はマスターまたはスレーブとして動作することができ ます。このデバイスは、様々なマスター・クロック周波数をサ ポートしており、USB デバイス向けの 12 MHz または 24 MHz、 標準 256 fS または 384 fS ベースのレート(たとえば 12.288 MHz や 24.576 MHz)、さらに多くの一般的なオーディオ・サンプリン グ・レート(たとえば 96 kHz、88.2 kHz、48 kHz、44.1 kHz、32 kHz、24 kHz、22.05 kHz、16 kHz、12 kHz、11.025 kHz、8 kHz) などをサポートしています。 低電源電圧 アナログ: 1.8 V～3.6 V デジタル・コア: 1.5 V～3.6 V デジタル I/O: 1.8 V～3.6 V ノーマル・モードでのオーバーサンプリング・レート: 256/384 USB モードでのオーバーサンプリング・レート: 250/272 オーディオ・サンプリング・レート: 8 kHz、11.025 kHz、12 kHz、 16 kHz、22.05 kHz、24 kHz、32 kHz、44.1 kHz、48 kHz、88.2 kHz、96 kHz SSM2602 の電源電圧は、アナログ回路は 1.8 V まで、デジタル 回路は 1.5 V まで、それぞれ下げることができます。すべての 電源の最大電圧電源は 3.6 V です。 28 ピンの 5 mm × 5 mm LFCSP (QFN) パッケージを採用 このデバイスはヘッドフォン・ドライバまたはスピーカ・ドラ イバとして使用できるため、ソフトウェアから設定可能なステ レオ出力オプションにより、アプリケーションの可能性が広が ります。ボリューム・コントロール機能を使うと、オーディオ 信号の広い範囲のゲイン・コントロールが可能になります。 アプリケーション 携帯電話 MP3 プレーヤ ポータブル・ゲーム機 SSM2602 は、−40℃～+85℃の工業用温度範囲仕様で、28 ピンの 5 mm × 5 mm リードフレーム・チップ・スケール・パッケージ (LFCSP)を採用しています。 ポータブル機器 教育用玩具 機能ブロック図 AVDD VMID AGND DBVDD DGND DCVDD HPVDD PGND SSM2602 MICBIAS BYPASS –34.5dB TO +33dB, 1.5dB STEP SIDETONE 6dB TO 15dB/MUTE 3dB STEP –73dB TO +6dB, 1dB STEP RHPOUT RLINEIN MUX ADC DAC ROUT DIGITAL PROCESSOR MICIN LOUT 0dB/20dB/ 40dB BOOST ADC MUX DAC LLINEIN LHPOUT –34.5dB TO +33dB, 1.5dB STEP SIDETONE 6dB TO 15dB/MUTE 3dB STEP –73dB TO +6dB, 1dB STEP BYPASS DIGITAL AUDIO INTERFACE MCLK/ XTO CLKOUT XTI CONTROL INTERFACE PBDAT RECDAT BCLK PBLRC RECLRC MODE CSB SDIN SCLK 06858-001 CLK 図 1. Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2008 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 SSM2602 目次 特長 ...................................................................................................... 1 デジタル・オーディオ・インターフェース ............................ 16 アプリケーション .............................................................................. 1 ソフトウェア・コントロール・インターフェース................. 18 概要 ...................................................................................................... 1 代表的なアプリケーション回路 .................................................... 19 機能ブロック図 .................................................................................. 1 レジスタ・マップ ............................................................................ 20 改訂履歴 .............................................................................................. 2 レジスタ・マップの詳細 ................................................................ 21 仕様 ...................................................................................................... 3 左チャンネル ADC 入力ボリューム、アドレス 0x00 ............. 21 デジタル・フィルタ特性 .............................................................. 4 右チャンネル ADC 入力ボリューム、アドレス 0x01 ............. 22 タイミング特性 .............................................................................. 4 左チャンネル DAC ボリューム、アドレス 0x02 ..................... 23 絶対最大定格 ...................................................................................... 8 右チャンネル DAC ボリューム、アドレス 0x03 ..................... 23 熱抵抗.............................................................................................. 8 アナログ・オーディオ・パス、アドレス 0x04 ....................... 24 ESD の注意 ..................................................................................... 8 デジタル・オーディオ・パス、アドレス 0x05 ....................... 24 ピン配置およびピン機能説明 .......................................................... 9 パワー・マネジメント、アドレス 0x06 ................................... 25 代表的な性能特性 ............................................................................ 10 デジタル・オーディオ I/F、アドレス 0x07 .............................. 26 コンバータ・フィルタの応答 .................................................... 10 サンプリング・レート、アドレス 0x08 ................................... 26 デジタルのディエンファシス .................................................... 11 アクティブ、アドレス 0x09 ....................................................... 29 動作原理 ............................................................................................ 12 リセット、アドレス 0x0F ........................................................... 29 デジタル・コア ............................................................................ 12 ALC コントロール 1、アドレス 0x10 ....................................... 30 ADC および DAC ......................................................................... 12 ALC コントロール 2、アドレス 0x11 ....................................... 30 ADC ハイパス・フィルタおよび DAC ディエンファシス・フ ィルタ............................................................................................ 12 ノイズ・ゲート、アドレス 0x12 ............................................... 31 外形寸法............................................................................................ 32 自動レベル・コントロール (ALC) ............................................. 13 オーダー・ガイド ........................................................................ 32 アナログ・インターフェース .................................................... 14 改訂履歴 2/08—Revision 0: Initial Version Rev. 0 － 2/32 － SSM2602 仕様 特に指定のない限り、TA = 25℃、AVDD = DVDD = 3.3 V、PVDD = 3.3 V、1 kHz 信号、fS = 48 kHz、PGA ゲイン = 0 dB、オーディオ・デ ータは 24 ビット。 表 1. Parameter Min Typ Max Unit RECOMMENDED OPERATING CONDITIONS Analog Voltage Supply (AVDD) Digital Power Supply 1.8 1.5 3.3 3.3 0 3.6 3.6 V V V Ground (AGND, PGND, DGND) POWER CONSUMPTION Power-Up Stereo Record (1.5 V and 1.8 V) Stereo Record (3.3 V) Stereo Playback (1.5 V and 1.8 V) Stereo Playback (3.3 V) Power-Down 7 22 7 22 40 LINE INPUT Input Signal Level (0 dB) Input Impedance Conditions mW mW mW mW μW 1 × AVDD/3.3 200 10 480 10 90 V rms kΩ kΩ kΩ pF dB 84 dB PGA gain = 0 dB, AVDD = 1.8 V Total Harmonic Distortion (THD) −80 −75 dB dB −1 dBFS input, AVDD = 3.3 V Channel Separation Programmable Gain Gain Step Mute Attenuation 80 0 1.5 −80 dB dB dB dB Input Capacitance Signal-to-Noise Ratio (A-Weighted) 70 −34.5 MICROPHONE INPUT Input Signal Level Signal-to-Noise Ratio (A-Weighted) Total Harmonic Distortion Power Supply Rejection Ratio Mute Attenuation Input Resistance Input Capacitance MICROPHONE BIAS Bias Voltage Bias Current Source Noise in the Signal Bandwidth LINE OUTPUT DAC Full-Scale Output Signal-to-Noise Ratio (A-Weighted) THD + N +33.5 1 85 V rms dB −70 50 80 10 10 dB dB dB kΩ pF 0.75 × AVDD 3 40 V mA nV/√Hz HEADPHONE OUTPUT Full-Scale Output Voltage Maximum Output Power Rev. 0 PGA gain = 0 dB, AVDD = 3.3 V −1 dBFS input, AVDD = 1.8 V Microphone gain = 0 dB (RSOURCE = 40 kΩ) 0 dBFS input, 0 dB gain 20 Hz to 20 kHz −1 dBFS input DAC + line output 85 1 × AVDD/3.3 100 94 −80 V rms dB −70 dB −75 Power Supply Rejection Ratio Channel Separation PGA gain = 0 dB PGA gain = +33 dB PGA gain = −34.5 dB AVDD = 1.8 V 50 80 dB dB 1 × AVDD/3.3 30 60 V rms mW mW － 3/32 － AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V RL = 32 Ω RL = 16 Ω SSM2602 Parameter Signal-to-Noise Ratio (A-Weighted) Min Typ Unit Conditions 85 96 90 −65 −60 50 80 dB AVDD = 3.3 V AVDD = 1.8 V POUT = 10 mW POUT = 20 mW 1 × AVDD/3.3 92 86 −80 −80 50 V rms dB 1 × AVDD/3.3 94 88 50 V rms dB THD + N Power Supply Rejection Ratio Mute Attenuation LINE INPUT TO LINE OUTPUT Full-Scale Output Voltage Signal-to-Noise Ratio (A-Weighted) Total Harmonic Distortion Power Supply Rejection MICROPHONE INPUT TO HEADPHONE OUTPUT Full-Scale Output Voltage Signal-to-Noise Ratio (A-Weighted) Power Supply Rejection Ratio Programmable Attenuation Gain Step Mute Attenuation 6 Max dB dB dB dB dB AVDD = 3.3 V AVDD = 1.8 V AVDD = 3.3 V AVDD = 1.8 V dB 15 3 80 AVDD = 3.3 V AVDD = 1.8 V dB dB dB dB デジタル・フィルタ特性 表 2. Parameter Min ADC FILTER Pass Band 0 Typ Max Unit Conditions 0.445 fS Hz Hz dB Hz dB Hz Hz Hz ±0.04 dB −6 dB Hz Hz dB Hz dB ±0.04 dB −6 dB 0.5 fS Pass-Band Ripple Stop Band Stop-Band Attenuation High-Pass Filter Corner Frequency ±0.04 0.555 fS −61 3.7 10.4 21.6 DAC FILTER Pass Band 0 0.445 fS 0.5 fS Pass-Band Ripple Stop Band Stop-Band Attenuation ±0.04 0.555 fS −61 Core Clock Tolerance Frequency Range Jitter Tolerance 8.0 13.8 50 MHz ps タイミング特性 表 3.I2C® のタイミング Limit Parameter tMIN tSCS tSCH tPH tPL fSCLK 600 600 600 1.3 0 Rev. 0 tMAX Unit Description 526 ns ns ns µs kHz Start condition setup time Start condition hold time SCLK pulse width high SCLK pulse width low SCLK frequency － 4/32 － f > 0.567 fS −3 dB −0.5 dB −0.1 dB f > 0.565 fS SSM2602 tDS tDH tRT tFT tHCS 100 900 300 300 600 ns ns ns ns ns Data setup time Data hold time SDIN and SCLK rise time SDIN and SCLK fall time Stop condition setup time 図 2.I2C のタイミング 表 4.SPI のタイミング Limit Parameter tMIN tDSU tDHO tSCH tSCL tSCS tCSS tCSH tCSL tPS 20 20 20 20 60 20 20 20 0 tMAX Unit Description 5 ns ns ns ns ns ns ns ns ns SDIN to SCLK setup time SCLK to SDIN hold time SCLK pulse width high SCLK pulse width low SCLK rising edge to CSB rising edge CSB rising to SCLK rising CSB pulse width high CSB pulse width low Pulse width of spikes to be suppressed tCSH tCSL CSB tSCH tSCL tSCS SCLK tCSS SDIN tDHO 図 3.SPI のタイミング Rev. 0 － 5/32 － 06858-024 tDSU SSM2602 表 5.デジタル・オーディオ・インターフェースのスレーブ・モード・タイミング Limit Parameter tMIN tDS tDH tLRSU tLRH tDD 10 10 10 10 tBCH tBCL tBCY 25 25 50 tMAX Unit Description 30 ns ns ns ns ns PBDAT setup time from BCLK rising edge PBDAT hold time from BCLK rising edge RECLRC/PBLRC setup time to BCLK rising edge RECLRC/PBLRC hold time to BCLK rising edge RECDAT propagation delay from BCLK falling edge (external load of 70 pF) BCLK pulse width high BCLK pulse width low BCLK cycle time ns ns ns tBCH BCLK tBCL tBCY PBLRC/ RECLRC tDS tLRH tLRSU PBDAT 06858-025 tDH tDD RECDAT 図 4.デジタル・オーディオ・インターフェースのスレーブ・モード・タイミング 表 6.デジタル・オーディオ・インターフェースのマスタ・モード・タイミング Limit Parameter tMIN tDST tDHT tMAX Unit Description 30 ns PBDAT setup time to BCLK rising edge 10 ns PBDAT hold time to BCLK rising edge tDL 10 ns RECLRC/PBLRC propagation delay from BCLK falling edge tDDA 10 ns RECDAT propagation delay from BCLK falling edge tBCLKR 10 ns BCLK rising time (10 pF load) tBCLKF 10 ns BCLK falling time (10 pF load) tBCLKDS 45:55:00 55:45:00 BCLK duty cycle (normal and USB mode) BCLK tDL PBLRC/ RECLRC tDST tDHT tDDA RECDAT 06858-026 PBDAT 図 5.デジタル・オーディオ・インターフェースのマスタ・モード・タイミング Rev. 0 － 6/32 － SSM2602 表 7.システム・クロックのタイミング Limit Parameter tMIN tXTIY tMCLKDS tXTIH tXTIL tCOP tCOPDIV2 72 40:60 32 32 20 20 tMAX Unit Description ns MCLK/XTI system clock cycle time MCLK/XTI duty cycle MCLK/XTI system clock pulse width high MCLK/XTI system clock pulse width low CLKOUT propagation delay from MCLK/XTI falling edge CLKODIV2 propagation delay from MCLK/XTI falling edge 60:40:00 ns ns ns ns tXTIH tCOP MCLK/XTI tXTIL tXTIY CLKODIV2 tCOPDIV2 図 6.システム (MCLK) クロックのタイミング Rev. 0 － 7/32 － 06858-035 CLKOUT SSM2602 絶対最大定格 特に指定のない限り 25℃。 熱抵抗 表 8. Parameter Rating Supply Voltage Input Voltage Common-Mode Input Voltage Storage Temperature Range Operating Temperature Range Junction Temperature Range 5V VDD VDD −65°C to +150°C −40°C to +85°C −65°C to +165°C 300°C Lead Temperature (Soldering, 60 sec) θJA はワーストケース条件で規定。すなわち表面実装パッケー ジの場合、デバイスを回路ボードにハンダ付けした状態で規定。 表 9.熱抵抗 Package Type θJA θJC Unit 28-Lead, 5 mm × 5 mm LFCSP 28 32 °C/W ESD の注意 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作の節に記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信 頼性に影響を与えます。 Rev. 0 － 8/32 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知 されないまま放電することがあります。本製品は 当社独自の特許技術である ESD 保護回路を内蔵 してはいますが、デバイスが高エネルギーの静電 放電を被った場合、損傷を生じる可能性がありま す。したがって、性能劣化や機能低下を防止する ため、ESD に対する適切な予防措置を講じるこ とをお勧めします。 SSM2602 28 27 26 25 24 23 22 SCLK SDIN CSB MODE LLINEIN RLINEIN MICIN ピン配置およびピン機能説明 1 2 3 4 5 6 7 PIN 1 INDICATOR SSM2602 TOP VIEW (Not to Scale) 21 20 19 18 17 16 15 MICBIAS VMID AGND AVDD ROUT LOUT PGND 06858-002 PBDAT PBLRC RECDAT RECLRC HPVDD LHPOUT RHPOUT 8 9 10 11 12 13 14 MCLK/XTI XTO DCVDD DGND DBVDD CLKOUT BCLK 図 7.ピン配置 表 10.ピン機能の説明 ピン番号 記号 タイプ 説明 1 MCLK/XTI デジタル入力 マスター・クロック入力/水晶入力。 2 XTO デジタル出力 水晶出力。 3 DCVDD デジタル電源 デジタル・コア電源。 4 DGND デジタル・グランド デジタル・グラウンド。 5 DBVDD デジタル電源 デジタル I/O 電源。 6 CLKOUT デジタル出力 バッファ付きクロック出力。 7 BCLK デジタル入力/出力 デジタル・オーディオ・ビット・クロック。 8 PBDAT デジタル入力 DAC デジタル・オーディオ・データ入力、再生機能。 9 PBLRC デジタル入力/出力 DAC サンプリング・レート・クロック、再生機能 (右および左チャンネルから)。 10 RECDAT デジタル出力 ADC デジタル・オーディオ・データ出力、録音機能。 11 RECLRC デジタル入力/出力 ADC サンプリング・レート・クロック、録音機能 (右および左チャンネルから)。 12 HPVDD アナログ電源 ヘッドフォン電源。 13 LHPOUT アナログ出力 左チャンネルのマイクロフォン出力。 14 RHPOUT アナログ出力 15 PGND アナログ・グラウン ド。 ヘッドフォン・グラウンド。 16 LOUT アナログ出力 左チャンネルのライン出力。 17 ROUT アナログ出力 右チャンネルのライン出力。 18 AVDD アナログ電源 アナログ電源。 19 AGND アナログ・グラウン ド。 アナログ・グランド。 20 VMID アナログ出力 電源電圧中央値デカップリング入力。 21 MICBIAS アナログ出力 マイクロフォン・バイアス。 22 MICIN アナログ入力 マイクロフォン入力信号。 23 RLINEIN アナログ入力 右チャンネルのライン入力。 24 LLINEIN アナログ入力 左チャンネルのライン入力。 25 MODE デジタル入力 I2C/SPI のコントロール・インターフェース選択。 26 CSB デジタル入力 3 線式コントロール・インターフェース・チップ・セレクト、アクティブ・ロー/2 線式コ ントロール・インターフェース I2C アドレス・セレクト。 27 SDIN デジタル入力/出力 3 線式コントロール・インターフェース・データ入力/2 線式コントロール・インターフ ェース・データ入力/出力。 28 SCLK デジタル入力 3 線式/2 線式コントロール・インターフェース・クロック入力。 GND パッド サーマル・パッド。 センター・サーマル・パッド。PCB のグラウンド層へ接続。 Rev. 0 右チャンネルのマイクロフォン出力。 － 9/32 － SSM2602 代表的な性能特性 0 0 –10 –10 –20 –20 –30 –30 –40 –50 –60 –40 –50 –60 –70 –70 –80 –80 –90 –100 0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 FREQUENCY (fS) 0 0.04 0.03 0.03 0.02 0.02 MAGNITUDE (dB) 0.04 0.01 0 −0.01 −0.02 0.30 0.35 0.40 0.45 FREQUENCY (fS) 0.50 2.00 −0.05 0 0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 FREQUENCY (fS) 図 9.ADC デジタル・フィルタ・リップル Rev. 0 1.75 −0.02 −0.04 −0.05 0.25 1.50 −0.01 −0.04 0.20 1.25 0 −0.03 0.15 1.00 0.01 −0.03 06858-004 MAGNITUDE (dB) 0.05 0.10 0.75 図 10.DAC デジタル・フィルタの周波数応答 0.05 0.05 0.50 FREQUENCY (fS) 図 8.ADC デジタル・フィルタの周波数応答 0 0.25 図 11.DAC デジタル・フィルタのリップル － 10/32 － 0.50 06858-006 0 06858-003 –90 –100 06858-005 MAGNITUDE (dB) MAGNITUDE (dB) コンバータ・フィルタの応答 SSM2602 デジタルのディエンファシス 0 0.4 −1 0.3 −2 0.2 MAGNITUDE (dB) MAGNITUDE (dB) −3 −4 −5 −6 −7 0.1 0 −0.1 −0.2 −8 −0.3 −9 4 8 12 16 FREQUENCY (kHz) −0.4 0 4 8 12 16 06858-010 0 06858-007 −10 20 FREQUENCY (kHz) 図 12.ディエンファシス周波数応答 オーディオ・サンプリング・レート = 32 kHz 図 15.ディエンファシス誤差 オーディオ・サンプリング・レート = 44.1 kHz 0.4 0 −1 0.3 −2 0.2 MAGNITUDE (dB) MAGNITUDE (dB) −3 0.1 0 −0.1 −4 −5 −6 −7 −0.2 −8 −0.3 −9 8 12 16 FREQUENCY (kHz) 0 4 8 12 16 20 24 06858-011 4 24 06858-012 0 −10 06858-008 −0.4 FREQUENCY (kHz) 図 13.ディエンファシス誤差 オーディオ・サンプリング・レート = 32 kHz 図 16.ディエンファシス周波数応答 オーディオ・サンプリング・レート = 48 kHz 0.4 0 −1 0.3 −2 0.2 MAGNITUDE (dB) MAGNITUDE (dB) −3 −4 −5 −6 0.1 0 −0.1 −7 −0.2 −8 −0.3 −9 0 4 8 12 16 20 FREQUENCY (kHz) −0.4 06858-009 −10 0 8 12 16 20 FREQUENCY (kHz) 図 17.ディエンファシス誤差 オーディオ・サンプリング・レート = 48 kHz 図 14.ディエンファシス周波数応答 オーディオ・サンプリング・レート = 44.1 kHz Rev. 0 4 － 11/32 － SSM2602 動作原理 ADC 出力からのデジタル・データは、ADC フィルタを使って 処理されます。 デジタル・コア SSM2602 デ ジ タ ル ・ コ ア 内 部 に は 、 マ ス タ ー ・ ク ロ ッ ク (MCLK)と呼ばれる 1 つのクロック・ソースがあり、すべての内 部オーディオ・データ処理と同期に対するリファレンス・クロ ックを発生しています。外部クロック・ソースを使って MCLK ピンを駆動する場合には、50 ps 以下のジッタを持つクロック・ ソースを選択するように注意が必要です。MCLK 信号の品質に 注意しないと、デジタル・オーディオ品質に悪影響を受けるこ とがあります。 SSM2602 をイネーブルしてシステム内で中心となるリファレン ス・クロックを発生するときは、MCLK/XTI 入力ピンと XTO 出 力ピンの間に水晶発振器を接続します。 外部デバイス内で中心となるリファレンス・クロックを発生さ せるときは、外部クロック信号を直接 MCLK/XTI 入力ピンに接 続します。この構成では、OSC ビット (レジスタ R6、ビット D5)を使って、SSM2602 の発振器回路をパワーダウンさせて、 消費電力を削減することができます。 非常に高い周波数のマスター・クロックを使うアプリケーショ ンでは、SSM2602 内部コアのリファレンス・クロックを MCLK または MCLK÷2 に設定することができます。この機能をイネ ーブルするときは、CLKDIV2 ビット (レジスタ R8、ビット D6) の設定を調整します。この機能の相補的な機能として、 CLKODIV2 ビット (レジスタ R8、ビット D7)をイネーブルして、 CLKOUT ピンからのコア・クロック信号またはコア・クロック ÷2 信号で外部クロック・ソースを駆動することもできます。 ADC および DAC SSM2602 は 1 対のオーバーサンプリング Σ-ΔADC を内蔵して います。 ADC の最大フル・スケール入力レベルは、AVDD = 3.3 V のとき 1.0 V rms です。 ADC への入力信号がこのレベルを 超えると、データ過負荷が発生して可聴歪みの原因になります。 ADC には、ステレオ・ライン入力またはモノラル・マイクロフ ォン入力からのアナログ・オーディオを入力することができま す。ADC には複数のソースから同時に入力できないため、 INSEL ビット (レジスタ R4、ビット D2)を使って、ソースとし てライン入力またはマイクロフォン入力を選択する必要がある ことに注意してください。 Rev. 0 ADC チャンネルに対して、SSM2602 は 1 対のオーバーサンプリ ング Σ-ΔDAC を内蔵しており、内部 DAC フィルタからのデジ タル・オーディオ・データをアナログ・オーディオ信号に変換 します。コントロール・レジスタの DACMU ビット (レジスタ R5、ビット D3)をセットして、DAC 出力を停止させることもで きます。 ADC ハイパス・フィルタおよび DAC ディエン ファシス・フィルタ ADC と DAC では、24 ビットの信号処理を行う個別のデジタ ル・フィルタを採用しています。これらのデジタル・フィルタ は録音モードと再生モードで使用され、使用する個々のサンプ リング・レートに対して最適化されます。 録音モード動作では、ADC からの未処理のデータは ADC フィ ルタに入力され、適切なサンプリング周波数に変換された後に、 デジタル・オーディオ・インターフェースへ出力されます。 再生モード動作では、DAC フィルタを使ってデジタル・オーデ ィオ・インターフェースからのデータをユーザー設定のサンプリ ング・レートを持つオーバーサンプルしたデータへ変換します。 このオーバーサンプルされたデータは、DAC で処理された後に、 DACSEL (レジスタ R4、ビット D4)をイネーブルすることによ り、アナログ出力ミキサーへ送られます。 このデバイスでは、入力ソース信号の DC オフセットを自動的 に検出して除去するように設定することができます。この機能 を使うときは、 ADCHPF ビット (レジスタ R5、ビット D0)を使 って、ADC デジタル・フィルタに内蔵されているデジタル・ハ イパス・フィルタ (特性については表 2 参照)をイネーブルしま す。 さらに、DEEMPH ビット (レジスタ R5、ビット D1 とビット D2)を使って、デジタル・ディエンファシスを行うこともできま す。 － 12/32 － SSM2602 アタック (ゲイン・ランプダウン) 時間 自動レベル・コントロール (ALC) SSM2602 コーデックは、大きな入力信号が突然入力されても、 クリッピングを防止してダイナミック・レンジを向上させるた めに使用できる自動レベル・コントロール (ALC) 機能を内蔵し ています。この機能は、ADC 入力での信号レベルが一定になる ように PGA ゲインを連続的に調整することにより実現されてい ます。 ディケイ (ゲイン・ランプアップ) 時間 ディケイ時間とは、PGA ゲインがレンジの 90%まで上昇するの に要する時間を意味します。したがって、録音レベルがターゲ ット値まで戻るのに要する時間は、ディケイ時間および必要と されるゲイン調整の両方に依存します。ゲイン調整が少ない場 合、ターゲット値へ戻る時間はディケイ時間より小さくなりま す。 アタック時間とは、PGA ゲインがレンジの 90%まで減少するの に要する時間を意味します。したがって、録音レベルがターゲ ット値まで戻るのに要する時間は、アタック時間および必要と されるゲイン調整の両方に依存します。ゲイン調整が少ない場 合、ターゲット値へ戻る時間はアタック時間より小さくなります。 ノイズ・ゲート ALC 機能がイネーブルされ、かつ入力信号が長時間存在しない 場合、ノイズ・ポンピングと呼ばれる現象により「ザー」とい う 音が 聞こえる よう になりま す。 これを防 止す るために 、 SSM2602 ではノイズ・ゲート機能を採用しています。NGTH ビ ット (レジスタ R18、ビット D3～ビット D7)を使って、ユーザ ー設定のスレッショールドを設定することができます。ノイ ズ・ゲートをイネーブルすると、ADC 出力がミュートされるか、 またはノイズ・ポンピング現象を防止する一定ゲインに維持さ れます。ノイズ・ゲートの設定については、表 42 を参照してく ださい。 図 18.PGA と ALC のディケイ時間とアタック時間の定義 Rev. 0 － 13/32 － SSM2602 アナログ・インターフェース シグナル・チェイン SSM2602 には、内蔵 ADC へのステレオ・シングルエンド・ラ イン入力とモノラル・マイクロフォン入力があります。INSEL ビット (レジスタ R4、ビット D2)を設定して、ライン入力または マイクロフォン入力(同時入力は不可)を ADC に接続することが できます。さらに、 SIDETONE_EN (レジスタ R4、ビット D5)と BYPASS (レジスタ R4、ビット D3) ビットを使うと、ライン入 力またはマイクロフォン入力をミックスして直接出力ピンに接続 することもできます。また、内蔵 DAC からのライン出力とヘッ ドフォン出力もあります。 図 20.ADC へのマイクロフォン入力 ステレオ・ライン入力とモノラル・マイクロフォン入力 SSM2602 には、AVDD と AGND との間に接続した電圧分周器 を使って内部で VMID にバイアスしたシングルエンド・ステレ オ・ライン入力 (RLINEIN と LLINEIN) があります。このライン 入力信号は内部 ADC に接続することができるため、必要に応じ て、BYPASS ビット (レジスタ R4、ビット D3)を使って、バイ パス・パスして直接出力に接続することができます。 最初のゲイン・ステージは、50 kΩ の帰還抵抗と 10 kΩ の入力 抵抗を内蔵する反転構成の低ノイズ・オペアンプから構成され ています。デフォルトのマイクロフォン入力信号ゲインは 14 dB です。MICIN ピンに直列に外部抵抗 (REXT)を接続すると、マ イクロフォン入力信号の初段ステージ・ゲインを次式を使って 0 dB まで下げることができます。 LINEIN マイクロフォン入力ゲイン = 50 kΩ/(10 kΩ + REXT) マイクロフォン信号パスの 2 番目のステージ・ゲインは、内部 マイクロフォン・ブースト回路から構成されています。可能な 設定は、0 dB、20 dB、40 dB であり、MICBOOST (レジスタ R4、 ビット D0)ビットと MICBOOST2 (レジスタ R4、ビット D8) ビッ トを使って指定します。2 番目のゲイン・ブーストを 20 dB にす るときは、MICBOOST または MICBOOST2 のいずれかを選択す ることができます。2 番目のゲイン・ブーストを 40 dB にすると きは、MICBOOST と MICBOOST2 の両方を選択する必要があり ます。 AVDD – + 06858-031 VMID ADC OR BYPASS AGND 図 19.ADC へのライン入力 ライン入力ボリュームは、LINVOL (レジスタ R0、ビット D0～ ビット D5)ビットと RINVOL (レジスタ R1、ビット D0～ビット D5) ビットを設定することにより、 −34.5 dB～+33 dB の範囲で +1.5 dB ステップで調整することができます。デフォルトでは、 右ライン入力と左ライン入力のボリューム・コントロールは独 立に調整可能になっていますが、 LRINBOTH ビ ッ ト ま た は RLINBOTH ビットを選択すると、両セットのボリューム・コン トロールに同じ値を同時にロードすることができます。ADC へ のライン入力信号をミュートするときは、LINMUTE (レジスタ R0、ビット D7) ビットと RINMUTE (レジスタ R1、ビット D7) ビ ットをセットすることができます。 高インピーダンス低容量のモノラル・マイクロフォン入力ピン (MICIN)には 2 つのゲイン・ステージがあり、マイクロフォン・ バイアス・レベル (MICBIAS) は、AVDD と AGND の間に接続 した電圧分周器を使って VMID 電圧レベルに内部でバイアスさ れています。このマイクロフォン入力信号は内部 ADC に接続す ることができ、必要に応じて、SIDETONE_EN ビット (レジスタ R4、ビット D5)を使って、サイドトーン・パスを経由して直接 出力に接続することができます。 Rev. 0 ライン入力に対する同様な機能では、ADC へのマイクロフォン 入力信号をミュートするとき、MUTEMIC ビット (レジスタ R4、 ビット D1)をセットすることができます。 両ラインとマイクロフォン入力からオーディオ・データを入力 するとき、AVDD = 3.3 V の場合、ADC の最大フルスケール入 力は 1.0 V rms であることに注意してください。ADC の過負荷 を避けるためフルスケールより大きい入力電圧を入力しないで 下さい。過負荷すると、サウンドの歪みとオーディオ品質の低 下が発生します。マイクロフォン入力とライン入力で最適サウ ンド品質を得るためには、ADC にフルスケールに等しい信号を 入力するように、ゲインを注意深く設定する必要があります。 これにより、信号対ノイズ比が最大化されて、最適な総合オー ディオ品質を得ることができます。 － 14/32 － SSM2602 SIDETONE_EN (レジスタ R4、ビット D5)と BYPASS (レジスタ R4、ビット D3) のソフトウェア・コントロール・レジスタによ る選択を使うと、ライン入力またはマイクロフォン入力をミッ クスして直接出力ピンに接続することができます。これら両モ ードでは、アナログ入力信号が直接出力端子へ接続され、デジ タル変換は行われません。出力ミキサーでのバイパス信号は、 各ライン入力に対応する PGA 出力と同じレベルになります。 SSM2602 には、効率良いヘッドフォン・アンプ出力、LHPOUT、 RHPOUT のセットがあるため、16 Ω または 32 Ω のヘッドフォ ン・スピーカを駆動することができます。 DAC/ SIDETONE/ BYPASS AVDD – 出力ミキサーでのサイドトーン信号は、コントロール・レジス タの SIDETONE_ATT (レジスタ R4、ビット D6 とビット D7) ビ ットを設定して、−3 dB ステップで−6 dB～−15 dB の範囲に減衰 させる必要があります。マイクロフォンの初段と 2 段目のステ ージ・ゲインで初期マイクロフォン信号の増幅が行われた後に、 選択したレベルの減衰のが行われます。 xHPOUT VMID + 06858-034 出力へのバイパス・パスとサイドトーン・パス AGND 図 22.ヘッドフォン出力 ライン出とヘッドフォン出力 DAC 出力、マイクロフォン (サイドトーン・パス)、ライン入力 (バイパス・パス)は、出力ミキサーで加算されます。ステレ オ・ライン出力とステレオ・ヘッドフォン出力の両方にこの信 号を出力することができます。 ライン入力と同様な機能では、ヘッドフォン出力コントロー ル・レジスタの LHPVOL (レジスタ R2、ビット D0～ビット D6)ビ ットと RHPVOL (レジスタ R3、ビット D0～ビット D6) ビットを 設定することにより、デフォルトで LHPOUT ボリュームと RHPOUT ボ リ ュ ー ム を 独 立 に 調 整 す る こ と が で き ま す 。 LHPVOL ビットと RHPVOL ビットに 0110000 より小さいコード を書き込むと、ヘッドフォン出力をミュートさせることができま す 。 左 と 右 の チ ャ ン ネ ル DAC ボ リ ュ ー ム ・ レ ジ ス タ の LRHPBOTH (レジスタ R2、ビット D8) ビットと RLHPBOTH (レジ スタ R3、ビット D8) ビットに書き込みを行うことにより、両チ ャンネルのボリューム・コントロールに同時にロードすること ができます。 AVDD と HPVDD が 3.3 V のとき、ヘッドフォン出力の最大出力 レベルは 1.0 V rms です。ポップ雑とクリック雑音を防止するた めに、デバイスがスタンバイ・モードのときまたはヘッドフォ ン出力がミュートされたとき、ヘッドフォン出力とライン出力 が VMID DC 電圧レベルに維持されます。 SSM2602 のステレオ・ライン出力(LOUT ピンと ROUT ピン)は、 10 kΩ /50 pF の負荷インピーダンスを駆動することができます。 ライン出力信号レベルは、0 dB の固定ゲインを持つ出力ミキサ ー で は 調整できません。ラ イ ン 出 力 の 最 大 出 力 レ ベ ル は 、 AVDD = 3.3 V のとき 1.0 V rms です。 図 21.出力シグナル・チェイン Rev. 0 － 15/32 － SSM2602 デジタル・オーディオ・データのサンプリング・レート デジタル・オーディオ・インターフェース デジタル・オーディオ入力では、右詰めモード、左詰めモード、 I2S モード、デジタル信号処理(DSP) モードの 4 つのデジタル・ オーディオ通信プロトコルをサポートすることができます。 モードを選択するときは、デジタル・オーディオ・インターフ ェース・レジスタ (レジスタ R7、ビット D1 とビット D0)の FORMAT ビットに書き込みを行います。すべてのモードは MSB ファーストで、16～32 ビットのデータで動作します。 録音モード デジタル・オーディオ・インターフェースは、RECDAT 出力ピ ンを使って、録音モード動作のデジタル・オーディオ・データ を出力することができます。デジタル・オーディオ・インター フェースは、処理した内部 ADC デジタル・フィルタ・データ を RECDAT 出力に出力します。RECDAT でのデジタル・オー ディオ・データ・ストリームは、時間領域でマルチプレクスさ れた左と右のチャンネル・オーディオ・データから構成されて います。 RECLRC は、RECDAT ラインの左と右のチャンネル・データを 分離するデジタル・オーディオ・フレーム・クロック信号です。 BCLK 信号はデジタル・オーディオ・クロックとして機能しま す。SSM2602 がマスター・モードまたはスレーブ・モードのい ずれにあるかに応じて、BCLK 信号は入力信号または出力信号 になります。録音動作時、RECDAT と RECLRC は、データの破 壊を防止するため BCLK 信号に同期している必要があります。 再生モード デジタル・オーディオ・インターフェースは、PBDAT 入力ピン を使って、再生モード動作のデジタル・オーディオ・データを入 力することができます。PBDAT でのデジタル・オーディオ・デ ータ・ストリームは、時間領域でマルチプレクスされた左と右 のチャンネル・オーディオ・データから構成されています。 PBLRC は、PBDAT ラインの左と右のチャンネル・データを分 離するデジタル・オーディオ・フレーム・クロック信号です。 BCLK 信号はデジタル・オーディオ・クロックとして機能しま す。SSM2602 がマスター・モードまたはスレーブ・モードのい ずれにあるかに応じて、BCLK 信号は入力信号または出力信号 になります。再生動作時、PBDAT と PBLRC は、データの破壊 を防止するため BCLK 信号に同期している必要があります。 SSM2602 は、一般的に使用されている広範囲な DAC と ADC の サンプリング・レートをサポートするため 2 つの動作モード (ノ ーマルと USB)持ち、これらのモードは USB ビット (レジスタ R8、 ビット D0)で選択することができます。 ノーマル・モードの SSM2602 は、8 kHz～96 kHz のデジタル・ オーディオ・サンプリング・レートをサポートします。ノーマ ル・モードでは、256 fS と 384 fS ベースのクロックをサポートし ます。サンプリング・レートを設定するときは、該当するサン プリング・レート・レジスタの SR コントロール・ビット (レジス タ R8、ビット D2～ビット D5)を設定し、この設定を MCLK ピ ンを駆動するコア・クロック周波数に一致させる必要があります。 ガイドラインについては、 表 30 と表 31 を参照してください。 USB モードの SSM2602 は、8 kHz～96 kHz のデジタル・オーデ ィオ・サンプリング・レートをサポートします。一般的なユニ バーサル・シリアル・バス (USB) の 12 MHz クロック・レート をサポートするとき、または CLKDIV2 コントロール・レジス タ・ビットがアクティブのときに 24 MHz をサポートするとき、 SSM2602 の USB モードをイネーブルします。SR コントロー ル・ビット (レジスタ R8、ビット D2～ビット D5)に該当するサン プリング・レートを設定する必要があります。ガイドラインに ついては、表 30 と表 31 を参照してください。 サンプリング・レートは、MCLK 信号から固定分周比で発生さ れていることに注意してください。すべてのオーディオ処理は コア MCLK 信号を基準とするため、この信号が破壊されると、 SSM2602 の 出 力 オ ー デ ィ オ 品 質 が 破 壊 さ れ て し ま い ま す 。 BCLK/RECLRC/RECDAT 信号または BCLK/PBLRC/PBDAT 信号は、 デジタル・オーディオ・インターフェース回路内で MCLK に同 期している必要があります。 データの同期時にデータが失われ ないようにするため、MCLK は BCLK 周波数以上である必要が あります。 BCLK 周波数は次の値より大きい必要があります。 サンプリング・レート × ワード長 × 2 BCLK 周波数をこの値より大きくすると、デジタル・オーディ オ・インターフェース回路ですべての有効データ・ビットが確 実にキャプチャされます。たとえば、32 ビット・ワード長では 32 kHz のデジタル・オーディオ・サンプリング・レートが必要 です(BCLK ≥ 2.048 MHz)。 図 23.左詰めオーディオ入力モード Rev. 0 － 16/32 － SSM2602 図 24.右詰めオーディオ入力モード 図 25.I2S オーディオ入力モード 図 26.DSP/パルス符号変調 (PCM) モード・オーディオ入力のサブモード 1 (SM1) [ビット LRP = 0] 図 27.DSP/PCM モード・オーディオ入力のサブモード 2 (SM2) [ビット LRP = 1] Rev. 0 － 17/32 － SSM2602 2 線式 (I2C) モードを選択した場合、SDIN がシリアル・コント ロール・データ・ワードを発生し、SCLK がシリアル・データ をクロック駆動し、CSB が I2C デバイス・アドレスを指定しま す。CSB ピンを 0 に設定すると、選択するアドレスは 0011010 になり、1 に設定するとアドレスは 0011011 になります。 ソフトウェア・コントロール・インターフェース ソフトウェア・コントロール・インターフェースは、選択したコ ントロール・レジスタへのアクセスを可能にし、MODE ピンの 設定に応じて 2 線式 (I2C)または 3 線式 (SPI) のインターフェース で動作することができます。モード・ピンを 0 に設定すると、2 線式インターフェースが選択され、1 に設定すると、3 線式イン ターフェースが選択されます。 3 線式 (SPI)を選択した場合、SDIN がコントロール・データ・ワ ー ド を 発 生 し 、 SCLK が コ ン ト ロ ー ル ・ デ ー タ ・ ワ ー ド を SSM2602 へクロック駆動し、CSB はコントロール・データ・ワ ードをラッチします。 各コントロール・レジスタ内では、コントロール・データ・ワ ードは 16 ビットで MSB ファーストです。ビット B15～ビット B9 はレジスタ・マップ・アドレスで、ビット B8～ビット B0 は 対応するレジスタ・マップのレジスタ・データです。 CSB SCLK B15 B14 B13 B12 B11 B10 B09 B08 B07 B06 B05 REGISTER MAP ADDRESS B04 B03 B02 B01 B0 06858-018 SDIN REGISTER DATA 図 28.SPI シリアル・インターフェース 図 29.SSM2602 の 2 線式 I2C の全体的なクロック・タイミング図 WRITE SEQUENCE S A7 ... A1 A0 A(S) B15 ... B9 B8 A(S) B7 ... B0 A(S) P 0 DEVICE ADDRESS READ SEQUENCE S A7 ... A1 REGISTER ADDRESS A0 A(S) B15 ... B9 REGISTER DATA 0 A(S) S A7 ... A1 0 DEVICE ADDRESS A0 A(S) B7 ... A(M) 0 ... 0 B8 A(M) P 1 REGISTER ADDRESS DEVICE ADDRESS REGISTER DATA (SLAVE DRIVE) 06858-022 S/P = START/STOP BIT. A0 = I2C R/W BIT. A(S) = ACKNOWLEDGE BY SLAVE. A(M) = ACKNOWLEDGE BY MASTER. A(M) = ACKNOWLEDGE BY MASTER (INVERSION). 図 30.SSM2602 の I2C 書き込みと読み出しのシーケンス Rev. 0 B0 － 18/32 － 代表的なアプリケーション回路 図 31.SSM2602 パワー・マネジメント機能の配置図 (コントロール・レジスタ R6、ビット D0～ビット D7) +3.3V_VAA L2 FB L1 FB C23 0.1uF + C21 10uF + C20 0.1uF C22 10uF +3,3V_VDD 3 5 + C25 10uF 1uF C4 220PF 24 L_LINE_IN ROUT R_LINE_IN LOUT J4 C12 1uF R11 100 17 BNC J5 1uF 16 C14 1 22 MIC_IN I2S[0..4] RHP_OUT PBLRC PBDAT RECDAT RECLRC BCLK R6 NC CSB SDIN SCLK R8 25 26 27 28 2 CLKOUT 6 MODE CSB SDIN SCLK R14 47K VMID 0 1 220PF 20 PHONEJACK STEREO SW C6 0.1uF MCLK/XTI R13 47K 1 2 3 4 5 + C3 10uF 2 12.288MHz C7 22pF C8 22pF POR/XTO DVSS Y1 4 1uF R10 47K J6 C27 220PF AVSS HPVSS C11 220PF R9 47K 220uF SPI[0..2] R15 47K 220uF 14 C26 R5 100K 1 C10 9 8 10 11 7 19 15 MIC_IN R7 680 13 SSM2602KCPZ DACLRC DACDAT ADCDAT ADCLRC BCLK +3.3V_VAA J7 LHP_OUT + 2 R MIC_BIAS C15 C5 220PF NC + 21 R4 1 R12 100 C13 1uF 2 R3 0 + BNC 23 J2 1 2 NC L + C2 R2 2 U1 DBVDD 1 12 18 C1 C24 0.1uF DCVDD R1 0 C19 0.1uF AVDD J1 + HPVDD C18 10uF 06858-023 Connection under chip 図 32.SSM2602 の代表的なアプリケーション回路 Rev. 0 － 19/32 － レジスタ・マップ 表 11.レジスタ・マップ Reg. Address Name D8 D7 D6 D5 D4 D3 D2 D1 D0 Default R0 0x00 LRINBOTH LINMUT Left-Channel ADC Input Volume E 0 LINVOL [5:0] 010010111 R1 0x01 RLINBOTH RINMUT 0 Right-Channel ADC Input Volume E RINVOL [5:0] 010010111 R2 0x02 Left-Channel DAC Volume LRHPBOT H LZCEN LHPVOL [6:0] 001111001 R3 0x03 Right-Channel DAC Volume RLHPBOT H RZCEN RHPVOL [6:0] 001111001 R4 0x04 Analog Audio Path MICBOOS T2 SIDETONE_ATT [1:0] SIDETONE_E DACSE BYPASS N L R5 0x05 Digital Audio Path 0 0 R6 0x06 Power Management 0 PWROFF CLKOUT R7 0x07 Digital Audio I/F 0 BCLKIN V MS R8 0x08 Sampling Rate 0 CLKODI V2 CLKDIV2 R9 0x09 Active 0 0 0 R15 0x0F Software Reset R16 0x10 ALC Control 1 R17 0x11 ALC Control 2 0 R18 0x12 Noise Gate 0 Rev. 0 0 0 HPOR DACMU OSC OUT DAC LRSWAP LRP INSEL DEEMPH [1:0] ADC 0 0 0 ADCHPF 000001000 LINEIN 010011111 FORMAT [1:0] 000001010 MIC WL [1:0] SR [3:0] 0 MUTEMI MICBOOS 000001010 C T BOSR USB 000000000 0 ACTIVE 000000000 RESET [8:0] ALCSEL [1:0] MAXGAIN [2:0] DCY [3:0] NGTH [4:0] － 20/32 － 000000000 ALCL [3:0] 001111011 ATK [3:0] 000110010 NGG [1:0] NGAT 000000000 SSM2602 レジスタ・マップの詳細 左チャンネル ADC 入力ボリューム、アドレス 0x00 表 12.左チャンネル ADC 入力ボリューム・レジスタ・ビット・マップ D8 D7 D6 LRINBOTH LINMUTE 0 D5 D4 D3 D2 D1 D0 LINVOL [5:0] 表 13.左チャンネル ADC 入力ボリューム・レジスタ・ビットの説明 Bit Name LRINBOTH Description Left-to-right line input ADC data load control LINMUTE Left-channel input mute LINVOL [5:0] Left-channel PGA volume control Rev. 0 Settings 0 = disable simultaneous loading of left-channel ADC data to rightchannel register (default) 1 = enable simultaneous loading of left-channel ADC data to rightchannel register 0 = disable mute 1 = enable mute on data path to ADC (default) 00 0000 = −34.5 dB … 1.5 dB step up 01 0111 = 0 dB (default) … 1.5 dB step up 01 1111 = 12 dB 10 0000 = 13.5 dB 10 0001 = 15 dB 10 0010 = 16.5 dB 10 0011 = 18 dB 10 0100 = 19.5 dB 10 0101 = 21 dB 10 0110 = 22.5 dB 10 0111 = 24 dB 10 1000 = 25.5 dB 10 1001 = 27 dB 10 1010 = 28.5 dB 10 1011 = 30 dB 10 1100 = 31.5 dB 10 1101 = 33 dB 11 1111 to 10 1101 = 33 dB － 21/32 － SSM2602 右チャンネル ADC 入力ボリューム、アドレス 0x01 表 14.右チャンネル ADC 入力ボリューム・レジスタ・ビット・マップ D8 RLINBOTH D7 RINMUTE D6 0 D5 D4 D3 D2 RINVOL [5:0] D1 D0 表 15.右チャンネル ADC 入力ボリューム・レジスタ・ビットの説明 Bit Name Description Settings RLINBOTH Right-to-left line input ADC data load control 0 = disable simultaneous loading of right-channel ADC data to left-channel register (default) 1 = enable simultaneous loading of right-channel ADC data to left-channel register RINMUTE Right-channel input mute 0 = disable mute 1 = enable mute on data path to ADC (default) RINVOL [5:0] Right-channel PGA volume control 00 0000 = −34.5 dB … 1.5 dB step up 01 0111 = 0 dB (default) … 1.5 dB step up 01 1111 = 12 dB 10 0000 = 13.5 dB 10 0001 = 15 dB 10 0010 = 16.5 dB 10 0011 = 18 dB 10 0100 = 19.5 dB 10 0101 = 21 dB 10 0110 = 22.5 dB 10 0111 = 24 dB 10 1000 = 25.5 dB 10 1001 = 27 dB 10 1010 = 28.5 dB 10 1011 = 30 dB 10 1100 = 31.5 dB 10 1101 = 33 dB 11 1111 to 10 1101 = 33 dB Rev. 0 － 22/32 － SSM2602 左チャンネル DAC ボリューム、アドレス 0x02 表 16.左チャンネル DAC ボリューム・レジスタ・ビット・マップ D8 D7 LRHPBOTH LZCEN D6 D5 D4 D3 D2 D1 D0 LHPVOL [6:0] 表 17.左チャンネル DAC ボリューム・レジスタ・ビットの説明 Bit Name Description Settings LRHPBOTH Left-to-right headphone volume load control 0 = disable simultaneous loading of left-channel headphone volume data to right-channel register (default) 1 = enable simultaneous loading of left-channel headphone volume data to right-channel register LZCEN Left-channel zero cross detect enable 0 = disable (default) 1 = enable LHPVOL [6:0] Left-channel headphone volume control 000 0000 to 010 1111 = mute 011 0000 = −73 dB … 111 1001 = 0 dB (default) … 1 dB steps up to 111 1111 = +6 dB 右チャンネル DAC ボリューム、アドレス 0x03 表 18.右チャンネル DAC ボリューム・レジスタ・ビット・マップ D8 D7 RLHPBOTH RZCEN D6 D5 D4 D3 D2 D1 D0 RHPVOL [6:0] 表 19.右チャンネル DAC ボリューム・レジスタ・ビットの説明 Bit Name Description Settings RLHPBOTH Right-to-left headphone volume load control 0 = disable simultaneous loading of right-channel headphone volume data to left-channel register (default) 1 = enable simultaneous loading of right-channel headphone volume data to left-channel register RZCEN Right-channel zero cross detect enable 0 = disable (default) 1 = enable RHPVOL [6:0] Right-channel headphone volume control 000 0000 to 010 1111 = mute 011 0000 = −73 dB … 111 1001 = 0 dB (default) … 1 dB steps up to 111 1111 = +6 dB Rev. 0 － 23/32 － SSM2602 アナログ・オーディオ・パス、アドレス 0x04 表 20.アナログ・オーディオ・パス・レジスタ・ビット・マップ D8 D7 MICB OOST 2 D6 SIDETONE_ATT [1:0] D5 D4 D3 D2 D1 D0 SIDETONE_EN DACSEL BYPASS INSEL MUTEMIC MICBOOST 表 21.アナログ・オーディオ・パス・レジスタ・ビットの説明 Bit Name Description Settings MICBOOST2 Additional microphone amplifier gain booster control. 0 = 0 dB (default) 1 = 20 dB SIDETONE_ATT [1:0] Microphone sidetone gain control. 00 = −6 dB (default) 01 = −9 dB 10 = −12 dB 11 = −15 dB SIDETONE_EN Sidetone enable. Allow attenuated microphone signal to be mixed at device output terminal. 0 = sidetone disable (default) 1 = sidetone enable DACSEL DAC select. Allow DAC output to be mixed at device output terminal. 0 = do not select DAC (default) 1 = select DAC BYPASS Bypass select. Allow line input signal to be mixed at device output terminal. 0 = bypass disable 1 = bypass enable (default) INSEL Line input or microphone input select to ADC. 0 = line input select to ADC (default) 1 = microphone input select to ADC MUTEMIC Microphone mute control to ADC. 0 = mute on data path to ADC disable 1 = mute on data path to ADC enable (default) MICBOOST Primary microphone amplifier gain booster control. 0 = 0 dB (default) 1 = 20 dB デジタル・オーディオ・パス、アドレス 0x05 表 22.デジタル・オーディオ・パス・レジスタ・ビット・マップ D8 D7 D6 D5 D4 D3 0 0 0 0 HPOR DACMU D2 D1 DEEMPH [1:0] D0 ADCHPF 表 23.デジタル・オーディオ・パス・レジスタ・ビットの説明 Bit Name HPOR Description Store dc offset when high-pass filter is disabled DACMU DAC digital mute DEEMPH [1:0] De-emphasis control ADCHPF ADC high-pass filter control Rev. 0 － 24/32 － Settings 0 = clear offset (default) 1 = store offset 0 = no mute (signal active) 1 = mute (default) 00 = no de-emphasis (default) 01 = 32 kHz sampling rate 10 = 44.1 kHz sampling rate 11 = 48 kHz sampling rate 0 = ADC high-pass filter enable (default) 1 = ADC high-pass filter disable SSM2602 パワー・マネジメント、アドレス 0x06 表 24.パワー・マネジメント・レジスタ・ビット・マップ D8 D7 D6 D5 D4 D3 D2 D1 D0 0 PWROFF CLKOUT OSC OUT DAC ADC MIC LINEIN 表 25.パワー・マネジメント・レジスタ・ビットの説明 Bit Name Description Settings PWROFF Whole chip power-down control 0 = power up 1 = power down (default) CLKOUT Clock output power-down control 0 = power up (default) 1 = power down OSC Crystal power-down control 0 = power up (default) 1 = power down OUT Output power-down control 0 = power up 1 = power down (default) DAC DAC power-down control 0 = power up 1 = power down (default) ADC ADC power-down control 0 = power up 1 = power down (default) MIC Microphone input power-down control 0 = power up 1 = power down (default) LINEIN Line input power-down control 0 = power up 1 = power down (default) 消費電力 表 26. Mode PWROFF CLKOUT OSC OUT DAC ADC MIC LINEIN AVDD (3.3V) HPVDD (3.3 V) DCVDD (3.3 V) DBVDD (3.3 V) Unit Record and Playback 0 0 0 0 0 0 0 0 10.7 2.2 3.6 3.1 mA Playback Only Oscillator Enabled External Clock 0 0 0 1 0 1 0 0 0 0 1 1 1 1 1 1 5.2 5.1 2.2 2.2 1.7 1.7 1.8 1.7 mA mA Record Only Line Clock Line Oscillator Microphone 1 Microphone 2 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 0 0 0 1 1 4.7 4.7 4.8 4.8 N/A N/A N/A N/A 2.0 2.0 2.0 2.0 1.9 1.8 1.9 1.8 mA mA mA mA 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 1 2.0 2.0 2.2 2.2 0.2 0.2 1.7 1.7 mA mA 0 0 0 0 1 1 0 0 1 1 1 1 1 1 0 0 2.0 2.0 2.2 2.2 0.2 0.2 1.7 1.7 mA mA 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0.001 0.001 <1uA <1uA 0.03 0.03 0.03 0.03 mA mA Sidetone (Microphone-toHeadphone Output) External Clock Internally Generated Clock Analog Bypass (Line Input or Line Output) External Line Internally Generated Line Power-Down External Clock Oscillator Rev. 0 － 25/32 － SSM2602 デジタル・オーディオ I/F、アドレス 0x07 表 27.デジタル・オーディオ I/F レジスタ・ビット・マップ D8 D7 D6 D5 D4 0 BCLKINV MS LRSWAP LRP D3 D2 D1 WL [1:0] D0 FORMAT [1:0] 表 28.デジタル・オーディオ I/F レジスタ・ビットの説明 Bit Name Description Settings BCLKINV BCLK inversion control 0 = BCLK not inverted (default) 1 = BCLK inverted MS Master mode enable 0 = enable slave mode (default) 1 = enable master mode LRSWAP Swap DAC data control 0 = output left- and right-channel data as normal (default) 1 = swap left- and right-channel DAC data in audio interface LRP Polarity control for clocks in right-justified, leftjustified, and I2S modes 0 = normal PBLRC and RECLRC (default), or DSP Submode 1 1 = invert PBLRC and RECLRC polarity, or DSP Submode 2 WL [1:0] Data-word length control 00 = 16 bits 01 = 20 bits 10 = 24 bits (default) 11 = 32 bits FORMAT [1:0] Digital audio input format control 00 = right justified 01 = left justified 10 = I2S mode (default) 11 = DSP mode サンプリング・レート、アドレス 0x08 表 29.サンプリング・レート・レジスタ・ビット・マップ D8 D7 D6 0 CLKODIV2 CLKDIV2 D5 D4 D3 D2 SR [3:0] 表 30.サンプリング・レート・レジスタ・ビットの説明 Bit Name Description Settings CLKODIV2 CLKOUT divider select 0 = CLKOUT is core clock (default) 1 = CLKOUT is core clock divided by 2 CLKDIV2 Core clock divide select 0 = core clock is MCLK (default) 1= core clock is MCLK divided by 2 SR [3:0] Clock setting condition See Table 31 and Table 32. BOSR Base oversampling rate USB mode: 0 = support for 250 fS based clock (default) 1 = support for 272 fS based clock Normal mode: 0 = support for 256 fS based clock (default) 1 = support for 384 fS based clock USB USB mode select 0 = normal mode enable (default) 1 = USB mode enable Rev. 0 － 26/32 － D1 D0 BOSR USB SSM2602 表 31.サンプリング・レートのルックアップ・テーブル、USB をディスエーブル (ノーマル・モード) MCLK (CLKDIV2 = 0) 12.288 MHz 11.2896 MHz 18.432 MHz 16.9344 MHz MCLK (CLKDIV2 = 1) 24.576 MHz 22.5792 MHz 36.864 MHz 33.8688 MHz ADC Sampling Rate (RECLRC) 8 kHz (MCLK/1536) DAC Sampling Rate (PBLRC) 8 kHz (MCLK/1536) USB 0 SR [3:0] 0011 BOS R 0 BCLK (MS = 1)1 MCLK/4 8 kHz (MCLK/1536) 12 kHz (MCLK/1024) 48 kHz (MCLK/256) 12 kHz (MCLK/1024) 0 0 0010 0100 0 0 MCLK/4 MCLK/4 16 kHz (MCLK/768) 24 kHz (MCLK/512) 32 kHz (MCLK/384) 16 kHz (MCLK/768) 24 kHz (MCLK/512) 32 kHz (MCLK/384) 0 0 0 0101 1110 0110 0 0 0 MCLK/4 MCLK/4 MCLK/4 48 kHz (MCLK/256) 48 kHz (MCLK/256) 8 kHz (MCLK/1536) 48 kHz (MCLK/256) 0 0 0001 0000 0 0 MCLK/4 MCLK/4 96 kHz (MCLK/128) 8.0182 kHz (MCLK/1408) 8.0182 kHz (MCLK/1408) 11.025 kHz (MCLK/1024) 96 kHz (MCLK/128) 8.0182 kHz (MCLK/1408) 44.1 kHz (MCLK/256) 0 0 0111 1011 0 0 MCLK/2 MCLK/4 0 1010 0 MCLK/4 11.025 kHz (MCLK/1024) 0 1100 0 MCLK/4 22.05 kHz (MCLK/512) 22.05 kHz (MCLK/512) 0 1101 0 MCLK/4 44.1 kHz (MCLK/256) 0 1001 0 MCLK/4 44.1 kHz (MCLK/256) 8.0182 kHz (MCLK/1408) 44.1 kHz (MCLK/256) 0 1000 0 MCLK/4 88.2 kHz (MCLK/128) 8 kHz (MCLK/2304) 88.2 kHz (MCLK/128) 8 kHz (MCLK/2304) 0 0 1111 0011 0 1 MCLK/2 MCLK/6 8 kHz (MCLK/2304) 12 kHz (MCLK/1536) 16 kHz (MCLK/1152) 48 kHz (MCLK/384) 12 kHz (MCLK/1536) 16 kHz (MCLK/1152) 0 0 0 0010 0100 0101 1 1 1 MCLK/6 MCLK/6 MCLK/6 24 kHz (MCLK/768) 32 kHz (MCLK/576) 24 kHz (MCLK/768) 32 kHz (MCLK/576) 0 0 1110 0110 1 1 MCLK/6 MCLK/6 48 kHz (MCLK/384) 48 kHz (MCLK/384) 48 kHz (MCLK/384) 8 kHz (MCLK/2304) 0 0 0000 0001 1 1 MCLK/6 MCLK/6 96 kHz (MCLK/192) 8.0182 kHz (MCLK/2112) 8.0182 kHz (MCLK/2112) 11.025 kHz (MCLK/1536) 22.05 kHz (MCLK/768) 96 kHz (MCLK/192) 8.0182 kHz (MCLK/2112) 44.1 kHz (MCLK/384) 0 0 0111 1011 1 1 MCLK/3 MCLK/6 0 1010 1 MCLK/6 11.025 kHz (MCLK/1536) 22.05 kHz (MCLK/768) 0 1100 1 MCLK/6 0 1101 1 MCLK/6 44.1 kHz (MCLK/384) 8.0182 kHz (MCLK/2112) 44.1 kHz (MCLK/384) 88.2 kHz (MCLK/192) 0 1001 1 MCLK/6 0 0 1000 1111 1 1 MCLK/6 MCLK/3 44.1 kHz (MCLK/384) 88.2 kHz (MCLK/192) 1 BCLK 周波数はマスター・モードとスレーブ右詰めモードの場合。1 BCLK 周波数はマスター・モードとスレーブ右詰めモードの場合。 Rev. 0 － 27/32 － SSM2602 表 32.サンプリング・レートのルックアップ・テーブル、USB をイネーブル (USB モード) MCLK (CLKDIV2 = 0) 12.000 MHz 1 MCLK (CLKDIV2 = 1) 24.000 MHz ADC Sampling Rate (RECLRC) 8 kHz (MCLK/1500) 8 kHz (MCLK/1500) 8.0214 kHz (MCLK/1496) 8.0214 kHz (MCLK/1496) 11.0259 kHz (MCLK/1088) 12 kHz (MCLK/1000) DAC Sampling Rate (PBLRC) 8 kHz (MCLK/1500) 48 kHz (MCLK/250) 8.0214 kHz (MCLK/1496) 44.118 kHz (MCLK/272) US B 1 1 1 SR [3:0] 0011 0010 1011 BOS R 0 0 1 BCLK (MS = 1)1 MCLK MCLK MCLK 1 1010 1 MCLK 11.0259 kHz (MCLK/1088) 12 kHz (MCLK/1000) 1 1100 1 MCLK 1 1000 0 MCLK 16 kHz (MCLK/750) 22.0588 kHz (MCLK/544) 24 kHz (MCLK/500) 32 kHz (MCLK/375) 16 kHz (MCLK/750) 22.0588 kHz (MCLK/544) 24 kHz (MCLK/500) 32 kHz (MCLK/375) 1 1 1010 1101 0 1 MCLK MCLK 1 1 1110 0110 0 0 MCLK MCLK 44.118 kHz (MCLK/272) 8.0214 kHz (MCLK/1496) 1 1001 1 MCLK 44.118 kHz (MCLK/272) 48 kHz (MCLK/250) 44.118 kHz (MCLK/272) 8 kHz (MCLK/1500) 1 1 1000 0001 1 0 MCLK MCLK 48 kHz (MCLK/250) 88.235 kHz (MCLK/136) 96 kHz (MCLK/125) 48 kHz (MCLK/250) 88.235 kHz (MCLK/136) 96 kHz (MCLK/125) 1 1 1 0000 1111 0111 0 1 0 MCLK MCLK MCLK BCLK 周波数はマスター・モードとスレーブ右詰めモードの場合。 Rev. 0 － 28/32 － SSM2602 アクティブ、アドレス 0x09 表 33.アクティブ・レジスタ・ビット・マップ D8 D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 ACTIVE D1 D0 表 34.アクティブ・レジスタ・ビットの説明 Bit Name Description Settings ACTIVE Digital core activation control 0 = disable digital core (default) 1 = activate digital core リセット、アドレス 0x0F 表 35.ソフトウェア・リセット・レジスタ・ビット・マップ D8 D7 D6 D5 D4 D3 D2 RESET [8:0] 表 36.ソフトウェア・リセット・レジスタ・ビットの説明 Bit Name Description Settings RESET [8:0] Write all 0s to this register to set all registers to their default settings. Other data written to this register has no effect. 0 = reset (default) Rev. 0 － 29/32 － SSM2602 ALC コントロール 1、アドレス 0x10 表 37.ALC コントロール 1 レジスタ・ビット・マップ D8 D7 D6 D5 ALCSEL [1:0] D4 D3 D2 MAXGAIN [2:0] D1 D0 ALCL [[3:0] 表 38.ALC コントロール 1 レジスタ・ビットの説明 Bit Name Description Settings ALCSEL [1:0] ALC select 00 = ALC disabled (default) 01 = ALC enabled on right channel only 10 = ALC enabled on left channel only 11 = ALC enabled on both channels MAXGAIN [2:0] PGA maximum gain 000 = −12 dB 001 = −6 dB … 6 dB steps up to 111 = 30 dB (default) ALCL [3:0] ALC target level 0000 = −28.5 dBFS 0001 = −27 dBFS … 1011 = −12 dBFS (default) … 1.5 dB steps up to 1111 = −6 dBFS ALC コントロール 2、アドレス 0x11 表 39.ALC コントロール 2 レジスタ・ビット・マップ D8 0 D7 D6 D5 D4 D3 D2 DCY [3:0] 表 40.ALC コントロール 2 レジスタ・ビットの説明 Bit Name Description Settings DCY [3:0] Decay (release) time control 0000 = 24 ms 0001 = 48 ms 0010 = 96 ms 0011 = 192 ms (default) … (Time doubles with every step) 1010 = 24.576 sec ATK [3:0] ALC attack time control 0000 = 6 ms 0001 = 12 ms 0010 = 24 ms (default) … (Time doubles with every step) 1010 = 6.144 sec Rev. 0 D1 ATK [3:0] － 30/32 － D0 SSM2602 ノイズ・ゲート、アドレス 0x12 表 41.ノイズ・ゲート・レジスタ・ビット・マップ D8 D7 D6 0 D5 D4 D3 D2 NGTH [4:0] D1 NGG [1:0] 表 42.ノイズ・ゲート・レジスタ・ビットの説明 Bit Name Description Settings NGTH [4:0] Noise gate threshold 00000 = −76.5 dBFS (default) 00001 = −75 dBFS … 1.5 dB steps up to 11110 = −31.5 dBFS 11111 = −30 dBFS NGG [1:0] Noise gate type X0 = hold PGA gain constant (default)1 01 = mute output 11 = reserved NGAT Noise gate control 0 = noise gate disable (default) 1 = noise gate enable 1 X = don’t care. Rev. 0 － 31/32 － D0 NGAT SSM2602 D06858-0-2/08(0)-J 外形寸法 図 33.28 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 5 mm × 5 mm ボディ、極薄クワッド (CP-28-4) 寸法: mm オーダー・ガイド Model Temperature Range Package Description Package Option SSM2602CPZ-R21 SSM2602CPZ-REEL SSM2602CPZ-REEL7 SSM2602-EVALZ −40°C to +85°C −40°C to +85°C −40°C to +85°C 28-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 28-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 28-Lead Lead Frame Chip Scale Package [LFCSP_VQ] Evaluation Board CP-28-4 CP-28-4 CP-28-4 1 Z = RoHS 準拠製品 Rev. 0 － 32/32 －