CY8C24X93 PSoC® 可编程片上系统 PSoC® 可编程片上系统 性能 ■ 强大的 Harvard 架构处理器 ❐ M8C CPU 的最大速度为 24 MHz ■ 通用模拟功能 ❐ 高电源抑制比 （PSRR）的内部低压差电压调节器 ■ 工作电压范围：1.71 V 至 5.5 V ❐ 待机模式电流为 1.1 μA （典型值） ❐ 深度睡眠模式电流为 0.1 μA （典型值） ■ ■ 工作温度范围：–40 °C 至 +85 °C 全速 USB ❐ 符合 12 Mbps USB 2.0 标准 ❐ 八个单向端点 ❐ 一个双向端点 ❐ 专用的 512 个字节 SRAM ❐ 无需外部晶振 ■ 其它系统资源 ❐ I2C 从接口： • 可选择的频率分别为 50 kHz、 100 kHz 或 400 kHz ❐ 频率可配置为高达 12 MHz 的 SPI 主和从接口 ❐ 3 个 16 位定时器 ❐ 看门狗和睡眠定时器 ❐ 集成监控电路 ❐ 带内部参考电压的 10 位递增模数转换器 （ADC） ❐ 两个通用比较器 • 3 个参考电压 （0.8 V、 1 V、 1.2 V） • 任何引脚都可以连接至其中一个比较器输入端 • 电流为 10 µA 的低功耗操作 ❐ 一个 8 位 IDAC，具有 512 µA 的全量程范围 ❐ 一个 8 位软件 PWM ■ 开发平台 ❐ PSoC Designer™ IDE ■ GPIO 和封装选项 ❐ 13 GPIO - QFN 16 ❐ 28 GPIO - QFN 32 ❐ 34 GPIO - QFN 48 ❐ 36 GPIO - QFN 48 ■ 灵活的片上存储器 8 KB Flash， 1 KB SRAM ❐ 16 KB Flash， 2 KB SRAM ❐ 32 KB Flash， 2 KB SRAM ❐ 边读边写功能连带 EEPROM 模拟 ❐ 50,000 次 Flash 擦 / 写循环 ❐ 系统内编程功能简化生产过程 ❐ ■ 四个时钟源 内部主振荡器 （IMO）：6/12/24 MHz ❐ 供看门狗和睡眠定时器使用的 32 kHz 内部低速振荡器 （ILO） ❐ 外部 32 KHz 晶体振荡器 ❐ 外部时钟输入 ❐ ■ 可编程的引脚配置 多达 36 个通用双模式 GPIO （支持模拟输入和数字 I/O） ❐ 每个 GPIO 的灌电流为 25 mA • 所有 GPIO 的最大灌电流为 120 mA ❐ 拉电流 • 端口 0 和 1 上的电流为 5 mA • 端口 2、 3 和 4 上的电流为 1 mA ❐ 可配置可内部上拉电阻、高阻态和开漏模式 ❐ 端口 1 上可选的被调节数字 I/O ❐ 端口 1 的输入阈值可配置 ❐ 赛普拉斯半导体公司 文档编号：001-93008 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 October 13, 2014 CY8C24X93 逻辑框图 Port 4 Port 3 Port 2 Port 1 Port 0 1.8/2.5/3V LDO [1] PWRSYS (Regulator) PSoC CORE SYSTEM BUS Global Analog Interconnect 1K/2K SRAM Supervisory ROM (SROM) Interrupt Controller 8K/16K/32K Flash Nonvolatile Memory Sleep and Watchdog CPU Core (M8C) 6/12/24 MHz Internal Main Oscillator (IMO) Internal Low Speed Oscillator (ILO) Multiple Clock Sources ANALOG SYSTEM Analog Reference ADC Two Comparators Analog Mux IDAC SYSTEM BUS USB I2C Slave Internal Voltage References System Resets POR and LVD SPI Master/ Slave Three 16-Bit Programmable Timers Digital Clocks SYSTEM RESOURCES 注释： 1. 适用于内部电路的内部电压调节器。 文档编号：001-93008 版本 ** 页 2/65 CY8C24X93 目录 PSoC® 功能概述 ................................................................. 5 PSoC 内核 ................................................................... 5 模拟系统 ...................................................................... 5 其它系统资源 ............................................................... 6 入门 .................................................................................... 7 芯片勘误表 .................................................................. 7 开发套件 ...................................................................... 7 培训 ............................................................................. 7 CYPros 顾问 ................................................................ 7 解决方案库 .................................................................. 7 技术支持 ...................................................................... 7 开发工具 ............................................................................. 8 PSoC Designer 软件子系统 ......................................... 8 使用 PSoC Designer 进行设计 .......................................... 9 选择用户模块 ............................................................... 9 配置用户模块 ............................................................... 9 组织和连接 .................................................................. 9 生成、验证和调试 ........................................................ 9 引脚分布 ........................................................................... 10 16 引脚 QFN （13 个 GPIO）[2] ............................... 10 32 引脚 QFN （28 个 GPIO）[6] .............................. 11 32 引脚 QFN （28 个 GPIO）[10] ............................. 12 48 引脚 QFN （34 个 GPIO）[14] ............................. 13 48 引脚 QFN （带有 USB 的 36 个 GPIO） [19] ....... 14 48 引脚 QFN （OCD）（36 个 GPIO） [23] .............. 15 电器规范 （CY8C24193/493） ......................................... 16 最大绝对额定值 （CY8C24193/493） .................................................. 16 工作温度 （CY8C24193/493） .................................................. 16 直流芯片级规范 （CY8C24193/493） .................................................. 17 直流 GPIO 规范 （CY8C24193/493） .................................................. 18 直流模拟复用器总线规范 （CY8C24193/493） .................................................. 21 直流低功耗比较器规范 （CY8C24193/493） .................................................. 21 比较器用户模块电气规范 （CY8C24193/493） .................................................. 21 ADC 电气规范 （CY8C24193/493） .................................................. 22 直流 POR 和 LVD 规范 （CY8C24193/493） .................................................. 23 直流编程规范 （CY8C24193/493） .................................................. 23 直流 I2C 规范 （CY8C24193/493） .................................................. 24 屏蔽驱动器直流规范 （CY8C24193/493） .................................................. 24 直流 IDAC 规范 （CY8C24193/493） .................................................. 24 交流芯片级规范 （CY8C24193/493） .................................................. 25 文档编号：001-93008 版本 ** 交流通用 I/O 固件规范 （CY8C24193/493） .................................................. 26 交流比较器规范 （CY8C24193/493） .................................................. 26 交流外部时钟规范 （CY8C24193/493） .................................................. 26 交流编程规范 （CY8C24193/493） .................................................. 27 交流 I2C 规范 （CY8C24193/493） .................................................. 28 电气规范 （CY8C24093/293/393/693） ........................... 31 最大绝对额定值 （CY8C24093/293/393/693） .................................... 31 工作温度 （CY8C24093/293/393/693） .................................... 31 直流芯片级规范 （CY8C24093/293/393/693） .................................... 32 直流 GPIO 规范 （CY8C24093/293/393/693） .................................... 33 直流模拟复用器总线规范 （CY8C24093/293/393/693） .................................... 35 直流低功耗比较器规范 （CY8C24093/293/393/693） .................................... 35 比较器用户模块电气规范 （CY8C24093/293/393/693） .................................... 36 ADC 电气规范 （CY8C24093/293/393/693） .................................... 36 直流 POR 和 LVD 规范 （CY8C24093/293/393/693）.................................... 37 直流编程规范 （CY8C24093/293/393/693） .................................... 37 直流 I2C 规范 （CY8C24093/293/393/693） .................................... 38 直流参考缓冲器规范 （CY8C24093/293/393/693） .................................... 38 直流 IDAC 规范 （CY8C24093/293/393/693） .................................... 38 交流芯片级规范 （CY8C24093/293/393/693） .................................... 39 交流 GPIO 规范 （CY8C24093/293/393/693） .................................... 40 交流比较器规范 （CY8C24093/293/393/693） .................................... 41 交流外部时钟规范 （CY8C24093/293/393/693）.................................... 41 交流编程规范 （CY8C24093/293/393/693） .................................... 42 交流 I2C 规范 （CY8C24093/293/393/693） .................................... 43 封装信息 ........................................................................... 46 热阻抗 ........................................................................ 49 晶振引脚上的电容 ..................................................... 49 回流焊规范 ............................................................... 49 开发工具选择 .................................................................... 50 软件 ........................................................................... 50 页 3/65 CY8C24X93 开发套件 .................................................................... 50 评估工具 .................................................................... 50 器件编程器 ................................................................ 50 订购信息 ........................................................................... 51 订购代码定义 ............................................................. 51 缩略语 ............................................................................... 52 文档规范 ........................................................................... 53 测量单位 .................................................................... 53 参考文档 ........................................................................... 53 数字命名规范 .................................................................... 53 术语表 ............................................................................... 54 文档编号：001-93008 版本 ** 附录 A：CY8C24093/293/393/693 系列的芯片勘误表 ..... 55 CY8C24093/293/393/693 合格状态 .......................... 55 CY8C24093/293/393/693 勘误表汇总 ....................... 55 附录 B：PSoC® CY8C24193/493 系列的芯片勘误表 ...... 60 CY8C24193/493 合格状态 ........................................ 60 CY8C24193/493 勘误表汇总..................................... 60 文档修订记录页 ................................................................ 64 销售、解决方案和法律信息 .............................................. 65 全球销售和设计支持 .................................................. 65 产品 ........................................................................... 65 PSoC 解决方案 .......................................................... 65 页 4/65 CY8C24X93 PSoC® 功能概述 PSoC 系列包含片上控制器器件，用于将多个基于传统微控制器 单元 （MCU）的组件替换为一个低成本单芯片的可编程组件。 PSoC 器件包含多个可配置的模拟和数字模块，以及可编程互 连。这种结构可帮助用户根据每个独立应用的要求来创建定制的 外设配置。此外，在一系列方便易用的引脚布局中还包含高速 CPU、闪存程序存储器、 SRAM 数据存储器和可配置的 I/O。 这一器件系列的架构由三个主要部分组成，如 第 2 页上的逻辑框 图所示： ■ 内核 ■ 模拟系统 ■ 系统资源 （包括全速 USB 端口）。 ADC CY8C24x93 器件中的 ADC 是一个递增模数转换器，其分辨率范 围为 8 到 10 位，并支持带符号和无符号数据格式。ADC 的输入 可来自任何引脚。 IDAC IDAC 可为任何一个 GPIO 引脚提供 512 µA 的拉电流。 CY8C24x93 器件系列中提供了 4 个拉电流范围，其步长为 255，并可以连接至模拟复用器总线。 表 1. IDAC 范围 通过一个通用总线，能够实现 I/O 与模拟系统之间的连接。 根据 PSoC 封装， CY8C24x93 PSoC 器件可以包含多达 36 个 GPIO。通过 GPIO 可以访问 MCU 和模拟复用器。 范围 1x 全量程范围，单位为 µA 64 2x 128 4x 256 8x 512 PSoC 内核 比较器 PSoC 内核是一个支持多种指令集的强大引擎。它包含用于存储 数据的 SRAM、中断控制器、睡眠和看门狗定时器，以及 IMO 和 ILO。M8C CPU 内核是一个速度高达 24 MHz 的强大处理器，并 且是一个 4 MIPS 的 8 位 Harvard 架构微处理器。 CY8C24x93 系列包括两个高速度低功耗比较器。该比较器的参 考电压分别为 0.8 V、 1.0 V 和 1.2 V。通过模拟复用器总线，可 从任何一个引脚连接比较器输入。可以在固件中读取比较器输 出，以对其进行处理，或通过特定的引脚（P1_0 或 P1_4）进行 路由。 模拟系统 可将两个比较器的输出与双输入的逻辑函数相结合。此外，您可 以选择性地将该组合输出与锁存值结合起来，然后将其路由到某 个引脚输入或中断控制器。输入复用器和比较器均由 CMP 用户 模块控制。 模拟系统包括一个 ADC，两个比较器和一个 IDAC。其内部的模 拟参考电压分别为 0.8 V、1 V 或 1.2 V。可对所有引脚进行配置， 以连接至模拟系统。 文档编号：001-93008 版本 ** 页 5/65 CY8C24X93 模拟复用器系统 ■ 模拟复用器总线可连接至所有 GPIO 引脚，也可以内部连接至 ADC、比较器或 IDAC。 其他复用器应用包括： ■ 芯片级复用器，可接收来自任意 I/O 引脚的模拟输入。 ■ 任意 I/O 引脚组合之间的交叉点连接。 其它系统资源 系统资源提供额外的功能，如可配置的 USB 和 I2C 从接口、SPI 主 / 从通信接口、 3 个 16 位的可编程定时器， 8 位软件 PWM， 低功耗检测、上电复位，以及 M8C 支持的众多系统复位功能。 下面介绍了每种系统资源的优势： 文档编号：001-93008 版本 ** 通过两条导线，I2C 从 /SPI 主 — 从模块可提供 50/100/400 kHz 的通信速率。通过三条或四条线进行 SPI 通信时，传输速度范 围可达 46.9 kHz 到 3 MHz （对于速度较低的系统时钟，传输 速度也会变慢）。 ■ 低压检测 （LVD）中断可以在电压下降时向应用程序发出信 号，而由于高级上电复位 （POR）电路的存在，就不必再使用 系统监控电路。 ■ 利用寄存器控制的旁路模式，用户可以禁用 LDO 稳压器。 ■ 一个8位的软件PWM提供蜂鸣器控制或照明控制应用使用一个 16 位定时器作为 PWM 的输入时钟使用。ISR 将递增软件计数 器（8 位）、检查 PWM 比较条件以及切换 GPIO。所有的 GPIO 上均可作 PWM 输出。 页 6/65 CY8C24X93 入门 了解 PSoC 芯片的最快方式是先阅读本数据手册，然后再使用 PSoC Designer 集成开发环境（IDE）。本数据手册介绍了 PSoC 集成电路的概述，并描述了具体的引脚、寄存器以及电气规范。 更多信息以及有关编程的详细信息，请参见 PSoC 器件的技术参 考手册。 如需最新的订购、封装和电气规范的信息，请参见网站上最新的 PSoC 器件数据手册，网址 www.cypress.com/psoc。 芯片勘误表 培训 网址 www.cypress.com 下所在的在线免费 PSoC 技术培训 （按 需提供的培训、在线研讨会和专题讨论会）涵盖了有助于您进行 设计的大量主题和技能。 CYPros 顾问 从技术协助到完成 PSoC 设计，认证的 PSoC 顾问能够提供一切 支持。要联系或成为 PSoC 顾问，请访问 CYPros 顾问网站。 解决方案库 勘误表记录已知的芯片问题，包括勘误触发条件、影响范围、可 用解决方案和芯片修订适用性。 访问我们 以解决方案为中心且内容不断增多的设计库。在这里， 您可以找到各种应用设计，其中包括可帮助您快速完成设计的固 件和硬件设计文件。 开发套件 技术支持 通过数量不断增加的地区和全球分销商 （如 Arrow、 Avnet、 Digi-Key、 Farnell、 Future Electronics 和 Newark），您可以从 网上获取 PSoC 开发套件。 可以在线获取技术支持 （包括可搜索的知识库文章和技术论 坛）。如果找不到问题的答案，请致电 1-800-541-4736 联系技术 支持。 文档编号：001-93008 版本 ** 页 7/65 CY8C24X93 开发工具 PSoC Designer™ 是革新的集成设计环境 （IDE），您可以用来 自定义 PSoC 以满足您特定的应用需求。PSoC Designer 软件可 加快系统的设计和上市进程。在拖放式设计环境中使用预先设定 的模拟和数字外设库 （也称用户模块）来开发您的应用。然后， 利用动态生成的应用编程接口（API）代码库来自定义您的设计。 最后，在集成调试环境中调试并测试您的设计，包括在线仿真和 标准的软件调试功能。 PSoC Designer 包括： 代码生成工具 这些代码生成工具能够在 PSoC Designer 界面内无缝工作，并 已采用一整套调试工具进行测试。您可使用 C 语言、汇编语言或 两者进行开发设计。 汇编器。汇编器可使汇编代码与 C 语言代码无缝合并。链接库会 自动使用绝对寻址，或在相对模式下进行编译，然后与其他软件 模块链接，以实现绝对寻址。 ■ 应用编辑器图形用户界面 （GUI），用于器件和用户模块配置 和动态重配置 ■ 广泛的用户模块目录 C 语言编译器。C 语言编译器支持 PSoC 系列器件。通过使用这 些产品，您可以为 PSoC 系列器件创建完整的 C 语言程序。优化 的 C 语言编译器能够提供针对 PSoC 架构定制的所有 C 语言功 能。此外，还提供了各个嵌入式库。这些库能够提供端口和总线 操作、标准键盘和显示器支持，以及扩展的数学功能。 ■ 集成的源码编辑器 （C 语言和汇编语言） 调试器 ■ 免费的 C 语言编译器 （无大小限制或时间限制） ■ 内置调试器 ■ 在线仿真 PSoC Designer 提供的调试环境具有硬件在线仿真功能，不仅能 够提供 PSoC 器件的内部视图，而且可让您在物理系统中测试程 序。借助调试器指令，可对数据存储器进行读取、编程及读写操 作，对 I/O 寄存器进行读写操作。可对 CPU 寄存器进行读写操 作、设置和清除断点，以及提供程序运行、暂停和步进控制。调 试器还可让您创建相关寄存器和存储器位置的跟踪缓冲器。 通信接口内置支持： 2 ❐ 硬件和软件 I C 主接口和从接口 ❐ 全速 USB 2.0 ❐ 最多四个全双工通用异步收发器（UART）、SPI 主接口和从 接口及无线 PSoC Designer 支持整个 PSoC 1 器件库，并可以在 Windows XP、 Windows Vista 和 Windows 7 系统上运行。 ■ 在线帮助系统 在线帮助系统可提供上下文关联的在线帮助。每个功能子系统都 有上下文关联的帮助，以便提供程式化的快速参考。此外，为了 协助设计人员，该系统还提供了相关的教程和常见问题解答链 接，以及在线支持论坛链接。 PSoC Designer 软件子系统 在线仿真器 设计入口 功能强大的低成本在线仿真器 （ICE），可提供开发支持。该硬 件可编程单个器件。 在芯片级视图中，选择要使用的基本器件。然后选择不同的板上 模拟和数字组件。这些组件采用 PSoC 模块并被称为用户模块。 例如，用户模块有模数转换器 （ADC）、数模转换器 （DAC）、 放大器和滤波器。为所选应用配置用户模块，将它们互连并连接 至适当的引脚。然后生成项目。这样，可以在项目中加入 API 和 库，从而能使用它们编程应用。 仿真器包含一个基本的装置，用于通过 USB 端口连接到 PC。该 基本装置是通用的，能够与所有的 PSoC 器件一起使用。您可以 单独购买任意器件系列的仿真转接板（Emulation Pod）。仿真转 接板取代了目标电路板中的 PSoC 器件并执行全速 （24 MHz） 操作。 通过此工具，用户还可以轻松开发多个配置和动态重配置。利用 动态重配置，可在运行时更改所需的配置。本质上，这样可以让 您使用超过 100% 的 PSoC 特定应用资源。 文档编号：001-93008 版本 ** 页 8/65 CY8C24X93 使用 PSoC Designer 进行设计 PSoC 器件的开发过程与传统的固定功能微处理器不同。可配置 的模拟和数字硬件模块赋予 PSoC 架构独特的灵活性，有助于在 开发期间管理规范变更，并降低库存成本。这些可配置的资源 （称为 PSoC 模块）能够实现许多可供用户选择的功能。 PSoC 开发过程： 1. 选择用户模块。 2. 配置用户模块。 3. 组织和连接。 4. 生成、验证和调试。 选择用户模块 PSoC Designer 提供了一个预建且预测试的硬件外设组件，称作 “ 用户模块 ”。用户模块使选择和实现外设器件 （包括模拟和 数字器件）变得简单。 配置用户模块 所选的每个用户模块都能实现用于执行选定功能的基本寄存器设 置。此外，它们还提供参数和属性，以便您针对特定应用来自定 义精确配置。例如， PWM 用户模块能够配置一个或多个数字 PSoC 模块 （每 8 位分辨率一个模块）。借助这些参数，您可以 确定脉宽和占空比。请根据所选应用配置相应的参数和属性。您 可 以 直 接 输 入 适 当 的 值 或 从 下 拉 菜 单 中 选 择 所 需 的 值。在 PSoC Designer 或赛普拉斯公司网站上，您可以查看相应数据手 文档编号：001-93008 版本 ** 册中所介绍的所有用户模块。这些用户模块数据手册介绍了用户 模块的内部操作并提供了性能规范。每个数据手册均描述各个用 户模块参数的用途，以及成功实现设计可能需要的其他信息。 组织和连接 通过将用户模块互连，并与 I/O 引脚连接，您可以在芯片级构建 信号链。通过选择、配置和布线等操作，您可以全面控制所有的 片上资源。 生成、验证和调试 当准备好硬件配置的测试或要开发项目代码时，请执行 “ 生成配 置文件 ” 这一步。这会使 PSoC Designer 生成源代码，而源代 码会自动按照您的规范配置器件，并为系统提供软件。生成的代 码提供了带有高级函数的 API，用于在运行时控制并响应硬件事 件。同时，还提供了可根据需要应用的中断服务子程序。 完善的代码开发环境可让您使用 C 语言和 / 或汇编语言来开发和 自定义应用。 开发过程的最后一步是在 PSoC Designer 的调 试器 （单击 Connect 图标访问）中完成的。 PSoC Designer 会将 HEX 文件 下载到全速运行的在线仿真器 （ICE）中。 PSoC Designer 的调 试功能优于具有类似功能但成本高出数倍的系统。除了传统的单 步执行、运行到断点以及监视变量等功能外，调试接口还提供了 大型跟踪缓冲器。这样，您可以定义复杂的断点事件，如监控地 址和数据总线值、存储器位置以及外部信号。 页 9/65 CY8C24X93 引脚分布 16 引脚 QFN （13 个 GPIO） [2] 表 2. 引脚定义 — CY8C24093 [3] 2 I/O I I 说明 P2[5] 晶振输出 （XOut） P2[3] 晶振输入 （XIn） P1[7] I2 P1[5] I2 C SCL、 SPI SS 4 IOHR I 5 IOHR I 6 IOHR I 7 8 电源 IOHR I VSS 接地 P1[0] ISSP DATA[4]、 I2C SDA、 SPI CLK[5] 9 IOHR I P1[2] 10 IOHR I I P1[4] 可选的外部时钟 （EXTCLK） XRES 有内部下拉电阻的高电平有效 外部复位 P0[4] 11 12 输入 IOH 13 C SDA、 SPI MISO P1[3] SPI CLK P1[1] ISSP CLK[4]、 I2C SCL、 SPI MOSI VDD 电源 14 IOH I P0[7] 15 IOH I P0[3] 16 IOH I P0[1] AI , XOut, P2[5] AI , XIn, P2[3] AI , I2 C SCL, SPI SS, P1[7] AI , I2 C SDA, SPI MISO, P1[5] 1 2 14 13 I P0[1], AI P0[3], AI P0[7], AI VDD I/O 名称 16 15 模拟 IOHR 图 1. CY8C24093 器件 12 11 (Top View) 10 3 9 4 QFN 5 6 7 8 数字 3 类型 P0[4] , AI XRES P1[4] , EXTCLK, AI P1[2] , AI AI, SPI CLK , P1[3] AI, ISSP CLK, SPI MOSI, P1[1] VSS AI, ISSP DATA , I2C SDA, SPI CLK , P1[0] 引 脚 编 号 1 供电电压 注意： A = 模拟， I = 输入， O = 输入， OH = 5 mA 高电平输出驱动， R = 被调节的输出。 注释： 2. 无中心焊盘。 3. 13 个 GPIO。 4. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 5. 备用 SPI 时钟。 文档编号：001-93008 版本 ** 页 10/65 CY8C24X93 32 引脚 QFN （28 个 GPIO） [6] 表 3. 引脚定义 — CY8C24193 [7] 说明 P0[1] 2 I/O I P2[7] 3 I/O I P2[5] 晶振输出 （XOut） 4 I/O I P2[3] 晶振输入 （XIn） 5 I/O I P2[1] 6 I/O I P3[3] I/O I P3[1] 8 IOHR I P1[7] I2C SCL、 SPI SS 9 IOHR I P1[5] 10 IOHR I P1[3] I2C SDA、 SPI MISO SPI CLK 11 IOHR I P1[1] ISSP CLK[8]、 I2C SCL、 SPI MOSI 12 13 电源 IOHR I P1[0] 14 IOHR I P1[2] 15 IOHR I P1[4] 16 IOHR I P1[6] 17 VSS XRES 输入 18 I/O I P3[0] 19 I/O I P3[2] 20 I/O I P2[0] 21 I/O I P2[2] 22 I/O I P2[4] 23 I/O I P2[6] 24 IOH I P0[0] 25 IOH I P0[2] 26 IOH I P0[4] 27 IOH I P0[6] 28 29 电源 IOH I P0[7] 30 IOH I P0[5] 31 IOH I P0[3] VDD 接地 ISSP DATA[8]、 I2C SDA、 SPI CLK[9] 可选的外部时钟输入 （EXTCLK） 有内部下拉电阻的高电平有效外部复位 1 2 3 4 5 6 7 8 QFN (Top View) 24 23 22 21 20 19 18 17 P0[0] , AI P2[6] , AI P2[4] , AI P2[2] , AI P2[0] , AI P3[2] , AI P3[0] , AI XRES AI, E XTCLK, P 1[4] AI, P 1[6] 7 AI, P0[1] AI, P2[7] AI, XOut, P2[5] AI, XIn, P2[3] AI, P2[1] AI, P3[3] AI, P3[1] AI, I2 C SCL, SPI SS, P1[7] 32 31 30 29 28 27 26 25 Vss P0 [3], P0 [5], P0 [7], Vd d P0 [6], P0 [4], P0 [2], AI AI AI 1 图 2. CY8C24193 AI AI AI 名称 模拟 I 9 10 11 12 13 14 15 16 类型 数字 IOH AI, I2C SDA, SP I MISO, P 1[5] AI, SPI CLK, P 1[3] A I,ISSP CLK , I2C SCL, SPI MOSI, P1[1] V ss AI , ISSP DATA , I2C SDA, SPI CLK, P1[0] AI, P 1[2] 引脚 编号 供电电压 32 电源 VSS 接地 CP 电源 VSS 中心焊盘必须接地 图标： A = 模拟， I = 输入， O = 输入， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 6. 28 个 GPIO。 7. QFN 封装中的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则必须处于电气悬空状态，而不能连接到其他任何信号。 8. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 9. 备用 SPI 时钟。 文档编号：001-93008 版本 ** 页 11/65 CY8C24X93 32 引脚 QFN （28 个 GPIO） [10] 表 4. 引脚定义 — CY8C24293 [11] 晶振输入 （XIn） 4 I/O I P2[1] 5 I/O I P4[3] 6 I/O I P3[3] 7 I/O I P3[1] 8 IOHR I P1[7] I2C SCL、 SPI SS 9 IOHR I P1[5] 10 IOHR I P1[3] I2C SDA、 SPI MISO SPI CLK. 11 IOHR I P1[1] ISSP CLK [12], I2C SCL, SPI MOSI。 12 功耗 IOHR VSS 接地 13 I P1[0] ISSP DATA[12]、 I2C SDA、 SPI CLK[13] 14 IOHR I P1[2] 15 IOHR I P1[4] 16 IOHR I P1[6] 17 输入 18 I/O I P3[0] 19 I/O I P3[2] 20 I/O I P4[0] 21 I/O I P4[2] 22 I/O I P2[0] 23 I/O I P2[2] 24 I/O I P2[4] 25 IOH I P0[0] 26 IOH I P0[2] 27 IOH I P0[4] 28 IOH I P0[6] 29 30 电源 IOH I P0[7] 31 IOH I P0[3] 32 电源 VSS 接地 CP 电源 VSS 中心焊盘必须接地 XRES 可选的外部时钟输入 （EXTCLK） 有内部下拉电阻的高电平有效外部复 位 AI , XOut ,P0[1] AI , XIn ,P2[5] AI ,P2[3] AI ,P2[ 1] AI ,P4[3] AI ,P3[3] AI ,P3[1] AI ,I2 C SCL, SPI SS,P1[7] P0 [4 ], AI P0 [2 ], AI P0 [0 ], AI P2[3] 1 2 3 4 5 6 7 8 QFN (Top View) 24 23 22 21 20 19 18 17 P2[4] ,AI P2[2] ,AI P2[0] ,AI P4[2] ,AI P4[0] ,AI P3[2] ,AI P3[0] ,AI XRES AI, EXTCLK, P 1[ 4] AI, P 1[ 6] I Vss P0 [3 ], AI P0 [7 ], AI VDD P0[6], AI 晶振输出 （XOut） I/O 32 31 30 29 28 27 26 25 P2[5] 3 图 3. CY8C24293 器件 9 I 说明 10 11 12 13 14 15 16 P0[1] I/O 名称 AI, I2C SDA , SPI MI SO, P 1[ 5] A I, SP I CLK, P 1[ 3] AI ,ISSP CLK , I2C SCL, SPI MOSI, P1[1] Vss [12] AI ,ISSP DATA , I2C SDA, SPI CLK, P1[0] AI, P 1[ 2] I 2 模拟 [12] 引脚 数字 编号 1 IOH VDD 注意：A = 模拟， I = 输入， O = 输入， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 10. 28 个 GPIO。 11. QFN 封装中的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则必须处于电气悬空状态，而不能连接到其他任何信号。 12. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 13. 备用 SPI 时钟。 文档编号：001-93008 版本 ** 页 12/65 CY8C24X93 48 引脚 QFN （34 个 GPIO） [14] 表 5. 引脚定义 — CY8C24393、 CY8C24693 [15、 16] P1[2] P1[4] 25 26 IOHR I P1[6] XRES 39 内部下拉电阻的高电平有效外部复位 40 IOH IOH 27 28 29 30 31 32 33 34 35 I/O I/O I/O I/O I/O I/O I/O I/O I/O I I I I I I I I I P3[0] P3[2] P3[4] P3[6] P4[0] P4[2] P2[0] P2[2] P2[4] 41 42 43 44 45 46 47 48 CP 电源 输入 5 6 QFN 7 8 9 10 11 12 (Top View) 模拟 名称 NC I I P0[0] P0[2] I I P0[4] P0[6] IOH I IOH I 电源 IOH I 36 35 34 33 32 31 3 4 I2 C SD A, SPI MIS O, A I, P1[5] I2C SCL、 SPI SS I2C SDA、 SPI MISO 无连接 无连接 SPI CLK P0[2], AI P0[0], AI I I 电源 AI , XIn ,P2[3] AI ,P2[1] AI ,P4[3] AI ,P4[1] AI ,P3[7] AI ,P3[5] AI ,P3[3] AI P3[1] AI ,I2 C SCL, SPI SS,P1[7] 1 2 38 37 IOHR IOHR I I NC AI ,P2[7] AI , XOut,P2[5] 晶振输出 （XOut） 晶振输入 （XIn） 42 41 40 39 23 24 IOHR IOHR 无连接 NC , P0[7], AI NC NC I ISSP CLK[17]、I2C SCL、SPI MOSI 接地 无连接 无连接 供电电压 引脚编号 数字 36 ISSP[18] DATA[17]、 I2C SDA、 SPI CLK 37 IOH 38 IOH 可选的外部时钟输入 （EXTCLK） I I I I I I I I I I I I 15 16 17 18 19 20 21 22 23 24 电源 IOHR NC P2[7] P2[5] P2[3] P2[1] P4[3] P4[1] P3[7] P3[5] P3[3] P3[1] P1[7] P1[5] NC NC P1[3] P1[1] VSS NC NC VDD P1[0] I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O IOHR IOHR 46 45 44 43 P0[1], AI Vss P0[3], AI 说明 48 47 名称 13 14 模拟 Vd d P0[6], AI P0[4], AI 图 4. CY8C24393、 CY8C24693 器件 数字 30 29 28 27 26 25 NC P2[ 4], AI P2[ 2], AI P2[ 0], AI P4[ 2], AI P4[ 0], AI P3[ 6], AI P3[ 4], AI P3[ 2], AI P3[0], AI XRES P1[ 6], AI NC NC SPI C LK, A I, P1[3] AI, ISSP C LK, I2C SCL, SPI MOSI, P1[1] Vss NC NC Vdd 1 AI, ISSP DATA , I2C SDA, SPI CLK, P1[0] AI, P1 [2 ] AI, EXTCL K, P1[4] 引 脚 编 号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 电源 图标：A = 模拟， I = 输入， O = 输出， NC = 无连接， OH = 5 mA 高电平输出驱动， R = 稳压输出。 VDD NC NC P0[7] NC P0[3] VSS P0[1] VSS 说明 无连接 供电电压 无连接 无连接 无连接 接地 中心焊盘必须接地 注释： 14. 38 个 GPIO。 15. 这个器件在原型开发期间可用于在线调试，但可提供数量有限。不能用于批量生产。 16. QFN 封装中的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则必须处于电气悬空状态，而不能连接到其他任何信号。 17. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，并且两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。在这两种情况下，这些线路上的上拉电阻与下拉电阻 （5.6K 欧姆）合并，形成电位分压器。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 18. 备用 SPI 时钟。 文档编号：001-93008 版本 ** 页 13/65 CY8C24X93 48 引脚 QFN （带有 USB 的 36 个 GPIO） [19] 表 6. 引脚定义 — CY8C24493 [20、 21] 18 19 20 21 22 IOHR IOHR I I NC P2[7] P2[5] P2[3] P2[1] P4[3] P4[1] P3[7] P3[5] P3[3] P3[1] P1[7] P1[5] NC NC P1[3] P1[1] 电源 IOHR I VSS D+ DVDD P1[0] 电源 23 24 25 26 IOHR IOHR IOHR 27 28 29 30 31 32 33 34 35 36 37 38 39 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O IOH IOH IOH 图标： I I I 输入 I I I I I I I I I I I I I P1[2] P1[4] P1[6] XRES P3[0] P3[2] P3[4] P3[6] P4[0] P4[2] P2[0] P2[2] P2[4] P2[6] P0[0] P0[2] P0[4] 无连接 晶振输出 （XOut） 晶振输入 （XIn） NC AI , P2[7] AI , XOut, P2[5] AI , XIn , P2[3] AI , P2[1] AI , P4[3] AI , P4[1] AI , P3[7] AI , P3[5] AI , P3[3] AI , P3[1] AI , I2 C SCL, SPI SS, P1[7] I2C SCL、 SPI SS I2C SDA、 SPI MISO 无连接 无连接 SPI CLK ISSP CLK[20]、 I2C SCL、 SPI CLK[22] Vss P0[3], AI P0[5 ], AI P0[7], AI NC NC Vdd P0[6], AI P0[4], AI P0[2], AI P0[0], AI I I I I I I I I I I I I 图 5. CY8C24493 说明 P0[1], AI I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O IOHR IOHR I/O I/O 名称 48 47 46 45 44 43 42 41 40 39 38 37 模拟 1 2 3 4 5 6 7 8 9 10 11 12 QFN (Top View) 13 14 15 16 17 18 19 20 21 22 23 24 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 数字 36 35 34 33 32 31 30 29 28 27 26 25 P2[6] , AI P2[4] ,AI P2[2] ,AI P2[0] ,AI P4[2] ,AI P4[0] ,AI P3[6] ,AI P3[4] , AI P3[2] ,AI P3[0] , AI XRES P1[6] , AI I2C SDA, SPI MISO, A I, P1[5] NC NC SPI CLK, A I, P1[3] [20] AI,ISSP CLK , I2C SCL, SPI MOSI, P1[1] Vss D+ DVdd [20, 22] AI,ISSP DATA, I2C SDA, SPI CLK, P1[0] AI, P1[2] AI, EXTCLK, P1[4] 引脚 编号 接地 USB D+ USB D供电电压 ISSP DATA、 I2C SDA、 SPI CLK[22] 可选的外部时钟输入 （EXTCLK） 有内部下拉电阻的高电平有效外部 复位 引脚编号 40 41 42 43 44 45 46 47 48 CP 数字 IOH 模拟 I 电源 IOH IOH IOH I I I IOH 电源 I 电源 名称 P0[6] VDD NC NC P0[7] P0[5] P0[3] VSS P0[1] VSS 说明 供电电压 无连接 无连接 接地 中心焊盘必须接地 A = 模拟， I = 输入， O = 输出， NC = 无连接， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 19. 36 个 GPIO。 20. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长强驱动高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，并且两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。在这两种情况下，这些线路上的上拉电阻与下拉电阻 （5.6K 欧姆）合并，形成电位分压器。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 21. QFN 封装中的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则必须处于电气悬空状态，而不能连接到其他任何信号。 22. 备用 SPI 时钟。 文档编号：001-93008 版本 ** 页 14/65 CY8C24X93 48 引脚 QFN （OCD）（36 个 GPIO） [23] 48 引脚 QFN 器件适用于 CY8C240093 片上调试 （OCD）。注意：该器件仅用于在线调试。 表 7. 引脚定义 — CY8C240093 [24、 25] I I OCD 模式方向引脚 晶振输出 （XOut） 晶振输入 （XIn） I2C SCL、 SPI SS I2C SDA、 SPI MISO OCD CPU 时钟输出 OCD 高速时钟输出 SPI CLK. OCDO A E , P2[7] I AI , XOut, P2[5] AI , XIn , P2[3] AI , P2[1] AI , P4[3] AI , P4[1] AI , P3[7] AI , P3[5] AI , P3[3] AI , P3[1] AI , I2 C SCL, SPI SS, P1[7] ISSP CLK[27]、 I2C SCL、 SPI MOSI 18 19 20 21 22 电源 IOHR I VSS D+ DVDD P1[0] 23 IOHR I P1[2] 24 IOHR I P1[4] 可选的外部时钟输入 （EXTCLK） 25 26 IOHR I P1[6] XRES 27 28 29 30 31 32 33 34 35 36 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I I I I I I I I I I P3[0] P3[2] P3[4] P3[6] P4[0] P4[2] P2[0] P2[2] P2[4] P2[6] 38 有内部下拉电阻的高电平有效外 39 部复位 40 41 42[26] 43[26] 44 45 46 47 48 CP 注意： 电源 I/O I/O 输入 OCDO Vdd P0[6], AI P0[4], AI P0[2], AI P0[0], AI IOHR IOHR OCDOE P2[7] P2[5] P2[3] P2[1] P4[3] P4[1] P3[7] P3[5] P3[3] P3[1] P1[7] P1[5] CCLK HCLK P1[3] P1[1] Vss P0[3], AI P0[5 ], AI P0[7], AI OCDE I I I I I I I I I I I I 图 6. CY8C240093 说明 P0[1], AI I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O IOHR IOHR 名称 48 47 46 45 44 43 42 41 40 39 38 37 模拟 1 2 3 4 5 6 7 8 9 10 11 12 QFN (Top View) 13 14 15 16 17 18 19 20 21 22 23 24 数字 36 35 34 33 32 31 30 29 28 27 26 25 P2[6] , AI P2[4] , AI P2[2] , AI P2[0] , AI P4[2] , AI P4[0] , AI P3[6] , AI P3[4] , AI P3[2] , AI P3[0] , AI XRES P1[6] , AI I2C SDA, SPI MISO, AI, P1[5] CCLK HCLK SPI CLK, A I, P1[3] [27] AI,ISSP CLK6, I2C SCL, SPI MOSI, P1[1] Vss D+ DVdd [27, 28] AI,ISSP DATA1 , I2C SDA, SPI CLK, P1[0] AI, P1[2] AI, EXTCLK, P1[4] 引脚 编号 1[26] 2 3 4 5 6 7 8 9 10 11 12 13 14[26] 15[26] 16 17 接地 USB D+ USB D供电电压 ISSP DATA[27], I2C SDA, SPI CLK[28] 引脚 编号 37 数字 模拟 IOH I P0[0] IOH IOH I I P0[2] P0[4] I P0[6] VDD OCDO OCDE P0[7] P0[5] P0[3] VSS P0[1] VSS IOH 电源 IOH IOH IOH I I I 功耗 IOH I 电源 名称 说明 供电电压 OCD 偶数据 I/O OCD 奇数据输出 接地 中心焊盘必须接地 A = 模拟， I = 输入， O = 输出， NC = 无连接， OH = 5 mA 高电平输出驱动， R = 被调节的输出。 注释： 23. 36 个 GPIO。 24. 这个器件在原型开发期间可用于在线调试，但可提供数量有限。不能用于批量生产。 25. QFN 封装中的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则必须处于电气悬空状态，而不能连接到其他任何信号。 26. 需要使用该引脚 （仅与 OCD 器件相关）将器件连接到 ICE-Cube 在线仿真器，以供固件调试使用。欲了解更多有关 ICE-Cube 用途的信息，请参考 CY3215-DK PSoC® 在线仿真器套件指南。 27. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长强驱动高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，并且两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。在这两种情况下，这些线路上的上拉电阻与下拉电阻 （5.6K 欧姆）合并，形成电位分压器。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 28. 备用 SPI 时钟。 文档编号：001-93008 版本 ** 页 15/65 CY8C24X93 电器规范 （CY8C24193/493） 本节介绍了 CY8C24193/493 PSoC 器件的直流和交流电器规范。如需要最新的电气规范，请访问 http://www.cypress.com/psoc 网 站，以确保您拥有最新的数据手册。 图 7. 电压与 CPU 频率 5.5 V VDD Voltage li d ng Va rati n e io Op Reg 1.71 V 750 kHz 3 MHz CPU 24 MHz Frequency 最大绝对额定值 （CY8C24193/493） 超过最大额定值可能会缩短器件的使用寿命。用户指导未经过测试。 表 8. 绝对最大额定值 符号 说明 条件 最小值 –55 典型 值 +25 最大值 单位 +125 °C TSTG 存放温度 VDD 与 VSS 相对的供电电压 存放温度越高，数据保留时间就越短。推荐 的存放温度为 +25 °C ± 25 °C。存放温度长 期保持在 85 °C 以上会降低可靠性。 – –0.5 – +6.0 V VIO 直流输入电压 – VSS – 0.5 – VDD + 0.5 V VIOZ 应用于三态的直流电压 – VSS – 0.5 – VDD + 0.5 V IMIO 任意端口引脚的最大电流 – –25 – +50 mA ESD 静电放电电压 人体模型 ESD 2000 – – V LU 闩锁电流 符合 JESD78 标准 – – 200 mA 最小值 典型 值 – 最大值 单位 +85 °C 70 °C +100 °C 工作温度 （CY8C24193/493） 表 9. 工作温度 符号 说明 条件 TA 环境温度 – –40 TC 商业级温度范围 – 0 TJ Die 工作温度 从环境到裸片的温度上升因封装不同而不一 样。请参见 第 49 页上的热阻抗。用户必须限 制功耗，以便满足此要求。 文档编号：001-93008 版本 ** –40 – 页 16/65 CY8C24X93 直流芯片级规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 10. 直流芯片级规范 条件 最小值 典型 值 最大值 单位 供电电压 参见表格 第 37 页上的直流 POR 和 LVD 规范 （CY8C24093/293/393/693） 1.71 – 5.50 V IDD24 供电电流， IMO = 24 MHz 条件为：VDD 3.0 V， TA = 25 °C， CPU = 24 MHz。 – 2.88 4.00 mA IDD12 供电电流， IMO = 12 MHz 条件为：VDD 3.0 V， TA = 25 °C， CPU = 12 MHz。 – 1.71 2.60 mA IDD6 供电电流， IMO = 6 MHz 条件为：VDD 3.0 V， TA = 25 °C， CPU = 6 MHz。 – 1.16 1.80 mA ISB0 深度睡眠电流 VDD 3.0 V， TA = 25 °C， I/O 稳压被关闭 – 0.10 1.1 A ISB1 带 POR、 LVD 和睡眠定时器的 VDD 3.0 V， TA = 25 °C， I/O 稳压被关闭 待机电流 – 1.07 1.50 A ISBI2C I2C 被使能时的待机电流 – 1.64 – A 符号 VDD [29、 43] 说明 条件为：VDD = 3.3 V，TA = 25 °C，CPU = 24 MHz 注释： 29. 当 VDD 保持在 1.71 V-1.9 V 范围内的时长超过 50 µs 时，从该范围增加到 2 V 以上时转换速率必须小于 1 V/500 µs，以避免触发 POR。除此之外，其他所有电压范 围或跳变的转换速率仅受 SRPOWER_UP 参数的限制。 30. 如果在待机睡眠模式下断电，要想正确检测断电条件并从 VDD 掉电情况下恢复，必须执行下面各操作： a. 断电前，从睡眠模式中唤醒器件。 b. 确保在使用电池供电前， VDD 小于 100 mV。 c. 设置 OSC_CR0 寄存器中的 No Buzz 位，以持续给处在睡眠模式中的电压监控电路供电。 d. 提高间歇性蜂鸣器速率以确保能够捕获 VDD 下降沿。通过 SLP_CFG 寄存器中的 PSSDC 位来配置该速率。有关参考寄存器的详细信息，请参见技术参考手册。 在深度睡眠 / 待机睡眠模式下，通过用于监控电路的额外低功耗电压，可以检测 VDD 的断电条件。在沿速率慢于 1V/ms 的条件下，如果 VDD 降至 1.1 V 以下，可以 通过该额外电压复位器件。 文档编号：001-93008 版本 ** 页 17/65 CY8C24X93 直流 GPIO 规范 （CY8C24193/493） 下表分别列出了以下电压和温度范围内许可的最大和最小规范：3.0 V-5.5 V 和 –40 °C TA 85 °C，2.4 V-3.0 V 和 –40 °C TA 85 °C，或 1.71 V-2.4 V 和 –40 °C TA 85 °C。典型参数适用于 25 °C 且电压为 5 V 和 3.3 V 的情况，这些参数仅供设计指导之用。 表 11. 3.0 V 到 5.5 V 的直流 GPIO 规范 符号 说明 条件 最小值 典型 最大 单位 值 值 5.60 8 k RPU 上拉电阻 – VOH1 端口 2 或 3 引脚上的输出高电平电压 IOH < 10 A，所有 I/O 的最大拉电流为 10 mA VDD – 0.20 – – V VOH2 端口 2 或 3 引脚上的输出高电平电压 IOH = 1 mA，所有 I/O 的最大拉电流为 20 mA VDD – 0.90 – – V VOH3 端口 0 或 1 引脚上的输出高电平电压， 已禁用端口 1 的 LDO 稳压器 IOH < 10 A，所有 I/O 的最大拉电流为 10 mA VDD – 0.20 – – V VOH4 – IOH = 5 mA，所有 I/O 的最大拉电流为 20 mA VDD – 0.90 – 输出高电平电压 端口 0 或 1 引脚，已禁用端口 1 的 LDO 稳 压器 2.85 3.00 3.30 端口 1 引脚上的输出高电平电压 IOH < 10 A， VDD > 3.1 V，最多 ，已使能 3 V 输出的 LDO 稳压器 4 个 I/O，所有拉电流为 5 mA 2.20 – – 端口 1 引脚上的输出高电平电压 IOH = 5 mA， VDD > 3.1 V，所有 I/O 的最大 ，已使能 3 V 输出的 LDO 稳压器 拉电流为 20 mA 2.35 2.50 2.75 端口 1 引脚上的输出高电平电压 IOH < 10 A， VDD > 2.7 V，所有 I/O 的最大 ，已使能 2.5 V 输的 LDO 拉电流为 20 mA 1.90 – – 端口 1 引脚上的输出高电平电压 IOH = 2 mA， VDD > 2.7 V，所有 I/O 的最大 ，已使能 2.5 V 输的 LDO 拉电流为 20 mA 1.60 1.80 2.10 端口 1 引脚上的输出高电平电压 IOH < 10 A， VDD > 2.7 V，所有 I/O 的最大 ，已使能 1.8 V 输出的 LDO 拉电流为 20 mA 1.20 – – 端口 1 引脚上的输出高电平电压 IOH = 1 mA， VDD > 2.7 V，所有 I/O 的最大 ，已使能 1.8 V 输出的 LDO 拉电流为 20 mA – – 0.75 输出低电平电压 IOL = 25 mA， VDD > 3.3 V，偶数端口引脚 （例如， P0[2] 和 P1[4]）的最大拉电流为 60 mA，奇数端口引脚 （例如， P0[3] 和 P1[5]）的最大拉电流为 60 mA – – – 0.80 输入低电平电压 VOH5 VOH6 VOH7 VOH8 VOH9 VOH10 VOL VIL VIH VH 4 输入高电平电压 – 2.00 V V V V V V V V V – – V 输入迟滞电压 – – 80 – mV IIL 输入漏电流 （绝对值） – – 0.00 1 1 A CPIN 引脚电容 取决于封装和引脚 温度 = 25 °C 0.50 1.70 7 pF 置位 IO_CFG1 的位 3，以使能端口 1 输入的 低阈值电压 0.8 – – V 置位 IO_CFG1 的位 3，以使能端口 1 输入的 低阈值电压 1.4 – – V 置位 IO_CFG1 的位 3，以使能端口 1 输入的 低阈值电压 0.8 – – V 置位 IO_CFG1 的位 3，以使能端口 1 输入的 低阈值电压 1.7 – – V VILLVT3.3 已设置低阈值使能的输入低电平电压，针对 端口 1 使能 VIHLVT3.3 已设置低阈值使能的输入高电平电压，针对 端口 1 使能 VILLVT5.5 已设置低阈值使能的输入低电平电压，针对 端口 1 使能 VIHLVT5.5 已设置低阈值使能的输入高电平电压，针对 端口 1 使能 文档编号：001-93008 版本 ** 页 18/65 CY8C24X93 表 12. 2.4 V 到 3.0 V 的直流 GPIO 规范 符号 RPU 上拉电阻 – 典型值 5.60 最大值 8 单位 k VOH1 端口 2 或 3 引脚上的输出高电平电压 IOH < 10 A，所有 I/O 的最大拉电流均 VDD - 0.20 10 mA – – V VOH2 端口 2 或 3 引脚上的输出高电平电压 IOH = 0.2 mA，所有 I/O 的最大拉电流 均 10 mA VDD - 0.40 – – V VOH3 – – V – – V 1.80 2.10 V – – V – 0.75 V VIL 端口 0 或 1 引脚上的输出高电平电压， IOH < 10 A，所有 I/O 的最大拉电流均 VDD - 0.20 10 mA 已禁用端口 1 的 LDO 稳压器 IOH = 2 mA，所有 I/O 的最大拉电流为 VDD - 0.50 输出高电平电压 端口 0 或 1 引脚，端口 1 的 LDO 稳压 10 mA 器被禁用 1.50 端口 1 引脚上的输出高电平电压 IOH < 10 A，VDD > 2.4 V，所有 I/O 的 ，已使能 1.8 V 输出的 LDO 最大拉电流为 20 mA 1.20 端口 1 引脚上的输出高电平电压 IOH = 1 mA，VDD > 2.4 V，所有 I/O 的 ，已使能 1.8 V 输出的 LDO 最大拉电流为 20 mA – 输出低电平电压 IOL = 10 mA，偶数端口引脚 （例如， P0[2] 和 P1[4]）的最大灌电流为 30 mA ；奇数端口引脚（例如 P0[3] 和 P1[5]） 的最大灌电流为 30 mA – – 输入低电平电压 – 0.72 V VIH VOH4 VOH5A VOH6A VOL 说明 条件 最小值 4 输入高电平电压 – 1.40 – VH 输入迟滞电压 – – 80 – mV V IIL 输入漏电流 （绝对值） – – 1 1000 nA 0.50 1.70 7 pF 已设置低阈值使能的输入低电平电压， 置位 IO_CFG1 的位 3，以使能端口 1 输 针对端口 1 使能 入的低阈值电压 0.7 – – V VIHLVT2.5 已设置低阈值使能的输入高电平电压， 置位 IO_CFG1 的位 3，以使能端口 1 输 针对端口 1 使能 入的低阈值电压 1.2 – – V CPIN 引脚上的电容负载 VILLVT2.5 文档编号：001-93008 版本 ** 取决于封装和引脚 温度 = 25 °C 页 19/65 CY8C24X93 表 13. 1.71 V 到 2.4 V 的直流 GPIO 规范 符号 RPU 上拉电阻 说明 – 条件 VOH1 端口 2 或 3 引脚上的输出高电平电压 VOH2 端口 2 或 3 引脚上的输出高电平电压 VOH3 输出高电平电压 端口 0 或 1 引脚，端口 1 的 LDO 稳压 器被禁用 VOH4 最小值 4 典型值 5.60 最大值 8 单位 k IOH = 10 A，所有 I/O 引脚上的最大拉 VDD – 0.20 电流为 10 mA IOH = 0.5 mA，所有 I/O 引脚上的最大 VDD – 0.50 拉电流为 10 mA IOH = 100 A，所有 I/O 引脚上的最大 VDD – 0.20 拉电流为 10 mA – – V – – V – – V 输出高电平电压 端口 0 或 1 引脚，已禁用端口 1 的 LDO 稳压器 IOH = 2 mA，所有 I/O 引脚上的最大拉 VDD – 0.50 电流为 10 mA – – V VOL 输出低电平电压 – – 0.40 V VIL 输入低电平电压 IOL = 5 mA，在偶数端口引脚 （例如 P0[2] 和 P1[4]）上，最大灌电流为 20 mA ；在奇数端口引脚 （例如 P0[3] 和 P1[5]）上，最大灌电流为 30 mA。 – – – 0.30 × VDD V VIH 输入高电平电压 – 0.65 × VDD – – V VH 输入迟滞电压 – – 80 – mV IIL 输入漏电流 （绝对值） – – 1 1000 nA CPIN 引脚上的电容负载 取决于封装和引脚 温度 = 25 °C 0.50 1.70 7 pF 表 14. GPIO 灌电流和拉电流规范 供电 电压 模式 每个 I/O 的端口 1 （最大值） 每个 I/O 的 端口 2/3/4 （最 大值） 偶数引脚的总电流 （最大值） 1.71 – 2.4 灌电流 5 5 20 2.4 – 3.0 3.0 – 5.0 拉电流 2 灌电流 10 10 拉电流 2 0.2 灌电流 25 25 拉电流 5 0.5 1 10 奇数引脚的总电流 （最大值） 单位 30 mA [31] 30 mA 30 10[31] 60 60 20 [31] mA mA mA mA 注释： 31. 总电流 （奇数 + 偶数端口） 文档编号：001-93008 版本 ** 页 20/65 CY8C24X93 直流模拟复用器总线规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 15. 直流模拟复用器总线规范 符号 RSW 通用模拟总线的开关电阻 说明 – 条件 最小值 – 典型值 – 最大值 800 单位 RGND VSS 的初始化开关电阻 – – – 800 用于测量 RSW 和 RGND 的最大引脚电压为 1.8 V 直流低功耗比较器规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 16. 直流电压比较器规范 符号 VLPC 低功耗电压比较器 （LPC）共模 说明 ILPC LPC 供电电流 最大电压限制于 VDD – 条件 VOSLPC LPC 电压偏移 – 最小值 0.2 典型值 – 最大值 1.8 单位 V – 10 80 µA – 2.5 30 mV 比较器用户模块电气规范 （CY8C24193/493） 下表列出了许可的最大和最小规范。除非另有声明，否则这些规范适用于整个器件电压和温度工作范围：–40 °C TA 85 °C，1.71 V VDD 5.5 V。 表 17. 电压比较器用户模块电气规范 符号 TCOMP 说明 比较器响应时间 条件 50 mV 过驱动 最小值 – 典型值 70 最大值 100 单位 ns 偏移 有效范围为 0.2 V 到 1.5 V – 2.5 30 mV 电流 平均直流电流， 50 mV 过驱动 – 20 80 µA 供电电压 > 2 V 电源抑制比 – 80 – dB 供电电压 < 2 V 电源抑制比 – – 40 – dB 0.2 1.5 V PSRR 输入范围 文档编号：001-93008 版本 ** 页 21/65 CY8C24X93 ADC 电气规范 （CY8C24193/493） 表 18. ADC 用户模块电气规范 符号 说明 最小值 典型值 最大值 单位 – 0 – VREFADC V 输入电容 – – – 5 pF 输入电阻 8 位、 9 位或 10 位分辨率的等 1/（500fF × 1/ （400fF 1/（300fF × 效开关电容输入电阻 数据时钟） × 数据时 数据时钟） 钟） 参考值 VREFADC ADC 参考电压 – 1.14 – 1.26 V 转换速率 FCLK 数据时钟 该时钟源是芯片的内部主振荡 器。有关准确度的信息，请参 考 第 25 页上的交流芯片级规 范 2.25 – 6 MHz S8 8 位采样率 数据时钟设置为 6 MHz。采样 率 = 0.001/ （2^ 分辨率 / 数据 时钟） – 23.43 – ksps S10 10 位采样率 数据时钟设置为 6 MHz。采样 率 = 0.001/ （2^ 分辨率 / 数据 时钟） – 5.85 – ksps 直流精度 RES 分辨率 8 – 10 –1 – +2 位 LSB 输入 VIN 输入电压范围 CIIN RIN 条件 DNL 差分非线性度 可设置为 8、 9 或 10 位 – INL 积分非线性度 – –2 – +2 LSB 8 位分辨率 0 3.20 19.20 LSB 10 位分辨率 0 12.80 76.80 LSB – +5 %FSR 2.60 mA EOFFSET 偏移误差 EGAIN 增益误差 适用于任何分辨率 –5 电源 IADC 工作电流 – – 2.10 PSRR 电源抑制比 PSRR （VDD > 3.0 V） – 24 – dB PSRR （VDD < 3.0 V） – 30 – dB 文档编号：001-93008 版本 ** 页 22/65 CY8C24X93 直流 POR 和 LVD 规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 19. 直流 POR 和 LVD 规范 符号 说明 条件 VPOR0 在 PSoC Designer 中选定 1.66 V VPOR1 在 PSoC Designer 中选定 2.36 V VPOR2 在 PSoC Designer 中选定 2.60 V 在启动、从 XRES 引脚进行复位或从看门 狗进行复位的过程中， VDD 必须大于或等 于 1.71 V。 VPOR3 在 PSoC Designer 中选定 2.82 V VLVD0 在 PSoC Designer 中选定 2.45 V VLVD1 在 PSoC Designer 中选定 2.71 V VLVD2 在 PSoC Designer 中选定 2.92 V VLVD3 最小值 1.61 典型值 最大值 1.66 1.71 – 2.36 2.41 – 2.60 2.66 – 2.82 2.95 2.40 2.45 2.51 2.64[46] 2.71 2.78 2.85[47] 2.92 2.99 在 PSoC Designer 中选定 3.02 V 2.95[48] 3.02 3.09 VLVD4 在 PSoC Designer 中选定 3.13 V 3.06 3.13 3.20 VLVD5 在 PSoC Designer 中选定 1.90 V 1.84 1.90 2.32 VLVD6 在 PSoC Designer 中选定 1.80 V VLVD7 在 PSoC Designer 中选定 4.73 V – 1.75 [49] 4.62 1.80 1.84 4.73 4.83 单位 V V 直流编程规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 20. 直流编程规范 符号 说明 VDDIWRITE 闪存写操作的供电电压 IDDP 编程或验证期间的供电电流 VILP 编程或验证期间的输入低电平电 压 VIHP 编程或验证期间的输入高电平电 压 IILP 编程或验证过程中在 P1[0] 或 P1[1] 上使用 VILP 电压时的输入 电流 IIHP 编程或验证过程中在 P1[0] 或 P1[1] 上使用 VIHP 电压时的输入 电流 VOLP 编程或验证期间的输出低电平电 压 VOHP 编程或验证器件的输出高电平电 压 FlashENPB 闪存写入次数 FlashDR 闪存数据保留 条件 – – 请参见相关的 第 33 页上的直流 GPIO 规 范 （CY8C24093/293/393/693） 请参见相关的 第 33 页上的直流 GPIO 规 范 （CY8C24093/293/393/693） 驱动内部下拉电阻 驱动内部下拉电阻 请参见相关的第 33 页上的直流 GPIO 规 范（CY8C24093/293/393/693）。VDD > 3 V 时，请使用第 33 页上的表 36 中的 VOH4。 每个区块的擦 / 写循环次数 遵循最大闪存写入周期；环境温度为 55 °C 最小值 1.71 – – 典型值 – 5 – 最大值 5.25 25 VIL 单位 V mA V VIH – – V – – 0.2 mA – – 1.5 mA – – VSS + 0.75 V VOH – VDD V 50,000 20 – – – – – 年 注释 32. 对于下降的供应电源，始终比 VPPOR1 电压大 50 mV 以上。 33. 对于下降的供应电源，始终比 VPPOR2 电压大 50 mV 以上。 34. 对于下降的供应电源，始终比 VPPOR3 电压大 50 mV 以上。 35. 对于下降的供应电源，始终比 VPPOR0 电压大 50 mV 以上。 文档编号：001-93008 版本 ** 页 23/65 CY8C24X93 直流 I2C 规范 （CY8C24193/493） 下表分别列出了以下电压和温度范围内许可的最大和最小规范：3.0 V-5.5 V 和 –40 °C TA 85 °C， 2.4 V-3.0 V 和 –40 °C TA 85°C，或 1.71 V-2.4 V 和 –40 °C TA 85 °C。典型参数适用于 25 °C 且电压为 5 V 和 3.3 V 的情况，这些参数仅供设计指导之用。 表 21. 直流 I2C 规范 [36] 符号 VILI2C VIHI2C 说明 输入低电平 输入高电平 条件 3.1 V ≤ VDD ≤ 5.5 V 最小值 – 典型值 – 最大值 单位 0.25 × VDD V 2.5 V ≤ VDD ≤ 3.0 V – – 0.3 × VDD V 1.71 V ≤ VDD ≤ 2.4 V – – 0.3 × VDD V 1.71 V ≤ VDD ≤ 5.5 V 0.65 × VDD – VDD + 0.7 V[37] V 屏蔽驱动器直流规范 （CY8C24193/493） 下表分别列出了以下电压和温度范围内许可的最大和最小规范：3.0 V-5.5 V 和 –40 °C TA 85 °C，2.4 V-3.0 V 和 –40 °C TA 85 °C，或 1.71 V-2.4 V 和 –40 °C TA 85 °C。典型参数适用于 25 °C 且电压为 5 V 和 3.3 V 的情况，这些参数仅供设计指导之用。 表 22. 屏蔽驱动器直流规范 VRef 符号 说明 参考缓冲器输出 条件 1.7 V VDD 5.5 V 最小值 0.942 典型值 – 最大值 1.106 单位 V VRefHi 参考缓冲器输出 1.7 V VDD 5.5 V 1.104 – 1.296 V 直流 IDAC 规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 23. 直流 IDAC 规范 （8 位 IDAC） 符号 IDAC_DNL IDAC_DNL IDAC_Current 说明 差分非线性度 最小值 –1 典型值 – 最大值 1 单位 LSB 积分非线性度 –2 – 2 LSB 注释： 范围 = 4x 138 – 169 µA DAC 设置 = 127 dec 范围 = 8x 138 – 169 µA DAC 设置 = 64 dec 表 24. 直流 IDAC 规范 （7 位 IDAC） 符号 IDAC_DNL 差分非线性度 说明 最小值 –1 典型值 – 最大值 1 单位 LSB 注释： IDAC_DNL 积分非线性度 –2 – 2 LSB IDAC_Current 范围 = 4x 137 – 168 µA DAC 设置 = 127 dec 范围 = 8x 138 – 169 µA DAC 设置 = 64 dec 注释 36. I2C 接口上的上拉电阻不能与比 CY8C24x93 供应电压大 0.7 V 的电压相连接。更多信息，请查看 CY8C24x93 芯片勘误表文档。 37. 请参考 CY8C24x93 系列的第 6 项。 文档编号：001-93008 版本 ** 页 24/65 CY8C24X93 交流芯片级规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 25. 交流芯片级规范 符号 最小值 典型值 最大值 单位 24 MHz 的 IMO 频率 – 22.8 24 25.2 MHz 12 MHz 的 IMO 频率 – 11.4 12 12.6 MHz FIMO6 6 MHz 的 IMO 频率 – 5.7 6.0 6.3 MHz FCPU FIMO24 FIMO12 说明 条件 CPU 频率 – 0.75 – 25.20 MHz F32K1 ILO 频率 – 15 32 50 kHz F32K_U 未调整的 ILO 频率 – 13 32 82 kHz DCIMO IMO 的占空比 – 40 50 60 % DCILO ILO 的占空比 – 40 50 60 % SRPOWER_UP 电源压摆率 上电期间的 VDD 压摆率 – – 250 V/ms tXRST 上电时的外部复位脉宽 供电电压有效后 1 – – ms tXRST2 上电后的外部复位脉宽 [50] 在器件启动后使用 10 – – s 6 MHz IMO 周期间抖动 （RMS） – – 0.7 6.7 ns 6 MHz IMO 长期 N 周期间抖动 (RMS) ； N = 32 – – 4.3 29.3 ns 6 MHz IMO 期间抖动 (RMS) – – 0.7 3.3 ns 12 MHz IMO 周期间抖动 （RMS） – – 0.5 5.2 ns 12 MHz IMO 长期 N 周期间抖动 (RMS) ； N = – 32 – 2.3 5.6 ns 12 MHz IMO 期间抖动 （RMS） – – 0.4 2.6 ns 24 MHz IMO 周期间抖动 （RMS） – – 1.0 8.7 ns 24 MHz IMO 长期 N 周期间抖动 (RMS) ； N = – 32 – 1.4 6.0 ns – – 0.6 4.0 ns tJIT_IMO [39] 24 MHz IMO 时间抖动 （RMS） 注释： 38. 编程器件时，所需的 XRES 最小脉冲长度会变长 （请参见第 42 页上的表 55）。 39. 更多有关信息，请参考赛普拉斯抖动规范应用笔记 了解赛普拉斯时序产品的抖动规范数据手册 — AN5054。 文档编号：001-93008 版本 ** 页 25/65 CY8C24X93 交流通用 I/O 固件规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 26. AC GPIO 规范 符号 FGPIO 说明 最小 值 0 条件 GPIO 工作频率 正常强驱动模式，端口 0、 1 0 tRISE23 上升时间，强驱动模式， Cload = 50 pF 端口 2 或 3 tRISE23 上升时间，强驱动模式低电源，Cload = 50 pF，端口 2 或 3 L tRISE01 上升时间，强驱动模式， Cload = 50 pF 端口 0 或 1 tRISE01 上升时间，强驱动模式低电源，Cload = 50 pF，端口 0 或 1 L tFALL 下降时间，强驱动模式， Cload = 50 pF 所有端口 tFALLL 下降时间，强驱动模式低电源， Cload = 50 pF，所有端口 典型 最大值 单位 值 – 1.71 V <VDD < 2.40 V MHz 时频率为 6 MHz， – 2.40 V < VDD< 5.50 V 时频率 MHz 为 12 MHz – 80 ns VDD = 3.0 - 3.6 V，10% 到 90% 15 VDD = 1.71 - 3.0 V， 10% 到 90% 15 – 80 ns VDD = 3.0-3.6 V， 10% 到 90% 已使能或禁用 LDO VDD = 1.71-3.0 V，10% 到 90% 已使能或禁用 LDO VDD = 3.0-3.6 V， 10% 到 90% 10 – 50 ns 10 – 80 ns 10 – 50 ns VDD = 1.71-3.0 V，10% 到 90% 10 – 70 ns 图 8. 通用 I/O 时序图 90% GPIO Pin Output Voltage 10% TRise23 TRise01 TRise23L TRise01L TFall TFallL 交流比较器规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 27. 交流低功耗电压比较器规范 符号 tLPC 说明 最小值 – 典型值 – 最大值 100 单位 ns 频率 （外部振荡器频率） – 最小值 0.75 典型值 – 最大值 25.20 单位 MHz 高电平周期 – 20.60 – 5300 ns 低电平周期 – 20.60 – – ns 从给 IMO 上电到切换的时间 – 150 – – s 比较器响应时间， 50 mV 过驱动 条件 50 mV 过驱动不包括偏移电压。 交流外部时钟规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 28. 交流外部时钟规范 符号 FOSCEXT 说明 文档编号：001-93008 版本 ** 条件 页 26/65 CY8C24X93 交流编程规范 （CY8C24193/493） 图 9. 交流波形 SCLK (P1[1]) T FSCLK T RSCLK SDATA (P1[0]) TSSCLK T HSCLK TDSCLK 下表列出了在整个电压和温度范围内许可的最大和最小规范。 表 29. 交流编程规范 符号 tRSCLK tFSCLK tSSCLK tHSCLK FSCLK tERASEB tWRITE tDSCLK tDSCLK3 tDSCLK2 tXRST3 tXRES tVDDWAIT tVDDXRES tPOLL tACQ tXRESINI 说明 SCLK 的上升时间 SCLK 的下降时间 从数据建立时间到 SCLK 的下降沿的时间 从 SCLK 下降沿开始后的数据保持时间 SCLK 的频率 闪存擦除时间 （区块） 闪存区块写时间 从 SCLK 下降沿开始后的数据输出延迟时间 从 SCLK 下降沿开始后的数据输出延迟时间 从 SCLK 下降沿开始后的数据输出延迟时间 上电后的外部复位脉宽 XRES 脉冲长度 VDD 稳定到等待和轮询拖延的时间 VDD 稳定到 XRES 事件生效的延迟时间 SDAT 为高脉冲的时间 VDD 上升获取事件后的 “ 关键窗口 ” 时 间，基于 256 个 ILO 时钟周期。 基于 8 个 ILO 时钟周期， XRES 事件后的 “ 关键窗口 ” 时间。 文档编号：001-93008 版本 ** 条件 – – – – – – – 3.6 < VDD 3.0 VDD 3.6 1.71 VDD 3.0 退出睡眠模式时需要进入编程模式 – – – – – – 最小值 1 1 40 40 0 – – – – – 300 300 0.1 14.27 0.01 3.20 98 典型值 最大值 – 20 – 20 – – – – – 8 – 18 – 25 – 60 – 85 – 130 – – – – – 1 – – – 200 – 19.60 – 615 单位 ns ns ns ns MHz ms ms ns ns ns s s ms ms ms ms s 页 27/65 CY8C24X93 交流 I2C 规范 （CY8C24193/493） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 30. I2C SDA 和 SCL 引脚的交流特性 符号 fSCL tHD;STA tLOW tHIGH tSU;STA tHD;DAT[40] tSU;DAT tSU;STO tBUF tSP 说明 SCL 时钟频率 （重复） START 条件的保持时间。经过此时间段后，会生成第一个时钟脉冲 SCL 时钟的低电平周期 SCL 时钟的高电平周期 重复 START 条件的建立时间 数据保持时间 数据建立时间 STOP 条件的建立时间 STOP 和 START 条件之间的总线空闲时间 输入滤波器抑制的尖峰脉宽 标准模式 快速模式 最小 最大值 最小值 最大 值 值 0 100 0 400 – 0.6 – 4.0 – 1.3 – 4.7 – 0.6 – 4.0 – 0.6 – 4.7 3.45 20 0.90 20 – 100[53] – 250 – 0.6 – 4.0 – 1.3 – 4.7 – – 0 50 单位 kHz µs µs µs µs µs ns µs µs ns 图 10. I2C 总线在快速 / 标准模式下的时序定义 注释 40. 如要在发生 I2C 硬件地址匹配事件时从睡眠模式下唤醒， I2C 接口需要 SDA 线上具有与 SCL 下降沿相对应的 20 ns 保持时间。更多信息，请查看 CY8C24x93 芯 片勘误表文档。 41. 快速模式 I2C 总线器件可以用于标准模式 I2C 总线系统，但必须满足 tSU:DAT 250 ns 的要求。如果器件没有延长 SCL 信号的低电平周期，这种情况会自动发生。 如果此类器件延长 SCL 信号的低电平周期，则它必须在 SCL 线路被释放前的 trmax + tSU;DAT = 1000 + 250 = 1250 ns （根据标准模式 I2C 总线规范）时间内将下一 个数据位输出到 SDA 线路。 文档编号：001-93008 版本 ** 页 28/65 CY8C24X93 表 31. SPI 主接口交流规范 FSCLK 符号 SCLK 时钟频率 说明 条件 VDD 2.4 V VDD < 2.4 V 最小值 – – 典型值 – – 最大值 6 3 单位 MHz MHz DC SCLK 占空比 – – 50 – % tSETUP MISO 到 SCLK 的建立时间 VDD 2.4 V VDD < 2.4 V 60 100 – – – – ns ns tHOLD tOUT_VAL SCLK 到 MISO 的保持时间 – 40 – – ns 从 SCLK 到 MOSI 有效的时间 – – – 40 ns tOUT_H MOSI 为高电平的时间 – 40 – – ns 图 11. SPI 主接口模式 0 和 2 SPI Master, modes 0 and 2 1/FSCLK THIGH TLOW SCLK (mode 0) SCLK (mode 2) TSETUP MISO (input) THOLD LSB MSB TOUT_SU TOUT_H MOSI (output) 图 12. SPI 主接口模式 1 和 3 SPI Master, modes 1 and 3 1/FSCLK THIGH TLOW SCLK (mode 1) SCLK (mode 3) TSETUP MISO (input) THOLD TOUT_SU MOSI (output) 文档编号：001-93008 版本 ** LSB MSB TOUT_H MSB LSB 页 29/65 CY8C24X93 表 32. SPI 从接口交流规范 符号 FSCLK tLOW tHIGH tSETUP tHOLD tSS_MISO tSCLK_MISO tSS_HIGH tSS_CLK tCLK_SS 说明 SCLK 时钟频率 SCLK 为低电平的时间 SCLK 为高电平的时间 从 MOSI 到 SCLK 的建立时间 从 SCLK 到 MOSI 的保持时间 SS 为高电平到 MISO 有效的时间 从 SCLK 到 MISO 有效的时间 SS 为高电平的时间 从 SS 为低电平到第一个 SCLK 的时间 从最后一个 SCLK 到 SS 为高电平的时间 条件 最小值 – 42 42 30 50 – – 50 2/SCLK 2/SCLK – – – – – – – – – – 典型值 – – – – – – – – – – 最大值 4 – – – – 153 125 – – – 单位 MHz ns ns ns ns ns ns ns ns ns 图 13. SPI 从接口模式 0 和 2 SPI Slave, modes 0 and 2 TSS_HIGH TCLK_SS TSS_CLK /SS 1/FSCLK THIGH TLOW SCLK (mode 0) SCLK (mode 2) TOUT_H TSS_MISO MISO (output) TSETUP MOSI (input) THOLD LSB MSB 图 14. SPI 从接口模式 1 和 3 SPI Slave, modes 1 and 3 TSS_CLK TCLK_SS /SS 1/FSCLK THIGH TLOW SCLK (mode 1) SCLK (mode 3) TOUT_H TSCLK_MISO TSS_MISO MISO (output) MSB TSETUP MOSI (input) 文档编号：001-93008 版本 ** LSB THOLD MSB LSB 页 30/65 CY8C24X93 电气规范 （CY8C24093/293/393/693） 本节介绍了 CY8C24093/293/393/693 PSoC 器件的直流和交流电器规范。如需要最新的电气规范，请访问 http://www.cypress.com/psoc 网站，以确保您拥有最新的数据手册。 图 15. 电压与 CPU 频率 5.5V Vdd Voltage li d ng Va rati n e io Op Reg 1.71V 750 kHz 3 MHz CPU 24 MHz Frequency 最大绝对额定值 （CY8C24093/293/393/693） 超过最大额定值可能会缩短器件的使用寿命。用户指导未经过测试。 表 33. 最大绝对额定值 符号 说明 TSTG 存放温度 VDD 条件 最小值 –55 典型 值 +25 最大值 单位 +125 °C 与 VSS 相对的供电电压 存放温度越高，数据保留时间就越短。推荐 的存放温度为 +25 °C ± 25 °C。存放温度长期 保持在 85 °C 以上会降低可靠性。 – –0.5 – +6.0 V VIO 直流输入电压 – VSS – 0.5 – VDD + 0.5 V VIOZ[42] 应用于三态的直流电压 – VSS – 0.5 – VDD + 0.5 V IMIO 任意端口引脚的最大电流 – –25 – +50 mA ESD 静电放电电压 人体模型 ESD 2000 – – V – – 200 mA 最小值 典型 值 – 最大值 单位 +85 °C 70 °C +100 °C LU 符合 JESD78 标准 栓锁电流 工作温度 （CY8C24093/293/393/693） 表 34. 工作温度 符号 说明 条件 TA 环境温度 – –40 TC 商业级温度范围 – 0 TJ Die 工作温度 从环境到裸片的温度上升因封装不同而不一 样。请参考 第 49 页上的热阻抗。用户必须限 制功耗，以便满足此要求。 –40 – 注释： 42. Port1 引脚在 I/O 配置为高阻模式且引脚输入电压高于 VDD 时具有热插拔能力。 文档编号：001-93008 版本 ** 页 31/65 CY8C24X93 直流芯片级规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 35. 直流芯片级规范 符号 VDD [43、 44、 45] 说明 供电电压 VDDUSB[43、 44、 45] 工作电压 条件 最小值 典型值 最大值 单位 无 USB 活动。请参考表格 第 37 页上的 直流 POR 和 LVD 规范 （CY8C24093/293/393/693） 1.71 – 5.50 V USB 活动，已启用 USB 稳压器 4.35 – 5.25 V USB 活动，已绕过 USB 稳压器 3.15 3.3 3.60 V IDD24 供电电流， IMO = 24 MHz 条件为：VDD 3.0 V， TA = 25 °C， CPU = 24 MHz。无 I/O 拉电流 – – 4.00 mA IDD12 供电电流， IMO = 12 MHz 条件为：VDD 3.0 V， TA = 25 °C， CPU = 12 MHz. 无 I/O 拉电流 – – 2.60 mA IDD6 供电电流， IMO = 6 MHz 条件为：VDD 3.0 V， TA = 25 °C， CPU = 6 MHz。无 I/O 拉电流 – – 1.80 mA ISB0 深度睡眠电流 VDD 3.0 V， TA = 25 °C， I/O 稳压被关 闭 – 0.10 1.05 A ISB1 带 POR、 LVD 和睡眠定时器的 VDD 3.0 V， TA = 25 °C， I/O 稳压被关 待机电流 闭 – 1.07 1.50 A ISBI2C I2C 被使能时的待机电流 – 1.64 – A 条件为：VDD = 3.3 V，TA = 25 °C，CPU = 24 MHz 注释 43. 当 VDD 电压保持在 1.71 V - 1.9 V 范围内的时长超过 50 µs 时，从 1.71 V-1.9 V 范围移至 2 V 以上的转换率必须慢于 1 V/500 µs，以避免触发 POR。除此之外，其 他所有电压范围或跳变的转换速率仅受 SRPOWER_UP 参数的限制。 44. 如果在待机睡眠模式下断电，为正确检测并从 VDD 掉电情况中恢复，必须执行以下操作： a.断电前，退出睡眠模式。 b.确保在 VDD 下降至 100 mV 以下后再重新上电。 c.设置 OSC_CR0 寄存器中的 No Buzz 位，以在睡眠时为电压监测电路持续供电。 d.升高蜂鸣器速率以确保捕获 VDD 下降沿。通过 SLP_CFG 寄存器中的 PSSDC 位来配置该速率。 有关参考寄存器的信息，请查看 CY8C24x93 技术参考手册。在深度睡眠模式下，额外低电压监测电路支持在沿速率慢于 1V/ms 时检测 VDD 掉电情况。 45. 对于 USB 模式，总线供电应用的 VDD 供电最好限制于 4.35 V–5.35 V。对于自供电应用， VDD 最好为 3.15 V–3.45 V。 文档编号：001-93008 版本 ** 页 32/65 CY8C24X93 直流 GPIO 规范 （CY8C24093/293/393/693） 下表分别列出了以下电压和温度范围内许可的最大和最小规范：3.0 V-5.5 V 和 –40 °C TA 85 °C，2.4 V-3.0 V 和 –40 °C TA 85 °C，或 1.71 V-2.4 V 和 –40 °C TA 85 °C。典型参数适用于 25°C 且电压为 5 V 和 3.3 V 的情况，仅供设计指导之用。 表 36. 3.0 V 到 5.5 V 的直流 GPIO 规范 RPU 上拉电阻 – 4 典型 值 5.60 VOH1 输出高电平电压 端口 2 或 3 或 4 引脚 IOH < 10 A，所有 I/O 的最大拉电流为 10 mA VDD – 0.20 – – V VOH2 输出高电平电压 端口 2 或 3 或 4 引脚 IOH = 1 mA，所有 I/O 的最大拉电流为 20 mA VDD – 0.90 – – V VOH3 输出高电平电压 端口 0 或 1 引脚，已禁用端口 1 的 LDO 稳压器 IOH < 10 A，所有 I/O 的最大拉电流为 10 mA VDD – 0.20 – – V VOH4 输出高电平电压 端口 0 或 1 引脚，已禁用端口 1 的 LDO 稳压器 IOH = 5 mA，所有 I/O 的最大拉电流为 20 mA VDD – 0.90 – – V VOH5 输出高电平电压 IOH < 10 A， VDD > 3.1 V，最多 4 个 I/O， 端口 1 引脚，已使能 3 V 输出的 LDO 稳 其拉电流为 5 mA 压器 2.85 3.00 3.30 V VOH6 输出高电平电压 IOH = 5 mA， VDD > 3.1 V，所有 I/O 的最大 端口 1 引脚，已使能 3 V 输出的 LDO 稳 拉电流为 20 mA 压器 2.20 – – V VOH7 输出高电平电压 端口 1 引脚，已使能 2.5 V 输出的 LDO IOH < 10 A，VDD > 2.7 V，所有 I/O 的最大 拉电流为 20 mA 2.35 2.50 2.75 V VOH8 输出高电平电压 端口 1 引脚，已使能 2.5 V 输出的 LDO IOH = 2 mA， VDD > 2.7 V，所有 I/O 的最大 拉电流为 20 mA 1.90 – – V VOH9 输出高电平电压 端口 1 引脚，已使能 1.8 V 输出的 LDO IOH < 10 A，VDD > 2.7 V，所有 I/O 的最大 拉电流为 20 mA 1.60 1.80 2.10 V VOH10 输出高电平电压 端口 1 引脚，已使能 1.8 V 输出的 LDO IOH = 1 mA， VDD > 2.7 V，所有 I/O 的最大 拉电流为 20 mA 1.20 – – V VOL 输出低电平电压 – – 0.75 V VIL 符号 说明 条件 最小值 最大 值 8 单位 k 输入低电平电压 IOL = 25 mA， VDD > 3.3 V，偶数端口引脚 （例如， P0[2] 和 P1[4]）的最大拉电流为 60 mA，奇 数 端 口 引 脚 （例 如， P0[3] 和 P1[5]）的最大拉电流为 60 mA – – – 0.80 V VIH 输入高电平电压 – 2.00 – – V VH 输入迟滞电压 – – 80 – mV IIL 输入漏电流 （绝对值） – – 0.001 1 A CPIN 引脚电容 取决于封装和引脚 温度 = 25 °C 0.50 1.70 7 pF VILLVT3.3 已设置低阈值使能的输入低电平电压，针 置位 IO_CFG1 的位 3，以使能端口 1 输入 对端口 1 使能 的低阈值电压 0.8 – – V VIHLVT3.3 已设置低阈值使能的输入高电平电压，针 置位 IO_CFG1 的位 3，以使能端口 1 输入 对端口 1 使能 的低阈值电压 1.4 – – V VILLVT5.5 已设置低阈值使能的输入低电平电压，针 置位 IO_CFG1 的位 3，以使能端口 1 输入 对端口 1 使能 的低阈值电压 0.8 – – V VIHLVT5.5 已设置低阈值使能的输入高电平电压，针 置位 IO_CFG1 的位 3，以使能端口 1 输入 对端口 1 使能 的低阈值电压 1.7 – – V 文档编号：001-93008 版本 ** 页 33/65 CY8C24X93 表 37. 2.4 V 到 3.0 V 直流 GPIO 规范 RPU 上拉电阻 – 4 典型 值 5.60 VOH1 输出高电平电压 端口 2 或 3 或 4 引脚 IOH < 10 A，所有 I/O 的最大拉电流为 10 mA VDD – 0.20 – – V VOH2 输出高电平电压 端口 2 或 3 或 4 引脚 IOH = 0.2 mA，所有 I/O 的最大拉电流为 10 VDD – 0.40 mA – – V VOH3 IOH < 10 A，所有 I/O 的最大拉电流为 10 输出高电平电压 端口 0 或 1 引脚，已禁用端口 1 的 LDO mA 稳压器 VDD – 0.20 – – V VOH4 输出高电平电压 IOH = 2 mA，所有 I/O 的最大拉电流为 10 端口 0 或 1 引脚，端口 1 的 LDO 稳压器 mA 被禁用 VDD – 0.50 – – V VOH5A 输出高电平电压 IOH < 10 A，VDD > 2.4 V，所有 I/O 的最大 端口 1 引脚， 1.8 V 输出的 LDO 被使能 拉电流为 20 mA 1.50 1.80 2.10 V VOH6A 输出高电平电压 IOH = 1 mA，VDD > 2.4 V，所有 I/O 的最大 端口 1 引脚， 1.8 V 输出的 LDO 被使能 拉电流为 20 mA 1.20 – – V VOL 输出低电平电压 – – 0.75 V VIL 输入低电平电压 IOL = 10 mA，在偶数端口引脚 （例如 P0[2] 和 P1[4]）上，最大灌电流为 30 mA ；在奇数端口引脚 （例如 P0[3] 和 P1[5]） 上，最大灌电流为 30 mA – – – 0.72 V 符号 说明 条件 最小值 最大 值 8 单位 k VIH 输入高电平电压 – 1.40 – VH 输入迟滞电压 – – 80 – mV IIL 输入漏电流 （绝对值） – – 1 1000 nA CPIN 引脚上的电容负载 取决于封装和引脚温度 = 25 °C 0.50 1.70 7 pF VILLVT2.5 已设置低阈值使能的输入低电平电压， 针对端口 1 使能 置位 IO_CFG1 的位 3，以使能端口 1 输入 的低阈值电压 0.7 – – V VIHLVT2.5 已设置低阈值使能的输入高电平电压， 针对端口 1 使能 置位 IO_CFG1 的位 3，以使能端口 1 输入 的低阈值电压 1.2 – – V V 表 38. 1.71 V 到 2.4 V 直流 GPIO 规范 符号 RPU 说明 条件 最小值 最大值 单位 上拉电阻 – 8 k VOH1 输出高电平电压 端口 2 或 3 或 4 引脚 IOH = 10 A，所有 I/O 的最大拉电流为 VDD – 0.20 10 mA – – V VOH2 输出高电平电压 端口 2 或 3 或 4 引脚 IOH = 0.5 mA，所有 I/O 的最大拉电流 VDD – 0.50 为 10 mA 输出高电平电压 IOH = 100 A，所有 I/O 的最大拉电流 VDD – 0.20 端口 0 或 1 引脚，端口 1 的 LDO 稳压器 为 10 mA 被禁用 IOH = 2 mA，所有 I/O 的最大拉电流为 VDD – 0.50 输出高电平电压 端口 0 或 1 引脚，已禁用端口 1 的 LDO 10 mA 稳压器 – 输出低电平电压 IOL = 5 mA，在偶数端口引脚 （例如 P0[2] 和 P1[4]）上，最大灌电流为 20 mA ；在奇数端口引脚 （例如 P0[3] 和 P1[5]）上，最大灌电流为 30 mA。 – – V – – V – – V – 0.40 V VOH3 VOH4 VOL 文档编号：001-93008 版本 ** 4 典型 值 5.60 页 34/65 CY8C24X93 表 38. 1.71 V 到 2.4 V 直流 GPIO 规范 （续） 符号 说明 条件 典型 最大值 单位 值 V – 0.30 × VDD 最小值 VIL 输入低电平电压 – – VIH 输入高电平电压 – 0.65 × VDD – – V VH 输入迟滞电压 – – 80 – mV IIL 输入漏电流 （绝对值） – – 1 1000 nA CPIN 引脚上的电容负载 取决于封装和引脚 温度 = 25 °C 0.50 1.70 7 pF 最小值 900 典型值 – 最大值 1575 单位 1425 – 3090 2.8 – 3.6 V 0.3 V 表 39. 直流特性 — USB 接口 符号 RUSBI USB D+ 上拉电阻 说明 有空闲总线 条件 RUSBA USB D+ 上拉电阻 VOHUSB 静态输出高电平 接收流量时 – VOLUSB 静态输出低电平 – – – VDI 差分输入灵敏度 – 0.2 – VCM 差分输入共模范围 – 0.8 – 2.5 V VSE 单端接收器阈值 – 0.8 – 2.0 V CIN 收发器电容 – – – 50 pF IIO 高阻状态数据线漏电 –10 – +10 A RPS2 PS/2 上拉电阻 在 D+ 或 D- 线上 – 3000 5000 7000 REXT 外部 USB 串联电阻 与每个 USB 引脚串联 21.78 22.0 22.22 V 直流模拟复用器总线规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 40. 直流模拟复用器总线规范 符号 RSW 说明 通用模拟总线的开关电阻 RGND VSS 的初始化开关电阻 用于测量 RSW 和 RGND 的最大引脚电压为 1.8 V – 条件 最小值 – 典型值 – 最大值 800 单位 – – – 800 最小值 0.0 典型值 – 最大值 1.8 单位 V – 10 40 A – 3 30 mV 直流低功耗比较器规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 41. 直流电压比较器规范 符号 VLPC 低功耗电压比较器 （LPC）共模 ILPC LPC 供电电流 最大电压限制于 VDD – LPC 电压偏移 – VOSLPC 说明 文档编号：001-93008 版本 ** 条件 页 35/65 CY8C24X93 比较器用户模块电气规范 （CY8C24093/293/393/693） 下表列出了许可的最大和最小规范。除非另有声明，否则这些规范适用于整个器件电压和温度工作范围：–40 °C TA 85 °C， 1.71 V VDD 5.5 V。 表 42. 电压比较器用户模块的电气规范 符号 tCOMP 说明 电压比较器响应时间 偏移 电流 PSRR 供电电压 > 2 V 供电电压 < 2 V 输入范围 条件 最小值 – 典型值 70 最大值 100 单位 ns 有效范围为 0.2 V 到 VDD – 0.2 V – 2.5 30 mV 平均直流电流， 50 mV 过驱动 – 20 80 µA 电源抑制比 – 80 – dB 电源抑制比 – – 40 – dB 1.5 V 50 mV 过驱动 0 ADC 电气规范 （CY8C24093/293/393/693） 表 43. ADC 用户模块电气规范 符号 输入 VIN 说明 条件 最小值 典型值 最大值 单位 输入电压范围 – 0 – VREFADC V CIIN 输入电容 – – – 5 pF RIN 输入电阻 8 位、 9 位或 10 位分辨率的等效 开关电容输入电阻 参考值 VREFADC ADC 参考电压 – 1.14 – 1.26 V 转换速率 FCLK 数据时钟 该时钟源是芯片的内部主振荡器。 有关精度，请参见交流芯片级规范 2.25 – 6 MHz S8 8 位采样率 数据时钟设置为 6 MHz。采样率 = 0.001/ （2^ 分辨率 / 数据时钟） – 23.43 – ksps S10 10 位采样率 数据时钟设置为 6 MHz。采样率 = 0.001/ （2^ 分辨率 / 数据时钟） – 5.85 – ksps 直流精度 RES 分辨率 8 – 10 DNL 差分非线性度 可设置为 8 位、 9 位或 10 位 – –1 – +2 位 LSB INL 积分非线性度 – –2 – +2 LSB EOFFSET 偏移误差 8 位分辨率 0 3.20 19.20 LSB 10 位分辨率 0 12.80 76.80 LSB 1/ （500fF 1/ （400fF 1/ （300fF × 数据时 × 数据时 × 数据时 钟） 钟） 钟） EGAIN 增益误差 适用于任何分辨率 –5 – +5 %FSR 功耗 IADC 工作电流 – – 2.10 2.60 mA PSRR （VDD > 3.0 V） – 24 – dB PSRR （VDD < 3.0 V） – 30 – dB PSRR 电源抑制比 文档编号：001-93008 版本 ** 页 36/65 CY8C24X93 直流 POR 和 LVD 规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 44. 直流 POR 和 LVD 规范 符号 说明 条件 最小值 1.61 典型值 1.66 最大值 1.71 – 2.36 2.41 – 2.60 2.66 – 2.82 2.95 VPOR0 在 PSoC Designer 中选定 1.66 V VPOR1 在 PSoC Designer 中选定 2.36 V VPOR2 在 PSoC Designer 中选定 2.60 V VPOR3 在 PSoC Designer 中选定 2.82 V VLVD0 在 PSoC Designer 中选定 2.45 V 2.40 2.45 2.51 VLVD1 在 PSoC Designer 中选定 2.71 V 2.64[46] 2.71 2.78 VLVD2 在 PSoC Designer 中选定 2.92 V 2.85[47] 2.92 2.99 VLVD3 在 PSoC Designer 中选定 3.02 V 2.95[48] 3.02 3.09 VLVD4 在 PSoC Designer 中选定 3.13 V 3.06 3.13 3.20 VLVD5 在 PSoC Designer 中选定 1.90 V 1.84 1.90 2.32 VLVD6 在 PSoC Designer 中选定 1.80 V VLVD7 在 PSoC Designer 中选定 4.73 V 在启动、从 XRES 引脚复位或从看 门狗复位的过程中，VDD 必须大于 或等于 1.71 V。 – 1.75 [49] 4.62 1.80 1.84 4.73 4.83 单位 V V 直流编程规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 45. 直流编程规范 符号 VDDIWRITE IDDP VILP VIHP IILP IIHP VOLP VOHP FlashENPB FlashDR 说明 闪存写操作的供电电压 编程或验证期间的供电电流 编程或验证期间的输入低电平电 压 编程或验证期间的输入高电平电 压 编程或验证过程中在 P1[0] 或 P1[1] 上使用 VILP 电压时的输入 电流 编程或验证过程中在 P1[0] 或 P1[1] 上使用 VIHP 电压时的输入 电流 编程或验证期间的输出低电平电 压 编程或验证器件的输出高电平电 压 闪存写入次数 闪存数据保留 条件 – – 请参见相关的 第 33 页上的直流 GPIO 规范 （CY8C24093/293/393/693） 请参见相关的 第 33 页上的直流 GPIO 规范 （CY8C24093/293/393/693） 驱动内部下拉电阻 驱动内部下拉电阻 请参见相关的 第 33 页上的直流 GPIO 规范 （CY8C24093/293/393/693）。对于 VDD > 3 V，请使用第页 31 上的表 34 中的 VOH4 。 每个区块的擦 / 写循环次数 遵循最大闪存写入周期；环境温度为 55 °C 最大值 单位 1.71 – – 典型 值 – 5 – 5.25 25 VIL V mA V VIH – – V – – 0.2 mA – – 1.5 mA – – VSS + 0.75 V VOH – VDD V 50,000 20 – – – – 年 最小值 – 注释 46. 对于下降的供电电压，始终保持比 VPPOR1 电压大 50 mV 以上。 47. 对于下降的供电电压，始终保持比 VPPOR2 电压大 50 mV 以上。 48. 对于下降的供电电压，始终保持比 VPPOR3 电压大 50 mV 以上。 49. 对于下降的供电电压，始终保持比 VPPOR0 电压大 50 mV 以上。 文档编号：001-93008 版本 ** 页 37/65 CY8C24X93 直流 I2C 规范 （CY8C24093/293/393/693） 下表分别列出了以下电压和温度范围内许可的最大和最小规范：3.0 V-5.5 V 和 –40 °C TA 85 °C，2.4 V-3.0 V 和 –40 °C TA 85 °C，或 1.71 V-2.4 V 和 –40 °C TA 85 °C。典型参数适用于 25 °C 且电压为 5 V 和 3.3 V 的情况，这些参数仅供设计指导之用。 表 46. I2C 直流规范 符号 VILI2C VIHI2C 说明 输入低电平 输入高电平 条件 3.1 V ≤ VDD ≤ 5.5 V 最小值 – 典型值 – 最大值 单位 0.25 × VDD V 2.5 V ≤ VDD ≤ 3.0 V – – 0.3 × VDD V 1.71 V ≤ VDD ≤ 2.4 V – – 0.3 × VDD V 1.71 V ≤ VDD ≤ 5.5 V 0.65 × VDD – – V 直流参考缓冲器规范 （CY8C24093/293/393/693） 下表分别列出了以下电压和温度范围内许可的最大和最小规范：3.0 V-5.5 V 和 –40 °C TA 85 °C，2.4 V-3.0 V 和 –40 °C TA 85 °C，或 1.71 V-2.4 V 和 –40 °C TA 85 °C。典型参数适用于 25 °C 且电压为 5 V 和 3.3 V 的情况，这些参数仅供设计指导之用。 表 47. 直流参考缓冲器规范 VRef 符号 说明 参考缓冲器输出 条件 1.7 V ≤ VDD ≤ 5.5 V 最小值 1 典型值 – 最大值 1.05 单位 V VRefHi 参考缓冲器输出 1.7 V ≤ VDD ≤ 5.5 V 1.2 – 1.25 V 直流 IDAC 规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 48. IDAC 直流规范 符号 IDAC_DNL IDAC_INL IDAC_Gain （源） 说明 差分非线性度 积分非线性度 范围 = 0.5x 范围 = 1x 范围 = 2x 范围 = 4x 范围 = 8x 文档编号：001-93008 版本 ** 最小值 –4.5 –5 6.64 14.5 42.7 91.1 184.5 典型值 – – – – – – – 最大值 +4.5 +5 22.46 47.8 92.3 170 426.9 单位 注意： LSB LSB µA DAC 设置 = 128 dec µA µA µA DAC 设置 = 128 dec µA DAC 设置 = 128 dec 页 38/65 CY8C24X93 交流芯片级规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 49. 交流芯片级规范 符号 FIMO24 FIMO12 说明 条件 最小值 典型值 最大值 单位 24 MHz 的 IMO 频率 – 22.8 24 25.2 MHz 12 MHz 的 IMO 频率 – 11.4 12 12.6 MHz FIMO6 6 MHz 的 IMO 频率 – 5.7 6.0 6.3 MHz FCPU CPU 频率 – 0.75 – 25.20 MHz F32K1 ILO 频率 – 15 32 50 kHz F32K_U 未调整的 ILO 频率 – 13 32 82 kHz DCIMO IMO 的占空比 – 40 50 60 % DCILO ILO 的占空比 – 40 50 60 % – 250 V/ms SRPOWER_UP 电源压摆率 上电期间的 VDD 压摆率 – tXRST 上电时的外部复位脉宽 供电电压有效后 1 – – ms tXRST2 上电后的外部复位脉宽 [50] 在器件启动后使用 10 – – s tOS ECO 启动时间 – – 1 – s tJIT_IMO[51] N=32 6 MHz IMO 周期间抖动 （RMS） – 0.7 6.7 ns 6 MHz IMO 长期 N （N = 32）周期间 抖动 （RMS） – 4.3 29.3 ns 6 MHz IMO 时间抖动 （RMS） – 0.7 3.3 ns 12 MHz IMO 周期间抖动 （RMS） – 0.5 5.2 ns 12 MHz IMO 长期 N （N = 32）周期间 抖动 （RMS） – 2.3 5.6 ns 12 MHz IMO 时间抖动 （RMS） – 0.4 2.6 ns 24 MHz IMO 周期间抖动 （RMS） – 1.0 8.7 ns 24 MHz IMO 长期 N （N = 32）周期间 抖动 （RMS） – 1.4 6.0 ns 24 MHz IMO 时间抖动 （RMS） – 0.6 4.0 ns 注释 50. 编程器件时，所需的 XRES 最小脉冲长度会变长 （请参见第 42 页上的表 55）。 51. 更多信息，请参考赛普拉斯抖动规范应用笔记， 了解赛普拉斯时序产品的抖动规范数据手册 — AN5054。 文档编号：001-93008 版本 ** 页 39/65 CY8C24X93 交流 GPIO 规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 50. 交流 GPIO 规范 最小 值 0 典型 值 – 0 – VDD = 3.0 到 3.6 V， 10% 到 90% 15 – VDD = 1.71 到 3.0 V， 10% 到 90% 15 – 80 ns VDD = 3.0 到 3.6 V， 10% 到 90% 已使能或禁用 LDO 上升时间，强驱动模式低电源，Cload = VDD = 1.71 到 3.0 V， 10% 到 90% 50 pF，端口 0 或 1 已使能或禁用 LDO 下降时间，强驱动模式， Cload = 50 pF VDD = 3.0 到 3.6 V， 10% 到 90% 所有端口 10 – 50 ns 10 – 80 ns 10 – 50 ns 10 – 70 ns 符号 FGPIO tRISE23 tRISE23L tRISE01 tRISE01L tFALL tFALLL 说明 条件 GPIO 工作频率 正常强驱动模式，端口 0、 1 上升时间，强驱动模式， Cload = 50 pF 端口 2、 3 或 4 引脚 上升时间，强驱动模式低电源，Cload = 50 pF，端口 2、 3 或 4 引脚 上升时间，强驱动模式， Cload = 50 pF 端口 0 或 1 VDD = 1.71 到 3.0 V， 10% 到 90% 下降时间，强驱动模式低电源， Cload = 50 pF，所有端口 最大值 单位 MHz 1.71 V <VDD < 2.40 V 时，该频率为 6 MHz MHz 2.40 V < VDD< 5.50 V 时，该频率为 12 MHz 80 ns 图 16. 通用 I/O 时序图 90% GPIO Pin Output Voltage 10% tRISE23 tRISE01 tRISE23L tRISE01L 文档编号：001-93008 版本 ** tFALL tFALLL 页 40/65 CY8C24X93 表 51. 交流特性 — USB 数据时序 符号 tDRATE 说明 条件 最小值 12 – 0.25% 典型值 12 全速数据速率 平均比特率 tJR1 接收器抖动容差 最大值 单位 12 + 0.25% MHz 到下一次跃变 –18.5 – 18.5 ns – 9 ns tJR2 接收器抖动容差 到成对跃变 –9.0 tDJ1 FS 驱动器抖动 到下一次跃变 –3.5 – 3.5 ns – 4.0 ns tDJ2 FS 驱动器抖动 到成对跃变 –4.0 tFDEOP 差分跃变的源抖动 –2.0 – 5 ns 160.0 – 175 ns 82.0 – – ns – – 14 ns tFEOPT EOP 的源 SE0 间隔 到 SE0 跃变 – tFEOPR EOP 的接收器 SE0 间隔 – tFST 差分跃变期间内的 SE0 间隔时间 – 表 52. 交流特性 — USB 驱动器 tFR 符号 跃变上升时间 50 pF 最小值 4 典型值 – 最大值 20 单位 ns tFF 跃变下降时间 50 pF 4 – 20 ns tFRFM[52] 上升 / 下降时间匹配 – 90 – 111 % 输出信号交变电压 – 1.30 – 2.00 V 最小值 – 典型值 – 最大值 100 单位 ns 最小值 0.75 典型值 – 最大值 25.20 单位 MHz VCRS 说明 条件 交流比较器规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 53. 交流低功耗电压比较器规范 符号 tLPC 说明 条件 比较器响应时间， 50 mV 过驱动 50 mV 过驱动不包括偏移电压。 交流外部时钟规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 54. 交流外部时钟规范 符号 FOSCEXT 说明 频率 （外部振荡器频率） 条件 – 高电平周期 – 20.60 – 5300 ns 低电平周期 – 20.60 – – ns 从给 IMO 上电到切换的时间 – 150 – – s 注释： 52. 并非在所有条件下都满足 TFRFM。较低供电电压 （如低于 3.3 V 的电压）有一个拐角情况。该条件不影响 USB 通信。在电压为 3.15 V 时所测试的信号完整性显示 为良好的眼图。 文档编号：001-93008 版本 ** 页 41/65 CY8C24X93 交流编程规范 （CY8C24093/293/393/693） 图 17. 交流波形 SCLK (P1[1]) T FSCLK T RSCLK SDATA (P1[0]) TSSCLK T HSCLK TDSCLK 下表列出了在整个电压和温度范围内许可的最大和最小规范。 表 55. 交流编程规范 符号 tRSCLK tFSCLK tSSCLK tHSCLK FSCLK tERASEB tWRITE tDSCLK tDSCLK3 tDSCLK2 tXRST3 tXRES tVDDWAIT tVDDXRES tPOLL tACQ tXRESINI 说明 SCLK 的上升时间 SCLK 的下降时间 从数据建立时间到 SCLK 的下降沿的时间 从 SCLK 下降沿开始后的数据保持时间 SCLK 的频率 闪存擦除时间 （区块） 闪存区块写时间 从 SCLK 下降沿开始后的数据输出延迟时 间 从 SCLK 下降沿开始后的数据输出延迟时 间 条件 – – – – – – – 3.6 VDD 3.0 VDD 3.6 从 SCLK 下降沿开始后的数据输出延迟时 1.71 VDD 3.0 间 上电后的外部复位脉宽 退出睡眠模式后需要进入编程模 式 – XRES 脉冲长度 – VDD 稳定到等待和轮询拖延的时间 – VDD 稳定到 XRES 事件生效的延迟时间 – SDATA 为高脉冲的时间 VDD 上升获取事件后的 “ 关键窗口 ” 时 – 间，基于 256 个 ILO 时钟周期。 基于 8 个 ILO 时钟周期， XRES 事件后的 – “ 关键窗口 ” 时间。 文档编号：001-93008 版本 ** 最小值 1 1 40 40 0 – – – 典型值 – – – – – – – – 最大值 20 20 – – 8 18 25 60 单位 ns ns ns ns MHz ms ms ns – – 85 ns – – 130 ns 300 – – s 300 0.1 14.27 0.01 3.20 – – – – – – 1 – 200 19.60 s ms ms ms ms 98 – 615 s 页 42/65 CY8C24X93 交流 I2C 规范 （CY8C24093/293/393/693） 下表列出了在以下电压和温度范围内许可的最大和最小规范。 表 56. I2C SDA 和 SCL 引脚的交流特性 符号 fSCL tHD;STA tLOW tHIGH tSU;STA tHD;DAT tSU;DAT tSU;STO tBUF tSP 说明 SCL 时钟频率 START 条件的保持时间。经过此时间段后，会生成第一个时 钟脉冲 SCL 时钟的低电平周期 SCL 时钟的高电平周期 重复 START 条件的建立时间 数据保持时间 数据建立时间 STOP 条件的建立时间 STOP 和 START 条件之间的总线空闲时间 输入滤波器抑制的尖峰脉宽 标准模式 最小值 最大值 0 100 4.0 – 4.7 4.0 4.7 0 250 4.0 4.7 – – – – 3.45 – – – – 快速模式 最小值 最大值 0 400 0.6 – 1.3 0.6 0.6 0 100[53] 0.6 1.3 0 – – – 0.90 – – – 50 单位 kHz µs µs µs µs µs ns µs µs ns 图 18. I2C 总线在快速 / 标准模式下时序的定义 注释： 53. 快速模式 I2C 总线器件可以用于标准模式 I2C 总线系统，但必须满足 tSU:DAT 250 ns 的要求。如果器件没有延长 SCL 信号的低电平周期，这种情况会自动发生。 如果此类器件延长 SCL 信号的低电平周期，则它必须在 SCL 线路被释放前的 trmax + tSU;DAT = 1000 + 250 = 1250 ns （根据标准模式 I2C 总线规范）时间内将下一 个数据位输出到 SDA 线路。 文档编号：001-93008 版本 ** 页 43/65 CY8C24X93 表 57. SPI 主接口交流规范 符号 FSCLK SCLK 时钟频率 说明 VDD 2.4 V VDD < 2.4 V DC SCLK 占空比 – tSETUP MISO 到 SCLK 的建立时间 tHOLD tOUT_VAL tOUT_H 条件 最小值 – – 典型值 – – 最大值 6 3 单位 MHz MHz – 50 – % VDD 2.4 V VDD < 2.4 V 60 100 – – – – ns ns SCLK 到 MISO 的保持时间 – 40 – – ns 从 SCLK 到 MOSI 有效的时间 – – – 40 ns MOSI 为高电平的时间 – 40 – – ns 图 19. SPI 主接口模式 0 和 2 SPI Master, modes 0 and 2 1/FSCLK THIGH TLOW SCLK (mode 0) SCLK (mode 2) TSETUP MISO (input) THOLD LSB MSB TOUT_SU TOUT_H MOSI (output) 图 20. SPI 主接口模式 1 和 3 SPI Master, modes 1 and 3 1/FSCLK THIGH TLOW SCLK (mode 1) SCLK (mode 3) TSETUP MISO (input) THOLD TOUT_SU MOSI (output) 文档编号：001-93008 版本 ** LSB MSB TOUT_H MSB LSB 页 44/65 CY8C24X93 表 58. SPI 从接口交流规范 符号 FSCLK tLOW tHIGH tSETUP tHOLD tSS_MISO tSCLK_MISO tSS_HIGH tSS_CLK tCLK_SS 说明 SCLK 时钟频率 SCLK 为低电平的时间 SCLK 为高电平的时间 从 MOSI 到 SCLK 的建立时间 从 SCLK 到 MOSI 的保持时间 SS 为高电平到 MISO 有效的时间 从 SCLK 到 MISO 有效的时间 SS 为高电平的时间 从 SS 为低电平到第一个 SCLK 的时间 从最后一个 SCLK 到 SS 为高电平的时间 条件 最小值 – 42 42 30 50 – – 50 2/SCLK 2/SCLK – – – – – – – – – – 典型值 – – – – – – – – – – 最大值 4 – – – – 153 125 – – – 单位 MHz ns ns ns ns ns ns ns ns ns 图 21. SPI 从接口模式 0 和 2 SPI Slave, modes 0 and 2 TCLK_SS TSS_CLK TSS_HIGH /SS 1/FSCLK THIGH TLOW SCLK (mode 0) SCLK (mode 2) TOUT_H TSS_MISO MISO (output) TSETUP MOSI (input) THOLD LSB MSB 图 22. SPI 从接口模式 1 和 3 SPI Slave, modes 1 and 3 TSS_CLK TCLK_SS /SS 1/FSCLK THIGH TLOW SCLK (mode 1) SCLK (mode 3) TOUT_H TSCLK_MISO TSS_MISO MISO (output) MSB TSETUP MOSI (input) 文档编号：001-93008 版本 ** LSB THOLD MSB LSB 页 45/65 CY8C24X93 封装信息 本节介绍了 CY8C24X93PSoC 器件的封装规范以及每种封装的热阻。 重要说明：仿真工具在目标 PCB 上可能需要比芯片空间更大的面积。欲了解有关仿真工具尺寸的详细说明，请查看 http://www.cypress.com/design/MR10161 网站上标题为 PSoC 仿真器转接板尺寸文档。 图 23. 32 引脚 QFN （5 × 5 × 0.55 mm）LQ32 3.5 × 3.5 E 型焊盘 （Sawn）封装外形， 001-42168 001-42168 *E 文档编号：001-93008 版本 ** 页 46/65 CY8C24X93 图 24. 16 引脚 Chip On Lead （3 × 3 × 0.6 mm） LG16A/LD16A （Sawn）封装外形， 001-09116 001-09116 *H 图 25. 48 引脚 QFN （6 × 6 × 0.6 mm） LQ48A 4.6 × 4.6 E 型焊盘 （Sawn）封装外形， 001-57280 001-57280*E 文档编号：001-93008 版本 ** 页 47/65 CY8C24X93 图 26. 48 引脚 QFN （7 × 7 × 1.0 mm）LT48A 5.1 × 5.1 E 型焊盘 （SAWN）封装外形， 001-13191 001-13191 *G 重要说明 有关安装 QFN 封装的首选尺寸的信息，请参见 http://www.amkor.com/products/notes_papers/MLFAppNote.pdf 网站上提供的应用笔记。 ■ 低功耗 PSoC 器件不要求热导引脚的过孔。 ■ 文档编号：001-93008 版本 ** 页 48/65 CY8C24X93 热阻抗 表 59. 基于封装的热阻 封装 16 引脚 QFN （无中心焊盘） 32 引脚 QFN [55] 48 引脚 QFN （6 × 6 × 0.6 mm）[55] 48 引脚 QFN （7 × 7 × 1.0 mm） [55] 典型 JA [54] 33 C/W 20 C/W 25.20 C/W 18 C/W 典型 JC – – 3.04 C/W – 晶振引脚上的电容 表 60. 晶振引脚上的典型封装容值 32 引脚 QFN 封装 封装容值 3.2 pF 48 引脚 QFN 3.3 pF 回流焊规范 表 61 显示不可超过的回流焊温度限制。 表 61. 回流焊规范 最大峰值温度 （TC） 260 °C 超过 ‘TC – 5 °C’ 的最长时间 16 引脚 QFN 封装 32 引脚 QFN 260 °C 30 秒 48 引脚 QFN （6 × 6 × 0.6 mm） 260 °C 30 秒 48 引脚 QFN （7 × 7 × 1.0 mm） 260 °C 30 秒 30 秒 注释 54. TJ = TA + 功耗 × JA. 55. 要达到 QFN 封装指定的热阻抗，中心热焊盘必须焊接到 PCB 接地层。 文档编号：001-93008 版本 ** 页 49/65 CY8C24X93 开发工具选择 软件 PSoC Designer™ PSoC Designer 是 PSoC 开发软件套装的核心。这款强大的软件 被数以千计的 PSoC 开发人员用于研发 PSoC 设计已有超过 5 年 的时间。在 http://www.cypress.com 网站上免费提供了 PSoC Designer。 PSoC Programmer ■ PSoC Designer 软件 CD ■ ICE-Cube 在线仿真器 ■ CY8C29X66A 系列的 ICE Flex-Pod ■ Cat-5 适配器 ■ Mini-Eval 编程板 ■ 110 ~ 240V 电源， Euro-Plug 适配器 ■ iMAGEcraft C 编译器 （需要注册） ■ ISSP 线缆 ■ USB 2.0 线缆和蓝色 Cat-5 线缆 ■ 2 个 CY8C29466A-24PXI 28-PDIP 芯片样品 PSoC Programmer 非常灵活，它不仅可用于开发，而且还适用 于工厂编程，因此可作为独立的编程应用，也可从 PSoC Designer 中直接调用。 PSoC Programmer 软件均与 PSoC ICE-Cube 在线仿真器和 PSoC MiniProg 相兼容。在 http://www.cypress.com 网站上免费提供了 PSoC Programmer。 评估工具 开发套件 所有评估工具包均在赛普拉斯在线商店销售。更多有关 PSoC 1 套件的信息，请访问 http://www.cypress.com/?rID=63754 所有开发套件均在赛普拉斯在线商店销售。 CY3215-DK 基本开发套件 器件编程器 您可以在赛普拉斯在线商店上购买所有的器件编程器。 CY3215-DK 用于通过 PSoC Designer 进行原型设计和开发。该 套件支持在线仿真功能，其软件界面允许用户运行、暂停和单步 执行处理器，并查看特定存储器位置的内容。PSoC Designer 也 支持高级仿真功能。该套件包括： 文档编号：001-93008 版本 ** 页 50/65 CY8C24X93 订购信息 下表列出了 CY8C24X93 PSoC 器件的关键封装特性和订购代码。 表 62. PSoC 器件的关键性能和订购信息 封装 Flash SRAM 数字 I/O 模拟输入 XRES USB [56] （字节） （字节） 引脚 引脚 订购代码 ADC OCD 可以 支持 CY8C24093-24LKXI 16 引脚 QFN （3 × 3 × 0.6 mm） 8K 1K 13 13 有 无 有 否 CY8C24193-24LQXI 32 引脚 QFN （5 × 5 × 0.6 mm） 8K 1K 28 28 有 无 有 是 CY8C24293-24LQXI 32 引脚 QFN （5 × 5 × 0.6 mm） 16K 2K 28 28 有 无 有 否 CY8C24393-24LQXI 48 引脚 QFN （6 × 6 × 0.6 mm） 16K 2K 34 34 有 无 有 否 CY8C24493-24LTXI 48 引脚 QFN （7 × 7 × 1.0 mm） 32K 2K 36 36 有 有 有 是 CY8C24693-24LQXI 48 引脚 QFN （6 × 6 × 0.6 mm） 32K 2K 34 34 有 无 有 否 CY8C240093-24LTXI 48 引脚 QFN （OCD） （7 × 7 × 1.0 mm） 32K 2K 36 36 有 有 有 – 订购代码定义 CY 8 C 24 X93 – 24 XX X I X X = 空白或 T 空白 = 管子； T = 盘带封装 温度范围： I = 工业级 无铅 封装类型： LK = 16 引脚 QFN ； LQ = 32 引脚 QFN 或 48 引脚 QFN 速度等级：24 MHz 器件型号 系列代码 技术代码：C = CMOS 销售代码：8 = PSoC 公司 ID：CY = 赛普拉斯 注释： 56. 双功能数字 I/O 引脚也连接到通用模拟复用器。 文档编号：001-93008 版本 ** 页 51/65 CY8C24X93 缩略语 表 63. 本文档中使用的缩略语 （续） 表 63. 本文档中使用的缩略语 缩略语 SS 从设备选择 SSOP 紧缩小外形封装 TC 测试控制器 USB 通用串行总线 USB D+ USB 数据 + USB D– USB 数据 – WLCSP 晶圆级芯片尺寸封装 XTAL 晶振 缩略语 AC 交流 说明 ADC 模数转换器 API 应用编程接口 CMOS 互补金属氧化物半导体 CPU 中央处理单元 DAC 数模转换器 DC 直流 EOP 数据包结束 FSR 全量程范围 GPIO 通用输入 / 输出 GUI 图形用户界面 I2C 内部集成电路 ICE 在线仿真器 IDAC 数模转换器电流 ILO 内部低速振荡器 IMO 内部主振荡器 I/O 输入 / 输出 ISSP 系统内串行编程 LCD 液晶显示器 LDO 低压差 （电压调节器） LSB 最低有效位 LVD 低电压检测 MCU 微控制器单元 MIPS 每秒百万条指令 MISO 主入从出 MOSI 主出从入 MSB 最高有效位 OCD 片上调试器 POR 上电复位 PPOR 精密上电复位 PSRR 电源抑制比 PWRSYS 电源系统 PSoC® 可编程片上系统 SLIMO 内部低速主振荡器 SRAM 静态随机存取存储器 SNR 信噪比 QFN 四方扁平无引脚封装 SCL 串行 I2C 时钟 SDA 串行 I2C 数据 SDATA 串行 ISSP 数据 SPI 串行外设接口 文档编号：001-93008 版本 ** 说明 页 52/65 CY8C24X93 文档规范 参考文档 测量单位 ■ 表 64. 测量单位 ■ CY8C24x93 的系统内串行编程 （ISSP）协议 （AN2026C） ■ CY8C24x93 器件的主机源串行编程 （AN59389） 符号 测量单位 °C 摄氏度 dB 分贝 fF 飞法 g 克 Hz 赫兹 KB 1024 字节 Kbit 1024 位 KHz 千赫兹 Ksps 每秒千次采样 k 千欧 MHz 兆赫兹 M 兆欧 A 微安 F 微法 H 微亨 s 微秒 W 微瓦 mA 毫安 ms 毫秒 mV 毫伏 nA 纳安 nF 纳法 ns 纳秒 nV 纳伏 W 欧姆 pA 皮安 pF 皮法 pp 峰峰值 ppm 百万分率 ps 皮秒 sps 每秒采样数 s sigma：一个标准差 V 伏特 W 瓦特 文档编号：001-93008 版本 ** CY8C24x93 器件的技术参考手册 数字命名规范 十六进制数字中所有的字母均为大写，结尾带小写的 “h” （例 如，“14h”或“3Ah”）。十六进制数字还可以通过前缀‘0x’ 来表示 （C 编码规范）。二进制数字在结尾带小写的 ‘b’ （例 如，‘01010100b’ 或 ‘01000011b’）。不用 ‘h’、‘b’ 或 0x 来表示的数字是十进制数字。 页 53/65 CY8C24X93 术语表 交叉点连接 在任意 GPIO 组合之间通过模拟复用器总线进行的连接。 差分非线性度 在理想情况下，任何两个相邻的数字代码均与输出模拟电压相对应，二者正好相差 1 LSB。差分非线性度是测量偏离理想的 1 LSB 步长的最坏偏差情况。 保持时间 保持时间是时钟事件到来后输入到锁存器或触发器的数据必须保持稳定的时长，这是为了 确保正确锁存数据。 I2C 它是多主串行总线，用于连接低速外设到 MCU。 积分非线性度 指的是 DAC/ADC 的理想输出与实际输出电平之间的最大偏差。 栓锁电流 根据 JESD78 标准 （温度为 125 摄氏度）进行锁存测试时的电流 电源抑制比 （PSRR） PSRR 被定义为器件电源电压变化量与相应的输出电压变化量之间的比率。 建立时间 SPI 准备器件、机器、流程或系统就绪功能所需的时间。 文档编号：001-93008 版本 ** 串行外设接口是同步串行数据链接标准。 页 54/65 CY8C24X93 附录 A：CY8C24093/293/393/693 系列的芯片勘误表 本节介绍的是 CY8C24093/293/393/693 系列的勘误表。勘误表中包括勘误触发条件、影响范围、可用解决方案和芯片修订适用性。 若有任何问题，请联系您本地赛普拉斯销售代表。 CY8C24093/293/393/693 合格状态 产品状态：已量产发布。 CY8C24093/293/393/693 勘误表汇总 CY8C24093/293/393/693 数据手册 001-93008 将使用下面介绍的勘误表。 1. DoubleTimer0 ISR ■ 问题定义 在下面各种情况下，可能执行两次中断服务子程序 （ISR）：设置寄存器 0 的位 1 （B0h （PT0_CFG））以使可编程定时器 0 运行 于单触发模式；使用定时器中断从睡眠模式中唤醒器件。 ■ 受影响的参数 不对数据手册中的参数产生任何影响。 ■ 触发条件 （S） 通过启用定时器的单触发模式，并通过定时器实现从睡眠模式中唤醒来进行触发。 ■ 影响范围 ISR 可能被执行两次。 ■ 解决方案 在 ISR 中，固件通过使用语句 （如 and reg[B0h], FDh）来清除单触发位 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-93008 版本 ** 页 55/65 CY8C24X93 2. 漏掉的 GPIO 中断 ■ 问题定义 在睡眠模式下，如果同时发生 GPIO 中断和 Timer0 或睡眠定时器中断，可能会漏掉 GPIO 中断，因而相应的 GPIO ISR 也不被执行。 ■ 受影响的参数 不对数据手册中的参数产生任何影响。 ■ 触发条件 （S） 先使能睡眠模式，然后使 GPIO 中断和 Timer0 或睡眠定时器中断同时发生，可以触发该现象。 ■ 影响范围 不会执行 GPIO 中断服务子程序。 ■ 解决方案 系统的架构需要满足能够检测到漏掉 GPIO 中断的要求。例如，如果使用某个 GPIO 唤醒系统，以执行某些功能，那么，系统需要 检测该功能是否被执行，并且重新发出 GPIO 中断。 此外，如果要求使用 GPIO 中断来唤醒系统，固件最好禁用睡眠定时器和 Timer0。 或者，睡眠定时器和 Timer0 的 ISR 要手动检查 GPIO 的状态，以确定主机系统是否尝试生成一个 GPIO 中断。 ■ 修复状态 将不被纠正 ■ 更改 无 3. 进入睡眠模式时漏掉的中断 ■ 问题定义 如果在固件要求器件进入睡眠模式前的过短时间内 （2.5 CPU 周期内）生成了一个中断，该中断将被漏掉。 ■ 受影响的参数 不对数据手册中的参数产生任何影响。 ■ 触发条件 （S） 如果在生成某个中断前启用睡眠模式，将触发此问题。 ■ 影响范围 不会执行相应的中断服务子程序。 ■ 解决方案 无。 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-93008 版本 ** 页 56/65 CY8C24X93 4. 通过模拟中断从睡眠模式中唤醒 ■ 问题定义 触发某个模拟中断时，器件将从睡眠中唤醒 ■ 受影响的参数 不对数据手册中的参数产生任何影响。 ■ 触发条件 （S） 器件的工作温度为 50 °C 或 50 °C 以上，并且在该器件处于睡眠模式时使能某个模拟中断，这样将触发此问题 ■ 影响范围 器件意外从睡眠中唤醒 ■ 解决方案 进入睡眠模式之前，禁用模拟中断；唤醒时，再使能该中断。 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-93008 版本 ** 页 57/65 CY8C24X93 5. P1[0] 和 P1[1] 引脚上的硬件 I2C 地址相匹配时，将从睡眠模式中唤醒 ■ 问题定义 如要通过 I2C 硬件地址匹配事件从睡眠模式下唤醒， I2C 接口需要 SDA 线上具有与 SCL 下降沿相对应的 20 ns 保持时间。 ■ 受影响的参数 tHD;DAT 从 0 ns 增加到 20 ns ■ 触发条件 （S） 只有满足下面全部三个条件时，才会引起发生该问题： 1) P1.0 和 P1.1 被用作 I2C 引脚， 2) 在硬件地址匹配功能被启用的情况下从睡眠模式中唤醒， 3) I2C 主接口的 SDA 线上不能满足与 SCL 下降沿相对应的 20 ns 保持时间。 ■ 影响范围 这些触发条件会使器件永不根据 I2C 地址匹配事件从睡眠模式中唤醒 ■ 解决方案 如果某个设计同时满足了上述所有的触发条件，那么，建议实现下面的电路以解决该问题。R 值和 C 值分别为 100 ohm 和 200 pF。 CY8C24093/ 293/393/693 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-93008 版本 ** 页 58/65 CY8C24X93 6. I2C 端口引脚上拉电阻的供电电压 ■ 问题定义 I2C 接口上的上拉电阻不能与比 CY8C24093/293/393/693 VDD 大 0.7 V 的供应电压相连接。 ■ 受影响的参数 无 ■ 触发条件 （S） 只在以大于 CY8C20xx7/S 电压的供电电压提供给 I2C 主接口时，才发生该问题。 ■ 影响范围 该触发条件将破坏 I2C 主机和 CY8C24093/293/393/693 控制器间的 I2C 通信。 ■ 解决方案 不能以比 CY8C20xx7/S 供电电压大 0.7 V 的电压提供给 I2C 主器件。 ■ 修复状态 将不被纠正 ■ 更改 无 7. Port1 引脚电压 ■ 问题定义 port1 引脚上的上拉电阻不能与比 CY8C24093/293/393/693 VDD 大 0.7 V 的电压相连接。 ■ 受影响的参数 无 ■ 触发条件 （S） 只在 port1 引脚的电压比 CY8C20xx7/S 的 VDD 大 0.7 V 时，才发生该问题。 ■ 影响范围 该触发条件禁止 CY8C24093/293/393/693 驱动 port1 引脚上的输出信号，但输入路径却不受该条件的影响。 ■ 解决方案 不应将 Port1 连接至超过 CY8C24093/293/393/693 的 VDD 的电压。 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-93008 版本 ** 页 59/65 CY8C24X93 附录 B：PSoC® CY8C24193/493 系列的芯片勘误表 本节介绍了 PSoC® CY8C24193/493 系列的勘误表。勘误表中包括勘误触发条件、影响范围、可用解决方案和芯片修订适用性。 若有任何问题，请联系您本地赛普拉斯销售代表。 CY8C24193/493 合格状态 产品状态：已量产发布。 CY8C24193/493 勘误表汇总 CY8C24193/493 数据手册 001-93008 将使用下面介绍的勘误表。 1. 从睡眠模式中唤醒期间可能发生失败 ■ 问题定义 如果器件进入待机模式或 I2C_USB 模式中的睡眠状态，并且带隙电路的刷新间隔大于 8 ms（默认值），那么，当收到睡眠结束输 入时，器件可能不退出睡眠状态。 ■ 受影响的参数 无 ■ 触发条件 （S） 默认情况下，当器件处于待机或 I2C_USB 睡眠模式时，大约每 8 ms 给带隙电路上电一次以便进行 POR 或 LVD 事件检测。通过 设置 SLP_CFG2 寄存器中的 ALT_BUZZ 位或 OSC_CR0 寄存器中的 Disable Buzz 位，分别可以延长间隔或禁止定期上电，从而 降低睡眠电流。如果带隙电路的刷新间隔大于默认的 8 ms，器件可能无法从睡眠状态唤醒并且进入锁定状态；只有通过看门狗复 位、 XRES 或 POR 才能恢复器件的状态。 ■ 影响范围 上面所述的触发条件可能永远禁止器件唤醒。 ■ 解决方案 进入待机或 I2C_USB 睡眠模式前，请勿通过设置 SLP_CFG2 寄存器中的 ALT_BUZZ 位或 OSC_CR0 寄存器中的 Disable Buzz 位 分别延长或禁止带隙刷新间隔。 ■ 修复状态 此问题在下一个芯片版本尚未得到纠正。 文档编号：001-93008 版本 ** 页 60/65 CY8C24X93 2. I2C 错误 ■ 问题定义 如果在器件进入或退出睡眠模式的同时， I2C 主设备启动了某个数据传输， I2C 模块将偶尔发生数据和总线损坏错误。 ■ 受影响的参数 受影响的对象：器件的 I2C 通信可靠性， I2C 主设备和第三方 I2C 从设备间通信的可靠性。 ■ 触发条件 （S） 器件进入或退出睡眠模式时可能触发该现象。 ■ 影响范围 数据错误将导致向 I2C 主设备报告的数据不正确，或器件从主设备收到的数据不正确。总线损坏错误可能破坏 I2C 主设备与第三方 I2C 从设备间数据传输中的数据。 ■ 解决方案 在固件中提供了固件解决方案。一般情况下，通过在进入睡眠模式前断开 I2C 模块与总线之间的连接，可以解决该问题。处于睡眠 状态中的 I2C 数据传输受一个特定的协议支持。根据该协议，在进行 I2C 数据传输前，主设备将唤醒器件。 ■ 修复状态 在将来芯片版本中得到纠正。 ■ 更改 无 3. DoubleTimer0 ISR ■ 问题定义 在下面各种情况下，可能执行两次中断服务子程序 （ISR）：设置寄存器 0 的位 1 （B0h （PT0_CFG））以使可编程定时器 0 运 行于单触发模式；使用定时器中断从睡眠模式中唤醒器件。 ■ 受影响的参数 不对数据手册中的参数产生任何影响。 ■ 触发条件 （S） 通过启用定时器的单触发模式，并通过定时器实现从睡眠模式中唤醒来进行触发。 ■ 影响范围 ISR 可能被执行两次。 ■ 解决方案 在 ISR 中，固件通过使用语句 （如 and reg[B0h], FDh）来清除单触发位 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-93008 版本 ** 页 61/65 CY8C24X93 4. 漏掉的 GPIO 中断 ■ 问题定义 在睡眠模式下，如果同时发生 GPIO 中断和 Timer0 或睡眠定时器中断，可能会漏掉 GPIO 中断，因而相应的 GPIO ISR 也不被执行。 ■ 受影响的参数 不对数据手册中的参数产生任何影响。 ■ 触发条件 （S） 先使能睡眠模式，然后使 GPIO 中断和 Timer0 或睡眠定时器中断同时发生，可以触发该现象。 ■ 影响范围 不会执行 GPIO 中断服务子程序。 ■ 解决方案 系统的架构需要满足能够检测到漏掉 GPIO 中断的要求。例如，如果使用某个 GPIO 唤醒系统，以执行某些功能，那么，系统需要 检测该功能是否被执行，并且重新发出 GPIO 中断。 此外，如果要求使用 GPIO 中断来唤醒系统，固件最好禁用睡眠定时器和 Timer0。 或者，睡眠定时器和 Timer0 的 ISR 要手动检查 GPIO 的状态，以确定主机系统是否尝试生成一个 GPIO 中断。 ■ 修复状态 将不被纠正 ■ 更改 无 5. 进入睡眠模式时漏掉的中断 ■ 问题定义 如果在固件要求器件进入睡眠模式前的过短时间内 （2.5 CPU 周期内）生成了一个中断，该中断将被漏掉。 ■ 受影响的参数 不对数据手册中的参数产生任何影响。 ■ 触发条件 （S） 如果在生成某个中断前启用睡眠模式，将触发该问题。 ■ 影响范围 不会执行相应的中断服务子程序。 ■ 解决方案 无 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-93008 版本 ** 页 62/65 CY8C24X93 6. 通过模拟中断从睡眠模式中唤醒 ■ 问题定义 触发某个模拟中断时，器件将从睡眠中唤醒 ■ 受影响的参数 不对数据手册中的参数产生任何影响。 ■ 触发条件 （S） 器件的工作温度为 50 °C 或 50 °C 以上，并且在该器件处于睡眠模式时使能某个模拟中断，这样将触发该问题 ■ 影响范围 器件意外从睡眠中唤醒 ■ 解决方案 进入睡眠模式时，禁用模拟中断；唤醒后，再使能中断。 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-93008 版本 ** 页 63/65 CY8C24X93 文档修订记录页 文档标题：CY8C24X93， PSoC® 可编程片上系统 文档编号：001-93008 ECN 修订版 变更者 提交日期 变更说明 ** 4521475 GKL 10/13/2014 本文档版本号为 Rev**，译自英文版 001-86894 Rev*B。 文档编号：001-93008 版本 ** 页 64/65 CY8C24X93 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到离您最近的办事处，请访问赛普拉斯 所在地。 产品 汽车用产品 cypress.com/go/automotive 接口 照明与电源控制 存储器 psoc.cypress.com/solutions cypress.com/go/interface PSoC 1 | PSoC 3 | PSoC 5 cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory 光学与图像传感器 PSoC cypress.com/go/image cypress.com/go/psoc 触摸感应产品 cypress.com/go/touch USB 控制器 无线 /RF PSoC 解决方案 cypress.com/go/clocks 时钟与缓冲器 cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2013-2014。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会根据专 利权或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于 可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致 的所有风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号：001-93008 版本 ** 修订日期 October 13, 2014 页 65/65 PSoC Designer™ 和 PSoC Programmer™ 是赛普拉斯半导体公司的商标且 PSoC® 和 CapSense® 是赛普拉斯半导体公司的注册商标。 从赛普拉斯或某个获得赛普拉斯授权的联营公司处购买的 I2C 组件，即可根据 Philips I2C 专利权获得一份许可，以便在 I2C 系统中使用这些组件，但前提要保证该系统符合 Philips 定义的 I2C 标准规 范。自 2006 年 10 月 1 日起，飞利浦半导体就采用一个新的商标名称 — NXP 半导体。 本文件中所介绍的所有产品和公司名称均为其各自所有者的商标。