ADF4116/4117/4118: PLL周波数シンセサイザ (Rev. 0) PDF

RF PLL周波数シンセサイザ
ADF4116/ADF4117/ADF4118
特長
概要
ADF4116:550MHz
ADF4117:1.2GHz
ADF4118:3.0GHz
2.7∼5.5V電源
分離したチャージポンプ電源(VP)により3Vシステムにお
ける電圧調整を拡張
チャージ・ポンプ電流を選択可能
デュアル係数プリスケーラ
ADF4116:8/9
ADF4117/ADF4118:32/33
3線式シリアル・インターフェース
デジタル・ロック検出
パワー・ダウン・モード
ファーストロック・モード
周波数シンセサイザADF4116ファミリーを使用することに
より、無線トランスミッタおよびレシーバにおけるアッ
プ/ダウン・コンバージョンの各セクションのローカル発
振器を実現できます。ADF4116/ADF4117/ADF4118は、ロー
ノイズのデジタルPFD(Phase Frequency Detector:位相周波
数検出器)、高精度チャージ・ポンプ、プログラマブルなリ
ファレンス・ディバイダ、プログラマブルなA、Bカウンタ
およびデュアル係数プリスケーラ(P/P+1)で構成されま
す。Aカウンタ(5ビット)およびBカウンタ(13ビット)
は、デュアル係数プリスケーラ(P/P+1)とともにNディバ
イダ(N=BP+A)を実現します。さらに、14ビットのリフ
ァレンス・カウンタ(Rカウンタ)は、PFDの入力において
選択可能なREFIN周波数を提供します。シンセサイザを外
部のループ・フィルタおよびVCO(Voltage Controlled
Oscillator:電圧制御発振器)とともに使用することにより、
完全なPLL(Phase-Locked Loop:位相ロック・ループ)が
実現できます。
内蔵レジスタの制御は、3線式インターフェース経由で行い
ます。ADF4116/ADF4117/ADF4118は2.7∼5.5Vの電源電圧範
囲で動作し、使用しないときにはパワー・ダウンできます。
アプリケーション
無線ラジオ基地局(GSM、PCS、DCS、CDMA、WCDMA)
無線ハンドセット(GSM、PCS、DCS、CDMA、WCDMA)
無線LAN
通信テスト機器
CATV機器
機能ブロック図
AV DD
DVDD
VP
CPGND
リファレンス
ADF4116/ADF4117/ADF4118
REFIN
14ビットRカウンタ
位相周波数
検出器
14
チャージ・ポンプ
CP
Rカウンタ・ラッチ
CLK
21ビット入力レジスタ
DATA
LE
ファンクション・
ラッチ
19
A,Bカウンタ・
ラッチ
SDOUT
ロック検出
ハイ・
インピーダンス
18
ファンクション・ラッチより
AV DD
13
マルチプレクサ
N = BP + A
RFINA
プリスケーラ
P/P +1
RFINB
13ビット
Bカウンタ
MUXOUT
SDOUT
負荷
負荷
5ビット
Aカウンタ
M3
M2
M1
FL O
スイッチ
FL O
5
CE
AGND
DGND
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REV.0
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新大阪第二森ビル
ADF4116/ADF4117/ADF4118―仕様1
DC特性(特に指示のない限り、AVDD=DVDD=3V±10%、5V±10%、AVDD≦VP≦6.0V、AGND=DGND=CPGND=0V、
TA=TMIN∼TMAX)
Bバージョン
Bチップ2
単位
45/550
0.045/1.2
0.1/3.0
0.2/3.0
165
200
−15/0
−10/0
45/550
0.045/1.2
0.1/3.0
0.2/3.0
165
200
−15/0
−10/0
MHz min/max
GHz min/max
GHz min/max
GHz min/max
MHz max
MHz max
dBm min/max
dBm min/max
0/100
−5/0
0/100
−5/0
MHz min/max
dBm min/max
10
±100
10
±100
pF max
μA max
位相検出器周波数5
55
55
MHz max
チャージ・ポンプ
ICPシンク/ソース
最高値
最低値
絶対精度
ICPスリー・ステート・リーク電流
シンク/ソース電流マッチング
ICP対VCP
ICP対温度
1
250
2.5
1
3
2
2
1
250
2.5
1
3
2
2
mA typ
μA typ
% typ
nA max
% typ
% typ
% typ
ロジック入力
VINH、入力ハイ電圧
VINL、入力ロー電圧
IINH/IINL、入力電流
CIN、入力容量
リファレンス入力電流
0.8×DVDD
0.2×DVDD
±1
10
±100
0.8×DVDD
0.2×DVDD
±1
10
±100
V min
V max
μA max
pF max
μA max
ロジック出力
VOH、出力ハイ電圧
VOL、出力ロー電圧
DVDD−0.4
0.4
DVDD−0.4
0.4
V min
V max
2.7/5.5
AVDD
AVDD/6.0
2.7/5.5
AVDD
AVDD/6.0
V min/V max
V min/max
5.5
5.5
7.5
0.4
1
4.5
4.5
6.5
0.4
1
mA max
mA max
mA max
mA max
μA typ
パラメータ
RF特性
RF入力周波数
ADF4116
ADF4117
ADF4118
ADF4118
最大許容プリスケーラ出力周波数3
RF入力感度
REFIN特性
REFIN入力周波数
リファレンス入力感度4
REFIN入力容量
REFIN入力電流
電源
AVDD
DVDD
VP
IDD6(AIDD+DIDD)
ADF4116
ADF4117
ADF4118
IP
ローパワー・スリープ・モード
試験条件/備考
入力回路について図22参照
2
入力レベル=−10dBm
AVDD,DVDD=3V
AVDD,DVDD=5V
AVDD=3V
AVDD=5V
AC結合。DC結合の場合:0∼VDD max
(CMOSコンパチブル)
0.5V≦VCP≦VP−0.5
0.5V≦VCP≦VP−0.5
VCP=VP/2
IOH=500μA
IOL=500μA
AVDD≦VP≦6.0V
図20参照
4.5mA typ
4.5mA typ
6.5mA typ
TA=25℃
REV.0
ADF4116/ADF4117/ADF4118
パラメータ
Bバージョン
ノイズ特性
ADF4118位相ノイズ・フロア7 −170
−162
位相ノイズ特性8
ADF41169:540MHz出力
−89
ADF411710:900MHz出力
−87
ADF411810:900MHz出力
−90
ADF411711:836MHz出力
−78
ADF411812:1750MHz出力
−85
ADF411813:1750MHz出力
−65
ADF411814:1960MHz出力
−84
スプリアス信号
ADF41169:540MHz出力
ADF411710:900MHz出力
ADF411810:900MHz出力
ADF411711:836MHz出力
ADF411812:1750MHz出力
ADF411813:1750MHz出力
ADF411814:1960MHz出力
−88/−99
−90/−104
−91/−100
−80/−84
−88/−90
−65/−73
−80/−86
Bチップ2
単位
試験条件/備考
−170
−162
dBc/Hz typ
dBc/Hz typ
−89
−87
−90
−78
−85
−65
−84
dBc/Hz typ
dBc/Hz typ
dBc/Hz typ
dBc/Hz typ
dBc/Hz typ
dBc/Hz typ
dBc/Hz typ
@25kHz PFD周波数
@200kHz PFD周波数
@VCO出力
@1kHzオフセットおよび200kHz PFD周波数
注15
注15
@300Hzオフセットおよび30kHz PFD周波数
@1kHzオフセットおよび200kHz PFD周波数
@200Hzオフセットおよび10kHz PFD周波数
@1kHzオフセットおよび200kHz PFD周波数
−88/−99
−90/−104
−91/−104
−80/−84
−88/−90
−65/−73
−80/−86
dBc typ
dBc typ
dBc typ
dBc typ
dBc typ
dBc typ
dBc typ
@200kHz/400kHzおよび200kHz PFD周波数
注15
注15
@30kHz/60kHzおよび30kHz PFD周波数
@200kHz/400kHzおよび200kHz PFD周波数
@10kHz/20kHzおよび10kHz PFD周波数
@200kHz/400kHzおよび200kHz PFD周波数
注
1
2
3
4
5
6
7
8
動作温度は次のとおりです。Bバージョン−40∼+85℃
Bチップの仕様は代表値です。
これはCMOSカウンタの最大動作周波数です。
AVDD=DVDD=3V、AVDD=DVDD=5VについてはCMOSコンパチブルのレベルとしてください。
設計により保証されています。サンプル・テストによりコンプライアンスが保証されています。
AVDD=DVDD=3V、ADF4116に対するRFIN=540MHz、ADF4117、ADF4118に対するRFIN=900MHz。
シンセサイザの位相ノイズ・フロアはVCOの出力で帯域内ノイズを測定し20logN(Nは分割値)を減算して求められています。
位相ノイズはEVAL-ADF411XEB評価ボードおよびHP8562Eスペクトラム・アナライザを用いて測定されています。スペクトラム・アナライザはシンセサイザに対してREFINを供給します
(fREFOUT=[email protected])
。
9 fREFIN=10MHz、fPFD=200kHz、オフセット周波数=1kHz、fRF=540MHz、N=2700、ループ帯域幅=20kHz。
10 fREFIN=10MHz、fPFD=200kHz、オフセット周波数=1kHz、fRF=900MHz、N=4500、ループ帯域幅=20kHz。
11 fREFIN=10MHz、fPFD=30kHz、オフセット周波数=300Hz、fRF=836MHz、N=27867、ループ帯域幅=3kHz。
12 fREFIN=10MHz、fPFD=200kHz、オフセット周波数=1kHz、fRF=1750MHz、N=8750、ループ帯域幅=20kHz。
13 fREFIN=10MHz、fPFD=10kHz、オフセット周波数=200Hz、fRF=1750MHz、N=175000、ループ帯域幅=1kHz。
14 fREFIN=10MHz、fPFD=200kHz、オフセット周波数=1kHz、fRF=1960MHz、N=9800、ループ帯域幅=20kHz。
15 上記と同じ条件
仕様は予告なく変更されることがあります。
タイミング特性1(特に指示のない限り、AVDD=DVDD=3V±10%、5V±10%、AVDD≦VP≦6.0V、
AGND=DGND=CPGND=0V、TA=TMIN∼TMAX)
パラメータ
t1
t2
t3
t4
t5
t6
TMIN∼TMAXにおける限界
(Bバージョン)
10
10
25
25
10
20
単位
試験条件/コメント
ns min
ns min
ns min
ns min
ns min
ns min
データからクロックへのセットアップ・タイム
データからクロックへのホールド・タイム
クロック・ハイ期間
クロック・ロー期間
クロックからLEへのセットアップ・タイム
LEパルス幅
注
1 設計において保証されていますが製造テストは行われていません。
仕様は予告なく変更されることがあります。
REV.0
3
ADF4116/ADF4117/ADF4118
ピン温度、ハンダ付け
絶対最大定格1,2(特に指示のない限りTA=25℃)
AVDD∼GND ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・−0.3∼+7V
蒸着(60秒)・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・215℃
AVDD∼DVDD ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・−0.3∼+0.3V
赤外線(15秒)・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・220℃
3
VP∼GND ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・−0.3∼+7V
注
VP∼AVDD ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・−0.3∼+5.5V
1 上記の絶対最大定格を超えるストレスを加えると、デバイスに永久的な損傷を与えることが
あります。この定格ファーストレス定格の規定のみを目的とするものであり、この仕様の動
作セクションに記載する規定値以上でのデバイス動作を定めたものではありません。デバイ
スを長期間絶対最大定格条件に置くと、デバイスの信頼度に影響を与えることがあります。
2 このデバイスはESD定格<2kVの高性能RF集積回路でありESDに敏感です。デバイスの取り
扱いと組み立てには適切な配慮が必要です。
3 GND=AGND=DGND=0V
デジタルI/O電圧∼GND ・・・・・・・・・・・・・・・・−0.3∼VDD+0.3V
アナログI/O電圧∼GND ・・・・・・・・・・・・・・・・・−0.3∼VP+0.3V
動作温度範囲
工業用(Bバージョン)・・・・・・・・・・・・・・・・・・−40∼+85℃
保管温度範囲・・・・・・・・・・・・・・・・・・・・・・・・・・・・−65∼+150℃
最大接合温度・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・150℃
トランジスタ数
6425(CMOS)および303(バイポーラ)
TSSOPθJA熱抵抗 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・150.4℃/W
CSPθJA熱抵抗
(パドル・ハンダ付け)・・・・・・・・・・・・・・・・・・・・・・・122℃/W
(パドル・ハンダ付けなし)・・・・・・・・・・・・・・・・・・・216℃/W
t3
t4
CLOCK
t1
DATA
DB20 (MSB)
t2
DB19
DB1
(制御ビットC2)
DB2
DB0 (LSB)
(制御ビットC1)
t6
LE
t5
LE
図1
タイミング図
注意
ESD(静電放電)の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、
検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル
ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪
失を回避するために、適切なESD予防措置をとるようお奨めします。
WARNING!
ESD SENSITIVE DEVICE
オーダー・ガイド
モデル
温度範囲
パッケージ
パッケージ・オプション*
ADF4116BRU
ADF4116BCP
ADF4117BRU
ADF4117BCP
ADF4118BRU
ADF4118BCP
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
薄型シュリンク・スモール・アウトライン・パッケージ(TSSOP)
チップ・スケール・パッケージ
薄型シュリンク・スモール・アウトライン・パッケージ(TSSOP)
チップ・スケール・パッケージ
薄型シュリンク・スモール・アウトライン・パッケージ(TSSOP)
チップ・スケール・パッケージ
RU-16
CP-20
RU-16
CP-20
RU-16
CP-20
* チップの供給状況についてはお問い合わせください。
4
REV.0
ADF4116/ADF4117/ADF4118
ピン機能説明
ピン番号
記号
機能
1
FLO
2
CP
3
4
5
CPGND
AGND
RFINB
6
7
RFINA
AVDD
8
REFIN
9
10
DGND
CE
11
CLK
12
DATA
13
LE
14
MUXOUT
15
DVDD
16
VP
ファーストロック・スイッチ出力。外部抵抗をスイッチしてループ・フィルタの帯域幅を変更するのに使用し
ます。これでPLLのロックをスピード・アップできます。
チャージ・ポンプ出力。このピンがイネーブルにされると外部ループ・フィルタに±ICPが供給され、これに
より外部VCOがドライブされます。
チャージ・ポンプ・グラウンド。チャージ・ポンプのグラウンド・リターン経路です。
アナログ・グラウンド。プリスケーラのグラウンド・リターン経路です。
RFプリスケーラへのコンプリメンタリ入力。この点はグラウンド・プレーンに対して、代表値100pF程度の小
さなバイパス・コンデンサでデカップリングしてください。図22を参照。
RFプリスケーラへの入力。この小信号入力は通常、VCOからAC結合されます。
アナログ電源。2.7∼5.5Vの範囲とすることができます。アナログ・グラウンドに対するデカップリング・コンデンサ
はこのピンのできるだけ近くに設置する必要があります。AVDDはDVDDと同じ値である必要があります。
リファレンス入力。定格スレショルドVDD/2、等価入力抵抗100kΩのCMOS入力です。図21を参照。この入力
はTTLまたはCMOSクリスタル・オシレータから駆動、またはAC結合することができます。
デジタル・グラウンド。
チップ・イネーブル。このピンをロジック・ローとすることによりデバイスがパワーダウンされ、チャージ・
ポンプがスリー・ステート・モードとなります。このピンをハイにすると、パワーダウン・ビットF2の状態
に応じてデバイスがパワー・アップされます。
シリアル・クロック入力。このシリアル・クロックはシリアル・データをレジスタにクロック入力するために
使用されます。データはCLKの立ち上がりエッジで21ビットのシフト・レジスタにラッチされます。この入力
はハイ・インピーダンスのCMOS入力です。
シリアル・データ入力。シリアル・データは2つのLSBを制御ビットとしてMSB先頭でロードされます。この
入力はハイ・インピーダンスのCMOS入力です。
ロード・イネーブル、CMOS入力。LEがハイとなったときに、シフト・レジスタに格納されたデータが4つの
ラッチのうちの制御ビットによって選択された1つにロードされます。
このマルチプレクサ出力により、ロック検出、スケールされたRFまたはリファレンス周波数のいずれかが外
部からアクセス可能となります。
デジタル電源。2.7∼5.5Vの範囲とすることができます。デジタル・グラウンドに対するデカップリング・コ
ンデンサはこのピンのできるだけ近くに設置する必要があります。DVDDはAVDDと同じ値である必要があります。
チャージ・ポンプ電源。VDD以上にしてください。VDDが3Vのシステムでは、これを5Vに設定して6Vまでのチ
ューニング範囲のVCOをドライブするために使用できます。
ピン機能説明
MUXOUT
CPGND
1
13
LE
AGND
2
12
DATA
AGND
3
RFINB
4
RFINA 6 (実寸は異なります) 11 CLK
REV.0
10
CE
9
DGND
RFINA
5
13 DATA
上面図
12 CLK
(実寸は異なります)
5
11 CE
AV DD 6
AV DD 7
REFIN 8
14 LE
DGND 10
上面図
REFIN 8
RFINB 5
15 MUXOUT
ADF4116
ADF4117
ADF4118
DGND 9
AGND 4
ADF4116
ADF4117
ADF4118
16 DVDD
DVDD
14
CPGND 3
18 VP
VP
15
17 DVDD
16
CP 2
20 CP
FL O 1
19 FL O
チップ・スケール・パッケージ
AV DD 7
TSSOP
ADF4116/ADF4117/ADF4118―代表的な性能特性
表I ADF4118RF入力のSパラメータ・データ
(1.8GHzまで)
パラメータ・
タイプ
S
データ・
フォーマット
MA
キーワード
インピーダンス
R
50
FREQ MagS11
AngS11
FREQ MagS11 AngS11
0.05
0.10
0.15
0.20
0.25
0.30
0.35
0.40
0.45
0.50
0.55
0.60
0.65
0.70
0.75
0.80
0.85
0.90
–2.0571
–4.4427
–6.3212
–2.1393
–12.13
–13.52
–15.746
–18.056
–19.693
–22.246
–24.336
–25.948
–28.457
–29.735
–31.879
–32.681
–31.522
–34.222
0.95
1.00
1.05
1.10
1.15
1.20
1.25
1.30
1.35
1.40
1.45
1.50
1.55
1.60
1.65
1.70
1.75
1.80
0.89207
0.8886
0.89022
0.96323
0.90566
0.90307
0.89318
0.89806
0.89565
0.88538
0.89699
0.89927
0.87797
0.90765
0.88526
0.81267
0.90357
0.92954
0.92087
0.93788
0.9512
0.93458
0.94782
0.96875
0.92216
0.93755
0.96178
0.94354
0.95189
0.97647
0.98619
0.95459
0.97945
0.98864
0.97399
0.97216
0.64° rms
–70
–36.961
–39.343
–40.134
–43.747
–44.393
–46.937
–49.6
–51.884
–51.21
–53.55
–56.786
–58.781
–60.545
–61.43
–61.241
–64.051
–66.19
–63.775
–80
–90
–100
–110
–120
–130
–140
100Hz
1MHz
900MHzキャリアからの周波数オフセット
図4 ADF4118積分位相ノイズ
(900MHz、200kHz、35kHz、代表的ロック時間:200μs)
10dB/DIVISION
–40
–5
RMS ノイズ = 0.64°
–60
0
VDD = 3V
VP = 3V
R L = –40dBc/Hz
RMS ノイズ = 0.575°
–50
0.575° rms
–10
–60
–15
–70
位相ノイズ−dBc/Hz
RF入力電力−dBm
R L = –40dBc/Hz
–50
位相ノイズ−dBc/Hz
周波数
単位
GHZ
10dB/DIVISION
–40
–20
–25
TA = –40°C
–30
–80
–90
–100
–110
–35
TA =
–40
TA =
–45
0
0.5
1.0
図2
–120
85°C
25° C
–130
1.5
2.0
2.5
RF入力周波数−GHz
3.0
3.5
–140
100Hz
4.0
図5 ADF4118積分位相ノイズ
(900MHz、200kHz、20kHz、代表的ロック時間:400μs)
入力感度(ADF4118)
0
0
リファレンス値=−4.2dBm
–20
入力電力−dBm
–30
–40
–50
VDD=3V、VP=5V
ICP=1mA
PFD周波数=200kHz
ループ帯域幅=20kHz
応答帯域幅=10Hz
ビデオ帯域幅=10Hz
掃引=1.9秒
平均=22
–10
–30
–60
–90.2dBc/Hz
–70
–50
–60
–91.5dBc
–80
–90
図3
–40
VDD=3V、VP=5V
ICP=1mA
PFD周波数=200kHz
ループ帯域幅=20kHz
応答帯域幅=1kHz
ビデオ帯域幅=1kHz
掃引=2.5秒
平均=4
–70
–80
–100
リファレンス値=−4.2dBm
–20
出力電力−dB
–10
1MHz
900MHzキャリアからの周波数オフセット
–90
–2kHz
–1kHz
900MHz
+1kHz
–100
+2kHz
ADF4118位相ノイズ(900MHz、200kHz、20kHz)
–400kHz
図6
6
–200kHz
900MHz
+200kHz
+400kHz
ADF4118リファレンス・スプリアス
(900MHz、200kHz、20kHz)
REV.0
ADF4116/ADF4117/ADF4118
0
0
ICP=1mA
ループ帯域幅=35kHz
–30
ビデオ帯域幅=1kHz
掃引=2.5秒
–50
平均=10
–60
VDD=3V、VP=5V
ICP=5mA
PFD周波数=30kHz
ループ帯域幅=5kHz
–30
応答帯域幅=1kHz
–40
リファレンス値=−7.0dBm
–20
PFD周波数=200kHz
–20
出力電力−dB
–10
出力電力−dB
–10
VDD=3V、VP=5V
リファレンス値=−4.2dBm
応答帯域幅=300Hz
ビデオ帯域幅=300Hz
–40
掃引=4.2秒
–50
平均=20
–60
–72.3dBc
–70
–70
–90.67dBc
–80
–80
–90
–90
–100
–400kHz
900MHz
–200kHz
+200kHz
–100
+400kHz
1750MHz
+30kHz
+60kHz
0
0
VDD=3V、VP=5V
リファレンス値=−7dBm
–10
ICP=1mA
–20
PFD周波数=30kHz
出力電力−dB
ビデオ帯域幅=10kHz
掃引=477ms
–50
平均=25
–60
VDD=3V、VP=5V
ICP=1mA
PFD周波数=1MHz
ループ帯域幅=100kHz
–30
応答帯域幅=10kHz
–40
リファレンス値=−10.3dBm
–20
ループ帯域幅=5kHz
–30
出力電力−dB
–30kHz
図10 ADF4118リファレンス・スプリアス
(1750MHz、30kHz、3kHz)
図7 ADF4118リファレンス・スプリアス
(900MHz、200kHz、35kHz)
–10
–60kHz
応答帯域幅=10Hz
ビデオ帯域幅=10Hz
–40
掃引=1.9秒
–50
平均=26
–60
–85.2dBc/Hz
–70
–70
–71.5dBc/Hz
–80
–80
–90
–90
–100
–400kHz
–200kHz
1750MHz
+200kHz
–100
+400kHz
–2kHz
R L = –40dBc/Hz
RMS ノイズ = 2.0°
10dB/DIVISION
–40
–60
–60
–70
–70
位相ノイズ−dBc/Hz
位相ノイズ−dBc/Hz
+2kHz
R L = –40dBc/Hz
RMS ノイズ = 1.552°
1.55° rms
2.0˚ rms
–80
–90
–100
–110
–80
–90
–100
–110
–120
–120
–130
–130
1.75GHzキャリアからの周波数オフセット
–140
100Hz
1MHz
2.8GHzキャリアからの周波数オフセット
図12 ADF4118積分位相ノイズ
(2800MHz、1MHz、100kHz)
図9 ADF4118積分位相ノイズ
(1750MHz、30kHz、3kHz)
REV.0
+1kHz
–50
–50
–140
100Hz
2800MHz
図11 AD4118位相ノイズ
(2800MHz、1MHz、100kHz)
図8 ADF4118位相ノイズ
(1750MHz、30kHz、3kHz)
10dB/DIVISION
–40
–1kHz
7
1MHz
ADF4116/ADF4117/ADF4118
–60
0
–10
–20
出力電力−dB
–30
–40
–50
VDD = 3V
VP = 5V
1次リファレンス・スプリアス−dBc
VDD=3V、VP=5V
ICP=1mA
PFD周波数=1MHz
ループ帯域幅=100kHz
応答帯域幅=3kHz
ビデオ帯域幅=3kHz
掃引=1.4秒
平均=4
リファレンス値=–9.3dBm
–60
–77.3dBc
–70
–80
–70
–80
–90
–90
–100
–2MHz
–1MHz
2800MHz
+1MHz
–100
–40
+2MHz
0
–20
20
40
60
80
100
温度−℃
図13
ADF4118リファレンス・スプリアス
(2800MHz、1MHz、100kHz)
図16 ADF4118リファレンス・スプリアス 対 温度
(900MHz、200kHz、20kHz)
5
–130
–135
VDD = 3V
VP = 5V
–5
VDD = 3V
VP = 5V
–15
–140
位相ノイズ−dBc/Hz
位相ノイズ−dBc/Hz
–25
–145
–150
–155
–160
–35
–45
–55
–65
–75
–165
–85
–170
–175
–95
–105
1
100
10
1000
10000
0
1
2
3
4
5
調整電圧
位相検出器周波数−kHz
図17
図14 ADF4118位相ノイズ(CP出力を基準)
対 PFD周波数
ADF4118リファレンス・スプリアス(200kHz)
対 VTUNE(900MHz、200kHz、20kHz)
–60
–60
VDD = 3V
VP = 5V
VDD = 3V
VP = 5V
位相ノイズ – dBc/Hz
位相ノイズ−dBc/Hz
–70
–80
–70
–80
–90
–100
–40
–20
0
20
40
60
80
–90
100
温度−℃
0
20
40
60
80
100
温度−℃
図18 ADF4118位相ノイズ 対 温度
(836MHz、30kHz、3kHz)
図15 ADF4113位相ノイズ 対 温度
(900MHz、200kHz、20kHz)
8
REV.0
ADF4116/ADF4117/ADF4118
3.0
VDD = 3V
VP = 5V
2.5
–70
2.0
DIDD – mA
1次リファレンス・スプリアス−dBc
–60
–80
1.5
1.0
–90
0.5
–100
0
20
40
60
80
0.0
100
50
0
温度−℃
100
150
200
プリスケーラ出力周波数−MHz
図20 DIDD 対 プリスケーラ出力周波数
(ADF4116、ADF4117、ADF4118)
図19 ADF4118リファレンス・スプリアス 対 温度
(836MHz、30kHz、3kHz)
AおよびBカウンタ
AおよびBのCMOSカウンタはデュアル係数プリスケーラと
回路の解説
リファレンス入力部
図21にリファレンス入力段を示します。SW1およびSW2は
の組み合わせにより、PLLフィードバック・カウンタの広
通常は閉のスイッチです。SW3は通常は開のスイッチです。
範囲の分割比を実現します。カウンタはプリスケーラの出
パワーダウンが開始されると、SW3は閉じられSW1および
力が200MHz以下のときに動作する仕様となっています。
SW2は開かれます。これによりパワーダウン時のREFINへの
パルス・スワロー機能
AおよびBカウンタは、デュアル係数プリスケーラとの組み
負荷がなくなります。
合わせにより、リファレンス周波数をRで除算した値でのみ
パワーダウン・コントロール
スペースされる出力周波数を生成できます。以下はVCO周
100k Ω
NC
波数の式です。
SW2
REFIN NC
Rカウンタへ
fVCO=[(P×B)+A]×fREFIN/R
バッファ
SW1
SW3
NO
図21
リファレンス入力段
デュアル係数プリスケーラのプリセット係数。
バイナリ13ビット・カウンタのプリセット分周比
(3∼8191)。
A
バイナリ5ビット・スワロー・カウンタのプリセッ
ト分周比(0∼31)
必要とされるCMLクロック・レベルを生成するための2段の
制限アンプに接続されます。
fREFIN
外部リファレンス周波数発振器の出力周波数
R
14ビット・プログラマブル・リファレンス・カウ
ンタのプリセット分周比(1∼16383)
1.6V
AV DD
500Ω
外部電圧制御発振器(VCO)の出力周波数。
P
B
RF入力段
図22にRF入力段を示します。これはプリスケーラによって
BIAS
ジェネレータ
fVCO
Rカウンタ
14ビットRカウンタにより入力リファレンス周波数を分周し
500Ω
て位相周波数検出器(phase frequency detector, PFD)のリフ
RFINA
ァレンス・クロックを生成できます。1∼16,383までの分周
RFINB
比を選択できます。
図22
RF入力段
AGND
N = BP + A
13ビット
Bカウンタ
プリスケーラ(P/P+1)
デュアル係数プリスケーラ
(P/P+1)は、A、Bカウンタとともに、
RF入力段から プリスケーラ
P/P + 1
大きな分周比であるNを実現します(N=BP+A)、デュアル係
数プリスケーラはRF入力段からクロックを得て、これをCMOS
係数制御
A、Bカウンタで管理可能な周波数に分周します。プリスケー
負荷
負荷
5ビット
Aカウンタ
ラは プ ログ ラマ ブル で あり、A D F 4 1 1 6 に 対して は 8 / 9 、
図23
ADF4117およびADF4118に対しては32/33にソフトウェアで設
定できます。これは同期型の4/5コアに基づいています。
REV.0
9
AおよびBカウンタ
PFDへ
ADF4116/ADF4117/ADF4118
ロック検出
MUXOUTは、デジタル/アナログ・ロック検出の2種類の
位相周波数検出器(phase frequency detector, PFD)およ
びチャージ・ポンプ
PFDは、RカウンタおよびNカウンタから入力を得て、これ
ロック検出にプログラムできます。
らの間の位相と周波数の差異に比例した出力を生成します。
デジタル・ロック検出はアクティブ・ハイです。3つの連続した
図24に概略図を示します。PFDはアンチバックラッシュ・
位相検出サイクルで位相誤差が15ns未満であると、ハイに設定
パルスの幅を制御する、代表値3nsの固定されたディレイ・
されます。後続の任意のPDサイクルにわたって25nsを超える
エレメントを備えています。このパルスにより、PFDの伝
位相誤差が検出されるまでハイの状態が続きます。
達関数にデッド・ゾーンが存在しないこととなり、適した
Nチャンネルのオープン・ドレイン・アナログ・ロック検出
リファレンス・スプリアスが得られます。
は、公称値10kΩの外部プルアップ抵抗によって操作してく
ださい。ロックが検出されている場合には、狭い幅の立ち
下りパルスによりハイとなります。
VP
HI
D1
Q1
チャージ・
ポンプ
入力シフト・レジスタ
ADF4116ファミリーのデジタル部には、21ビット・シフ
UP
U1
ト・レジスタ、14ビットRカウンタと5ビットAカウンタと
Rディバイダ
13ビットBカウンタによって構成される、18ビットのNカウ
CLR1
ンタが含まれています。データはCLKの各立ち上がりエッ
CP
遅延
ジで21ビットのシフト・レジスタにクロック入力されます。
U3
データはMSB先頭でクロック入力されます。データはLEの
立ち上がりエッジでシフト・レジスタから4つのラッチのう
ちの1つに転送されます。目的とされるラッチは、シフト・
CLR2
HI
D2
Q2
ダウン
レジスタの2つの制御ビット(C2、C1)により決定されま
U2
す。これらは、図1のタイミング図に示すように、2つの
Nディバイダ
CP GND
LSBであるDB1およびDB0です。表VIIにこれらのビットに
ついての真理値表を示します。表IIにラッチがプログラムさ
れる様子をまとめています。
Rディバイダ
Nディバイダ
表II
CP 出力
図24
制御ビット
C2
C1
PFDの簡略図およびタイミング(ロック時)
MUXOUTおよびロック検出
ADF4116ファミリーの出力マルチプレクサは、チップ上の
C2、C1真理値表
データ・ラッチ
C2
C1
データ・ラッチ
0
0
Rカウンタ
0
1
Nカウンタ(AおよびB)
1
0
ファンクション・ラッチ(プリスケーラを含む)
1
1
初期化ラッチ
様々な内部ポイントへのアクセスを可能とします。MUXOUTの状態はファンクション・ラッチのM3、M2、M1によ
って制御されます。表IIに真理値表を示します。図25は
MUXOUT部のブロック図です。
DVDD
アナログ・ロック検出
デジタル・ロック検出
Rカウンタ出力
Nカウンタ出力
SDOUT
マルチ
プレクサ
MUXOUT
コントローラ
DGND
図25
MUXOUT回路
10
REV.0
ADF4116/ADF4117/ADF4118
表III
ADF4116ファミリーのラッチのまとめ
リファレンス・カウンタ・ラッチ
ロック
検出精度
テスト・モード・ビット
14ビット・リファレンス・カウンタ、R
制御ビット
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
LDP
T4
T3
T2
T1
R14
R13
R12
R11
R10
R9
R8
R7
R6
R5
R4
R3
R2
R1
C2 (0)
C1 (0)
ABカウンタ・ラッチ
CPゲイン
13ビットBカウンタ
制御ビット
5ビットAカウンタ
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
G1
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
A5
A4
A3
A2
A1
C2 (0)
C1 (1)
ファンクション・ラッチ
パワー
予約済み ダウン2
DB20
X
予約済み
ファースト
ファースト CP
ロック・ 予約済み ロック・
スリー
PD極性
モード
イネーブル ステート
タイマー・カウンタ制御
パワー カウンタ・
ダウン1 リセット
MIXOUT制御
制御ビット
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
PD2
X
X
X
TC4
TC3
TC2
TC1
F6
X
F4
F3
F2
M3
M2
M1
PD1
F1
C2 (1)
C1 (0)
初期化ラッチ
パワー
予約済み ダウン2
予約済み
タイマー・カウンタ制御
ファースト
ファースト CP
ロック・ 予約済み ロック・
スリー
PD極性
モード
イネーブル ステート
パワー カウンタ・
ダウン1 リセット
MIXOUT制御
制御ビット
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
X
PD2
X
X
X
TC4
TC3
TC2
TC1
F6
X
F4
F3
F2
M3
M2
M1
PD1
F1
C2 (1)
C1 (1)
REV.0
11
ADF4116/ADF4117/ADF4118
表IV
ロック
検出精度
リファレンス・カウンタ・ラッチ・マップ
テスト・モード・ビット
14ビット・リファレンス・カウンタ、R
制御ビット
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
LDP
T4
T3
T2
T1
R14
R13
R12
R11
R10
R9
R8
R7
R6
R5
R4
R3
R2
R1
C2 (0)
C1 (0)
R14
R13
R12
••••••••••
R3
R2
R1
分周比
0
0
0
••••••••••
0
0
1
1
0
0
0
••••••••••
0
1
0
2
0
0
0
••••••••••
0
1
1
3
0
0
0
••••••••••
1
0
0
4
•
•
•
••••••••••
•
•
•
•
•
•
•
••••••••••
•
•
•
•
•
•
•
••••••••••
•
•
•
•
1
1
1
••••••••••
1
0
0
163 80
1
1
1
••••••••••
1
0
1
163 81
1
1
1
••••••••••
1
1
0
163 82
1
1
1
••••••••••
1
1
1
163 83
通常動作のためには
テスト・ビットを0000に設定
LDP
0
1
動 作
ロック検出がセットされる前に3つの連続したサイクルにわたり
位相遅延が15ns未満であることが必要
ロック検出がセットされる前に5つの連続したサイクルにわたり
位相遅延が15ns未満であることが必要
12
REV.0
ADF4116/ADF4117/ADF4118
表V
CPゲイン
AおよびBカウンタ・ラッチ・マップ
13ビットBカウンタ
制御ビット
5ビットAカウンタ
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
G1
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
A5
A4
A3
A2
A1
C2 (0)
C1 (1)
ADF4116
ADF4117/ADF4118
A3
A2
A1
X
0
0
0
0
X
X
0
0
1
1
•
•
•
•
•
•
•
•
•
•
•
•
X
X
1
1
0
6
X
X
1
1
1
7
A5
A4
A3
A2
A1
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
1
0
2
•
•
•
•
•
•
•
•
•
•
•
•
1
1
1
0
1
29
1
1
1
1
0
30
1
1
1
1
1
31
B12
B11
••••••••••
B3
B2
B1
Bカウンタ分周比
0
0
0
••••••••••
0
0
1
不許可
0
0
0
••••••••••
0
1
0
不許可
0
0
0
••••••••••
0
1
1
3
0
0
0
••••••••••
1
0
0
4
•
•
•
••••••••••
•
•
•
•
•
•
•
••••••••••
•
•
•
•
•
•
•
••••••••••
•
•
•
•
1
1
1
••••••••••
1
0
0
8188
1
1
1
••••••••••
1
0
1
8189
1
1
1
••••••••••
1
1
0
8190
1
1
1
••••••••••
1
1
1
8191
電流設定
0
250µA
1
1mA
REV.0
A4
X
B13
LDP
N=BP+A。Pはプリスケーラ値BはA以上であること。
。
連続的に隣接した値のNXFREFに対してNMINは(P2−P)
13
Aカウンタ分周比
A5
Aカウンタ分周比
ADF4116/ADF4117/ADF4118
表VI
ファンクション・ラッチ・マップ
ファースト CP
ファースト
ロック・ 予約済み ロック・ スリー PD極性
イネーブル ステート
モード
予約済み
パワー
ダウン2
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
X
PD2
X
X
X
TC4
TC3
TC2
TC1
F6
X
F4
F3
F2
M3
M2
M1
PD1
F1
C2 (1)
C1 (0)
予約済み
タイマー・カウンタ制御
パワー カウンタ・
ダウン1 リセット
MUXOUT制御
カウンタ動作
F1
CEピン PD2 PD1
0
X
X
制御ビット
0
通常
1
R、A、Bカウンタ・
リセット状態
モード
非同期パワーダウン
M3
M2
M1
0
0
0
スリーステート出力
出力
1
X
0
通常動作
1
0
1
非同期パワーダウン
0
0
1
デジタル・ロック検出
(アクティブ・ハイ)
1
1
1
同期パワーダウン
0
1
0
Nディバイダ出力
0
1
1
AV DD
1
0
0
Rディバイダ出力
1
0
1
アナログ・ロック検出
(Nチャンネル・オープン・ドレイン)
1
1
0
シリアル・データ出力
(シリアル・データ入力の逆極性)
1
1
1
DGND
F3
PD極性
0
負極性
1
正極性
チャージポンプ出力
0
通常
1
スリーステート
F4
F6
ファーストロック・モード
0
X
ファーストロック・ディスエーブル
1
0
ファーストロック・モード1
1
1
ファーストロック・モード2
TC1
F2
タイムアウト
(PFDサイクル)
TC4
TC3
TC2
0
0
0
0
0
0
0
1
7
0
0
1
0
11
0
0
1
1
15
0
1
0
0
19
0
1
0
1
23
0
1
1
0
27
0
1
1
1
31
1
0
0
0
35
1
0
0
1
39
1
0
1
0
43
1
0
1
1
47
1
1
0
0
51
1
1
0
1
55
1
1
1
0
59
1
1
1
1
63
3
14
REV.0
ADF4116/ADF4117/ADF4118
表VII
パワー
予約済み ダウン2
予約済み
初期化ラッチ・マップ
ファースト CP
ファースト
ロック・ 予約済み ロック・ スリー PD極性
イネーブル ステート
モード
タイマー・カウンタ制御
パワー カウンタ・
ダウン1 リセット
MUXOUT制御
制御ビット
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
X
PD2
X
X
X
TC4
TC3
TC2
TC1
F6
X
F4
F3
F2
M3
M2
M1
PD1
F1
C2 (1)
C1 (1)
F1
カウンタ動作
0
通常
R、A、Bカウンタ・
リセット状態
1
CE ピン PD2 PD1
M3
M2
M1
0
0
0
スリーステート出力
0
0
1
デジタル・ロック検出
(アクティブ・ハイ)
Nディバイダ出力
出力
モード
0
X
X
非同期パワーダウン
1
X
0
通常動作
1
0
1
非同期パワーダウン
0
1
0
1
1
1
同期パワーダウン
0
1
1
AV DD
1
0
0
Rディバイダ出力
1
0
1
アナログ・ロック検出
(Nチャンネル・オープン・
ドレイン)
1
1
0
シリアル・データ出力
(シリアル・データ入力の逆極性)
1
1
1
DGND
F2
F3
REV.0
ファーストロック・モード
ファーストロック・ディスエーブル
1
0
ファーストロック・モード1
1
1
ファーストロック・モード2
タイムアウト
(PFDサイクル)
0
0
0
0
0
0
0
1
7
0
0
1
0
11
0
0
1
1
15
0
1
0
0
19
0
1
0
1
23
0
1
1
0
27
0
1
1
1
31
1
0
0
0
35
1
0
0
1
39
1
0
1
0
43
1
0
1
1
47
1
1
0
0
51
1
1
0
1
55
1
1
1
0
59
1
1
1
1
63
3
15
チャージポンプ出力
スリーステート
X
TC1
正極性
通常
F6
TC2
1
1
0
TC3
負極性
0
F4
TC4
PD極性
0
ADF4116/ADF4117/ADF4118
ファンクション・ラッチ
C2、C1を1、0に設定することによって、内蔵のファンクシ
チャージ・ポンプ・スリーステート
このビットは、“1”にプログラムされるとチャージ・ポン
ョン・ラッチがプログラムされます。表Vにファンクショ
プをスリーステート・モードにします。通常動作では“0”
ン・ラッチをプログラムするための入力データ・フォーマ
に設定する必要があります。
ットを示します。
ファーストロック・イネーブル・ビット
ファンクション・ラッチのDB9はファーストロック・イネ
カウンタ・リセット
DB2(F1)はカウンタ・リセット・ビットです。これが“1”
ーブル・ビットです。これが“1”のときだけファーストロ
のときには、RカウンタおよびA、Bカウンタがリセットさ
ックがイネーブルにされます。
れます。通常動作のためには、このビットを“0”に設定し
ファーストロック・モード・ビット
ファンクション・ラッチのDB10はファーストロック・モー
ます。電源投入の時点でF1ビットはディスエーブルにされ
ている必要があり、NカウンタはRカウンタと「近い」差異
ド・ビットです。ファーストロックがイネーブルのときに、
でカウント動作を再開します。(最大誤差は1プリスケー
このビットによりどちらのファーストロック・モードが使
ラ・サイクル)
用されるかが決定されます。ファーストロック・モード・
パワー・ダウン
ADF4116ファミリーのDB3(PD1)、DB19(PD2)はプログ
ビットが“0”の場合にはファーストロック・モード1が選
ラマブルなパワー・ダウン・モードを提供します。これら
にはファーストロック・モード2が選択されます。
択され、ファーストロック・モード・ビットが“1”の場合
はCEピンによってイネーブルにされます。
ファーストロックがイネーブルにされていない場合
CEピンがローのときには、デバイスはPD2とPD1の状態に
(DB9=“0”)、DB11(ADF4116)によりFLO出力の状態が
かかわらず直ちにディスエーブルにされます。
決定されます。FLOの状態はDB11にプログラムされている
プログラムされた非同期パワー・ダウンでは、デバイスは
ものと同じです。
PD2に“0”がロードされている条件でビット“PD1”に“1”
ファーストロック・モード1
ADF4116ファミリーでは、FLOの出力レベルがローの状態に
をラッチした後、直ちにパワーダウンします。
プログラムされた同期パワーダウンでは、好ましくない周
プログラムされ、チャージ・ポンプ電流は高い値(1mA)
波数のジャンプを防止するため、デバイスのパワー・ダウ
にスイッチされます。FLOは、ループ・フィルタの抵抗をス
ンはチャージ・ポンプによりゲートされます。PD1に“1”
イッチし、ループ帯域幅が変化することでファーストロッ
を書き込むことにより(PD2にも“1”が書き込まれている
クでの安定性を確保するのに使用されます。
条件で)、いったんパワー・ダウンがイネーブルになると、
NレジスタのCPゲイン・ビットに“1”を書き終えるとデバ
次のチャージ・ポンプのイベントの発生によりデバイスが
イスはファーストロックに入ります。NレジスタのCPゲイ
パワー・ダウンとなります。
ン・ビットに“0”を書き終えるとデバイスはファーストロ
パワー・ダウンがアクティブのときには(CEピンによって
ックを脱出します。
アクティブとされた場合を含む同期/非同期のモード)、以
下のイベントが発生します。
すべてのアクティブなDC電流経路が除去されます。
ファーストロック・モード2
ADF4116ファミリーでは、FLOの出力レベルがローの状態に
R、Nおよびタイムアウト・カウンタが強制的にロード・ス
プログラムされ、チャージ・ポンプ電流は高い値(1mA)
テート条件となります。
にスイッチされます。FLOは、ループ・フィルタの抵抗をス
チャージ・ポンプが強制的にスリー・ステート・モードと
イッチし、ループ帯域幅が変化することでファーストロッ
なります。
クでの安定性を確保するのに使用されます。
デジタル・クロック検出回路がリセットされます。
NレジスタのCPゲイン・ビットに“1”を書き終えるとデバ
RFIN入力がデバイアスされます。
イスはファーストロックに入ります。デバイスはタイマ
オシレータ入力バッファ回路がイネーブルにされます。
ー・カウンタの制御によりファーストロックを脱出します。
入力レジスタはアクティブの状態を保持し、データのロー
TC4∼TC1の値によって決定されるタイム・アウト期間の後
ドおよびラッチが可能です。
で、NレジスタのCPゲイン・ビットは自動的に“0”にリセ
ットされ、デバイスがファーストロックではなく通常モー
MUXOUT制御
内蔵マルチプレクサは、ADF4116ファミリーのM3、M2、
ドに復帰します。
M1によって制御されます。表VIに真理値表を示します。
タイマー・カウンタ制御
ADF4116ファミリーには、新しい周波数へのロックをスピ
位相検出極性
ファンクション・ラッチのDB7(F2)が位相検出極性を設
ードアップするために、2つのチャージ・ポンプ電流の間を
スイッチするオプションがあります。
定します。VCO特性が正のとき、これは“1”に設定されま
ADF4116ファミリーでファーストロックの機能を用いると
す。負のときは“0”に設定されます。
き、イベントの通常の順序は以下のとおりです。
16
REV.0
ADF4116/ADF4117/ADF4118
ユーザーは確実にファーストロックをイネーブルにする必
確認します。次にRロード(2つのLSBに“00”)を実行しま
要があります。まず、ADF4116ファミリーのDB9を“1”に
す。次にNロード(2つのLSBに“01”)を実行します。初期
設定します。また、どちらのファーストロック・モードを
化ラッチがロードされたときに、以下の動作が発生します。
使用するか選ぶ必要があります。前述のように、ファース
1. ファンクション・ラッチの内容がロードされます。
トロック・モード2ではタイマー・カウンタの値を使って、
2. 内部パルスがR、Nおよびタイムアウト・カウンタをリセ
ファーストロック後に通常動作に帰還する前のタイムアウ
ットして、ステート条件をロードしてチャージ・ポンプ
ト時間を決定します。ファーストロック・モード2は
をスリー・ステートにします。プリスケーラのバンドギ
ADF4116ファミリーのDB11を“1”に設定して選択します。
ャップ・リファレンスおよび発振器の入力バッファは内
また高い電流(1mA)が低い電流(250μA)に戻る前に、
部リセット・パルスの影響を受けず、カウント動作が再
どのくらいの期間にわたってアクティブにする必要がある
開されるときに近い位相の差異となります。
かも決定しなければなりません。これは、ファンクショ
3. 初期化ワードの後で最初のNカウンタ・データをラッチす
ン・ラッチのタイマー・カウンタ制御ビットDB14∼DB11
ることにより同じ内部リセット・パルスがアクティブに
(TC4∼TC1)により制御されます。表VIに真理値表を示し
なります。これに続くN負荷は、他の初期化がない限り内
ます。
部リセット・パルスをトリガーしません。
新しい出力周波数を設定するには、A、Bカウンタ・ラッチ
CEピン操作方法
VDDを与えます。
にAおよびBに対する新しい値をプログラムするだけです。
同時にCPゲイン・ビットを“1”に設定することによって、
CEをローにしてデバイスをパワーダウンします。これは直
TC4∼TC1によって決定される期間に対して1mAにチャー
ちにパワーダウンとなるため非同期パワーダウンです。フ
ジ・ポンプを設定することができます。この期間が終了す
ァンクション・ラッチをプログラムします(10)。Rカウン
ると、チャージ・ポンプ電流は250μAに戻ります。同時に
タ・ラッチをプログラムします(00)。Nカウンタ・ラッチ
A、Bカウンタ・ラッチのCPゲイン・ビットを0にリセット
をプログラムします(01)。CEをハイにしてデバイスのパ
することにより、次に再び周波数を変更するための準備が
ワーダウン・モードを解除します。これで、RおよびNカウ
整います。
ンタは近い差異でカウント動作を再開します。
初期化ラッチ
C2=1,C1=1のときに初期化ラッチがプログラムされます。
CEがハイとなった後で、プリスケーラのバンドギャップ電
これは本質的にファンクション・ラッチと同じです(C2=1、
μs程度を必要とすることに注意してください。
C1=0のときにプログラムされる)。
CEを使ってチャンネルの動作を確認するためにデバイスの
しかし、初期化ラッチがプログラムされるときにRおよびN
電源をオン/オフすることができます。入力レジスタは、
圧および発振器の入力バッファが安定な状態となるまでに1
カウンタに追加の内部リセット・パルスが加えられます。
VDDが初期化の時点で与えられた後に一度プログラムされて
このパルスにより、Nカウンタ・データがラッチされたとき
いれば、デバイスがディスエーブル/イネーブルされる度
にNカウンタがロード・ポイントにあり、デバイスが近い位
に再プログラムする必要はありません。
相の差異でカウント動作を開始することが保証されます。
カウンタ・リセット操作方法
VDDを与えます。
ラッチが同期パワー・ダウンにプログラムされている場合
(CEピンがハイ、PD1ビットがハイ、PD2ビットがロー)に
ファンクション・ラッチのロードを行います(2つのLSBに
は、内部パルスは、また、このパワー・ダウンをトリガー
“10”)。この作業とともに、F1ビットに“1”をロードしま
します。プリスケーラのリファレンスおよび発振器の入力
す。これによりカウンタのリセットがイネーブルになりま
バッファは内部リセット・パルスの影響を受けないため、
す。Rカウンタのロードを行います(2つのLSBに“00”)。N
カウント動作が再開されるときに近い位相の差異が保たれ
カウンタのロードを行います(2つのLSBに“01”)。ファン
ます。
クション・ラッチのロードを行います(2つのLDBに“10”
)。
初期化の後で最初のNカウンタ・データがラッチされたとき
この作業とともに、F1ビットに“0”をロードします。これ
に、内部のリセット・パルスは再びアクティブとされます。
によりカウンタのリセットがディスエーブルになります。
しかしながら、この後に続くNカウンタのロードは内部リセ
このシーケンスにより初期化の操作と同様の近い差異が確
ット・パルスをトリガーしません。
保されます。これは内部リセットを超えた直接の制御を可
初期パワー・アップの後のデバイスのプログラミング
デバイスの初期パワー・アップを行った後、そのデバイス
能にします。カウンタのリセットによりカウンタはロー
をプログラムするには3つの方法があります。
テートの状態となりますが、同期パワーダウンはトリガー
初期化ラッチ操作方法
VDDを与えます。
されないことに注意してください。カウンタのリセット方
ド・ポイントの状態に保たれチャージ・ポンプはスリース
法は初期化ラッチ方法に比べてさらなるファンクション・
ラッチを必要とします。
初期化ラッチをプログラムします(入力ワードの2つのLSB
に“11”)。F1ビットが“0”にプログラムされていることを
REV.0
17
ADF4116/ADF4117/ADF4118
アプリケーション・セクション
してLD、ロック検出
(lock-detect)
信号があります。
GSM基地局送信器用のローカル発振器
図 2 6 は G S M の 基 地 局 の 送 信 器 の L Oを 構 成 するために
シャットダウン回路
図27の回路は、ADF4116ファミリーと、使われているVCOの両方
ADF4117/ADF4118をVCOと共に用いた場合を示します。
をシャットダウンする方法を示します。ADG701は、ロジック1がIN
リファレンス入力信号はFREFINから回路に与えられ、この場合に
入力に与えられるとスイッチが開回路となります。ADG701はロー
は50Ωで終端にされます。代表的なGSMシステムでは、50Ωの
コストのスイッチで、SOT-23およびμSOICパッケージの両方で入
終端なしにリファレンス入力をドライブする13MHzのTCXOを持っ
手可能です。
ていると考えられます。200kHzのチャンネル間隔
(GSMの標準)
を
直接変換変調器
一部のアプリケーションでは、基地局の送信器で直接変換のアー
得るためには、ADF4117/ADF4118の内部リファレンス・ディバイダ
を用いてリファレンス入力を65に分割する必要があります。
キテクチャを採用できます。図28に、アナログ・デバイセズ製品を
ADF4117/ADF4118のチャージ・ポンプ出力
(ピン2)
はループ・フィ
組み合わせて、このソリューションを実現する例を示します。
ルタをドライブします。ループ・フィルタの部品の値を計算する場合
回 路 図 では A D 9 7 6 1 が A D 8 3 4 6とともに使 用されています。
には、アイテムの数を考慮する必要があります。この例ではルー
AD9761のような±0.02dBのゲインと±0.004dBのオフセットのマッチン
プ・フィルタはシステムの全体としての位相余裕が45°
となるように設
グ特性を備えたDAC ICを使用することにより、信号チェーンのこの部
計されました。他のPLLシステムの仕様は以下のとおりです。
分での誤差への寄与
(温度変化によるもの)
を最小化できます。
KD=1mA
ローカル発振器(LO)
はADF4113を用いて実現されます。この場
KV=12MHz/V
合には、OSC 3B1-13M0が安定した13MHzのリファレンス周波数
ループ帯域幅=20kHz
を提供します。このシステムは200kHzのチャンネル間隔と出力中
FREF=200kHz
心周波数1960MHzについて設計されています。ターゲットとなるア
N=4500
プリケーションはWCDMA基地局の送信器です。このLOからの
特別リファレンス・スプリアス減衰量=10dB
代表的な位相ノイズ特性は1kHzのオフセットにおいて−85dBc/Hz
です。AD8346のLOポートはシングル・エンド方式によりドライブさ
以上の仕様は、すべて図27のループ・フィルタの部品の値を得る
れます。LOINは100pFのコンデンサでグラウンドに対してAC結合
ために必要とです。
され、LOIPは50ΩのソースからACカップリング・コンデンサを介し
ループ・フィルタの出力はVCOをドライブし、これがPLLシンセサイ
てドライブされます。−6dBmと−12dBmの間のLOドライブ・レベル
ザのRF入力に返され、また、RF出力端子をドライブします。T回
が必要とされます。図28の回路により、代表値−8dBmのレベル
路構成はVCO出力、RF出力およびシンセサイザのRFIN端子の間
が得られます。
での50Ωのマッチングを与えます。
RF出力は50Ωの負荷をドライブするように設計されていますが、
PLLシステムでは。システムがロック状態にある時点を知ることが
図28に示すようにAC結合をする必要があります。IおよびQの入力
重要です。図26では、シンセサイザからのMUXOUT信号により判
が2Vp-pの矩形波信号でドライブされる場合には、出力電力は−
断を行っています。MUXOUTピンは、シンセサイザの中の様々な
10dBm程度となります。
内部信号をモニターするためにプログラムできます。これらの1つと
VDD
RFOUT
VP
100pF
7
1000pF 1000pF
FREFIN
51Ω
8
15
16
AV DD DVDD VP
2
CP
REFIN
VCC
3.3kΩ
27k Ω
0.15nF
620pF
100pF 18Ω
VCO190-902T
18Ω
18Ω
FL O
ADF4117/
ADF4118
10kΩ
1.5nF
CE
MUXOUT
ロック検出
CLK
DATA
100pF
LE
RFINA 6
AGND
DGND
RFINB 5
CPGND
SP
Iコンパチブル・シリアル・バス
14
3
4
9
図26
51Ω
簡略化のため、ADF4117/ADF4118のAVDD、DVDD、
VPおよびVCO190-902TのVCCのデカップリング・
コンデンサは表示していません。
100pF
GSM基地局のためのローカル・オシレータ
18
REV.0
ADF4116/ADF4117/ADF4118
VP
パワーダウン制御
VDD
S
VDD
GND
D
7
15 16
AV DD DVDD VP CE
8
FREFIN
RFOUT
IN ADG702
CP
REFIN
FL O
CPGND
AGND
DGND
RFINA
3
4
9
RFINB
VCC
2
ループ・
フィルタ
18Ω
18Ω
18Ω
GND
10kΩ
6
100pF
VCO
1
ADF4116/
ADF4117/
ADF4118
100pF
100pF
5
51Ω
簡略化のため電源の配線およびデカップリング・
コンデンサは表示していません。
100pF
図27
ローカル・オシレータ・シャットダウン回路
0.1µ F
REFIO
IOUTA
IBBP
ローパス・
フィルタ
IOUTB
IBBP
AD9761
TXDAC
変調された
デジタル・データ
QBBP
ローパス・
フィルタ
QOUTB
QBBP
2kΩ
LOIN
LOIP
100pF
OSC 3B1-13M0
REFIN
シリアル・
デジタル・
インターフェース
100pF
10kΩ
CP
ADF4118
680pF
1kΩ
VCO190-1960T
18pF
100pF 18Ω
6.8nF
RFINB
100pF
18Ω
RSET
TCXO
RFOUT
AD8346
QOUTA
FS ADJ
100pF
VOUT
18Ω
RFINA
100pF
51Ω
簡略化のため電源の配線およびデカップリング・
コンデンサは表示していません。
図28
直接変換送信器のソリューション
インターフェース
ADF4116ファミリーはデバイスへの書き込み用の簡素なSPI
IIのラッチの真理値表を参照してください。
コンパチブルのシリアル・インターフェースを持っていま
はデバイスで実現可能な最大アップデート・レートが
す。SCLK、SDATA、LEはデータ転送を制御します。LE
833kHz、1.2μsに1回のアップデートであることを意味しま
(Latch Enable)がハイとなったときに、SCLKの各立ち上が
す。これは代表的なロック時間が数百μsのシステムには十
最大許容シリアル・クロック・レートは20MHzです。これ
分なものであるといえます。
りエッジで入力レジスタにクロック入力された24ビットが
適当なラッチに転送されます。図1のタイミング図および表
REV.0
19
ADF4116/ADF4117/ADF4118
ADuC812のインターフェース
図29にAD4116ファミリーとADuC812マイクロコンバータと
解説したモードで動作させるときには、ADuC812の最大
のインターフェースを示します。ADuC812は8051コアを基
ことができる最大レートが166kHzであることを意味します。
礎としているため、このインターフェースは8051コアの全
マイクロコントローラに使用できます。マイクロコンバー
ADSP-2181のインターフェース
図30に、ADF4116ファミリーとADSP-21xxデジタル・シグ
タは、CPHA=0のSPIマスター・モードについて設定されて
ナル・プロセッサとのインターフェースを示します。
います。動作を開始するには、LEをドライブするI/Oポート
ADF4116ファミリーは、各ラッチ書き込みについて21ビッ
をローにします。ADF4116ファミリーの各ラッチは24ビッ
トのシリアル・ワードを必要とします。ADSP-21xxを用い
トのワードを必要とします。これは、3つの8ビット・バイ
てこれを行う最も簡単な方法は、オートバッファド・トラ
トをマイクロコンバータからデバイスに書き込むことによ
ンスミット・モードを交互フレーミングで使用することで
り行えます。3番目のバイトが書き込まれたときにLE入力を
す。これにより割り込みが生成される前にシリアル・デー
ハイにして転送を完了してください。
タのブロック全体を送信する手段が提供されます。
SCLK
SCLOCK
ADuC812
LE
SDATA
DT
ADSP-21xx
ADF4116/
ADF4117/
ADF4118
I/O PORTS
SCLK
SCLK
SDATA
MOSI
TFS
CE
ADF4116/
ADF4117/
ADF4118
LE
CE
I/O フラグ
MUXOUT
(ロック検出)
MUXOUT
(ロック検出)
図29
TDS9/2000/2000
SCLOCKレートは4MHzです。これは出力周波数を変更する
ADuC812からADF4116ファミリーへのインターフェース
図30
ADSP-21xxからADF4116ファミリーへのインターフェース
ADF4116ファミリーに初めて電源を投入すると、出力をアク
ワード長を8ビットに設定し各24ビットのワードに対して3
ティブとするために3つの書き込み(Rカウンタ・ラッチ、Nカウ
つのメモリー位置を使用します。21ビット・ラッチのそれ
ンタ・ラッチおよび初期化ラッチに各1回)が必要となります。
ぞれをプログラムするには、3つの8ビット・バイトを格納
ADuC812のI/Oポート・ラインは、パワーダウン(CE入力)
し、オートバッファド・モードをイネーブルにし、次に
およびロックの検出(MUXOUTをロック検出に設定しポー
DSPの送信レジスタに書き込みを行います。最後の操作に
ト入力によりポーリング)にも使用されます。
より、オートバッファ転送が開始されます。
外形寸法
サイズはインチと(mm)で示します。
チップ・スケール
薄型シュリンク・スモール・アウトライン
(CP-20)
0.159 (4.05)
0.157 (4.00)
0.156 (3.95)
0.039 (1.00)
0.035 (0.90)
0.031 (0.80)
実装面
(RU-16)
0.079 (2.0) REF
0.018 (0.45)
0.016 (0.40)
0.014 (0.35)
0.014 (0.35)× 45°
16
15
20
上面図
16
1
9
0.177 (4.50)
0.169 (4.30)
0.079
(2.0)
REF
詳細E
0.020 (0.5) REF
ピン間隔
0.0079 (0.20)
REF
0.201 (5.10)
0.193 (4.90)
11
10
0.256 (6.50)
0.246 (6.25)
5
6
1
底面図
(180度回転)
0.0083 (0.211)
0.0079 (0.200)
0.0077 (0.195)
8
ピン1
0.006 (0.15)
0.002 (0.05)
0.0433 (1.10)
MAX
ピン・オプション詳細 E
実装面 0.0256 (0.65) 0.0118 (0.30)
BSC
0.0075 (0.19)
0.011 (0.275)
0.010 (0.250)
0.009 (0.225)
0.018 (0.45)
0.016 (0.40)
0.014 (0.35)
0.0079 (0.20)
0.0035 (0.090)
8°
0°
0.028 (0.70)
0.020 (0.50)
0.0059
(0.15)
REF
0.0059 (0.15)
REF
単位は(mm)で示します。
このデータシートはエコマーク認定の再生紙を使用しています。
20
REV.0
PRINTED IN JAPAN
0.159 (4.05)
0.157 (4.00)
0.156 (3.95)
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