AD7441/AD7451: 10/12ビットA/Dコンバータ、1MSPS、疑似差動、8ピンSOT-23 (Rev. A) PDF

8ピンSOT-23パッケージ、
1MSPSの疑似差動10/12ビットADC
AD7441/AD7451
機能ブロック図
特長
V DD
V IN+
T/H
V IN–
12ビット逐次比較型
ADC
V REF
SCLK
AD7441/AD7451
コントロール・ロジック
SDATA
CS
03153-A-001
高速スループット・レート:1MSPS
2.7∼5.25VのVDD仕様
最大スループット・レートで低消費電力:
VDD=3V、1MSPSで4mW(max)
VDD=5V、1MSPSで9.25mW(max)
疑似差動アナログ入力
広い入力帯域幅:
入力周波数100kHzで70dB SINAD
フレキシブルなパワー/シリアル・クロック速度マネジメント
パイプライン遅延なし
高速シリアル・インターフェース:
SPI®/QSPITM/MICROWIRETM/DSP互換
パワーダウン・モード:1µA(max)
8ピンSOT-23およびMSOPパッケージ
アプリケーション
トランスデューサ・インターフェース
バッテリ駆動のシステム
データ・アクイジション・システム
携帯型計装機器
モーター制御
GND
図1
概要
製品のハイライト
AD7441/AD7451 1は、それぞれ 10 ビットと 12 ビットの高速、
低消費電力の逐次比較型(SAR)A/Dコンバータで、擬似差動
アナログ入力を備えています。これらのデバイスは、 2.7 ∼
5.25Vの単電源で動作し、1MSPSまでのスループット・レート
1. 2.7∼5.25V電源による動作
が可能です。
内蔵するローノイズ、広帯域幅の差動トラック・アンド・ホー
ルド・アンプ( T/H )は、 3.5MHz までの入力周波数を扱うこ
とができます。AD7441/AD7451のリファレンス電圧は、外部
から V REF ピンに印可し、電源とアプリケーションに応じて
100mV∼3.5Vの範囲があります。
____
変換プロセスとデータ・アクイジションを CS とシリアル・ク
ロックによって制御するため、マイクロプロセッサや
DSPにデ
____
バイスを接続することができます。CSの立ち下がりエッジで入
力信号をサンプリングし、変換もこの時点で開始します。
SARアーキテクチャを採用しているため、パイプライン遅延は
ありません。
2. 低消費電力で高スループット
3V電源の場合、1MSPSのスループット・レートで最大消費
電力が4mWになります。
3. 疑似差動アナログ入力
4. フレキシブルなパワー/シリアル・クロック速度マネジメン
ト
変換レートはシリアル・クロックによって決まります。この
ため、シリアル・クロック速度を上げて変換時間を短くすれ
ば、消費電力を低減することができます。低いスループッ
ト・レートで電力効率を高めるシャットダウン・モードも備
えています。
5. 電圧が可変のリファレンス入力
6. パイプライン遅延なし
____
7. CS 入力とワンショット変換制御により、サンプリング・タ
イミングを正確に制御
1
米国特許番号6,681,332によって保護されています。
REV. A
アナログ・デバイセズ株式会社
8. 500mVリファレンス電圧で、ENOB>10ビット(typ)
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので
もありません。本紙記載の商標および登録商標は、各社の所有に属します。
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電話06(6350)6868(代)
AD7441/AD7451
目次
AD7451 ― 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
AD7441 ― 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
タイミング仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ピン配置および機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
用語集 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
回路情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
コンバータ動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
ADC伝達関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
代表的な接続図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
アナログ入力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
デジタル入力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
リファレンス部. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
シリアル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 16
動作モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
ノーマル・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
パワーダウン・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
消費電力とスループット・レートの関係. . . . . . . . . . . . . . . 20
マイクロプロセッサとDSPとのインターフェース . . . . . . . 20
グラウンディングとレイアウト. . . . . . . . . . . . . . . . . . . . . . . 22
AD7441/AD7451の性能評価 . . . . . . . . . . . . . . . . . . . . . . . . . . 22
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
REVISION HISTORY
2/04—Data Sheet changed from Rev. 0 to Rev. A
Updated format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Universal
Changes to General Description . . . . . . . . . . . . . . . . . . . . . . . . 1
Changes to Table 1 footnotes. . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Changes to Table 2 footnotes. . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Changes to Table 3 footnotes. . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Changes to Table 5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Updated Figures 7, 8, and 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Changes to Figure 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Changes to Reference section . . . . . . . . . . . . . . . . . . . . . . . . . 17
―2―
REV. A
AD7441/AD7451
AD7451 ― 仕様
表1. 特に指定のない限り、VDD=2.7∼5.25V、fSCLK=18MHz、fS=1MSPS、VREF=2.5V、TA=TMIN∼TMAX。A、Bグレードの温度
範囲:−40∼+85℃
パラメータ
Aバージョン
Bバージョン
単位
70
69
70
−73
−75
−73
−75
70
69
70
−73
−75
−73
−75
dB(min)
dB(min)
dB(min)
dB(max)
dB(max)
dB(max)
dB(max)
−80
−80
−80
−80
5
50
20
2.5
5
50
20
2.5
dB(typ)
dB(typ)
ns(typ)
ps(typ)
MHz(typ)
MHz(typ)
12ビットまでノー・ミスコード保証
12
±1.5
±0.95
±3.5
±3
12
±1
±0.95
±3.5
±3
ビット
LSB(max)
LSB(max)
LSB(max)
LSB(max)
VIN+−VIN−
VREF
VREF
V
VREF
−0.1∼+0.4
−0.1∼+1.5
±1
30/10
VREF
−0.1∼+0.4
−0.1∼+1.5
±1
30/10
V
V
V
µA(max)
pF(typ)
2.54
±1
10/30
2.54
±1
10/30
V
µA(max)
pF(typ)
2.4
0.8
±1
10
2.4
0.8
±1
10
V(min)
V(max)
µA(max)
pF(max)
2.8
2.4
0.4
±1
10
2.8
2.4
0.4
±1
10
V(min)
V(min)
V(max)
µA(max)
pF(max)
テスト条件/備考
fIN=100kHz
VDD=2.7∼5.25V
VDD=2.7∼3.6V
VDD=4.75∼5.25V
VDD=2.7∼3.6V、−78dB(typ)
VDD=4.75∼5.25V、−80dB(typ)
ピーク高調波またはスプリアス・ VDD=2.7∼3.6V、−80dB(typ)
ノイズ1
VDD=4.75∼5.25V、−82dB(typ)
相互変調歪み(IMD)1
fa=90kHz、fb=110kHz
2次項
3次項
動的性能
S/N比(SNR)1
信号対(ノイズ+歪み)比
(SINAD)1
全高調波歪み(THD)1
アパーチャ遅延1
アパーチャ・ジッター1
フルパワー帯域幅1、2
@−3dB
@−0.1dB
DC精度
分解能
積分非直線性(INL)1
微分非直線性(DNL)1
オフセット誤差1
ゲイン誤差1
アナログ入力
フルスケール入力スパン
絶対入力電圧
VIN+
VIN−3
DCリーク電流
入力容量
リファレンス入力
VREF入力電圧
DCリーク電流
VREF入力容量
ロジック入力
ハイレベル入力電圧、VINH
ローレベル入力電圧、VINL
入力電流、IIN
入力容量、CIN5
ロジック出力
ハイレベル出力電圧、VOH
ローレベル出力電圧、VOL
フローティング状態リーク電流
フローティング状態出力容量5
出力コーディング
REV. A
VDD=2.7∼3.6V
VDD=4.75∼5.25V
トラック/ホールド時
仕様性能に対して許容偏差±1%
トラック/ホールド時
標準で10nA、VIN=0VまたはVDD
VDD=4.75∼5.25V、ISOURCE=200µA
VDD=2.7∼3.6V、ISOURCE=200µA
ISINK=200µA
ストレート・バイナリ
―3―
AD7441/AD7451
パラメータ
テスト条件/備考
Aバージョン1
Bバージョン1
単位
変換レート
変換時間
トラック・アンド・ホールド・
アクイジション時間1
スループット・レート
18MHz SCLKで888ns
サイン波入力
フルスケール・ステップ入力
16
250
290
1
16
250
290
1
SCLKサイクル
ns(max)
ns(max)
MSPS(max)
VDD
IDD6、7
2.7/5.25
2.7/5.25
V(min/max)
ノーマル・モード(静止時) SCLK ONまたはOFF
ノーマル・モード(動作時) VDD=4.75∼5.25V
VDD=2.7∼3.6V
フルパワーダウン・モード
SCLK ONまたはOFF
消費電力
ノーマル・モード(動作時) VDD=5V;100kSPSに対して
1.55mW(typ)6
VDD=3V;100kSPSに対して
0.6mW(typ)6
フルパワーダウン・モード
VDD=5V、SCLK ONまたはOFF
VDD=3V、SCLK ONまたはOFF
0.5
1.95
1.45
1
0.5
1.95
1.45
1
mA(typ)
mA(max)
mA(max)
µA(max)
9.25
9.25
mW(max)
4
4
mW(max)
5
3
5
3
µW(max)
µW(max)
電源要求
1
2
3
4
5
6
7
「用語集」を参照。
アクイジション時間中に27V/µsを超える(フルスケール入力サイン波>3.5MHz)スルーレートのアナログ入力があると、コンバータが正しくない結果を返すことがあります。
VIN+に疑似グラウンドを提供するため、VIN−に小さいDC入力を印加します。
AD7451は100mV∼VDDの範囲のリファレンス入力で機能します。
特性評価により保証。
「消費電力とスループット・レートの関係」を参照してください。
ミッドスケールのDC入力で測定。
―4―
REV. A
AD7441/AD7451
AD7441 ― 仕様
表2. 特に指定のない限り、VDD=2.7∼5.25V、fSCLK=18MHz、fS=1MSPS、VREF=2.5V、TA=TMIN∼TMAX。Bバージョンの温度範
囲:−40∼+85℃
Bバージョン
単位
61
−72
−73
−72
−74
dB(min)
dB(max)
dB(max)
dB(max)
dB(max)
−80
−80
5
50
20
2.5
dB(typ)
dB(typ)
ns(typ)
ps(typ)
MHz(typ)
MHz(typ)
10ビットまでノー・ミスコード保証
10
±0.5
±0.5
±1
±1
LSB(max)
LSB(max)
LSB(max)
LSB(max)
VIN+−VIN−
VREF
V
VREF
−0.1∼+0.4
−0.1∼+1.5
±1
30/10
V
V
V
µA(max)
pF(typ)
2.54
10/30
V
µA(max)
pF(typ)
2.4
0.8
±1
10
V(min)
V(max)
µA(max)
pF(max)
2.8
V(min)
2.4
V(min)
0.4
V(max)
µA(max)
pF(max)
パラメータ
テスト条件/備考
動的性能
信号対(ノイズ+歪み)比
(SINAD)1
全高調波歪み(THD)1
fIN=100kHz
ピーク高調波または
スプリアス・ノイズ1
相互変調歪み(IMD)1
2次項
3次項
アパーチャ遅延1
アパーチャ・ジッター1
フルパワー帯域幅1、2
VDD=2.7∼3.6V、−77dB(typ)
VDD=4.75∼5.25V、−79dB(typ)
VDD=2.7∼3.6V、−80dB(typ)
VDD=4.75∼5.25V、−82dB(typ)
fa=90kHz、fb=110kHz
@−3dB
@−0.1dB
DC精度
分解能
積分非直線性(INL)1
微分非直線性(DNL)1
オフセット誤差1
ゲイン誤差1
アナログ入力
フルスケール入力スパン
絶対入力電圧
VIN+
VIN−3
DCリーク電流
入力容量
リファレンス入力
VREF入力電圧
DCリーク電流
VREF入力容量
ロジック入力
ハイレベル入力電圧、VINH
ローレベル入力電圧、VINL
入力電流、IIN
入力容量、CIN5
ロジック出力
ハイレベル出力電圧、VOH
ローレベル出力電圧、VOL
フローティング状態リーク電流
フローティング状態出力容量5
出力コーディング
REV. A
VDD=2.7∼3.6V
VDD=4.75∼5.25V
トラック/ホールド時
仕様性能に対して許容偏差±1%
±1
トラック/ホールド時
標準で10nA、VIN=0VまたはVDD
VDD=4.75∼5.25V、
ISOURCE=200µA
VDD=2.7∼3.6V、
ISOURCE=200µA
ISINK=200µA
±1
10
ストレート・バイナリ
―5―
ビット
AD7441/AD7451
パラメータ
変換レート
変換時間
トラック・アンド・ホールド・
アクイジション時間1
スループット・レート
テスト条件/備考
Bバージョン1
単位
18MHz SCLKで888ns
16
250
290
1
SCLKサイクル
ns(max)
ns(max)
MSPS(max
2.7/5.25
V(min/max)
SCLK ONまたはOFF
VDD=4.75∼5.25V
VDD=2.7∼3.6V
SCLK ONまたはOFF
0.5
1.95
1.25
1
mA(typ)
mA(max)
mA(max)
µA(max)
VDD=5V;100kSPSに対して
1.55mW(typ)6
VDD=3V;100kSPSに対して
0.6mW(typ)
VDD=5V、SCLK ONまたはOFF
VDD=3V、SCLK ONまたはOFF
9.25
mW(max)
4
mW(max)
5
3
µW(max)
µW(max)
サイン波入力
ステップ入力
電源要求
VDD
IDD6、7
ノーマル・モード(静止時)
ノーマル・モード(動作時)
フルパワーダウン・モード
消費電力
ノーマル・モード(動作時)
フルパワーダウン・モード
1
2
3
4
5
6
7
「用語集」を参照。
アクイジション時間中に27V/µsを超える(フルスケール入力サイン波>3.5MHz)スルーレートのアナログ入力があると、コンバータが正しくない結果を返すことがあります。
VIN+に疑似グラウンドを提供するため、VIN−に小さいDC入力を印加します。
AD7441は100mV∼VDDの範囲のリファレンス入力で機能します。
特性評価により保証。
「消費電力とスループット・レートの関係」を参照してください。
ミッドスケールのDC入力で測定。
―6―
REV. A
AD7441/AD7451
タイミング仕様
特性評価により保証。すべての入力信号は、tr=tf=5ns(VDDの10∼90%)で規定され、1.6Vの電圧レベルからタイミングをとります。
図2、図3、および「シリアル・インターフェース」を参照。
表3.
特に指定のない限り、VDD=2.7∼5.25V、fSCLK=18MHz、fS=1MSPS、VREF=2.5V、TA=TMIN∼TMAX
パラメータ
TMIN、TMAXでの限界値
単位
fSCLK1
kHz(min)
MHz(max)
tQUIET
10
18
16×tSCLK
888
60
t1
t2
10
10
ns(min)
ns(min)
t32
20
ns(max)
t42
t5
t6
t7
t83
40
0.4 tSCLK
0.4 tSCLK
10
10
35
1
ns(max)
ns(min)
ns(min)
ns(min)
ns(min)
ns(max)
µs(max)
tCONVERT
tPOWER-UP4
1
2
3
4
説明
tSCLK=1/fSCLK
ns(max)
ns(min)
____
シリアル読み出し完了とCSの次の立ち下がりエッジとの間の最小静止
時間 ____
最小
CSパルス幅
____
CSの立ち下がりエッジからSCLKの立ち下がりエッジまでのセット
アップ・タイム
____
CSの立ち下がりエッジからSDATAスリーステート・ディスエーブル
までの遅延
SCLK立ち下がりエッジからのデータ・アクセス時間
SCLKハイレベル・パルス幅
SCLKローレベル・パルス幅
SCLKエッジからデータ有効までのホールド・タイム
SCLK立ち下がりエッジからSDATAスリーステート・イネーブルまで
SCLK立ち下がりエッジからSDATAスリーステート・イネーブルまで
フルパワーダウンからのパワーアップ時間
SCLK入力のマーク/スペース比は40/60∼60/40。
図4の負荷回路で測定。VDD=5Vのとき出力が0.8Vまたは2.4Vを超えるまでに必要な時間で、VDD=3Vのときは出力が0.4Vまたは2.0Vを超えるまでに必要な時間です。
t8は、図4の回路に負荷を与えたとき、データ出力が0.5V変化するために要する時間を測定して得られます。測定した数値を外挿して、25pFコンデンサの充/放電による影響
を除去します。つまり、タイミング特性で示される時間t8は、デバイスの真のバス開放時間であり、バス負荷に左右されません。
「パワーアップ時間」を参照。
t1
CS
1
SCLK
2
3
t3
4
5
0
0
4つの先行ゼロ
図2.
B
13
14
0
DB11
15
t6
t7
t4
0
SDATA
tCONVERT
t5
DB10
DB2
16
t8
DB1
03153-A-002
t2
tQUIET
DB0
スリーステート
AD7451シリアル・インターフェースのタイミング図
t1
CS
12
SCLK
3
t3
SDATA
tCONVERT
t5
4
5
0
0
0
DB9
REV. A
15
t6
DB8
DB0
16
t8
0
0
2つの末尾ゼロ
4つの先行ゼロ
図3.
14
t7
t4
0
B
13
AD7441シリアル・インターフェースのタイミング図
―7―
tQUIET
スリーステート
03153-A-003
t2
AD7441/AD7451
絶対最大定格
1.6mA
下記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作に関するセク
ションに記載されている規定値以上でのデバイス動作を定めた
ものではありません。長時間デバイスを絶対最大定格状態に置
くと、デバイスの信頼性に影響を与えることがあります。
表4.
GNDに対するVDD
GNDに対するVIN+
GNDに対するVIN−
GNDに対するデジタル入力電圧
GNDに対するデジタル出力電圧
GNDに対するVREF
−0.3∼+7V
−0.3V∼VDD+0.3V
−0.3V∼VDD+0.3V
−0.3∼+7V
−0.3V∼VDD+0.3V
−0.3V∼VDD+0.3V
±10mA
電源以外のピンへの入力電流1
動作温度範囲
コマーシャル(A、Bバージョン)
保存温度範囲
ジャンクション温度
θJA熱抵抗
θJC熱抵抗
ピン温度、ハンダ処理
ベーキング時間(60秒)
赤外線(15秒)
ESD
1
200µA
I OH
03153-A-004
CL
25pF
図4.
定格
1.6V
出力ピンへ
特に指定のない限り、TA=25℃
パラメータ
I OL
デジタル出力タイミング仕様の負荷回路
−40∼+85℃
−65∼+150℃
150℃
205.9℃/W(MSOP)
211.5℃/W(SOT-23)
43.74℃/W(MSOP)
91.99℃/W(SOT-23)
215℃
220℃
1kV
100mAまでの過渡電流では、SCRラッチアップは発生しません。
注意
ESD(静電放電)の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静
電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の
ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復
不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、
ESDに対する適切な予防措置を講じることをお勧めします。
―8―
REV. A
AD7441/AD7451
2
SDATA
3
CS 4
図5.
表5.
AD7441/
AD7451
上面図
(実寸ではありません)
8
V REF
V REF 1
7
V IN+
V IN+ 2
6
V IN–
5
GND
03153-A-005
V DD 1
SCLK
AD7441/
AD7451
V IN– 3
GND 4
8ピンSOT-23
上面図
(実寸ではありません)
図6.
8
V DD
7
SCLK
6
SDATA
5
CS
03153-A-006
ピン配置および機能の説明
8ピンMSOP
ピン機能の説明
記号
機能
VREF
AD7441/AD7451のリファレンス入力。この入力に100mV∼VDDの範囲の外部リファレンスを接続する必要がありま
す。仕様規定されているリファレンス入力は2.5Vです。このピンは、少なくとも0.1µFのコンデンサでGNDにデカッ
プリングしてください。
VIN+
非反転アナログ入力
VIN−
反転入力。このピンで、VIN+入力のグラウンド・リファレンス・ポイントを設定します。グラウンドに接続するか、
DCオフセットに接続して疑似グラウンドを得ます。
GND
アナログ・グラウンド。AD7441/AD7451の全回路のグラウンド・リファレンス・ポイント。すべてのアナログ入力
信号と外部リファレンス信号の基準はこのGND電圧にしてください。
____
CS
チップ・セレクト。アクティブ・ローのロジック入力。この入力には、AD7441/AD7451の変換開始とシリアル・
データの転送制御という2つの機能があります。
SDATA
シリアル・データ。ロジック出力。AD7441/AD7451からの変換結果がシリアル・データ・ストリームとしてこの出
力から得られます。SCLK入力の立ち下がりエッジで、ビットをクロック出力します。AD7451のデータ・ストリーム
は、4つの先行ゼロと、それに続く12ビットの変換データ(MSBファースト)で構成されます。AD7441のデータ・ス
トリームは、4つの先行ゼロ、10ビットの変換データ、2つの末尾ゼロで構成されます。いずれの場合も、出力コー
ディングは、ストレート(自然)バイナリです。
SCLK
シリアル・クロック。ロジック入力。SCLKは、AD7441/AD7451からのデータにアクセスするためのシリアル・ク
ロックを提供します。変換プロセスのクロック源にもなります。
VDD
電源入力。VDDは2.7∼5.25Vです。この電源は、0.1µFコンデンサと10µFタンタル・コンデンサによってGNDにデ
カップリングしてください。
REV. A
―9―
AD7441/AD7451
アパーチャ遅延
用語集
サンプリング・クロックの立ち上がりエッジから、ADCが実際
にサンプルを行うまでに要する時間です。
信号対(ノイズ+歪み)比
A/Dコンバータ出力で測定した信号対(ノイズ+歪み)比です。
信号は基本波の rms 振幅で、ノイズは 1/2 サンプリング周波数
(fS/2)までのすべての非基本波信号の和になります(DCを除
く)。信号対(ノイズ+歪み)比はデジタル化プロセスの量子
化レベル数に依存し、レベル数が大きいほど、量子化ノイズが
小さくなります。サイン波を入力した場合の理想のNビット・
コンバータでの信号対(ノイズ+歪み)比の理論値は、次式で
得られます。
アパーチャ・ジッター
実際にサンプル取得が行われる有効時点についてのサンプルご
との変動です。
フルパワー帯域幅
ADCのフルパワー帯域幅とは、再構成された基本波の振幅がフ
ルスケール入力に対して0.1dB または3dB 低下する入力周波数
です。
積分非直線性(INL)
ADC伝達関数の両端を結ぶ直線からの最大偏差です。
信号対(ノイズ+歪み)比=(6.02N+1.76)dB
これによると、12ビット・コンバータでは74dB、10ビット・
コンバータで62dBになります。
全高調波歪み(THD)
微分非直線性(DNL)
ADC の2 つの隣接コード間における1LSB 変化の測定値と理想
値の差です。
全高調波歪みは、高調波のrms値総和と基本波の比です。
AD7441/AD7451の場合、次のようになります。
―――――――――――
V22+V32+V42+V52+V62
THD(dB)=20 log ――――――――――――
√
V1
ここで、V1は基本波のrms振幅、V2、V3、V4、V5、V6は2次∼6
次高調波のrms振幅です。
ピーク高調波またはスプリアス・ノイズ
ピーク高調波またはスプリアス・ノイズは、ADC出力スペクト
ル内の2番目に大きい成分のrms値(DCを除き、fS/2まで)の基
本波rms値に対する比です。通常、この仕様値はスペクトル内
の最大の高調波によって決まりますが、高調波がノイズ・フロ
アに埋め込まれているADCの場合には、ノイズ・ピークになり
ます。
相互変調歪み
非線形性のアクティブ・デバイスに2つの周波数faおよびfbのサ
イン波を入力すると、和および差の周波数mfa±nfb(mおよび
nは、0、1、2、3など)で歪み成分が発生します。相互変調歪
み項とは、このmとnが非ゼロの項をいいます。たとえば、2次
項には(fa+fb)と(fa−fb)があり、3次項には(2fa+fb)、
(2fa−fb)、(fa+2fb)、(fa−2fb)があります。
オフセット誤差
理想の遷移( AGND + 1LSB )に対する最初のコード遷移
(000...000から000...001)の偏差です。
ゲイン誤差
オフセット誤差を調整した後の、理想の遷移( V REF− 1LSB )
に対する最後のコード遷移(111...110から111...111)の偏差で
す。
トラック・アンド・ホールド・アクイジション時間
トラック・アンド・ホールド・アンプがトラック・モードにと
どまり、トラック・アンド・ホールド・アンプの出力が、印加
された入力信号の 0.5LSB 以内に達して整定するまでに必要と
する最小時間です。
電源除去比(PSRR)
電源除去比とは、フルスケール周波数fでのADC出力の電力と、
周波数fSのADC VDD電源に加えられる100mVp-pサイン波の電
力との比です。この入力の周波数は、1kHz∼1MHzの範囲で変
動します。
PSRR(dB)=10 log(Pf/Pfs)
PfはADC出力における周波数fでの電力で、PfsはADC出力に
おける周波数fSでの電力です。
AD7441/AD7451は、入力帯域幅の上限に近い2つの入力周波
数を使うCCIF標準でテストされています。この場合、通常、2
次項は元のサイン波の周波数から離れ、3 次項は入力周波数に
近い周波数になります。このため、2次項と3次項は別々の仕様
になります。相互変調歪みの計算は、THDの仕様に従い、基本
波の和の rms 振幅に対する個々の歪み成分の rms 総和の比にな
り、dBで表します。
― 10 ―
REV. A
AD7441/AD7451
代表的な性能特性
デフォルト状態:特に指定のない限り、TA=25℃、fS=1MSPS、fSCLK=18MHz、VDD=2.7∼5.25V、VREF=2.5V
75
1.0
V DD = 5.25V
0.8
0.6
V DD = 4.75V
70
DNL誤差(LSB)
SINAD(dB)
0.4
V DD = 3.6V
65
V DD = 2.7V
0.2
0
–0.2
–0.4
60
55
10
100
03153-A-010
03153-A-007
–0.6
–0.8
–1.0
1000
0
1024
2048
図7. さまざまな電源電圧に対するAD7451の
SINAD 対 アナログ入力周波数
図10.
VDDでの100mVp-pサイン波
VDDでのデカップリングなし
VDD=5VでのAD7451の代表的なDNL
0.8
–20
0.6
0.4
–60
INL誤差(LSB)
–40
V DD = 3V
V DD = 5V
–80
0.2
0
–0.2
–0.4
–0.6
03153-A-008
–100
–120
0
100
200
300
400
500
600
700
800
900
03153-A-011
PSRR(dB)
4096
1.0
0
–0.8
–1.0
1000
0
1024
2048
電源リップル周波数(kHz)
0
図11.
–40
4096
VDD=5VでのAD7451の代表的なINL
10,000
8192ポイントFFT
fSAMPLE = 1MSPS
fIN = 100kSPS
SINAD = 71dB
THD = –82dB
SFDR = –83dB
–20
3072
コード
図8. PSRR 対 電源デカップリングなしの
電源リップル周波数
SNR(dB)
3072
コード
周波数(kHz)
9949コード
9,000
8,000
7,000
6,000
–60
5,000
–80
4,000
3,000
–100
–140
0
100
200
300
400
1,000
27コード
0
2046
500
周波数(kHz)
図9.
REV. A
2047
24コード
2048
2049
2050
コード
VDD=5VでのAD7451の動的性能
図12. DC入力を10,000回変換した場合の
AD7451のヒストグラム
― 11 ―
03153-A-012
03153-A-009
2,000
–120
2051
AD7441/AD7451
0
4.0
8192 ポイントFFT
fSAMPLE = 1MSPS
fIN = 100kSPS
SINAD = 61.7dB
THD = –81.7dB
SFDR = –82dB
3.5
–20
3.0
–40
2.0
SNR(dB)
1.5
1.0
–60
–80
正側NDL
0.5
–100
0
–1.0
0
1
2
3
4
–120
03153-A-013
負側NDL
–0.5
03153-A-016
DNLの変化(LSB)
2.5
–140
0
5
100
200
図13.
300
400
500
VREF(V)
VREF (V)
VDD=5VでのDNLの変化 対 VREF
図16.
5
AD7441の動的性能
0.5
0.4
4
0.3
0.2
DNL誤差(LSB)
2
1
正側INL
0.1
0
–0.1
–0.2
0
–0.3
03153-A-014
負側INL
–1
–2
0
1
2
3
4
03153-A-017
INLの変化(LSB)
3
–0.4
–0.5
5
0
256
図14.
512
768
1024
コード
VREF (V)
VDD=5VでのINLの変化 対 VREF
図17.
AD7441の代表的なDNL
0.5
12
V DD = 3V
0.4
11
0.3
0.2
INL誤差(LSB)
9
8
0.1
0
–0.1
–0.2
V DD = 5V
6
0
1
2
3
4
03153-A-018
–0.3
7
03153-A-015
有効ビット数
10
–0.4
–0.5
0
5
256
512
768
1024
コード
VREF (V)
図15. VDD=5V、3Vでの有効ビット数(ENOB)
対 VREF
図18.
― 12 ―
AD7441の代表的なINL
REV. A
AD7441/AD7451
回路情報
容量性DAC
CS
B
V IN+
A
SW1
A
B
SW2
コントロール・
ロジック
SW3
V IN–
CS
V REF
要があります。
コンパレータ
容量性DAC
AD7441/AD7451は、オンチップ差動トラック・アンド・ホー
ルド・アンプ、逐次比較型( SAR ) ADC 、シリアル・イン
ターフェースを8ピンSOT-23または8ピンMSOPパッケージに
ADCの変換フェーズ
ADC伝達関数
AD7441/AD7451の出力コーディングはストレート(自然)バ
イナリです。設計されたコード遷移は連続したLSB値(1LSB、
2LSB …と続く)で発生します。 AD7451 の LSB サイズは
VREF/4096、AD7441のLSBサイズはVREF/1024です。図21に、
AD7441/AD7451の理想的な伝達特性を示します。
コンバータ動作
サンプリング・コンデンサ・アレイが入力の差動信号を取得し
ます。
111...11
111...10
ADCコード
AD7441/AD7451は、2つの容量性DACをベースにした逐次比
較型ADC です。図19 と図20 に、アクイジション・フェーズと
変換フェーズのADCの簡略回路図を示します。ADCは、コン
トロール・ロジック、SAR、2つの容量性DACで構成されてい
ます。図19(アクイジション・フェーズ)では、SW3が閉じ、
SW1とSW2がポジションA、コンパレータが平衡状態にあり、
1LSB = V REF /4096 (AD7451)
1LSB = V REF /1024 (AD7441)
111...00
011...11
000...10
000...01
000...00
V REF – 1LSB
0V 1LSB
アナログ入力
容量性DAC
図21.
CS
A
SW1
A
B
SW2
コントロール・
ロジック
SW3
V IN–
V REF
CS
コンパレータ
容量性DAC
図19.
03153-A-019
B
V IN+
ADCのアクイジション・フェーズ
ADCが変換を開始すると(図20)、SW3が開き、SW1とSW2
がポジションBに移動するため、コンパレータが不平衡状態に
なります。変換が始まると、2 つの入力が切り離されます。コ
ントロール・ロジックと電荷再配分式DACを使用し、サンプリ
ング・コンデンサ・アレイに対して一定量の電荷を加算/減算
することで、コンパレータを平衡状態に戻します。コンパレー
タが平衡状態に戻ると、変換が完了します。コントロール・ロ
ジックは、ADC の出力コードを生成します。V IN+ピンとV IN−
ピンを駆動するソースの出力インピーダンスは一致しなければ
なりません。これが一致しないと、2 つの入力で異なるセトリ
ング・タイムになり、誤差が生じます。
REV. A
― 13 ―
AD7441/AD7451の理想的な伝達特性
03153-A-021
搭載しています。シリアル・クロック入力でデバイスからの
データにアクセスし、逐次比較型ADCにクロック源を提供しま
す。AD7441/AD7451には、変換と変換の間に消費電力を低減
するパワーダウン・オプションがあります。「動作モード」で
説明しますが、このパワーダウン機能は標準のシリアル・イン
ターフェースから実行します。
図20.
03153-A-020
AD7441/AD7451は、低消費電力、単電源、10ビットおよび12
ビットの逐次比較型A/Dコンバータ(ADC)で、疑似差動アナ
ログ入力を備えています。 2.7 ∼ 5.25V の単電源で動作し、
18MHz の SCLK を供給すれば 1MSPS までのスループット・
レートが可能です。VREFピンに外部リファレンスを入力する必
AD7441/AD7451
代表的な接続図
R
0.1µF
10µF
+2.7∼+5.25V
電源
シリアル・
インターフェース
V IN+
AD7441/
AD7451
SCLK
SDATA
GND
V REF
0.1µF
図22.
µC/µP
CS
V IN–
DC入力電圧
2.5V
AD780
V IN+
R
V IN+
3R
AD7441/
AD7451
R
V IN–
V REF
0.1µF
外部VREF
(2.5V)
図23. バイポーラ入力信号をレベル・シフトするための
オペアンプ構成
アナログ入力構造
図24に、AD7441/AD7451のアナログ入力構造の等価回路を示
します。4個のダイオードが、アナログ入力に対するESD保護
機能を提供します。アナログ入力信号が電源レールより300mV
以上高くならないように注意してください。この値を超えると、
これらのダイオードが順方向にバイアスされて、サブストレー
トに電流が流れるようになります。ダイオードがデバイスに修
復不可能な損傷を与えずに許容できる最大電流は 10mA です。
図24のコンデンサC1は標準で4pFで、主にピン容量に起因しま
す。抵抗は、スイッチのオン抵抗で構成される集中成分です。
これらの抵抗の値は、標準で約 100Ω です。コンデンサ C2 は、
ADCのサンプリング・コンデンサで、標準で16pFの容量があ
ります。
03153-A-022
V DD
V REF
p-p
+1.25V
0V
–1.25V
03153-A-023
図22に、AD7441/AD7451の代表的な接続図を示します。この
設定では、 GND ピンがシステムのアナログ・グラウンド・プ
レーンに接続されています。VREFピンは2.5Vのデカップリング
されたリファレンス源であるAD780に接続され、信号源はユニ
ティ・ゲイン・バッファを介してVIN+アナログ入力に接続され
ています。DC電圧はVIN−ピンに接続され、VIN+入力に対する
疑似グラウンドを提供します。VDDピンは、0.1µFセラミック・
コンデンサと並列接続した1µFタンタル・コンデンサによって、
AGNDにデカップリングしてください。リファレンス・ピンは、
0.1µF以上のコンデンサによってAGNDにデカップリングして
ください。変換結果は16ビット・ワードで出力されます(4つ
の先行ゼロの後に12 ビットまたは10 ビット結果のMSB が続き
ます)。AD7441の10ビット結果の後には、2つの末尾ゼロが続
きます。
2.5V
1.25V
0V
AC アプリケーションの場合は、該当するアナログ入力ピンに
RC ローパス・フィルタを使用して、アナログ入力信号から高
代表的な接続図
アナログ入力
AD7441/AD7451には疑似差動アナログ入力があります。VIN+
入力を信号源に結合し、V REFp-p の振幅があればデバイスのフ
ル・ダイナミック・レンジが得られます。DC入力はVIN−に接
続します。この入力に印加された電圧が、VIN+入力にグラウン
周波成分を除去することを推奨します。高調波歪みと信号対ノ
イズ比が重要なアプリケーションでは、アナログ入力を低イン
ピーダンス・ソースから駆動してください。ソース・インピー
ダンスが大きいと、ADCのAC性能が大きく影響されます。こ
のため、入力バッファ・アンプが必要になることもあります。
オペアンプの選択は、アプリケーションによって異なります。
ドまたは疑似グラウンドからのオフセットを提供します。疑似
差動入力の主なメリットは、アナログ入力信号のグラウンドを
ADCのグラウンドから分離することです。これによって、DC
コモン・モード電圧をキャンセルできるようになります。
V DD
D
V IN+
ADCが単電源で動作するため、グラウンド・ベースのバイポー
C1
ラ信号を入力条件に合わせてレベル・シフトする必要がありま
す。オペアンプ(AD8021など)の構成によって、
AD7441/AD7451の入力レンジに対応するようにグラウンド・
ベースの信号(バイポーラ)をスケーリングおよびレベル・シ
フトできます。図23を参照してください。
C2
R1
C2
D
V DD
D
V IN–
C1
D
03153-A-024
変換が行われるとき、疑似グラウンドが0 に対応し、最大アナ
ログ入力はAD7451が4096、AD7441が1024に対応します。
R1
図24. 等価なアナログ入力回路。変換フェーズ―
スイッチ開、トラック・フェーズ―スイッチ閉
― 14 ―
REV. A
AD7441/AD7451
アンプを使わないでアナログ入力を駆動するときは、ソース・
インピーダンスを低い値にする必要があります。最大ソース・
インピーダンスは、許容可能な全高調波歪み(THD)の大きさ
に依存します。ソース・インピーダンスが増加するとTHDが大
きくなり、性能が低下します。図25に、さまざまなソース・イ
ンピーダンスでの全高調波歪みとアナログ入力信号周波数の関
係を示します。
0
–10
TA = 25°C
V DD = 5V
–20
AD7441/AD7451に対するデジタル入力は、アナログ入力を制
限する最大定格によって制限されることはありません。印加さ
____
れるデジタル入力(CSとSCLK)は7Vに達することもあり、ア
ナログ入力のようにVDD+0.3Vの限界によって制限されません。
入力に V DD+ 0.3V の制限がないことから得られる主な利点は、
____
電源シーケンスの問題を回避できることです。VDDより前にCS
やSCLKに電圧が印加された場合でも、ラッチアップの危険は
ありません。アナログ入力では、VDDより前に0.3Vより大きい
信号が印加されると、ラッチアップの危険があります。
リファレンス部
–30
THD(dB)
デジタル入力
AD7441/AD7451にリファレンスを供給するには、外部ソース
が必要です。このリファレンス入力の範囲は100mV∼VDDです。
電源電圧範囲2.7∼5.25Vに対して、仕様規定されているリファ
レンスは2.5Vです。アプリケーションに選択したリファレンス
–40
–50
200Ω
–60
入力が電源電圧を決して超えることがないようにしてくださ
い。リファレンス源での誤差によって、AD7441/AD7451の伝
達関数におけるゲイン誤差が生じ、デバイスの指定されたフル
スケール誤差が増大します。VREFピンには、0.1µF以上のコン
デンサを接続してください。AD7441/AD7451には、AD780や
ADR421などのリファレンス源をお勧めします。図27に、VREF
ピンの代表的な接続図を示します。
100Ω
–70
03153-A-025
–80
–90
62Ω
–100
10k
100k
10Ω
1M
入力周波数(Hz)
図25. さまざまなソース・インピーダンスでの全高調
波歪み(THD) 対 アナログ入力周波数
V DD
図26に、18MHzのSCLKによって1MSPSでサンプリングする
ときの、さまざまな電源電圧での全高調波歪みとアナログ入力
周波数の関係を示します。この場合、ソース・インピーダンス
は10Ωです。
AD7441/
AD7451*
AD780
NC
V DD
0.1µF
10nF
0.1µF
OPSEL 8
NC
2 V IN
7
3 TEMP V OUT
6
NC
2.5V
1
4 GND
TRIM 5
NC
V REF
0.1µF
TA = 25°C
NC=接続なし
–55
* わかりやすくするために他のピンは省略してあります。
–60
THD(dBs)
図27.
–65
V DD = 2.7V
–70
V DD = 3.6V
–75
V DD = 4.75V
–85
V DD = 5.25V
–90
10
100
03153-A-026
–80
1000
入力周波数(kHz)
図26. さまざまな電源電圧での全高調波歪み(THD) 対
アナログ入力周波数
REV. A
― 15 ―
VDD=5Vでの代表的なVREF接続図
03153-A-027
–50
AD7441/AD7451
シリアル・インターフェース
図2と図3に、それぞれAD7441/AD7451のシリアル・インター
フェースの詳細なタイミング図を示します。シリアル・クロッ
クが変換クロックを提供し、変換時にデバイスからのデータの
____
転送も制御します。CS____
で変換プロセスが開始し、データ転送を
フレーミングします。CSの立ち下がりエッジでトラック・アン
ド・ホールドがホールド・モードになり、バスがスリーステー
トから抜け出します。この時点で、アナログ入力信号をサンプ
リングし、変換を開始します。変換完了には、SCLKで16サイ
クル必要です。
13個のSCLK立ち下がりエッジが経過すると、図2と図3のポイ
ントBに示すように、トラック・アンド・ホールドが次の
SCLK の立ち上がりエッジでトラック・モードに戻ります。
SCLK の 16 番目の立ち下がりエッジで、 SDATA ラインがス
リーステートに戻ります。
変換を完了してAD7441/AD7451の変換結果にアクセスするに
____
は、シリアル・クロックで 16 サイクルが必要です。 CS がロー
レベルになると、マイクロコントローラやDSPによって最初の
先行ゼロが読み出せるようになります。次に、後続のSCLK立
ち下がりエッジで2 番目の先行ゼロから残りのデータをクロッ
ク出力します。シリアル・クロックの最初の立ち下がりクロッ
ク・エッジが、 2 番目の先行ゼロを出力することになります。
前の(15番目の)立ち下がりエッジで出力されていたデータ転
送の最終ビットは、16番目の立ち下がりエッジで有効になりま
す。変換が完了し、16クロック・サイクル後にデータのアクセ
スが行われた後は、次の変換を開始する前に、規定のアクイジ
ション時間と静止時間を満たすことができるように十分な時間
を空けることが重要です(次の「タイミング例」を参照)。
18MHzのクロックによって1MSPSを実現するには、18クロッ
ク・バーストで変換を行い、アクイジション時間と静止時間のた
めに十分な時間を確保した後に次の変換を開始します。
____
SCLKの16サイクルが経過する前にCSの立ち上がりエッジが発
生すると、変換が中止され、SDATAラインがスリーステート
に戻ります。
AD7441/AD7451の変換結果は、シリアル・データ・ストリー
ムで SDATA 出力から得られます。 SCLK 入力の立ち下がり
エッジでビットをクロック出力します。AD7451のデータ・ス
トリームは、 4 つの先行ゼロと、それに続く 12 ビットの変換
データ( MSB ファースト)で構成されます。 AD7441 のデー
タ・ストリームは、4つの先行ゼロと、それに続く10ビットの
変換データ(MSBファースト)と2つの末尾ゼロで構成されま
低速のSCLKを使用するアプリケーションでは、各SCLK立ち
____
上がりエッジでデータを読み出すことができます。つまり、CS
の立ち下がりエッジ後の最初のSCLK立ち上がりエッジで先行
ゼロを、15番目の立ち上がりSCLKエッジでDB0を読み出すこ
とができます。
す。いずれの場合も、出力コーディングはストレート(自然)
バイナリです。
― 16 ―
REV. A
AD7441/AD7451
タイミング例1
FSCLK=18MHzでスループット・レート=1MSPSのとき、サイ
タイミング例2
FSCLK=5MHzでスループット・レート=315kSPSのとき、サイ
クル・タイムは次のようになります。
クル・タイムは次のようになります。
1/スループット=1/1,000,000=1µs
1/スループット=1/315,000=3.174µs
1サイクルは次の時間で構成されます。
1サイクルは次の時間で構成されます。
t2+12.5 (1/FSCLK)+tACQ=1µs
t2+12.5 (1/FSCLK)+tACQ=3.174µs
したがって、t2=10nsの場合は、次のようになります。
したがって、t2=10nsの場合は、次のようになります。
10ns+12.5 (1/18 MHz)+tACQ=1µs
10ns+12.5 (1/5MHz)+tACQ=3.174µs
tACQ=296ns
tACQ=664ns
296nsという値は、tACQで290nsの条件を満たします。
664nsという値は、tACQで290nsの条件を満たします。
図28より、tACQは次のようになります。
図28より、tACQは次のようになります。
2.5 (1/FSCLK)+t8+tQUIET
2.5 (1/FSCLK)+t8+tQUIET
ここで、t8=35nsです。これにより、tQUIETの値として122nsが
得られ、60nsの最小条件を満たすことになります。
ここで、t8=35nsです。これにより、tQUIETの値として129nsが
得られ、60nsの最小条件を満たすことになります。
この例やその他の低速クロック値の場合、変換が完了する前に
信号を取得しておくことができますが、変換と変換の間には最
小60nsのtQUIETが必要です。タイミング例2では、信号は図28の
ポイントCあたりで完全に取得されます。
CS
SCLK
tCONVERT
t5
1
2
3
4
5
B
13
C
14
15
t6
16
t8
tQUIET
tACQUISITION
12.5(1/FSCLK )
1/スループット
図28.
REV. A
シリアル・インターフェースのタイミング例
― 17 ―
03153-A-028
10ns
t2
AD7441/AD7451
パワーダウン・モード
____
AD7441/AD7451の動作モードは、変換時にCS信号のロジック
状態を制御して選択します。動作モードには、ノーマル・モー
____
ドとパワーダウン・モードがあります。変換開始後にCSがハイ
レベルになるポイントで、AD7441/AD7451がパワーダウン・
モードになるかどうかが決まります。また、すでにパワーダウ
____
ン・モードになっている場合も、CSによってノーマル動作に戻
るか、パワーダウン・モードにとどまるかを制御します。この
2つの動作モードから、柔軟なパワーマネジメント・オプショ
ンが得られます。これらのオプションを選ぶことで、さまざま
なアプリケーションの要求に最適な消費電力/スループット・
レート比を選択できます。
ノーマル・モード
最高のスループット・レート性能を得るためのモードです。
AD7441/AD7451 は常時フルパワーアップ状態にとどまるた
め、パワーアップ時間を気にする必要はありません。図29に、
このモードでの AD7441/AD7451 の一般的な動作図を示しま
____
す。「シリアル・インターフェース」で説明したように、CSの
立ち下がりエッジで変換を開始します。デバイスを常時パワー
____
アップさせておくには、CSの立ち下がりエッジの後、少なくと
____
も10個のSCLK立ち下がりエッジが経過するまでCSをローレベ
ルに維持しておく必要があります。
10番目のSCLK立ち下がりエッジの後、16____
番目のSCLK立ち下
がりエッジの前までに任意のタイミングでCSをハイレベルにす
ると、デバイスはパワーアップ状態のままですが、変換が終了
して、SDATAがスリーステートに戻ります。変換を完了して
完全な変換結果にアクセスするには、シリアル・クロックで
16
____
サイクルが必要です。CSは、次の変換までアイドルのハイレベ
ルを維持するか、次の変換の前の一定の時点までアイドルの
ローレベルにすることができます。データ転送が完了して
SDATA
がスリーステートに戻った後は、静止時間tQUIETの経過
____
後にCSを再度ローレベルにして次の変換を開始できます。
このモードは、低スループット・レートが必要なアプリケー
ションでの使用を目的としています。各変換の間に ADC をパ
ワーダウンしたり、一連の変換を高スループット・レートで実
行した後、このようなバースト的な複数の変換と変換の間に比
較的長時間にわたってADCをパワーダウンします。
AD7441/AD7451がパワーダウン・モードになると、全アナロ
グ回路がパワーダウンします。パワーダウン・モードに入るに
は、図30 に示すように、SCLK の2 番目の立ち下がりエッジの
後、
SCLKの10番目の立ち下がりエッジの前までに任意の時点
____
でCSをハイレベルにして変換プロセスを中断させる必要があり
ます。
____
SCLKのこのウインドウ内でCS____
をハイレベルにすると、デバイ
スがパワーダウン状態に入り、CSの立ち下がりエッジで開始し
____
た変換を終了し、SDATAがスリーステートに戻ります。CSの
立ち上がりエッジからSDATAのスリーステート・イネーブル
までの時間は、t8を超えることはできません(「タイミング仕様」
____
を参照)。SCLKの2番目の立ち下がりエッジの前にCSがハイレ
ベルになっても、デバイスはノーマル・モードのままで、パ
____
ワーダウンしません。この機能によって、CSラインのグリッチ
によって偶発的にパワーダウンが生じるのを防ぎます。
この動作モードを終了してAD7441/AD7451を再度パワーアッ
____
プするには、ダミー変換を実行します。デバイスは、
CSの立ち
____
下がりエッジでパワーアップを開始し、CSがローレベルになっ
ている間パワーアップを続け、 SCLK の 10 番目の立ち下がり
エッジで終了します。デバイスは 1µs 経過後に完全にパワー
アップし、図31に示すように、次の変換から有効なデータが得
られます。
CS
CS
SCLK
1 2
スリーステート
SDATA
図30.
1
10
10
03153-A-030
動作モード
パワーダウン・モードへの移行
16
SDATA
4つの先行ゼロ+変換結果
図29.
03153-A-029
SCLK
ノーマル・モード動作
― 18 ―
REV. A
AD7441/AD7451
tPOWER-UP
デバイスがパワーアップ
動作を開始
CS
A
1
デバイスが完全にパワーアップされ、
VINを完全に取得
10
16
1
10
16
SDATA
無効データ
有効データ
図31.
パワーダウン・モードの終了
____
SCLKの10番目の立ち下がりエッジの前にCSがハイレベルにな
ると、AD7441/AD7451
は再びパワーダウン・モードに戻りま
____
____
す。これにより、CSラインのグリッチや、CSがローレベルの
ときの不用意な 8 サイクルの SCLK によって偶発的にパワー
____
アップするのを防ぎます。このため、デバイスはCSの立ち下が
りエッジでパワーアップを開始できますが、
SCLKの10番目の
____
立ち下がりエッジの前にCSの立ち上がりエッジが発生すると、
再びパワーダウン状態に戻ります。
パワーアップ時間
AD7441/AD7451 のパワーアップ時間は 1µs ( typ )です。
18MHzまでの任意のSCLK周波数で、1ダミー・サイクルさえ
あればデバイスがパワーアップできることになります。ダ
ミー・サイクルが完了すると、ADCはフルパワーアップして、
正常な入力信号を取り込むことができます。この場合も、ダ
____
ミー変換後にバスがスリーステートに戻った時点からCSの次の
立ち下がりエッジまで、静止時間tQUIETが必要です。
1MSPSの最大スループット・レートでの動作時、
AD7441/AD7451 は、 1 ダミー・サイクルでパワーアップし
て±0.5LSBの範囲内で信号を取得します。この間1µsです。ダ
ミー・サイクルでパワーダウン・モードからパワーアップする
とき(図31)、デバイスのパワーダウン中はホールド・モード
____
にあったトラック・アンド・ホールドが、CSの立ち下がりエッ
ジ後にデバイスが受け取る最初の SCLK エッジの後でトラッ
ク・モードに戻ります。これを図31のポイントAに示します。
任意のSCLK周波数でデバイスをパワーアップさせてVINを入力
するにはダミー・サイクル1つで十分ですが、必ずしも16
SCLK というフルのダミー・サイクルがないとデバイスをパ
ワーアップして V IN を完全に得られないわけではありません。
デバイスのパワーアップと入力信号の取得には1µsで十分です。
REV. A
03153-A-031
SCLK
たとえば、5MHzのSCLK周波数をADCに入力する場合、サイ
クル・タイムは3.2µs (つまり、1/(5MHz) ×16 )になります。
3.2µs の 1 ダミー・サイクルで、デバイスはパワーアップして
VINを完全に入力します。ただし、5MHzのSCLKでは1µs後に、
SCLK の 5 サイクル分しか経過していません。この時点でも、
ADCは完全にパワーアップして信号が取得できます。したがっ
____
て、この場合は、10番目のSCLKの立ち下がりエッジの後にCS
をハイレベルにし、さらにtQUIET経過後に再度ローレベルにして、
変換を開始することが可能です。
最初に AD7441/AD7451 に電源を供給するとき、パワーダウ
ン・モードかノーマル・モードのいずれかでADCがパワーアッ
プします。このため、デバイスが完全にパワーアップしてから
有効な変換を開始できるように、1 ダミー・サイクルを経過さ
せることを推奨します。同様に、デバイスをパワーダウン・
モードでパワーアップしたい場合も、図15に示すようなサイク
ルを実行することで、ダミー・サイクルを使ってデバイスを確
実にパワーダウン・モードにすることができます。
AD7441/AD7451に電源を供給した後のパワーアップ時間は、
パワーダウン・モードからのパワーアップ時と同じです。デバ
イスがノーマル・モードで完全にパワーアップする場合は、約
1µs必要です。希望する動作モードにするためのダミー・サイ
クルは、1µs待ってから行う必要はありません。ADCに電源を
入れた直後にダミー・サイクルを発生させることもできます。
ダミー変換の直後に最初の有効な変換を実行する場合は、十分
なアクイジション時間を確保できるように注意してください。
前述のように、パワーダウン・モードからパワーアップする際
____
には、デバイスは、CSの立ち下がりエッジの後に入力された最
初のSCLKエッジでトラック・モードに戻ります。ただし、電
源を入れた後初めて ADC がパワーアップする場合は、トラッ
ク・アンド・ホールドはすでにトラック・モードになっていま
す。つまり、ADCが希望の動作モードでパワーアップしたため、
モードの変更にダミー・サイクルが不要な場合は、トラック・
アンド・ホールドをトラック・モードにするためのダミー・サ
イクルも不要ということになります( ADC の電源電流をモニ
ターできることを前提としています)。
― 19 ―
AD7441/AD7451
消費電力とスループット・レートの関係
変換しないときにAD7441/AD7451をパワーダウン・モードに
しておけば、低いスループット・レートでADCの平均消費電力
が低減します。図32は、スループット・レートを減少させると、
それだけデバイスがパワーダウン状態にとどまる時間が長くな
り、その結果、平均消費電流が減少することを示しています。
たとえば、AD7441/AD7451 が連続サンプリング・モードで、
スループット・レート=100kSPS、SCLK=18MHzで、変換と
変換の間にデバイスがパワーダウン・モードになる場合、消費
電力は次のようになります。
ノーマル動作時の消費電力=9.25mW(max)
(VDD=5Vの場合)
パワーアップ時間が1ダミー・サイクル(1µs)で、残りの変換
時間が別のサイクル(1µs)になる場合、AD7441/AD7451は
各変換サイクル中の2µs*の間に9.25mWを消費することになり
ます(この値はパワーダウンモードに入るために、短い時間し
か要しないことを前提にします。パワーダウンに入るためのク
ロックのバースト数が増えると消費電力値も増えます)
。
320kSPSを上回るスループット・レートでは、最適な消費電力
性能を得るためにシリアル・クロック周波数を下げることを推
奨します。
マイクロプロセッサとDSPとの
インターフェース
AD7441/AD7451 内蔵のシリアル・インターフェースを使え
ば、さまざまな種類のマイクロプロセッサに直接接続すること
ができます。ここでは、いくつかの一般的なマイクロコント
ローラや DSP のシリアル・インターフェース・プロトコルと
AD7441/AD7451をインターフェースさせる方法について説明
します。
AD7441/AD7451とADSP-21xxとのインターフェース
ADSP-21xxファミリーのDSPは、グルーロジックなしで直接
AD7441/AD7451にインターフェースすることができます。
SPORT制御レジスタを次のように設定します。
TFSW=RFSW=1
INVRFS=INVTFS=1
DTYPE=00
SLEN=1111
ISCLK=1
TFSR=RFSR=1
IRFS=0
ITFS=1
スループット・レートが100kSPSの場合は、サイクル・タイム
は10µsとなり、各サイクルの平均消費電力は、次のようになり
ます。
(2/10)×9.25mW=1.85mW
同様に、 V DD= 3V の場合、ノーマル動作時の最大消費電力は
4mWになります。
このことから、AD7441/AD7451は各変換サイクル中の2µs1の
間に4mWを消費することになります。
したがって、スループット・レート=100kSPSでの各サイクル
の平均消費電力は、次のようになります。
(2/10)×4mW=0.8mW
接続図を図33に示します。ADSP-21xxでは、SPORTのTFSと
RFSを一緒にし、TFSを出力、RFSを入力に設定します。DSP
をオルタネート・フレーミング・モードで動作させ、 SPORT
制御レジスタを上記のように設定します。
TFS で発生するフ
____
レーム同期化信号をCSに接続し、すべての信号処理アプリケー
V DD = 5V
ADSP-21xx*
AD7441/
AD7451*
SCLK
1
SCLK
DR
SDATA
V DD = 3V
RFS
CS
TFS
0.01
03051-A-044
0.1
0
50
100
150
200
250
300
03153-A-033
100
電力(mW)
パワーダウン・モードにするときは、SLENを1001に設定して
8ビットのSCLKバーストを発生させます。
ションでそうであるように、等間隔サンプリングを行う必要が
あります。ただし、この例では、タイマー割り込みを使って
ADCのサンプリング・レートを制御するため、場合によっては
等間隔サンプリングにならないことがあります。
図32に示す消費電力は、このようにして計算した値です。
10
オルタネート・フレーミング
アクティブ・ロー・フレーム信号
データ右揃え
16ビット・データ・ワード
内部シリアル・クロック
ワードごとのフレーム
* わかりやすくするために他のピンは省略してあります。
図33.
350
ADSP-21xxとのインターフェース
スループット
(kSPS)
図32. パワーダウン・モードでの電力とスループット・
レートの関係
1
この数値は、パワーダウン・モードに入るための時間がきわめて短いことを前提
にしています。パワーダウン・モードに入るために使用するクロックのバースト
が長くなると、この数値も大きくなります。
― 20 ―
REV. A
AD7441/AD7451
タイマー・レジスタなどには、必要なサンプル間隔で割り込み
を発生させる値が書き込まれます。割り込みを受け付けると、
TFS/DT(ADC制御ワード)と一緒に値を転送します。TFSを
使って、RFS、つまりデータの読み出しを制御します。シリア
ル・クロックの周波数は、 SCLKDIV レジスタで設定します。
TFS と一緒に送信する命令が与えられると( AX0 = TX0 )、
SCLKの状態をチェックします。SCLKがハイレベル、ローレ
ベル、ハイレベルに変化するのを待ってから、DSPが送信を開
始します。送信命令がSCLKの立ち上がりエッジまたはその近
くで発生するようにタイマーとSCLKの値が設定されていれば、
データの送信が行われるか、または次のクロック・エッジまで
待つことになります。
たとえば、ADSP-2111には16MHzのマスター・クロック周波
数があります。SCLKDIVレジスタに値3を書き込むと、2MHz
のSCLKが得られ、各1 SCLK周期が8マスター・クロック周期
に等しくなります。タイマー・レジスタに値803を書き込んだ
場合、割り込みと割り込みの間、およびその後の送信命令と送
信命令の間に、100.5回のSCLKが発生します。この場合、送信
命令がSCLKのエッジで発生するため、不等間隔のサンプリン
グになります。割り込みと割り込みの間のSCLKの数が整数N
の場合は、DSPは等間隔サンプリングを実行します。
AD7441/AD7451とDSP56xxxとのインターフェース
図 35 の接続図に、 AD7441/AD7451 と、モトローラ社の DSP
ファミリー、 DSP56xxx の SSI (同期シリアル・インター
フェース)との接続方法を示します。SSIは同期モードで動作
し(CRBレジスタのSYNビット=1)、TxとRxに対する1ビッ
ト・クロック周期のフレーム同期を内部で生成します(CRBの
FSL1ビット=1かつFSL0ビット=0)。CRAでWL1ビット=1
かつ WL0 ビット= 0 に設定し、ワード長= 16 に設定します。
AD7441/AD7451 をパワーダウン・モードで動作する場合、
CRAでWL1ビット=0かつWL0ビット=0に設定してワード長
を 8 ビットに変更できます。信号処理アプリケーションでは、
DSP56xxxからのフレーム同期信号で等間隔サンプリングを実
行する必要があります。
AD7441/AD7451とTMS320C5x/C54xの
シリアル・クロックとフレーム同期信号を使って、データ転送
動作をAD7441/AD7451
などのペリフェラル・デバイスに同期
____
化します。CS入力を使えば、グルーロジックなしで、
TMS320C5x/C54xとAD7441/AD7451のインターフェースが簡
単にできます。TMS320C5x/C54xのシリアル・ポートを内部
CLKX ( Tx シリアル・クロック)と FSX ( Tx フレーム同期)
を使うバースト・モードで動作するように設定します。シリア
ル・ポート制御レジスタ(SPC)は、FO=0、FSM=1、
MCM=1、TXM=1に設定しておきます。AD7441/AD7451を
パワーダウン・モードにするには、フォーマット・ビット FO
を「1」に設定してワード長を8ビットに設定します。図34に接
続図を示します。信号処理アプリケーションでは、
TMS320C5x/C54xからのフレーム同期信号で等間隔サンプリ
ングを実行する必要があります。
TMS320C5x/
C54x*
SCLK
CLKx
CLKR
SDATA
DR
CS
FSx
FSR
* わかりやすくするために他のピンは省略してあります。
図34.
REV. A
SCLK
SCLK
SDATA
SRD
CS
SR2
* わかりやすくするために他のピンは省略してあります。
インターフェース
TMS320C5x/C54xのシリアル・インターフェースでは、連続
AD7441/
AD7451*
DSP56xxx*
AD7441/
AD7451*
TMS320C5x/C54xとのインターフェース
― 21 ―
図35.
DSP56xxxとのインターフェース
AD7441/AD7451
AD7441/AD7451の性能評価
グラウンディングとレイアウト
AD7441/AD7451を実装するプリント回路ボードは、アナログ
部とデジタル部を分離して、ボード内でそれぞれをまとめて配
置するように設計する必要があります。これによって、分離が
簡単にできるグラウンド・プレーンを使用できるようになりま
す。一般に、エッチング部分を最小化すると最適なシールド効
果が得られるため、グラウンド・プレーンではそのような技術
を使用してください。デジタル・グラウンド・プレーンとアナ
ログ・グラウンド・プレーンは1点のみで接続し、
AD7441/AD7451のGNDピンにできるだけ近い場所にスター結
線してください。
チップにノイズが混入しないよう、デバイスの真下にデジタ
ル・ラインを通さないようにしてください。ノイズ混入を防止
するため、アナログ・グラウンド・プレーンを
AD7441/AD7451の下に配置するようにします。
AD7441/AD7451の電源ラインをできるだけ太いパターンにし
てインピーダンスを下げ、電源ライン上のグリッチによる影響
を軽減します。
評価ボード・パッケージには、組み立ておよびテスト済みの評
価ボード、ドキュメント、および評価ボード・コントローラを
介してPCからボードを制御するためのソフトウェアが含まれて
います。評価ボード・コントローラは、AD7441とAD7451の
評価ボードのほか、多くのアナログ・デバイセズの評価ボード
(末尾に CB 識別子が付くもの)と組み合わせて使用できます。
これによって、 AD7441 と AD7451 の AC 性能と DC 性能のデ
モ/評価ができます。
ソフトウェアを使えば、AD7441とAD7451のACテスト(高速
フーリエ変換)と DC テスト(コードのヒストグラム)ができ
ます。詳細については、評価ボードのアプリケーション・ノー
トをご覧ください。
クロックなどの高速のスイッチング信号をデジタル・グラウン
ドでシールドして、ボードの他の部分にノイズが拡散しないよ
うにします。また、クロック信号がアナログ入力の近くを通ら
ないようにします。デジタル信号とアナログ信号は交差しない
ようにしてください。ボードの反対側のパターンは、互いに直
角になるように配置します。これにより、ボードを通過する
フィードスルーの影響を低減できます。マイクロストリップ技
術は最善ですが、両面ボードでは常に使用できるとは限りませ
ん。
この技術では、ボードの部品面をグラウンド・プレーン専用に
して、信号をハンダ面に配線します。デカップリングを正しく
行うことも重要です。すべてのアナログ電源と GND の間に
10µFのタンタル・コンデンサと0.1µFのコンデンサを並列接続
してデカップリングします。デカップリング部品の効果を最大
にするため、できるだけデバイスの近くに配置します。
― 22 ―
REV. A
AD7441/AD7451
外形寸法
2.90 BSC
8
7
6
5
1
2
3
4
1.60 BSC
2.80 BSC
ピン1
0.65 BSC
1.95
BSC
1.30
1.15
0.90
1.45(最大)
0.38
0.22
0.15(最大)
0.22
0.08
0.60
0.45
0.30
8°
4°
0°
実装面
JEDEC規格MO-178BAに準拠
図36.
8ピン・スモール・アウトライン・トランジスタ・パッケージ[SOT-23]
(RT-8)
寸法単位:mm
3.00
BSC
85
4.90
BSC
3.00
BSC
4
ピン1
0.65 BSC
1.10(最大)
0.15
0.00
0.38
0.22
平坦性0.10
0.23
0.08
8°
0°
0.80
0.60
0.40
実装面
JEDEC規格MO-187AAに準拠
図37.
8ピン・ミニ・スモール・アウトライン・パッケージ[MSOP]
(RM-8)
寸法単位:mm
REV. A
― 23 ―
AD7441/AD7451
1
2
3
モデル
温度範囲
直線性誤差(LSB)1
パッケージ
パッケージ・オプション
ブランド
AD7451ART-R2
AD7451ART-REEL7
AD7451ARM
AD7451ARM-REEL7
AD7451BRT-R2
AD7451BRT-REEL7
AD7451BRM
AD7451BRM-REEL7
AD7441BRT-R2
AD7441BRT-REEL7
AD7441BRM
AD7441BRM-REEL7
EVAL-AD7451CB2
EVAL-AD7441CB2
EVAL-CONTROL BRD23
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
±1.5
±1.5
±1.5
±1.5
±1
±1
±1
±1
±0.5
±0.5
±0.5
±0.5
8ピンSOT-23
8ピンSOT-23
8ピンMSOP
8ピンMSOP
8ピンSOT-23
8ピンSOT-23
8ピンMSOP
8ピンMSOP
8ピンSOT-23
8ピンSOT-23
8ピンMSOP
8ピンMSOP
RT-8
RT-8
RM-8
RM-8
RT-8
RT-8
RM-8
RM-8
RT-8
RT-8
RM-8
RM-8
C06
C06
C06
C06
C05
C05
C05
C05
C0F
C0F
C0F
C0F
評価ボード
評価ボード
コントローラ・ボード
直線性誤差は、積分非直線性誤差を意味します。
単独の評価ボードとしても、評価ボード・コントローラと組み合わせて評価/デモ用に使用することもできます。
評価ボード・コントローラは完備したユニットになっており、末尾番号CBが付くすべてのアナログ・デバイセズ製評価ボードに対し、PCで制御と通信ができます。完備した評
価キットとして、ADC評価ボード(EVAL-AD7451CBまたはEVAL-AD7441CB、EVAL-CONTROL BRD2、および12VのACトランス)を注文する必要があります。詳細に
ついては、AD7441/AD7451のアプリケーション・ノートを参照してください。
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REV. A
C03153-0-2/04(A)-J
オーダー・ガイド
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