AD7678: 18ビット逐次比較型A/Dコンバータ、2.5LSB INL、100kSPS (Rev. 0) PDF

2.5LSB INL、100kSPSの
18ビットSAR ADC
AD7678
機能ブロック図
特長
ノー・ミスコードの18ビット分解能
パイプライン遅延なし(SARアーキテクチャ)
差動入力レンジ:±VREF(VREFは最高5Vまで)
スループット:100kSPS
INL:最大±2.5LSB(フルスケールの±9.5ppm)
ダイナミック・レンジ:103dB(typ)(VREF=5V)
S/(N+D): 100dB(typ)@2kHz(VREF=5V)
パラレル( 18/16/8 ビット・バス)とシリアルの 5V/3V イン
ターフェース
SPI®/QSPITM/MICROWIRETM/DSP互換
内蔵リファレンス・バッファ
5V単電源動作
消費電力:18mW @100kSPS
PDBUF
DVDD DGND
OVDD
AD7678
スイッチド・
キャパシタ
DAC
IN+
IN–
18
D[17:0]
パラレル・
インター
フェース
クロック
PD
コントロール・ロジックと
キャリブレーション回路
概要
AD7678は、18ビット、100kSPS、電荷再配分式SAR(遂次比
較)型、フル差動A/Dコンバータで、5V単電源で動作します。
高速 18 ビット・サンプリング ADC 、内部変換クロック、内部
リファレンス・バッファ、誤差補正回路、そしてシリアルとパ
ラレルのシステム・インターフェース・ポートを内蔵していま
す。
AD7678は、48ピンのLQFPパッケージまたは48ピンのLFCSP
パッケージを採用しており、動作は−40∼+85℃で仕様規定さ
RD
CS
MODE1
CNVST
03084–0–001
図1.
機能ブロック図
表1.
PulSARの選択
タイプ/
広いダイナミック・データ・アクイジション
ジオフォンおよびハイドロフォン・センサー
∑∆置換品(低消費電力、マルチチャンネル)
計測機器
スペクトル解析
医療機器
BUSY
MODE0
RESET
アプリケーション
CTスキャナ
OGND
シリアル・
ポート
REFBUFIN
180µW @1kSPS
48ピンLQFPまたは48ピンLFCSPパッケージ
AD7674/AD7676/AD7679のピン互換アップグレード品
れています。
REF REFGND
AGND
AVDD
100∼250
疑似差動
AD7651
AD7650/AD7652 AD7653
AD7660/AD7661 AD7664/AD7666 AD7667
真の
バイポーラ
AD7663
AD7665
AD7671
真の差動
AD7675
AD7676
AD7677
18ビット
AD7678
AD7679
AD7674
マルチチャン
ネル/同時
500∼570
800∼
1000
kSPS
AD7654
AD7655
製品のハイライト
1. 高分解能、高速スループット
AD7678は、100kSPS、電荷再配分式の18ビットSAR ADC
です(レイテンシなし)。
2. 優れた精度
AD7678は、18ビットのノー・ミスコードで2.5LSBという最
大積分非直線性を発揮します。
3. シリアルまたはパラレル・インターフェース
各種のパラレル・インターフェース(18/16/8ビット・バス)
または2線式シリアル・インターフェースは、3Vロジックに
も5Vロジックにも対応します。
REV. 0
アナログ・デバイセズ株式会社
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AD7678
目次
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
タイミング仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
仕様の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
回路情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
コンバータの動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
代表的な接続図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
消費電力 対 スループット. . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
変換制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
デジタル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 20
パラレル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 20
シリアル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 20
マスター・シリアル・インターフェース. . . . . . . . . . . . . . . 21
スレーブ・シリアル・インターフェース. . . . . . . . . . . . . . . 22
マイクロプロセッサとのインターフェース. . . . . . . . . . . . . 24
アプリケーション情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
PCボードのレイアウト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
AD7678の性能評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
改訂履歴
リビジョン0:初版
―2―
REV. 0
AD7678
仕様
表2.(特に指定のない限り、−40∼+85℃、VREF=4.096V、AVDD=DVDD=5V、OVDD=2.7∼5.25V)
パラメータ
Min
条件
Max
18
分解能
アナログ入力
電圧範囲
動作入力電圧
アナログ入力CMRR
入力電流
入力インピーダンス1
Typ
VIN+−VIN−
AGNDに対するVIN+、VIN−
fIN=100kHz
100kSPSスループット
スループット速度
変換速度
スループット・レート
単位
ビット
−VREF
−0.1
+VREF
AVDD+0.1
V
V
dB
µA
0
10
100
µs
kSPS
−2.5
−1
+2.5
+1.75
LSB2
LSB
65
4
DC精度
積分直線性誤差
微分直線性誤差
ノー・ミスコード
遷移ノイズ
ゼロ誤差、TMIN∼TMAX3
ゼロ誤差温度ドリフト
ゲイン誤差、TMIN∼TMAX3
ゲイン誤差温度ドリフト
電源変動感度
AC精度
S/N
ダイナミック・レンジ
SFDR
全高調波歪み
S/(N+D)
18
VREF=5V
−40
−0.048
AVDD=5V±5%
fIN=2kHz、VREF=5V
VREF=4.096V
fIN=10kHz、VREF=4.096V
fIN=45kHz、VREF=4.096V
VIN+=VIN−=VREF/2=2.5V
fIN=2kHz
fIN=10kHz
fIN=45kHz
fIN=2kHz
fIN=10kHz
fIN=45kHz
fIN=2kHz
fIN=2kHz、−60dB入力
98
−3dB入力帯域幅
サンプリング・ダイナミック特性
アパーチャ遅延
アパーチャ・ジッター
過渡応答
過電圧回復
リファレンス
外部リファレンス電圧範囲
リファレンス・バッファによるREF電圧
リファレンス・バッファ入力電圧範囲
REFBUFIN入力電流
REF電流ドレイン
REV. 0
ビット
0.7
±40
±0.5
注3を参照
±1.6
±4
101
100
99.5
98
103
120
117
110
−118
−115
−110
100
41
900
dB4
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
kHz
2
5
ns
ps rms
µs
µs
8.5
8.5
フルスケール・ステップ
REF
REFBUFIN=2.5V
REFBUIN
100kSPSスループット
―3―
+0.048
3
4.05
1.8
−1
LSB
LSB
ppm/℃
FSRの%
ppm/℃
LSB
4.096
4.096
2.5
42
AVDD+0.1
4.15
2.6
+1
V
V
V
µA
µA
AD7678
パラメータ
Min
条件
Typ
Max
単位
+0.8
DVDD+0.3
+1
+1
V
V
µA
µA
0.4
V
V
5.25
5.25
DVDD+0.37
V
V
V
デジタル入力
ロジック・レベル
VIL
VIH
IIL
IIH
−0.3
2.0
−1
−1
デジタル出力
データ・フォーマット5
パイプライン遅延6
VOL
VOH
ISINK=1.6mA
ISOURCE=−500µA
OVDD−0.6
電源
仕様性能
AVDD
DVDD
OVDD
動作電流
AVDD
DVDD8
OVDD8
消費電力8
温度範囲9
仕様性能
4.75
4.75
2.7
100kSPSスループット
PDBUFハイレベル
2.6
1
40
PDBUFハイレベル @100kSPS
PDBUFハイレベル @1kSPS
PDBUFローレベル @100kSPS
TMIN∼TMAX
5
5
18
180
31
−40
mA
mA
µA
26
mW
µW
mW
+85
℃
1
「アナログ入力」のセクションを参照。
LSBは最下位ビットを表します。±4.096Vの入力範囲で、1LSBは31.25µVです。
3
「仕様の定義」のセクションを参照。公称ゲイン誤差の中心はゼロではなく、FSRの+0.273%です。この仕様は、この公称値からの偏差です。また、外部リファレンスによる誤
差分は含まれていませんが、リファレンス・バッファ(使用する場合)による誤差分は含みます。
4
dBで表示するすべての値はフルスケール入力を基準としています。特に指定のない限り、フルスケールより0.5dB低い入力信号でテストされています。
5
データ・フォーマットはパラレルまたはシリアルの18ビット。
6
変換結果は、変換完了後直ちに使用可能です。
7
最大値は、5.25VもしくはDVDD+0.3Vのうちのいずれか低い値になります。
8
パラレル読み出しモードでテスト。
9
拡張温度範囲については製造元にお問い合わせください。
2
―4―
REV. 0
AD7678
タイミング仕様
表3.(特に指定のない限り、−40∼+85℃、AVDD=DVDD=5V、OVDD=2.7∼5.25V)
1
2
パラメータ
記号
Min
図27と図28を参照
変換パルス幅
変換と変換の間隔
_______
CNVSTのローレベルからBUSYのハイレベルまでの遅延
BUSYのハイレベル、変換後のマスター・シリアル読み出しを除く全モード
アパーチャ遅延
変換終了からBUSYのローレベルまでの遅延
変換時間
アクイジション時間
RESETパルス幅
t1
t2
t3
t4
t5
t6
t7
t8
t9
10
10
図29
、図30、図31を参照(パラレル・インターフェース・モード)
_______
CNVSTのローレベルからデータ有効までの遅延
データ有効からBUSYのローレベルまでの遅延
バス・アクセス・リクエストからデータ有効まで
バス開放時間
t10
t11
t12
t13
1
図33
__と図34を参照(マスター・シリアル・インターフェース・モード)
CS
のローレベルから
SYNC
有効までの遅延
__
CS
__ のローレベルから内部SCLK有効までの遅延
CSのローレベルからSDOUTまでの遅延
_______
CNVSTのローレベルからSYNCまでの遅延
SYNCアサートからSCLK先頭エッジまでの遅延2
内部SCLK周期2
内部SCLKハイレベル時間2
内部SCLKローレベル時間2
SDOUT有効までのセットアップ・タイム2
SDOUT有効までのホールド・タイム2
2
SCLK
__ 最終エッジからSYNCまでの遅延
CS
のハイレベルから
SYNC
の
HI-Z
まで
__
CS
__ のハイレベルから内部SCLKのHI-Zまで
CSのハイレベルからSDOUTのHI-Zまで
変換後のマスター・シリアル読み出し時のBUSYのハイレベル2
_______
CNVSTのローレベルからSYNCアサートまでの遅延
SYNCアサート解除からBUSYのローレベルまでの遅延
t14
t15
t16
t17
t18
t19
t20
t21
t22
t23
t24
t25
t26
t27
t28
t29
t30
図35と図36を参照(スレーブ・シリアル・インターフェース・モード)
外部SCLKセットアップ・タイム
外部SCLKアクティブ・エッジからSDOUTまでの遅延
SDINセットアップ・タイム
SDINホールド・タイム
外部SCLK周期
外部SCLKハイレベル時間
外部SCLKローレベル時間
t31
t32
t33
t34
t35
t36
t37
Typ
Max
35
1.5
2
10
1.5
8.5
10
1.5
20
45
15
5
10
10
10
525
3
25
12
7
4
2
3
40
10
10
10
―5―
ns
µs
ns
µs
ns
ns
µs
µs
ns
µs
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
表4を参照
1.5
25
5
3
5
5
25
10
10
µs
ns
18
シリアル・インターフェース・モードの場合、SYNC、SCLK、SDOUTのタイミングは、CL=10pFの最大負荷で規定。その他の場合は、最大負荷60pFで規定。
変換中のシリアル・マスター読み出しモード時。変換後のシリアル・マスター読み出しモードの場合は表4を参照。
REV. 0
単位
ns
ns
ns
ns
ns
ns
ns
AD7678
表4.
変換後のマスター読み出し時のシリアル・クロック・タイミング
DIVSCLK[1]
DIVSCLK[0]
記号
0
0
0
1
1
0
1
1
単位
SYNCからSCLK先頭エッジまでの最小遅延
内部SCLK最小周期
内部SCLK最大周期
内部SCLK最小ハイレベル時間
内部SCLK最小ローレベル時間
SDOUT有効の最小セットアップ・タイム
SDOUT有効の最小ホールド・タイム
SCLK最終エッジからSYNCまでの最小遅延
BUSYの最大ハイレベル時間
t18
t19
t19
t20
t21
t22
t23
t24
t28
3
25
40
12
7
4
2
3
2.25
17
60
80
22
21
18
4
60
3
17
120
160
50
49
18
30
140
4.5
17
240
320
100
99
18
89
300
7.5
ns
ns
ns
ns
ns
ns
ns
ns
µs
―6―
REV. 0
AD7678
絶対最大定格
表5.
1.6mA
IOL
1
AD7678の絶対最大定格
アナログ入力
AGNDに対するIN+2、IN−2、REF、REFBUFIN、REFGND
. . . . . . . . . . . . . . . . . . . . . . . . AVDD+0.3V∼AGND−0.3V
グラウンド間電位差
AGND、DGND、OGND . . . . . . . . . . . . . . . . . . . . . . ±0.3V
電源電圧
AVDD、DVDD、OVDD . . . . . . . . . . . . . . . . . . −0.3∼+7V
DVDDに対するAVDD、OVDDに対するAVDD . . . . . ±7V
OVDDに対するDVDD . . . . . . . . . . . . . . . . . . . . −0.3∼+7V
デジタル入力 . . . . . . . . . . . . . . . . . . . −0.3V∼DVDD+0.3V
内部消費電力3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700mW
内部消費電力4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.5W
ジャンクション温度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150℃
保存温度範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . . −65∼+150℃
ピン温度範囲(ハンダ処理10秒). . . . . . . . . . . . . . . . . . . . 300℃
CL
60pF1
500µA
IOH
1 シリアル・インターフェース・モードでのSYNC、
SCLK、SDOUTの
タイミングは、CL=10pFの最大負荷で規定。その他の場合は、
最大負荷60pFで規定。
03084–0–002
図2. デジタル・インターフェース・タイミングの負荷回路、
SDOUT、SYNC、SCLKの各出力、CL=10pF
2V
0.8V
tDELAY
上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な損傷を与
えることがあります。この規定はストレス定格のみを指定するものであり、この
仕様の動作に関するセクションに記載されている規定値以上でのデバイス動作を
定めたものではありません。長時間デバイスを絶対最大定格状態に置くと、デバ
イスの信頼性に影響を与えることがあります。
2
「アナログ入力」のセクションを参照。
3
自然空冷、48ピンLQFP、θJA=91℃/W、θJC=30℃/Wでのデバイスに対する仕様。
4
自然空冷、48ピンLFCSP、θJA=26℃/Wでのデバイスに対する仕様。
―7―
tDELAY
2V
0.8V
1
REV. 0
1.4V
出力ピンへ
2V
0.8V
03084–0–003
図3.
タイミングのリファレンス・レベル
AD7678
REF
REFGND
NC
NC
IN–
NC
IN+
AGND
NC
AVDD
REFBUFIN
PDBUF
ピン配置と機能の説明
48 47 46 45 44 43 42 41 40 39 38 37
AGND 1
AVDD 2
36
ピン1識別マーク
CNVST
PD
33 RESET
MODE0 3
34
MODE1 4
D0/OB/2C 5
NC 6
NC 7
D1/A0 8
AGND
35
32
AD7678
CS
31
RD
DGND
29 BUSY
28 D17
上面図
(実寸ではありません)
30
D2/A1 9
D3 10
D4/DIVSCLK[0] 11
27
D16
26
D5/DIVSCLK[1] 12
25
D15
D14
D11/SCLK
D12/SYNC
D13/RDERROR
OVDD
DVDD
DGND
D10/SDOUT
13 14 15 16 17 18 19 20 21 22 23 24
D6/EXT/INT
D7/INVSYNC
D8/INVSCLK
D9/RDC/SDIN
OGND
NC=接続なし
03084–0–004
図4.
48ピンLQFPと48ピンLFCSP(ST-48とCP-48)
表6. ピン機能の説明
ピン番号 記号
タイプ1 説明
1、44
AGND
P
アナログ電源グラウンド・ピン
2、47
AVDD
P
入力アナログ電源ピン。公称値5V
3
MODE0
DI
データ出力インターフェース・モードの選択
4
MODE1
DI
データ出力インターフェース・モードの選択
5
__
D0/OB/2C
DI/O
6、7、
NC
40∼42、
45
インターフェース・モード番号
MODE1
MODE0
説明
0
0
0
18ビット・インターフェース
1
0
1
16ビット・インターフェース
2
1
0
バイト・インターフェース
3
1
1
シリアル・インターフェース
MODE=0(18ビット・インターフェース・モード)のとき、このピンはパラレル・ポート・
データ出力バスのビット0であり、データ・コーディングはストレート・バイナリです。その
他のモードでは、このピンによってストレート・バイナリ/バイナリ
2の補数を選択できます。
__
OB/2Cをハイレベルにするとデジタル出力がストレート・バイナリになり、ローレベルにする
とMSBが反転されて内部シフト・レジスタから2の補数を出力します。
接続なし
8
D1/A0
DI/O
MODE=0(18ビット・インターフェース・モード)のとき、このピンはパラレル・ポート・
データ出力バスのビット 1 です。その他のモードでは、この入力ピンで、表 7 に示すように、
データの出力形式を制御します。
9
D2/A1
DI/O
MODE=0または1(18ビットまたは16ビットのインターフェース・モード)のとき、このピ
ンはパラレル・ポート・データ出力バスのビット2です。その他のモードでは、この入力ピン
で、表7に示すように、データの出力形式を制御します。
10
D3
DO
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット3として
使用します。このピンは、インターフェース・モードとは無関係に常に出力です。
11、12
D[4:5]または
DI/O
DIVSCLK[0:1]
MODE=3以外の全モードで、この2つのピンはパラレル・ポート・データ出力バスのビット4
とビット5です。
___
MODE=3(シリアル・モード)で、EXT/INTがローレベル、RDC/SDINがローレベル(変換
後のシリアル・マスター読み出し)のとき、シリアル・ポートを構成するこれらの入力を使用
して、必要ならば、データを出力させる内部シリアル・クロックの速度を落とすことができま
す。他のシリアル・モードでは、これらのピンは使用しません。
―8―
REV. 0
AD7678
ピン番号 記号
タイプ1 説明
13
D6または
___
EXT/INT
DI/O
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット6として
使用します。
MODE=3(シリアル・モード)のとき、シリアル・ポートを構成するこの入力を、内部デー
タ・ク
ロックや外部データ・クロックを選択するデジタル選択入力として使用し
ます。
___
___
EXT/INTをローレベルに固定すると、SCLK出力で内部クロックを選択します。EXT/INTをハ
イレベルにすると、出力データがSCLK入力に接続された外部クロック信号に同期します。
14
D7または
INVSYNC
DI/O
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット7として
使用します。
MODE=3(シリアル・モード)のとき、シリアル・ポートを構成するこの入力を、SYNC信
号のアクティブ状態の選択に使用します。ローレベルのとき、SYNCはアクティブ・ハイレベ
ル、ハイレベルのとき、SYNCはアクティブ・ローレベルです。
15
D8または
INVSCLK
DI/O
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット8として
使用します。
MODE = 3 (シリアル・モード)のとき、シリアル・ポートを構成するこの入力を使用して
SCLK信号を反転します。これは、マスター・モードとスレーブ・モードの両方でアクティブ
です。
16
D9または
RDC/SDIN
DI/O
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット9として
使用します。
___
MODE=3(シリアル・モード)のとき、シリアル・ポートを構成するこの入力を、EXT/INT
___
の状態に応じて、外部データ入力または読み出しモード選択入力として使用します。EXT/INT
がハイレベルのとき、 RDC/SDIN は、複数の ADC の変換結果を 1 本の SDOUT ラインにデイ
ジーチェーン接続するためのデータ入力として使用できます。SDINのデジタル・データ・レ
ベルは、読み出しシーケンス開始から
SCLK の18 周期分の遅延でSDOUT 上に出力されます。
___
EXT/INTがローレベルのとき、RDC/SDINを読み出しモードの選択に使用します。
RDC/SDINがハイレベルのとき、データは変換中にSDOUT上に出力され、RDC/SDINがロー
レベルのとき、データは変換が完了したときのみSDOUT上に出力されます。
17
OGND
P
入/出力インターフェースのデジタル電源グラウンド
18
OVDD
P
出力インターフェースのデジタル電源。通常、ホスト・インターフェース電源(5Vまたは3V)
と同じ電源。DVDDを0.3V以上超過しないようにしてください。
19
DVDD
P
デジタル電源。公称値5V
20
DGND
P
デジタル電源グラウンド
21
D10または
SDOUT
DO
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット10とし
て使用します。
MODE=3(シリアル・モード)のとき、シリアル・ポートを構成するこの出力を、SCLKに
同期したシリアル・データ出力として使用します。変換結果は内蔵レジスタに格納されます。
AD7678 は、変換結果を内部シフト・レジスタから
MSB ファーストで提供します。データ・
___
__
フォーマットは、OB/2Cのロジック・レベルで決定します。シリアル・モードでEXT/INTが
ローレベルのとき、
SDOUTはSCLKの両方のエッジで有効になります。シリアル・モードで
___
EXT/INTがハイレベル、INVSCLKがローレベルのとき、SDOUTはSCLKの立ち上がりエッジ
で更新され、次の立ち下がりエッジで有効になります。INVSCLK がハイレベルの場合には、
SDOUTはSCLKの立ち下がりエッジで更新され、次の立ち上がりエッジで有効になります。
22
D11または
SCLK
DI/O
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット11とし
て使用します。
___
MODE=3(シリアル・モード)のとき、シリアル・ポートを構成するこのピンを、EXT/INT
ピンのロジック状態に応じて、シリアル・データのクロック入力または出力として使用します。
データSDOUTの更新が行われるアクティブ・エッジは、INVSCLKピンのロジック状態に依存
します。
23
D12または
SYNC
DO
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット12とし
て使用します。
MODE=3(シリアル・モード)のとき、シリアル・ポートを構成するこの出力は、内部デー
___
タ・クロックとデジタル出力フレームを同期させるときに使用します(EXT/INT =ローレベ
ル)。読み出しシーケンスが開始され、INVSYNCがローレベルのとき、SYNCはハイレベルに
駆動され、SDOUT出力が有効の間はハイレベルのままです。読み出しシーケンスが開始され、
INVSYNCがハイレベルのとき、SYNCはローレベルに駆動され、SDOUT出力が有効の間は
ローレベルのままです。
REV. 0
―9―
AD7678
ピン番号 記号
タイプ1 説明
24
D13または
RDERROR
DO
MODE=3以外の全モードで、この出力をパラレル・ポート・データ出力バスのビット13とし
て使用します。
___
MODE=3(シリアル・モード)でEXT/INTがハイレベルのとき、シリアル・ポートを構成す
るこの出力を読み出し不完全エラー・フラグとして使用します。スレーブ・モードで、開始さ
れたデータの読み出しが完了しないうちに次の変換が完了した場合、現在のデータは失われ、
RDERRORにハイレベル・パルスが出力されます。
25∼28
D[14:17]
DO
パラレル・ポート・データ出力バスのビット 14 ∼ 17 。これらのピンは、インターフェース・
モードとは無関係に常に出力です。
29
BUSY
DO
ビジー出力。変換が開始されるとハイレベルになり、変換が完了してデータが内蔵シフト・レ
ジスタにラッチされるまでハイレベルを維持します。BUSYの立ち下がりエッジをデータ・レ
ディ・クロック信号として使用できます。
DGND
P
RD
DI
32
__
CS
DI
デジタル・グラウンドに接続する必要があります。
__ ___
データの読み出し。CSとRDが共にローレベルのとき、インターフェースのパラレルまたはシ
リアル出力バスがイネーブルになります。
__ ___
チップ・セレクト。CSとRDが共にローレベルのとき、インターフェースのパラレルまたはシ
__
リアル出力バスがイネーブルになります。CSは外部クロックのゲーティングにも使われます。
33
RESET
DI
リセット入力。ハイレベルにすると、AD7678 がリセットされます。動作中の変換があれば、
アボートされます。このピンを使用しない場合、DGNDに接続できます。
34
PD
DI
パワー・ダウン入力。ハイレベルにすると、消費電力が低減し、現在の変換が完了すると変換
が禁止されます。
_______
変換の開始。アクイジション・フェーズ(
t8)の完了時にCNVSTがハイレベルに保持されてい
_______
る場合には、CNVSTに次の立ち下がりエッジが入力されると内部サンプル/ホールド回路が
ホールド状態になり、変換の初期設定を行います。アクイジション・フェーズの完了時に
_______
CNVSTがローレベルに保持されている場合には、内部サンプル/ホールド回路がホールド状
態になり、直ちに変換が開始されます。
30
___
31
_______
35
1
CNVST
DI
36
AGND
P
アナログ・グラウンドに接続する必要があります。
37
REF
AI
リファレンス入力電圧と内部リファレンス・バッファ出力。内部リファレンス・バッファを使
用しない場合は、このピンに外部リファレンスを印加します。内部バッファ付きまたはバッ
ファなしで、効果的にデカップリングしてください。
38
REFGND
AI
リファレンス入力アナログ・グラウンド
39
IN−
AI
負側差動アナログ入力
43
IN+
AI
正側差動アナログ入力
46
REFBUFIN
AI
リファレンス・バッファ入力電圧。内部リファレンス・バッファには固定ゲインがあります。
このピンに2.5Vを印加すると、4.096V(typ)を出力します。
48
PDBUF
DI
バッファリング・リファレンスを選択できます。ローレベルでバッファを選択し、ハイレベル
でバッファをオフにします。
AI=アナログ入力、AO=アナログ出力、DI=デジタル入力、DI/O=双方向デジタル、DO=デジタル出力、P=電源
表7. データ・バス・インターフェースの定義
__
モード MODE1 MODE0 D0/OB/2C D1/A0 D2/A1 D[3] D[4:9] D[10:11] D[12:15] D[16:17] 説明
0
0
0
1
0
1
1
0
1
2
1
0
2
1
0
2
1
0
2
1
0
3
1
1
R[0]
__
OB/2C
__
OB/2C
__
OB/2C
__
OB/2C
__
OB/2C
__
OB/2C
__
OB/2C
R[1]
R[2]
R[3]
R[4:9] R[10:11] R[12:15] R[16:17] 18ビット・パラレル
A0:0
R[2]
R[3]
R[4:9] R[10:11] R[12:15] R[16:17] 16ビット上位ワード
A0:1
R[0]
R[1]
A0:0
A1:0
オールHi-Z
R[10:11] R[12:15] R[16:17] 8ビット上位バイト
A0:0
A1:1
オールHi-Z
R[2:3]
A0:1
A1:0
オールHi-Z
R[0:1]
A0:1
A1:1
オールHi-Z
オールHi-Z
16ビット下位ワード
オール・ゼロ
R[4:7]
R[8:9]
8ビット中位バイト
オール・ゼロ
8ビット下位バイト
R[0:1]
8ビット下位バイト
オール・ゼロ
シリアル・インターフェース
シリアル・インターフェース
R[0:17]は、ADCの出力レジスタに格納される18ビットのADC値です。
― 10 ―
REV. 0
AD7678
仕様の定義
積分非直線性誤差(INL)
直線性誤差とは、負側フルスケールと正側フルスケールを結ぶ
直線と実際の各コード出力との偏差を意味します。負側フルス
ケールとして使用するポイントは、最初のコード遷移より
1/2LSB だけ下に存在し、正側フルスケールは、最後のコード
遷移より1+1/2LSBだけ上のレベルになります。偏差とは、各
コードの中心と真の直線との距離です。
微分非直線性誤差(DNL)
理想的なADCでは、コード遷移は1LSBだけ離れた位置で発生
します。微分非直線性とは、この理想値からの最大偏差のこと
です。通常は、ノー・ミスコードが保証される分解能という観
点から規定されます。
ゲイン誤差
最初の遷移(000...00から000...01)は、公称負側フルスケール
より1/2LSBだけ上のアナログ電圧で発生します(±4.096V範
囲では−4.095991V)。最後の遷移(111...10から111...11)は、
公称フルスケールより1+1/2LSBだけ下のアナログ電圧で発生
します(±4.096V範囲では4.095977V)。ゲイン誤差とは、最
後の遷移の実際のレベルと最初の遷移の実際のレベルとの間の
差が理想的なレベルの差よりどのくらい相違しているかを示し
ます。
ゼロ誤差
ゼロ誤差とは、理想的なミッドスケール入力電圧( 0V )と、
ミッドスケール出力コードを生成する実際の電圧との相違で
す。
全高調波歪み(THD)
THDとは、最初の5つの高調波成分のrms値の総和と、フルス
ケール入力信号のrms値との比であり、dBで表します。
ダイナミック・レンジ
ダイナミック・レンジとは、フルスケールのrms値と、短絡さ
せた入力で測定するrmsノイズとの比です。ダイナミック・レ
ンジの値はdBで表します。
S/N比(SNR)
S/N 比とは、実際の入力信号の rms 値と、ナイキスト周波数よ
り下の全スペクトル成分のrms値総和から高調波成分とDC成分
を除いた値との比です。S/N比の値はdBで表します。
信号対(ノイズ+歪み)比(S/[N+D])
S/(N+D)とは、実際の入力信号のrms値と、ナイキスト周波数
より下の全スペクトル成分のrms値総和(DC以外の高調波成分
を含む)との比です。S/(N+D)の値はdBで表されます。
アパーチャ遅延
_______
アパーチャ遅延とは、アクイジション性能を表し、CNVST 入
力の立ち下がりエッジから、入力信号が変換用にホールドされ
るまでの時間として測定されます。
過渡応答
過渡応答とは、AD7678の入力にフルスケール・ステップ関数
が与えられてから、AD7678が定格精度を達成するまでに要す
る時間を表します。
スプリアスフリー・ダイナミック・レンジ(SFDR)
SFDRとは、入力信号のrms振幅値と最大スプリアス信号のrms
値の相違をデシベル(dB)で表した値です。
有効ビット数(ENOB)
ENOBとは、サイン波を入力したときの分解能の測定値であり、
ビットで表されます。S/(N+D)との関係は次式で表します。
ENOB=(S/[N+D]dB−1.76)/6.02
REV. 0
― 11 ―
AD7678
代表的な性能特性
2.5
2.0
2.0
1.5
1.0
DNL-LSB(18ビット)
INL-LSB(18ビット)
1.5
0.5
0
–0.5
1.0
0.5
0
–1.0
–1.5
–0.5
–2.0
–2.5
0
65536
131072
コード
図5.
196608
–1.0
262144
0
65536
131072
コード
03084-0-005
図8.
コード 対 積分非直線性
70000
262144
03084-0-008
コード 対 微分非直線性
90000
83610
V REF = 5V
60158 59966
196608
V REF = 5V
80000
60000
70000
50000
60000
回数
回数
40000
50000
40000
30000
30000
21862
20000
23000
20000
5919
0
0
10000
3931
42
32
0
0
0
0
0
20015 20016 20017 20018 20019 2001A 2001B 2001C2001D 2001E
コード
(16進数)
03084-0-006
図6. コード遷移が発生するDC入力を131,072回
変換した場合のヒストグラム
振幅(フルスケールのdB)
–60
S/N比とS/(N+D)(dB)
fS = 100kSPS
fIN = 11kHz
V REF = 4.096V
S/N比 = 99.6dB
THD = –116dB
SFDR = 116.2dB
S/(N+D) = 99.5dB
–40
1
0
図9. コード中心値のDC入力を131,072回変換
した場合のヒストグラム
0
–20
1053
522
0
2001B 2001C 2001D 2001E 2001F 20020 20021 20022 20023
コード
(16進数)
03084-0-009
–80
–100
–120
102
16.6
100
16.4
S/N比
98
16.2
S/(N+D)
16.0
96
–140
ENOB(ビット)
10000
ENOB
–160
–180
0
5
10
15
図7.
20
25
30
周波数(kHz)
35
40
45
94
50
10
0
03084-0-012
FFT(11kHzトーン)
図10.
― 12 ―
20
30
周波数(kHz)
15.8
50
40
03084-0-015
S/N比、S/(N+D)、ENOBの周波数特性
REV. 0
AD7678
–100
–80
–90
–110
THD、高調波(dB)
THD、高調波(dB)
–100
–110
THD
–120
3次高調波
2次高調波
THD
3次高調波
–120
2次高調波
–130
–130
–140
–140
–55
–150
10
0
40
20
30
周波数(kHZ)
図11.
50
–35
–15
5
03084-0-016
THDと高調波の周波数特性
図14.
25
45
温度(℃)
65
85
105
125
03084-0-019
THDと高調波の温度特性
10000
104
V REF = 4.096V
1000
100
102
動作電流(µA)
S/N比(フルスケール基準)
(dB)
103
S/N比
101
S/(N+D)
10
1
AVDD
DVDD
100
0.1
OVDD
99
0.01
98
–60
–50
–40
図12.
–30
–20
入力レベル(dB)
–10
0.001
0
1
100
1k
サンプリング・レート
(SPS)
10
03084-0-017
入力レベル 対 S/N比とS/(N+D)
図15.
100k
03084-0-020
サンプリング・レート 対 動作電流
1000
16.5
101
10k
16.0
100
S/N比、S/(N+D)(dB)
パワー・ダウン動作時の電流(nA)
S/N比
S/(N+D)
ENOB
15.5
99
15.0
98
97
–55
–35
図13.
REV. 0
–15
5
25
45
温度(℃)
65
85
105
800
DVDD
600
400
AVDD
200
0
–55
14.5
125
OVDD
–35
03084-0-018
S/N比、S/(N+D)、ENOBの温度特性
図16.
― 13 ―
–15
5
25
45
温度(℃)
65
85
105
125
03084-0-021
パワーダウン動作時の電流の温度特性
AD7678
50
50
40
OVDD = 2.7V @ 85°C
40
ゲイン誤差
20
t12遅延(ns)
ゼロ誤差、ゲイン誤差(LSB)
30
10
0
ゼロ誤差
–10
30
20
OVDD = 2.7V @ 25°C
OVDD = 5V @ 85°C
–20
OVDD = 5V @ 25°C
10
–30
–40
–50
–55
–35
–15
図17.
5
25
45
温度(℃)
65
85
105
0
125
0
50
03083-0-022
図18.
ゼロ誤差とゲイン誤差の温度特性
― 14 ―
100
CL(pF)
150
200
03084-0-024
負荷容量CL 対 代表的な遅延
REV. 0
AD7678
回路情報
IN+
MSB
262,144C 131,072C
LSB
4C
2C
C
SW+
スイッチ制御
C
BUSY
REF
COMP
コントロール・
ロジック
出力コード
REFGND
262,144C 131,072C
4C
2C
C
C
LSB
MSB
SW–
IN–
03084–0–025
図19.
ADCの簡略回路図
AD7678は、逐次比較型アーキテクチャによる、低消費電力で
単電源使用のきわめて高速で高精度な18ビットA/Dコンバータ
(ADC)です。
AD7678の直線性とダイナミック・レンジは、多くの∑∆ ADC
と同等かこれを上回ります。逐次型アーキテクチャの利点とし
て多重化が容易であり、スループットに伴う消費電力が低減す
るため、一般には∑∆ ADCを使用するアプリケーションで威力
を発揮します。
AD7678は、1つのトラック/ホールドを内蔵し、パイプライン
やレイテンシのない逐次比較型ADCであるため、多くの多重化
チャンネル・アプリケーションに最適です。
AD7678は、5V単電源で動作し、5Vまたは3Vのデジタル・ロ
ジックに接続できます。 48 ピン LQFP または小型の 48 ピン
LFCSPパッケージの採用によって省スペースを実現し、シリア
ルまたはパラレルのいずれのインターフェースも柔軟に設定で
きます。AD7678は、AD7674、AD7676、AD7679のピン互換
アップグレード品です。
REV. 0
CNVST
コンバータの動作
AD7678 は、電荷再配分式 DAC をベースとする逐次比較型
ADC です。図 19 に、 ADC の簡略回路図を示します。容量性
DAC は、バイナリの重み付けをされた 18 個のコンデンサから
成る同一のアレイ2個で構成され、各アレイが2個のコンパレー
タ入力に接続されています。
アクイジション・フェーズで、コンパレータの入力に接続され
たアレイのピンが、 SW +と SW −を経由して AGND に接続さ
れます。独立したスイッチはすべて、アナログ入力に接続され
ます。このようにして、コンデンサ・アレイをサンプリング・
コンデンサとして使用し、IN+入力とIN−入力上のアナログ信
号を取り込みます。アクイジション・フェーズが完了し、
_______
CNVST 入力がローレベルになると、変換フェーズが開始しま
す。変換フェーズが開始すると、まずSW+とSW−が開きます。
2個のコンデンサ・アレイは入力から切り離されて、REFGND
入力に接続されます。このため、アクイジション・フェーズの
終わりに取り込まれた入力IN+とIN−の間の差動電圧がコンパ
レータ入力に接続されて、コンパレータがアンバランスになり
ます。コンデンサ・アレイの各エレメントを REFGND と REF
の間でスイッチングすることにより、コンパレータ入力がバイ
ナ リ 重 み 付 け を さ れ た 電 圧 ス テ ッ プ ( V REF/ 2 、
VREF/4、...VREF/262144)で変化します。コントロール・ロジッ
クでこれらのスイッチをトグルして(MSBファースト)、コン
パレータを再度平衡状態にします。この処理が終了すると、コ
ントロール・ロジックがADC出力コードを生成し、BUSY出力
をローレベルにします。
― 15 ―
AD7678
表8.
伝達関数
18ビット・インターフェース・モードの場合を除き、
AD7678
__
は、OB/2Cによりストレート・バイナリ・コードと2の補数の
出力コードを提供します。理想的な伝達特性については、図20
と表8を参照してください。
出力コードと理想的な入力電圧
ストレート・
アナログ入力 バイナリ
2の補数
VREF=4.096V (16進) (16進)
説明
3FFFF1
3FFFE
20001
20000
1FFFF
00001
000002
ADCコード
(ストレート・バイナリ)
FSR−1LSB
FSR−2LSB
4.095962V
4.095924V
ミッドスケール+1LSB 31.25µV
ミッドスケール
0V
ミッドスケール−1LSB −31.25µV
−FSR+1LSB
−4.095962V
−FSR
−4.096V
111...111
111...110
111...101
1
2
000...010
1FFFF1
1FFFE
00001
00000
3FFFF
20001
200002
これはオーバーレンジのアナログ入力コードでもあります
(VIN+−VIN− > VREF−VREFGND)。
これはアンダーレンジのアナログ入力コードでもあります
(VIN+−VIN− < −VREF+VREFGND)。
000...001
000...000
–FS
–FS + 1 LSB
–FS + 0.5 LSB
図20.
+FS – 1 LSB
+FS – 1.5 LSB
アナログ入力
03084-0-026
ADCの理想的な伝達関数
DVDD
20Ω
アナログ
電源(5V)
10µF
ADR421
+
100nF
AVDD
AGND
10µF
100nF
DGND
REFBUFIN
2.5V REF
注1
デジタル電源
(3.3Vまたは5V)
注5
+
1MΩ
50kΩ
DVDD
100nF
OVDD
+
10µF
OGND
SCLK
シリアル・ポート
100nF
100nF
SDOUT
注3
CREF
REF
BUSY
10µF
注2
µC/µP/DSP
REFGND
CNVST
50Ω
–
注4
アナログ入力+
IN+
U1
+
AD7678
CC
AD8021
MODE1
MODE0
OB/2C
DVDD
PDBUF
50Ω
注4
アナログ入力−
RD
–
U2
+
AD8021
クロック
CS
IN–
RESET
PD
CC
注
1. 「リファレンス入力」のセクションを参照。
2. CREFは、10µFのセラミック・コンデンサまたは低ESRのタンタル・コンデンサです。
セラミック・サイズ1206のPANASONIC ECJ-3xB0J106を推奨します。
「リファレンス」のセクションを参照。
3. ハードウェア・ゲイン・キャリブレーション用のオプション回路。
4. AD8021を推奨。
「ドライバ・アンプの選択」のセクションを参照。
5. オプション。
「電源」のセクションを参照。
図21.
03084-0-027
代表的な接続図(内部リファレンス・バッファ、シリアル・インターフェース)
― 16 ―
REV. 0
AD7678
代表的な接続図
図21に、AD7678の代表的な接続図を示します。この図に示す
異なる回路はオプションで、これについては後述します。
アナログ入力
図22に、AD7678のアナログ入力部分の略図を示します。図22
に示すダイオードには、入力に対するESD保護機能があります。
アナログ入力信号がこれらの入力の絶対定格を超えないように
注意する必要があります。定格を超えると、ダイオードが順方
向にバイアスされて、電流が流れるようになります。ダイオー
ドは、最大120mAの順方向バイアス電流を処理できます。入力
バッファのU1電源またはU2電源がAVDDと異なるときに、こ
のような状態が発生します。この場合、短絡電流制限機能があ
る入力バッファを使ってデバイスを保護できます。
AC信号のアクイジション・フェーズで、AD7678は、等価抵抗
R+、R−、CSで構成される単極RCフィルタのように動作しま
す。抵抗 R +と R −は一般に 3kΩ であり、直列抵抗とスイッチ
のオン抵抗で構成される集中コンポーネントです。CSは一般に
60pFで、主にADCサンプリング・コンデンサで構成されます。
900kHz ( typ )の− 3dB カットオフ周波数の単極フィルタが、
好ましくない折り返し成分を抑え、入力から入り込むノイズを
制限します。
AD7678 の入力インピーダンスはきわめて高いため、低イン
ピーダンス信号源から直接駆動してもゲイン誤差はありませ
ん。
ドライバ・アンプの選択
AD7678は簡単に駆動できますが、ドライバ・アンプには次の
条件が求められます。
AVDD
• ドライバ・アンプとAD7678のアナログ入力回路は、コンデ
ンサ・アレイのフルスケール・ステップに対して18ビット・
レベル(0.0004% )でセトリングできなければなりません。
アンプのデータシートでは、一般に0.1%または0.01%でのセ
トリングが規定されています。これは18ビット・レベルでの
R+ = 3kΩ
IN+
CS
CS
IN–
セトリング・タイムから大幅に異なることがあるため、ドラ
イバを選択する前に確認する必要があります。超ローノイズ
で広いゲイン帯域幅を備えた小型オペアンプ AD8021 なら、
このセトリング・タイムの条件を満たします。
R– = 3kΩ
AGND
• AD7678の遷移ノイズ性能とS/N比を維持するには、ドライ
03084-0-028
図22.
バ・アンプによって生じるノイズをできるだけ低く抑える必
要があります。ドライバから発生するノイズは、R+、R−、
CSで構成されるAD7678アナログ入力回路の単極ローパス・
フィルタで除去します。
アナログ入力の略図
このアナログ入力構造は、真の差動構造になっています。これ
らの差動入力を使用して、2 つの入力の同相信号を阻止するこ
とができます。図23に、代表的なCMRRの周波数特性を示しま
す。
アンプに起因するS/N比の低下は、次式で求められます。
(
ここで、
75
f −3dBは 、 M H z で 表 し た A D 7 6 7 8 の − 3 d B 入 力 帯 域 幅
(0.9MHz)、または入力フィルタ(使用する場合)のカット
オフ周波数。
70
CMRR(dB)
)
25
SNRLOSS=20 log ――――――――――
√625+π f−3db (NeN)2
80
65
Nはアンプのノイズ係数(バッファ構成の場合は1)。
60
―
eNはnV/√
Hzで表した各オペアンプの等価入力ノイズ電圧。
55
―
たとえば、AD8610のように6nV/√
Hz の等価入力ノイズを持
つドライバをバッファとして構成した場合、ノイズ・ゲイン
は+1で、S/N比の低下はわずか0.65dBになります。
50
1
10
100
周波数(kHz)
図23.
REV. 0
1000
10000
• ドライバは、AD7678 のTHD 性能に見合うTHD 性能を備え
03084-0-029
ている必要があります。
アナログ入力CMRRの周波数特性
― 17 ―
AD7678
AD8021は以上の条件を満たしているため、ほとんどすべての
アプリケーションに適しています。AD8021には、10pFの外付
け補償コンデンサが必要です。コンデンサは、NPOセラミック
またはマイカ・タイプの優れた直線性を備えているものがよい
でしょう。
デュアル・バージョンが必要でゲイン=1が存在する場合には、
AD8022を使用することもできます。高周波(100kHz以上)性
能が不要な場合には、AD829も使用できます。ゲイン=1のア
プリケーションでは、82pFの補償コンデンサが必要です。低周
波アプリケーションで低バイアス電流が必要な場合には、
AD8610も使用できます。
シングルエンド/差動変換ドライバ
ユニポーラ・アナログ信号を使用するアプリケーションの場
合、シングルエンド/差動変換ドライバを使うと、デバイスに
対する差動入力が可能になります。図24にこの回路図を示しま
す。この構成では、0 ∼V REFの入力信号を与えたとき、ミッド
スケール(VREF/2)を中心として差動±VREFが得られます。
アプリケーションでこれ以上のノイズを許容できる場合は、
AD8138差動ドライバを使用できます。
アナログ入力
(ユニポーラ
0∼4.096V)
AD8021
10pF
590Ω
IN+
1.82kΩ
U2
100nF
電圧リファレンスのリファレンス温度係数は、場合によっては
フルスケール精度に直接影響を与えるため、十分注意する必要
があります。温度係数±4ppm/℃のリファレンスでは、フルス
ケール精度が±1LSB/℃変化します。
電源
AD7678では、アナログ5V電源(AVDD)、デジタル5Vコア電
源( DVDD )、デジタル出力インターフェース電源( OVDD )
の3種類の電源ピンを使用します。OVDD電源は、出力ロジッ
ク・レベルを決め、2.7V∼DVDD+0.3Vで動作するロジック
AD7678
IN– REF
AD8021
8.25kΩ
いずれの場合も、リファレンス入力REFにはダイナミック入力
インピーダンスがあるため、 REF 入力と REFGND 入力の間に
効率的なデカップリングが必要です。このデカップリングは、
最小の寄生インダクタンスで REF 入力と REFGND 入力に接続
された低 ESR の 47µF タンタル・コンデンサで構成されていま
す。
との直接のインターフェースを可能にします。必要な電源の数
を減らすため、図21 に示すように、簡単なRC フィルタを通し
てアナログ電源からデジタル・コア(DVDD)に供給できます。
OVDD がDVDD を0.3V 以上超えなくなれば、AD7678 は電源
シーケンスに依存することがなくなり、電源電圧によるラッチ
アップの問題が生じません。 AD7678 は、図 25 に示すように、
広い周波数範囲で電源変動に対して安定しています。
U1
590Ω
内部リファレンス・バッファを使用するには、PDBUF をロー
レベルにしてください。REFBUFIN入力に2.5Vのリファレン
スを加えると、REFピン上に4.096Vのリファレンスが得られま
す。
10pF
65
REFBUFIN
10µF
60
PSRR(dB)
2.5V
03084-0-030
図24. シングルエンド/差動変換ドライバ回路
(内部リファレンス・バッファ使用)
リファレンス
AD7678は、内部リファレンス・バッファ付きでもバッファな
55
50
45
しでも、外部リファレンスを使用できます。
複数の ADC 間で共通のリファレンスを共有する場合、内部リ
ファレンス・バッファの使用を推奨します。
ただし、外部リファレンスを直接使用すれば、以下の利点があ
ります。
40
1
10
図25.
100
周波数(kHz)
1000
10000
03084-0-031
PSRRの周波数特性
• 内部バッファを使用するときの代表的な4.096Vリファレンス
の代わりに、電源( 5V )にきわめて近いリファレンスを使
用すれば、S/N比とダイナミック・レンジが向上します(お
よそ1.7dB)。
• 内部リファレンス・バッファをパワーダウンして(PDBUF
をハイレベル)、電力の節減ができます。
― 18 ―
REV. 0
AD7678
消費電力 対 スループット
t2
t1
インパルス・モードでは、AD7678は各変換フェーズの終わり
で自動的に消費電力を低減します。アクイジション・フェーズ
では動作電流が非常に小さくなるため、図26に示すように、変
換レートを下げれば消費電力の大幅な低減が可能になります。
この機能によって、AD7678は消費電力のきわめて低いバッテ
リ・アプリケーションに最適です。
アクイジション・フェーズでも、デジタル・インターフェース
はアクティブのままです。動作デジタル電源電流をさらに低減
するため、デジタル入力を電源レール( DVDD と DGND )の
近くで駆動し、OVDDがDVDDを0.3V以上超えないようにし
ます。
CNVST
BUSY
t4
t3
t6
t5
モード アクイジション
変換
アクイジション
t7
t8
変換
03084-0-033
図27.
変換の基本タイミング
_______
CNVSTはデジタル信号ですが、高速できれいなエッジとレベ
ルをもち、しかもオーバーシュート/アンダーシュートやリン
ギングが最小になるように注意して設計してください。
100000
消費電力(mW)
10000
他のアプリケーションの場合には、変換は自動的に開始できま
_______
す。BUSYがローレベルのときにCNVSTがローレベルに保持
されている場合には、AD7678はアクイジション・フェーズを
_______
制御し、次いで自動的に新しい変換を開始します。CNVSTを
ローレベルに保持することによって、AD7678は変換処理を自
動的に継続します。BUSYがローレベルになったとき、アナロ
グ入力はセトリングしていなければなりません。また、パワー
_______
アップ時には、CNVSTを一度ローレベルにして変換処理を開
始します。このモードでは、AD7678は、保証されている規定
値100kSPSよりも少し早く動作することがあります。
1000
100
10
1
PDBUFハイレベル
0.1
1
10
図26.
100
1k
サンプリング・レート
(SPS)
10k
100k
t9
03084-0-032
RESET
サンプリング・レート 対 消費電力
変換制御
図27に、変
換プロセスの詳細なタイミング図を示します。
_______
AD7678 は CNVST 信号によって制御され、この信号で変換を
開始します。いったん変換が開始すると、変換が完了するまで
は、パワーダウン入力
PD によっても再起動もアボートもでき
__
_______
___
ません。 CNVST 信号は、 CS 信号や RD 信号とは無関係に動作
します。
BUSY
データ・
バス
t8
CNVST
03084-0-034
図28.
REV. 0
― 19 ―
RESETのタイミング
AD7678
デジタル・インターフェース
CS
AD7678 にはさまざまなデジタル・インターフェースがあり、
シリアル・インターフェースやパラレル・インターフェースを
使って、ホスト・システムに接続できます。シリアル・イン
ターフェースは、パラレル・データがマルチプレクスされて出
力されます。また、AD7678のデジタル・インターフェースは、
OVDD電源ピンをホスト・システムのインターフェース・デジ
タル電源に接続するだけで、3Vと5Vのロジックに対応します。
さらに、 18 ビット・インターフェース・モード以外の任意の
__
モードでOB/2C入力ピンを使用することによって、2の補数と
ストレート・バイナリの両方のコーディングを使用できます。
__ ___
CS と RD という 2 つの信号でインターフェースを制御します。
これらの信号のどちらか一方でもハイレベルのときには、イン
ターフェース出力が高インピーダンスになります。一般に、複
__
数のAD7678を使用するアプリケーションでは、CSによって各
AD7678
の選択ができ、AD7678を単一で使用するデザインで
__
___
はCSをローレベルに固定します。RDは、一般にデータ・バス
上で変換結果をイネーブルにするときに使用します。
RD
BUSY
データ・
バス
現在の変換
t12
t13
03084-0-036
図30. 読み出し時のスレーブ・パラレル・データ・タイミング
(変換後の読み出し)
CS = 0
t1
CNVST,
RD
BUSY
t4
t3
CS = RD = 0
t1
データ・
バス
CNVST
前の変換
t12
t13
03084-0-037
t10
t4
BUSY
t3
データ・
バス
図31. 読み出し時のスレーブ・パラレル・データ・タイミング
(変換中の読み出し)
t11
前の変換データ
新しいデータ
CS
03084-0-035
図29. 読み出し時のマスター・パラレル・データ・タイミング
(連続読み出し)
RD
A0, A1
パラレル・インターフェース
AD7678は、表7にしたがって、18ビット、16ビット、8ビット
のバス幅を持つパラレル・インターフェースを使用するように
設定できます。データは、各変換の後(つまり次のアクイジ
ション・フェーズ中)または次の変換中に読み出しを行うこと
ができます(図30と図31)。ただし、変換中にデータを読み出
すときは、変換フェーズの前半に行うことを推奨します。デジ
タル・インターフェース上の電圧遷移と最もクリティカルなア
ナログ変換回路との間のフィードスルーを防止するためです。
さまざまなオプションの詳細については、表7 を参照してくだ
さい。
ピンD[15:8]
HI-Z
上位バイト
t12
ピンD[7:0]
HI-Z
下位バイト
t12
下位バイト
HI-Z
t13
上位バイト
HI-Z
03084-0-038
図32.
8ビットと16ビットのパラレル・インターフェース
シリアル・インターフェース
MODE0 とMODE1 がハイレベルに保持されると、AD7678 は
シリアル・インターフェースを使用する設定になります。
AD7678 では、 SDOUT ピン上に 18 ビットのデータを MSB
ファーストで出力します。このデータは、SCLKピンに与えら
れる 18 個のクロック・パルスに同期します。出力データは、
データ・クロックの立ち上がりエッジと立ち下がりエッジの両
方で有効です。
― 20 ―
REV. 0
AD7678
変換中の読み出しモードでは、シリアル・クロックとデータを
適切なタイミングでトグルするので、デジタル動作とクリティ
カルな変換判定との間のフィードスルーを最小限に抑えられま
す。
マスター・シリアル・インターフェース
内部クロック
___
EXT/INTピンをローレベルにすると、AD7678は、シリアル・
データ・クロックSCLKを生成および供給する設定になります。
AD7678はSYNC信号も生成し、シリアル・データが有効にな
変換後の読み出しモードでは、他のモードとは異なり、BUSY
信号が変換フェーズの終わりではなく、18ビットのデータがパ
ルス出力された後にローレベルに戻るため、BUSYの幅が長く
なります。
るタイミングをホストに知らせます。シリアル・クロック
SCLKとSYNC信号は、必要に応じて反転できます。
RDC/SDIN入力に応じて、各変換の後または次の変換中にデー
タを読み出すことができます。図33と図34に、この2つのモー
ドの詳細なタイミング図を示します。
低速のデジタル・ホストをサポートするときは、DIVSCLKを
使ってシリアル・クロックを低速化できます。
一般に、AD7678は高速スループットで使用するため、シリア
ル・モードでは変換中のマスター読み出しモードを推奨しま
す。
RDC/SDIN = 0
EXT/INT = 0
CS, RD
INVSCLK = INVSYNC = 0
t3
CNVST
t28
BUSY
t30
t29
t25
SYNC
t18
t19
t14
t20
t24
t21
t26
1
SCLK
2
3
16
17
18
t15
t27
X
SDOUT
t16
t22
D17
D16
D2
D1
D0
t23
03084-0-039
図33.
REV. 0
読み出し時のマスター・シリアル・データ・タイミング(変換後の読み出し)
― 21 ―
AD7678
RDC/SDIN = 1
EXT/INT = 0
CS, RD
INVSCLK = INVSYNC = 0
t1
CNVST
t3
BUSY
t17
t25
SYNC
t14
t19
t20 t21
t15
SCLK
1
t24
2
3
16
17
t18
X
SDOUT
t16
t27
D17
t22
t26
18
D16
D2
D1
D0
t23
03084-0-040
図34.
読み出し時のマスター・シリアル・データ・タイミング(変換中における前の変換の読み出し)
外部不連続クロックによる変換後のデータ読み出し
スレーブ・シリアル・インターフェース
外部クロック
___
EXT/INTピンがハイレベルに保持されると、AD7678は外部シ
リアル・データ・クロックをSCLKピンで入力する設定になり
ます。このモードでは、いくつかの方法を使ってデータを読み
__
出せます。外部シリアル・クロックは
CSによりゲーティングさ
__ ___
れます。CSとRDが両方ともローレベルのとき、各変換の後ま
たは次の変換中にデータの読み出しができます。外部クロック
には、連続クロックまたは不連続クロックを使用できます。不
連続クロックは、非アクティブ時にノーマル・ハイレベルまた
はノーマル・ローレベルにすることができます。図35と図36に、
これらの方法の詳細なタイミング図を示します。
AD7678がビット判定を行っている間は、デジタル入/出力ピ
ンで電圧遷移が発生しないようにすることが大切です。さもな
いと、変換結果が劣化することがあります。これは、変換
フェーズの後半では特に重要です。というのは、AD7678が提
供する誤差補正回路で、変換フェーズの前半で行われたビット
判定の誤りを補正できるからです。このため、外部クロックを
入力する場合は、BUSYがローレベルのときのみトグルし、さ
らに BUSY がハイレベルになる後半では遷移しない不連続ク
ロックの使用を推奨します。
このモードは、シリアル・スレーブ・モードの中で最も推奨す
るモードです。図35に、この方法の詳細なタイミング図を示し
ます。
BUSY がローレベルに戻って変換の完了が示された後、
__ ___
CSとRDが共にローレベルのときに、この変換結果を読み出す
ことができます。データは、 MSB ファーストで、 18 個のク
ロック・パルスでシフト出力され、クロックの立ち上がり/立
ち下がりエッジの両方で有効です。
この方法の特に大きな利点は、変換処理中にデジタル・イン
ターフェース上で電圧遷移が発生しないため、変換性能が低下
しないことです。また、データは最大 40MHz の速度で読み出
しができるため、低速のデジタル・ホスト・インターフェース
と最高速のシリアル読み出しの両方に対応できます。
最後に、AD7678には、このモードの場合のみ、RDC/SDIN入
力ピンを使って複数のコンバータをカスケード接続するデイ
ジーチェーン機能があります。この機能は部品数と接続配線数
の削減を可能にします(たとえば、絶縁された複数のコンバー
タを使用するアプリケーションの場合)。
37に、2つのデバイスを接続する例を示します。共通の
図
_______
CNVST 信号を使用すると、同時サンプリングが可能です。
RDC/SDIN入力は、SDOUT上でデータをシフト出力する際に
使うSCLKクロックのエッジとは反対側のエッジでラッチされ
ることに注意してください。このようにして、次のSCLKサイ
クルで、上流側コンバータのMSBが下流側コンバータのLSBの
直後に続きます。
― 22 ―
REV. 0
AD7678
INVSCLK = 0
EXT/INT = 1
RD = 0
CS
BUSY
t36
SCLK
t35
t37
1
2
t31
3
16
17
18
19
20
t 32
SDOUT
X
D17
t 16
D16
D15
D1
D0
X17
X16
X16
X15
X1
X0
Y17
Y16
t 34
SDIN
X17
t 33
03084-0-041
図35.
読み出し時のスレーブ・シリアル・データ・タイミング(変換後の読み出し)
INVSCLK = 0
EXT/INT = 1
RD = 0
CS
CNVST
BUSY
t3
t35
t36
SCLK
t37
1
2
t31
SDOUT
3
16
17
18
t32
X
D17
D16
D15
D1
D0
t16
03084-0-042
図36.
REV. 0
読み出し時のスレーブ・シリアル・データ・タイミング(変換中における前の変換の読み出し)
― 23 ―
AD7678
マイクロプロセッサとのインターフェース
BUSY
出力
BUSY
BUSY
AD7678
AD7678
#2(上流側)
#1(下流側)
RDC/SDIN
SDOUT
CNVST
RDC/SDIN
データ
出力
SDOUT
CNVST
CS
CS
SCLK
SCLK
SCLK IN
CS IN
CNVST IN
SPIインターフェース(ADSP-219x)
03084-0-043
図37.
AD7678は、マイクロプロセッサをサポートする従来型のDC計
測アプリケーションや、デジタル信号プロセッサに接続する
AC信号処理アプリケーションに最適です。AD7678は、パラレ
ル8ビットまたは16ビット幅のインターフェースに対応してお
り、汎用シリアル・ポート、またはマイクロコントローラの
I/O ポートとも接続できるように設計されています。さまざま
な外付けバッファを使用することにより、デジタル・ノイズが
ADCへ混入するのを防止できます。以下のセクションに、SPI
を備えたDSP であるADSP-219x と組み合わせて使用する方法
を説明します。
デイジーチェーン接続した2個のAD7678
外部クロックによる変換中のデータ読み出し
図
__36に、この方法の詳細なタイミング図を示します。変換中に、
___
CSとRDがローレベルのとき、前の変換結果を読み出すことが
できます。データは、 MSB ファーストで、 18 個のクロック・
パルスでシフト出力され、クロックの立ち上がり/立ち下がり
エッジの両方で有効です。現在の変換が完了する前に、この18
ビットを読み出す必要があります。そうしない場合、
RDERRORにハイレベル・パルスが出力され、これによりホス
ト・インターフェースに割り込みが発生して、不完全なデータ
の読み出しを防止します。このモードにはデイジーチェーン機
能はなく、RDC/SDIN入力を常にハイレベルかローレベルに固
定しておく必要があります。
デジタル動作に起因する性能の低下を抑えるため、変換フェー
ズの前半で全ビットを読み出すことができる高速の不連続ク
ロックを使用することを推奨します。また、変換後にデータの
読み出しを開始し、新しい変換が開始された後も引き続き最終
ビットまで読み出すことも可能です。
図 38 に、 AD7678 と、 SPI を備えた ADSP-219x とのインター
フェースを示します。DSPの低速に対応するため、AD7678は
スレーブ・デバイスとして動作し、データは変換後に読み出す
必要があります。このモードではデイジーチェーン機能も可能
です。内部タイマー割り込みに呼応して変換コマンドを起動で
きます。 18 ビットの出力データは、 3 バイトの SPI アクセスに
よって読み出されます。読み出し処理は、DSPの割り込みライ
ンを使用して変換終了信号(BUSYがローレベルに変化)に応
じて開始できます。 ADSP-219x のシリアル・ペリフェラル・
インターフェース( SPI )は、 SPI コントロール・レジスタ
(SPICLTx)への書き込みにより、マスター・モード
( MSTR )= 1 、クロック極性ビット( CPOL )= 0 、クロック
位相ビット( CPHA )= 1 、および SPI 割り込みイネーブル
(TIMOD)=00に設定されます。なお、すべてのタイミング条
件を満たすには、SPIクロックを17Mbpsに制限してください。
これによって、ADC結果を約1.1µsで読み出しできます。
DVDD
ADSP-219x*
AD7678*
SER/PAR
EXT/INT
BUSY
CS
RD
INVSCLK
SDOUT
SCLK
CNVST
PFx
SPIxSEL (PFx)
MISOx
SCKx
PFxまたはTFSx
* わかりやすくするために他のピンは省略しています。
03084-0-044
図38.
― 24 ―
AD7678とSPIインターフェースとの接続
REV. 0
AD7678
AD7678のDVDD電源は、別電源、またはアナログ電源AVDD
またはデジタル・インターフェース電源OVDDから供給できま
アプリケーション情報
PCボードのレイアウト
AD7678には電源ノイズの影響をあまり受けないという特長が
あります。それでも、グラウンディングのレイアウトには注意
する必要があります。
AD7678のPCボードは、アナログ部とデジタル部を分離して、
ボード内にそれぞれをまとめて配置するように設計してくださ
い。これによって、簡単に分離できるグラウンド・プレーンを
使用できるようになります。デジタル・グラウンド・プレーン
とアナログ・グラウンド・プレーンは、1 点で接続してくださ
い。できればAD7678の真下、あるいは少なくともAD7678に
できるだけ近い場所で接続します。複数のデバイスがAGNDと
DGNDの接続を必要とするシステム内でAD7678を使用する場
合でも、接続は1点で行い、AD7678のできるだけ近くに星型の
グラウンド・ポイントを構成してください。
チップにノイズが混入するのを防ぐため、デバイスの真下にデ
ジタル・ラインを配置しないでください。ノイズ混入を防止す
AD7678の下を通
るため、アナログ・グラウンド・プレーンは
_______
します。 CNVST やクロックなどの高速スイッチング信号は、
デジタル・グラウンドでシールドしてボードの他の部分へのノ
イズの拡散を防ぎ、アナログ信号パスの近くを通らないように
してください。デジタル信号とアナログ信号の交差を防止する
必要があります。ボードの反対面の近い層にあるパターンは、
互いに直角になるように配置します。これにより、ボードを貫
通するノイズ混入の影響を減らせます。AD7678への電源ライ
ンはできるだけ太いパターンにしてインピーダンスを下げ、電
源ライン上のグリッチによる影響を軽減させます。AD7678に
対する電源インピーダンスを下げ、さらに電源スパイクの振幅
を小さくするために、十分なデカップリングも大切です。一般
に100nFのデカップリング用セラミック・コンデンサを各電源
ピン( AVDD 、 DVDD 、 OVDD )および対応するグラウン
ド・ピンの近くに、理想的には真上に配置します。さらに、低
ESRの10µFコンデンサをADCの近くに配置し、低周波リップ
ルを抑えるようにしてください。
REV. 0
す。システム・デジタル電源のノイズが多い場合、または高速
のスイッチング・デジタル信号が存在する場合に、別電源を使
用できないときは、DVDDデジタル電源をRCフィルタを介し
てアナログ電源AVDDに接続し(図21を参照)、システム電源
をインターフェース・デジタル電源OVDDとその他のデジタル
回路に接続することを推奨します。DVDDにシステム電源を接
続する場合、高周波スパイクを抑えるためビーズを挿入すると
効果的です。
AD7678には、REFGND、AGND、DGND、OGNDという4種
類のグラウンド・ピンがあります。リファレンス電圧を設定す
る REFGND にはパルス電流が流れるため、リファレンスまで
のリターンを低インピーダンスにしてください。AGNDはグラ
ウンドであり、大部分の内部ADCアナログ信号がこれを基準に
しています。このグラウンドは、最小の抵抗でアナログ・グラ
ウンド・プレーンに接続してください。DGNDは、構成に応じ
て、アナログ・グラウンド・プレーンまたはデジタル・グラウ
ンド・プレーンに接続してください。OGNDはデジタル・シス
テム・グラウンドに接続します。
リファレンス電圧のデカップリングのレイアウトは重要です。
デカップリング・コンデンサはADCの近くに配置し、短く太い
パターンで接続して寄生インダクタンスを抑えてください。
AD7678の性能評価
AD7678の推奨レイアウトは、AD7678の評価用ボード、
EVAL-AD7678CB のマニュアルに示してあります。評価用
ボードのパッケージには、組み立ておよびテスト済みの評価用
ボード、マニュアル、EVAL-CONTROL BRD2を介してPCか
らボードを制御するためのソフトウェアが同梱されています。
― 25 ―
AD7678
外形寸法
図39.
48ピン・クワッド・フラットパック(LQFP)
(ST-48)
寸法単位:mm
0.75
0.60
0.45
9.00 BSC
SQ
1.60
(最大)
37
48
36
1
実装面
10°
6°
2°
1.45
1.40
1.35
0.15
0.05
ピン1
(ピンは下部)
図A
7°
3.5°
0°
0.10(最大)
平坦性
実装面
7.00
BSC SQ
上面図
0.20
0.09
25
12
24
13
0.27
0.22
0.17
0.50
BSC
図A
90°
反時計方向に回転
JEDEC規格MS-026BBCに準拠
図40.
48ピン・リード・フレーム・チップ・スケール・パッケージ(LFCSP)
(CP-48)
寸法単位:mm
7.00
BSC SQ
0.60(最大)
0.60(最大)
ピン1識別マーク
37
36
ピン1識別マーク
6.75
BSC SQ
上面図
0.30
0.23
0.18
48
1
5.25
5.10 SQ
4.95
底面図
0.50
0.40
0.30
25
24
12
13
0.25(最小)
1.00
0.85
0.80
12°
(最大)
5.50
REF
0.80(最大)
0.65(代表値)
パドルはAGNDに接続。
このように接続しなくても
電気性能を満たすことができます。
0.05(最大)
0.02(公称)
0.50 BSC
実装面
平坦性
0.08
0.20 REF
JEDEC規格MO-220-VKKD-2に準拠
オーダー・ガイド
1
2
モデル
温度範囲
パッケージ
パッケージ・オプション
AD7678AST
AD7678ASTRL
AD7678ACP
AD7678ACPRL
EVAL-AD7678CB1
EVAL-CONTROL BRD22
−40∼+85℃
−40∼+85℃
−40∼+85℃
−40∼+85℃
クワッド・フラットパック(LQFP)
クワッド・フラットパック(LQFP)
リード・フレーム・チップ・スケール(LFCSP)
リード・フレーム・チップ・スケール(LFCSP)
評価用ボード
コントローラ・ボード
ST-48
ST-48
CP-48
CP-48
このボードは、単独の評価用ボードとしても、また評価/デモンストレーション用にEVAL-CONTROL BRD2と組み合わせても使用できます。
このボードでは、PCを使用して、末尾にCBが付くすべてのアナログ・デバイセズ評価用ボードの制御と通信が可能です。
注意
ESD(静電放電)の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静
電気が容易に蓄積され、検知されないまま放電されます。本製品は当社独自のESD保護回路を
内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復不能の損傷を生
じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESDに対する適切
な予防措置を講じることをお勧めします。
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WARNING!
ESD SENSITIVE DEVICE
REV. 0
AD7678
REV. 0
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PRINTED IN JAPAN
C03084-0-8/03(0)
AD7678
― 28 ―
REV. 0
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