CYUSB3035 EZ-USB FX3S SuperSpeed USB Controller Datasheet (Chinese).pdf

CYUSB303X
EZ-USB® FX3S SuperSpeed USB 控制器
EZ-USB® FX3S SuperSpeed USB 控制器
特性
■
■
■
❐
通用串行总线 (USB)集成
❐ USB 3.0 和 USB 2.0 外设符合 USB 3.0 规范版本 1.0
❐ 5 Gbps USB 3.0 PHY 符合 PIPE 3.0
❐ 高速 On-The-Go (HS-OTG)主机和外设符合 OTG 补充标
准 版本 2.0
❐ 具有 32 个物理端点
❐ 支持电池充电规范版本 1.1 以及辅助充电器适配器 (ACA) 检
测
通用可编程接口 (GPIF™ II)
❐ 可编程的 100 MHz GPIF II 能连接多种类型的外部器件
❐ 包含 8 位和 16 位的数据总线
❐ 多达 16 种可配置的控制信号
■
使用两个安全数字 I/O (SDIO 3.0)端口扩展系统 I/O
■
支持附加的 USB 储存 (UAS)、 USB 大容量存储类别
(MSC)、人机界面设备 (HID)、全速外设以及
Turbo-MTP™
无障碍访问 32 位 CPU
运行频率为 200 MHz 的 ARM926EJ 内核
❐ 大小分别为 512 KB 或 256 KB 的嵌入式 SRAM
❐
■
■
另外,还可连接下列外设
2
❐ 频率为 1 MHz 的 I C 主控制器
❐ 采样频率为 32 kHz、44.1 kHz 和 48 kHz 的 I2S 主设备(仅用
于发送器)
❐ 支持速度高达 4 Mbps 的 UART
❐ 频率为 33 MHz 的 SPI 主设备
多种时钟输入频率可供选择
❐ 19.2、 26、 38.4 和 52 MHz
赛普拉斯半导体公司
文档编号:001-92465 版本 **
•
■
内核断电模式下功耗超低
❐ 打开 VBATT 时,电流消耗低于 60 µA
❐ 关闭 VBATT 时,电流消耗低于 20 µA
■
内核和 I/O 各有独立的供电区域
❐ 内核的工作电压为 1.2 V
❐ I2S、 UART 和 SPI 的工作电压为 1.8 到 3.3 V
2
❐ I C 的工作电压为 1.2 V
■
■
10 mm × 10 mm, 0.8 mm 间距 (pitch)无铅球栅阵列
(BGA)封装
通过 EZ-USB® 软件和开发套件 (DVK),可轻松进行代码开
发
应用
支持大容量存储
SD 3.0 (SDXC) UHS-1
❐ eMMC 4.41
❐ 两个端口可支持大小多达 2 TB 的存储卡。
❐ 对 RAID0 和 RAID1 提供内置 RAID 支持
❐
■
支持 19.2 MHz 的晶振输入
■
数字视频摄录机
■
数字摄像机
■
打印机
■
扫描仪
■
视频采集卡
■
测试和测量设备
■
监控摄像机
■
个人导航设备
■
医疗成像设备
■
视频 IP 电话
■
便携式媒体播放器
■
工业摄像机
■
RAID 控制器
■
模块上的 USB 磁盘
198 Champion Court
•
San Jose, CA 95134-1709
•408-943-2600
修订日期:June 4, 2014
CYUSB303X
逻辑框图
文档编号:001-92465 版本 **
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CYUSB303X
目录
功能概述 ...............................................................................4
应用示例 ........................................................................4
USB 接口 ..............................................................................5
OTG ...............................................................................5
重新枚举 ........................................................................6
EZ-Dtect ........................................................................6
VBUS 过电压保护 ..........................................................6
Carkit UART 模式 ..........................................................6
主机处理器接口 (P 端口) ...................................................7
GPIF II ...........................................................................7
从设备 FIFO 接口 ..........................................................7
异步 SRAM ....................................................................7
异步地址 / 数据复用式接口 ............................................8
同步 ADMux 接口 ..........................................................8
处理器 MMC (PMMC)从设备接口 .............................8
CPU ......................................................................................9
存储端口 (S 端口) .............................................................9
SD/MMC 时钟停止 ........................................................9
SD_CLK 输出时钟停止 ..................................................9
插入及移除存储卡检测 ................................................10
写保护 (WP) .............................................................10
SDIO 中断 ...................................................................10
SDIO 读取 — 等待特性 ................................................10
JTAG 接口 ..........................................................................10
其他接口 .............................................................................10
UART 接口 ..................................................................10
I2C 接口 .......................................................................10
I2S 接口 .......................................................................10
SPI 接口 ......................................................................10
引导选项 .............................................................................10
复位 ....................................................................................11
硬复位 ..........................................................................11
软复位 ..........................................................................11
时钟 ....................................................................................11
32 kHz 看门狗定时器时钟输入 ....................................12
电源 ....................................................................................12
文档编号:001-92465 版本 **
功耗模式 ......................................................................12
配置选项 .............................................................................15
数字 I/O ...............................................................................15
通用输入 / 输出 (GPIO)数目 ...........................................15
系统电平 ESD .....................................................................15
引脚说明 .............................................................................16
最大绝对额定值 ..................................................................20
运行条件 .............................................................................20
直流规范 .............................................................................20
交流电时序参数 ..................................................................22
GPIF II 时序 .................................................................22
异步 SRAM 时序 ..........................................................25
用于异步访问的 ADMux 时序 ......................................28
同步 ADMux 时序 ........................................................30
从设备 FIFO 接口 ........................................................33
同步从设备 FIFO 写序列说明 ......................................34
异步从设备 FIFO 读序列说明 ......................................35
异步从设备 FIFO 写序列说明 ......................................36
存储端口时序 ...............................................................39
串行外设时序 ...............................................................42
复位序列 .............................................................................47
封装图 .................................................................................48
订购信息 .............................................................................49
订购代码定义 ...............................................................49
缩略语 .................................................................................50
文档规范 .............................................................................50
测量单位 ......................................................................50
文档修订记录页 ..................................................................51
销售、解决方案和法律信息 ................................................52
全球销售和设计支持 ....................................................52
产品 .............................................................................52
PSoC® 解决方案 .........................................................52
赛普拉斯开发者社区 ....................................................52
技术支持 ......................................................................52
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功能概述
赛普拉斯 EZ-USB FX3S 是新一代 USB 3.0 外设控制器, 可提供
集成和灵活的功能。 FX3S 具有一个完全可配置的并行通用可编
程接口 GPIF II,它能够与任何处理器、 ASIC 或 FPGA 连接。
GPIF II 是赛普拉斯旗舰 USB 2.0 产品 FX2LP 中所使用 GPIF 的
改进版本。它可轻松无 缝地连 接到多种 常用接 口,比如异步
SRAM、异步和同步地址数据复用式接口以及并行 ATA。 FX3S
集成了USB3.0和USB2.0物理层(PHY)以及32位ARM926EJ-S
微处理器,因此具有强大的数据处理能力,并可用于构建自定义
应用。本产品采用了一种架构,使从 GPIF II 到 USB 接口的数据
传输速度可达 185 MBps。
FX3S 集成了一个存储控制器,并且支持其存储端口上两个独立
的大容量存储器。 它也支持 SD 3.0 和 eMMC 4.41 存储卡。并且
这些端口还支持 SDIO 功能。 FX3 在 SD 或 eMMC 具有可支持
RAID 0 和 RAID 1 的内置 RAID。
FX3 内部具有一个集成的 USB 2.0 OTG 控制器,这可以使 FX3
在某些应用中扮演两个角色。例如,在一个应用中, EZ-USB
FX3S 可以作为 OTG 主机控制 MSC 设备,同时可以作为 HID 设
备。FX3S 具有大小为 512 KB 或 256 KB 的片上 SRAM,用于存
储代码和数据。EZ-USB FX3 还具有可连接至 UART、SPI、I2C
和 I2S 等串行外设的接口。 FX3S 带有应用开发工具。软件开发
套件中带有应用示例,从而能够加快产品的上市时间。
FX3S 符合 USB 3.0 v1.0 规范,并可向下与 USB 2.0 相兼容。本
设备还符合电池充电规范版本 1.1 以及 USB 2.0 OTG 规范版本
2.0。
应用示例
在典型的应用中 (请参见图 1),可将 FX3S 作为一个协处理器
使用,将其连接一个管理系统级功能的外部处理器。图 2 显示的
是 FX3S 作为主处理器时典型的应用框图。
图 1. EZ-USB FX3S 作为协处理器
注释:
1. 假设 GPIF II 是针对 16 位的数据总线进行配置 (仅适用于一些器件型号;请参考 第 49 页上的订购信息 ),同步接口的运行频率为 100 MHz。该数字还包含协议开
销。
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图 2. EZ-USB FX3S 作为主处理器
图 3. USB 接口信号
EZ-USB FX3S
FX3S 与下面的规范兼容,同时支持下面各性能:
■
支持符合 USB 3.0 规范版本 1.0 的 USB 外设功能,并可向下与
USB 2.0 规范相兼容。
■
符合 OTG 补充标准版本 2.0。它支持高速、全速和低速 OTG 双
角色器件功能。作为一个外设, FX3S 能够执行超高速、高速
以及全速的数据传输。作为主机,它能够实现高速、全速以及
低速传输功能。
■
按照 CEA-936A 规格,在 USB D+/D– 行上支持 Carkit
Pass-through UART 功能。
■
支持多达 16 个输入端点和 16 个输出端点。
■
支持 USB 3.0 的流特性。它还支持 USB 连接的 SCSI(UAS)器
件类别,能优化大容量存储性能。
■
作为 USB 外设时,FX3S 支持 UAS、USB 视频类别(UVC)、大
容量存储类别 (MSC)和媒体传输协议 (MTP)等 USB 外设
类别。当完全由器件外部的主机处理器进行处理时,本产品作
为 USB 外设仅在接通模式支持所有其他类型的器件。
■
作为 OTG 主机时, FX3S 支持 MSC 和 HID 等器件类别。
注意:当 USB 端口未被占用时,可禁用 PHY 和收发器以降低功
耗。
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VBATT
VBUS
OTG_ID
SSRXSSRX+
SSTXSSTX+
DD+
USB Interface
USB 接口
OTG
FX3S 符合 OTG 规范版本 2.0。在 OTG 模式下, FX3S 支持 A
器件模式和 B 器件模式,并支持数据的控制传输、中断传输、批
量传输和同步传输。
在 OTG A 器件模式下,FX3S 需要外部电荷泵(独立或 PMIC 集
成)给 VBUS 供电。
实现 OTG 主机的目标外设类别列表中包括 MSC 和 HID 类器件。
FX3S 不支持连接检测协议 (ADP)
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OTG 连接
VBUS 过电压保护
在 OTG 模式下,可以将 FX3S 配置为支持 A、B 或双角色器件。
它可以与下面各项进行连接:
■
ACA 器件
■
目标 USB 外设
FX3S 的 VUSB 引脚上的最大输入电压为 6 V。在 VBUS 上,充
电器可以提供高达 9 V 的电压。在此情况下,要求使用一个外部
过电压保护(OVP)器件来防止在 VUSB 上损坏 FX3S。图 4 显
示了 VBUS 上所用连接好的 OVP 器件的系统应用框图。请参见
直流规范表,了解 VUSB 和 VBATT 的工作电压范围。
■
具有 SRP 功能的 USB 外设
图 4. VBUS 所用 OVP 器件的系统图
■
具有 HNP 功能的 USB 外设
■
OTG 主机
■
具有 HNP 功能的主机
■
OTG 器件
由于 FX3S 为软配置,因此一个芯片具有多个不同的 USB 器件
特征。
EZ-Dtect
FX3S 支持 USB 充电器和附件检测(EZ-Dtect)。充电器检测机
制符合电池充电规范版本 1.1。除支持该规范版本之外,FX3S 还
提供检验 ID 引脚电阻值的硬件支持。
FX3S 可以检测下面各电阻值的范围:
■
低于 10 
■
低于 1 k
■
65 k 至 72 k
■
35 k 至 39 k
■
99.96 k 至 104.4 k (102 k ± 2%)
■
119 k 至 132 k
■
高于 220 k
■
431.2 k 至 448.8 k (440 k ± 2%)
VIO5
AVDD
VDD
VIO4
VIO3
VIO2
VIO1
EZ-USB FX3S
OVP device
2
SSRXSSRX+
SSTXSSTX+
DD+
3
4
5
6
7
8
9
VBUS
OTG_ID
USB-Port
1
USB Connector
首次插 入 USB 时, FX3S 将 自 动 枚 举 赛 普 拉 斯 供货商 ID
(0x04B4),并通过 USB 接口下载固件和 USB 描述符。下载的
固件可执行电力断开和电力连接操作。之后,CX3 会作为下载信
息定义的器件再次进行枚举。这个专有的两步流程,称作重新枚
举,在器件插入时即时发生。
CVDDQ
重新枚举
U3TXVDDQ
U3RXVDDQ
POWER SUBSYSTEM
GND
Carkit UART 模式
USB 接口支持 Carkit UART 模式(D+/D- 上的 UART),以实现
非 USB 串行数据传输。该模式遵循 CEA-936A 规范。
在 Carkit UART 模式下,输出信号电压为 3.3 V。配置为 Carkit
UART 模式时, UART 的 TXD (输出)将映射到 D- 行, UART
的 RXD (输入)将映射到 D+ 行。
在 Carkit UART 模式下,FX3S 将禁用 USB 收发器,而 D+ 和 D引脚将作为通过引脚连接至主机处理器的UART上。Carkit UART
信号可以连接到 GPIF II 接口,或连接到 GPI/O[48] 和 GPI/O[49],
如第 7 页上的图 5 中所示。
在该模式下, FX3S 支持高达 9600 bps 的数据速率。
EFX3S 的充电器检测特性可检测专用壁式充电器、主机 / 集线器
充电器以及主机 / 集线器。
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图 5. Carkit UART Pass-through 框图
Ctrl
Carkit UART Pass-through
UART_ TXD
TXD
UART_RXD
RXD
RXD(DP)
Carkit UART Pass-through
Interface on GPIOs
USB PHY DM
MUX
DP
GPIO[48]
(UART_TX)
USB-Port
( )
Carkit UART Pass-through
Interface on GPIF II
TXD(DM)
GPIO[49]
( UART_RX)
主机处理器接口 (P 端口)
GPIF II 的实现示例为异步和同步从设备 FIFO 接口。
通过一个 可配 置 接口, FX3S 可 以同 多种 器 件 (如传感器、
FPGA、主机处理器或桥接芯片)进行通信。FX3S 支持下述各 P
端口接口。
从设备 FIFO 接口
从设备 FIFO 接口信号如图 6 中所示。该接口允许外部处理器直
接访问多达 4 个 FX3S 内部缓冲区。有关从设备 FIFO 接口的详
细信息,请参阅第 33 页。
■
GPIF II (16 位)
■
从设备 FIFO 接口
注意:本产品也支持通过从设备 FIFO 接口访问所有 32 个缓冲
区。如想了解详细信息,请联系赛普拉斯应用支持。
■
16 位异步 SRAM 接口
图 6. 从设备 FIFO 接口
■
16 位异步地址 / 数据复用式 (ADMux)接口
■
16 位同步地址 / 数据复用式 (ADMux)接口
■
与MMC系统规范、MMCA技术委员会标准版本4.2 以及eMMC
4.3 和 4.4 Pass-Through 引导相兼容的处理器 MMC 从设备接口
下面各节内容对这些 P 端口的接口进行了介绍。
SLCS#
PKTEND
FLAGB
FLAGA
External
Processor
A[1:0]
D[15:0]
GPIF II
SLRD#
高性能的 GPIF II 接口与 FX2LP 的 GPIF 和从设备 FIFO 接口的
功能相似,但其功能更先进。
SLOE#
GPIF II 是一种可编程状态机,其所启用的灵活接口可用作工业标
准或专用接口中的主设备或从设备。并行和串行接口均可通过
GPIF II 实现。
下面列出的是 GPIF II 的特性:
EZ-USB FX3S
SLWR#
Note: Multiple Flags may be configured.
异步 SRAM
该接口包括了标准的异步 SRAM 接口信号,如第 8 页上的图 7 中
所示。该接口用于访问 FX3S 的配置寄存器和缓冲存储器。异步
接口信号支持单周期访问和突发访问。
■
可作为主设备和从设备使用
■
提供 256 种固件可编程状态
■
支持 8 位和 16 位的并行数据总线
■
接口的工作频率可高达 100 MHz
■
使用一个 16/8 位数据总线时,支持 16 个可配置控制引脚。所有
控制引脚可作为输入 / 输出或双向引脚使用。
通过最高有效地址位 A[7] 决定访问配置存储器还是访问缓冲存储
器。当通过激活地址位 A[7] 来选择访问配置寄存器时,地址总线
位 A[6:0] 会指向某个配置寄存器。当解除激活位 A[7] 时,缓冲存
储器会按照 P 端口 DMA 传输寄存器所指示的内容进行访问,其
传输大小是由 P 端口 DMA 传输大小寄存器指定的。
GPIF II 的状态切换根据控制输入信号发生。控制输出信号是
GPIF II 状态转换所得到的结果。 INT# 输出信号可由 GPIF II 控
制。请参考 GPIFII Designer 工具的信息。GPIF II 状态机的行为
取决于 GPIF II 描述符。设计 GPIF II 描述符,使其符合所需接口
的规范。大小为 8 kB 的存储器(独立于 512 kB 的嵌入式 SRAM)
专用于 GPIF II 波形,其中 GPIF II 描述符以特殊规格被存储。
配有 DMA 控制器的应用处理器在 DMA 传输过程中使用了地址自
动 递 增 性 能,通 过 将 应 用 处 理 器 的 任 何 高 阶 地 址 线 (如
A[15]/A[23]/A[31])连接到 FX3S 的 A[7],可以覆盖它。
在异步 SRAM 模式下,当读取缓冲存储器时,FX3S 可支持两个
读取缓冲区中下一个数据的方法。在 OE# 的上升沿上读取下一个
数据,也可以通过切换最低有效地址位 A[0] 来读取它。
赛普拉斯的 GPIF II Designer 工具可实现 GPIF II 描述符的快速
开发,并且包含了常用接口的示例。
在该模式下, P 端口接口以最小的 32.5 ns 访问周期运行,但是
可提供数据速率高达 61.5 MB/s 的接口。
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图 9. 同步 ADMux 接口
图 7. 异步 SRAM 接口
CLK
CE#
A[7:0]
HOST
PROCESSOR
DQ[15:0]
CE#
WEST BRIDGE
FX3S
BENICIA
ADV#
WE#
HOST
Processor
OE#
West Bridge
FX3S
Benicia
A[0:7]/DQ[0:15]
WE#
OE#
RDY
异步地址 / 数据复用式接口
图 8 显示的是物理 ADMux 存储器接口所包括的各种信号。该接
口支持处理器实现复用式地址 / 数据总线。
图 8. ADMux 存储器接口
HOST
PROCESSOR
请参见同步 ADMux 接口 时序图,了解详情。
CE#
处理器 MMC (PMMC)从设备接口
ADV#
FX3S支持P端口上的MMC从设备接口。该接口被称为“PMMC”,
用以同 S 端口上的 MMC 接口区分开来。
A[7:0]/DQ[15:0]
WEST BRIDGE
FX3S
BENICIA
图 10 介绍了用于连接到主机处理器的信号。
WE#
PMMC 接口的 GO_IRQ_STATE 指令运行 FX3S 能够与异步事件
进行通信,且不需要 INT# 信号。可选择是否使用 INT# 信号。
OE#
图 10. PMMC 接口配置
INT#
HOST
PROCESSOR
进行写操作时,则要激活 CE# 和 WE#。在写入操作 (即写周期
的地址和数据阶段)中,OE# 的状态无关紧要。在 WE# 或 CE#
上升沿上,先到的输入数据被锁存。在进行写操作前,通过切换
地址有效位 (ADV#)来锁存地址。在写操作的地址阶段中,激
活地址有效位 (ADV#),如第 28 页上的图 19 中所示。
在读 / 写操作的地址阶段内,必须将 ADV# 置于低电平。在读 /
写操作的数据阶段内,则必须将 ADV# 置于高电平,如第 28 页
上的图 18 和图 19 中所示。
同步 ADMux 接口
FX3S 的 P 端口支持异步地址 / 数据复用式接口。它的运行频率
高达 100 MHz,并且支持 16 位数据总线。
来自 FX3S 器件的 RDY 输出信号表示数据已就绪进行读取传输,
并且已得到确认,可对其进行写操作。
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CMD
PMMC I/F
进行读操作时,需要激活 CE# 和 OE#。
MMC4.2 Host
CLK
FX3S的ADMux接口支持16位分时复用式地址/数据SRAM总线。
WEST BRIDGE
FX3S
BENICIA
DAT[7:0]
MMC 从设备接口的特性如下所述:
接口的操作与 MMC 系统规范、MMCA 技术委员会标准版本 4.2
相兼容。
■ 支持从连接至 S 端口的 eMMC 器件引导。为 eMMC 器件提供该
特性,可使它能在高达 52 MHz 的单倍数据速率 (SDR)下运
行。
■
支持 PMMC 接口在电压范围为 1.7 V ~ 1.95 V 和 2.7 V ~ 3.6 V
内运行。
■ 支持 CMD 引脚上的开漏 (驱动级接收开漏信号) ,允许将
GO_IRQ_STATE (CMD40) 应用于 PMMC。
■ 接口的时钟频率范围为:0 ~ 52 MHz。
■ 支持1位、4位或8位的操作模式。这种配置取决于MMC初始化
流程。
■ FX3S 对 MMC 4.2 从设备特定的标准初始化阶段的指令做出响
应。
■
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PMMC 模式 MMC 4.2 指令的类别包括:类 0(基本)、类 2(模
块读取)、类 4 (模块写入)、类 9 (I/O)。
FX3S 支持下面各 PMMC 指令:
■ 类 0:基本类型
CMD0、CMD1、CMD2、CMD3、CMD4、CMD6、CMD7、
CMD8、 CMD9、 CMD10、 CMD12、 CMD13、 CMD15、
CMD19、 CMD5 (唤醒支持)
■
■
■
■
类 2:模块读取
CMD16、 CMD17、 CMD18、 CMD23
类 4:模块写入
CMD16、 CMD23、 CMD24、 CMD25
类 9:I-O
存储端口 (S 端口)
FX3S 具有两个独立的存储端口 (S0 端口和 S1 端口)。两个存
储端口都支持下面规范:
■
MMC 系统规范、 MMCA 技术委员会,版本 4.41
■
SD 规范,版本 3.0
■
符合 SDIO 规范版本 3.00 的 SDIO 主处理器
两个存储端口都支持下面特性:
SD/MMC 时钟停止
如果接收来自 SD/MMC/SDIO 的数据时内部缓冲区已满,则
FX3S 允许停止时钟,这样可以节约功耗。
CMD39、 CMD40
SD_CLK 输出时钟停止
CPU
传输数据过程中,可以使用内部流控制机制来使能 (打开)或禁
用 (停止) SD_CLK 时钟。
FX3S 配有一个片上 32 位 200 MHz ARM926EJ-S 的内核 CPU。
该内核能直接访问 16 kB 指令紧密连接存储器 (TCM)和 8 kB
数据 TCM。ARM926EJ-S 内核还为固件调试提供了 JTAG 接口。
FX3S 具有下面各优点:
■
■
■
集成了存储代码和数据的 512 KB 嵌入式 SRAM,以及 8 KB 的
指令缓存和数据缓存。
能在多种外设(如 USB、GPIF II、I2S、SPI、UART)间实现
高效灵活的 DMA 连接。固件只需配置外设间数据访问,这些
外设随后由 DMA 结构进行管理。
适用于面向 ARM926EJ-S 的行业标准开发工具,可轻松开发应
用。
赛普拉斯 EZ-USB FX3S 开发套件中包含 FX3S 固件示例。赛普
拉斯 EZ-USB FX3S 软件开发套件中还有可移植到外部处理器的
软件 API。
使用来自系统时钟的时钟分频器可以动态配置 SD_CLK 输出频
率。用户通过寄存器可选择时钟分频值。例如,可以配置得到下
面各频率:
■
400 kHz – 适用于 SD/MMC 卡的初始化
■
20 MHz – 适用于频率为 0 ~ 20 MHz 的存储卡
■
24 MHz – 适用于频率为 0 ~ 26 MHz 的存储卡
■
48 MHz – 适用于频率为 0 ~ 52 MHz 的存储卡
(当输入到 FX3S 的时钟频率为 19.2 MHz 或 38.4 MHz 时,那
么 SD_CLK 时钟可支持 48 MHz 的频率)
■
52 MHz – 适用于频率为 0 ~ 52 MHz 的存储卡
(当输入到FX3S的时钟频率为26 MHz或 52 MHz 时,SD_CLK
时钟上会支持 52 MHz 频率)
■
100 MHz – 适用于频率为 0 ~ 100 MHz 的存储卡
如果选中了 DDR 模式,则会在 SD 时钟的两个边沿上为数据提
供时钟脉冲。 DDR 时钟能以高达 52 MHz 的速度运行。
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插入及移除存储卡检测
UART 接口
FX3S 支持双卡插入和移除检测机制。
FX3S的UART 接口支持全双工通信。其中包含表1 中所说明的信
号。
■
■
SD_D[3] 数据的使用情况:在系统设计过程中,必须使该信号
通过一个大小为 470 k 的下拉电阻输送给 SD_D[3]。 SD 卡
具有一个大小为 10 k 的内部上拉电阻。从 SD/MMC 连接器
插入或移除存储卡时,将改变 SD_D[3] 引脚上的电压并触发
CPU 中断。早期 MMC 卡不支持该卡检测机制。
S0/S1_INS 引脚的使用情况:某些 SD/MMC 连接器为微动的开
关提供便利条件,利于存储卡的插入 / 移除检测。该微动开关
会连接到 S0/S1_INS。当您从 SD/MMC 连接器插入或移除存
储卡时,它将打开或关闭此微动开关。这样会使触发 CPU 中断
的引脚上的电压电平发生变化。假设用于卡检测的微动开关极
性和用于写检测的相同。如果电压变为低电平,则表示已经插
入了存储卡。两个 S 端口共用 S0/S1_INS 引脚。通过寄存器配
置可确定将使用该引脚的端口。此引脚被映射到 S1VDDQ 电压
;如果 S0VDDQ 和 S1VDDQ 的电压电平不同,此引脚不能作
为 S1_INS 引脚使用。
写保护 (WP)
使用 S 端口上的 S0_WP/S1_WP(SD 写保护)连接至 SD/MMC
卡连接器的 WP 微动开关。该引脚被内连到 CPU 可访问的 GPIO
上,这样固件才能够检测 SD 卡的写保护。
SDIO 中断
支持如 SDIO 规范版本 2.00 (2007 年 01 月 30 日)中所指定的
SDIO 中断功能。
SDIO 读取 — 等待特性
FX3S 支持 SDIO 规范版本 2.00(2007 年 01 月 30 日)中所定义的
读取 - 等待以及挂起 - 恢复特性。
JTAG 接口
FX3S的JTAG接口包含一个标准的5引脚接口,用于连接JTAG调
试器。该调试器可通过 CPU 内核的片上调试电路来调试固件。
ARM926EJ-S 内核的这些业界标准调试工具,可用于 FX3S 应用
开发。
其他接口
FX3S 支持下列串行外设:
表 1. UART 接口信号
信号
TX
RX
CTS
RTS
说明
输出信号
输入信号
流量控制
流量控制
UART 支持各种波特率,从 300 bps 到 4608 Kbps,可通过固件
进行选择。如果使能了流控制,那么只有激活 CTS 输入时,FX3S
的 UART 才会发送数据。此外,当就绪接收数据时, FX3S 的
UART 会设置 RTS 输出信号。
I2C 接口
FX3S 的 I2C 接口符合 I2C 总线规范修版本 3。该 I2C 接口只能作
为 I2C 主设备使用,因此,会使用它与其他 I2C 从设备进行通信。
例如, FX3S 可从连接至 I2C 接口的 EEPROM 引导,它是可选
的引导选项。
FX3S 的 I2C 主设备控制器也支持多主控模式功能。
I2C 接口采用 VIO5 供电,该电压独立于其他串行外设。这样,
I2C 接口可以灵活地在不相同的电压下工作,这一点不同于其他
串行接口。
I2C 控制器所支持的总线频率为 100 kHz、 400 kHz 和 1 MHz。
当 VIO5 为 1.2 V 时,受支持的最大工作频率为 100 kHz。当 VIO5
为 1.8 V、 2.5 V 或 3.3 V 时,受支持的工作频率为 400 kHz 和
1 MHz。 I2C 控制器支持时钟延长性能,从而允许较慢器件实现
流控制。
I2C 接口的 SCL 和 SDA 信号都要求外部上拉电阻。上拉电阻必
须连接到 VIO5。
I2S 接口
FX3S 具有 I2S 端口,用于支持外部音频解码器件。FX3S 可作为
I2S 主设备 (仅作为发送器)。 I2S 接口包括四种信号:时钟行
(I2S_CLK)、串行数据行(I2S_SD)、单字选择行(I2S_WS)
和主控系统时钟 (I2S_MCLK)。 FX3S 可在 I2S_MCLK 上生成
系统时钟输出,或在 I2S_MCLK 上接受外部系统时钟输入。
■
UART
I2S 接口支持的采样频率为 32 kHz、 44.1 kHz 和 48 kHz。
■
I2C
SPI 接口
2
■I S
■
SPI
SPI、 UART 和 I2S 接口可复用到串行外设端口。
FX3S 支持串行外设端口上的 SPI 主设备接口。最高的工作频率
为 33 MHz。
SPI 控制器支持四种使用启动 - 停止时钟信号的 SPI 通信模式(请
参见 第 45 页上的 SPI 时序规范 ,了解有关各模式的详细信息)。
该控制器只能控制一个主设备,并具有自动控制单一 SSN 信号
的性能。它支持从 4 位到 32 位大小的数据操作。
引导选项
FX3S 可从多个源加载引导镜像文件,源可通过 PMODE 引脚配
置来选择。 FX3S 引导选项如下:
文档编号:001-92465 版本 **
■
从 USB 引导
■
从 I2C 引导
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CYUSB303X
■
从 SPI(支持的 SPI 器件为 M25P16(16 Mbit)、M25P80(8
Mbit)和 M25P40 (4 Mbit))或同类器件引导
■
CPU 复位 — 复位 CPU 程序计数器。CPU 复位后无需重新加载
固件。
■
从 eMMC (S0 端口)引导
■
全器件复位 — 该复位与硬复位相同。
■
从 GPIF II 异步 ADMux 模式引导
■
全器件复位后必须重新加载固件。
■
从 GPIF II 同步 ADMux 模式引导
时钟
■
从 GPIF II 异步 SRAM 模式引导
■
从 PMMC (P 端口)引导
表 2. FX3S 引导选项
PMODE[2:0] [2]
F00
F01
F10
F11
F0F
F1F
1FF
0F1
000
100
启动自
同步 ADMux (16 位)
异步 ADMux (16 位)
PMMC 旧版
USB 引导
异步 SRAM (16 位)
I2C,如失败,则使能 USB 引导
仅使用 I2C
SPI,如失败,则使能 USB 引导
S0 端口 (eMMC),如果失败,则使
能 USB 引导
S0 端口 (eMMC)
复位
硬复位
FX3S 允许在 XTALIN 和 XTALOUT 引脚之间连接晶振,也允许
在 CLKIN 引脚上连接外部时钟。如果 没有使用 XTALIN、
XTALOUT、 CLKIN 和 CLKIN_32 引脚,可以将它们设为无连接
状态。
支持的晶振频率为 19.2 MHz,支持的外部时钟频率为 19.2、26、
38.4 和 52 MHz。
FX3S 有一个使用外部 19.2 MHz (±100 ppm)晶振 (使用晶振
选项时)的片上振荡器电路。如果使用了晶振,则需要一个相应
的负载电容。请参阅电容使用规范,以确定相应的负载电容。
FSLC[2:0]引脚必须进行适当配置,以选择晶振或时钟频率选项。
有关配置选项,请参见表 3。
向 FX3S 进行的时钟输入必须符合第 12 页上的表 4 中规定的具
体的相位噪声和时序抖动要求。
输入时钟频率同 FX3S 内核或任何器件接口(包括P端口和S端
口)的时钟和数据速率相独立。内部 PLL 按照输入频率使用相应
的时钟倍频选项。
表 3. 晶振 / 时钟频率选择
晶振 / 时钟频率
FSLC[2]
FSLC[1]
FSLC[0]
0
0
0
19.2 MHz 晶振
1
0
0
19.2 MHz 输入时钟
通过激活 FX3S 上的 RESET# 引脚来初始化硬复位。复位序列和
时序的具体要求详见第 47 页上的图 31 和第 47 页上的表 18。在
硬复位的时间内,所有的 I/O 均为三态的。
1
0
1
26 MHz 输入
1
1
0
38.4 MHz 输入时钟
软复位
1
1
1
52 MHz 输入时钟
在软复位中,处理器将设置 PP_INIT 控制寄存器中的相应位。软
复位有两种类型:
注释:
2. F 表示悬空。
文档编号:001-92465 版本 **
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CYUSB303X
表 4. FX3S 输入时钟规范
参数
规格
说明
最小值
–
100 Hz 偏移
相位噪声
最大值
–75
单位
dB
1 kHz 偏移
–
–104
dB
100 Hz 偏移
–
–120
dB
100 kHz 偏移
–
–128
dB
1 MHz 偏移
–
–130
dB
最大频率偏差
–
150
ppm
占空比
30
70
%
过冲
–
3
%
下冲
–
–3
%
上升时间 / 下降时间
–
3
ns
VIO5:I2C 和 JTAG 供电(支持的电压范围为 1.2 V ~ 3.3 V)
❐ CVDDQ:时钟
❐ VDD:这是逻辑内核的供电电压。额定供电电压为 1.2 V。该
供电区域为内核逻辑电路供电。下列各项也必须使用同样的
供电:
• AVDD:这是 PLL、晶体振荡器和其他内核模拟电路的 1.2
V 供电电压。
• U3TXVDDQ/U3RXVDDQ:这些是 USB 3.0 接口的 1.2 V
供电电压。
32 kHz 看门狗定时器时钟输入
❐
FX3S 包含一个看门狗定 时器。看门 狗定时 器可以 用于中断
ARM926EJ-S 内 核,自 动 唤 醒 待 机 模 式 下 的 FX3S 和复位
ARM926EJ-S 内核。看门狗定时器运行一个 32 kHz 的时钟,该
时钟可由专用 FX3S 引脚上的一个外部源选择性地提供。
可通过固件禁用看门狗定时器。
可选的 32 kHZ 时钟的输入要求在表 5 中列出。
表 5. 32 kHz 时钟输入要求
参数
最小值
40
最大值
60
单位
%
频率偏差
–
±200
ppm
上升时间 / 下降时间
–
200
ns
占空比
电源
■
功耗模式
FX3S 支持下列各功耗模式 :
■
正常模式:这是全功能的工作模式。在此模式下,内部 CPU 时
钟和内部 PLL 都被使能。
❐ 正常工作功耗不会超过ICC 内核最高值和ICC USB最高值的总
和 (请参见直流规范表,以查看当前功耗规范)。
❐ 当相应接口未被使用时,可关闭 I/O 电源 VIO2、VIO3、VIO4
和 VIO5。而在应用程序使用 GPIF II 接口时,始终不能关闭
VIO1。
■
低功耗模式 (请参见第 13 页上的表 6):
❐ 启用 USB 3.0 PHY 的暂停模式 (L1)
❐ 禁用 USB 3.0 PHY 的暂停模式 (L2)
❐ 待机模式 (L3)
❐ 内核断电模式 (L4)
FX3S 具有下列供电区域。
■
IO_VDDQ:用于数字 I/O 的一组独立供电区域。这些电源的电
压范围为1 .8 V ~ 3.3 V。FX3S 为下列数字 I/O 信号提供了 6
个独立的供电区域(请参考 第 16 页上的引脚说明 ,了解每个
供电区域信号的详情):
❐ VIO1:GPIF II I/O
❐ VIO2:S0 端口供电
❐ VIO3:S1 端口供电
❐ VIO4:S1 端口和低速外设 (UART/SPI/I2S)供电
文档编号:001-92465 版本 **
VBATT/VBUS:这是 USB I/O 和模拟电路的 3.2 V ~ 6 V 电池供
电电压。该供电区域通过 FX3S 的内部电压调节器向 USB 收发
器供电。将 VBATT 内部调节为 3.3 V。
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CYUSB303X
表 6. 低功耗模式的进入和退出方法
低功耗模式
特性
启用 USB 3.0 PHY ■ 此模式下的功耗不会超过 ISB1
的暂停模式 (L1)
■ USB 3.0 PHY 被使能,并处于 U3 模式
(为 USB 3.0 规范中所定义的暂停模式
之一)。其他时钟均关闭时,该模块可单
独使用其内部时钟工作
进入方法
■
■
退出方法
ARM926EJ-S 内核上执行的固件可将
FX3S 置于暂停模式。例如,在 USB
暂停时,固件可使 FX3S 进入暂停模式
■
D+ 切换到低或高
■
D- 切换到低或高
外部处理器可通过使用邮箱寄存器使
FX3S 进入暂停模式
■
OTG_ID 引脚上更改阻
抗
■
所有 I/O 均维持先前的状态
■
恢复 SSRX± 上的状态
■
必须保留源和内核的供电用于进行唤醒。
所有其他电域都可独立开启 / 关闭
■
检测 VBUS
■
必须维持配置寄存器、缓冲存储器以及
所有内部 RAM 的状态
■
全部数据操作必须在 FX3S 进入暂停模式
前完成 (未完成的数据操作的状态将不
会得到保存)
■
■
UART_CTS 电平检测
(可编程极性)
■
激活CTL[0] 的GPIF II 接
口
■
激活 RESET#
ARM926EJ-S 内核上执行的固件可将
FX3S 置于暂停模式。例如,在 USB
暂停时,固件可使 FX3S 进入暂停模式
■
D+ 切换到低或高
■
D- 切换到低或高
外部处理器可通过使用邮箱寄存器,使
FX3S 进入暂停模式
■
OTG_ID 引脚上更改阻
抗
由于程序计数器并不会复位,因此固件
将恢复暂停前的操作 (除非通过
RESET# 激活唤醒)
禁用 USB 3.0 PHY ■ 该模式下的功耗不会超过 ISB2
的暂停模式 (L2)
■ USB 3.0 PHY 被禁用, USB 接口进入暂
停模式
■
■
■
时钟均被关闭。 PLL 被禁用
■
所有 I/O 均维持先前的状态
■
恢复 SSRX± 上的状态
■
USB 接口维持先前的状态
■
检测 VBUS
■
必须保留源和内核的供电用于进行唤醒。
所有其他电域都可独立开启 / 关闭
■
■
必须维持配置寄存器、缓冲存储器以及
所有内部 RAM 的状态
■
激活CTL[0] 的GPIF II 接
口
■
全部数据操作必须在 FX3S 进入暂停模式
前完成 (未完成的数据操作的状态将不
会得到保存)
■
激活 RESET#
■
由于程序计数器并不会复位,因此固件
将恢复暂停前的操作 (除非通过
RESET# 激活唤醒)
文档编号:001-92465 版本 **
UART_CTS 电平检测
(可编程极性)
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CYUSB303X
表 6. 低功耗模式的进入和退出方法 (续表)
低功耗模式
待机模式 (L3)
特性
■
■
内核断电模式
(L4)
该模式下的功耗不会超过 ISB3
进入方法
■
所有配置寄存器的设置以及程序 / 数据
RAM 的内容将会保留。但是,无法保证
缓冲区和数据路径其他部分中的数据
(如存在)。因此,应保证在使 FX3S 进
入该待机模式前,由外部处理器负责读
取所需的数据
■
从待机状态唤醒后,程序计数器将复位
■
通用 I/ 引脚维持其配置情况
■
关闭晶体振荡器
■
关闭内部 PLL
■
关闭 USB 收发器
■
断开供给 ARM926EJ-S 内核的电源。唤
醒时,内核重新启动并运行存储在程序 /
数据 RAM 中的程序
■
必须保留源和内核的供电用于进行唤醒。
所有其他电域都可独立开启 / 关闭
■
该模式下的功耗不会超过 ISB4
■
关闭内核电源
■
所有缓冲存储器、配置寄存器和程序
RAM 的状态将不会维持。退出该模式
后,请重载固件
■
在该模式下,所有其他电域都可独立开
启 / 关闭
文档编号:001-92465 版本 **
■
ARM926EJ-S内核或外部处理器上所执
行的固件将配置相应的寄存器
关闭 VDD
退出方法
■
■
检测 VBUS
UART_CTS 电平检测
(可编程极性)
■
激活CTL[0] 的GPIF II 接
口
■
激活 RESET#
■
再次实施 VDD
■
激活 RESET#
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CYUSB303X
配置选项
不同的配置选项用于特定的使用模型。请联系赛普拉斯应用或市
场部获得详细信息。
通用 I/O 使用。与之类似的是,串行外设接口上任何未使用的引
脚均可配置为通用 I/O。请参阅 第 16 页上的引脚说明 部分,了
解各引脚配置选项的内容。
所有 GPIF II 和 GPIO 引脚都支持每个引脚 16 pF 的外部负载。
数字 I/O
EMI
FX3S 在所有数字 I/O 引脚上提供由固件控制的内部上拉或下拉
电阻。内部的 50 k 电阻将引脚上拉为高电平,而内部 10 k 电
阻则将引脚下拉为低电平,以便阻止它们浮动。 I/O 引脚可以有
下面状态:
FX3S 符合 FCC 15B (美国)和 EN55022 (欧洲)电子消费品
规定中的 EMI 要求。按照上列规定,FX3S 可承受由干扰源造成
的合理 EMI,并继续按预期工作。
■
三态 (High-Z)
■
弱上拉 (通过内部 50 k 电阻)
■
下拉 (通过内部 10 k 电阻)
■
低功耗模式下保持 (I/O 值不变)
■
JTAG TDI、TMC和 TRST# 信号有固定的50 k内部上拉电阻,
而 TCK 信号有固定的 10 k 下拉电阻。
系统电平 ESD
FX3S 在 USB 接口的 D+、 D- 和 GND 引脚上具有内置 ESD 保
护。这些端口上的 ESD 保护电平分别为:
应通过内部上拉电阻将所有未使用的 I/O 上拉为高电平。应保持
所有的未使用输出为浮动状态。所有I/O的驱动强度可为全强度、
四分之三的强度、半强度或四分之一的强度。为每个接口独立配
置这些驱动强度。
■
基于 JESD22-A114 规范的 ± 2.2 KV 人体模型 (HBM)
■
基于IEC61000-4-2的3A级标准的±6 KV接触放电和±8 KV气隙
放电
■
基于IEC61000-4-2的4C级标准的±8 kV接触放电和±15 kV气隙
放电。
这种保护能确保器件在出现最高达到上述电平的 ESD 事件后继
续工作。
SSRX+、 SSRX–、 SSTX+ 和 SSTX– 引脚只有最高为 ±2.2 KV
的人体模型 (HBM)内部 ESD 保护。
通用输入 / 输出 (GPIO)数目
EZ-USB 在 GPIF II 和串行外设接口上均可实现灵活的引脚配置。
GPIF II 接口上任何未使用的控制引脚(CTL[15] 除外)都可作为
图 11. FX3S 脚映射图 (顶视图)
A
1
2
3
4
5
6
7
8
9
10
11
U3VSSQ
U3RXVDDQ
SSRXM
SSRXP
SSTXP
SSTXM
AV DD
VSS
DP
DM
NC
TRST#
B
VIO4
FSLC[0]
R_USB3
FSLC[1]
U3TXVDDQ
CVDDQ
AV SS
V SS
VSS
V DD
C
GPIO[54]
GPIO[55]
VDD
GPIO[57]
RESET#
XTALIN
XTALOUT
R_USB2
OTG_ID
TDO
D
GPIO[50]
GPIO[51]
GPIO[52]
GPIO[53]
GPIO[56]
CLKIN_32
CLKIN
VSS
E
GPIO[47]
VSS
VIO3
GPIO[49]
GPIO[48]
FSLC[2]
TDI
TMS
VDD
V BATT
V BUS
F
VIO2
GPIO[45]
GPIO[44]
GPIO[41]
GPIO[46]
TCK
GPIO[2]
GPIO[5]
GPIO[1]
GPIO[0]
VDD
G
VSS
GPIO[42]
GPIO[43]
GPIO[30]
GPIO[25]
GPIO[22]
GPIO[21]
GPIO[15]
GPIO[4]
GPIO[3]
VSS
H
VDD
GPIO[39]
GPIO[40]
GPIO[31]
GPIO[29]
GPIO[26]
GPIO[20]
GPIO[24]
GPIO[7]
GPIO[6]
VIO1
J
GPIO[38]
GPIO[36]
GPIO[37]
GPIO[34]
GPIO[28]
GPIO[16]
GPIO[19]
GPIO[14]
GPIO[9]
GPIO[8]
VDD
K
GPIO[35]
GPIO[33]
VSS
VSS
GPIO[27]
GPIO[23]
GPIO[18]
GPIO[17]
GPIO[13]
GPIO[12]
GPIO[10]
L
VSS
VSS
VSS
GPIO[32]
VDD
VSS
VDD
INT#
VIO1
GPIO[11]
VSS
文档编号:001-92465 版本 **
I2C_GPIO[58] I2C_GPIO[59]
VIO5
O[60]
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CYUSB303X
引脚说明
FX3S 引脚说明
P 端口
引脚
供电
引脚
I/O
名称
F10
VIO1
I/O
GPIO[0]
F9
VIO1
I/O
GPIO[1]
DQ[1]
F7
VIO1
I/O
GPIO[2]
DQ[2]
G10
VIO1
I/O
GPIO[3]
G9
VIO1
I/O
GPIO[4]
FIFO
GPIF II 接口 从设备
接口
DQ[0]
DQ[0]
PMMC
异步 SRAM
异步 ADMux
同步 ADMux
MMC_D0
DQ[0]
DQ[0]/A[0]
DQ[0]/A[0]
DQ[1]
MMC_D1
DQ[1]
DQ[1]/A[1]
DQ[1]/A[1]
DQ[2]
MMC_D2
DQ[2]
DQ[2]/A[2]
DQ[2]/A[2]
DQ[3]
DQ[3]
MMC_D3
DQ[3]
DQ[3]/A[3]
DQ[3]/A[3]
DQ[4]
DQ[4]
MMC_D4
DQ[4]
DQ[4]/A[4]
DQ[4]/A[4]
F8
VIO1
I/O
GPIO[5]
DQ[5]
DQ[5]
MMC_D5
DQ[5]
DQ[5]/A[5]
DQ[5]/A[5]
H10
VIO1
I/O
GPIO[6]
DQ[6]
DQ[6]
MMC_D6
DQ[6]
DQ[6]/A[6]
DQ[6]/A[6]
H9
VIO1
I/O
GPIO[7]
DQ[7]
DQ[7]
MMC_D7
DQ[7]
DQ[7]/A[7]
DQ[7]/A[7]
J10
VIO1
I/O
GPIO[8]
DQ[8]
DQ[8]
GPIO
DQ[8]
DQ[8]/A[8]
DQ[8]/A[8]
J9
VIO1
I/O
GPIO[9]
DQ[9]
DQ[9]
GPIO
DQ[9]
DQ[9]/A[9]
DQ[9]/A[9]
K11
VIO1
I/O
GPIO[10]
DQ[10]
DQ[10]
GPIO
DQ[10]
DQ[10]/A[10]
DQ[10]/A[10]
L10
VIO1
I/O
GPIO[11]
DQ[11]
DQ[11]
GPIO
DQ[11]
DQ[11]/A[11]
DQ[11]/A[11]
K10
VIO1
I/O
GPIO[12]
DQ[12]
DQ[12]
GPIO
DQ[12]
DQ[12]/A[12]
DQ[12]/A[12]
K9
VIO1
I/O
GPIO[13]
DQ[13]
DQ[13]
GPIO
DQ[13]
DQ[13]/A[13]
DQ[13]/A[13]
J8
VIO1
I/O
GPIO[14]
DQ[14]
DQ[14]
GPIO
DQ[14]
DQ[14]/A[14]
DQ[14]/A[14]
G8
VIO1
I/O
GPIO[15]
DQ[15]
DQ[15]
GPIO
DQ[15]
DQ[15]/A[15]
DQ[15]/A[15]
J6
VIO1
I/O
GPIO[16]
PCLK
CLK
MMC_CLK
CLK
CLK
CLK
K8
VIO1
I/O
GPIO[17]
CTL[0]
SLCS#
GPIO
CE#
CE#
CE#
K7
VIO1
I/O
GPIO[18]
CTL[1]
SLWR#
MMC_CMD
WE#
WE#
WE#
J7
VIO1
I/O
GPIO[19]
CTL[2]
SLOE#
GPIO
OE#
OE#
OE#
H7
VIO1
I/O
GPIO[20]
CTL[3]
SLRD#
GPIO
DACK#
DACK#
DACK#
G7
VIO1
I/O
GPIO[21]
CTL[4]
FLAGA
GPIO
DRQ#
DRQ#
DRQ#
G6
VIO1
I/O
GPIO[22]
CTL[5]
FLAGB
GPIO
A[7]
GPIO
GPIO
K6
VIO1
I/O
GPIO[23]
CTL[6]
GPIO
GPIO
A[6]
GPIO
RDY
H8
VIO1
I/O
GPIO[24]
CTL[7]
PKTEND#
GPIO
A[5]
GPIO
GPIO
G5
VIO1
I/O
GPIO[25]
CTL[8]
GPIO
GPIO
A[4]
GPIO
GPIO
H6
VIO1
I/O
GPIO[26]
CTL[9]
GPIO
GPIO
A[3]
GPIO
GPIO
K5
VIO1
I/O
GPIO[27]
CTL[10]
GPIO
GPIO
A[2]
ADV#
ADV#
J5
VIO1
I/O
GPIO[28]
CTL[11]
A1
CARKIT_UART
_RX
A[1]
GPIO
GPIO
H5
VIO1
I/O
GPIO[29]
CTL[12]
A0
CARKIT_UART
_TX
A[0]
GPIO
GPIO
G4
VIO1
I/O
GPIO[30]
PMODE[0]
PMODE[0]
PMODE[0]
PMODE[0]
PMODE[0]
PMODE[0]
H4
VIO1
I/O
GPIO[31]
PMODE[1]
PMODE[1]
PMODE[1]
PMODE[1]
PMODE[1]
PMODE[1]
L4
VIO1
I/O
GPIO[32]
PMODE[2]
PMODE[2]
PMODE[2]
PMODE[2]
PMODE[2]
PMODE[2]
L8
VIO1
I/O
INT#
INT#/CTL[15]
CTL[15]
INT#
INT#
INT#
INT#
C5
CVDDQ
I
RESET#
RESET#
RESET#
RESET#
RESET#
RESET#
RESET#
文档编号:001-92465 版本 **
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CYUSB303X
FX3S 引脚说明
S0 端口
SD+GPIO
引脚
供电
引脚
I/O
名称
K2
VIO2
I/O
GPIO[33]
S0_SD0
S0_SD0
GPIO
8b MMC
GPIO
J4
VIO2
I/O
GPIO[34]
S0_SD1
S0_SD1
GPIO
K1
VIO2
I/O
GPIO[35]
S0_SD2
S0_SD2
GPIO
J2
VIO2
I/O
GPIO[36]
S0_SD3
S0_SD3
GPIO
J3
VIO2
I/O
GPIO[37]
S0_SD4
GPIO
GPIO
J1
VIO2
I/O
GPIO[38]
S0_SD5
GPIO
GPIO
H2
VIO2
I/O
GPIO[39]
S0_SD6
GPIO
GPIO
H3
VIO2
I/O
GPIO[40]
S0_SD7
GPIO
GPIO
F4
VIO2
I/O
GPIO[41]
S0_CMD
S0_CMD
GPIO
G2
VIO2
I/O
GPIO[42]
S0_CLK
S0_CLK
GPIO
G3
VIO2
I/O
GPIO[43]
S0_WP
S0_WP
GPIO
F3
VIO2
I/O
GPIO[44]
S0S1_INS
S0S1_INS
GPIO
F2
VIO2
I/O
GPIO[45]
MMC0_RST_OUT
GPIO
GPIO
S1 端口
8b MMC
SD+UART
SD+SPI
SD+GPIO GPIO GPIO+UART
+I2S
SD+I2S
UART+SPI
+I2S
F5
VIO3
I/O
GPIO[46]
S1_SD0
S1_SD0
S1_SD0
S1_SD0
GPIO
GPIO
S1_SD0
UART_RT
S
E1
VIO3
I/O
GPIO[47]
S1_SD1
S1_SD1
S1_SD1
S1_SD1
GPIO
GPIO
S1_SD1
UART_CT
S
E5
VIO3
I/O
GPIO[48]
S1_SD2
S1_SD2
S1_SD2
S1_SD2
GPIO
GPIO
S1_SD2
UART_TX
GPIO
E4
VIO3
I/O
GPIO[49]
S1_SD3
S1_SD3
S1_SD3
S1_SD3
D1
VIO3
I/O
GPIO[50]
S1_CMD
S1_CMD
S1_CMD
S1_CMD GPIO
D2
VIO3
I/O
GPIO[51]
S1_CLK
S1_CLK
S1_CLK
S1_CLK
D3
VIO3
I/O
GPIO[52]
S1_WP
S1_WP
S1_WP
S1_WP
D4
VIO4
I/O
GPIO[53]
S1_SD4 UART_RTS SPI_SCK
C1
VIO4
I/O
GPIO[54]
S1_SD5 UART_CTS SPI_SSN
C2
VIO4
I/O
GPIO[55]
S1_SD6
UART_TX SPI_MISO
D5
VIO4
I/O
GPIO[56]
S1_SD7
UART_RX SPI_MOSI
GPIO
C4
VIO4
I/O
GPIO[57]
MMC1_R
S T_OUT
GPIO
文档编号:001-92465 版本 **
GPIO
GPIO
GPIO
S1_SD3
UART_RX
I2S_CLK
S1_CMD
I2S_CLK
GPIO
I2S_SD
S1_CLK
I2S_SD
GPIO
I2S_WS
S1_WP
I2S_WS
GPIO UART_RTS
GPIO
SPI_SCK
GPIO
GPIO UART_CTS
I2S_CLK
SPI_SSN
GPIO
GPIO
UART_TX
I2S_SD
SPI_MISO
GPIO
UART_RX
I2S_WS
SPI_MOSI
GPIO
I2S_MCLK I2S_MCLK I2S_MCLK
GPIO
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CYUSB303X
FX3S 引脚说明
引脚
C9
供电
引脚
VBUS/
VBATT
I/O
名称
USB 端口
I
OTG_ID
OTG_ID
A3
U3RX
VDDQ
I
SSRXM
SSRX-
A4
U3RX
VDDQ
I
SSRXP
SSRX+
A6
U3TX
VDDQ
O
SSTXM
SSTX-
A5
U3TX
VDDQ
O
SSTXP
SSTX+
A9
VBUS/
VBATT
I/O
DP
D+
A10
VBUS/
VBATT
I/O
DM
D-
NC
无连接
FSLC[0]
晶振 / 时钟
FSLC[0]
A11
B2
CVDDQ
I
C6
AVDD
I/O
XTALIN
XTALIN
C7
AVDD
I/O
XTALOUT
XTALOUT
B4
CVDDQ
I
FSLC[1]
FSLC[1]
E6
CVDDQ
I
FSLC[2]
FSLC[2]
D7
CVDDQ
I
CLKIN
CLKIN
D6
CVDDQ
I
CLKIN_32
CLKIN_32
D9
VIO5
I/O
I2C_GPIO[5
8]
D10
VIO5
I/O
I2C_GPIO[5
9]
I2C_SDA
E7
VIO5
I
TDI
TDI
C10
VIO5
O
TDO
TDO
B11
VIO5
I
TRST#
TRST#
E8
VIO5
I
TMS
TMS
F6
VIO5
I
TCK
TCK
D11
VIO5
O
O[60]
充电器检测输出
文档编号:001-92465 版本 **
I2C 和 JTAG
I2C_SCL
页 18/52
CYUSB303X
FX3S 引脚说明
引脚
供电
引脚
E10
I/O
名称
PWR
VBATT
B10
PWR
VDD
A1
PWR
U3VSSQ
E11
PWR
VBUS
D8
PWR
VSS
H11
PWR
VIO1
E2
PWR
VSS
L9
PWR
VIO1
G1
PWR
VSS
F1
PWR
VIO2
G11
PWR
VSS
E3
PWR
VIO3
L1
PWR
VSS
B1
PWR
VIO4
L6
PWR
VSS
B6
PWR
CVDDQ
B5
PWR U3TXVDDQ
A2
PWR U3RXVDDQ
C11
PWR
功耗
VIO5
L11
PWR
VSS
A7
PWR
AVDD
B7
PWR
AVSS
C3
PWR
VDD
B8
PWR
VSS
E9
PWR
VDD
B9
PWR
VSS
F11
PWR
VDD
H1
PWR
VDD
L7
PWR
VDD
J11
PWR
VDD
L5
PWR
VDD
K4
PWR
VSS
L3
PWR
VSS
K3
PWR
VSS
L2
PWR
VSS
A8
PWR
VSS
高精度电阻
C8
VBUS/
VBATT
I/O
R_usb2
针对 USB 2.0 的高精度电阻 (在该引脚和 GND 之间连接一个 6.04 kΩ ±1% 的电阻)
B3
U3TX
VDDQ
I/O
R_usb3
针对 USB 3.0 的高精度电阻 (在该引脚和 GND 之间连接一个 200 kΩ ±1% 的电阻)
文档编号:001-92465 版本 **
页 19/52
CYUSB303X
最大绝对额定值
■
超过最大额定值可能会缩短器件的使用寿命。
基于IEC61000-4-2的3A级标准的±6 KV接触放电和±8 KV气隙
放电,基于 IEC61000-4-2 的 4C 级标准的 ±8 KV 接触放电和
±15 KV 气隙放电
存放温度 ....................................................... –65 °C 到 +150 °C
闩锁电流 ......................................................................> 200 mA
供电 (工业级)
环境温度 ........................................................ –40 °C 到 +85 °C
所有 I/O 配置的
最大输出短路电流。(Vout = 0 V) ............................. –100 mA
接地电位的供电电压
VDD、AVDDQ ....................................................................1.25 V
运行条件
VIO1、 VIO2、 VIO3、 VIO4、 VIO5 ............................... ......3.6 V
TA (有偏差的环境温度)
U3TXVDDQ、 U3RXVDDQ ............................................ .....1.25 V
工业级............................................................. –40 °C 到 +85 °C
任何输入引脚的直流输入电压......................................VCC + 0.3
VDD、 AVDDQ、 U3TXVDDQ、 U3RXVDDQ
应用于高阻态 (High Z)下
的输出直流电压 ...........................................................VCC + 0.3
供电电压 .......................................................... 1.15 V 到 1.25 V
(VCC 是相应的 I/O 电压)
VBATT 供电电压 ........................................... ............3.2 V 到 6 V
VIO1、 VIO2、 VIO3、 VIO4、 CVDDQ
静电放电电压 ESD 保护电平为:
供电电压 .............................................................. 1.7 V 到 3.6 V
■
基于 JESD22-A114 的 ±2.2 KV 人体模型 (HBM)
■
D+、 D-、 GND 引脚和串行外设引脚上的附加 ESD 保护电平
VIO5 供电电压 ............................................... ......1.15 V 到 3.6 V
直流规范
VDD
参数
内核供电电压
说明
最小值
1.15
最大值
1.25
单位
V 典型值 1.2 V
V 典型值 1.2 V
注释
AVDD
模拟供电电压
1.15
1.25
VIO1
GPIF II 的 I/O 供电电域
1.7
3.6
V
典型值为 1.8、 2.5 和 3.3 V
VIO2
S0 端口供电电压范围
1.7
3.6
V
典型值为 1.8、 2.5 和 3.3 V
VIO3
S1 端口供电电压范围
1.7
3.6
V
典型值为 1.8、 2.5 和 3.3 V
VIO4
S1 端口和 UART/SPI/I2S 供电电
压范围
1.7
3.6
V
典型值为 1.8、 2.5 和 3.3 V
VBATT
USB 供电电压
3.2
6
V
典型值为 3.7 V
VBUS
USB 供电电压
4.0
6
V
典型值为 5 V
U3TXVDDQ
USB 3.0 1.2 V 供电电压
1.15
1.25
V
典型值为 1.2 V。该电源需要安装一个大小为 22
µF 的旁路电容。
U3RXVDDQ
USB 3.0 1.2 V 供电电压
1.15
1.25
V
典型值为 1.2 V。该电源需要安装一个大小为 22
µF 的旁路电容。
CVDDQ
时钟供电电压
1.7
3.6
V
典型值为 1.8 V 和 3.3 V
VIO5
I2C 和 JTAG 的供电电压
1.15
3.6
V
典型值为 1.2、 1.8、 2.5 和 3.3 V
VIH1
输入高电压 1
V
用于 2.0 V  VCC  3.6 V 时的输入电压(USB 端
口除外)。 VCC 是相应的 I/O 供电电压。
VIH2
输入高电平电压 2
VIL
0.625 × VCC VCC + 0.3
VCC – 0.4
VCC + 0.3
V
用于 1.7 V  VCC  2.0 V
时的输入电压 (USB 端口除外)。 VCC 是相应的
I/O 供电电压。
输入低电压
–0.3
0.25 × VCC
V
VCC 是相应的 I/O 供电电压。
VOH
输出高电压
0.9 × VCC
–
V
以四分之一的驱动强度测试的 IOH (最大值)=
–100 µA。 VCC 是相应的 I/O 供电电压。
VOL
输出低电压
–
0.1 × VCC
V
以四分之一的驱动强度测试的 IOL (最小值)=
+100 µA。 VCC 是相应的 I/O 供电电压。
IIX
SSTXP/SSXM/SSRXP/SSRXM
除外的所有引脚输入漏电流
–1
1
µA
VDDQ 上保持的所有 I/O 信号
(用于已连接上拉 / 下拉电阻的 I/O,漏电流以
VDDQ/Rpu 或 VDDQ/RPD 增加
文档编号:001-92465 版本 **
页 20/52
CYUSB303X
直流规范 (续表)
参数
IOZ
说明
SSTXP/SSXM/SSRXP/SSRXM
除外的所有引脚输出高祖态漏电
流
最小值
–1
最大值
1
单位
注释
µA VDDQ 上保持的所有 I/O 信号
mA 通过 AVDD 和 VDD 的总电流
mA
内核和模拟电压工作电流
–
200
USB 供电电压工作电流
–
60
ISB1
启用 USB 3.0 PHY 的暂停模式期
间的总暂停电流 (L1)
–
–
ISB2
禁用 USB 3.0 PHY 的暂停模式期
间的总暂停电流 (L2)
–
–
ISB3
待机模式期间的总待机电流
(L3)
–
–
ISB4
内核断电模式期间的总待机电流
(L4)
–
–
VRAMP
内核和 I/O 供电的电压斜坡率
0.2
50
VN
VDD 和 I/O 供电中允许的噪声级
别
–
100
VN_AVDD
AVDD 供电中允许的噪声级别
–
20
ICC 内核
ICC USB
文档编号:001-92465 版本 **
mA 内核电流:1.5 mA
I/O 电流:20 µA
USB 电流:2 mA
用于典型 PVT (典型芯片,所有电源均处于其各
自的额定值,温度为 25 °C。)
mA 内核电流:250 µA
I/O 电流:20 µA
USB 电流:1.2 mA
用于典型 PVT (典型芯片,所有电源均处于其各
自的额定值,温度为 25 °C。)
µA 内核电流:60 µA
I/O 电流:20 µA
USB 电流:40 µA
用于典型 PVT (典型芯片,所有电源均处于其各
自的额定值,温度为 25 °C。)
µA 内核电流:0 µA
I/O 电流:20 µA
USB 电流:40 µA
用于典型 PVT (典型芯片,所有电源均处于其各
自的额定值,温度为 25 °C。)
V/ms 电压斜坡必须是单调的
mV AVDD 除外的所有供电中允许的最大峰 — 峰噪声
级别
mV AVDD 中允许的最大峰 - 峰噪声级别
页 21/52
CYUSB303X
交流电时序参数
GPIF II 时序
图 12. 同步模式中的 GPIF II 时序
tC LK H tC LK L
C LK
tC LK
tLZ
- [15 :0]
DQ
tD S
tC O E
tD H
tLZ
tH Z
tD O H
tD O H
D ata 2
( O U T)
D ata 1
( O U T)
D ata ( IN)
tS
tC O
tH
C TL( IN)
tC T LO
tC O H
C T L ( O U T)
表 7. 同步模式中 GPIF II 时序参数 [3]
参数
说明
频率
tCLK
接口时钟频率
最小值
–
最大值
100
单位
MHz
接口时钟周期
10
–
ns
tCLKH
时钟为高电平的时间
4
–
ns
tCLKL
时钟为低电平的时间
4
–
ns
tS
从 CTL 输入到时钟的建立时间
(同步速度 = 1)
2
–
ns
tH
从 CTL 输入到时钟的保持时间
(同步速度 = 1)
0.5
–
ns
tDS
从数据输入到时钟的建立时间
(同步速度 = 1)
2
–
ns
tDH
从数据输入到时钟保持时间
(同步速度 = 1)
0.5
–
ns
tCO
DQ 总线输出时,从时钟到数据输出的传输延迟 (同步速度 =
1)
–
8
ns
tCOE
DQ 线从三态变更为输出以及 DQ 总线上存在有效数据时,从
时钟到数据输出的传输延迟 (同步速度 = 1)
–
9
tCTLO
从时钟到 CTL 输出的传输延迟 (同步速度 = 1)
–
8
ns
tDOH
从时钟到数据输出的保持时间
2
–
ns
tCOH
从时钟到 CTL 输出的保持时间
0
–
ns
tHZ
从时钟到数据为高阻态的时间
–
8
ns
tLZ
从时钟到数据位低阻态的时间 (同步速度 = 1)
0
–
ns
tS_ss0
从 CTL 输入 / 数据输入到时钟的建立时间 (同步速度 = 0)
5
–
ns
tH_ss0
从 CTL 输入 / 数据输入到时钟的保持时间 (同步速度 = 0)
2.5
–
ns
tCO_ss0
从时钟到数据输出 /CTL 输出的时间
传输延迟 (同步速度 = 0)
–
15
ns
tLZ_ss0
从时钟到数据位低阻态的时间 (同步速度 = 0)
2
–
ns
注释:
3. 所有参数均由设计保证,并通过特性化进行验证。
文档编号:001-92465 版本 **
页 22/52
CYUSB303X
图 13. 异步模式中的 GPIF II 时序
tDS/ tAS
tDH/tAH
DATA IN
DATA/ ADDR
tCHZ
CTL#
(I/P , ALE/ DLE)
tCTLassert_DQlatch
tCTLdeassert_DQlatch
tAA/tDO
tCHZ/tOEHZ
tCLZ/ tOELZ
DATA OUT
DATA OUT
CTL#
(I/P, non ALE/ DLE
tCTLdeassert
tCTLassert
tCTLalpha
ALPHA
O/P
tCTLbeta
BETA
O/P
1
tCTLassert
tCTLdeassert
1
tCTL#
(O/P)
1. n is an integer >= 0
tDST
tDHT
DATA/
ADDR
tCTLdeassert_DQassert
tCTLassert_DQassert
CTL#
I/P (non DLE/ALE)
图 14. 异步 DDR 模式中的 GPIF II 时序
tDS
CTL#
(I/P)
tCTLdeassert_DqlatchDDR
tCTLassert_DQlatchDDR
tDS
tDH
tDH
DATA IN
文档编号:001-92465 版本 **
页 23/52
CYUSB303X
表 8. 异步模式中的 GPIF II 时序 [4]
注意:下面各参数均假设了一个状态切换
参数
tDS
tDH
tAS
tAH
tCTLassert
tCTLdeassert
tCTLassert_DQassert
tCTLdeassert_DQassert
tCTLassert_DQdeassert
tCTLdeassert_DQdeassert
tCTLassert_DQlatch
tCTLdeassert_DQlatch
tCTLassert_DQlatchDDR
tCTLdeassert_DQlatchDDR
tAA
tDO
tOELZ
tOEHZ
tCLZ
tCHZ
tCTLalpha
tCTLbeta
tDST
tDHT
文档编号:001-92465 版本 **
说明
数据输入到 DLE 的建立时间。该参数在 DDR 异步模式
下有效。
数据输入到 DLE 的保持时间。在 DDR 异步模式中有效。
地址输入到 ALE 的建立时间
地址输入到 ALE 的保持时间
用于无 DQ 输入关联性的 CTRL 输入以及输出的 CTL I/O
激活脉冲宽度。
用于无 DQ 输入关联性的 CTRL 输入以及输出的 CTL I/O
解除激活脉冲宽度。
用于 CTL 输入的 CTL 激活脉冲宽度,其中 CTL 输入表
明 DQ 输入在激活的边沿有效,但没有为此类 DQ 输入
采用内置锁存器 (ALE/DLE)。
用于 CTL 输入的 CTL 解除激活脉冲宽度,其中 CTL 输
入表明 DQ 输入在激活的边沿有效,但没有为此类 DQ
输入采用内置锁存器 (ALE/DLE)。
用于 CTL 输入的 CTL 激活脉冲宽度,其中 CTL 输入表
明 DQ 输入在解除激活的边沿有效,但没有为此类 DQ
输入采用内置锁存器 (ALE/DLE)。
用于 CTL 输入的 CTL 解除激活脉冲宽度,其中 CTL 输
入表明 DQ 输入在解除激活的边沿有效,但没有为此类
DQ 输入采用内置锁存器 (ALE/DLE)。
用于 CTL 输入的 CTL 激活脉冲宽度,其中 CTL 输入采
用内置锁存器 (ALE/DLE)来锁存 DQ 输入。在该非
DDR 情况下,内置锁存器在解除激活的边沿始终保持关
闭状态。
用于 CTL 输入的 CTL 解除激活脉冲宽度,其中 CTL 输
入采用内置锁存器 (ALE/DLE)来锁存 DQ 输入。在该
非 DDR 情况下,内置锁存器在解除激活的边沿始终保持
关闭状态。
用于 CTL 输入的 CTL 激活脉冲宽度,其中 CTL 输入采
用内置锁存器 (DLE)以在 DDR 模式中锁存 DQ 输入。
用于 CTL 输入的 CTL 解除激活脉冲宽度,其中 CTL 输
入采用内置锁存器 (DLE) 以在 DDR 模式中锁存 Q 输入。
当 DQ 变更或 CTL 变更需要进行检测且变更影响输入和
输出 DQ 线的内部更新时, DQ/CTL 输入到 DQ 输出的
时间。
当 CTL 变更仅能使已建立数据的输出触发器更新时,
CTL 到数据输出的时间。
CTL 被指定为 OE 到低阻态的时间外部器件应停止驱动
数据的时间。
CTL 被指定为 OE 到高阻态的时间
从 CTL (非 OE)到低阻态的时间。外部器件应停止驱
动数据的时间。
CTL (非 OE)到高祖态的时间
CTL 到 alpha 输出变更的时间
CTL 到 beta 输出变更的时间
不使用 DLE/ALE 时,地址 / 数据的建立时间
不使用 DLE/ALE 时,地址 / 数据的保持时间
最小值
2.3
最大值
–
单位
ns
2
2.3
2
7
–
–
–
–
ns
ns
ns
ns
7
–
ns
20
–
ns
7
–
ns
7
–
ns
20
–
ns
7
–
ns
10
–
ns
10
–
ns
10
–
ns
–
30
ns
–
25
ns
0
–
ns
8
0
8
–
ns
ns
30
–
–
2
20
30
25
30
–
–
ns
ns
ns
ns
ns
页 24/52
CYUSB303X
异步 SRAM 时序
图 15. 非复用异步 SRAM 读取时序
Socket Read – Address Transition Controlled Timing (OE# is asserted)
A[0]
tAA
tAH
tOH
DATA
OUT
HIGH
IMPEDANCE
DATA VALID
DATA VALID
DATA VALID
tOE
OE#
OE# Controlled Timing
ADDRESS
WE# (HIGH)
tAOS
CE#
tOHC
tRC
OE#
tOHH
tOE
tOEZ
tOLZ
DATA OUT
HIGH
IMPEDANCE
DATA
VALID
HIGH
IMPEDANCE
DATA
VALID
HIGH
IMPEDANCE
注释:
4. 所有参数均由设计保证,并通过特性化进行验证。
文档编号:001-92465 版本 **
页 25/52
CYUSB303X
图 16. 非复用异步 SRAM 写入时序 (WE# 和 CE# 控制)
Write Cycle 1 WE# Controlled, OE# High During Write
tWC
ADDRESS
tCW
CE#
tAW
tAH
tWP
WE#
tAS
tWPH
OE#
tDS
DATA I/O
tDH
VALID DATA
VALID DATA
tWHZ
Write Cycle 2 CE# Controlled, OE# High During Write
tWC
ADDRESS
tAS
tCW
tCPH
CE#
tAW
tAH
tWP
WE#
OE#
tDS
DATA I/O
VALID DATA
tDH
VALID DATA
tWHZ
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图 17. 非复用异步 SRAM 写入时序 (WE# 控制, OE# 为低电平)
Write Cycle 3 WE# Controlled. OE# Low
tWC
tCW
CE#
tAW
tAH
tAS
tWP
WE#
tDS
DATA I/O
tDH
VALID DATA
tOW
tWHZ
Note: tWP must be adjusted such that tWP > tWHZ + tDS
表 9. 异步 SRAM 时序参数 [5]
参数
说明
SRAM 接口带宽
tRC
读周期的时间
tAA
最小值
–
最大值
61.5
单位
MBps
32.5
–
ns
从地址到数据生效的时间
–
30
ns
tAOS
从地址到 OE# 为低电平的建立时间
7
–
ns
tOH
地址更改后的数据保持时间
3
–
ns
7.5
–
ns
tOHH
OE# 为高电平的保持时间
tOHC
从 OE# 为高电平到 CE# 为高电平的时间
2
–
ns
tOE
从 OE# 为低电平到数据生效的时间
–
25
ns
tOLZ
从 OE# 为低电平到数据为低阻态的时间
0
–
ns
tWC
写周期的时间
30
–
ns
tCW
CE# 为低电平到写周期结束的时间
30
–
ns
tAW
从地址生效到写入结束的时间
30
–
ns
tAS
地址建立到写周期开始的时间
7
–
ns
tAH
CE# 或 WE# 的地址保持时间
2
–
ns
tWP
WE# 脉冲宽度
20
–
ns
tWPH
WE# 为高电平的时间
10
–
ns
tCPH
CE# 为高电平的时间
10
–
ns
tDS
从数据建立到写周期结束的时间
7
–
ns
tDH
从数据保持到写入结束的时间
2
–
ns
tWHZ
从 WE# 有效到 DQ 输出为高阻态的时间
–
22.5
ns
tOEZ
从 OE# 为高电平到 DQ 输出为高阻态的时间
–
22.5
ns
从写入结束到输出为低阻态的时间
0
–
ns
tOW
注释:
5. 所有参数均由设计保证,并通过特性化进行验证。
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用于异步访问的 ADMux 时序
图 18. ADMux 异步随机读取
tRC
tACC
Valid Address
A[0:7]/DQ[0:15]
tAVS
tAVH
tVP
ADV#
WE# (HIGH)
Valid
Addr
Valid Data
tCEAV
tHZ
tCO
CE#
tCPH
tHZ
tOLZ
tOE
OE#
tAVOE
Note:
1. Multiple read cycles can be executed while keeping CE# low.
2. Read operation ends with either de-assertion of either OE# or CE#, whichever comes earlier.
图 19. ADMux 异步随机写入
tWC
Address Valid
A[0:7]/DQ[0:15]
Valid
Addr
Data Valid
tAW
tAVS
ADV#
tCEAV
CE#
tAVH
tDS
tDH
tVPH
tVP
tCPH
tCW
WE#
tWP
tWPH
tAVWE
Note:
1. Multiple write cycles can be executed while keeping CE# low.
2. Write operation ends with de-assertion of either WE# or CE#, whichever comes earlier.
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表 10. 异步 ADMux 时序参数 [6]
参数
说明
最小值
最大值
单位
注意
tRC
ADMux 异步 READ (读取)访问的时序参数
54.5
–
ns
有效地址之间的读周期时间
tACC
从寻址到数据生效的时间
–
32
ns
tCO
从 CE# 激活到数据有效的时间
–
34.5
ns
tAVOE
从 ADV# 取消激活到 OE# 激活的时间
2
–
ns
tOLZ
从 OE# 激活到数据 LOW-Z (低阻态)的时
间
0
–
ns
tOE
从 OE# 激活到数据有效的时间
–
25
ns
tHZ
从读周期结束到数据为 HIGH-Z (高祖态)
的时间
–
22.5
ns
tWC
有效地址之间的写周期时间
tAW
从地址生效到写入结束的时间
30
–
ns
tCW
从 CE# 激活到写入结束的时间
30
–
ns
tAVWE
从 ADV# 取消激活到 WE# 激活的时间
2
–
ns
tWP
WE# 为低脉冲宽度的时间
20
–
ns
tWPH
WE# 为高脉冲宽度的时间
10
–
ns
tDS
从数据有效设置到 WE# 取消激活的时间
18
–
ns
tDH
从 WE# 激活到数据有效的建立时间
2
–
ns
tAVS
ADMux 异步通用 READ/WRITE (读 / 写)访问的时序参数
5
–
ns
从地址有效设置到 ADV# 取消激活的时间
tAVH
从 ADV# 取消激活到地址有效的时间
tVP
tCPH
该参数取决于 P 端口处理器取消激
活 OE# 的时间
ADMux 异步 WRITE (写入)访问的时序参数
–
52.5
ns
2
–
ns
ADV# 为低脉冲宽度的时间
7.5
–
ns
CE# 为高脉冲宽度的时间
10
–
ns
tVPH
ADV# 为高脉冲宽度的时间
15
–
ns
tCEAV
从 CE# 激活到 ADV# 激活的时间
0
–
ns
注释:
6. 所有参数均由设计保证,并通过特性化进行验证。
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同步 ADMux 时序
图 20. 同步 ADMux 接口 — 读周期时序
tCLK
2- cycle latency from OE# to DATA
tCLKH
tCLKL
CLK
tCO
tS
A[0:7]/DQ[0:15]
tH
Valid Data
Valid Address
tS
tH
ADV#
tOHZ
tS
CE#
tAVOE
tOLZ
OE#
tKW
tKW
RDY
tCH
WE# (HIGH)
Note:
1) External P-Port processor and FX3S operate on the same clock edge
2) External processor sees RDY assert 2 cycles after OE # asserts andand sees RDY deassert a cycle after the data appears on the output
3) Valid output data appears 2 cycle after OE # asserted. The data is held until OE # deasserts
4) Two cycle latency is shown for 0-100 MHz operation. Latency can be reduced by 1 cycle for operations at less than 50 MHz (this 1 cycle latency is not supported by the bootloader)
图 21. 同步 ADMux 接口 — 写周期时序
2-cycle latency between
WE# and data being latched
2-cycle latency between this clk edge and RDY deassertion seen by
the host
CLK
tCLK
tS
A[0:7]/DQ[0:15]
tDS
tH
Valid Address
tS
tDH
Valid Data
tH
ADV#
tS
CE#
tAVWE
tS
tH
WE#
tKW
RDY
tKW
Note:
1) External P-Port processor and FX3S operate on the same clock edge
2) External processor sees RDY assert 2 cycles after WE # asserts and deassert 3 cycles after the edge sampling the data.
3) Two cycle latency is shown for 0-100 MHz operation. Latency can be reduced by 1 cycle for operations at less than 50 MHz (this 1 cycle latency is not supported by the bootloader)
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图 22. 同步 ADMux 接口 — 突发读取时序
2-cycle latency from OE# to Data
tCLK
tCLKH
tCLKL
CLK
tCO
tS
A[0:7]/DQ[0:15]
tCH
tH
Valid Address
tS
D0
D1
D2
D3
tH
ADV#
tHZ
tS
CE#
tAVOE
tOLZ
OE#
tKW
tKW
RDY
Note:
1) External P-Port processor and FX3S work operate on the same clock edge
2) External processor sees RDY assert 2 cycles after OE # asserts andand sees RDY deassert a cycle after the last burst data appears on the output
3) Valid output data appears 2 cycle after OE # asserted. The last burst data is held until OE # deasserts
4) Burst size of 4 is shown. Transfer size for the operation must be a multiple of burst size. Burst size is usually power of 2. RDY will not deassert in the middle of the burst.
5) External processor cannot deassert OE in the middle of a burst. If it does so, any bytes remaining in the burst packet could get lost.
6) Two cycle latency is shown for 0-100 MHz operation. Latency can be reduced by 1 cycle for operations at less than 50 MHz (this 1 cycle latency is not supported by the bootloader)
图 23. 同步 ADMux 接口 — 突发写入时序
2-cycle latency between
WE# and data being latched
tCLKH
2-cycle latency between this clk edge and RDY
deassertion seen by the host
tCLKL
CLK
tCLK
tS
A[0:7]/DQ[0:15]
tDS
tH
D0
Valid Address
tS
tDH
tDH
D1
D2
D3
tH
ADV#
tS
CE#
tAVWE
WE#
RDY
tKW
tKW
Note:
1) External P-Port processor and FX3S operate on the same clock edge
2) External processor sees RDY assert 2 cycles after WE # asserts and deasserts 3 cycles after the edge sampling the last burst data.
3) Transfer size for the operation must be a multiple of burst size. Burst size is usually power of 2. RDY will not deassert in the middle of the burst. Burst size of 4 is shown
4) External processor cannot deassert WE in the middle of a burst. If it does so, any bytes remaining in the burst packet could get lost.
5)Two cycle latency is shown for 0-100 MHz operation. Latency can be reduced by 1 cycle for operations at less than 50 MHz (this 1 cycle latency is not supported by the bootloader)
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表 11. 同步 ADMux 时序参数 [7]
参数
说明
FREQ
接口时钟频率
tCLK
时钟周期
tCLKH
最小值
–
最大值
100
单位
MHz
10
–
ns
时钟高电平时间
4
–
ns
tCLKL
时钟低电平时间
4
–
ns
tS
CE#/WE#/DQ 的建立时间
2
–
ns
tH
CE#/WE#/DQ 的保持时间
0.5
–
ns
tCH
从时钟到数据的保持时间
0
–
ns
tDS
数据输入的建立时间
2
–
ns
tDH
从时钟到数据输入的保持数据时间
0.5
–
ns
0
–
ns
tAVDOE
从 ADV# 为高电平到 OE# 为低电平的时间
tAVDWE
从 ADV# 为高电平到 WE# 为低电平的时间
0
–
ns
tHZ
从 CE# 为高电平到数据为高阻态的时间
–
8
ns
tOHZ
从 OE# 为高电平到数据为高阻态的时间
–
8
ns
tOLZ
从 OE# 为低电平到数据为低阻态的时间
0
–
ns
tKW
从时钟到 RDY 有效的时间
–
8
ns
注释:
7. 所有参数均由设计保证,并通过特性化进行验证。
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自 FIFO 读取的第一个数值。要在 FIFO 数据总线上保留数
据,还必须同时激活 SLOE。
从设备 FIFO 接口
同步从设备 FIFO 序列说明
突发读取时还会显示相同的事件序列。
■
FIFO 地址稳定,且 SLCS 被激活
■
SLOE 被激活。 SLOE 仅是一个输出使能信号,其唯一功能是
驱动数据总线。
■
SLRD 被激活
■
FIFO 指针在 PCLK 的上升沿上更新,同时 SLRD 被激活。这会
启动从新寻址位置到数据总线之间的数据传输。经过 tco 传输
延迟 (从 PCLK 的上升沿测量)后即可提供新的数值。 N 是
注意 :对于突发模式,在整个读取过程中持续激活 SLRD# 和
SLOE#。当 SLOE# 被激活时,将(利用来自之前已寻址的 FIFO
的数据)驱动数据总线。当 SLRD# 有效时,于每一个 PCLK 序
列的上升沿, FIFO 指针会递增,且下一个数据值会被传输到数
据总线上。
图 24. 同步从设备 FIFO 读取模式
Synchronous Read Cycle Timing
tCYC
PCLK
tCH
tCL
2-cycle latency
from SLRD to data
3- cycle latency
from addr to data
SLCS
tAS tAH
FIFO ADDR
An
Am
tRDS tRDH
SLRD
SLOE
2 cycle latency from
SLRD to FLAG
t CFLG
FLAGA
(dedicated thread Flag for An)
( 1 = Not Empty0 = Empty)
t CFLG
FLAGB
(dedicated thread Flag for Am)
( 1 = Not Empty0= Empty)
tOELZ
Data Out
High-Z
tOEZ
Data
driven:DN (An)
tCDH
tOELZ
DN+1 (An)
tOEZ
tCO
DN (Am)
DN+1 (Am) DN+2 (Am)
SLWR (HIGH)
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活后,会在 PCLK 的每个上升沿上将 FIFO 数据总线上的数据写
入到 FIFO 中。在 PCLK 的每个上升沿上更新 FIFO 指针。
同步从设备 FIFO 写序列说明
■
FIFO 地址稳定,且 SLCS# 信号被激活
■
外部主控或外设将数据输出到数据总线上。
■
SLWR# 被激活
■
当SLWR#被激活时,将数据写入到FIFO和PCLK的上升沿上,
FIFO 指针递增
■
从时钟的上升沿起,经过 tWFLG 的延迟后, FIFO 标志将被更
新。
短数据包:通过 PKTEND# 信号可将某个短数据包发送到 USB
主机。需要设计外部器件或处理器,使之在最后数据字以及与该
字相应的 SLWR# 脉冲时同时激活 PKTEND#,必须在激活
PKTEND# 过程中保持 FIFOADDR 不变。
零长度数据包:通过激活 PKTEND#,而没有激活 SLWR#,外部
器件或处理器可以轻松地将一个零长度数据包 (ZLP)传输到
FX3S 。必须按照第 34 页上的图 25 的内容驱动 SLCS# 和地址。
FLAG 用途:外部处理器通过监控 FLAG 信号来实现流量控制。
FLAG 信号由 FX3S 器件输出。配置该器件,可显示专用线程或
当前寻址线程的空、满或局部状态。
突发写入时还会显示相同的事件序列
注意:对于突发模式,SLWR# 和 SLCS# 在写入所有所需数据值
的整个过程中保持激活状态。在突发写入模式下, SLWR# 被激
图 25. 同步从设备 FIFO 写入模式
Synchronous Write Cycle Timing
tCYC
PCLK
tCH
tCL
SLCS
tAS tAH
FIFO ADDR
Am
An
tWRS
tWRH
SLWR
3 cycle latency from SLWR# to FLAG t CFLG
FLAGA
dedicated thread FLAG for An
(1 = Not Full 0= Full)
3 cycle latency from SLWR # to FLAG tCFLG
FLAGB
current thread FLAG for Am
(1 = Not Full 0= Full)
Data IN
tDS tDH
High-Z
tDS tDH
DN(Am)
DN(An)
tDH
DN+1(Am) DN+2(Am)
tPES tPEH
PKTEND
SLOE
(HIGH)
Synchronous ZLP Write Cycle Timing
tCYC
PCLK
tCH
tCL
SLCS
tAS tAH
FIFO ADDR
SLWR
(HIGH)
An
tPES tPEH
PKTEND
tCFLG
FLAGA
dedicated thread FLAG for An
(1 = Not Full 0= Full)
FLAGB
current thread FLAG for Am
(1 = Not Full 0= Full)
Data IN
High-Z
SLOE
(HIGH)
文档编号:001-92465 版本 **
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表 12. 同步从设备 FIFO 参数 [8]
参数
说明
FREQ
接口时钟频率
tCYC
最小值
–
最大值
100
单位
MHz
时钟周期
10
–
ns
tCH
时钟为高电平的时间
4
–
ns
tCL
时钟为低电平的时间
4
–
ns
tRDS
从 SLRD# 到 CLK 的建立时间
2
–
ns
tRDH
从 SLRD# 到 CLK 的保持时间
0.5
–
ns
tWRS
从 SLWR# 到 CLK 的建立时间
2
–
ns
tWRH
从 SLWR# 到 CLK 的保持时间
0.5
–
ns
–
8
ns
tCO
从时钟到数据生效的时间
tDS
数据输入的建立时间
tDH
从时钟到数据输入的保持数据时间
tAS
从地址到时钟的地址建立时间
tAH
从 CLK 到地址的保持时间
tOELZ
2
–
ns
0.5
–
ns
2
–
ns
0.5
–
ns
从 SLOE# 到数据变为低阻态的时间
0
–
ns
tCFLG
从时钟到标志输出的延迟
–
8
ns
tOEZ
从 SLOE# 解除激活到数据为高阻态的时间
–
8
ns
tPES
从 PKTEND# 到 CLK 的建立时间
2
–
ns
tPEH
从 CLK 到 PKTEND# 的保持时间
0.5
–
2
–
tCDH
从 CLK 到数据输出的保持时间
ns
注:从 ADDR 到 DATA/FLAGS 延迟三个周期
■
FIFO 地址稳定,且 SLCS# 信号被激活。
在第 36 页上的图 26 中,数据 N 是从 FIFO 读取的第一个有效数
据。要想在读周期内使数据在总线上出现,SLOE# 必须处于激活
状态。 SLRD# 和 SLOE# 也可绑定。
■
SLOE# 被激活。这使得数据总线被驱动。
突发读取时还会显示相同的事件序列。
■
SLRD# 被激活。
■
SLRD# 激活后,开始驱动来自 FIFO 的数据。该数据将在从
SLRD# 下降沿的 tRDO 传输延迟后生效。
注意:在突发读取模式下,数据总线在 SLOE# 激活期间处于驱
动状态 (数据从之前已寻址的 FIFO 中启动)。 SLRD# 激活后,
在数据总线上驱动来 FIFO 的数据(也必须激活 SLOE#)。FIFO
指针在 SLRD# 的解除激活后递增。
■
FIFO 指针在 SLRD# 的解除激活后递增
异步从设备 FIFO 读序列说明
注释:
8. 所有参数均由设计保证,并通过特性化进行验证。
文档编号:001-92465 版本 **
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CYUSB303X
图 26. 异步从设备 FIFO 读取模式
SLCS
tAS
tAH
An
FIFO ADDR
tRDl
Am
tRDh
SLRD
SLOE
tFLG
tRFLG
FLAGA
dedicated thread Flag for An
(1=Not empty 0 = Empty)
FLAGB
dedicated thread Flag for Am
(1=Not empty 0 = Empty)
tOE
tRDO
tOH
tOE
tRDO
tRDO
tOH
tLZ
Data Out
High-Z
DN(An)
DN(An)
DN(Am)
DN+1(Am)
DN+2(Am)
SLWR
(HIGH)
异步从设备 FIFO 写序列说明
■
FIFO 地址被驱动,且 SLCS# 被激活
■
SLWR# 被激活。 SLCS# 必须与 SLWR# 同时激活,或先于
SLWR# 激活
■
在 SLWR# 边沿上解除激活前,数据必须显示在总线 tWRS 上
■
解除激活 SLWR# 会导致将数据从数据总线写入到 FIFO 内,然
后 FIFO 指针递增
■
在 SLWR 边沿解除激活的 tWFLG 后,将更新 FIFO 标志。
突发写入时显示相同的事件序列。
文档编号:001-92465 版本 **
请注意,在突发写入模式下, SLWR# 解除激活后,会将数据写
入 FIFO 内,然后 FIFO 指针递增。
短数据包:通过 PKTEND# 信号可将某个短数据包发送到 USB
主机。需要设计外部器件或处理器,使之在最后数据字以及与该
字相应的 SLWR# 脉冲时同时激活 PKTEND#,必须在激活
PKTEND# 过程中保持 FIFOADDR 不变。
零长度数据包:通过激活 PKTEND#,而没有激活 SLWR#,外部
器件或处理器可以轻松地将一个零长度数据包 (ZLP)传输到
FX3S 。必须按照第 37 页上的图 27 的内容驱动 SLCS# 和地址。
FLAG 用途:外部处理器通过监控 FLAG 信号来实现流量控制。
FLAG 信号由 FX3S 器件输出。配置该器件,可显示专用地址或
当前地址的空、满和局部状态。
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图 27. 异步从设备 FIFO 写入模式
Asynchronous Write Cycle Timing
SLCS
tAS
tAH
An
FIFO ADDR
tWRl
Am
tWRh
SLWR
tFLG
tWFLG
FLAGA
dedicated thread Flag for An
(1=Not Full 0 = Full)
tWFLG
FLAGB
dedicated thread Flag for Am
(1=Not Full 0 = Full)
tWR
S
High-Z
DATA In
tWRH
tWR
S
tWRH
DN(Am)
DN(An)
DN+1(Am)
DN+2(Am)
tWRPEt
PEh
PKTEND
SLOE
(HIGH)
tWRPE: SLWR# de-assert to PKTEND deassert = 2ns min (This means that PKTEND should not be be deasserted before SLWR#)
Note: PKTEND must be asserted at the same time as SLWR#.
Asynchronous ZLP Write Cycle Timing
SLCS
tAS
tAH
An
FIFO ADDR
SLWR
(HIGH)
tPEl tPEh
PKTEND
tWFLG
FLAGA
dedicated thread Flag for An
(1=Not Full 0 = Full)
FLAGB
dedicated thread Flag for Am
(1=Not Full 0 = Full)
DATA In
High-Z
SLOE
(HIGH)
文档编号:001-92465 版本 **
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CYUSB303X
表 13. 异步从设备 FIFO 参数 [9]
参数
tRDI
tRDh
说明
SLRD# 为低电平的时间
最小值
20
最大值
–
单位
ns
SLRD# 为高电平的时间
10
–
ns
tAS
从地址到 SLRD#/SLWR# 的建立时间
7
–
ns
tAH
从 SLRD#/SLWR#/PKTEND 到地址的保持时间
2
–
ns
tRFLG
从 SLRD# 到 FLAGS 输出的传输延迟
–
35
ns
tFLG
从 ADDR 到 FLAGS 输出的传输延迟
–
22.5
tRDO
从 SLRD# 到数据生效的时间
–
25
ns
tOE
从 OE# 为低电平到数据生效的时间
–
25
ns
tLZ
从 OE# 为低电平到数据为低阻态的时间
0
–
ns
tOH
SLOE# 解除激活数据输出的保持时间
–
22.5
ns
tWRI
SLWR# 为低电平的时间
20
–
ns
tWRh
SLWR# 为高电平的时间
10
–
ns
tWRS
从数据到 SLWR# 的建立时间
7
–
ns
tWRH
从 SLWR# 到数据的保持时间
2
–
ns
tWFLG
从 SLWR#/PKTEND 到标志输出的传输延迟
–
35
ns
tPEI
PKTEND 为低电平的时间
20
–
ns
tPEh
PKTEND 为高电平的时间
7.5
–
ns
tWRPE
从 SLWR# 解除激活到 PKTEND 解除激活的时间
2
–
注释:
9. 所有参数均由设计保证,并通过特性化进行验证。
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存储端口时序
S0 端口和 S1 端口支持 MMC 规范版本 4.41 以及 SD 规范版本 3.0。表 14 中列出了 FX3S 器件中 S 端口的时序参数。
表 14. S 端口的时序参数 [10]
参数
说明
最小值
最大值
单位
MMC-20
tSDIS CMD
CMD 的主机输入建立时间
4.8
–
ns
tSDIS DAT
DAT 的主机输入建立时间
4.8
–
ns
tSDIH CMD
CMD 的主机输入保持时间
4.4
–
ns
tSDIH DAT
DAT 的主机输入保持时间
4.4
–
ns
tSDOS CMD
CMD 的主机输出建立时间
5
–
ns
tSDOS DAT
DAT 的主机输出建立时间
5
–
ns
tSDOH CMD
CMD 的主机输出保持时间
5
–
ns
tSDOH DAT
DAT 的主机输出保持时间
5
–
ns
tSCLKR
时钟的上升时间
–
2
ns
tSCLKF
时钟的下降时间
–
2
ns
tSDCK
时钟周期时间
50
–
ns
SDFREQ
时钟频率
–
20
MHz
tSDCLKOD
时钟占空比
40
60
%
MMC-26
tSDIS CMD
CMD 的主机输入建立时间
10
–
ns
tSDIS DAT
DAT 的主机输入建立时间
10
–
ns
tSDIH CMD
CMD 的主机输入保持时间
9
–
ns
tSDIH DAT
DAT 的主机输入保持时间
9
–
ns
tSDOS CMD
CMD 的主机输出建立时间
3
–
ns
tSDOS DAT
DAT 的主机输出建立时间
3
–
ns
tSDOH CMD
CMD 的主机输出保持时间
3
–
ns
tSDOH DAT
DAT 的主机输出保持时间
3
–
ns
tSCLKR
时钟的上升时间
–
2
ns
tSCLKF
时钟的下降时间
–
2
ns
tSDCK
时钟周期时间
SDFREQ
时钟频率
tSDCLKOD
时钟占空比
38.5
–
ns
–
26
MHz
40
60
%
MC-HS
tSDIS CMD
CMD 的主机输入建立时间
4
–
ns
tSDIS DAT
DAT 的主机输入建立时间
4
–
ns
tSDIH CMD
CMD 的主机输入保持时间
3
–
ns
tSDIH DAT
DAT 的主机输入保持时间
3
–
ns
tSDOS CMD
CMD 的主机输出建立时间
3
–
ns
tSDOS DAT
DAT 的主机输出建立时间
3
–
ns
tSDOH CMD
CMD 的主机输出保持时间
3
–
ns
tSDOH DAT
DAT 的主机输出保持时间
3
–
ns
注释:
10. 所有参数均由设计保证,并通过特性化进行验证。
文档编号:001-92465 版本 **
页 39/52
CYUSB303X
表 14. S 端口的时序参数 [10] (续表)
参数
说明
tSCLKR
时钟的上升时间
最小值
–
tSCLKF
时钟的下降时间
–
tSDCK
时钟周期时间
SDFREQ
时钟频率
tSDCLKOD
时钟占空比
最大值
2
单位
ns
2
ns
19.2
–
ns
–
52
MHz
40
60
%
MMC-DDR52
tSDIS CMD
CMD 的主机输入建立时间
4
–
ns
tSDIS DAT
DAT 的主机输入建立时间
0.56
–
ns
tSDIH CMD
CMD 的主机输入保持时间
3
–
ns
tSDIH DAT
DAT 的主机输入保持时间
2.58
–
ns
tSDOS CMD
CMD 的主机输出建立时间
3
–
ns
tSDOS DAT
DAT 的主机输出建立时间
2.5
–
ns
tSDOH CMD
CMD 的主机输出保持时间
3
–
ns
tSDOH DAT
DAT 的主机输出保持时间
2.5
–
ns
tSCLKR
时钟的上升时间
–
2
ns
tSCLKF
时钟的下降时间
–
2
ns
tSDCK
时钟周期时间
SDFREQ
时钟频率
tSDCLKOD
时钟占空比
19.2
–
ns
–
52
MHz
45
55
%
SD- 默认速度 (SDR12)
tSDIS CMD
CMD 的主机输入建立时间
24
–
ns
tSDIS DAT
DAT 的主机输入建立时间
24
–
ns
tSDIH CMD
CMD 的主机输入保持时间
2.5
–
ns
tSDIH DAT
DAT 的主机输入保持时间
2.5
–
ns
tSDOS CMD
CMD 的主机输出建立时间
5
–
ns
tSDOS DAT
DAT 的主机输出建立时间
5
–
ns
tSDOH CMD
CMD 的主机输出保持时间
5
–
ns
tSDOH DAT
DAT 的主机输出保持时间
5
–
ns
tSCLKR
时钟的上升时间
–
2
ns
tSCLKF
时钟的下降时间
–
2
ns
tSDCK
时钟周期时间
40
–
ns
SDFREQ
时钟频率
–
25
MHz
tSDCLKOD
时钟占空比
40
60
%
SD- 高速 (SDR25)
tSDIS CMD
CMD 的主机输入建立时间
4
–
ns
tSDIS DAT
DAT 的主机输入建立时间
4
–
ns
tSDIH CMD
CMD 的主机输入保持时间
2.5
–
ns
tSDIH DAT
DAT 的主机输入保持时间
2.5
–
ns
tSDOS CMD
CMD 的主机输出建立时间
6
–
ns
tSDOS DAT
DAT 的主机输出建立时间
6
–
ns
tSDOH CMD
CMD 的主机输出保持时间
2
–
ns
tSDOH DAT
DAT 的主机输出保持时间
2
–
ns
文档编号:001-92465 版本 **
页 40/52
CYUSB303X
表 14. S 端口的时序参数 [10] (续表)
参数
说明
tSCLKR
时钟的上升时间
最小值
–
最大值
2
单位
ns
tSCLKF
时钟的下降时间
–
2
ns
tSDCK
时钟周期时间
20
–
ns
SDFREQ
时钟频率
–
50
MHz
tSDCLKOD
时钟占空比
40
60
%
SD-SDR50
tSDIS CMD
CMD 的主机输入建立时间
1.5
–
ns
tSDIS DAT
DAT 的主机输入建立时间
1.5
–
ns
tSDIH CMD
CMD 的主机输入保持时间
2.5
–
ns
tSDIH DAT
DAT 的主机输入保持时间
2.5
–
ns
tSDOS CMD
CMD 的主机输出建立时间
3
–
ns
tSDOS DAT
DAT 的主机输出建立时间
3
–
ns
tSDOH CMD
CMD 的主机输出保持时间
0.8
–
ns
tSDOH DAT
DAT 的主机输出保持时间
0.8
–
ns
tSCLKR
时钟的上升时间
–
2
ns
tSCLKF
时钟的下降时间
–
2
ns
tSDCK
时钟周期时间
10
SDFREQ
时钟频率
tSDCLKOD
时钟占空比
40
–
ns
100
MHz
60
%
SD-DDR50
tSDIS CMD
CMD 的主机输入建立时间
4
–
ns
tSDIS DAT
DAT 的主机输入建立时间
0.92
–
ns
tSDIH CMD
CMD 的主机输入保持时间
2.5
–
ns
tSDIH DAT
DAT 的主机输入保持时间
2.5
–
ns
tSDOS CMD
CMD 的主机输出建立时间
6
–
ns
tSDOS DAT
DAT 的主机输出建立时间
3
–
ns
tSDOH CMD
CMD 的主机输出保持时间
0.8
–
ns
tSDOH DAT
DAT 的主机输出保持时间
0.8
–
ns
tSCLKR
时钟的上升时间
–
2
ns
tSCLKF
时钟的下降时间
–
2
ns
tSDCK
时钟周期时间
20
–
ns
SDFREQ
时钟频率
–
50
MHz
tSDCLKOD
时钟占空比
45
55
%
文档编号:001-92465 版本 **
页 41/52
CYUSB303X
串行外设时序
I2C 时序
图 28. I2C 时序定义
文档编号:001-92465 版本 **
页 42/52
CYUSB303X
表 15. I2C 时序参数 [11]
参数
说明
最小值
最大值
单位
2
I C 标准模式参数
fSCL
SCL 时钟频率
0
100
kHz
tHD:STA
启动条件的保持时间
4
–
µs
tLOW
SCL 为低电平的周期
4.7
–
µs
tHIGH
SCL 为高电平的周期
4
–
µs
tSU:STA
重复启动条件的建立时间
4.7
–
µs
tHD:DAT
数据保持时间
0
–
µs
tSU:DAT
数据建立时间
250
–
ns
1000
ns
tr
SDA 和 SCL 信号的上升时间
–
tf
SDA 和 SCL 信号的下降时间
–
300
ns
tSU:STO
停止条件的建立时间
4
–
µs
tBUF
停止和启动条件之间的总线空闲时间
4.7
–
µs
3.45
µs
µs
tVD:DAT
数据有效时间
–
tVD:ACK
数据有效 ACK 时间
–
3.45
tSP
输入滤波器抑制的尖峰脉冲的宽度
N/A
N/A
0
400
kHz
2C
I
快速模式的参数
fSCL
SCL 时钟频率
tHD:STA
启动条件的保持时间
0.6
–
µs
tLOW
SCL 为低电平的周期
1.3
–
µs
tHIGH
SCL 为高电平的周期
0.6
–
µs
tSU:STA
重复启动条件的建立时间
0.6
–
µs
tHD:DAT
数据保持时间
0
–
µs
tSU:DAT
数据建立时间
100
–
ns
tr
SDA 和 SCL 信号的上升时间
–
300
ns
tf
SDA 和 SCL 信号的下降时间
–
300
ns
tSU:STO
停止条件的建立时间
0.6
–
µs
tBUF
停止和启动条件之间的总线空闲时间
1.3
–
µs
tVD:DAT
数据有效时间
–
0.9
µs
tVD:ACK
数据有效 ACK 时间
–
0.9
µs
tSP
输入滤波器抑制的尖峰脉冲的宽度
0
50
ns
I
fSCL
2C
增强型快速模式的参数 (在 I2C_VDDQ=1.2 V 时不支持)
0
1000
kHz
启动条件的保持时间
0.26
–
µs
tLOW
SCL 为低电平的周期
0.5
–
µs
tHIGH
SCL 为高电平的周期
0.26
–
µs
tSU:STA
重复启动条件的建立时间
0.26
–
µs
tHD:STA
SCL 时钟频率
注释:
11. 所有参数均由设计保证,并通过特性化进行验证。
文档编号:001-92465 版本 **
页 43/52
CYUSB303X
表 15. I2C 时序参数 [11] (续表)
参数
说明
最小值
最大值
单位
–
µs
tHD:DAT
数据保持时间
0
tSU:DAT
数据建立时间
50
–
ns
tr
SDA 和 SCL 信号的上升时间
–
120
ns
tf
SDA 和 SCL 信号的下降时间
–
120
ns
tSU:STO
停止条件的建立时间
0.26
–
µs
tBUF
停止和启动条件之间的总线空闲时间
0.5
–
µs
0.45
µs
tVD:DAT
数据有效时间
–
tVD:ACK
数据有效 ACK 时间
–
0.55
µs
tSP
输入滤波器抑制的尖峰脉冲的宽度
0
50
ns
I2S 时序图
图 29. I2S 发送周期
tT
tTR
tTF
tTL
tTH
SCK
tThd
SA,
WS (output)
tTd
表 16. I2S 时序参数 [12]
参数
说明
最小值
最大值
单位
Ttr
–
ns
发送器为低电平的周期
0.35 Ttr
–
ns
发送器为高电平的周期
0.35 Ttr
–
ns
tT
I2S 发送器的时钟周期
tTL
I 2S
tTH
I 2S
tTR
I2S 发送器的上升时间
–
0.15 Ttr
ns
tTF
I 2S
发送器的下降时间
–
0.15 Ttr
ns
tThd
I 2S
发送器的数据保留时间
0
–
ns
tTd
I 2S
发送器的延迟时间
–
0.8tT
ns
注意: 通过时钟齿轮可以选择 tT。 Ttr 的最大值是 326 ns (3.072 MHz),此值用于 32 位的 96 kHz 编解码器。
注释:
12. 所有参数均由设计保证,并通过特性化进行验证。
文档编号:001-92465 版本 **
页 44/52
CYUSB303X
SPI 时序规范
图 30. SPI 时序
SSN
(output)
tlead
SCK
(CPOL=0,
Output)
tsdi
MISO
(input)
twsck
thoi
MSB
LSB
td
tsdd
tdis
tdi
v
MOSI
(output)
tlag
trf
twsck
SCK
(CPOL=1,
Output)
tssnh
tsck
LSB
MSB
CPHA = 0时的SPI主设备时序
SSN
(output)
SCK
(CPOL=0,
Output)
tssnh
tsck
tlead
twsck
trf
tlag
twsck
SCK
(CPOL=1,
Output)
tsdi
MISO
(input)
thoi
LSB
tdis
tdi
tdv
MOSI
(output)
MSB
LSB
MSB
CPHA = 1时的SPI主设备时序
文档编号:001-92465 版本 **
页 45/52
CYUSB303X
表 17. SPI 时序参数 [13]
参数
fop
tsck
twsck
说明
最小值
最大值
单位
工作频率
0
33
MHz
周期时间
30
–
ns
SPI 时钟为高 / 低电平的时间
13.5
–
ns
SSN-SCK 前置时间
tsck[14 ]-5
5
ns
0.5
1.5 tsck[14]+5
ns
上升 / 下降时间
–
8
ns
tsdd
输出 SSN 到有效的数据的延迟时间
–
5
ns
tdv
tlead
tlag
启动延迟时间
trf
1/2
1.5
tsck[14]+
输出数据有效时间
–
5
ns
tdi
输出数据无效时间
0
–
ns
tssnh
SSN 高电平时间的最小值
10
–
ns
tsdi
数据建立时间输入
8
–
ns
thoi
数据输入的保持时间
0
–
ns
SSN 高电平上禁用数据输出的时间
0
–
ns
tdis
注释:
13. 所有参数均由设计保证,并通过特性化进行验证。
14. 取决于 SPI_CONFIG 寄存器中的 LAG 和 LEAD 设置。
文档编号:001-92465 版本 **
页 46/52
CYUSB303X
复位序列
本节中详细介绍了 FX3S 的硬复位序列的要求。
表 18. 复位和待机时序参数
参数
tRPW
tRH
tRR
定义
条件
最小值 (ms)
1
最大值 (ms)
–
1
–
5
–
时钟输入
1
–
晶振输入
–
–
1
–
最小 RESET# 脉冲宽度
时钟输入
RESET# 为高电平的最短时间
晶振输入
–
复位恢复时间 (从此之后 Bootloader 开始下载固
件)
5
tSBY
进入待机 / 暂停模式的时间 (起始时间为 MAIN_CLOCK_EN/MAIN_POWER_EN 位的建立时间)
tWU
从待机模式唤醒的时间
时钟输入
1
5
–
重新激活待机 / 暂停资源前的最短时间
晶振输入
–
5
–
tWH
图 31. 复位序列
VDD
( core )
xVDDQ
XTALIN/
CLKIN
XTALIN/ CLKIN must be stable
before exiting Standby/Suspend
Mandatory
Reset Pulse
tRh
tRR
Hard Reset
RESET #
tWH
tRPW
Standby/
Suspend
Source
tSBY
Standby/Suspend source Is asserted
(MAIN_POWER_EN/ MAIN_CLK_EN bit
is set)
文档编号:001-92465 版本 **
tWU
Standby/Suspend
source Is deasserted
页 47/52
CYUSB303X
封装图
图 32. 121 球形焊盘 FBGA (10 × 10 × 1.2 mm (0.30 mm 引脚直径))封装外形, 001-54471
001-54471 *D
文档编号:001-92465 版本 **
页 48/52
CYUSB303X
订购信息
表 19. 器件订购信息
订购代码
CYUSB3035-BZXI
SRAM (KB)
512
存储端口
2
HS-USB OTG
GPIF II 数据总线宽度
封装类型
有
16 位
121 球形焊盘 BGA
CYUSB3035-BZXC
512
2
有
16 位
121 球形焊盘 BGA
CYUSB3033-BZXC
512
1
有
16 位
121 球形焊盘 BGA
CYUSB3031-BZXC
256
1
无
16 位
121 球形焊盘 BGA
订购代码定义
CY USB 3 XXX BZX I/C
Temperature range :
Industrial/Commercial
Package type: BGA
Marketing Part Number
Base part number for USB 3.0
Marketing Code: USB = USB Controller
Company ID: CY = Cypress
文档编号:001-92465 版本 **
页 49/52
CYUSB303X
缩略语
文档规范
缩略语
说明
测量单位
DMA
直接存储器访问 (Direct Memory Access)
HNP
主机协商协议 (Host Negotiation Protocol)
°C
摄氏度
MMC
多媒体卡 (Multimedia Card)
Mbps
每秒兆位数
MTP
媒体传输协议 (Media Transfer Protocol)
MBps
每秒兆字节
PLL
锁相环 (Phase Locked Loop)
MHz
兆赫兹
PMIC
电源管理 IC (Power Management IC)
µA
微安
SD
安全数字 (Secure Digital)
µs
微秒
SDIO
安全数字输入 / 输出 (Secure Digital
Input/Output)
mA
毫安
SLC
单层单元 (Single-Level Cell)
ms
毫秒
SLCS
从设备选择 (Slave Chip Select)
ns
纳秒
SLOE
从设备输出使能 (Slave Output Enable)

欧姆
SLRD
从设备读取 (Slave Read)
pF
皮法
SLWR
从设备写入 (Slave Write)
V
伏特
SPI
串行外设接口 (Serial Peripheral Interface)
SRP
会话请求协议 (Session Request Protocol)
USB
通用串行总线 (Universal Serial Bus)
WLCSP
晶圆级芯片尺寸封装 (Wafer Level Chip Scale
Package)
文档编号:001-92465 版本 **
符号
测量单位
页 50/52
CYUSB303X
文档修订记录页
文档标题:CYUSB303X, EZ-USB® FX3S SuperSpeed USB 控制器
文档编号:001-92465
ECN
修订版
变更者
提交日期
**
4376895
YLIU
文档编号:001-92465 版本 **
06/02/2014
变更说明
本文档版本号为 Rev.**,译自英文版 001-84160 Rev.*C。
页 51/52
CYUSB303X
销售、解决方案和法律信息
全球销售和设计支持
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产品
汽车用产品
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cypress.com/go/clocks
时钟与缓冲器
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接口
照明与电源控制
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cypress.com/go/plc
存储器
PSoC
触摸感应产品
USB 控制器
无线 /RF
cypress.com/go/memory
cypress.com/go/psoc
psoc.cypress.com/solutions
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文档编号:001-92465 版本 **
修订日期 June 4, 2014
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