doc2490 cn

产品特性
• 高性能、低功耗的 8 位 AVR® 微处理器
• 先进的 RISC 结构
•
•
•
•
•
•
•
– 130 条指令 – 大多数指令执行时间为单个时钟周期
– 32 个 8 位通用工作寄存器
– 全静态工作
– 工作于 16 MHz 时性能高达 16 MIPS
– 只需两个时钟周期的硬件乘法器
非易失性程序和数据存储器
– 64K 字节的系统内可编程 Flash
擦写寿命 : 10,000 次
– 具有独立锁定位的可选 Boot 代码区
通过片上 Boot 程序实现系统内编程
真正的同时读写操作
– 2K 字节的 EEPROM
擦写寿命 : 100,000 次
– 4K 字节片内 SRAM
– 64K 字节可选外部存储空间
– 可以对锁定位进行编程以实现用户程序的加密
– 通过 SPI 接口进行系统内编程
JTAG 接口 ( 与 IEEE 1149.1 标准兼容 )
– 符合 JTAG 标准的边界扫描功能
– 支持扩展的片内调试功能
– 通过 JTAG 接口实现对 Flash、 EEPROM、熔丝位和锁定位的编程
外设特点
– 两个具有独立预分频器和比较器功能的 8 位定时器 / 计数器
– 两个具有预分频器、比较功能和捕捉功能的扩展 16 位定时器 / 计数器
– 具有独立振荡器的实时计数器 RTC
– 两路 8 位 PWM 通道
– 6 路编程分辨率从 1 到 16 位可变的 PWM 通道
– 8 路 10 位 ADC
8 个单端通道
7 个差分通道
2 个具有可编程增益 (1x, 10x, 或 200x)的差分通道
– 面向字节的两线接口
– 可编程的串行 USART
– 可工作于主机 / 从机模式的 SPI 串行接口
– 具有独立片内振荡器的可编程看门狗定时器
– 片内模拟比较器
特殊的处理器特点
– 上电复位以及可编程的掉电检测
– 片内经过标定的 RC 振荡器
– 片内 / 片外中断源
– 6 种睡眠模式 : 空闲模式、ADC 噪声抑制模式、省电模式、掉电模式、Standby 模式以及
扩展的 Standby 模式
– 软件选择时钟频率
– 熔丝位选择的 ATmega103 兼容模式
– 全局上拉禁止
I/O 和封装
– 53 个可编程的 I/O 口
– 64 引脚 TQFP 封装 , 与 64 引脚 MLF 封装
工作电压
– ATmega64L:2.7 - 5.5V
– ATmega64:4.5 - 5.5V
速度等级
– ATmega64L:0 - 8 MHz
– ATmega64:0 - 16 MHz
具有 64KB 系统
内可编程 Flash
的8位
微控制器
ATmega64
ATmega64L
初稿
2490G–AVR–03/04
引脚配置
Figure 1. ATmega64 的引脚
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
PA3 (AD3)
PA4 (AD4)
PA5 (AD5)
PA6 (AD6)
PA7 (AD7)
PG2(ALE)
PC7 (A15)
PC6 (A14)
PC5 (A13)
PC4 (A12)
PC3 (A11)
PC2 (A10
PC1 (A9)
PC0 (A8)
PG1(RD)
PG0(WR)
(OC2/OC1C) PB7
TOSC2/PG3
TOSC1/PG4
RESET
VCC
GND
XTAL2
XTAL1
(SCL/INT0) PD0
(SDA/INT1) PD1
(RXD1/INT2) PD2
(TXD1/INT3) PD3
(IC1) PD4
(XCK1) PD5
(T1) PD6
(T2) PD7
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
PEN
RXD0/(PDI) PE0
(TXD0/PDO) PE1
(XCK0/AIN0) PE2
(OC3A/AIN1) PE3
(OC3B/INT4) PE4
(OC3C/INT5) PE5
(T3/INT6) PE6
(IC3/INT7) PE7
(SS) PB0
(SCK) PB1
(MOSI) PB2
(MISO) PB3
(OC0) PB4
(OC1A) PB5
(OC1B) PB6
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
AVCC
GND
AREF
PF0 (ADC0)
PF1 (ADC1)
PF2 (ADC2)
PF3 (ADC3)
PF4 (ADC4/TCK)
PF5 (ADC5/TMS)
PF6 (ADC6/TDO)
PF7 (ADC7/TDI)
GND
VCC
PA0 (AD0)
PA1 (AD1)
PA2 (AD2)
TQFP/MLF
声明
2
本数据手册的典型值来源于对器件的仿真,以及其他基于相同产生工艺的 AVR 微控制器
的标定特性。本器件经过特性化之后将给出实际的最大值和最小值。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
综述
ATmega64是基于增强的AVR RISC结构的低功耗8位CMOS微控制器。由于其先进的指令集以及单时钟周期指令执行时间,
ATmega64 的数据吞吐率高达 1 MIPS/MHz,从而可以缓减系统在功耗和处理速度之间的矛盾。
方框图
Figure 2. 结构框图
PF0 - PF7
PA0 - PA7
PC0 - PC7
VCC
GND
PORTA DRIVERS
PORTF DRIVERS
PORTC DRIVERS
AVCC
DATA DIR.
REG. PORTF
DATA REGISTER
PORTF
DATA REGISTER
PORTA
DATA DIR.
REG. PORTA
DATA DIR.
REG. PORTC
DATA REGISTER
PORTC
8-BIT DATA BUS
AGND
XTAL1
AREF
CALIB. OSC
INTERNAL
OSCILLATOR
ADC
XTAL2
OSCILLATOR
PROGRAM
COUNTER
STACK
POINTER
WATCHDOG
TIMER
ON-CHIP DEBUG
PROGRAM
FLASH
SRAM
MCU CONTROL
REGISTER
BOUNDARYSCAN
INSTRUCTION
REGISTER
JTAG TAP
OSCILLATOR
TIMING AND
CONTROL
RESET
PEN
PROGRAMMING
LOGIC
INSTRUCTION
DECODER
CONTROL
LINES
TIMER/
COUNTERS
GENERAL
PURPOSE
REGISTERS
X
Y
Z
INTERRUPT
UNIT
ALU
EEPROM
STATUS
REGISTER
SPI
+
-
ANALOG
COMPARATOR
USART0
DATA REGISTER
PORTE
DATA DIR.
REG. PORTE
PORTE DRIVERS
PE0 - PE7
DATA REGISTER
PORTB
DATA DIR.
REG. PORTB
PORTB DRIVERS
PB0 - PB7
USART1
2-WIRE SERIAL
INTERFACE
DATA REGISTER
PORTD
DATA DIR.
REG. PORTD
DATA REG. DATA DIR.
PORTG REG. PORTG
PORTD DRIVERS
PORTG DRIVERS
PD0 - PD7
PG0 - PG4
AVR 内核具有丰富的指令集和 32 个通用工作寄存器。所有的寄存器都直接与算逻单元 (ALU) 相连接,使得一条指令可以在一
个时钟周期内同时访问两个独立的寄存器。这种结构大大提高了代码效率,并且具有比普通的 CISC 微控制器最高至 10 倍的
数据吞吐率。
3
2490G–AVR–03/04
ATmega64有如下特点:64K字节的系统内可编程Flash(具有同时读写的能力,即RWW),
2K 字节 EEPROM,4K 字节 SRAM,53 个通用 I/O 口线,32 个通用工作寄存器,实时计数
器 (RTC), 四个具有比较模式与 PWM 的灵活的定时器 / 计数器 (T/C), 两个 USART,面
向字节的两线串行接口,8 路 10 位具有可选差分输入级可编程增益的 ADC ,具有片内振
荡器的可编程看门狗定时器,一个 SPI 串行端口,与 IEEE 1149.1 标准兼容的、可用于
访问片上调试系统及编程的 JTAG 接口,以及六个可以通过软件进行选择的省电模式。工
作于空闲模式时 CPU 停止工作,而 SRAM、 T/C、 SPI 端口以及中断系统继续工作;掉
电模式时晶体振荡器停止振荡,所有功能除了中断和硬件复位之外都停止工作;在省电
模式下,异步定时器继续运行,允许用户保持一个时间基准,而其余功能模块处于休眠状
态; ADC 噪声抑制模式时终止 CPU 和除了异步定时器与 ADC 以外所有 I/O 模块的工作,
以降低 ADC 转换时的开关噪声; Standby 模式下只有晶体或谐振振荡器运行,其余功能
模块处于休眠状态,使得器件只消耗极少的电流,同时具有快速启动能力;扩展 Standby
模式下则允许振荡器和异步定时器继续工作。
本芯片是以 Atmel 高密度非易失性存储器技术生产的。片内 ISP Flash 允许程序存储器通
过 ISP 串行接口,或者通用编程器进行编程,也可以通过运行于 AVR 内核之中的引导程
序进行编程。引导程序可以使用任意接口将应用程序下载到应用Flash存储区(Application
Flash Memory)。在更新应用Flash存储区时引导Flash区(Boot Flash Memory)的程序继续
运行,实现了 RWW 操作。 通过将 8 位 RISC CPU 与系统内可编程的 Flash 集成在一个
芯片内, ATmega64 成为一个功能强大的单片机,为许多嵌入式控制应用提供了灵活而
低成本的解决方案。
ATmega64 具有一整套的编程与系统开发工具,包括:C 语言编译器、宏汇编、 程序调试
器 / 软件仿真器、仿真器及评估板。
ATmega103 与 ATmega64 ATmega64 是有极高灵活性的微控制器,其 I/O 地址取代 AVR 指令集中保留的 64 个 I/O 地
址。为保证与 ATmega103 兼容, ATmega64 芯片将 ATmega103 中的所有 I/O 地址的位
兼容性
置保留。大部分附加 I/O 地址在从 0x60 到 0xFF 的扩展 I/O 空间中 ( 即,在 ATmega103
内部 RAM 空间 )。在这些地址只能使用 LD/LDS/LDD 与 ST/STS/STD 指令,而不能使用
IN与OUT指令。对ATmega103用户而言,内部RAM空间的重新定位仍然是个问题;同时
若代码使用绝对地址,则中断向量数目的增加也是一个问题。通过对熔丝位 M103C 编程
选择 ATmega103 兼容模式,可解决该问题。该模式下,不使用扩展 I/O 空间中的功能,
同样,删除扩展中断向量。
ATmega64 引脚与 ATmega103 100% 兼容, 也可在电路印刷板上替换 ATmega103 。下
面给出替换时的注意事项。
4
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
ATmega103 兼容模式
通过对熔丝位 M103C 编程, ATmega64 可以和 ATmega103 兼容。但在兼容模式下,
ATmega64 的某些特性无效,具体如下:
•
异步模式下,只有一个 USART。波特率寄存器中只有低 8 位有效。
•
一个有两个比较寄存器的 16 位 T/C 代替两个有三个比较寄存器的 T/C。
•
不支持两线串行接口。
•
端口 G 只有第二功能 ( 非通用 I/O 端口 )。
•
端口 F 作为 ADC 的模拟与数字输入端。
•
不支持 Boot 下载功能。
•
内部标定 RC 振荡器频率不可调。
•
外部存储器接口不能释放地址引脚,也不能对不同的外部擦除地址段分配不同的等
待状态。
•
MCUCSR 寄存器中只有 EXTRF 与 PORF。
•
看门狗超时改变不需时序。
•
八个外部中断源中只能使用低优先级的四个中断。
•
端口 C 只作为输出。
•
USART 没有 FIFO,因此数据溢出更快。
•
对未用的 I/O 位必须置 0。
引脚说明
VCC
数字电路的电源
GND
地
端口 A(PA7..PA0)
端口 A 为 8 位双向 I/O 口,具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特
性,可以输出和吸收大电流。作为输入使用时,若内部上拉电阻使能,端口被外部电路拉
低时将输出电流。在复位过程中,即使系统时钟还未起振,端口 A 处于高阻状态。
端口 A 也可以用做其他不同的特殊功能,请参见 P69。
端口 B(PB7..PB0)
端口 B 为 8 位双向 I/O 口,具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特
性,可以输出和吸收大电流。作为输入使用时,若内部上拉电阻使能,端口被外部电路拉
低时将输出电流。在复位过程中,即使系统时钟还未起振,端口 B 处于高阻状态。
端口 B 也可以用做其他不同的特殊功能,请参见 P70。
5
2490G–AVR–03/04
端口 C(PC7..PC0)
端口 C 为 8 位双向 I/O 口,具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特
性,可以输出和吸收大电流。作为输入使用时,若内部上拉电阻使能,端口被外部电路拉
低时将输出电流。在复位过程中,即使系统时钟还未起振,端口 C 处于高阻状态。
端口 C 也可以用做其他不同的特殊功能,请参见 P73。在 ATmega103 兼容模式下,端口
C 仅作为输出,且在复位状态下,端口 C 不是高阻态。
端口 D(PD7..PD0)
端口 D 为 8 位双向 I/O 口,具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特
性,可以输出和吸收大电流。作为输入使用时,若内部上拉电阻使能,则端口被外部电路
拉低时将输出电流。在复位过程中,即使系统时钟还未起振,端口 D 处于高阻状态。
端口 D 也可以用做其他不同的特殊功能,请参见 P74。
端口 E(PE7..PE0)
端口 E 为 8 位双向 I/O 口,具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特
性,可以输出和吸收大电流。作为输入使用时,若内部上拉电阻使能,则端口被外部电路
拉低时将输出电流。在复位过程中,即使系统时钟还未起振,端口 E 处于高阻状态。
端口 E 也可以用做其他不同的特殊功能,请参见 P77。
端口 F(PF7..PF0)
端口 F 作为 A/D 转换器的模拟输入端。
当不使用 A/D 转换器时,端口 F 为 8 位双向 I/O 口,具有可编程的内部上拉电阻。其输出
缓冲器具有对称的驱动特性,可以输出和吸收大电流。作为输入使用时,若内部上拉电阻
使能,则端口被外部电路拉低时将输出电流。在复位过程中,即使系统时钟还未起振,端
口 F 处于高阻状态。如果 JTAG 接口使能,即使复位出现引脚 PC7(TDI)、 PC5(TMS) 与
PC4(TCK) 的上拉电阻被激活。
除去移出数据的 TAP 态外, TD0 引脚为高阻态。
端口 F 也是 JTAG 接口。
在 ATmega103 兼容模式下,端口 F 仅作为输入。
端口 G(PG4..PG0)
端口 G 为 5 位双向 I/O 口,具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特
性,可以输出和吸收大电流。作为输入使用时,若内部上拉电阻使能,端口被外部电路拉
低时将输出电流。在复位过程中,即使系统时钟还未起振,端口 G 处于高阻状态。
端口 G 也可以用做其他不同的特殊功能。
在 ATmega103 兼容模式下,这些引脚仅作为外部存储器的选通信号及 32 kHz 振荡器的
输入,复位后,即使时钟还未起振,异步状态下,引脚初始值为 PG0 = 1、 PG1 = 1、
PG2 = 0 。 PG3 与 PG4 为振荡器引脚。
6
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
RESET
复位输入引脚。持续时间超过最小门限时间的低电平将引起系统复位。门限时间见
P48Table 19。持续时间小于门限间的脉冲不能保证可靠复位。
XTAL1
反向振荡放大器与片内时钟操作电路的输入端。
XTAL2
反向振荡放大器的输出端。
AVCC
AVCC是端口F与A/D转换器的电源。不使用ADC时,该引脚应直接与VCC 连接。使用ADC
时应通过一个低通滤波器与 VCC 连接。
AREF
A/D 的模拟基准输入引脚。
PEN
SPI 串行编程模式的编程使能引脚。在上电复位时保持该引脚为低,芯片进入 SPI 串行编
程模式,在正常工作时, PEN 无效。
代码例子
本数据手册包含了一些简单的代码例子以说明如何使用芯片各个不同的功能模块。这些
例子都假定在编译之前已经包含了正确的头文件。有些 C 编译器在头文件里并没有包含
位定义,而且各个 C 编译器对中断处理有自己不同的处理方式。请注意查阅相关文档以
获取具体的信息。
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2490G–AVR–03/04
AVR CPU 内核
介绍
本节从总体上讨论 AVR 内核的结构。CPU 的主要任务是保证程序的正确执行。因此它必
须能够访问存储器、执行运算、控制外设以及处理中断。
结构综述
Figure 3. AVR 结构的方框图
Data Bus 8-bit
Flash
Program
Memory
Program
Counter
Status
and Control
32 x 8
General
Purpose
Registrers
Control Lines
Direct Addressing
Instruction
Decoder
Indirect Addressing
Instruction
Register
Interrupt
Unit
SPI
Unit
Watchdog
Timer
ALU
Analog
Comparator
I/O Module1
Data
SRAM
I/O Module 2
I/O Module n
EEPROM
I/O Lines
为了获得最高的性能以及并行性, AVR 采用了 Harvard 结构,具有独立的数据和程序总
线。程序存储器里的指令通过一级流水线运行。 CPU 在执行一条指令的同时读取下一条
指令 ( 在本文称为预取 )。这个概念实现了指令的单时钟周期运行。程序存储器是可以在
线编程的 Flash 。
快速访问寄存器文件包括 32 个 8 位通用工作寄存器,访问时间为一个时钟周期。从而实
现了单时钟周期的 ALU 操作。在典型的 ALU 操作中,两个位于寄存器文件中的操作数同
时被访问,然后执行运算,结果再被送回到寄存器文件。整个过程仅需一个时钟周期。
寄存器文件里有 6 个寄存器可以用作 3 个 16 位的间接寻址寄存器指针以寻址数据空间,
实现高效的地址运算。其中一个指针还可以作为程序存储器查询表的地址指针。这些附加
的功能寄存器即为 16 位的 X、 Y、 Z 寄存器。
ALU支持寄存器之间以及寄存器和常数之间的算术和逻辑运算。ALU也可以执行单寄存器
操作。运算完成之后状态寄存器的内容得到更新以反映操作结果。
8
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
程序流程通过有 / 无条件的跳转指令和调用指令来控制,从而直接寻址整个地址空间。大
多数指令长度为 16 位,亦即每个程序存储器地址都包含一条 16 位或 32 位的指令。
程序存储器空间分为两个区:引导程序区 (Boot 区 ) 和应用程序区。这两个区都有专门的
锁定位以实现读和读 / 写保护。用于写应用程序区的 SPM 指令必须位于引导程序区。
在中断和调用子程序时返回地址的程序计数器 (PC) 保存于堆栈之中。堆栈位于通用数据
SRAM,因此其深度仅受限于 SRAM 的大小。在复位例程里用户首先要初始化堆栈指针
SP。这个指针位于 I/O 空间,可以进行读写访问。数据 SRAM 可以通过 5 种不同的寻址模
式进行访问。
AVR 存储器空间为线性的平面结构。
AVR有一个灵活的中断模块。控制寄存器位于I/O空间。状态寄存器里有全局中断使能位。
每个中断在中断向量表里都有独立的中断向量。各个中断的优先级与其在中断向量表的
位置有关,中断向量地址越低,优先级越高。
I/O存储器空间包含64个可以直接寻址的地址,映射到数据空间即为寄存器文件之后的地
址 0x20 - 0x5F。此外, ATmega64 SRAM 中 0x60 - 0xFF 的扩展 I/O 空间中只能使用
ST/STS/STD 与 LD/LDS/LDD 指令。
ALU -算术逻辑单元
AVR ALU 与 32 个通用工作寄存器直接相连。寄存器与寄存器之间、寄存器与立即数之间
的 ALU 运算只需要一个时钟周期。 ALU 操作分为 3 类:算术、逻辑和位操作。此外还提
供了支持无 / 有符号数和分数乘法的乘法器。具体请参见指令集。
9
2490G–AVR–03/04
状态寄存器
状态寄存器包含了最近执行的算术指令的结果信息。这些信息可以用来改变程序流程以
实现条件操作。如指令集所述,所有 ALU 运算都将影响状态寄存器的内容。这样,在许
多情况下就不需要专门的比较指令了,从而使系统运行更快速,代码效率更高。
在进入中断服务程序时状态寄存器不会自动保存,中断返回时也不会自动恢复。这些工作
需要软件来处理。
AVR 状态寄存器 SREG 定义如下
Bit
7
6
5
4
3
2
1
0
I
T
H
S
V
N
Z
C
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
SREG
• Bit 7 – I: 全局中断使能
I 置位时使能全局中断。单独的中断使能由其他独立的控制寄存器控制。如果 I 清零,则不
论单独中断标志置位与否,都不会产生中断。任意一个中断发生后 I 清零,而执行 RETI
指令后 I 恢复置位以使能中断。 I 也可以通过 SEI 和 CLI 指令来置位和清零。
• Bit 6 – T: 位拷贝存储
位拷贝指令 BLD 和 BST 利用 T 作为目的或源地址。BST 把寄存器的某一位拷贝到 T,而
BLD 把 T 拷贝到寄存器的某一位。
• Bit 5 – H: 半进位标志
半进位标志 H 表示算术操作发生了半进位。此标志对于 BCD 运算非常有用。详见指令集
的说明。
• Bit 4 – S: 符号位 ,S = N
⊕V
S 为负数标志 N 与 2 的补码溢出标志 V 的异或。详见指令集的说明。
• Bit 3 – V: 2 的补码溢出标志
支持 2 的补码运算。详见指令集的说明。
• Bit 2 – N: 负数标志
表明算术或逻辑操作结果为负。详见指令集的说明。
• Bit 1 – Z: 零标志
表明算术或逻辑操作结果为零。详见指令集的说明。
• Bit 0 – C: 进位标志
表明算术或逻辑操作发生了进位。详见指令集的说明。
通用寄存器文件
寄存器文件针对 AVR 增强型 RISC 指令集做了优化。为了获得需要的性能和灵活性,寄
存器文件支持以下的输入 / 输出方案:
•
输出一个 8 位操作数,输入一个 8 位结果
•
输出两个 8 位位操作数,输入一个 8 位结果
•
输出两个 8 位位操作数,输入一个 16 位结果
•
输出一个 16 位位操作数,输入一个 16 位结果
Figure 4 为 CPU 32 个通用工作寄存器的结构。
10
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 4. AVR CPU 通用工作寄存器
7
0
地址
R0
0x00
R1
0x01
R2
0x02
…
R13
0x0D
通用
R14
0x0E
工作
R15
0x0F
寄存器
R16
0x10
R17
0x11
…
X 寄存器,低字节
R26
0x1A
R27
0x1B
X 寄存器,高字节
R28
0x1C
Y 寄存器,低字节
R29
0x1D
Y 寄存器,高字节
R30
0x1E
Z 寄存器,低字节
R31
0x1F
Z 寄存器,高字节
大多数操作寄存器文件的指令都可以直接访问所有的寄存器,而且多数这样的指令的执
行时间为单个时钟周期。
如 Figure 4 所示,每个寄存器都有一个数据内存地址,将他们直接映射到用户数据空间的
头 32 个地址。虽然寄存器文件的物理实现不是 SRAM,这种内存组织方式在访问寄存器
方面具有极大的灵活性,因为 X、 Y、 Z 寄存器可以设置为指向任意寄存器的指针。
11
2490G–AVR–03/04
X、Y、Z 寄存器
寄存器 R26..R31 除了用作通用寄存器外,还可以作为数据间接寻址用的地址指针。这三
个间接寻址寄存器示于 Figure 5。
Figure 5. X、 Y、 Z 寄存器
15
X 寄存器
XH
XL
7
0
R27 (0x1B)
YH
YL
7
0
R29 (0x1D)
0
7
0
R28 (0x1C)
15
Z 寄存器
0
R26 (0x1A)
15
Y 寄存器
0
7
ZH
ZL
7
0
R31 (0x1F)
0
7
0
R30 (0x1E)
在不同的寻址模式中,这些地址寄存器可以实现固定偏移量,自动加一和自动减一功能。
具体细节请参见指令集。
堆栈指针
堆栈指针主要用来保存临时数据、局部变量和中断 / 子程序的返回地址。堆栈指针总是指
向堆栈的顶部。要注意 AVR 的堆栈是向下生长的,即新数据推入堆栈时,堆栈指针的数
值将减小。在中断 / 子程序后从堆栈读程序计数器,未使用位 ( 位 15) 应屏蔽。
堆栈指针指向数据 SRAM 堆栈区。在此聚集了子程序堆栈和中断堆栈。调用子程序和使
能中断之前必须定义堆栈空间,且堆栈指针必须指向高于 0x60 的地址空间。使用 PUSH
指令将数据推入堆栈时指针减一;而子程序或中断返回地址推入堆栈时指针将减二。使
用 POP 指令将数据弹出堆栈时,堆栈指针加一;而用 RET 或 RETI 指令从子程序或中断
返回时堆栈指针加二。
AVR的堆栈指针由I/O空间中的两个8位寄存器实现。实际使用的位数与具体器件有关。请
注意某些 AVR 器件的数据区太小,用 SPL 就足够了。此时将不给出 SPH 寄存器。
Bit
读/写
初始值
指令执行时序
15
14
13
12
11
10
9
8
SP15
SP14
SP13
SP12
SP11
SP10
SP9
SP8
SPH
SP7
SP6
SP5
SP4
SP3
SP2
SP1
SP0
SPL
7
6
5
4
3
2
1
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
这一节介绍指令执行过程中的访问时序。AVR CPU 由系统时钟 clkCPU 驱动。此时钟直接
来自选定的时钟源。芯片内部不对此时钟进行分频。
Figure 6 说明了由 Harvard 结构决定的并行取指和指令执行,以及可以进行快速访问的寄
存器文件的概念。这是一个基本的流水线概念,性能高达 1 MIPS/MHz,具有优良的性价
比、功能 / 时钟比、功能 / 功耗比。
12
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 6. 并行取指和指令执行
T1
T2
T3
T4
clkCPU
1st Instruction Fetch
1st Instruction Execute
2nd Instruction Fetch
2nd Instruction Execute
3rd Instruction Fetch
3rd Instruction Execute
4th Instruction Fetch
Figure 7 演示的是寄存器文件内部访问时序。在一个时钟周期里,ALU 可以同时对两个寄
存器操作数进行操作,同时将结果保存到目的寄存器中去。
Figure 7. 单时钟周期 ALU 操作
T1
T2
T3
T4
clkCPU
Total Execution Time
Register Operands Fetch
ALU Operation Execute
Result Write Back
复位与中断处理
AVR 有不同的中断源。每个中断和复位在程序空间都有独立的中断向量。所有的中断事件
都有自己的使能位。当使能位置位,且状态寄存器的全局中断使能位 I 也置位时,中断可
以发生。根据程序计数器 PC 的不同,在引导锁定位 BLB02 或 BLB12 被编程的情况下,
中断可能被自动禁止。这个特性提高了软件的安全性。详见 P281“ 存储器编程 ” 的描述。
程序存储区的最低地址缺省为复位向量和中断向量。完整的向量列表请参见 P57“ 中断 ” 。
列表也决定了不同中断的优先级。向量所在的地址越低,优先级越高。 RESET 具有最高
的优先级,第二个为 INT0 – 外部中断请求 0。通过置位 MCU 控制寄存器 (MCUCR) 的
IVSEL,中断向量可以移至引导Flash的起始处,参见 P57“中断” 。编程熔丝位BOOTRST
也可以将复位向量移至引导 Flash 的起始处。具体参见 P268“ 支持引导装入程序 – 在写
的同时可以读 (RWW, Read-While-Write) 的自我编程能力 ” 。
任一中断发生时全局中断使能位 I 被清零,从而禁止了所有其他的中断。用户软件可以在
中断程序里置位 I 来实现中断嵌套。此时所有的中断都可以中断当前的中断服务程序。执
行 RETI 指令后 I 自动置位。
从根本上说有两种类型的中断。第一种由事件触发并置位中断标志。对于这些中断,程序
计数器跳转到实际的中断向量以执行中断处理程序,同时硬件将清除相应的中断标志。中
断标志也可以通过对其写 ”1” 的方式来清除。当中断发生后,如果相应的中断使能位为
"0",则中断标志位置位,并一直保持到中断执行,或者被软件清除。类似的,如果全局
中断标志被清零,则所有已发生的中断都不会被执行,直到 I 置位。然后挂起的各个中断
按中断优先级依次执行。
第二种类型的中断则是只要中断条件满足,就会一直触发。这些中断不需要中断标志。若
中断条件在中断使能之前就消失了,中断不会被触发。
13
2490G–AVR–03/04
AVR 退出中断后总是回到主程序并至少执行一条指令才可以去执行其他被挂起的中断。
要注意的是,进入中断服务程序时状态寄存器不会自动保存,中断返回时也不会自动恢
复。这些工作必须由用户通过软件来完成。
使用 CLI 指令来禁止中断时,中断禁止立即生效。没有中断可以在执行 CLI 指令后发生,
即使它是在执行 CLI 指令的同时发生的。下面的例子说明了如何在写 EEPROM 时使用这
个指令来防止中断发生以避免对 EEPROM 内容的破坏。
汇编代码例程
in
; 保存 SREG
r16, SREG
; 禁止中断
cli
; 启动 EEPROM 写操作
sbi EECR, EEMWE
sbi EECR, EEWE
; 恢复 SREG (I 位 )
out SREG, r16
C 代码例程
char cSREG;
cSREG = SREG;
/* 保存 SREG */
/* 禁止中断 */
_CLI();
EECR |= (1<<EEMWE); /* 启动 EEPROM 写操作 */
EECR |= (1<<EEWE);
SREG = cSREG; /* 恢复 SREG (I 位 ) */
使用 SEI 指令使能中断时,紧跟其后的第一条指令在执行任何中断之前一定会首先得到执
行。
汇编代码例程
sei
; 置位全局中断使能标志
sleep ; 进入休眠模式,等待中断发生
; 注意 : 在执行任何被挂起的中断之前 MCU 将首先进入休眠模式
C 代码例程
_SEI(); /* 置位全局中断使能标志 */
_SLEEP(); /* 进入休眠模式,等待中断发生 */
/* 注意 : 在执行任何被挂起的中断之前 MCU 将首先进入休眠模式 */
中断响应时间
AVR 中断响应时间最少为 4 个时钟周期。4 个时钟周期后,程序跳转到实际的中断处理例
程。在这 4 个时钟期期间 PC 自动入栈。在通常情况下,中断向量为一个跳转指令,此跳
转需要 3 个时钟周期。如果中断在一个多时钟周期指令执行期间发生,则在此多周期指令
执行完毕后 MCU 才会执行中断程序。若中断发生时 MCU 处于休眠模式,中断响应时间
还需增加 4 个时钟周期。此外还要考虑到不同的休眠模式所需要的启动时间。
中断返回需要 4 个时钟。在此期间 PC( 两个字节 ) 将被弹出栈,堆栈指针加二,状态寄存
器 SREG 的 I 置位。
14
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
AVR ATmega64 存储
器
本节讲述 ATmega64 的存储器。 AVR 结构具有两个主要的存储器空间:数据存储器空间
和程序存储器空间。此外, ATmega64 还有 EEPROM 存储器以保存数据。这三个存储
器空间都为线性的平面结构。
系统内可编程的 Flash 程序 ATmega64 有 64K 字节的在线编程 Flash,用于存放程序指令代码。因为所有的 AVR 指令
为 16 位或 32 位,故而 Flash 组织成 32K x 16 位的形式。用户程序的安全性要根据 Flash
存储器
程序存储器的两个区:引导 (Boot) 程序区和应用程序区,分开来考虑。
Flash存储器至少可以擦写10,000次。ATmega64的程序计数器(PC)为15 位,因此可以寻
址 32K 字的程序存储器空间。引导程序区以及相关的软件安全锁定位请参见 P268“ 支持
引导装入程序 – 在写的同时可以读 (RWW, Read-While-Write) 的自我编程能力 ” ,而
P281“ 存储器编程 ” 详述了用 SPI、 JTAG 接口或串行编程模式实现对 Flash 编程。
常数可以保存于整个程序存储器地址空间 ( 参考 LPM 加载程序存储器指令的说明 )。
取指与执行时序图请参见 P12“ 指令执行时序 ” 。
Figure 8. 程序存储器映像
$0000
Application Flash Section
Boot Flash Section
$7FFF
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2490G–AVR–03/04
SRAM 数据存储器
ATmega64 支持两种配置的 SRAM 数据存储器,见 Table 1。
Table 1. 存储器配置
片内 SRAM
数据存储器
扩展 SRAM
数据存储器
普通模式
4096
达到 64K
ATmega103 兼容模式
4000
达到 64K
配置
Figure 9 给出了 ATmega64 SRAM 空间的组织结构。
ATmega64并行单元超过 64个,对于0x60 - 0xFF的扩展I/O空间,只能使用ST/STS/STD
与 LD/LDS/LDD 指令。在 ATmega103 兼容模式下,不存在扩展 I/O 空间。
前 4,352 个数据存储器包括了寄存器文件、 I/O 存储器及内部数据 SRAM。起始的 32 个
地址为寄存器文件接着的 64 个地址为标准 I/O 存储器, 160 个扩展 I/O 存储器, 4,096
字节的内部数据 SRAM。
ATmega103 兼容模式下,前 4,096 个数据存储器包括了寄存器文件、I/O 存储器及内部数
据 SRAM。起始的 32 个地址为寄存器文件接着的 64 个地址为标准 I/O 存储器,4,000 字
节的内部数据 SRAM。
ATmega64 还有可选外部数据 SRAM。该 SRAM 在 64K 地址空间中,位于内部 SRAM 地址
后。在普通模式下,前 4,352 字节包括寄存器文件、 I/O、扩展 I/O 及内部 SRAM ;而在
ATmega103兼容模式下,前4,096字节中没有扩展I/O,因此当使用64KB (65,536 字节)外
部存储器时,普通模式有 61,184 字节的外部存储器,而 ATmega103 兼容模式有 61,440
字节的外部存储器。详见 P24“ 外部存储器接口 ” 。
当访问SRAM存储器地址超出内部数据存储器空间时,使用相同的指令对外部数据SRAM
进行访问。当访问内部数据存储器时,读 / 写选通引脚 (PG0 与 PG1) 静止。设置 MCUCR
寄存器的 SRE 位可使能外部 SRAM。
访问外部 SRAM 时,每字节比访问内部 SRAM 多一个时钟周期。即指令 LD、ST、LDS、
STS、LDD、STD、PUSH 及 POP 多一个时钟周期。若堆栈位于外部 SRAM,则中断、子
程序调用及返回需要增加三个时钟周期,因为有 2 字节程序计数器推入与弹出且外部存储
器访问不能使用内部流水线访问。当外部 SRAM 接口处于等待状态时,根据其处于一、
二、三等待状态,一个字节的访问分别有二、三、四个额外时钟周期;中断、子程序调
用、返回则需五、七、九个时钟周期。
数据存储器的寻址方式分为 5 种:直接寻址、带偏移量的间接寻址、间接寻址、带预减量
的间接寻址和带后增量的间接寻址。寄存器文件中的寄存器 R26 到 R31 为间接寻址的指
针寄存器。
直接寻址范围可达整个数据区。
带偏移量的间接寻址模式能够寻址到由寄存器 Y 和 Z 给定的基址附近的 63 个地址。
在自动预减和后加的间接寻址模式中,寄存器 X、 Y 和 Z 自动增加或减少。
ATmega64 的全部 32 个通用寄存器、64 个 I/O 寄存器、160 扩展 I/O 寄存器 及 4,096 个字
节的内部数据 SRAM 可以通过所有上述的寻址模式进行访问。寄存器文件的描述见 P10“
通用寄存器文件 ” 。
16
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 9. 数据存储器映像
Memory Configuration A
Data Memory
32 Registers
64 I/O Registers
160 Ext I/O Reg.
Memory Configuration B
Data Memory
$0000 - $001F
$0020 - $005F
$0060 - $00FF
$0100
Internal SRAM
(4096 x 8)
32 Registers
64 I/O Registers
Internal SRAM
(4000 x 8)
$0FFF
$1000
$10FF
$1100
External SRAM
(0 - 64K x 8)
$0000 - $001F
$0020 - $005F
$0060
External SRAM
(0 - 64K x 8)
$FFFF
$FFFF
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2490G–AVR–03/04
数据存储器访问时间
本节说明访问内部存储器的时序。如 Figure 10 所示,内部数据 SRAM 访问时间为两个
clkCPU 时钟。
Figure 10. 片上 SRAM 存取周期
T1
T2
T3
clkCPU
Address
Compute Address
Address Valid
Write
Data
WR
Read
Data
RD
Memory Access Instruction
EEPROM 数据存储器
Next Instruction
ATmega64 包含 2K 字节的 EEPROM 数据存储器。它是作为一个独立的数据空间而存在
的,可以按字节读写。 EEPROM 的寿命至少为 100,000 次擦除周期。 EEPROM 的访问
由地址寄存器、数据寄存器和控制寄存器决定。
P281“ 存储器编程 ” 包含使用 SPI、 JTAG 或并行编程模式对 EEPROM 编程。
EEPROM 读 / 写访问
EEPROM 的访问寄存器位于 I/O 空间。
EEPROM 的写访问时间由 Table 2 给出。自定时功能可以让用户软件监测何时可以开始
写下一字节。用户操作 EEPROM 需要注意如下问题:在电源滤波时间常数比较大的电路
中,上电 / 下电时 VCC 上升 / 下降速度会比较慢。此时 CPU 可能工作于低于晶振所要求
的电源电压。请参见 P23 “ 防止 EEPROM 数据丢失 ” 以避免出现 EEPROM 数据丢失的
问题。
为了防止无意识的 EEPROM 写操作,需要执行一个特定的写时序。具体参看 EEPROM
控制寄存器的内容。
执行 EEPROM 读操作时, CPU 会停止工作 4 个周期,然后再执行后续指令;执行
EEPROM 写操作时, CPU 会停止工作 2 个周期,然后再执行后续指令。
18
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
EEPROM 地址寄存器- EEARH
和 EEARL
Bit
读/写
初始值
15
14
13
12
11
10
9
8
–
–
–
–
–
EEAR10
EEAR9
EEAR8
EEARH
EEAR7
EEAR6
EEAR5
EEAR4
EEAR3
EEAR2
EEAR1
EEAR0
EEARL
7
6
5
4
3
2
1
0
R
R
R
R
R
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
X
X
X
X
X
X
X
X
X
X
X
• Bits 15..11 – Res: 保留
保留位,读操作返回值为零。
• Bits 10..0 – EEAR10..0: EEPROM 地址
EEPROM 地址寄存器 – EEARH 和 EEARL 指定了 2K 字节的 EEPROM 空间。EEPROM 地
址是线性的,从 0 到 2,048。 EEAR 的初始值没有定义。在访问 EEPROM 之前必须为其
赋予正确的数据。
EEPROM 数据寄存器- EEDR
Bit
7
6
5
4
3
2
1
MSB
0
LSB
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
EEDR
• Bits 7..0 – EEDR7.0: EEPROM 数据
对于 EEPROM 写操作, EEDR 是需要写到 EEAR 单元的数据;对于读操作, EEDR 是
从地址 EEAR 读取的数据。
EEPROM 控制寄存器- EECR
Bit
7
6
5
4
3
2
1
0
–
–
–
–
EERIE
EEMWE
EEWE
EERE
读/写
R
R
R
R
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
X
0
EECR
• Bits 7..4 – Res: 保留
保留位,读操作返回值为零。
• Bit 3 – EERIE: EEPROM 准备好中断使能
若 SREG 的 I 为 "1",则置位 EERIE 将使能 EEPROM 准备好中断。清零 EERIE 则禁止
此中断。当 EEWE 清零时 EEPROM 准备好中断即可发生。
19
2490G–AVR–03/04
• Bit 2 – EEMWE: EEPROM 主机写使能
EEMWE决定了EEWE置位是否可以启动EEPROM写操作。当EEMWE为"1"时,在4个时
钟周期内置位 EEWE 将把数据写入 EEPROM 的指定地址;若 EEMWE 为 "0“,则操作
EEWE 不起作用。 EEMWE 置位后 4 个周期,硬件对其清零。见 EEPROM 写过程中对
EEWE 位的描述。
• Bit 1 – EEWE: EEPROM 写使能
EEWE 为 EEPROM 写操作的使能信号。当 EEPROM 数据和地址设置好之后,需置位
EEWE 以便将数据写入 EEPROM。此时 EEMWE 必须置位,否则 EEPROM 写操作将不会
发生。写时序如下 ( 第 3 步和第 4 步的次序并不重要 ):
1. 等待 EEWE 位变为零
2. 等待 SPMCSR 中的 SPMEN 位变为零
3. 将新的 EEPROM 地址写入 EEAR( 可选 )
4. 将新的 EEPROM 数据写入 EEDR( 可选 )
5. 对 EECR 寄存器的 EEMWE 写 "1",同时清零 EEWE
6. 在置位 EEMWE 的 4 个周期内,置位 EEWE
在 CPU 写 Flash 存储器的时候不能对 EEPROM 进行编程。在启动 EEPROM 写操作之
前软件必须检查 Flash 写操作是否已经完成。步骤 (2) 仅在软件包含引导程序并允许 CPU
对 Flash 进行编程时才有用。如果 CPU 永远都不会写 Flash,步骤 (2) 可省略。请参见
P268“ 支持引导装入程序 – 在写的同时可以读 (RWW, Read-While-Write) 的自我编程能力
”。
注意:如果在步骤 5 和 6 之间发生了中断,写操作将失败。因为此时 EEPROM 写使能操
作将超时。如果一个操作 EEPROM 的中断打断了另一个 EEPROM 操作,EEAR 或 EEDR
寄存器可能被修改,引起 EEPROM 操作失败。建议此时关闭全局中断标志 I。
经过写访问时间之后,EEWE 硬件清零。用户可以凭借这一位判断写时序是否已经完成。
EEWE 置位后, CPU 要停止两个时钟周期才会运行下一条指令。
• Bit 0 – EERE: EEPROM 读使能
EERE为EEPROM读操作的使能信号。当EEPROM地址设置好之后,需置位EERE以便将
数据读入 EEAR。 EEPROM 数据的读取只需要一条指令,且无需等待。读取 EEPROM
后 CPU 要停止 4 个时钟周期才可以执行下一条指令。
用户在读取 EEPROM 时应该检测 EEWE。如果一个写操作正在进行,就无法读取
EEPROM,也无法改变寄存器 EEAR。
经过校准的片内振荡器用于 EEPROM 定时。Table 2 为 CPU 访问 EEPROM 的典型时间。
20
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 2. EEPROM 编程时间 (1)
符号
EEPROM 写操作 (CPU)
校准的 RC 振荡器周期数
典型的编程时间
8448
8.5 ms
1. 使用时钟频率为 1 MHz,不倚赖 CKSEL 熔丝位的设置。
Note:
下面的代码分别用汇编和 C 函数说明如何实现 EEPROM 的写操作。在此假设中断不会在
执行这些函数的过程当中发生。同时还假设软件没有 Boot Loader。若 Boot Loader 存在,
则 EEPROM 写函数还需要等待正在运行的 SPM 命令的结束。
汇编代码例程
EEPROM_write:
; 等待上一次写操作结束
sbic EECR,EEWE
rjmp EEPROM_write
; 设置地址寄存器 (r18:r17)
out
EEARH, r18
out
EEARL, r17
; 将数据写入数据寄存器 (r16)
out
EEDR,r16
; 置位 EEMWE
sbi
EECR,EEMWE
; 置位 EEWE 以启动写操作
sbi
EECR,EEWE
ret
C 代码例程
void EEPROM_write(unsigned int uiAddress, unsigned char ucData)
{
/* 等待上一次写操作结束 */
while(EECR & (1<<EEWE))
;
/* 设置地址和数据寄存器 */
EEAR = uiAddress;
EEDR = ucData;
/* 置位 EEMWE */
EECR |= (1<<EEMWE);
/* 置位 EEWE 以启动写操作 */
EECR |= (1<<EEWE);
}
21
2490G–AVR–03/04
下面的例子说明如何用汇编和 C 函数来读取 EEPROM,在此假设中断不会在执行这些函
数的过程当中发生。
汇编代码例程
EEPROM_read:
; 等待上一次写操作结束
sbic EECR,EEWE
rjmp EEPROM_read
; 设置地址寄存器 (r18:r17)
out
EEARH, r18
out
EEARL, r17
; 设置 EERE 以启动读操作
sbi
EECR,EERE
; 自数据寄存器读取数据
in
r16,EEDR
ret
C 代码例程
unsigned char EEPROM_read(unsigned int uiAddress)
{
/* 等待上一次写操作结束 */
while(EECR & (1<<EEWE))
;
/* 设置地址寄存器 */
EEAR = uiAddress;
/* 设置 EERE 以启动读操作 */
EECR |= (1<<EERE);
/* 自数据寄存器返回数据 */
return EEDR;
}
在掉电休眠模式下的 EEPROM
写操作
22
若程序执行掉电指令时 EEPROM 的写操作正在进行, EEPROM 的写操作将继续,并在
指定的写访问时间之前完成。但写操作结束后,振荡器还将继续运行,芯片并非处于完全
的掉电模式。因此在执行掉电指令之前应结束 EEPROM 的写操作。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
防止 EEPROM 数据丢失
若电源电压过低,CPU 和 EEPROM 有可能工作不正常,造成 EEPROM 数据的毁坏 ( 丢
失 )。这种情况在使用独立的 EEPROM 器件时也会遇到。因而需要使用相同的保护方案。
由于电压过低造成 EEPROM 数据损坏有两种可能:一是电压低于 EEPROM 写操作所需
要的最低电压;二是 CPU 本身已经无法正常工作。
EEPROM 数据损坏的问题可以通过以下方法解决:
当电压过低时保持 AVR RESET 信号为低。这可以通过使能芯片的掉电检测电路 BOD
来实现。如果 BOD 电平无法满足要求则可以使用外部复位电路。若写操作过程当中
发生了复位,只要电压足够高,写操作仍将正常结束。
I/O 存储器
ATmega64 的 I/O 空间定义见 P329“ 寄存器概述 ” 。
ATmega64所有的I/O及外设都被放置于I/O空间。所有的I/O位置都可以通过 LD/LDS/LDD
与 ST/STS/STD 指令来访问,在 32 个通用工作寄存器和 I/O 之间传输数据。地址为 0x00
- 0x1F的I/O寄存器还可用SBI和CBI指令直接进行位寻址,而SBIS和SBIC则用来检查某
一位的值。更多内容请参见指令集。使用 IN 和 OUT 指令时地址必须在 0x00 - 0x3F 之
间。如果要象 SRAM 一样通过 LD 和 ST 指令访问 I/O 寄存器,相应的地址要加上 0x20。
ATmega64并行单元超过 64个,对于0x60 - 0xFF的扩展I/O空间,只能使用ST/STS/STD
与 LD/LDS/LDD 指令。在 ATmega103 兼容模式下,不存在扩展 I/O 空间。
为了与后续产品兼容,保留未用的未应写 "0",而保留的 I/O 寄存器则不应进行写操作。
一些状态标志位的清除是通过写 "1" 来实现的。要注意的是,与其他大多数 AVR 不同,
CBI 和 SBI 指令只能对某些特定的位进行操作,因而可以用于包含这些状态标志的寄存
器。 CBI 与 SBI 指令只对 0x00 到 0x1F 的寄存器有效。
I/O 和外设控制寄存器在后续其他章节进行介绍。
23
2490G–AVR–03/04
外部存储器接口
综述
由于外部存储器接口所提供的特性,此接口非常适合于与存储器器件互连,如外部 SRAM
和 Flash, LCD, A/D, D/A,等等。其主要特点为:
•
四个不同的等待状态设置 ( 包括无等待状态 )
•
不同的外部存储器可以设置不同的等待状态
•
地址高字节的位数可以有选择地确定
•
数据线具有总线保持功能以降低功耗 ( 可选 )
使能外部存储器 (XMEM) 时,可以使用专门的外部存储器引脚 ( 参见 P2Figure 1 ,
P69Table 27, P73Table 33 和 P81Table 45)。存储器配置如 Figure 11 所示。
Figure 11. 可分区选择的外部存储器 (1)
Memory Configuration B
Memory Configuration A
0x0000
0x0000
Internal Memory
Internal Memory
0x0FFF
0x1000
0x10FF
0x1100
Lower Sector
SRW01
SRW00
SRW10
SRL[2..0]
External Memory
(0-60K x 8)
External Memory
(0-60K x 8)
Upper Sector
SRW11
SRW10
0xFFFF
Note:
24
0xFFFF
1. ATmega64 的非 ATmega103 兼容模式:存储器配置 A
ATmega64 的 ATmega103 兼容模式:存储器配置 B
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
ATmega103 兼容性
使用外部存储器接口
两个外部存储器控制寄存器 (XMCRA 和 XMCRB) 都位于扩展的 I/O 空间。在 ATmega103
兼容模式下,这些寄存器无法使用,也就无法实现这些寄存器所定义的功能。但是由于这
些功能在 ATmega103 里并不存在,因此与 ATmega103 还是兼容的。 ATmega103 兼容
模式带来的限制为:
•
只有两种等待周期选项 (SRW1n = 0b00 和 SRW1n = 0b01)
•
分配给地址高字节的位数是固定的
•
外部存储器不能分区,不能有不同的等待周期
•
没有总线保持功能
•
RD、 WR 和 ALE 引脚只能为输出 (ATmega64 的端口 G)
接口包括:
•
AD7:0:多工的地址总线和数据总线
•
A15:8:高位地址总线 ( 位数可配置 )
•
ALE:地址锁存使能
•
RD:读锁存信号
•
WR:写使能信号
外部存储器接口控制位于 3 个寄存器当中, MCU 控制寄存器 – MCUCR、外部存储器控
制寄存器 A – XMCRA,以及外部存储器控制寄存器 B – XMCRB。
使能 XMEM 接口后,XMEM 接口数据方向寄存器按照接口要求配置,详见 P62“I/O 端口
” 。 XMEM 接口将自动检测当前访问的是内部存储器还是外部存储器。如果访问的是外部
存储器, XMEM 接口按照 Figure 13 ( 此图没有等待周期 ) 输出地址,数据和控制信号。
当 ALE 产生由高电平到低电平的变化时, AD7:0 出现有效的地址。数据传输过程中 ALE
保持为低。使能 XMEM 接口之后,即使访问内部存储器也会在地址线,数据线和 ALE 引
脚产生动作,但是 RD 和 WR 信号不会发生变化。禁止外部存储器接口之后,相关引脚就
可以使用正常的引脚数据方向设置了。要注意的是, XMEM 接口禁止后内部 SRAM 地址
以上的存储器不会映射为内部 SRAM。Figure 12 说明了当 G 为高时,如何利用一个锁存
器将外部 SRAM 连接到 AVR。
地址锁存要求
由于 XRAM 接口的工作速度很高,当系统的工作条件高于 8 MHz @ 4V 和 4 MHz @ 2.7V
时要注意小心选择地址锁存器。此时典型的老式 74HC 系列锁存器已经无法满足要求了。
XRAM接口与74AHC系列的锁存器相兼容。当然,其他满足时序要求的锁存器也是可以使
用的。地址锁存器的主要参数为 :
•
D 到 Q 的传输延迟 (tPD)
•
在 G 拉低之前的数据建立时间 (tSU)
•
G 拉低之后的数据 ( 地址 ) 保持时间 (tTH)
XRAM 接口的设计出发点是保证 G 拉低之后地址信号保持时间最少为 th = 5 ns。具体请参
考 Table 138~ P325Table 145 中的参数 tLAXX_LD/tLLAXX_ST。计算外部器件的访问时间要求
时必须考虑 D 到 Q 的传输延迟 tPD。而 G 拉低之前的数据建立时间 tSU 决不能大于地址有
效到 ALE 拉低的时间 (tAVLLC) 减去 PCB 的线路延迟时间 ( 与负载电容有关 )。
25
2490G–AVR–03/04
Figure 12. 与 AVR 连接的外部 SRAM
D[7:0]
AD7:0
D
ALE
G
AVR
A15:8
上拉和总线保持
Q
A[7:0]
SRAM
A[15:8]
RD
RD
WR
WR
PORTx 写 "1“ 时使能 AD7:0 的上拉电阻。为了减少睡眠时的功耗,建议在进入睡眠模式之
前对 PORTx 写 "0“ 以禁止上拉电阻。
XMEM 接口还提供了 AD7:0 的总线保持功能。这个功能可以通过 P31“ 外部寄存器控制寄
存器 B - XMCRB” 来控制。使能时总线保持器将保持 AD7:0 的前一个数据,同时 XMEM
接口使 AD7:0 总线处于三态。
时序
外部存储器器件有不同的时序要求。为了满足这些要求, ATmega64 XMEM 接口提供了
4 种不同的等待周期,如 Table 4 所示。在选择等待周期之前首先要考虑外部存储器器件的
时序要求。相对于 ATmega64 的信号建立要求,最重要的参数是存储器访问时间。外部
寄存器的访问时间为接收到片选 / 地址信号直到这个地址的数据出现在总线上的时间间
隔。这个访问时间不能大于 ALE 拉低到数据稳定的时间 ( 参见 Table 138~ P325Table 145
的 tLLRL+ tRLRH - tDVRH)。软件可以设置不同的等待周期。而且可以将外部存储器空间分为
两个区,每个区具有独立的等待周期。从而可以将两个具有不同时序要求的存储器器件同
时连接到 XMEM 接口。具体的 XMEM 接口时序请参见 Figure 159 ~ Figure 162 及 Table
138~ Table 145。
要注意 XMEM 接口是异步的,所有的波形都与内部系统时钟有关。由于内部时钟和外部
时钟 (XTAL1) 的相位差与温度和工作电压有关,因此 XMEM 接口不适合于同步操作。
26
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 13. 无等待状态的外部数据存储器访问周期 (1) (SRWn1=0, SRWn0=0)
T1
T2
T3
T4
System Clock (CLKCPU )
ALE
A15:8
Prev. Addr.
DA7:0
Prev. Data
Address
DA7:0 (XMBK = 0)
Prev. Data
Address
DA7:0 (XMBK = 1)
Prev. Data
XX
Write
Address
Data
WR
Address
Read
Data
Data
RD
Note:
1. SRWn1 = SRW11 ( 高地址存储器区 ) 或 SRW01 ( 低地址存储器区 ),SRWn0 = SRW10
( 高地址存储器区 ) 或 SRW00 ( 低地址存储器区 )。
T4 中的 ALE 脉冲仅在下一个指令访问 RAM( 内部的或是外部的 ) 时才会出现。
Figure 14. SRWn1 = 0 及 SRWn0 = 1(1) 时的外部数据存储器访问周期
T1
T2
T3
T4
T5
System Clock (CLKCPU )
ALE
A15:8
Prev. Addr.
DA7:0
Prev. Data
Address
DA7:0 (XMBK = 0)
Prev. Data
Address
DA7:0 (XMBK = 1)
Prev. Data
XX
Data
Write
Address
WR
Data
Read
Address
Data
RD
Note:
1. SRWn1 = SRW11 ( 高地址存储器区 ) 或 SRW01 ( 低地址存储器区 ),SRWn0 = SRW10
( 高地址存储器区 ) 或 SRW00 ( 低地址存储器区 )
T5 中的 ALE 脉冲仅在下一个指令访问 RAM( 内部的或是外部的 ) 时才会出现
27
2490G–AVR–03/04
Figure 15. SRWn1 = 1 及 SRWn0 = 0(1) 时的外部数据存储器访问周期
T1
T2
T3
T4
T5
T6
System Clock (CLKCPU )
ALE
A15:8
Prev. Addr.
DA7:0
Prev. Data
Address
DA7:0 (XMBK = 0)
Prev. Data
Address
DA7:0 (XMBK = 1)
Prev. Data
XX
Write
Address
Data
WR
Address
Read
Data
Data
RD
Note:
1. SRWn1 = SRW11 ( 高地址存储器区 ) 或 SRW01 ( 低地址存储器区 ),SRWn0 = SRW10
( 高地址存储器区 ) 或 SRW00 ( 低地址存储器区 )
T6 中的 ALE 脉冲仅在下一个指令访问 RAM( 内部的或是外部的 ) 时才会出现
Figure 16. SRWn1 = 1 及 SRWn0 = 1(1) 时的外部数据存储器访问周期
T1
T2
T3
T4
T5
T6
T7
System Clock (CLKCPU )
ALE
A15:8
Prev. Addr.
DA7:0
Prev. Data
Address XX
DA7:0 (XMBK = 0)
Prev. Data
Address
DA7:0 (XMBK = 1)
Prev. Data
Write
Address
Data
WR
Data
Read
Address
Data
RD
Note:
28
1. SRWn1 = SRW11 ( 高地址存储器区 ) 或 SRW01 ( 低地址存储器区 ),SRWn0 = SRW10
( 高地址存储器区 ) 或 SRW00 ( 低地址存储器区 )
T7 中的 ALE 脉冲仅在下一个指令访问 RAM( 内部的或是外部的 ) 时才会出现
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
XMEM 寄存器说明
MCU 控制寄存器- MCUCR
Bit
7
6
5
4
3
2
1
0
SRE
SRW10
SE
SM1
SM0
SM2
IVSEL
IVCE
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
MCUCR
• Bit 7 – SRE: 外部 SRAM/XMEM 使能
SRE 为 "1“ 时外部存储器接口使能。,引脚 AD7:0,A15:8,ALE,WR 和 RD 工作于第二功
能,且自动按照要求配置端口方向寄存器。 SRE 清零将使外部 SRAM 无效,相关端口可
以当作普通 I/O 口使用。
• Bit 6 – SRW10: 等待状态选择位
对于非 ATmega103 兼容模式,请参见下面的 SRWn 说明 (XMCRA 说明部分 )。对于
ATmega103兼容模式,SRW10写"1“将使能等待状态,并如Figure 14所示在读/写过程中
插入额外的一个时钟周期。
外部存储器控制寄存器 A -
XMCRA
Bit
7
6
5
4
3
2
1
0
–
SRL2
SRL1
SRL0
SRW01
SRW00
SRW11
–
读/写
R
R/W
R/W
R/W
R/W
R/W
R/W
R
初始值
0
0
0
0
0
0
0
0
XMCRA
• Bit 7 – Res: 保留
保留位,读操作返回值为零。在写数据时要写入 0 以保证与未来产品的兼容。
• Bit 6..4 – SRL2, SRL1, SRL0: 等待状态存储器区限制
对于不同的外部存储器地址可以配置不同的等待状态。外部存储器地址空间可以分为两
个区,而且可以具有独立的等待状态设置位。 SRL2, SRL1 和 SRL0 用来对存储器地址
空间进行分区,如 Table 3 和 Figure 11 所示。 SRL2, SRL1 和 SRL0 的缺省值为 0,即
整个外部存储器地址空间为一个大区。此时等待状态通过 SRW11 和 SRW10 设置。
29
2490G–AVR–03/04
Table 3. SRL2..0 不同设置对应的分区限制
分区限制
SRL2
SRL1
SRL0
0
0
0
低地址存储器区 = N/A
高地址存储器区 = 0x1100 - 0xFFFF
0
0
1
低地址存储器区 = 0x1100 - 0x1FFF
高地址存储器区 = 0x2000 - 0xFFFF
0
1
0
低地址存储器区 = 0x1100 - 0x3FFF
高地址存储器区 = 0x4000 - 0xFFFF
0
1
1
低地址存储器区 = 0x1100 - 0x5FFF
高地址存储器区 = 0x6000 - 0xFFFF
1
0
0
低地址存储器区 = 0x1100 - 0x7FFF
高地址存储器区 = 0x8000 - 0xFFFF
1
0
1
低地址存储器区 = 0x1100 - 0x9FFF
高地址存储器区 = 0xA000 - 0xFFFF
1
1
0
低地址存储器区 = 0x1100 - 0xBFFF
高地址存储器区 = 0xC000 - 0xFFFF
1
1
1
低地址存储器区 = 0x1100 - 0xDFFF
高地址存储器区 = 0xE000 - 0xFFFF
• Bit 1 and Bit 6 MCUCR – SRW11, SRW10: 高地址存储器区等待状态选择位
SRW11 和 SRW10 用来控制外部存储器高地址区等待状态的数目,如 Table 4 所示。
• Bit 3..2 – SRW01, SRW00: 低地址存储器区等待状态选择位
SRW01 和 SRW00 用来控制外部存储器低地址区等待状态的数目,如 Table 4 所示。
Table 4. 等待状态 (1)
等待状态
SRWn1
SRWn0
0
0
无等待周期
0
1
读 / 写操作插入一个等待周期
1
0
读 / 写操作插入两个等待周期
1
1
读 / 写操作插入两个等待周期。输出新地址之前还要插入一个等待周期
Note:
1. n = 0 或 1 ( 低 / 高地址存储器区 )
更进一步的信息请参见 Figures 13~Figures 16,以了解 SRW 如何影响时序。
• Bit 0 – Res: 保留
保留位,读操作返回值为零。在写数据时要写入 0 以保证与未来产品的兼容。
30
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
外部寄存器控制寄存器 B -
XMCRB
Bit
7
6
5
4
3
2
1
0
XMBK
–
–
–
–
XMM2
XMM1
XMM0
读/写
R/W
R
R
R
R
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
XMCRB
• Bit 7 – XMBK: 外部存储器总线保持功能使能
XMBK写"1“将使能AD7:0口线上的总线保持功能。当此功能使能后AD7:0将保持最后的数
据不变,即使 XMEM 接口将这些口线设置为三态。 XMBK 为零时总线保持功能禁止。
XMBK不受SRE的限制。因此即使禁止了XMEM接口,只要XMBK为"1“,总线保持功能这
样有效。
• Bit 6..3 – Res: 保留
保留位,读操作返回值为零。在写数据时要写入 0 以保证与未来产品的兼容。
• Bit 2..0 – XMM2, XMM1, XMM0: 外部存储器高位地址屏蔽
在缺省条件下,使能外部存储器之后所有的端口 C 引脚都被用作高位地址。如果系统不
需要全部的 60KB 外部存储器地址空间,端口 C 的某些引脚可以释放,用作普通的 I/O,
如 Table 5 所示。另外,如 P33“ 完全使用外部的 64KB 存储器 ” 说明的那样,可以利用
XMMn 来访问外部存储器所有 64KB 的位置。 .
Table 5. 使能外部存储器时将端口 C 的引脚释放,作为普通口线使用
外部存储器地址的位数
可以释放的端口引脚
0
8 ( 全部 60 KB 地址空间 )
无
0
1
7
PC7
0
1
0
6
PC7 - PC6
0
1
1
5
PC7 - PC5
1
0
0
4
PC7 - PC4
1
0
1
3
PC7 - PC3
1
1
0
2
PC7 - PC2
1
1
1
没有高位地址
端口 C 的全部引脚
XMM2
XMM1
XMM0
0
0
0
31
2490G–AVR–03/04
使用外部存储器小于 64 KB
如 Figure 11 所示,外部存储器映射到内部存储器之后,因此在缺省条件下 MCU 只能访
问 60KB 的外部存储器 ( 地址 0x0000 ~ 0x10FF 为内部存储器所保留 )。然而,当连接的
外部存储器小于 64 KB,如 32 KB,这些空间可通过对地址 0x8000 ~0x90FF 来访问。 由
于外部存储器地址位 A15 未与外部存储器连接,地址 0x8000~0x90FF 在外部存储器地址
为 0x0000~0x10FF。不推荐对 0x90FF 以上的地址定址,因为定址的外部存储器空间已
经被其他地址访问。在软件应用中,外部 32 KB 存储器地址为从 0x1100~0x90FF 的线性
32 KB 地址,见Figure 17。存储器配置 B参见 ATmega103 兼容模式,配置 A参见非兼容模
式。
当芯片设置为 ATmega103 兼容模式时,内部地址空间为 4,096 字节。这意味着外部存储
器的前 4,096 字节的访问地址为 0x8000~0x8FFF。在软件应用中,外部 32 KB 存储器地
址为从 0x1000~0x8FFF 的线性 32 KB 地址。
Figure 17. 32 KB 外部存储器的地址映射
Memory Configuration B
Memory Configuration A
AVR Memory Map
0x0000
External 32K SRAM
AVR Memory Map
0x0000
Internal Memory
0x10FF
0x1100
0x7FFF
0x8000
0x10FF
0x1100
External
Memory
0x90FF
0x9100
0x7FFF
0x0000
0x0FFF
0x1000
0x7FFF
0x8000
32
0x0000
Internal Memory
External
0x0FFF
0x1000
0x7FFF
Memory
0x8FFF
0x9000
(Unused)
0xFFFF
External 32K SRAM
(Unused)
0xFFFF
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
完全使用外部的 64KB 存储器
如 Figure 11 所示,外部存储器映射到内部存储器之后,因此在缺省条件下 MCU 只能访
问 60KB 的外部存储器 ( 地址 0x0000 ~ 0x10FF 为内部存储器所保留 )。然而,可以利用
屏蔽高位地址的方法来访问整个 64KB 的外部存储器。通过设置端口 C 输出 0x00,并释
放最高位,存储器接口就可以访问地址 0x0000 - 0x1FFF 了。请参见如下的例子。
汇编代码例程 (1)
; OFFSET 定义为 0x2000 以保证访问的是外部存储器
; 配置端口 C ( 地址的高字节 ) 输出 0x00,同时释放某些引脚
ldi
r16, 0xFF
out
DDRC, r16
ldi
r16, 0x00
out
PORTC, r16
; 释放 PC7:5
ldi
r16, (1<<XMM1)|(1<<XMM0)
sts
XMCRB, r16
; 写 0xAA 到外部存储器的 0x0001 地址
ldi
r16, 0xaa
sts
0x0001+OFFSET, r16
; 重新使能 PC7:5
ldi
r16, (0<<XMM1)|(0<<XMM0)
sts
XMCRB, r16
; 将 0x55 写入外部存储器地址 (OFFSET + 1)
ldi
r16, 0x55
sts
0x0001+OFFSET, r16
C 代码例程 (1)
#define OFFSET 0x2000
void XRAM_example(void)
{
unsigned char *p = (unsigned char *) (OFFSET + 1);
DDRC = 0xFF;
PORTC = 0x00;
XMCRB = (1<<XMM1) | (1<<XMM0);
*p = 0xaa;
XMCRB = 0x00;
*p = 0x55;
}
Note:
1. 本代码假定已经包含了合适的头文件
由于这个方法屏蔽了大多数的存储器,要小心使用。
33
2490G–AVR–03/04
系统时钟及其选项
时钟系统及其分布
Figure 18为AVR的主要时钟系统及其分布。这些时钟并不需要同时工作。为了降低功耗,
可以通过使用不同的睡眠模式来禁止无需工作的模块的时钟,如 P42“ 电源管理及睡眠模
式 ” 所示。
Figure 18. 时钟分布
Asynchronous
Timer/Counter
General I/O
Modules
ADC
CPU Core
RAM
Flash and
EEPROM
clkADC
clkI/O
clkCPU
AVR Clock
Control Unit
clkASY
clkFLASH
Reset Logic
Source Clock
Watchdog Timer
Watchdog Clock
Clock
Multiplexer
Timer/Counter
Oscillator
External RC
Oscillator
External Clock
Watchdog
Oscillator
Crystal
Oscillator
Low-frequency
Crystal Oscillator
Calibrated RC
Oscillator
CPU 时钟- clkCPU
CPU时钟与操作AVR内核的子系统相连,如通用工作寄存器文件、状态寄存器以及保存堆
栈指针的数据存储器。终止 CPU 时钟将使内核停止工作和计算。
I/O 时钟- clkI/O
I/O 时钟用于主要的 I/O 模块,如定时器 / 计数器、SPI 和 USART。I/O 时钟还用于外部中断
模块。但是有些外部中断由异步逻辑检测,因此即使 I/O 时钟停止了这些中断仍然可以得
到监控。此外,TWI 模块的地址识别功能在没有 clkI/O 的情况下也是异步实现的,使得这
个功能在任何睡眠模式下都可以正常工作。
Flash 时钟- clkFLASH
Flash 时钟控制 Flash 接口的操作。此时钟通常与 CPU 时钟是同步的。
异步定时器时钟- clkASY
异步定时器时钟允许异步定时器 / 计数器直接由外部 32 kHz 时钟晶体驱动,使得此定时
器 / 计数器即使在睡眠模式下仍然可以为系统提供一个实时时钟。
ADC 时钟- clkADC
ADC具有专门的时钟。这样可以在ADC工作的时候停止CPU和I/O时钟以降低数字电路产
生的噪声,从而提高 ADC 转换精度。
34
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
时钟源
芯片有如下几种通过熔丝位选择的时钟源。时钟输入到 AVR 时钟发生器,并通往其他合
适的模块。
Table 6. 时钟源选择 (1)
芯片时钟选项
CKSEL3..0
外部晶体 / 陶瓷振荡器
1111 - 1010
外部低频晶体
1001
外部 RC 振荡器
1000 - 0101
标定的内部 RC 振荡器
0100 - 0001
外部时钟
Note:
0000
1. 对于所有的熔丝位, “1” 表示未编程, “0” 代表已编程。
每个时钟源在后续部分单独介绍。当 CPU 自掉电模式或省电模式唤醒之后,被选择的时
钟源用来为启动过程定时,保证振荡器在开始执行指令之前进入稳定状态。当 CPU 从复
位开始工作时,还有额外的延迟时间以保证在开始正常工作之前电源达到稳定电平。看门
狗振荡器用来为自己的启动时间定时。看门狗溢出时间所对应的 WDT 振荡器周期数列于
Table 7。看门狗振荡器的频率与工作电压有关,具体请参见 P328“ATmega64 典型特性 –
初始数据 ” 。
Table 7. 看门狗振荡器周期数目
缺省时钟源
典型的溢出时间 (VCC = 5.0V)
典型的溢出时间 (VCC = 3.0V)
时钟周期数目
4.1 ms
4.3 ms
4K (4,096)
65 ms
69 ms
64K (65,536)
芯片出厂时 CKSEL = “0001”, SUT = “10”。这个缺省设置的时钟源是内部 RC 振荡器,
启动时间为最长。这种设置保证用户可以通过 ISP 或并行编程器得到所需的时钟源。
35
2490G–AVR–03/04
晶体振荡器
XTAL1 和 XTAL2 分别为用作片内振荡器的反向放大器的输入和输出,如 Figure 19 所示。
这个振荡器可以使用石英晶体,也可以使用陶瓷谐振器。熔丝位 CKOPT 用来选择这两种
放大器模式的其中之一。当 CKOPT 被编程时振荡器在输出引脚产生满幅度的振荡。这种
模式适合于噪声环境,以及需要通过 XTAL2 驱动第二个时钟缓冲器的情况。而且这种模
式的频率范围比较宽。当保持 CKOPT 为未编程状态时,振荡器的输出信号幅度比较小。
其优点是大大降低了功耗,但是频率范围比较窄,而且不能驱动其他时钟缓冲器。
对于谐振器, CKOPT 未编程时的最大频率为 8 MHz, CKOPT 编程时为 16 MHz。 C1
和 C2 的数值要一样,不管使用的是晶体还是谐振器。最佳的数值与使用的晶体或谐振器
有关,还与杂散电容和环境的电磁噪声有关。 Table 8 给出了针对晶体选择电容的一些指
南。对于陶瓷谐振器,应该使用厂商提供的数值。
Figure 19. 晶体振荡器连接图
C2
C1
XTAL2
XTAL1
GND
振荡器可以工作于三种不同的模式,每一种都有一个优化的频率范围。工作模式通过熔丝
位 CKSEL3..1 来选择,如 Table 8 所示。
Table 8. 晶体振荡器工作模式
CKOPT
CKSEL3..1
频率范围 (1)(MHz)
使用晶体时电容 C1 和 C2 的推荐范围
(pF)
1
101(2)
0.4 - 0.9
–
1
110
0.9 - 3.0
12 - 22
1
111
3.0 - 8.0
12 - 22
0
101, 110, 111
1.0 -
12 - 22
Notes:
1. 这些频率范围不是最终的数据。实际数据正在测试之中。
2. 此选项不适用于晶体,只能用于陶瓷谐振器。
如 Table 9 所示,熔丝位 CKSEL0 以及 SUT1..0 用于选择启动时间。
36
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 9. 晶体振荡器时钟选项对应的启动时间
CKSEL0
SUT1..0
掉电模式和省电模式
的启动时间
复位时的额外延迟
时间 (VCC = 5.0V)
0
00
258 CK(1)
4.1 ms
陶瓷谐振器,电源快速
上升
0
01
258 CK(1)
65 ms
陶瓷谐振器,电源缓慢
上升
0
10
1K CK(2)
–
0
11
1K CK(2)
4.1 ms
陶瓷谐振器,电源快速
上升
1
00
1K CK(2)
65 ms
陶瓷谐振器,电源缓慢
上升
1
01
16K CK
–
1
10
16K CK
4.1 ms
晶体振荡器,电源快速
上升
1
11
16K CK
65 ms
晶体振荡器,电源缓慢
上升
Notes:
低频晶体振荡器
推荐用法
陶瓷谐振器, BOD 使能
晶体振荡器, BOD 使能
1. 这些选项只能用于工作频率不太接近于最大频率,而且启动时的频率稳定性对于应用
而言不重要的情况。不适用于晶体。
2. 这些选项是为陶瓷谐振器设计的,可以保证启动时频率足够稳定。而且当工作频率不
太接近于最大频率,而且启动时的频率稳定性对于应用而言不重要时也可以适用于晶
体。
为了使用 32.768 kHz 钟表晶体作为器件的时钟源,必须将熔丝位 CKSEL 设置为 “1001”
以选择低频晶体振荡器。晶体的连接方式如 Figure 19 所示。通过对熔丝位 CKOPT 的编
程,用户可以使能 XTAL1 和 XTAL2 的内部电容,从而去除外部电容。内部电容的标称数
值为 36 pF。
选择了这个振荡器之后,启动时间由熔丝位 SUT 确定,如 Table 10 所示。
Table 10. 低频晶体振荡器的启动时间
SUT1..0
复位时的额外延迟时
间 (VCC = 5.0V)
推荐用法
(1)
4.1 ms
电源快速上升,或是 BOD 使能
01
(1)
1K CK
65 ms
电源缓慢上升
10
32K CK
65 ms
启动时频率已经稳定
00
11
Note:
外部 RC 振荡器
掉电模式和省电模
式的启动时间
1K CK
保留
1. 这些选项只能用于启动时的频率稳定性对应用而言不重要的情况。
对于时间不敏感的应用可以使用 Figure 20 的外部 RC 振荡器。频率可以通过方程 f =
1/(3RC) 进行粗略地估计。电容 C 至少要 22 pF。通过编程熔丝位 CKOPT,用户可以使能
XTAL1和GND之间的片内 36 pF电容,从而无需外部电容。若想获取有关振荡器如何工作
以及如何选择 R 和 C 的具体信息,请参考外部 RC 振荡器应用手册。
37
2490G–AVR–03/04
Figure 20. 外部 RC 配置
VCC
NC
R
XTAL2
XTAL1
C
GND
振荡器可以工作于四个不同的模式,每个模式有自己的优化频率范围。工作模式通过熔丝
位 CKSEL3..0 选取,如 Table 11 所示。
Table 11. 外部 RC 振荡器工作模式
CKSEL3..0
频率范围 (MHz)
0101
- 0.9
0110
0.9 - 3.0
0111
3.0 - 8.0
1000
8.0 - 12.0
选择了这个振荡器之后,启动时间由熔丝位 SUT 确定,如 Table 12 所示。
Table 12. 外部 RC 振荡器的启动时间
SUT1..0
掉电模式和省电模式
的启动时间
复位时的额外延迟
时间 (VCC = 5.0V)
推荐用法
00
18 CK
–
BOD 使能
01
18 CK
4.1 ms
电源快速上升
10
18 CK
65 ms
电源缓慢上升
11
(1)
4.1 ms
电源快速上升,或是 BOD 使能
Note:
38
6 CK
1. 这些选项只能用于工作频率不太接近于最大频率时的情况。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
标定的片内 RC 振荡器
标定的片内 RC 振荡器提供了固定的 1.0、 2.0、 4.0 或 8.0 MHz 的时钟。这些频率都是
5V、 25°C 下的标称数值。这个时钟也可以作为系统时钟,只要按照 Table 13 对熔丝位
CKSEL进行编程即可。选择这个时钟(此时不能对CKOPT进行编程)之后就无需外部器件
了。复位时硬件将标定字节加载到 OSCCAL 寄存器,自动完成对 RC 振荡器的标定。在
5V, 25°C 和频率为 1.0 MHz 时,这种标定可以提供标称频率 ± 3% 的精度;使用
www.atmel.com/avr 中所给出的方法,可在任何电压、任何温度下,使精度达到 ± 1% 。当
使用这个振荡器作为系统时钟时,看门狗仍然使用自己的看门狗定时器作为溢出复位的
依据。更多的有关标定数据的信息请参见 P284“ 标定字节 ” 。
Table 13. 片内标定的 RC 振荡器工作模式
CKSEL3..0
标称频率 (MHz)
0001(1)
1.0
0010
2.0
0011
4.0
0100
8.0
1. 出厂时的设置。
Note:
选择了这个振荡器之后,启动时间由熔丝位 SUT 确定,如 Table 14 所示。 XTAL1 和
XTAL2 要保持为空 (NC)。
Table 14. 内部标定 RC 振荡器的启动时间
SUT1..0
掉电模式和省电模式的启动
时间
复位时的额外延迟时间
(VCC = 5.0V)
推荐用法
00
6 CK
–
BOD 使能
01
6 CK
4.1 ms
电源快速上升
6 CK
65 ms
电源缓慢上升
(1)
10
保留
11
Note:
振荡器标定寄存器- OSCCAL(1)
Bit
读/写
1. 出厂时的设置。
7
6
5
4
3
2
1
0
CAL7
CAL6
CAL5
CAL4
CAL3
CAL2
CAL1
CAL0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
Note:
OSCCAL
标定数据
1. ATmega103 兼容模式没有 OSCCAL 寄存器。
• Bits 7..0 – CAL7..0: 振荡器标定数据
将标定数据写入这个地址可以对内部振荡器进行调节以消除由于生产工艺所带来的振荡
器频率偏差。复位时 1 MHz 的标定数据 ( 标识数据的高字节,地址为 0x00) 自动加载到
OSCCAL 寄存器。如果需要内部 RC 振荡器工作于其他频率,标定数据必须人工加载:首
先通过编程器读取标识数据,然后将标定数据保存到 Flash 或 EEPROM 之中。这些数据
可以通过软件读取,然后加载到 OSCCAL 寄存器。当 OSCCAL 为零时振荡器以最低频
率工作。当对其写如不为零的数据时内部振荡器的频率将增长。写入 0xFF 即得到最高频
率。标定的振荡器用来为访问 EEPROM 和 Flash 定时。有写 EEPROM 和 Flash 的操作
39
2490G–AVR–03/04
时不要将频率标定到超过标称频率的 10%,否则写操作有可能失败。要注意振荡器只对
1.0、 2.0、 4.0 和 8.0 MHz 这四种频率进行了标定,其他频率则无法保证,见 Table 15。
Table 15. 内部 RC 振荡器频率范围
外部时钟
OSCCAL 数值
最小频率,标称频率的百分比 (%)
最大频率,标称频率的百分比 (%)
0x00
50
100
0x7F
75
150
0xFF
100
200
为了从外部时钟源驱动芯片, XTAL1 必须如 Figure 21 所示的进行连接。同时,熔丝位
CKSEL必须编程为“0000”。若熔丝位CKOPT也被编程,用户就可以使用内部的XTAL1和
GND 之间的 36 pF 电容。
Figure 21. 外部时钟驱动配置图
EXTERNAL
CLOCK
SIGNAL
选择了这个振荡器之后,启动时间由熔丝位 SUT 确定,如 Table 16 所示。
Table 16. 外部时钟的启动时间
SUT1..0
掉电模式和省电模式的启动
时间
复位时的额外延迟时间
(VCC = 5.0V)
推荐用法
00
6 CK
–
BOD 使能
01
6 CK
4.1 ms
电源快速上升
10
6 CK
65 ms
电源缓慢上升
11
保留
为了保证 MCU 能够稳定工作,不能突然改变外部时钟源的振荡频率。工作频率突变超过
2% 将会产生异常现象。应该在 MCU 保持复位状态时改变外部时钟的振荡频率。
40
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
定时器 / 计时器振荡器
对于拥有定时器 / 振荡器引脚 (TOSC1 和 TOSC2) 的 AVR 微处理器,晶体可以直接与这
两个引脚连接,无需外部电容。此振荡器针对 32.768 kHz 的钟表晶体作了优化。不建议
在 TOSC1 引脚输入振荡信号。
XTAL 分频控制寄存器- XDIV
XTAL 分频控制寄存器用于源时钟的分频,分频范围为 2 - 129。这个特性可以用来降低功
耗。
Bit
7
6
5
4
3
2
1
0
XDIVEN
XDIV6
XDIV5
XDIV4
XDIV3
XDIV2
XDIV1
XDIV0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
XDIV
• Bit 7 – XDIVEN: XTAL 分频使能
XDIVEN 为 "1“ 时 CPU 和其他外设的时钟频率 (clkI/O、clkADC、clkCPU、clkFLASH) 以 XDIV6
- XDIV0 确定的数值为因子进行分频。这一位可以在运行的过程当中进行修改。
• Bits 6..0 – XDIV6..XDIV0: XTAL 分频选择位 6 - 0
XDIV6 - XDIV0 定义了系统使用的分频因子。假定其数值以 d 表示,分频之后的 CPU 和其
他外设的时钟频率 fCLK 计算公式为:
Source clock
f CLK = ---------------------------------129 – d
只有在XDIVEN为零时才可以修改这些数据。对XDIVEN写"1“时,同时写入XDIV6..XDIV0
的数据立即生效。否则这些数据无效。由于分频器分频的是 输入到 MCU 的主时钟,外设
的时钟同时也被分频。
Note:
系统时钟被分频时不应该使用定时器/计数器0。因为它同时用作异步定时器/计数器。即使
它工作于同步模式,其时钟也是不会被分频的。若使用这个定时器 / 计数器,后果是中断
可能丢失,访问其定时器也可能失败。
41
2490G–AVR–03/04
电源管理及睡眠模式
睡眠模式可以使应用程序关闭 MCU 中没有使用的模块,从而降低功耗。 AVR 具有不同
的睡眠模式,允许用户根据自己的应用要求实施剪裁。
进入睡眠模式的条件是置位寄存器 MCUCR 的 SE,然后执行 SLEEP 指令。具体哪一种
模式 ( 空闲模式、ADC 噪声抑制模式、掉电模式、省电模式、Standby 模式和扩展 Standby
模式 ) 由 MCUCR 的 SM2、 SM1 和 SM0 决定,如 Table 17 所示。使能的中断可以将进
入睡眠模式的 MCU 唤醒。经过启动时间,外加 4 个时钟周期后, MCU 就可以运行中断
例程了。然后返回到 SLEEP 的下一条指令。唤醒时不会改变寄存器文件和 SRAM 的内
容。如果在睡眠过程中发生了复位,则 MCU 唤醒后从中断向量开始执行。
P34Figure 18 介绍了 ATmega64 不同的时钟系统及其分布。此图在选择合适的睡眠模式
时非常有用。
MCU 控制寄存器- MCUCR
MCU 控制寄存器包含了电源管理的控制位。
Bit
7
6
5
4
3
2
1
0
SRE
SRW10
SE
SM1
SM0
SM2
IVSEL
IVCE
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
MCUCR
• Bit 5 – SE: 睡眠使能
为了使 MCU 在执行 SLEEP 指令后进入睡眠模式, SE 必须置位。为了确保进入睡眠模
式是程序员的有意行为,建议仅在 SLEEP 指令的前一条指令置位 SE。一旦唤醒立即清
除 SE。
• Bits 4..2 – SM2..0: 睡眠模式选择位
如 Table 17 所示,这些位用于选择具体的睡眠模式。
Table 17. 睡眠模式选择
Note:
42
SM2
SM1
SM0
睡眠模式
0
0
0
空闲模式
0
0
1
ADC 噪声抑制模式
0
1
0
掉电模式
0
1
1
省电模式
1
0
0
保留
1
0
1
保留
1
1
0
Standby 模式 (1)
1
1
1
扩展的 Standby 模式 (1)
1. 仅在使用外部晶体或谐振器时 Standby 模式和扩展的 Standby 模式才可用。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
空闲模式
当 SM2..0 为 000 时, SLEEP 指令将使 MCU 进入空闲模式。在此模式下, CPU 停止运
行,而 SPI、 USART、模拟比较器、 ADC、两线接口、定时器 / 计数器、看门狗和中断
系统继续工作。这个睡眠模式只停止了 clkCPU 和 clkFLASH,其他时钟则继续工作。
内外部中断都可以唤醒 MCU。如果不需要从模拟比较器中断唤醒 MCU,为了减少功耗,
可以切断比较器的电源。方法是置位模拟比较器控制和状态寄存器 ACSR 的位 ACD。如
果 ADC 使能,进入此模式后将自动启动一次转换。
ADC 噪声抑制模式
当 SM2..0 为 001 时, SLEEP 指令将使 MCU 进入噪声抑制模式。在此模式下, CPU 停
止运行,而 ADC、外部中断、两线接口地址配置、定时器 / 计数器 0 和看门狗继续工作。
这个睡眠模式只停止了 clkI/O、 clkCPU 和 clkFLASH,其他时钟则继续工作。
此模式提高了 ADC 的噪声环境,使得转换精度更高。 ADC 使能的时候,进入此模式将
自动启动一次 AD 转换。 ADC 转换结束中断、外部复位、看门狗复位、 BOD 复位、两线
接口地址匹配中断、定时器 / 计数器 0 中断、 SPM/EEPROM 准备好中断、外部中断
INT7:4,或外部中断 INT3:0 可以将 MCU 从 ADC 噪声抑制模式唤醒。
掉电模式
当 SM2..0 为 010 时, SLEEP 指令将使 MCU 进入掉电模式。在此模式下,外部晶体停
振,而外部中断、两线接口地址匹配及看门狗 (如果使能的话)继续工作。只有外部复
位、看门狗复位、 BOD 复位、两线接口地址匹配中断、外部电平中断 INT7:4,或外部中
断 INT3:0 可以使 MCU 脱离掉电模式。这个睡眠模式停止了所有的时钟,只有异步模块
可以继续工作。
当使用外部电平中断方式将 MCU 从掉电模式唤醒时,必须保持外部电平一定的时间。具
体请参见 P86“ 外部中断 ” 。
从施加掉电唤醒条件到真正唤醒有一个延迟时间,此时间用于时钟重新启动并稳定下来。
唤醒周期与由熔丝位 CKSEL 定义的复位周期是一样的,如 P35“ 时钟源 ” 。
省电模式
当 SM2..0 为 011 时, SLEEP 指令将使 MCU 进入省电模式。这一模式与掉电模式只有
一点不同:
如果定时器 / 计数器 0 为异步驱动,即寄存器 ASSR 的 AS0 置位,则定时器 / 计数器 0 在
睡眠时继续运行。除了掉电模式的唤醒方式,定时器 / 计数器 0 的溢出中断和比较匹配中
断也可以将 MCU 从休眠方式唤醒,只要 TIMSK 使能了这些中断,而且 SREG 的全局中
断使能位 I 置位。
如果异步定时器不是异步驱动的,建议使用掉电模式,而不是省电模式。因为在省电模式
下,若 AS0 为 0,则 MCU 唤醒后异步定时器的寄存器数值是没有定义的。
这个睡眠模式停止了除 clkASY 以外所有的时钟,只有异步模块可以继续工作。
Standby 模式
当 SM2..0 为 110 时, SLEEP 指令将使 MCU 进入 Standby 模式。这一模式与掉电模式
唯一的不同之处在于振荡器继续工作。其唤醒时间只需要 6 个时钟周期。
43
2490G–AVR–03/04
扩展 Standby 模式
当 SM2..0 为 111 时, SLEEP 指令将使 MCU 进入扩展的 Standby 模式。这一模式与省
掉电模式唯一的不同之处在于振荡器继续工作。其唤醒时间只需要 6 个时钟周期。
Table 18. 在不同睡眠模式下活动的时钟以及唤醒源
工作的时钟
睡眠模式
clkCPU
空闲模式
clkFLASH
振荡器
唤醒源
使能的
定时器
时钟
IN
T7:
0
TWI 地
址匹配
定时器
0
SPM/E2P
ROM准备
好
A
D
C
其他
I/O
X
clkIO
clkADC
clkASY
使能的
主时钟
X
X
X
X
X(2)
X
X
X
X
X
X
X
X
X(2)
X(3)
X
X
X
X
X(3)
X
(3)
X
X
X(3)
X
X(3)
X
ADC 噪声
抑制模式
掉电模式
省电模式
(2)
扩展的
Standby模
式 (1)
44
X
X
Standby模
式 (1)
Notes:
(2)
X
X(2)
X
X(2)
X(2)
X(2)
1. 时钟源为外部晶体或谐振器
2. ASSR 的 AS0 置位
3. INT3:0 或电平中断 INT7:4
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
最小化功耗
试图降低 AVR 控制系统的功耗时需要考虑几个问题。一般来说,要尽可能利用睡眠模式,
并且使尽可能少的模块继续工作。不需要的功能必须禁止。下面的模块需要特殊考虑以达
到尽可能低的功耗。
模数转换器
使能时, ADC 在睡眠模式下继续工作。为了降低功耗,在进入睡眠模式之前需要禁止
ADC。重新启动后的第一次转换为扩展的转换。具体请参照 P222“ 模数转换器 ” 。
模拟比较器
在空闲模式时,如果没有使用模拟比较器,可以将其关闭。在 ADC 噪声抑制模式下也是
如此。在其他睡眠模式模拟比较器是自动关闭的。如果模拟比较器使用了内部电压基准
源,则不论在什么睡眠模式下都需要关闭它。否则内部电压基准源将一直使能。请参见
P219“ 模拟比较器 ” 以了解如何配置模拟比较器。
掉电检测器
如果没有使用掉电检测器BOD,这个模块也可以关闭。如果编程熔丝位BODEN使能BOD
功能,它将在各种睡眠模式下继续工作,从而消耗电流。在深层次的睡眠模式下,这个电
流将占总电流的很大比重。请参看 P45“ 掉电检测器 ” 以了解如何配置 BOD。
片内基准电压
当使用 BOD、模拟比较器和 ADC 时可能需要内部电压基准源。若这些模块都禁止了,则
基准源也可以禁止。重新使能后用户必须等待基准源稳定之后才可以使用。如果基准源在
睡眠过程中是使能的,其输出立即可以使用。请参见 P52“ 片内基准电压 ” 以了解基准源
启动时间的细节。
看门狗定时器
如果应用没有利用看门狗,这个模块就可以关闭。若使能,则在任何睡眠模式下都持续工
作,从而消耗电流。在深层次的睡眠模式下,这个电流将占总电流的很大比重。请参看
P52“ 看门狗定时器 ” 以了解如何配置看门狗定时器。
端口引脚
进入睡眠模式时,所有的端口引脚都应该配置为只消耗最小的功耗。最重要的是避免驱动
电阻性负载。在睡眠模式下 I/O 时钟 clkI/O 和 ADC 时钟 clkADC 都被停止了,输入缓冲器
也禁止了。从而保证输入电路不会消耗电流。某些输入逻辑是使能的,用来检测唤醒条
件。具体的引脚请参见 P66“ 数字输入使能和睡眠模式 ” 。此时输入不能悬空,信号电平
也不应该接近 VCC/2,否则输入缓冲器会消耗过多的电流。
45
2490G–AVR–03/04
JTAG 接口与片上调试系统
如果通过熔丝位 OCDEN 使能了片上调试系统,当芯片进入掉电或省电模式时主时钟保持
运行。在休眠模式中这个电流占总电流的很大比重。下面有三种替代方法:
•
禁用 OCDEN
•
禁用 JTAGEN
•
置位 MCUCSR 的 JTD
当 JTAG 接口使能而 JTAG TAP 控制器没有进行数据交换时,引脚 TDO 将悬空。如果与
TDO 引脚连接的硬件电路没有上拉电阻,功耗将增加。器件的引脚 TDI 包含一个上拉电
阻,因此在扫描链中无需为下一个芯片的 TDO 引脚设置上拉电阻。通过置位 MCUCSR
寄存器的 JTD 或不对 JTAG 熔丝位编程可以禁止 JTAG 接口。
46
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
系统控制和复位
复位 AVR
复位时所有的 I/O 寄存器都被设置为初始值,程序从复位向量处开始执行。复位向量处的
指令必须是绝对跳转 JMP 指令,以使程序跳转到复位处理例程。如果程序永远不会使能
中断,则中断向量可以由一般的程序代码所覆盖。 Figure 22 复位逻辑的电路图。 Table
19 则定义了复位电路的电气参数。
复位源生效时 I/O 端口立即复位为初始值,不需要任何时钟的辅助。
当所有的复位信号消失之后,延迟计数器被激活,从而延长了内部复位,并使得在 MCU
正常工作之前电源达到稳定的电平。延迟计数器的溢出时间通过熔丝位 CKSEL 由用户设
定。延迟时间的选择请参见 P35“ 时钟源 ” 。
复位源
ATmega64 有 5 个复位源:
•
上电复位。当电源电压低于上电复位门限 (VPOT) 时, MCU 复位。
•
外部复位。当引脚 RESET 上的低电平持续时间大于最小脉冲宽度时 MCU 复位。
•
看门狗复位。当看门狗使能并且看门狗定时器超时时复位发生。
•
掉电检测复位。当掉电检测复位功能使能,切电源电压低于掉电检测复位门限
(VBOT) 时 MCU 即复位。
•
JTAG AVR 复位:当复位寄存器为 1 时 MCU 即复位。参见 P246“IEEE 1149.1 (JTAG)
边界扫描 ” 。
Figure 22. 复位逻辑
DATA BUS
D
Q
L
Q
MCU Control and Status
Register (MCUCSR)
PORF
BORF
EXTRF
WDRF
JTRF
PEN
Pull-up Resistor
Power-On Reset
Circuit
Brown-Out
Reset Circuit
BODEN
BODLEVEL
Pull-up Resistor
SPIKE
FILTER
JTAG Reset
Register
Reset Circuit
COUNTER RESET
RESET
Watchdog
Timer
Watchdog
Oscillator
Clock
Generator
CK
Delay Counters
TIMEOUT
CKSEL[3:0]
SUT[1:0]
47
2490G–AVR–03/04
Table 19. 复位特性
符号
最大值
单位
上电复位门限电压 ( 上升
沿)
1.4
2.3
V
上电复位门限电压 ( 下降
沿 )(1)
1.3
2.3
V
0.85 VCC
V
参数
VPOT
条件
VRST
RESET 门限电压
tRST
RESET 最小脉冲宽度
50
(2)
tBOD
触发掉电检测复位的低电
平的最小持续时间
VHYST
掉电检测器的容限
Notes:
最小值
0.2 VCC
掉电检测复位门限电压
VBOT
上电复位
典
型
值
ns
BODLEVEL = 1
2.5
2.7
3.2
BODLEVEL = 0
3.7
4.0
4.5
V
BODLEVEL = 1
2
µs
BODLEVEL = 0
2
µs
120
mV
1. 电压下降时,只有电压低于 VPOT 时复位才会发生。
2. 一些器件的 VBOT 可能比标称的最小工作电压还要低。这些器件在生产测试过程中进行
了 VCC = VBOT 的测试,保证在 VCC 下降到处理器无法正常工作之前产生掉电检测复
位。 ATmega64L 的测试条件为 BODLEVEL=1, ATmega64 的测试条件为
BODLEVEL=0。 BODLEVEL=1 不适用于 ATmega64。
上电复位 (POR) 脉冲由片内检测电路产生。检测电平列于 Table 19。 POR 在 VCC 低于
检测电平时产生。 POR 电路可以用来触发启动复位,或者用来检测电源故障。
POR 电路保证器件在上电时复位。VCC 达到上电门限电压后触发延迟计数器。在计数器溢
出之前器件一直保持为复位状态。当 VCC 下降时,只要低于检测门限, RESET 信号立即
生效。
Figure 23. MCU 启动过程, RESET 连接到 VCC
VCC
RESET
TIME-OUT
VPOT
VRST
tTOUT
INTERNAL
RESET
48
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 24. MCU 启动过程, RESET 由外电路控制
VCC
RESET
TIME-OUT
VPOT
VRST
tTOUT
INTERNAL
RESET
49
2490G–AVR–03/04
外部复位
外部复位由外加于 RESET 引脚的低电平产生。当复位低电平持续时间大于最小脉冲宽度
时 ( 参见 Table 19) 即触发复位过程,即使此时并没有时钟信号在运行。当外加信号达到
复位门限电压 VRST( 上升沿 ) 时, tTOUT 延时周期开始。延时结束后 MCU 即启动。
Figure 25. 工作过程中发生外部复位
CC
掉电检测复位
ATmega64具有片内BOD(Brown-out Detection)电路,通过与固定的触发电平的对比来检
测工作过程中 VCC 的变化。此触发电平可以通过设置熔丝位 BODLEVEL 来设定 BOD 电
平为 2.7V (BODLEVEL 不编程 ) 或 4.0V (BODLEVEL 被编程 )。触发电平还具有迟滞功
能以消除电源尖峰的影响。这个迟滞功能可以解释为 VBOT+ = VBOT + VHYST/2 以及 VBOT= VBOT - VHYST/2。
BOD 电路的开关由熔丝位BODEN控制。当BOD使能后(BODEN被编程),一旦VCC下降到
触发电平以下 (VBOT-, Figure 26), BOD 复位立即被激发。当 VCC 上升到触发电平以上
时(VBOT+,Figure 26),延时计数器开始计数,一旦超过溢出时间tTOUT,MCU即恢复工作。
如果 VCC 一直低于触发电平并保持如 Table 19 所示的时间 tBOD, BOD 电路将只检测电
压跌落。
Figure 26. 工作过程中发生掉电检测复位
VCC
VBOT-
VBOT+
RESET
TIME-OUT
tTOUT
INTERNAL
RESET
看门狗复位
50
看门狗定时器溢出时将产生持续时间为 1 个 CK 周期的复位脉冲。在脉冲的下降沿,延时
定时器开始对 tTOUT 记数。请参见后文以了解看门狗定时器的具体操作过程。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 27. 工作过程中发生看门狗复位
CC
CK
MCU 控制和状态寄存器-
MCUCSR(1)
MCU 控制和状态寄存器提供了有关引起 MCU 复位的复位源的信息。
Bit
7
6
5
4
3
2
1
0
JTD
–
–
JTRF
WDRF
BORF
EXTRF
PORF
读/写
R/W
R
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
Note:
MCUCSR
参见各个位的说明
1. 在 ATmega103 兼容模式下只有 EXTRF 和 PORF 存在。
• Bit 4 – JTRF: JTAG 复位标志
通过 JTAG 指令 AVR_RESET 可以使 JTAG 复位寄存器置位,并引发 MCU 复位,并使
JTRF 置位。上电复位将使其清零,也可以通过写 ”0” 来清除。
• Bit 3 – WDRF: 看门狗复位标志
看门狗复位发生时置位。上电复位将使其清零,也可以通过写 ”0” 来清除。
• Bit 2 – BORF: 掉电检测复位标志
掉电检测复位发生时置位。上电复位将使其清零,也可以通过写 ”0” 来清除。
• Bit 1 – EXTRF: 外部复位标志
外部复位发生时置位。上电复位将使其清零,也可以通过写 ”0” 来清除。
51
2490G–AVR–03/04
• Bit 0 – PORF: 上电复位标志
上电复位发生时置位。只能通过写 ”0” 来清除。
为了使用这些复位标志来识别复位条件,用户应该尽早读取此寄存器的数据,然后将其复
位。如果在其他复位发生之前将此寄存器复位,则后续复位源可以通过检查复位标志来了
解。
片内基准电压
ATmega64 具有片内能隙基准源,用于掉电检测,或者是作为模拟比较器或 ADC 的输入。
ADC 的 2.56V 基准电压由此片内能隙基准源产生。
基准电压使能信号和启动时间
电压基准的启动时间可能影响其工作方式。启动时间列于 Table 20。为了降低功耗,可以
控制基准源仅在如下情况打开:
1. BOD 使能 ( 熔丝位 BODEN 被编程 )
2. 能隙基准源连接到模拟比较器 (ACSR 寄存器的 ACBG 置位 )
3. ADC 使能
因此,当 BOD 被禁止时,置位 ACBG 或使能 ADC 后要启动基准源。为了降低掉电模式
的功耗,用户可以禁止上述三种条件,并在进入掉电模式之前关闭基准源。
Table 20. 内部电压基准源的特性
看门狗定时器
符号
参数
最小
值
典型
值
最大
值
单位
VBG
能隙基准源电压
1.15
1.23
1.40
V
tBG
能隙基准源启动时间
40
70
µs
IBG
能隙基准源功耗
10
µA
看门狗定时器由独立的 1 Mhz 片内振荡器驱动。这是 VCC = 5V 时的典型值。请参见特性
数据以了解其他 VCC 电平下的典型值。通过设置看门狗定时器的预分频器可以调节看门狗
复位的时间间隔,如 P54Table 22 所示。看门狗复位指令 WDR 用来复位看门狗定时器。
此外,禁止看门狗定时器或发生复位时定时器也被复位。复位时间有 8 个选项。如果没有
及时复位定时器,一旦时间超过复位周期, ATmega64 就复位,并执行复位向量指向的
程序。具体的看门狗复位时序见 P50。
为了防止无意之间禁止看门狗定时器或改变了复位时间,根据熔丝位 M103C 和 WDTON
芯片提供了 3 个不同的保护级别,如 Table 21. 所示。安全级别 0 相应于 ATmega103 的
设置。使能看门狗定时器则没有限制。请参考 P56“ 改变看门狗定时器配置的时间序列 ” 。
52
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 21. WDT 配置表
WDT 初始
状态
如何禁止 WDT
如何改变复位
间隔时间
1
禁止
时间序列
时间序列
已编程
2
使能
总是使能
时间序列
已编程
未编程
0
禁止
时间序列
没有限制
已编程
已编程
2
使能
总是使能
时间序列
M103C
WDTON
未编程
未编程
未编程
安全
级别
Figure 28. 看门狗定时器
WATCHDOG
OSCILLATOR
看门狗定时器控制寄存器-
WDTCR
Bit
7
6
5
4
3
2
1
0
–
–
–
WDCE
WDE
WDP2
WDP1
WDP0
读/写
R
R
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
WDTCR
• Bits 7..5 – Res: 保留
保留位,读操作返回值为零。
• Bit 4 – WDCE: 看门狗修改使能
清零 WDE 时必须先置位 WDCE,否则不能禁止看门狗。一旦置位,硬件将在紧接的 4 个
时钟周期之后将其清零。请参考有关 WDE 的说明来禁止看门狗。工作于安全级别 1 和 2
时也必须置位 WDCE 以修改预分频器的数据,如 P56 “ 改变看门狗定时器配置的时间序
列 ” 所示。
• Bit 3 – WDE: 看门狗使能
WDE为"1“时,看门狗使能,否则看门狗将被禁止。只有在WDCE为"1“时WDE才能清零。
以下为关闭看门狗的步骤:
1. 在同一个指令内对 WDCE 和 WDE 写 "1“,即使 WDE 已经为 "1“。
2. 在紧接的 4 个时钟周期之内对 WDE 写 "0”。
工作于安全级别 2 时是永远无法禁止看门狗定时器的。参见 P56 “ 改变看门狗定时器配置
的时间序列 ” 。
53
2490G–AVR–03/04
• Bits 2..0 – WDP2, WDP1, WDP0: 看门狗定时器预分频器 2, 1, 和 0
WDP2、 WDP1 和 WDP0 决定看门狗定时器的预分频器,如 Table 22 所示。
Table 22. 看门狗定时器预分频器选项
54
WDP2
WDP1
WDP0
WDT 振荡器周期
VCC = 3.0V 时典型
的溢出周期
VCC = 5.0V 时典型
的溢出周期
0
0
0
16K (16,384)
17.1 ms
16.3 ms
0
0
1
32K (32,768)
34.3 ms
32.5 ms
0
1
0
64K (65,536)
68.5 ms
65 ms
0
1
1
128K (131,072)
0.14 s
0.13 s
1
0
0
256K (262,144)
0.27 s
0.26 s
1
0
1
512K (524,288)
0.55 s
0.52 s
1
1
0
1,024K (1,048,576)
1.1 s
1.0 s
1
1
1
2,048K (2,097,152)
2.2 s
2.1 s
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
下面的例子分别用汇编和 C 实现了关闭 WDT 的操作。在此假定中断处于用户控制之下 (
比如禁止全局中断 ) ,因而在执行下面程序时中断不会发生。
汇编代码例程
WDT_off:
; 置位 WDCE 和 WDE
ldi
r16, (1<<WDCE)|(1<<WDE)
out
WDTCR, r16
; 关闭 WDT
ldi
r16, (0<<WDE)
out
WDTCR, r16
ret
C 代码例程
void WDT_off(void)
{
/* 置位 WDCE 和 WDE */
WDTCR = (1<<WDCE) | (1<<WDE);
/* 关闭 WDT */
WDTCR = 0x00;
}
55
2490G–AVR–03/04
改变看门狗定时器配置的时 改变配置的序列根据不同的安全级别略有不同。
间序列
安全级别 0
这个模式与 ATmega103 的看门狗操作相兼容。看门狗的初始状态是禁止的,可以没有限
制地通过置位 WDE 来使能它,以及改变定时器溢出周期。禁止看门狗定时器时则需要遵
守有关 WDE 的说明。
安全级别 1
在这个模式下,看门狗定时器的初始状态是禁止的,可以没有限制地通过置位 WDE 来使
能它。改变定时器溢出周期及禁止 ( 已经使能的 ) 看门狗定时器时需要执行一个特定的时
间序列:
1. 在同一个指令内对 WDCE 和 WDE 写 "1“,即使 WDE 已经为 "1“。
2. 在紧接的 4 个时钟周期之内同时对 WDE 写 "0”,以及为 WDP 写入合适的数据,而
WDCE 则写 "0”。
安全级别 2
在这个模式下,看门狗定时器总是使能的, WDE 的读返回值为 "1”。 改变定时器溢出周
期需要执行一个特定的时间序列:
1. 在同一个指令内对WDCE和WDE写"1“。虽然WDE总是为置位状态,也必须写"1“
以启动时序。
2. 在紧接的 4 个时钟周期之内同时对 WDCE 写 "0”,以及为 WDP 写入合适的数据。
WDE 的数值可以任意。
56
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
中断
ATmega64 的中断向量
本节说明ATmega64的中断处理。更一般的AVR中断处理请参见 P13“复位与中断处理” 。
Table 23. 复位和中断向量
向量号
1
程序
地址 (2)
(1)
0x0000
中断源
中断定义
RESET
外部引脚,上电复位,掉电检测复位,看门狗复
位,以及 JTAG AVR 复位
2
0x0002
INT0
外部中断请求 0
3
0x0004
INT1
外部中断请求 1
4
0x0006
INT2
外部中断请求 2
5
0x0008
INT3
外部中断请求 3
6
0x000A
INT4
外部中断请求 4
7
0x000C
INT5
外部中断请求 5
8
0x000E
INT6
外部中断请求 6
9
0x0010
INT7
外部中断请求 7
10
0x0012
TIMER2 COMP
定时器 / 计数器 2 比较匹配
11
0x0014
TIMER2 OVF
定时器 / 计数器 2 溢出
12
0x0016
TIMER1 CAPT
定时器 / 计数器 1 捕捉事件
13
0x0018
TIMER1 COMPA
定时器 / 计数器 1 比较匹配 A
14
0x001A
TIMER1 COMPB
定时器 / 计数器 1 比较匹配 B
15
0x001C
TIMER1 OVF
定时器 / 计数器 1 溢出
16
0x001E
TIMER0 COMP
定时器 / 计数器 0 比较匹配
17
0x0020
TIMER0 OVF
定时器 / 计数器 0 溢出
18
0x0022
SPI, STC
SPI 串行传输结束
19
0x0024
USART0, RX
USART0, Rx 结束
20
0x0026
USART0, UDRE
USART0 数据寄存器空
21
0x0028
USART0, TX
USART0, Tx 结束
22
0x002A
ADC
ADC 转换结束
23
0x002C
EE READY
EEPROM 就绪
24
0x002E
25
ANALOG COMP
模拟比较器
(3)
TIMER1 COMPC
定时器 / 计数器 1 比较匹配 C
(3)
0x0030
26
0x0032
TIMER3 CAPT
定时器 / 计数器 3 捕捉事件
27
0x0034(3)
TIMER3 COMPA
定时器 / 计数器 3 比较匹配 A
28
0x0036(3)
TIMER3 COMPB
定时器 / 计数器 3 比较匹配 B
29
(3)
TIMER3 COMPC
定时器 / 计数器 3 比较匹配 C
30
0x003A
(3)
TIMER3 OVF
定时器 / 计数器 3 溢出
31
0x003C(3)
USART1, RX
USART1, Rx 结束
32
0x003E(3)
USART1, UDRE
USART1 数据寄存器空
0x0038
57
2490G–AVR–03/04
Table 23. 复位和中断向量
向量号
程序
地址 (2)
33
中断源
中断定义
0x0040(3)
USART1, TX
USART1, Tx 结束
34
0x0042(3)
TWI
两线串行接口
35
(3)
SPM READY
保存程序存储器内容就绪
0x0044
1. 当熔丝位 BOOTRST 被编程时,复位后程序跳转到 Boot Loader。请参见 P268“ 支持引
导装入程序 – 在写的同时可以读 (RWW, Read-While-Write) 的自我编程能力 ” 。
2. 当寄存器MCUCR的IVSEL置位时,中断向量转移到Boot区的起始地址。此时各个中断
向量的实际地址为表中地址与 Boot 区起始地址之和。
3. 地址为 $0030 - $0044 的中断在 ATmega103 兼容模式中不存在。
Notes:
Table 24给出了不同的BOOTRST/IVSEL设置下的复位和中断向量的位置。如果程序永远
不使能中断,中断向量就没有意义。用户可以在此直接写程序。同样,如果复位向量位于
应用区,而其他中断向量位于 Boot 区,则复位向量之后可以直接写程序。反过来亦是如
此。
Table 24. 复位和中断向量位置的确定 (1)
复位地址
中断向量起始地址
0
$0000
$0002
1
1
$0000
Boot 区复位地址 + $0002
0
0
Boot 区复位地址
$0002
0
1
Boot 区复位地址
Boot 区复位地址 + $0002
BOOTRST
IVSEL
1
Note:
1. Boot 区复位地址列于 P279Table 113。对于熔丝位 BOOTRST,“1” 表示未编程,“0” 表
示已编程。
ATmega64 典型的复位和中断设置如下:
58
地址
符号
代码
0x0000
jmp
RESET
; 复位句柄
说明
0x0002
jmp
EXT_INT0
; IRQ0 句柄
0x0004
jmp
EXT_INT1
; IRQ1 句柄
0x0006
jmp
EXT_INT2
; IRQ2 句柄
0x0008
jmp
EXT_INT3
; IRQ3 句柄
0x000A
jmp
EXT_INT4
; IRQ4 句柄
0x000C
jmp
EXT_INT5
; IRQ5 句柄
0x000E
jmp
EXT_INT6
; IRQ6 句柄
0x0010
jmp
EXT_INT7
; IRQ7 句柄
0x0012
jmp
TIM2_COMP
; 定时器 2 比较句柄
0x0014
jmp
TIM2_OVF
; 定时器 2 溢出句柄
0x0016
jmp
TIM1_CAPT
; 定时器 1 捕捉句柄
0x0018
jmp
TIM1_COMPA
; 定时器 1 比较 A 句柄
0x001A
jmp
TIM1_COMPB
; 定时器 1 比较 B 句柄
0x001C
jmp
TIM1_OVF
; 定时器 1 溢出句柄
0x001E
jmp
TIM0_COMP
; 定时器 0 比较句柄
0x0020
jmp
TIM0_OVF
; 定时器 0 溢出句柄
0x0022
jmp
SPI_STC
; SPI 传输结束句柄
0x0024
jmp
USART0_RXC
; USART0 接收结束句柄
0x0026
jmp
USART0_DRE
; USART0,UDR 空句柄
0x0028
jmp
USART0_TXC
; USART0 TX 发送结束句柄
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
0x002A
jmp
ADC
; ADC 转换结束句柄
0x002C
jmp
EE_RDY
; EEPROM 就绪句柄
0x002E
jmp
ANA_COMP
; 模拟比较器句柄
0x0030
jmp
TIM1_COMPC
; 定时器 1 比较 C 句柄
0x0032
jmp
TIM3_CAPT
; 定时器 3 捕捉句柄
0x0034
jmp
TIM3_COMPA
; 定时器 3 比较 A 句柄
0x0036
jmp
TIM3_COMPB
; 定时器 3 比较 B 句柄
0x0038
jmp
TIM3_COMPC
; 定时器 3 比较 C 句柄
0x003A
jmp
TIM3_OVF
; 定时器 3 溢出句柄
0x003C
jmp
USART1_RXC
; USART1 接收结束句柄
0x003E
jmp
USART1_DRE
; USART1,UDR 空句柄
0x0040
jmp
USART1_TXC
; USART1 发送结束句柄
0x0042
jmp
TWI
; 两线串行接口中断句柄
0x0044
jmp
SPM_RDY
; SPM 就绪句柄
;
r16, high(RAMEND); 主程序
0x0046 RESET: ldi
; 设置堆栈指针为 RAM 的顶部
0x0047
out
SPH,r16
0x0048
ldi
r16, low(RAMEND)
0x0049
0x004A
out
sei
SPL,r16
0x004B
<instr>
...
...
...
; 使能中断
xxx
...
当熔丝位 BOOTRST 未编程, Boot 区为 8K 字节,且中断使能之前寄存器 MCUCR 的
IVSEL 置位时,典型的复位和中断设置如下:
地址
符号
0x0000 RESET: ldi
代码
说明
r16,high(RAMEND); 主程序
; 设置堆栈指针为 RAM 的顶部
0x0001
out
SPH,r16
0x0002
ldi
r16,low(RAMEND)
0x0003
0x0004
out
sei
SPL,r16
0x0005
<instr>
; 使能中断
xxx
;
.org 0x7002
0x7002
jmp
EXT_INT0
; IRQ0 句柄
0x7004
jmp
EXT_INT1
; IRQ1 句柄
...
...
...
;
0x7044
jmp
SPM_RDY
; SPM 就绪句柄
59
2490G–AVR–03/04
当熔丝位 BOOTRST 已编程,且 Boot 区为 8K 字节时,典型的复位和中断设置如下:
地址
符号
代码
说明
0x0002
jmp
EXT_INT0 ; IRQ0 句柄
0x0004
jmp
EXT_INT1 ; IRQ1 句柄
...
...
...
;
0x0044
jmp
SPM_RDY
; SPM 就绪句柄
.org 0x0002
;
.org 0x7000
0x7000 RESET: ldi
r16,high(RAMEND); 主程序
0x7001
out
SPH,r16
0x7002
ldi
r16,low(RAMEND)
0x7003
0x7004
out
sei
SPL,r16
0x7005
<instr>
; 设置堆栈指针为 RAM 的顶部
; 使能中断
xxx
当熔丝位 BOOTRST 已编程, Boot 区为 8K 字节时,且中断使能之前寄存器 MCUCR 的
IVSEL 置位时,典型的复位和中断设置如下:
地址
符号
代码
说明
.org 0x7000
0x7000
0x7002
jmp
jmp
RESET
; Reset 句柄
EXT_INT0 ; IRQ0 句柄
0x7004
jmp
EXT_INT1 ; IRQ1 句柄
...
...
...
0x7044
jmp
SPM_RDY ; SPM 就绪句柄
;
r16,high(RAMEND); 主程序
0x7046 RESET: ldi
在应用区和 Boot 区之间移动中
断
MCU 控制寄存器- MCUCR
;
; 设置堆栈指针为 RAM 的顶部
0x7047
out
SPH,r16
0x7048
ldi
r16,low(RAMEND)
0x7049
0x704A
out
sei
SPL,r16
0x704B
<instr>
; 使能中断
xxx
通用中断控制寄存器决定中断向量表的放置地址。
Bit
7
6
5
4
3
2
1
0
SRE
SRW10
SE
SM1
SM0
SM2
IVSEL
IVCE
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
MCUCR
• Bit 1 – IVSEL: 中断向量选择
当 IVSEL 为 "0“ 时,中断向量位于 Flash 存储器的起始地址;当 IVSEL 为 "1“ 时,中断向
量转移到 Boot 区的起始地址。实际的 Boot 区起始地址由熔丝位 BOOTSZ 确定。具体请
参考 P268“ 支持引导装入程序 – 在写的同时可以读 (RWW, Read-While-Write) 的自我编
程能力 ” 。为了防止无意之间改变中断向量表,修改 IVSEL 时需要遵照如下过程:
1. 置位中断向量修改使能位 IVCE
在紧接的 4 个时钟周期里将需要的数据写入 IVSEL,同时对 IVCE 写 ”0”
60
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
执行上述序列时中断自动被禁止。其实,在置位 IVCE 时中断就被禁止了,并一直保持到
写 IVSEL 操作之后的下一条语句。如果没有 IVSEL 写操作,则中断在置位 IVCE 之后的
4 个时钟周期保持禁止。状态寄存器的位 I 不受此序列的影响。
若中断向量位于Boot区,且Boot锁定位BLB02被编程,则执行应用区的程序时中断被禁止
;若中断向量位于应用区,且 Boot 锁定位 BLB12 被编程, 则执行 Boot 区的程序时中断
被禁止。有关 Boot 锁定位的细节请参见 P268“ 支持引导装入程序 – 在写的同时可以读
(RWW, Read-While-Write) 的自我编程能力 ” 。
Note:
• Bit 0 – IVCE: 中断向量修改使能
改变 IVSEL 时 IVCE 必须置位。在 IVCE 或 IVSEL 写操作之后 4 个时钟周期, IVCE 被
硬件清零。如前面所述,置位 IVCE 将禁止中断。代码如下:
汇编代码例程
Move_interrupts:
; 使能中断向量的修改
ldi
r16, (1<<IVCE)
out
MCUCR, r16
; 将中断向量转移到 boot 区
ldi
r16, (1<<IVSEL)
out
MCUCR, r16
ret
C 代码例程
void Move_interrupts(void)
{
/* 使能中断向量的修改 */
MCUCR = (1<<IVCE);
/* 将中断向量转移到 boot 区 */
MCUCR = (1<<IVSEL);
}
61
2490G–AVR–03/04
I/O 端口
介绍
作为通用数字 I/O 使用时,所有 AVR I/O 端口都具有真正的读 - 修改 - 写功能。这意味着
用 SBI 或 CBI 指令改变某些管脚的方向 ( 或者是端口电平、禁止 / 使能上拉电阻 ) 时不会
无意地改变其他管脚的方向 ( 或者是端口电平、禁止 / 使能上拉电阻 )。输出缓冲器具有对
称的驱动能力,可以输出或吸收大电流,直接驱动 LED。所有的端口引脚都具有与电压无
关的上拉电阻。并有保护二极管与 VCC 和地相连,如 Figure 29 所示。请参见 P313“ 电气
特性 ” 以获取完整的参数列表。
Figure 29. I/O 引脚等效原理图
Rpu
Logic
Pxn
Cpin
See Figure
"General Digital I/O" for
Details
本节所有的寄存器和位以通用格式表示:小写的 “x” 表示端口的序号,而小写的 “n” 代表
位的序号。但是在程序里要写完整。例如, PORTB3 表示端口 B 的第 3 位,而本节的通
用格式为 PORTxn。物理 I/O 寄存器和位定义列于 P83“I/O 端口寄存器的说明 ” 。
每个端口都有三个 I/O 存储器地址:数据寄存器 – PORTx、 数据方向寄存器 – DDRx 和
端口输入引脚 – PINx。数据寄存器和数据方向寄存器为读 / 写寄存器,而端口输入引脚为
只读寄存器。当寄存器 SFIOR 的上拉禁止位 PUD 置位时所有端口的全部引脚的上拉电阻
都被禁止。
作为通用数字 I/O 时的端口请参见 P62“ 作为通用数字 I/O 的端口 ” 。多数端口引脚是与第
二功能复用的,如 P67“ 端口的第二功能 ” 所示。请参见各个模块的具体说明以了解引脚
的第二功能。
使能某些引脚的第二功能不会影响其他引脚用于通用数字 I/O。
作为通用数字 I/O 的端口
62
端口为具有上拉电阻 ( 可选的功能 ) 的双向 I/O。 Figure 30 为一个 I/O 端口引脚的说明。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 30. 通用数字 I/O(1)
PUD
Q
D
DDxn
Q CLR
RESET
WDx
Q
Pxn
D
PORTxn
Q CLR
WPx
DATA BUS
RDx
RESET
RRx
SLEEP
SYNCHRONIZER
D
Q
L
Q
D
RPx
Q
PINxn
Q
clk I/O
PUD:
SLEEP:
clkI/O:
Note:
配置引脚
PULLUP DISABLE
SLEEP CONTROL
I/O CLOCK
WDx:
RDx:
WPx:
RRx:
RPx:
WRITE DDRx
READ DDRx
WRITE PORTx
READ PORTx REGISTER
READ PORTx PIN
1. WPx, WDx, RRx, RPx 和 RDx 对于同一端口的所有引脚都是一样的。clkI/O, SLEEP 和
PUD 则对所有的端口都是一样的。
每个端口引脚都具有三个寄存器位: DDxn、 PORTxn 和 PINxn,如 P83“I/O 端口寄存器
的说明 ” 所示。 DDxn 位于 DDRx 寄存器, PORTxn 位于 PORTx 寄存器, PINxn 位于
PINx 寄存器。
DDxn 以来选择引脚的方向。当 DDxn 为 "1“ 时, Pxn 配置为输出;否则为输入。
当引脚配置为输入时,若 PORTxn 为 "1“,上拉电阻将使能。如果需要关闭这个上拉电
阻,可以将 PORTxn 清零,或者将这个引脚配置为输出。复位时各引脚为三态,即使此
时没有时钟在运行。
当引脚配置为输出时,若 PORTxn 为 "1“,引脚输出高电平 ("1“),否则输出低电平 (“0“)。
在 ( 高阻态 ) 三态 ({DDxn, PORTxn} = 0b00) 输出高电平 ({DDxn, PORTxn} = 0b11) 两种
状态之间进行切换时,上拉电阻使能 ({DDxn, PORTxn} = 0b01) 或输出低电平 ({DDxn,
PORTxn} = 0b10) 这两种模式必然会有一个发生。通常,上拉电阻使能是完全可以接受
的,因为高阻环境不在意是强高电平输出还是上拉输出。如果使用情况不是这样子,可以
通过置位 SFIOR 寄存器的 PUD 来禁止所有端口的上拉电阻。
在 上拉 输入 和输 出低 电平 之间 切换 也有 同样 的问 题。用 户必 须选 择高 阻态 ({DDxn,
PORTxn} = 0b00) 或输出高电平 ({DDxn, PORTxn} = 0b10) 作为中间步骤。
63
2490G–AVR–03/04
Table 25 总结了引脚的控制信号。
Table 25. 端口引脚配置
读取引脚上的数据
DDxn
PORTxn
PUD
(in SFIOR)
I/O
上拉电
阻
0
0
X
输入
No
高阻态 (Hi-Z)
0
1
0
输入
Yes
被外部电路拉低时将输出电流
0
1
1
输入
No
高阻态 (Hi-Z)
1
0
X
输出
No
输出低电平 ( 吸收电流 )
1
1
X
输出
No
输出高电平 ( 输出电流 )
说明
不论如何配置 DDxn,都可以通过读取 PINxn 寄存器来获得引脚电平。如 Figure 30 所示,
PINxn 寄存器的各个位与其前面的锁存器组成了一个同步器。这样就可以避免在内部时钟
状态发生改变的短时间范围内由于引脚电平变化而造成的信号不稳定。其缺点是引入了
延迟。 Figure 31 为读取引脚电平时同步器的时序图。最大和最小传输延迟分别为 tpd,max
和 tpd,min。
Figure 31. 读取引脚数据时的同步
SYSTEM CLK
INSTRUCTIONS
XXX
in r17, PINx
XXX
SYNC LATCH
PINxn
r17
0xFF
0x00
tpd, max
tpd, min
64
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
下面考虑第一个系统时钟下降沿之后起始的时钟周期。当时钟信号为低时锁存器是关闭
的;而时钟信号为高时信号可以自由通过,如图中 SYNC LATCH 信号的阴影区所示。时
钟为低时信号即被锁存,然后在紧接着的系统时钟上升沿锁存到 PINxn 寄存器。如 tpd,max
和 tpd,min 所示,引脚上的信号转换延迟界于 ½ ~ 1½ 个系统时钟。
如 Figure 32 所示,读取软件赋予的引脚电平时需要在赋值指令 out 和读取指令 in 之间有
一个时钟周期的间隔,如 nop 指令。 out 指令在时钟的上升沿置位 SYNC LATCH 信号。
此时同步器的延迟时间 tpd 为一个系统时钟。
Figure 32. 读取软件赋予的引脚电平的同步
SYSTEM CLK
r16
INSTRUCTIONS
0xFF
out PORTx, r16
nop
in r17, PINx
SYNC LATCH
PINxn
r17
0x00
0xFF
tpd
65
2490G–AVR–03/04
下面的例子演示了如何置位端口 B 的引脚 0 和 1,清零引脚 2 和 3,以及将引脚 4 到 7 设
置为输入,并且为引脚 6 和 7 设置上拉电阻。然后将各个引脚的数据读回来。如前面讨论
的那样,我们在输出和输入语句之间插入了一个 nop 指令。
汇编代码例程 (1)
...
; 定义上拉电阻和设置高电平输出
; 为端口引脚定义方向
ldi
r16,(1<<PB7)|(1<<PB6)|(1<<PB1)|(1<<PB0)
ldi
r17,(1<<DDB3)|(1<<DDB2)|(1<<DDB1)|(1<<DDB0)
out
PORTB,r16
out
DDRB,r17
; 为了同步插入 nop 指令
nop
; 读取端口引脚
in
r16,PINB
...
C 代码例程 (1)
unsigned char i;
...
/* 定义上拉电阻和设置高电平输出 */
/* 为端口引脚定义方向 */
PORTB = (1<<PB7)|(1<<PB6)|(1<<PB1)|(1<<PB0);
DDRB = (1<<DDB3)|(1<<DDB2)|(1<<DDB1)|(1<<DDB0);
/* 为了同步插入 nop 指令 */
_NOP();
/* 读取端口引脚 */
i = PINB;
...
Note:
数字输入使能和睡眠模式
1. 在汇编程序里使用了两个暂存器。其目的是为了使整个操作过程的时间最短。
如 Figure 30 所示,数字输入信号 ( 施密特触发器的输入 ) 可以钳位到地。图中的 SLEEP
信号由 MCU 的睡眠控制器在各种睡眠模式下设置,以防止在输入悬空或模拟输入电平接
近 VCC/2 时消耗太多的电流。
引脚作为外部中断输入时 SLEEP 信号无效。在使能引脚的第二功能时 SLEEP 也让位于
第二功能,如 P67“ 端口的第二功能 ” 。
当异步外部中断引脚配置为任意逻辑电平变化都可以引发中断时,如果外部中断没有使
能,而引脚上又施加了高电平,则 MCU 从睡眠模式唤醒时相应的外部中断标志将置位。
因为在睡眠时由于 SLEEP 信号的作用内部信号被钳位到地,而唤醒后外部高电平输入到
内部逻辑,产生了低电平到高电平的信号变化。
66
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
端口的第二功能
除了一般的数字 I/O 之外,大多数端口引脚都具有第二功能。 Figure 33 说明了由 Figure
30 简化出来的端口引脚控制信号是如何被第二功能所重载的。这些被重载的信号不会出
现在所有的端口引脚,但本图可以看作是适用于 AVR 系列处理器所有端口引脚的一般说
明。
Figure 33. 端口的第二功能 (1)
PUOExn
PUOVxn
1
PUD
0
DDOExn
DDOVxn
1
Q D
DDxn
0
Q CLR
WDx
PVOExn
RESET
1
Pxn
Q
0
D
PORTxn
Q CLR
DIEOExn
WPx
DIEOVxn
DATA BUS
RDx
PVOVxn
RESET
1
0
RRx
SLEEP
SYNCHRONIZER
D
SET
Q
RPx
Q
D
PINxn
L
CLR
Q
CLR
Q
clk I/O
DIxn
AIOxn
PUOExn:
PUOVxn:
DDOExn:
DDOVxn:
PVOExn:
PVOVxn:
DIEOExn:
DIEOVxn:
SLEEP:
Note:
Pxn PULL-UP OVERRIDE ENABLE
Pxn PULL-UP OVERRIDE VALUE
Pxn DATA DIRECTION OVERRIDE ENABLE
Pxn DATA DIRECTION OVERRIDE VALUE
Pxn PORT VALUE OVERRIDE ENABLE
Pxn PORT VALUE OVERRIDE VALUE
Pxn DIGITAL INPUT-ENABLE OVERRIDE ENABLE
Pxn DIGITAL INPUT-ENABLE OVERRIDE VALUE
SLEEP CONTROL
PUD:
WDx:
RDx:
RRx:
WPx:
RPx:
clkI/O:
DIxn:
AIOxn:
PULLUP DISABLE
WRITE DDRx
READ DDRx
READ PORTx REGISTER
WRITE PORTx
READ PORTx PIN
I/O CLOCK
DIGITAL INPUT PIN n ON PORTx
ANALOG INPUT/OUTPUT PIN n ON PORTx
1. WPx, WDx, RLx, RPx和RDx对于同一个端口的所有引脚都是一样的。clkI/O, SLEEP和
PUD 则对所有的端口都是一样的。其他信号则只对某一个信号有效。
Table 26 为被第二功能重载的信号的简介。表中没有给出 Figure 33 的引脚和端口索引。
这些重载信号是由第二功能模块产生的。
67
2490G–AVR–03/04
Table 26. 第二功能的说明
信号名
称
全称
说明
PUOE
上拉电阻
重载使能
若此信号置位,上拉电阻使能将受控于 PUOV ;若此信号清
零,则 {DDxn, PORTxn, PUD} = 0b010 时上拉电阻使能
PUOV
上拉电阻
重载使能
若 PUOE 置位,则 PUOV 置位 / 清零时上拉电阻使能 / 禁
止,而不管 DDxn、PORTxn 和 PUD 寄存器各个位的设置如
何
DDOE
数据方向
重载使能
如果此信号置位,则输出驱动使能由 DDOV 控制;若此信号
清零,输出驱动使能由 DDxn 寄存器控制
DDOV
数据方向
重载使能
若 DDOE 置位,则 DDOV 置位 / 清零时输出驱动使能 / 禁
止,而不管 DDxn 寄存器的设置如何
PVOE
端口数据
重载使能
如果这个信号置位,且输出驱动使能,端口数据由 PVOV 控
制;若 PVOE 清零,且输出驱动使能,端口数据由寄存器
PORTxn 控制
PVOV
端口数据
重载使能
如 PVOE 设置,端口值设置为 PVOV,而不管寄存器
PORTxn 如何设置
DIEOE
数字输入
重载使能
如果这个信号置位,数字输入使能由 DIEOV 控制;若
DIEOE 清零,数字输入使能由 MCU 的状态确定 ( 正常模式,
睡眠模式 )
DIEOV
数字输入
重载使能
若 DIEOE 置位, DIEOV 置位 / 清零时数字输入使能 / 禁止,
而不管 MCU 的状态如何 ( 正常模式,睡眠模式 )
DI
数字输入
此信号为第二功能的数字输入。在图中,这个信号与施密特
触发相连,并且在同步器之前。除非数字输入用作时钟源,
否则第二功能模块将使用自己的同步器
AIO
模拟信号
输入 / 输出
模拟输入 / 输出。信号直接与引脚接点相连,而且可以用作
双向端口
下面的几小节将简单地说明每个端口的第二功能以及相关的信号。具体请参考有关第二
功能的说明。
特殊功能 IO 寄存器- SFIOR
Bit
7
6
5
4
3
2
1
0
TSM
–
–
–
ACME
PUD
PSR0
PSR321
读/写
R/W
R
R
R
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
SFIOR
• Bit 2 – PUD: 禁止上拉电阻
置位时,即使将寄存器 DDxn 和 PORTxn 配置为使能上拉电阻 ({DDxn, PORTxn} =
0b01), I/O 端口的上拉电阻也被禁止。请参见 P63“ 配置引脚 ” 。
68
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
端口 A 的第二功能
端口 A 的第二功能为外部存储器接口的低字节地址以及数据。
Table 27. 端口 A 的第二功能
端口引脚
第二功能
PA7
AD7 ( 外部存储器接口地址及数据位 7)
PA6
AD6 ( 外部存储器接口地址及数据位 6)
PA5
AD5 ( 外部存储器接口地址及数据位 5)
PA4
AD4 ( 外部存储器接口地址及数据位 4)
PA3
AD3 ( 外部存储器接口地址及数据位 3)
PA2
AD2 ( 外部存储器接口地址及数据位 2)
PA1
AD1 ( 外部存储器接口地址及数据位 1)
PA0
AD0 ( 外部存储器接口地址及数据位 0)
Table 28 和 Table 29 将端口 A 的第二功能与 P67Figure 33 的重载信号关联在了一起。
Table 28. PA7..PA4 的第二功能
信号
名称
PUOE
PA7/AD7
PA6/AD6
PA5/AD5
PA4/AD4
SRE
SRE
SRE
SRE
(1)
PUOV
~(WR | ADA ) •
PORTA7 • PUD
~(WR | ADA) •
PORTA6 • PUD
~(WR | ADA) •
PORTA5 • PUD
~(WR | ADA) •
PORTA4 • PUD
DDOE
SRE
SRE
SRE
SRE
DDOV
WR | ADA
WR | ADA
WR | ADA
WR | ADA
PVOE
SRE
SRE
SRE
SRE
PVOV
A7 • ADA | D7 输出 •
WR
A6 • ADA | D6 输出 •
WR
A5 • ADA | D5 输出 •
WR
A4 • ADA | D4
输出 • WR
DIEOE
0
0
0
0
DIEOV
0
0
0
0
D7 输入
D6 输入
D5 输入
D4 输入
–
–
–
–
DI
AIO
69
2490G–AVR–03/04
Table 29. PA3..PA0(1) 的第二功能
信号
名称
PA3/AD3
PA2/AD2
PA1/AD1
PA0/AD0
PUOE
SRE
SRE
SRE
SRE
PUOV
~(WR | ADA) •
PORTA3 • PUD
~(WR | ADA) •
PORTA2 • PUD
~(WR | ADA) •
PORTA1 • PUD
~(WR | ADA) •
PORTA0 • PUD
DDOE
SRE
SRE
SRE
SRE
DDOV
WR | ADA
WR | ADA
WR | ADA
WR | ADA
PVOE
SRE
SRE
SRE
SRE
PVOV
A3 • ADA | D3 输出
• WR
A2• ADA | D2 输出 •
WR
A1 • ADA | D1 输出
• WR
A0 • ADA | D0 输出
• WR
DIEOE
0
0
0
0
DIEOV
0
0
0
0
D3 输入
D2 输入
D1 输入
D0 输入
–
–
–
–
DI
AIO
Note:
端口 B 的第二功能
1. ADA 为地址有效 (ADdress Active) 的缩写,代表地址输出的时间。请参见 P24“ 外部存
储器接口 ” 。
端口 B 的第二功能列于 Table 30。
Table 30. 端口 B 的第二功能
引脚
第二功能
PB7
OC2/OC1C(1) (T/C2 的输出比较和 PWM 输出,或是 T/C1 的输出比较和 PWM 输出 C)
PB6
OC1B (T/C1 的输出比较和 PWM 输出 B)
PB5
OC1A (T/C1 的输出比较和 PWM 输出 A)
PB4
OC0 (T/C0 的输出比较和 PWM 输出 )
PB3
MISO (SPI 总线的主机输入 / 从机输出信号 )
PB2
MOSI (SPI 总线的主机输出 / 从机输入信号 )
PB1
SCK (SPI 总线的的串行时钟 )
PB0
SS (SPI 从机选择引脚 )
Note:
1. ATmega103 兼容模式没有 OC1C。
引脚配置如下:
• OC2/OC1C, Bit 7
OC2,输出比较匹配模块的输出:PB7 可以作为 T/C2 输出比较模块的输出。此时引脚必须
配置为输出 (DDB7 设置为 “1”)。 OC2 引脚也是 PWM 模式的输出引脚。
OC1C,输出比较匹配 C 模块的输出:PB7 可以作为 T/C1 输出比较 C 模块的输出。此时引
脚必须配置为输出 (DDB7 设置为 “1”)。 OC1C 也是 PWM 模式的输出引脚。
• OC1B, Bit 6
OC1B,输出比较匹配B模块的输出:PB6可以作为T/C1输出比较B模块的输出。此时引脚
必须配置为输出 (DDB6 设置为 “1”)。 OC1B 也是 PWM 模式的输出引脚。
70
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• OC1A, Bit 5
OC1A,输出比较匹配A模块的输出:PB5可以作为T/C1输出比较A的输出。此时引脚必须
配置为输出 (DDB5 设置为 “1”)。 OC1A 也是 PWM 模式的输出引脚。
• OC0, Bit 4
OC0,输出比较匹配模块的输出:PB4 可以作为 T/C0 输出比较模块的输出。此时引脚必须
配置为输出 (DDB4 设置为 “1”)。 OC0 也是 PWM 模式的输出引脚。
• MISO – 端口 B, Bit 3
MISO:SPI 通道的主机数据输入,从机数据输出。当工作于主机模式时,不论 DDB3 设置
如何,这个引脚都将设置为输入。当工作于从机模式时,这个引脚的数据方向由 DDB3 控
制。设置为输入后,上拉电阻由 PORTB3 控制。
• MOSI – 端口 B, Bit 2
MOSI:SPI 通道的主机数据输出,从机数据输入。当工作于从机模式时,不论 DDB2 设置
如何,这个引脚都将设置为输入。当工作于主机模式时,这个引脚的数据方向由 DDB2 控
制。设置为输入后,上拉电阻由 PORTB2 控制。
• SCK – 端口 B, Bit 1
SCK:SPI 通道的主机时钟输出,从机时钟输入。当工作于从机模式时,不论 DDB1 设置
如何,这个引脚都将设置为输入。当工作于主机模式时,这个引脚的数据方向由 DDB1 控
制。设置为输入后,上拉电阻由 PORTB1 控制。
• SS – 端口 B, Bit 0
SS:从机选择输入。当工作于从机模式时,不论 DDB0 设置如何,这个引脚都将设置为输
入。当工作于主机模式时,这个引脚的数据方向由 DDB0 控制。设置为输入后,上拉电阻
由 PORTB0 控制。
Table 31和Table 32将端口 B的第二功能与 P67Figure 33 的重载信号关联在了一起。SPI
MSTR INPUT和SPI SLAVE OUTPUT构成了MISO信号,而MOSI可以分解为SPI MSTR
OUTPUT 和 SPI SLAVE INPUT。
71
2490G–AVR–03/04
Table 31. PB7..PB4 的第二功能
信号
名称
PB7/OC2/OC1C
PB6/OC1B
PB5/OC1A
PB4/OC0
PUOE
0
0
0
0
PUOV
0
0
0
0
DDOE
0
0
0
0
DDOV
0
0
0
0
PVOE
OC2/OC1C 使能
OC1B 使能
OC1A 使能
OC0 使能
(1)
(1)
PVOV
OC2/OC1C
OC1B
OC1A
OC0B
DIEOE
0
0
0
0
DIEOV
0
0
0
0
DI
–
–
–
–
AIO
–
–
–
–
Note:
1. 参见 P153“ 输出比较调制器 (OCM1C2)” 。 ATmega103 兼容模式下没有 OC1C。
Table 32. PB3..PB0 的第二功能
72
信号
名称
PB3/MISO
PB2/MOSI
PB1/SCK
PB0/SS
PUOE
SPE • MSTR
SPE • MSTR
SPE • MSTR
SPE • MSTR
PUOV
PORTB3 • PUD
PORTB2 • PUD
PORTB1 • PUD
PORTB0 • PUD
DDOE
SPE • MSTR
SPE • MSTR
SPE • MSTR
SPE • MSTR
DDOV
0
0
0
0
PVOE
SPE • MSTR
SPE • MSTR
SPE • MSTR
0
PVOV
SPI SLAVE 输出
SPI MSTR 输出
SCK 输出
0
DIEOE
0
0
0
0
DIEOV
0
0
0
0
DI
SPI 主机输入
SPI S 从机输入
SCK 输入
SPI SS
AIO
–
–
–
–
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
端口 C 的第二功能
在 ATmega103 兼容模式下,端口 C 为输出端口。其第二功能为外部存储器接口的地址高
字节。
Table 33. 端口 C 的第二功能
端口引脚
第二功能
PC7
A15
PC6
A14
PC5
A13
PC4
A12
PC3
A11
PC2
A10
PC1
A9
PC0
A8
Table 34 和 Table 35 将端口 C 的第二功能与 P67Figure 33 的重载信号关联在了一起。
Table 34. PC7..PC4 的第二功能
信号名称
PC7/A15
(1)
PC6/A14
PC5/A13
PC4/A12
PUOE
SRE • (XMM <1)
SRE • (XMM<2)
SRE • (XMM<3)
SRE • (XMM<4)
PUOV
0
0
0
0
DDOE
SRE • (XMM<1)
SRE • (XMM<2)
SRE • (XMM<3)
SRE • (XMM<4)
DDOV
1
1
1
1
PVOE
SRE • (XMM<1)
SRE • (XMM<2)
SRE • (XMM<3)
SRE • (XMM<4)
PVOV
A11
A10
A9
A8
DIEOE
0
0
0
0
DIEOV
0
0
0
0
DI
–
–
–
–
AIO
–
–
–
–
73
2490G–AVR–03/04
Table 35. PC3..PC0(1) 的第二功能
信号名称
PC3/A11
PC2/A10
PC1/A9
PC0/A8
PUOE
SRE • (XMM<5)
SRE • (XMM<6)
SRE • (XMM<7)
SRE • (XMM<7)
PUOV
0
0
0
0
DDOE
SRE • (XMM<5)
SRE • (XMM<6)
SRE • (XMM<7)
SRE • (XMM<7)
DDOV
1
1
1
1
PVOE
SRE • (XMM<5)
SRE • (XMM<6)
SRE • (XMM<7)
SRE • (XMM<7)
PVOV
A11
A10
A9
A8
DIEOE
0
0
0
0
DIEOV
0
0
0
0
DI
–
–
–
–
AIO
–
–
–
–
Note:
端口 D 的第二功能
1. 在 ATmega103 兼容模式下 XMM = 0。
端口 D 的第二功能列于 Table 36。
Table 36. 端口 D 的第二功能
端口引脚
第二功能
PD7
T2 (T/C2 的时钟输入 )
PD6
T1 (T/C1 的时钟输入 )
PD5
XCK1(1) (USART1 的外部时钟输入 / 输出 )
PD4
IC1 (T/C1 输入捕捉的触发引脚 )
PD3
INT3/TXD1(1) ( 外部中断 3 的输入引脚,或是 UART1 发送引脚 )
PD2
INT2/RXD1(1) ( 外部中断 2 的输入引脚,或是 UART1 接收引脚 )
PD1
INT1/SDA(1) ( 外部中断 1 的输入引脚,或是 TWI 的串行数据 )
PD0
INT0/SCL(1) ( 外部中断 0 的输入引脚,或是 TWI 的串行时钟 )
Note:
1. ATmega103 兼容模式没有 XCK1、 TXD1、 RXD1、 SDA 和 SCL。
第二功能配置如下:
• T2 – 端口 D, Bit 7
T2 为 T/C2 的计数输入源。
• T1 – 端口 D, Bit 6
T1 为 T/C1 的计数输入源。
• XCK1 – 端口 D, Bit 5
XCK1为USART1的外部时钟。数据方向寄存器 (DDD5)控制时钟为输入(DDD5 为'0’)还是
输出 (DDD5 为 ’1’)。只有当 USART1 工作于同步模式时 XCK1 才有效。
• IC1 – 端口 D, Bit 4
IC1 – 输入捕捉引脚 1: PD4 可以作为 T/C1 的输入捕捉引脚。
74
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• INT3/TXD1 – 端口 D, Bit 3
INT3,外部中断源 3: PD3 可以作为 MCU 的外部中断源。
TXD1 是 USART1 的数据发送引脚。当使能了 USART1 的发送器后,这个引脚被强制设置
为输出,此时 DDD3 不起作用。
• INT2/RXD1 – 端口 D, Bit 2
INT2,外部中断源 2。 PD2 可以作为 MCU 的外部中断源。
RXD1 是 USART1 的数据接收引脚。当使能了 USART1 的接收器后,这个引脚被强制设置
为输出,此时 DDD2 不起作用。但是 PORTD2 仍然控制上拉电阻。
• INT1/SDA – 端口 D, Bit 1
INT1,外部中断源 1。 PD1 可以作为 MCU 的外部中断源。
SDA,两线接口的数据引脚 : 当寄存器 TWCR 的 TWEN 置位时使能两线接口。引脚 PD1 与
端口脱离开而成为两线接口的串行数据 I/O 引脚。此时,引脚配置一个尖峰滤波器以抑制
50ns 以下的尖峰信号,而引脚由具有斜率限制功能的开漏驱动器驱动。
• INT0/SCL – 端口 D, Bit 0
INT0 为外部中断源 0。 PD0 可以作为 MCU 的外部中断源。
SCL,两线接口的时钟:当寄存器 TWCR 的 TWEN 置位时使能两线接口。引脚 PD0 与端口
脱离开而成为两线接口的串行数据时钟 I/O 引脚。此时,引脚配置一个尖峰滤波器以抑制
50ns 以下的尖峰信号,而引脚由具有斜率限制功能的开漏驱动器驱动。
Table 37 和 Table 38 将端口 D 的第二功能与 P67Figure 33 的重载信号关联在了一起。
75
2490G–AVR–03/04
Table 37. PD7..PD4 的第二功能
信号名称
PD7/T2
PD6/T1
PD5/XCK1
PD4/IC1
PUOE
0
0
0
0
PUOV
0
0
0
0
DDOE
0
0
0
0
DDOV
0
0
0
0
PVOE
0
0
UMSEL1
0
PVOV
0
0
XCK1 输出
0
DIEOE
0
0
0
0
DIEOV
0
0
0
0
DI
T2 输入
T1 输入
XCK1 输入
IC1 输入
AIO
–
–
–
–
Table 38. PD3..PD0(1) 的第二功能
信号名称
PD3/INT3/TXD1
PD2/INT2/RXD1
PD1/INT1/SDA
PD0/INT0/SCL
PUOE
TXEN1
RXEN1
TWEN
TWEN
PUOV
0
PORTD2 • PUD
PORTD1 • PUD
PORTD0 • PUD
DDOE
TXEN1
RXEN1
TWEN
TWEN
DDOV
1
0
SDA_OUT
SCL_OUT
PVOE
TXEN1
0
TWEN
TWEN
PVOV
TXD1
0
0
0
DIEOE
INT3 使能
INT2 使能
INT1 使能
INT0 使能
DIEOV
1
1
1
1
DI
INT3 输入
INT2 输入 /RXD1
INT1 输入
INT0 输入
AIO
–
–
SDA 输入
SCL 输入
Note:
76
1. 使能后,两线串行接口为 PD0 和 PD1 引入信号斜率控制。但是在本表中没有说明这一
点。另外,尖峰滤波器连接与 AIO 输出和 TWI 模块的数字逻辑之间。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
端口 E 的第二功能
端口 E 的第二功能列于 Table 39。
Table 39. 端口 E 的第二功能
引脚
第二功能
PE7
INT7/IC3(1) ( 外部中断 7 的输入引脚,或是 T/C3 输入捕捉的触发引脚 )
PE6
INT6/ T3(1) ( 外部中断 6 的输入引脚,或是 T/C3 的时钟输入 )
PE5
INT5/OC3C(1) ( 外部中断 5 的输入引脚,或是 T/C3 的输出比较和 PWM 输出 C 引脚 )
PE4
INT4/OC3B(1) ( 外部中断 4 的输入引脚,或是 T/C3 的输出比较和 PWM 输出 B 引脚 )
PE3
AIN1/OC3A (1) ( 模拟比较器负输入端,或是 T/C3 的输出比较和 PWM 输出 A 引脚 )
PE2
AIN0/XCK0(1) ( 模拟比较器正输入端,或是 USART0 的外部输入 / 输出时钟 )
PE1
PDO/TXD0 ( 编程数据输出,或是 USART0 的发送引脚 )
PE0
PDI/RXD0 ( 编程数据输出,或是 USART0 的接收引脚 )
Note:
1. ATmega103 兼容模式下没有 IC3、 T3、 OC3C、 OC3B、 OC3B、 OC3A 和 XCK0
• INT7/IC3 – 端口 E, Bit 7
INT7,外部中断源 7: PE7 可以作为 MCU 的外部中断源。
IC3 – 输入捕捉引脚 3: PE7 可以作为 T/C3 的输入捕捉引脚。
• INT6/T3 – 端口 E, Bit 6
INT6,外部中断源 6: PE6 可以作为外部中断源。
T3, T/C3 的计数输入源。
• INT5/OC3C – 端口 E, Bit 5
INT5,外部中断源 5: PE5 可以作为外部中断源。
OC3C,输出比较匹配 C 的输出:PE5 可以作为 T/C3 输出比较 C 的输出引脚。此时需要置
位 DDE5 以将其配置为输出。 OC3C 还可以作为 PWM 模式的输出。
• INT4/OC3B – 端口 E, Bit 4
INT4,外部中断源 4: PE4 可以作为外部中断源。
OC3B,输出比较匹配 B 的输出。PE4 可以作为 T/C3 输出比较 B 的输出引脚。此时需要置
位 DDE4 以将其配置为输出。 OC3B 还可以作为 PWM 模式的输出。
• AIN1/OC3A – 端口 E, Bit 3
AIN1 – 模拟比较器负输入端。
OC3A,输出比较匹配 A 的输出。PE3 可以作为 T/C3 输出比较 A 的输出引脚。此时需要置
位 DDE3 以将其配置为输出。 OC3A 还可以作为 PWM 模式的输出。
• AIN0/XCK0 – 端口 E, Bit 2
AIN0 – 模拟比较器正输入端。
XCK0,USART0 的外部时钟。数据方向寄存器的 DDE2 控制这个时钟是输入时钟 (DDE2
为 '0’) 还是输出时钟 (DDE2 为 '1’)。只有当 USART0 工作于同步模式时 XCK0 才会生效。
77
2490G–AVR–03/04
• PDO/TXD0 – 端口 E, Bit 1
PDO, SPI 串行编程的数据输出。在串行下载程序时这个引脚用来输出数据。
TXD0, UART0 发送引脚。
• PDI/RXD0 – 端口 E, Bit 0
PDI, SPI 串行编程的数据输入。在串行下载程序时这个引脚用来输入数据。
RXD0,USART0接收引脚。当使能USART0接收器后这个引脚配置为输入而不管DDRE0
的设置如何。 PORTE0 仍然控制着上拉电阻的使能。
Table 40 和 Table 41 将端口 E 的第二功能与 P67Figure 33 的重载信号关联在了一起。
Table 40. PE7..PE4 的第二功能
78
信号
名称
PE7/INT7/IC3
PE6/INT6/T3
PE5/INT5/OC3C
PE4/INT4/OC3B
PUOE
0
0
0
0
PUOV
0
0
0
0
DDOE
0
0
0
0
DDOV
0
0
0
0
PVOE
0
0
OC3C 使能
OC3B 使能
PVOV
0
0
OC3C
OC3B
DIEOE
INT7 使能
INT6 使能
INT5 使能
INT4 使能
DIEOV
1
1
1
1
DI
INT7输入/IC3输入
INT7 输入/T3 输入
INT5 输入
INT4 输入
AIO
–
–
–
–
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 41. PE3..PE0 的第二功能
端口 F 的第二功能
信号
名称
PE3/AIN1/OC3A
PE2/AIN0/XCK0
PE1/PDO/TXD0
PE0/PDI/RXD0
PUOE
0
0
TXEN0
RXEN0
PUOV
0
0
0
PORTE0 • PUD
DDOE
0
0
TXEN0
RXEN0
DDOV
0
0
1
0
PVOE
OC3B 使能
UMSEL0
TXEN0
0
PVOV
OC3B
XCK0 输出
TXD0
0
DIEOE
0
0
0
0
DIEOV
0
0
0
0
DI
0
XCK0 输入
–
RXD0
AIO
AIN1 输入
AIN0 输入
–
–
如 Table 42 所示,端口 F 的第二功能是 ADC 模拟输入。如果端口 F 的一些引脚配置为
输出,则很重要的一点是在 AD 转换过程中不要改变输出引脚的电平,否则可能会毁坏转
换结果。在 ATmega103 兼容模式下端口 F 只能作为输入。若使能了 JTAG 接口,则即使
在复位阶段 PF7(TDI)、 PF5(TMS) 和 PF4(TCK) 的上拉电阻仍然有效。
Table 42. 端口 F 的第二功能
端口引脚
第二功能
PF7
ADC7/TDI (ADC 输入通道 7,或是 JTAG 测试数据输入引脚 )
PF6
ADC6/TDO (AD 输入通道 6,或是 JTAG 测试数据输出引脚 )
PF5
ADC5/TMS (ADC 输入通道 5 ,或是 JTAG 测试模式选择引脚 )
PF4
ADC4/TCK (ADC 输入通道 4,或是 JTAG 测试时钟 )
PF3
ADC3 (ADC 输入通道 3)
PF2
ADC2 (ADC 输入通道 2)
PF1
ADC1 (ADC 输入通道 1)
PF0
ADC0 (ADC 输入通道 0)
• TDI, ADC7 – 端口 F, Bit 7
ADC7,模数转换器通道 7。
TDI,JTAG 测试数据输入引脚: 将要移入指令寄存器或数据寄存器 ( 扫描链 ) 的串行输入
数据。使能 JTAG 接口之后这个引脚不能再用作普通 I/O 口。
• TDO, ADC6 – 端口 F, Bit 6
ADC6,模数转换器通道 6。
TDO,JTAG 测试数据输出引脚 : 将要移入指令寄存器或数据寄存器的串行输出数据。使
能 JTAG 接口之后这个引脚不能再用作普通 I/O 口。
在非 TAP 态时, TDO 引脚为高阻态。
79
2490G–AVR–03/04
• TMS, ADC5 – 端口 F, Bit 5
ADC5,模数转换器通道 5。
TMS,JTAG 测试模式选择引脚。这个引脚用于 TAP 控制器状态机 的定位。使能 JTAG 接
口之后这个引脚不能再用作普通 I/O 口。
• TCK, ADC4 – 端口 F, Bit 4
ADC4,模数转换器通道 4。
TCK,JTAG 测试时钟:JTAG 的操作相对 TCK 是同步的。使能 JTAG 接口之后这个引脚不
能再用作普通 I/O 口。
• ADC3 - ADC0 – 端口 F, Bit 3..0
模数转换器通道 3..0。
Table 43. PF7..PF4 的第二功能
80
信号
名称
PF7/ADC7/TDI
PF6/ADC6/TDO
PF5/ADC5/TMS
PF4/ADC4/TCK
PUOE
JTAGEN
JTAGEN
JTAGEN
JTAGEN
PUOV
1
0
1
1
DDOE
JTAGEN
JTAGEN
JTAGEN
JTAGEN
DDOV
0
SHIFT_IR +
SHIFT_DR
0
0
PVOE
0
JTAGEN
0
0
PVOV
0
TDO
0
0
DIEOE
JTAGEN
JTAGEN
JTAGEN
JTAGEN
DIEOV
0
0
0
0
DI
–
–
–
–
AIO
TDI/ADC7 输入
ADC6 输入
TMS/ADC5 输入
TCKADC4 输入
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 44. PF3..PF0 第二功能的重载信号
端口 G 的第二功能
信号
名称
PF3/ADC3
PF2/ADC2
PF1/ADC1
PF0/ADC0
PUOE
0
0
0
0
PUOV
0
0
0
0
DDOE
0
0
0
0
DDOV
0
0
0
0
PVOE
0
0
0
0
PVOV
0
0
0
0
DIEOE
0
0
0
0
DIEOV
0
0
0
0
DI
–
–
–
–
AIO
ADC3 输入
ADC2 输入
ADC1 输入
ADC0 输入
在 ATmega103 兼容模式下端口 G 只具有下面描述的第二功能,而不能用作通用数字端
口。第二功能介绍如下:
Table 45. 端口 G 的第二功能
端口引脚
第二功能
PG4
TOSC1 (RTC 振荡器, T/C0)
PG3
TOSC2 (RTC 振荡器, T/C0)
PG2
ALE ( 外部存储器地址所存使能信号 )
PG1
RD ( 外部存储器读信号 )
PG0
WR ( 外部存储器写信号 )
• TOSC1 – 端口 G, Bit 4
TOSC2,定时器振荡器引脚 1:当寄存器 ASSR 的 AS0 置位时使能 T/C0 的异步时钟。PG4
从端口上脱离,成为反向振荡器放大器的输入。此时可以外接晶体振荡器,同时不能用作
I/O。
• TOSC2 – 端口 G, Bit 3
TOSC2,定时器振荡器引脚 2:当寄存器 ASSR 的 AS0 置位时使能 T/C0 的异步时钟。PG3
从端口上脱离,成为反向振荡器放大器的输入。此时可以外接晶体振荡器,同时不能用作
I/O。
• ALE – 端口 G, Bit 2
ALE 为外部存储器地址所存使能信号。
• RD – 端口 G, Bit 1
RD 是外部存储器读控制信号。
• WR – 端口 G, Bit 0
WR 是外部存储器写控制信号。
81
2490G–AVR–03/04
Table 46 和 Table 47 将端口 E 的第二功能与 P67Figure 33 的重载信号关联在了一起。
Table 46. PG4..PG1 的第二功能
信号名称
PG4/TOSC1
PG3/TOSC2
PG2/ALE
PG1/RD
PUOE
AS0
AS0
SRE
SRE
PUOV
0
0
0
0
DDOE
AS0
AS0
SRE
SRE
DDOV
0
0
1
1
PVOE
0
0
SRE
SRE
PVOV
0
0
ALE
RD
DIEOE
AS0
AS0
0
0
DIEOV
0
0
0
0
DI
–
–
–
–
AIO
T/C0 OSC 输入
T/C0 OSC 输出
–
–
Table 47. PG0 的第二功能
82
信号名称
PG0/WR
PUOE
SRE
PUOV
0
DDOE
SRE
DDOV
1
PVOE
SRE
PVOV
WR
DIEOE
0
DIEOV
0
DI
–
AIO
–
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
I/O 端口寄存器的说明
端口 A 数据寄存器- PORTA
端口 A 数据方向寄存器- DDRA
端口 A 输入引脚地址- PINA
端口 B 数据寄存器- PORTB
端口 B 数据方向寄存器- DDRB
端口 B 输入引脚地址- PINB
端口 C 数据寄存器- PORTC
端口 C 数据方向寄存器- DDRC
Bit
7
6
5
4
3
2
1
0
PORTA7
PORTA6
PORTA5
PORTA4
PORTA3
PORTA2
PORTA1
PORTA0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
DDA7
DDA6
DDA5
DDA4
DDA3
DDA2
DDA1
DDA0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
PINA7
PINA6
PINA5
PINA4
PINA3
PINA2
PINA1
PINA0
读/写
R
R
R
R
R
R
R
R
初始值
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Bit
7
6
5
4
3
2
1
0
PORTB7
PORTB6
PORTB5
PORTB4
PORTB3
PORTB2
PORTB1
PORTB0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
DDB7
DDB6
DDB5
DDB4
DDB3
DDB2
DDB1
DDB0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
PINB7
PINB6
PINB5
PINB4
PINB3
PINB2
PINB1
PINB0
读/写
R
R
R
R
R
R
R
R
初始值
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Bit
7
6
5
4
3
2
1
0
PORTC7
PORTC6
PORTC5
PORTC4
PORTC3
PORTC2
PORTC1
PORTC0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
DDC7
DDC6
DDC5
DDC4
DDC3
DDC2
DDC1
DDC0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
PORTA
DDRA
PINA
PORTB
DDRB
PINB
PORTC
DDRC
83
2490G–AVR–03/04
端口 C 输入引脚地址- PINC
Bit
7
6
5
4
3
2
1
0
PINC7
PINC6
PINC5
PINC4
PINC3
PINC2
PINC1
PINC0
读/写
R
R
R
R
R
R
R
R
初始值
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
PINC
在 ATmega103 兼容模式下, DDRC 和 PINC 寄存器初始化为输出低电平。即使在没有
时钟的情况下口线也将保持初始值。要注意的是,在 ATmega103 兼容模式下 DDRC 和
是不可见的。为了保持 100% 的向后兼容,请不要在 ATmega103 兼容模式下访问这两个
寄存器。
端口 D 数据寄存器- PORTD
端口 D 数据方向寄存器- DDRD
端口 D 输入引脚地址- PIND
端口 E 数据寄存器- PORTE
端口 E 数据方向寄存器- DDRE
端口 E 输入引脚地址- PINE
端口 F 数据寄存器- PORTF
84
Bit
7
6
5
4
3
2
1
0
PORTD7
PORTD6
PORTD5
PORTD4
PORTD3
PORTD2
PORTD1
PORTD0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
DDD7
DDD6
DDD5
DDD4
DDD3
DDD2
DDD1
DDD0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
PIND7
PIND6
PIND5
PIND4
PIND3
PIND2
PIND1
PIND0
读/写
R
R
R
R
R
R
R
R
初始值
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Bit
7
6
5
4
3
2
1
0
PORTE7
PORTE6
PORTE5
PORTE4
PORTE3
PORTE2
PORTE1
PORTE0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
DDE7
DDE6
DDE5
DDE4
DDE3
DDE2
DDE1
DDE0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
PINE7
PINE6
PINE5
PINE4
PINE3
PINE2
PINE1
PINE0
读/写
R
R
R
R
R
R
R
R
初始值
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Bit
7
6
5
4
3
2
1
0
PORTF7
PORTF6
PORTF5
PORTF4
PORTF3
PORTF2
PORTF1
PORTF0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
PORTD
DDRD
PIND
PORTE
DDRE
PINF
PORTF
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
端口 F 数据方向寄存器- DDRF
端口 F 输入引脚地址- PINF
Bit
7
6
5
4
3
2
1
0
DDF7
DDF6
DDF5
DDF4
DDF3
DDF2
DDF1
DDF0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
PINF7
PINF6
PINF5
PINF4
PINF3
PINF2
PINF1
PINF0
读/写
R
R
R
R
R
R
R
R
初始值
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
DDRF
PINF
在 ATmega103 兼容模式下 PORTF 和 DDRF 是无效的,因为此时端口 F 只能作为数字
输入引脚。
端口 G 数据寄存器- PORTG
端口 G 数据方向寄存器-
DDRG
端口 G 输入引脚地址- PING
Bit
7
6
5
4
3
2
1
0
–
–
–
PORTG4
PORTG3
PORTG2
PORTG1
PORTG0
读/写
R
R
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
–
–
–
DDG4
DDG3
DDG2
DDG1
DDG0
读/写
R
R
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
–
–
–
PING4
PING3
PING2
PING1
PING0
读/写
R
R
R
R
R
R
R
R
初始值
0
0
0
N/A
N/A
N/A
N/A
N/A
PORTG
DDRG
PING
在 ATmega103 兼容模式下 PORTG、DDRG 和 PING 是无效的,只能用作第二功能,即
TOSC1、 TOSC2、 WR、 RD 和 ALE)。
85
2490G–AVR–03/04
外部中断
外部中断通过引脚 INT7:0 触发。只要使能了中断,即使引脚 INT7:0 配置为输出,只要电
平发生了合适的变化,中断也会触发。这个特点可以用来产生软件中断。通过设置外部中
断控制寄存器 – EICRA (INT3:0) 和 EICRB (INT7:4),中断可以由下降沿、上升沿,或者
是低电平触发。当外部中断使能并且配置为电平触发,只要引脚电平为低,中断就会产
生。若要求 INT7:4 在信号下降沿或上升沿触发, I/O 时钟必须工作,如 P34“ 时钟系统及
其分布 ” 说明的那样。 INT3:0 的中断条件检测则是异步的。也就是说,这些中断可以用
来将器件从睡眠模式唤醒。在睡眠过程 ( 除了空闲模式 ) 中 I/O 时钟是停止的。
通过电平方式触发中断,从而将 MCU 从掉电模式唤醒时,要保证电平保持一定的时间,
以降低 MCU 对噪声的敏感程度。电平以看门狗的频率检测两次。在 5.0V、 25°C 的条件
下,看门狗的标称时钟周期为 1 µs。看门狗时钟受电压的影响,具体请参考 P313“ 电气
特性 ” 。只要在采样过程中出现了合适的电平,或是信号持续到启动过程的末尾, MCU
就会唤醒。启动过程由熔丝位 SUT 决定,如 P34“ 时钟系统及其分布 ” 所示。若信号出现
于两次采样过程,但在启动过程结束之前就消失了, MCU 仍将唤醒,但不再会引发中断
了。要求的电平必须保持足够长的时间以使 MCU 结束唤醒过程,然后触发电平中断。
外部中断控制寄存器 A -
EICRA
Bit
7
6
5
4
3
2
1
0
ISC31
ISC30
ISC21
ISC20
ISC11
ISC10
ISC01
ISC00
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
EICRA
ATmega103 兼容模式不能访问这个寄存器,但是 INT3:0 的初始值定义为低电平中断。
• Bits 7..0 – ISC31, ISC30 - ISC00, ISC00: 外部中断 3 - 0 敏感电平控制位
外部中断 3 - 0 由引脚 INT3:0 激活,如果 SREG 寄存器的 I 标志和 EIMSK 寄存器相应的
中断屏蔽位置位的话。触发方式如 Table 48 所示。INT3..INT0 的边沿触发方式是异步的。
只要 INT3:0 引脚上产生宽度大于 Table 49 所示数据的脉冲就会引发中断。若选择了低电
平中断,低电平必须保持到当前指令完成,然后才会产生中断。而且只要将引脚拉低,就
会引发中断请求。改变 ISCn 时有可能发生中断。因此建议首先在寄存器 EIMSK 里清除
相应的中断使能位 INTn,然后再改变 ISCn。最后,不要忘记在重新使能中断之前通过对
EIFR 寄存器的相应中断标志位 INTFn 写 '1’ 使其清零。
86
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 48. 中断敏感电平控制 (1)
说明
ISCn1
ISCn0
0
0
INTn 为低电平时产生中断请求
0
1
保留
1
0
INTn 的下降沿产生异步中断请求
1
1
INTn 的上升沿产生异步中断请求
Note:
1. n = 3、 2、 1 或 0。
改变 ISCn1/ISCn0 时一定要先通过清零 EIMSK 寄存器的中断使能位来禁止中断。否
则在改变 ISCn1/ISCn0 的过程中可能发生中断。
Table 49. 异步 ( 外部 ) 中断特性
外部中断控制寄存器 B -
EICRB
符号
参数
tINT
异步 ( 外部 ) 中断的最小脉冲宽度
Bit
最小
值
条件
Typ
Max
50
单位
ns
7
6
5
4
3
2
1
0
ISC71
ISC70
ISC61
ISC60
ISC51
ISC50
ISC41
ISC40
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
EICRB
• Bits 7..0 – ISC71, ISC70 - ISC41, ISC40: 外部中断 7 - 4 敏感电平控制位
外部中断 7 - 4 由引脚 INT7:4 激活,如果 SREG 寄存器的 I 标志和 EIMSK 寄存器相应的
中断屏蔽位置位的话。触发方式如 Table 50 所示。检测信号跳变沿之前 MCU 首先对
INT7:4 引脚进行采样。如果选择了跳变沿中断或是电平变换中断 ( 上升沿和下降沿都将产
生中断 ),只要信号持续时间大于一个时钟周期,中断就会发生;否则无法保证触发中断。
要注意由于 XTAL 分频器的存在, CPU 时钟有可能比 XTAL 时钟慢。若选择了低电平中
断,低电平必须保持到当前指令完成,然后才会产生中断。而且只要将引脚拉低,就会引
发中断请求。
Table 50. 中断敏感电平控制 (1)
说明
ISCn1
ISCn0
0
0
INTn 为低电平时产生中断请求
0
1
INTn 引脚上任意的逻辑电平变换都将引发中断
1
0
只要两次采样发现 INTn 上发生了下降沿就会产生中断请求
1
1
只要两次采样发现 INTn 上发生了上升沿就会产生中断请求
Note:
1. n = 7、 6、 5 或 4。
改变 ISCn1/ISCn0 时一定要先通过清零 EIMSK 寄存器的中断使能位来禁止中断。否
则在改变 ISCn1/ISCn0 的过程中可能发生中断。
87
2490G–AVR–03/04
外部中断屏蔽寄存器- EIMSK
Bit
7
6
5
4
3
2
1
0
INT7
INT6
INT5
INT4
INT3
INT2
INT1
INT0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
EIMSK
• Bits 7..4 – INT7 - INT0: 外部中断请求 7 - 0 使能
当 INT7 – INT0 为 '1’,而且状态寄存器 SREG 的 I 标志置位,相应的外部引脚中断就使
能了。外部中断控制寄存器 – EICRA 和 EICRB 的中断敏感电平控制位决定中断是由上升
沿、下降沿,还是电平触发的。只要使能,即使引脚被配置为输出,只要引脚电平发生了
相应的变化,中断可将产生。据此可以实现软件中断。
外部中断标志寄存器- EIFR
Bit
7
6
5
4
3
2
1
0
INTF7
INTF6
INTF5
INTF4
INTF3
INTF2
INTF1
INTF0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
EIFR
• Bits 7..0 – INTF7 - INTF0: 外部中断标志 7 - 0
INT7:0 引脚电平发生跳变时触发中断请求,并置位相应的中断标志 INTF7:0 。如果 SREG
的位 I 以及 EIMSK 寄存器相应的中断使能位为 ’1’, MCU 既跳转到中断例程。中断例程
执行时标志被硬件清零。此外,标志位也可以通过写入 ’1’ 的方式来清零。若 INT7:0 配置
为电平触发,这些标志位总是为 '0’。在睡眠模式下,如果中断是禁止的,则这些引脚的
输入缓冲器也是禁止的。这有可能产生逻辑电平的变化并置位 INTF3:0。更多信息请参考
P66“ 数字输入使能和睡眠模式 ” 。
88
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
8 位定时器 / 计时器 0
- PWM、异步操作
T/C0 是一个通用的,单通道 8 位定时器 / 计数器模块。其主要特点如下:
• 单通道计数器
• 比较匹配发生时清除定时器 ( 自动加载 )
• 无毛刺的相位修正 PWM
• 频率发生器
• 10 位时钟预分频器
• 溢出和比较匹配中断源 (TOV0 和 OCF0)
• 允许外部 32kHz 钟振作为时钟
综述
Figure 34 为 8 位定时器 / 计数器的简化框图。实际引脚排放请参考 P2“ 引脚配置 ” 。CPU 可
以访问的 I/O 寄存器,包括位和引脚,以粗体显示。 I/O 寄存器和位的位置列于 P99“8 位
定时器 / 计数器寄存器的说明 ” 。
Figure 34. 8 位 T/C 方框图
TCCRn
count
TOVn
(Int. Req.)
clear
Control Logic
direction
clkTn
TOSC1
BOTTOM
TOP
Prescaler
T/C
Oscillator
TOSC2
Timer/Counter
TCNTn
=0
= 0xFF
OCn
(Int. Req.)
Waveform
Generation
=
clkI/O
OCn
DATABUS
OCRn
Synchronized Status Flags
clkI/O
Synchronization Unit
clkASY
Status Flags
ASSRn
Asynchronous Mode
Select (ASn)
寄存器
T/C(TCNT0)和输出比较寄存器(OCR0)为8位寄存器。中断请求信号位于定时器中断标志
寄存器 TIFR。与定时器相关的所有中断都可以通过定时器中断屏蔽寄存器 TIMSK 单独进
行屏蔽。由于 TIFR 和 TIMSK 寄存器由几个定时器单元共享,所以图中并没有表示出来。
T/C 可以通过预分频器由内部驱动,或者是由 TOSC1/2 时钟异步驱动。异步操作受异步状
态寄存器 ASSR 控制。时钟选择模块则控制使用哪一个时钟源。没有选择时钟源时 T/C
不工作。时钟选择模块的输出记为定时器时钟 clkT0。
双缓冲的输出比较寄存器 OCR0 一直与 T/C 的数值进行比较。比较的结果可用来产生
PWM 波,或在输出比较引脚 OC0 上产生变化频率的输出,如 P91 “ 输出比较单元 ” 说明的
那样。比较匹配事件还将设置比较标志 OCF0。此标志可以用来产生输出比较中断请求。
89
2490G–AVR–03/04
定义
本文的许多寄存器及其各个位以通用的格式表示。小写的 “n” 取代了 T/C 的序号,在此即
为 0。但是在写程序时要使用精确的格式 ( 例如使用 TCNT0 来访问 T/C0 计数器值 )。
Table 51 的定义适用于本节。
Table 51. 定义
T/C 的时钟源
90
BOTTOM
计数器计到 0x00 时即达到 BOTTOM
MAX
计数器计到 0xFF ( 十进制的 255) 时即达到 MAX
TOP
计数器计到计数序列的最大值时即达到 TOP。 TOP 值可以分配为固定值
0xFF (MAX),或是存储于寄存器 OCR0 里的数值,具体由工作模式确定
T/C 可以由内部同步时钟或外部异步时钟驱动。 clkT0 的缺省设置为 MCU 时钟 clkI/O。当
ASSR 寄存器的 AS0 置位时,时钟源取自连接于 TOSC1 和 TOSC2 的振荡器。详细的异步
操作可参考 P102“ 异步状态寄存器- ASSR” 一节;详细的时钟源与预分频器的内容请参
考 P105“ 定时器 / 计数器预分频器 ” 。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
计数器单元
8 位 T/C 的主要部分为可编程的双向计数单元。 Figure 35 即为计数器和相关资源的方框
图。
Figure 35. 计数器单元方框图
TOVn
(Int.Req.)
DATA BUS
TOSC1
count
clear
TCNTn
clk Tn
Control Logic
Prescaler
T/C
Oscillator
direction
bottom
TOSC2
top
clkI/O
信号说明 ( 内部信号 ):
count
使 TCNT0 加 1 或减 1
direction
选择加操作或减操作
clear
清除 TCNT0 ( 将所有的位清零 )
clkT0
T/C 的时钟
top
表示 TCNT0 已经达到了最大值
bottom
表示 TCNT0 已经达到了最小值 (0)
根据不同的工作模式,计数器针对每一个 clkT0 实现清零、加一或减一操作。clkT0 可以由
内部时钟源或外部时钟源产生,具体由时钟选择位 CS02:0 确定。没有选择时钟源时
(CS02:0 = 0) 定时器停止。但是不管有没有 clkT0,CPU 都可以访问 TCNT0。CPU 写操作
比计数器其他操作 ( 清零、加减操作 ) 的优先级高。
计数序列由 T/C 控制寄存器 (TCCR0) 的 WGM01 和 WGM00 决定。计数器计数行为与输
出比较 OC0 的波形有紧密的关系。有关计数序列和波形产生的详细信息请参考 P93“ 工作
模式 ” 。
T/C溢出中断标志TOV0根据WGM01:0 设定的工作模式来设置。TOV0可以用于产生CPU
中断。
输出比较单元
8 位比较器持续对 TCNT0 和输出比较匹配寄存器 OCR0 进行比较。一旦 TCNT0 等于
OCR0,比较器就给出匹配信号。在匹配发生的下一个定时器时钟周期里输出比较标志
OCF0置位。若OCIE0 = 1还将引发输出比较中断。执行中断将自动实现对OCF0的清零操
作。也可以通过对这一位执行软件写'1’的操作来实行清零。根据由WGM01:0和COM01:0
设定的不同的工作模式,波形发生器利用匹配信号产生不同的波形。同时,波形发生器还
利用 max 和 bottom 信号来处理极值条件下的特殊情况 (P93“ 工作模式 ” ). Figure 36 为输
出比较单元的方框图。
91
2490G–AVR–03/04
Figure 36. 输出比较单元方框图
DATA BUS
OCRn
TCNTn
= (8-bit Comparator )
OCFn (Int.Req.)
top
bottom
Waveform Generator
OCxy
FOCn
WGMn1:0
COMn1:0
使用 PWM 模式时 OCR0 寄存器为双缓冲寄存器;而在正常工作模式和匹配时清零模式
双缓冲功能是禁止的。双缓冲可以将更新 OCR0 寄存器与 top 或 bottom 时刻同步起来,
从而防止产生不对称的 PWM 脉冲,消除毛刺。
访问 OCR0 寄存器看起来很复杂,其实并不是。使能双缓冲功能时,CPU 访问的是 OCR0
缓冲寄存器;禁止双缓冲功能时 CPU 访问的则是 OCR0 本身。
强制输出比较
工作于非 PWM 模式时,可以通过对强制输出比较位 FOC0 写 '1’ 的方式来产生比较匹配。
强制比较匹配不会置位 OCF0 标志,也不会重载 / 清零定时器,但是 OC0 引脚将被更新,
好象真的发生了比较匹配一样 (COM01:0 决定 OC0 是置位、清零,还是交替变化 )。
写 TCNT0 操作阻止比较匹配
CPU 对 TCNT0 寄存器的写操作会阻止比较匹配的发生。这个特性可以用来将 OCR0 初始
化为与 TCNT0 相同的数值而不触发中断。
使用输出比较单元
由于在任意模式下写 TCNT0 都将在下一个定时器时钟周期里阻止比较匹配,在使用输出
比较时改变TCNT0就会有风险,不管T/C是否在运行。若写如TCNT0的数值等于OCR0,
比较匹配就被忽略了,造成不正确的波形发生结果。类似地,在计数器进行降序计数时不
要对 TCNT0 写入 BOTTOM。
OC0 的设置应该在设置数据方向寄存器之前完成。最简单的设置 OC0 的方法是在普通模
式下利用强制输出比较 FOC0。即使在改变波形发生模式时 OC0 寄存器也会一直保持它
的数值。
COM01:0 和比较数据都不是双缓冲。 COM01:0 的改变将立即生效。
比较匹配输出单元
92
比较匹配模式控制位 COM01:0 具有双重功能。波形发生器利用 COM01:0 来确定下一次
比较匹配发生时的输出比较 OC0 状态; COM01:0 还控制 OC0 引脚的输出源。Figure 37
为受 COM01:0 设置影响的逻辑的简化原理图。 I/O 寄存器、 I/O 位和 I/O 引脚以粗体表
示。图中只给出了受 COM01:0 影响的通用 I/O 端口控制寄存器 (DDR 和 PORT)。谈及
OC0 状态时指的是内部 OC0 寄存器,而不是 OC0 引脚。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 37. 比较匹配输出单元原理图
COMn1
COMn0
FOCn
Waveform
Generator
D
Q
1
OCn
DATA BUS
D
0
OCn
Pin
Q
PORT
D
Q
DDR
clk I/O
只要 COM01:0 的一个或两个置位,波形发生器的输出比较 OC0 功能就会重载通用 I/O 口
功能。但是 OC0 引脚的方向仍旧受控于数据方向寄存器 (DDR)。在能够从 OC0 引脚输
出有效信号之前必须通过数据方向寄存器的 DDR_OC0 位将此引脚设置为输出。功能重
载与波形发生器的工作模式无关。
输出比较逻辑的设计允许 OC0 状态在输出之前首先初始化。要注意某些 COM01:0 设置
是保留的,如 P99 “8 位定时器 / 计数器寄存器的说明 ” 所示。
比较输出模式和波形产生
波形发生器使用 COM01:0 的方式在普通、 CTC 和 PWM 三种模式下有所区别。对于所
有的模式,设置 COM01:0 = 0 表明比较匹配发生时波形发生器无需操作 OC0 寄存器。非
PWM 模式的比较输出请参见 P100Table 53 ;快速 PWM 的比较输出于 P100Table 54,相
位修正 PWM 的比较输出于 P100Table 55。
改变 COM01:0 将影响写入数据后的第一次比较匹配。对于非 PWM 模式,可以通过使用
FOC0 来强制立即产生效果。
工作模式
工作模式,即 T/C 和输出比较引脚的行为,由波形发生模式 (WGM01:0) 及比较输出模式
(COM01:0) 的控制位决定。比较输出模式对计数序列没有影响,而波形产生模式对计数序
列则有影响。 COM01:0 控制 PWM 输出是否反极性。非 PWM 模式时 COM01:0 控制输
出是否应该在比较匹配发生时置位、清零,或是电平取反 (P92 “ 比较匹配输出单元 ” )。
具体的时序信息请参考 P97“T/C 时序图 ” 。
普通模式
普通模式 (WGM01:0 = 0) 为最简单的工作模式。在此模式下计数器不停地累加。计到最
大值后 (TOP = 0xFF) 计数器简单地返回到最小值 0x00 重新开始。在 TCNT0 为零的同一
个定时器时钟里 T/C 溢出标志 TOV0 置位。此时 TOV0 有点象第 9 位,只是只能置位,
93
2490G–AVR–03/04
不会清零。但由于定时器中断例程能够自动清零 TOV0,因此可以通过软件提高定时器的
分辨率。在普通模式下没有什么需要特殊考虑的,用户可以随时写入新的计数器数值。
输出比较单元可以用来产生中断。不推荐在普通模式下利用输出比较产生波形,因为会占
用太多的 CPU 时间。
CTC( 比较匹配时清除定时器 )
模式
在 CTC 模式 (WGM01:0 = 2) 里 OCR0 寄存器用于调节计数器的分辨率。当计数器的数值
TCNT0 等于 OCR0 时计数器清零。OCR0 定义了计数器的 top 值,亦即计数器的分辨率。
这个模式可以在极大程度上控制比较匹配输出的频率,也简化了外部事件计数的操作。
CTC模式的时序图为 Figure 38。计数器数值TCNT0一直增加直到TCNT0与OCR0匹配,
然后 TCNT0 清零。
Figure 38. CTC 模式的时序图
OCn Interrupt Flag Set
TCNTn
OCn
(Toggle)
Period
(COMn1:0 = 1)
1
2
3
4
利用 OCF0 标志可以在计数器数值达到 TOP 即产生中断。若使能了中断,可以利用中断
例程来更新 TOP 的数值。由于 CTC 模式没有双缓冲功能,在计数器以无预分频器或很低
的预分频器工作的时候将 TOP 更改为接近 BOTTOM 的数值时要小心。如果写入 OCR0
的数值小于当前 TCNT0 的数值,计数器将丢失一次比较匹配。在下一次比较匹配发生之
前,计数器不得不先计数到最大值 0xFF,然后再从 0x00 开始计数到 OCR0。
通过设置 COM01:0 = 1,可以在 CTC 模式下将比较输出模式设置为交替方式。只要比较
匹配发生,OC0 的输出电平就取反。在期望获得 OC0 输出之前,首先要将其端口设置为
输出。波形发生器能够产生的最大频率为 fOC0 = fclk_I/O/2 (OCR0 = 0x00)。频率由如下公
式确定:
f clk_I/O
f OCn = ------------------------------------------------2 ⋅ N ⋅ ( 1 + OCRn )
变量 N 代表预分频因子 (1、 8、 32、 64、 128、 256 或 1024)。
在普通模式下, TOV0 标志的置位发生在计数器从 MAX 变为 0x00 的定时器时钟周期。
快速 PWM 模式
94
快速 PWM 模式 (WGM01:0 = 1) 可用来产生高频的 PWM 波形。快速 PWM 模式与其他
PWM模式的不同之处是其三角波工作方式(其他PWM方式为等腰三角形方式)。计数器从
BOTTOM 计到 MAX,然后立即回到 BOTTOM 重新开始。对于普通的比较输出模式,输出
比较引脚 OC0 在 TCNT0 与 OCR0 匹配时清零,在 BOTTOM 时置位;对于反向比较输
出模式, OC0 的动作正好相反。由于使用了单边斜波模式,快速 PWM 模式的工作频率
比使用双斜波的相位修正 PWM 模式高一倍。此高频操作特性使得快速 PWM 模式十分适
合于功率调节,整流和 DAC 应用。高频可以减小外部元器件 ( 电感,电容 ) 的物理尺寸,
从而降低系统成本。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
工作于快速 PWM 模式时,计数器的数值一直增加到 MAX,然后在后面的一个时钟周期
清零。具体的时序图为 Figure 39。图中柱状的 TCNT0 表示这是单边斜波操作。方框图同
时包含了普通的 PWM 输出以及方向 PWM 输出。 TCNT0 斜波上的短水平线表示 OCR0
和 TCNT0 的匹配比较。
Figure 39. 快速 PWM 模式时序图
OCRn Interrupt Flag Set
OCRn Update and
TOVn Interrupt Flag Set
TCNTn
OCn
(COMn1:0 = 2)
OCn
(COMn1:0 = 3)
Period
1
2
3
4
5
6
7
计时器数值达到 Max 时 T/C 溢出标志 TOV0 置位。如果中断使能,中断例程可用来更新
比较值。
工作于快速 PWM 模式时,比较单元可以在 OC0 引脚上输出 PWM 波形。设置 COM01:0
为 2 可以产生普通的 PWM 信号;为 3 则可以产生反向 PWM 波形。 ( 参见 P100Table
54)。要想真正输出信号还必须将 OC0 的数据方向设置为输出。产生 PWM 波形的机理是
OC0寄存器在OCR0与TCNT0匹配时置位(或清零),以及在计数器清零(从MAX变为BOTTOM) 的那一个定时器时钟周期清零 ( 或置位 )。
输出的 PWM 频率可以通过如下公式计算得到:
f clk_I/O
f OCnPWM = -----------------N ⋅ 256
变量 N 代表分频因子 (1、 8、 32、 64、 128、 256 或 1024)。
OCR0 寄存器为极限值时表示快速 PWM 模式的一些特殊情况。若 OCR0 等于 BOTTOM,
输出为出现在第 MAX+1 个定时器时钟周期的窄脉冲; OCR0 为 MAX 时,根据 COM01:0
的设定,输出恒为高电平或低电平。
通过设定 OC0 在比较匹配时进行逻辑电平取反 (COM01:0 = 1),可以得到占空比为 50%
的周期信号。信号的最高频率为 foc0 = fclk_I/O/2,此时 OCR0 为 0。这个特性类似于 CTC
模式下的 OC0 取反操作,不同之处在于快速 PWM 模式具有双缓冲。
95
2490G–AVR–03/04
相位修正 PWM 模式
相位修正 PWM 模式 (WGM01:0 = 3) 为用户提供了一个获得高精度相位修正 PWM 波形
的方法。此模式基于双斜线操作。计时器重复地从 BOTTOM 计到 MAX,然后又从 MAX
倒退回到 BOTTOM。在一般的比较输出模式下,当计时器往 MAX 计数时若发生了 TCNT0
于 OCR0 的匹配,OC0 将清零为低电平;而在计时器往 BOTTOM 计数时若发生了 TCNT0
于 OCR0 的匹配, OC0 将置位为高电平。工作于反向输出比较时则正好相反。与单斜线
操作相比,双斜线操作可获得的最大频率要小。但由于其对称的特性,十分适合于电机控
制。
相位修正 PWM 模式的 PWM 精度固定为 8 比特。计时器不断地累加直到 Max,然后开始
减计数。在一个定时器时钟周期里 TCNT0 的值等于 MAX。时序图可参见 Figure 40。图
中 TCNT0 的数值用柱状图表示,以说明双斜线操作。本图同时说明了普通 PWM 的输出
和反向 PWM 的输出。 TCNT0 斜线上的小横条表示 OCR0 和 TCNT0 的匹配。
Figure 40. 相位修正 PWM 模式的时序图
OCn Interrupt
Flag Set
OCRn Update
TOVn Interrupt
Flag Set
TCNTn
OCn
(COMn1:0 = 2)
OCn
(COMn1:0 = 3)
Period
1
2
3
当计时器达到 BOTTOM 时 T/C 溢出标志位 TOV0 置位。此标志位可用来产生中断。
工作于相位修正 PWM 模式时,比较单元可以在 OC0 引脚产生 PWM 波形:将 COM01:0
设置为 2 产生普通相位的 PWM,设置 COM01:0 为 3 产生反向 PWM 信号 ( 参见 P100Table
55)。实际的 OC0 数值只有在端口设置为输出时才可以在引脚上出现。OCR0 和 TCNT0 比
较匹配发生时 OC0 寄存器将产生相应的清零或置位操作,从而产生 PWM 波形。工作于
相位修正模式时 PWM 频率可由下式公式获得:
f clk_I/O
f OCnPCPWM = -----------------N ⋅ 510
变量 N 表示预分频因子 (1、 8、 32、 64、 128、 256 或 1024)。
OCR0 寄存器处于极值代表了相位修正 PWM 模式的一些特殊情况。在普通 PWM 模式下,
若 OCR0 等于 BOTTOM,输出一直保持为低电平;若 OCR0 等于 MAX,则输出保持为
高电平。反向 PWM 模式则正好相反。
在 Figure 40 的第 2 个周期,虽然没有发生比较匹配, OCn 也出现了一个从高到低的跳
变。其目的是保证波形在 BOTTOM 两侧的对称。没有比较匹配时有两种情况会出现跳变
96
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
T/C 时序图
•
如 Figure 40 所示,OCR0A 的值从 MAX 改变为其他数据。当 OCR0A 值为 MAX 时,引
脚 OCn 的输出应该与前面降序记数比较匹配的结果相同。为保证波形在 BOTTOM
两侧的对称,当 T/C 的数值为 MAX 时,引脚 OCn 的输出又必须符合后面升序记数
比较匹配的结果。
•
定时器从一个比 OCR0A 高的值开始记数,并因而丢失了一次比较匹配。系统因此引
入发生 OCn 却仍然有跳变的现象。
Figure 41 与 Figure 42 给出了定时器 / 计数器 (T/C) 的时序。T/C 为同步电路,亦即其时钟
clkT0 表示为时钟使能信号。图中显示,计数序列接近 MAX 值。 Figure 43 与 Figure 44 s
给出了预分频器使能时的时序。
在异步模式下, clkI/O 由 T/C 振荡器时钟取代。这些图还包含何时设置中断标志的信息。
Figure 41 包含了 T/C 的基本时序。图中给出了除相位修正 PWM 模式外的其他模式下计数
序列接近 MAX 值时的情况。
Figure 41. T/C 时序图,无预分频器
clkI/O
clkTn
(clkI/O /1)
TCNTn
MAX - 1
MAX
BOTTOM
BOTTOM + 1
TOVn
Figure 42 所示为相同的工作时序,但有预分频。
Figure 42. T/C 时序图,预分频器为 fclk_I/O/8
clkI/O
clkTn
(clkI/O /8)
TCNTn
MAX - 1
MAX
BOTTOM
BOTTOM + 1
TOVn
Figure 43 给出了各种模式下 ( 除了 CTC 模式 )OCF2 的置位情况。
97
2490G–AVR–03/04
Figure 43. T/C 时序图, OCF2 置位,预分频器为 fclk_I/O/8
clkI/O
clkTn
(clkI/O /8)
TCNTn
OCRn - 1
OCRn
OCRn
OCRn + 1
OCRn + 2
OCRn Value
OCFn
Figure 44 给出了 CTC 模式下 OCF2 置位和 TCNT2 清除的情况。
Figure 44. T/C 时序图, CTC 模式,预分频器为 fclk_I/O/8
clkI/O
clkTn
(clkI/O /8)
TCNTn
(CTC)
OCRn
TOP - 1
TOP
BOTTOM
BOTTOM + 1
TOP
OCFn
98
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
8 位定时器 / 计数器寄存器
的说明
T/C 控制寄存器- TCCR0
Bit
7
6
5
4
3
2
1
0
FOC0
WGM00
COM01
COM00
WGM01
CS02
CS01
CS00
读/写
W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TCCR0
• Bit 7 – FOC0: 强制输出比较
FOC2 仅在 WGM20 指明非 PWM 模式时才有效。但是,为了保证与未来器件的兼容性,在
使用 PWM 时,写 TCCR2 要对其清零。对其写 1 后,波形发生器将立即进行比较操作。
比较匹配输出引脚 OC2 将按照 COM21:0 的设置输出相应的电平。要注意 FOC2 类似一
个锁存信号,真正对强制输出比较起作用的是 COM21:0 的设置。
FOC2不会引发任何中断,也不会在利用OCR2作为TOP的CTC模式下对定时器进行清零
的操作。
读 FOC2 的返回值永远为 0。
• Bit 6, 3 – WGM01:0: 波形产生模式
这几位控制计数器的计数序列,计数器的最大值 TOP,以及产生何种波形。 T/C 支持的
模式有:普通模式,比较匹配发生时清除计数器模式 (CTC),以及两种 PWM 模式,详见
Table 52 与 P93“ 工作模式 ” 。
Table 52. 波形产生模式的位定义 (1)
T/C 的工作模式
TOP
OCR0 的更
新时间
TOV0 的置
位时刻
0
普通
0xFF
立即更新
MAX
0
1
PWM,相位修正
0xFF
TOP
BOTTOM
2
1
0
CTC
OCR0
立即更新
MAX
3
1
1
快速 PWM
0xFF
TOP
MAX
模式
WGM01
(CTC0)
WGM00
(PWM0)
0
0
1
Note:
1. CTC0和PWM0已经不再使用了,要使用WGM01:0。但是功能和位置与以前版本兼容。
• Bit 5:4 – COM01:0: 比较匹配输出模式
这些位控制输出比较引脚 OC0 的行为。若 COM01:0 的任意一位或两位都置位, OC0 输
出功能将重载普通端口功能。此时数据方向寄存器 (DDR) 需要按照 OC0 功能进行设置。
当 OC0 连接到物理引脚上时, COM01:0 的功能依赖于 WGM01:0 的设置。 Table 53 给
出了当 WGM01:0 设置为普通模式或 CTC 模式时 COM01:0 的功能。
99
2490G–AVR–03/04
Table 53. 比较输出模式,非 PWM 模式
说明
COM01
COM00
0
0
正常的端口操作,不与 OC0 相连接
0
1
比较匹配发生时 OC0 取反
1
0
比较匹配发生时 OC0 清零
1
1
比较匹配发生时 OC0 置位
Table 54 给出了当 WGM01:0 设置为快速 PWM 模式时 COM01:0 的功能。
Table 54. 比较输出模式,快速 PWM 模式 (1)
说明
COM01
COM00
0
0
正常的端口操作,不与 OC0 相连接
0
1
保留
1
0
比较匹配发生时 OC0 清零,计数到 TOP 时 OC0 置位
1
1
比较匹配发生时 OC0 置位,计数到 TOP 时 OC0 清零
Note:
1. 一个特殊情况是 OCR0 等于 TOP,且 COM01 置位。此时比较匹配将被忽略,而计数到
TOP 时的动作继续有效。详细信息请参见 P94“ 快速 PWM 模式 ” 。
Table 55 给出了当 WGM01:0 设置为相位修正 PWM 模式时 COM01:0 的功能。
Table 55. 比较输出模式,相位修正 PWM 模式 (1)
COM00
0
0
正常的端口操作,不与 OC0 相连接
0
1
保留
1
0
在升序计数时发生比较匹配将清零 OC0 ;降序计数时发生比较匹配将置
位 OC0
1
1
在升序计数时发生比较匹配将置位 OC0 ;降序计数时发生比较匹配将清
零 OC0
Note:
100
说明
COM01
1. 一个特殊情况是 OCR0 等于 TOP,且 COM01 置位。此时比较匹配将被忽略,而计数到
TOP 时的动作继续有效。详细信息请参见 P96“ 相位修正 PWM 模式 ” 。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• Bit 2:0 – CS02:0: 时钟选择
用于选择 T/C 的时钟源。参见 Table 56。
Table 56. 时钟选择位定义
T/C 寄存器- TCNT0
说明
CS02
CS01
CS00
0
0
0
无时钟, T/C 不工作
0
0
1
clkT0S/( 没有预分频 )
0
1
0
clkT0S/8 ( 来自预分频器 )
0
1
1
clkT0S/32 ( 来自预分频器 )
1
0
0
clkT0S/64 ( 来自预分频器 )
1
0
1
clkT0S/128 ( 来自预分频器 )
1
1
0
clkT0S/256 ( 来自预分频器 )
1
1
1
clkT0S/1024 ( 来自预分频器 )
Bit
7
6
5
4
3
2
1
0
TCNT0[7:0]
TCNT0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
通过 T/C 寄存器可以直接对计数器的 8 位数据进行读写访问。对 TCNT0 寄存器的写访问
将在下一个时钟阻止比较匹配。在计数器运行的过程中修改 TCNT0 的数值有可能丢失一
次 TCNT0 和 OCR0 的比较匹配。
输出比较寄存器- OCR0
Bit
7
6
5
4
3
2
1
0
OCR0[7:0]
OCR0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
输出比较寄存器包含一个 8 位的数据,不间断地与计数器数值 TCNT0 进行比较。匹配事
件可以用来产生输出比较中断,或者用来在 OC0 引脚上产生波形。
101
2490G–AVR–03/04
定时器 / 计数器的异步操作
异步状态寄存器- ASSR
Bit
7
6
5
4
3
2
1
0
–
–
–
–
AS0
TCN0UB
OCR0UB
TCR0UB
读/写
R
R
R
R
R/W
R
R
R
初始值
0
0
0
0
0
0
0
0
ASSR
• Bit 3 – AS0: 异步 T/C0
AS0为'0'时T/C0由I/O时钟clkI/O 驱动; AS0为'1' 时T/C0由连接到TOSC1引脚 的晶体振
荡器驱动。改变 AS0 有可能破坏 TCNT0、 OCR0 和 TCCR0 的内容。
• Bit 2 – TCN0UB: T/C0 更新中
T/C0工作于异步模式时,写TCNT0将引起TCN0UB置位。当TCNT0从暂存寄存器更新完
毕后 TCN0UB 由硬件清零。 TCN20UB 为 0 表明 TCNT0 可以写入新值了。
• Bit 1 – OCR0UB: 输出比较寄存器 0 更新中
T/C0工作于异步模式时,写OCR0将引起OCR0UB置位。当OCR0从暂存寄存器更新完毕
后 OCR0UB 由硬件清零。 OCR0UB 为 0 表明 OCR0 可以写入新值了。
• Bit 0 – TCR0UB: T/C0 控制寄存器更新中
T/C0工作于异步模式时,写TCCR0将引起TCR0UB置位。当TCCR0从暂存寄存器更新完
毕后 TCR0UB 由硬件清零。 TCR0UB 为 0 表明 TCCR0 可以写入新值了。
如果在更新忙标志置位的时候写上述任何一个寄存器都将引起数据的破坏,并引发不必
要的中断。
对 TCNT0,OCR0 和 TCCR0 进行读取的机制是不同的。读到的 TCNT0 为实际的值,而
OCR0 和 TCCR0 则是从暂存寄存器中读取的。
定时器 / 计数器 0 的异步操作
T/C0 异步工作时要考虑如下几点:
•
警告:在同步和异步模式之间的转换有可能造成 TCNT0、 OCR0、 TCCR0 数据的损
毁。安全的步骤应该是:
1. 清零 OCIE0 和 TOIE0 以关闭 T/C0 的中断
2. 设置 AS0 以选择合适的时钟源
3. 位 TCNT0、 OCR0 和 TCCR0 写入新的数值
4. 等待 TCN0UB、 OCR0UB 和 TCR0UB 清零
5. 清除 T/C0 的中断标志
6. 需要的话使能中断
102
•
振荡器对 32.768 kHz 的晶振进行了优化,从 TOSC1 输入外部时钟信号有可能导致不
正确的 T/C0 操作。另外,系统主时钟必须比钟振高 4 倍以上。
•
写 TCNT0,OCR0 和 TCCR0 时数据首先送入暂存器,两个 TOSC1 正跳变后才锁存。
在数据从暂存器写入目的寄存器之前不能写入新的数值。 3 个寄存器具有各自独立
的暂存器,因此写 TCNT0 不会干扰写 OCR0。可以通过异步状态寄存器 ASSR 检
查数据是否已经写入到目的寄存器。
•
如果要用 T/C0 作为 MCU 的唤醒条件,则在 TCNT0,OCR0 和 TCCR0 更新结束之前
不能进入省电模式,否则 MCU 可能会在 T/C0 设置生效之前进入休眠模式。这对于
用 T/C0 的比较匹配中断唤醒 MCU 尤其重要,因为在更新 OCR0 或 TCNT0 时比较
匹配时禁止的。如果在更新完成之前 (OCR0UB 为 0)MCU 就进入了休眠模式,则比
较匹配中断永远不会发生, MCU 也永远无法唤醒了。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
如果要用T/C0作为省电模式或扩展Standby模式的唤醒条件,必须注意重新进入这些
模式的过程。中断逻辑需要一个 TOSC1 周期进行复位。如果从唤醒到重新进入睡眠
的时间小于一个 TOSC1 周期,中断将不再发生,器件也无法唤醒。如果用户怀疑自
己程序是否满足这一条件,可以采取如下方法 :
•
1. 对 TCCR0、 TCNT0 或 OCR0 写入合适的数据
2. 等待 ASSR 相应的更新忙标志变低
3. 进入省电模式或扩展 Standby 模式
•
若选择了异步工作模式,T/C0 的 32.768 kHz 振荡器将一直工作,除非进入掉电模式
或 Standby 模式。用户应该注意,此振荡器的稳定时间可能长达 1 秒钟。因此,建
议用户在器件从睡眠模式唤醒或上电时至少等待 1 秒钟后再使用 T/C0。同时,由于
启动过程时钟的不稳定性,唤醒时 T/C0 的数据不可使用。
•
省电模式或 Standby 模式唤醒过程:中断条件满足后,在下一个定时器时钟唤醒过程
启动。也就是说,至少一个定时器时钟后处理器才可以读到计数器的数值。唤醒后
的 4 个时钟里 MCU 停止,接着执行中断例程。结束中断例程之后开始 SLEEP 之后
的程序。
•
从省电模式唤醒之后的短时间内读取 TCNT0 可能返回不正确的数据。因为 TCNT0 是
由异步的 TOSC 时钟驱动的,而读取 TCNT0 必须通过一个与内部 I/O 时钟同步的寄
存器来完成。同步发生于每个 TOSC1 的上升沿。从省电模式唤醒后 I/O 时钟重新激
活,而读到的 TCNT0 数值为进入睡眠模式前的值,直到下一个 TOSC1 上升沿的到
来。从省电模式唤醒时的 TOSC1 相位是完全不可预测的。因此,读取 TCNT0 的推
荐序列为:
1. 写一个任意数值到 OCR0 或 TCCR0
2. 等待相应的更新忙标志清零
3. 读 TCNT0
在异步模式下,中断标志的同步需要 3 个处理器周期加一个定时器周期。因此,至少
一个定时器时钟后处理器才可以读到引起中断标志置位的计数器数值。输出比较引
脚的变化与定时器时钟同步,而不是处理器时钟。
•
定时器 / 计数器中断屏蔽寄存器
- TIMSK
Bit
7
6
5
4
3
2
1
0
OCIE2
TOIE2
TICIE1
OCIE1A
OCIE1B
TOIE1
OCIE0
TOIE0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TIMSK
• Bit 1 – OCIE0: T/C0 输出比较匹配中断使能
当 OCIE0 和状态寄存器的全局中断使能位 I 都为 '1’ 时,T/C0 的输出比较匹配中断使能。
当 T/C0 的比较匹配发生,即 TIFR 中的 OCF0 置位时,中断例程得以执行。
• Bit 0 – TOIE0: T/C0 溢出中断使能
当 OCIE0 和状态寄存器的全局中断使能位 I 都为 '1’ 时, T/C0 的溢出中断使能。当 T/C0
发生溢出,即 TIFR 中的 TOV0 位置位时,中断例程得以执行。
定时器 / 计数器中断标志寄存器
- TIFR
Bit
7
6
5
4
3
2
1
0
OCF2
TOV2
ICF1
OCF1A
OCF1B
TOV1
OCF0
TOV0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TIFR
103
2490G–AVR–03/04
• Bit 1 – OCF0: 输出比较标志 0
当 T/C0 与 OCR0( 输出比较寄存器 0) 的值匹配时, OCF0 置位。此位在中断例程里硬件
清零,或者通过对其写 1 来清零。当 SREG 中的位 I、 OCIE0 和 OCF0 都置位时,中断
例程得到执行。
104
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• Bit 0 – TOV0: T/C0 溢出标志
当 T/C0 溢出时, TOV0 置位。执行相应的中断例程时此位硬件清零。此外, TOV0 也可
以通过写 1 来清零。当 SREG 中的位 I、TOIE0 和 TOV0 都置位时,中断例程得到执行。
在 PWM 模式中,当 T/C0 在 0x00 改变记数方向时, TOV0 置位。
Figure 45. T/C0 的预分频器
PSR0
clkT0S/1024
clkT0S/256
AS0
clkT0S/128
10-BIT T/C PRESCALER
Clear
clkT0S/64
TOSC1
clkT0S
clkT0S/32
clkOSC
clkT0S/8
定时器 / 计数器预分频器
0
CS00
CS01
CS02
TIMER/COUNTER0 CLOCK SOURCE
clkT0
T/C0 预分频器的输入时钟称为 clkT0S。缺省地,clkT0S 与系统主时钟 clkOSC 连接。若置位
ASSR 的 AS0,T/C0 将由引脚 TOSC1 异步驱动,使得 T/C0 可以作为一个实时时钟。如果
AS0置位,则TOSC1和TOSC2从端口C脱离。引脚上即可外接一个时钟晶振(内部振荡器
针对 32.768 kHz 的钟表晶体进行了优化 )。不推荐在 TOSC1 上直接施加时钟信号。
T/C0 的可能预分频选项有: clkT0S/8、 clkT0S/32、 clkT0S/64、 clkT0S/128、 clkT0S/256 和
clkT0S/1024。此外还可以选择clkT0S 和0 (停止工作)。置位SFIOR寄存器的PSR0将复位预
分频器,从而允许用户从可预测的预分频器开始工作。
105
2490G–AVR–03/04
特殊功能 IO 寄存器- SFIOR
Bit
7
6
5
4
3
2
1
0
TSM
–
–
–
ACME
PUD
PSR0
PSR321
读/写
R/W
R
R
R
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
SFIOR
• Bit 7 – TSM: T/C 同步模式
TSM置位时寄存器 PSR0和PSR321保持其数据直到被更新,或者 TSM被清零。此模式对
同步 T/C 非常有用。通过设置 TSM 和合适的 PSR,相关的 T/C 将停止工作,然后被配置
为具有相同的数值。一旦 TSM 清零,这些 T/C 立即同时开始计数。
• Bit 1 – PSR0: T/C0 预分频器复位
置位时 T/C0 的预分频器复位。操作完成后这一位由硬件自动清零。写入零时不会引发任
何动作。若 T/C0 是由内部 CPU 时钟驱动的,则此位读返回值永远为零。如果 T/C0 工作
于异步模式,则这一位置位后一直保持到预分频器复位操作真正完成。若 TSM 位置位则
该位不会被硬件清零。
106
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
16 位定时器 / 计时器
(T/C1 与 T/C3)
16 位的 T/C 可以实现精确的程序定时 ( 事件管理 )、波形产生和信号测量。其主要特点如下
• 真正的 16 位设计 ( 即允许 16 位的 PWM)
• 3 个独立的输出比较单元
• 双缓冲的输出比较寄存器
• 一个输入比较单元
• 输入捕捉噪声抑制器
• 比较匹配发生时清除寄存器 ( 自动重载 )
• 无毛刺的相位修正 PWM
• 可变的 PWM 周期
• 频率发生器
• 外部事件计数器
• 10 个独立的中断源 (TOV1、 OCF1A、OCF1B、OCF1C、ICF1、 TOV3、OCF3A、OCF3B、
OCF3C 和 ICF3)
ATmega103 兼容模式的限制
在 ATmega103 兼容模式下只有一个 16 位的 T/C(T/C1),而且只有两个比较寄存器 ( 比较
A 和比较 B)。
综述
本文多数的寄存器和位定义以通用的方式完成。 “n” 表示 T/C 通道号, “x” 表示输出比较
通道号。但是在写程序时要用完整的、精确的名称。物理I/O寄存器和位地址列于 P126“16
位定时器 / 计数器寄存器说明 ” 。
16 位 T/C 的简化框图示于 Figure 46。CPU 可访问的 I/O 寄存器,包括 I/O 位和 I/O 引脚以粗
体表示。
107
2490G–AVR–03/04
Figure 46. 16 位 T/C 框图 (1)
Count
Clear
Direction
TOVx
(Int.Req.)
Control Logic
TCLK
Clock Select
Edge
Detector
TOP
BOTTOM
( From Prescaler )
Timer/Counter
TCNTx
Tx
=
=0
OCFxA
(Int.Req.)
Waveform
Generation
=
OCxA
OCRxA
OCFxB
(Int.Req.)
Fixed
TOP
Values
Waveform
Generation
DATA BUS
=
OCxB
OCRxB
OCFxC
(Int.Req.)
Waveform
Generation
=
OCRxC
OCxC
( From Analog
Comparator Ouput )
ICFx (Int.Req.)
Edge
Detector
ICRx
Noise
Canceler
ICPx
TCCRxA
Note:
寄存器
TCCRxB
TCCRxC
1. 请参考 P2Figure 1 ,P70Table 30 和 P77Table 39 以获得 T/C1 和 T/C3 的引脚定义。
定时器 / 计数器 TCNTn、输出比较寄存器 OCRnA/B/C 与输入捕捉寄存器 ICRn 均为 16
位寄存器。访问 16 位寄存器必须通过特殊的步骤,详见 P109“ 访问 16 位寄存器 ” 。T/C
控制寄存器 TCCRnA/B/C 为 8 位寄存器,没有 CPU 访问的限制。中断请求 ( 图中简写为
Int.Req.)信号在中断标志寄存器TIFRn与扩展定时中断标志寄存器ETIFR都有反映。所有
中断都可以由中断屏蔽寄存器 TIMSKn 及扩展定时中断屏蔽寄存器 ETIMSK 控制。图中
未给出 (E)TIFRn 与 (E)TIMSKn。
T/C可由内部时钟通过预分频器或通过由Tn引脚输入的外部时钟驱动。引发T/C数值增加(
或减少 ) 的时钟源及其有效沿由时钟选择逻辑模块控制。没有选择时钟源时 T/C 处于停止
状态。时钟选择逻辑模块的输出称为 clkTn。
双缓冲输出比较寄存器 OCRnA/B/C 一直与 T/C 的值做比较。波形发生器用比较结果产生
PWM 或在输出比较引脚 OCnA/B/C 输出可变频率的信号。参见P116 “ 输出比较单元 ” 。比
较匹配结果还可置位比较匹配标志 OCFnA/B/C,用来产生输出比较中断请求。
当输入捕捉引脚 ICPn 或模拟比较器输入引脚 ( 见 P219 “ 模拟比较器 ” ) 有输入捕捉事件
产生 ( 边沿触发 ) 时,当时的 T/C 值被传输到输入捕捉寄存器保存起来。输入捕捉单元包
括一个数字滤波单元 ( 噪声消除器 ) 以降低噪声干扰。
108
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
在某些操作模式下, TOP 值或 T/C 的最大值可由 OCRnA 寄存器、 ICRn 寄存器,或一
些固定数据来定义。在 PWM 模式下用 OCRnA 作为 TOP 值时, OCRnA 寄存器不能用
作 PWM 输出。但此时 OCRnA 是双向缓冲的, TOP 值可在运行过程中得到改变。当需
要一个固定的 TOP 值时可以使用 ICRn 寄存器,从而释放 OCRnA 来用作 PWM 的输出。
定义
以下定义适用于本节::
Table 57. 定义
兼容性
BOTTOM
计数器计到 0x0000 时即达到 BOTTOM
MAX
计数器计到 0xFFFF ( 十进制的 65535) 时即达到 MAX
TOP
计数器计到计数序列的最大值时即达到 TOP。 TOP 值可以为固定值 0x00FF、
0x01FF 或 0x03FF,或是存储于寄存器 OCRnA 或 ICRn 里的数值,具体有赖于工作
模式
16位T/C是从以前版本的16位AVRT/C改进和升级得来的。它在如下方面与以前的版本完
全兼容:
•
包括定时器中断寄存器在内的所有 16 位 T/C 相关的 I/O 寄存器的地址
•
包括定时器中断寄存器在内的所有 16 位 T/C 相关的寄存器位定位
•
中断向量
下列控制位名称已改,但具有相同的功能与寄存器单元:
•
PWMn0 改为 WGMn0
•
PWMn1 改为 WGMn1
•
CTCn 改为 WGMn2
16 位 T/C 控制寄存器中添加了下列寄存器:
•
T/C 控制寄存器 C (TCCRnC)
•
输出比较寄存器 C, 含有 OCRnCH 与 OCRnCL
16 位 T/C 控制寄存器中添加了下列位:
•
TCCR1A 中加入 COM1C1:0
•
TCCRnC 中加入 FOCnA、 FOCnB 与 FOCnC
•
TCCRnB 中加入 WGMn3
加入输出比较单元 C 的中断标志与屏蔽位。
16 位 T/C 的一些改进在某些特殊情况下将影响兼容性。
访问 16 位寄存器
TCNTn、OCRnA/B/C 与 ICRn 是 AVR CPU 通过 8 位数据总线可以访问的 16 位寄存器。读
写 16 位寄存器需要两次操作。每个 16 位计时器都有一个 8 位临时寄存器用来存放其高 8
位数据。每个 16 位定时器所属的 16 位寄存器共用相同的临时寄存器。访问低字节会触
发 16 位读或写操作。当 CPU 写入数据到 16 位寄存器的低字节时,写入的 8 位数据与存
放在临时寄存器中的高 8 位数据组成一个 16 位数据,同步写入到 16 位寄存器中。当 CPU
读取 16 位寄存器的低字节时,高字节内容在读低字节操作的同时被放置于临时辅助寄存
器中。
并非所有的 16 位访问都涉及临时寄存器。对 OCRnA/B/C 寄存器的读操作就不涉及临时
寄存器。
写 16 位寄存器时,应先写入该寄存器的高位字节。而读 16 位寄存器时应先读取该寄存
器的低位字节。
109
2490G–AVR–03/04
下面的例程说明了如何访问 16 位定时器寄存器。前提是假设不会发生更新临时寄存器内
容的中断。同样的原则也适用于对 OCRnA/B/C 与 ICRn 寄存器的访问。使用 “C” 语言时,
编译器会自动处理 16 位操作。
汇编代码例程 (1)
...
; 设置 TCNTn 为 0x01FF
ldi r17,0x01
ldi r16,0xFF
out TCNTnH,r17
out TCNTnL,r16
; 将 TCNTn 读入 r17:r16
in
r16,TCNTnL
in
r17,TCNTnH
...
C 代码例程 (1)
unsigned int i;
...
/* 设置 TCNTn 为 0x01FF */
TCNTn = 0x1FF;
/* 将 TCNTn 读入 i */
i = TCNTn;
...
Note:
1. 本代码假定已经包含了合适的头文件。当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如
“LDS” 、“STS”、“SBRS”、“SBRC”、“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令
代替 “IN”、 “OUT”、 “SBIS”、“SBIC”、 “CBI” 与 “SBI” 指令。
汇编代码例程中 TCNTn 的返回值在 r17:r16 寄存器对中。
注意到 16 位寄存器的访问是一个基本操作是非常重要的。在对 16 位寄存器操作时,最
好首先屏蔽中断响应,防止在主程序读写 16 位寄存器的两条指令之间发生这样的中断:
它也访问同样的寄存器或其他的 16 位寄存器,从而更改了临时寄存器。如果这种情况发
生,那么中断返回后临时寄存器中的内容已经改变,造成主程序对 16 位寄存器的读写错
误。
110
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
下面的例程给出了读取 TCNTn 寄存器内容的基本操作。对 OCRnA/B/C 或 ICRn 的读操
作可以使用相同的方法。
汇编代码例程 (1)
TIM16_ReadTCNTn:
; 保存全局中断标志
in
r18,SREG
; 禁用中断
cli
; 将 TCNTn 读入 r17:r16
in
r16,TCNTnL
in
r17,TCNTnH
; 恢复全局中断标志
out SREG,r18
ret
C 代码例程 (1)
unsigned int TIM16_ReadTCNTn( void )
{
unsigned char sreg;
unsigned int i;
/* 保存全局中断标志 */
sreg = SREG;
/* 禁用中断 */
_CLI();
/* 将 TCNTn 读入 i */
i = TCNTn;
/* 恢复全局中断标志 */
SREG = sreg;
return i;
}
Note:
1. 本代码假定已经包含了合适的头文件。当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如
“LDS” 、“STS”、“SBRS”、“SBRC”、“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令
代替 “IN”、 “OUT”、 “SBIS”、“SBIC”、 “CBI” 与 “SBI” 指令。
汇编代码例程中 TCNTn 的返回值在 r17:r16 寄存器对中。
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2490G–AVR–03/04
下面的例程给出了写 TCNTn 寄存器的基本操作。对 OCRnA/B/C 或 ICRn 的写操作可以
使用相同的方法。
汇编代码例程 (1)
TIM16_WriteTCNTn:
; 保存全局中断标志
in
r18,SREG
; 禁用中断
cli
; 设置 TCNTn 到 r17:r16
out TCNTnH,r17
out TCNTnL,r16
; 恢复全局中断标志
out SREG,r18
ret
C 代码例程 (1)
void TIM16_WriteTCNTn( unsigned int i )
{
unsigned char sreg;
unsigned int i;
/* 保存全局中断标志 */
sreg = SREG;
/* 禁用中断 */
_CLI();
/* 设置 TCNTn 到 i */
TCNTn = i;
/* 恢复全局中断标志 */
SREG = sreg;
}
Note:
1. 本代码假定已经包含了合适的头文件。当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如
“LDS” 、“STS”、“SBRS”、“SBRC”、“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令
代替 “IN”、 “OUT”、 “SBIS”、“SBIC”、 “CBI” 与 “SBI” 指令。
汇编代码例程中 r17:r16 寄存器对保存的是 TCNTn 的写入数据。
重复利用暂存器的高字节
如果对不只一个 16 位寄存器写入数据而且所有的寄存器高字节相同,则只需写一次高字
节。前面讲到的基本操作在这种情况下同样适用。
定时器 / 计数器的时钟源
T/C 时钟源可以来自内部,也可来自外部,由位于 T/C 控制寄存器 B(TCCRnB) 的时钟选择
位 (CSn2:0) 决定。时钟源与预分频器的描述见 P137“ 定时器 / 计数器 3、定时器 / 计数器
2 和定时器 / 计数器 1 的预分频器 ” 。
计数器单元
16 位 T/C 的主要部分是可编程的 16 位双向计数器单元。Figure 47 给出了计数器与其外围
电路方框图。
112
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 47. 计数器单元方框图
DATA BUS
(8-bit)
TOVn
(Int.Req.)
TEMP (8-bit)
Clock Select
Count
TCNTnH (8-bit)
TCNTnL (8-bit)
TCNTn (16-bit Counter)
Clear
Direction
Control Logic
clkTn
Edge
Detector
Tn
( From Prescaler )
TOP
BOTTOM
信号描述 ( 内部信号 ):
Count
TCNTn 加 1 或减 1
Direction
确定是加操作还是减操作
Clear
TCNTn 清零
clkTn
定时器 / 计数器时钟信号
TOP
表示 TCNTn 计数器到达最大值
BOTTOM
表示 TCNTn 计数器到达最小值 (0)
16 位计数器映射到两个 8 位 I/O 存储器位置:TCNTnH 为高 8 位,TCNTnL 为低 8 位。CPU
只能间接访问 TCNTnH 寄存器。 CPU 访问 TCNTnH 时,实际访问的是临时寄存器
(TEMP)。读取TCNTnL时,临时寄存器的内容更新为TCNTnH的数值;而对TCNTnL执行
写操作时,TCNTnH 被临时寄存器的内容所更新。这就使 CPU 可以在一个时钟周期里通
过 8 位数据总线完成对 16 位计数器的读、写操作。此外还需要注意计数器在运行时的一
些特殊情况。在这些特殊情况下对 TCNTn 写入数据会带来未知的结果。在合适的章节会
对这些特殊情况进行具体描述。
根据工作模式的不同,在每一个 clkTn 时钟到来时,计数器进行清零、加 1 或减 1 操作。
clkTn 由时钟选择位 CSn2:0 设定。当 CSn2:0= 0 时,计数器停止计数。不过 CPU 对 TCNTn
的读取与 clkTn 是否存在无关。 CPU 写操作比计数器清零和其他操作的优先级都高。
计数器的计数序列取决于寄存器 TCCRnA 和 TCCRnB 中标志位 WGMn3:0 的设置。计数
器的运行 ( 计数 ) 方式与通过 OCnx 输出的波形发生方式有很紧密的关系。计数序列与波
形产生的详细描述请参见 P119“ 工作模式 ” 。
通过 WGMn3:0 确定了计数器的工作模式之后,TOVn 的置位方式也就确定了。TOVn 可
以用来产生 CPU 中断。
113
2490G–AVR–03/04
输入捕捉单元
T/C 的输入捕捉单元可用来捕获外部事件,并为其赋予时间标记以说明此时间的发生时
刻。外部事件发生的触发信号由引脚 ICPn 输入,也可通过模拟比较器单元来实现。时间
标记可用来计算频率、占空比及信号的其它特征,以及为事件创建日志。
输入捕捉单元方框图见 Figure 48。图中不直接属于输入捕捉单元的部分用阴影表示。寄
存器与位中的小写 “n” 表示定时器 / 计数器编号。
Figure 48. 输入捕捉单元方框图 (1)
DATA BUS
(8-bit)
TEMP (8-bit)
ICRnH (8-bit)
WRITE
ICRnL (8-bit)
TCNTnH (8-bit)
ICRn (16-bit Register)
ACO*
Analog
Comparator
ACIC*
TCNTnL (8-bit)
TCNTn (16-bit Counter)
ICNC
ICES
Noise
Canceler
Edge
Detector
ICFn (Int.Req.)
ICPn
Note:
1. 模拟比较器输出 (ACO) 只可触发 T/C1 的 ICP – 而非 T/C3。
当引脚 ICPn 上的逻辑电平 ( 事件 ) 发生了变化,或模拟比较器输出 ACO 电平发生了变
化,并且这个电平变化为边沿检测器所证实,输入捕捉即被激发:16 位的 TCNTn 数据被
拷贝到输入捕捉寄存器 ICRn,同时输入捕捉标志位 ICFn 置位。如果此时 ICIEn = 1,输
入捕捉标志将产生输入捕捉中断。中断执行时 ICFn 自动清零,或者也可通过软件在其对
应的 I/O 位置写入逻辑 "1” 清零。
读取 ICRn 时要先读低字节 ICRnL,然后再读高字节 ICRnH。读低字节时,高字节被复制
到高字节临时寄存器 TEMP。 CPU 读取 ICRnH 时将访问 TEMP 寄存器。
对 ICRn 寄存器的写访问只存在于波形产生模式。此时 ICRn 被用作计数器的 TOP 值。写
ICRn 之前首先要设置 WGMn3:0 以允许这个操作。对 ICRn 寄存器进行写操作时必须先将
高字节写入 ICRnH I/O 位置,然后再将低字节写入 ICRnL。
请参见 P109“ 访问 16 位寄存器 ” 以了解更多的关于如何访问 16 位寄存器的信息。
输入捕捉触发源
输入捕捉单元的主要触发源是 ICPn。T/C1 还可用模拟比较输出作为输入捕捉单元的触发
源。用户必须通过设置模拟比较控制与状态寄存器 ACSR 的模拟比较输入捕捉位 ACIC 来
做到这一点。要注意的是,改变触发源有可能造成一次输入捕捉。因此在改变触发源后必
须对输入捕捉标志执行一次清零操作以避免出现错误的结果。
ICPn与ACO的采样方式与Tn引脚是相同的 (P137Figure 59 ),使用的边沿检测器也一样。
但是使能噪声抑制器后,在边沿检测器前会加入额外的逻辑电路并引入 4 个系统时钟周期
的延迟。要注意的是,除去使用 ICRn 定义 TOP 的波形产生模式外, T/C 中的噪声抑制
器与边沿检测器总是使能的。
114
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
输入捕捉也可以通过软件控制引脚 ICPn 的方式来触发。
噪声抑制器
噪声抑制器通过一个简单的数字滤波方案提高系统抗噪性。它对输入触发信号进行 4 次采
样。只有当 4 次采样值相等时其输出才会送入边沿检测器。
置位 TCCRnB 的 ICNCn 将使能噪声抑制器。使能噪声抑制器后,在输入发生变化到 ICRn
得到更新之间将会有额外的 4 个系统时钟周期的延时。噪声抑制器使用的是系统时钟,因
而不受预分频器的影响。
使用输入捕捉单元
使用输入捕捉单元的最大问题就是分配足够的处理器资源来处理输入事件。事件的时间
间隔是关键。如果处理器在下一次事件出现之前没有读取 ICRn 的数据, ICRn 就会被新
值覆盖,从而无法得到正确的捕捉结果。
使用输入捕捉中断时,中断程序应尽可能早的读取 ICRn 寄存器。尽管输入捕捉中断优先
级相对较高,但最大中断响应时间与其它正在运行的中断程序所需的时间相关。
在任何输入捕捉工作模式下都不推荐在操作过程中改变 TOP 值。
测量外部信号的占空比时要求每次捕捉后都要改变触发沿。因此读取 ICRn 后必须尽快改
变敏感的信号边沿。改变边沿后,ICFn 必须由软件清零 ( 在对应的 I/O 位置写 "1”)。若仅
需测量频率,且使用了中断发生,则不需对 ICFn 进行软件清零。
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2490G–AVR–03/04
输出比较单元
16 位比较器持续比较 TCNTn 与 OCRnx 的内容,一旦发现它们相等,比较器立即产生一个
匹配信号。然后 OCFnx 在下一个定时器时钟置位。如果此时 OCIEnx = 1, OCFnx 置位
将引发输出比较中断。中断执行时 OCFnx 标志自动清零,或者通过软件在其相应的 I/O
位置写入逻辑 "1” 也可以清零。根据 WGMn3:0 与 COMnx1:0 的不同设置,波形发生器用
匹配信号生成不同的波形。波形发生器利用 TOP 和 BOTTOM 信号处理在某些模式下对
极值的操作 (P119 “ 工作模式 ” )。
输出比较单元 A 的一个特质是定义 T/C 的 TOP 值 ( 即计数器的分辨率 )。此外, TOP 值
还用来定义通过波形发生器产生的波形的周期。
Figure 49 给出输出比较单元的方框图。寄存器与位上的小写 “n” 表示器件编号 (n = n 表示
T/Cn), “x” 表示输出比较单元 (A/B/C)。框图中非输出比较单元部分用阴影表示。
Figure 49. 输出比较单元方框图
DATA BUS
(8-bit)
TEMP (8-bit)
OCRnxH Buf. (8-bit)
OCRnxL Buf. (8-bit)
TCNTnH (8-bit)
OCRnx Buffer (16-bit Register)
OCRnxH (8-bit)
TCNTnL (8-bit)
TCNTn (16-bit Counter)
OCRnxL (8-bit)
OCRnx (16-bit Register)
= (16-bit Comparator )
OCFnx (Int.Req.)
TOP
BOTTOM
Waveform Generator
WGMn3:0
OCnx
COMnx1:0
当 T/C 工作在 12 种 PWM 模式种的任意一种时, OCRnx 寄存器为双缓冲寄存器;而在
正常工作模式和匹配时清零模式 (CTC) 双缓冲功能是禁止的。双缓冲可以实现 OCRnx 寄
存器对 TOP 或 BOTTOM 的同步更新,防止产生不对称的 PWM 波形,消除毛刺。
访问 OCRnx 寄存器看起来很复杂,其实不然。使能双缓冲功能时,CPU 访问的是 OCRnx
缓冲寄存器;禁止双缓冲功能时 CPU 访问的则是 OCRnx 本身。 OCRnx( 缓冲或比较 )
寄存器的内容只有写操作才能将其改变 (T/C 不会自动将此寄存器更新为 TCNT1 或 ICR1
的内容 ),所以 OCR1x 不用通过 TEMP 读取。但是象其他 16 位寄存器一样首先读取低
字节是一个好习惯。由于比较是连续进行的,因此在写 OCR1x 时必须通过 TEMP 寄存器
来实现。首先需要写入的是高字节 OCRnxH。当 CPU 将数据写入高字节的 I/O 地址时,
TEMP 寄存器的内容即得到更新。接下来写低字节 OCRnxL。在此同时,位于 TEMP 寄存
器的高字节数据被拷贝到 OCRnx 缓冲器,或是 OCRnx 比较寄存器。
请参见 P109“ 访问 16 位寄存器 ” 以了解更多的关于如何访问 16 位寄存器的信息。
强制输出比较
116
工作于非 PWM 模式时,可以通过对强制输出比较位 FOCnx 写 ”1” 的方式来产生比较匹
配。强制比较匹配不会置位 OCFnx 标志,也不会重载 / 清零定时器,但是 OCnx 引脚将
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2490G–AVR–03/04
ATmega64(L)
被更新,好象真的发生了比较匹配一样 (COMx1:0 决定 OCnx 是置位、清零,还是交替变
化 )。
写 TCNTn 将阻止比较匹配
CPU对TCNTn寄存器的写操作会阻止比较匹配的发生。这个特性可以用来将OCRnx初始
化为与 TCNTn 相同的数值而不触发中断。
使用输出比较匹配单元
由于在任意模式下写 TCNTn 都将在下一个定时器时钟周期里阻止比较匹配,在使用输出
比较时改变TCNTn就会有风险,不管T/C是否在运行。若写入TCNTn的数值等于OCRnx,
比较匹配就被忽略了,造成不正确的波形发生结果。在 PWM 模式下,当 TOP 为可变数
值时,不要赋予 TCNTn 和 TOP 相等的数值。否则会丢失一次比较匹配,计数器也将计
到0xFFFF。类似地,在计数器进行降序计数时不要对TCNTn写入等于BOTTOM的数据。
OCnx 的设置应该在设置数据方向寄存器之前完成。最简单的设置 OCnx 的方法是在普通
模式下利用强制输出比较 FOCnx。即使在改变波形发生模式时 OCnx 寄存器也会一直保
持它的数值。
COMnx1:0 和比较数据都不是双缓冲的。 COMnx1:0 的改变将立即生效。
比较匹配输出单元
比较匹配模式控制位 COMnx1:0 具有双重功能。波形发生器利用 COMnx1:0 来确定下一
次比较匹配发生时的输出比较 OCnx 状态; COMnx1:0 还控制 OCnx 引脚输出的来源。
Figure 50 为受 COMnx1:0 设置影响的逻辑的简化原理图。I/O 寄存器、I/O 位和 I/O 引脚以
粗体表示。图中只给出了受 COMnx1:0 影响的通用 I/O 端口控制寄存器 (DDR 和 PORT)。
谈及 OCnx 状态时指的是内部 OCnx 寄存器,而不是 OCnx 引脚的状态。系统复位时
COMnx 寄存器复位为 "0”。
Figure 50. 比较匹配输出单元原理图
COMnx1
COMnx0
FOCnx
Waveform
Generator
D
Q
1
OCnx
DATA BUS
D
0
OCnx
Pin
Q
PORT
D
Q
DDR
clk I/O
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2490G–AVR–03/04
只要 COMnx1:0 不全为零,波形发生器的输出比较功能就会重载 OCnx 的通用 I/O 口功
能。但是 OCnx 引脚的方向仍旧受控于数据方向寄存器 (DDR)。从 OCnx 引脚输出有效
信号之前必须通过数据方向寄存器的 DDR_OCnx 将此引脚设置为输出。一般情况下功能
重载与波形发生器的工作模式无关,但也由一些例外,详见 Table 58、 Table 59 与 Table
60。
输出比较逻辑的设计允许 OCnx 在输出之前首先进行初始化。要注意某些 COMnx1:0 设
置在某些特定的工作模式下是保留的,如 P126 “16 位定时器 / 计数器寄存器说明 ” 所示。
COMnx1:0 不影响输入捕捉单元。
比较匹配模式和波形产生
波形发生器利用 COMnx1:0 的方法在普通模式、 CTC 模式和 PWM 模式下有所区别。对
于所有的模式,设置 COMnx1:0 = 0 表明比较匹配发生时波形发生器不会操作 OCnx 寄存
器。非 PWM 模式的比较输出请参见 P127Table 58,快速 PWM 的比较输出于 P127Table
59,相位修正 PWM 的比较输出于 P128Table 60。
改变 COMnx1:0 将影响写入数据后的第一次比较匹配。对于非 PWM 模式,可以通过使
用 FOCnx 来立即产生效果。
118
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
工作模式
工作模式 - T/C 和输出比较引脚的行为 - 由波形发生模式 (WGMn3:0) 及比较输出模式
(COMnx1:0) 的控制位决定。比较输出模式对计数序列没有影响,而波形产生模式对计数
序列则有影响。 COMnx1:0 控制 PWM 输出是否为反极性。非 PWM 模式时 COMnx1:0
控制输出是否应该在比较匹配发生时置位、清零,或是电平取反 (P117 “ 比较匹配输出单
元 ” )。
具体的时序信息请参考 P124“ 定时器 / 计数器时序图 ” 。
普通模式
普通模式 (WGMn3:0 = 0) 为最简单的工作模式。在此模式下计数器不停地累加。计到最
大值后 (MAX = 0xFFFF) 由于数值溢出计数器简单地返回到最小值 0x0000 重新开始。在
TCNTn为零的同一个定时器时钟里T/C溢出标志TOVn置位。此时TOVn有点象第17位,只
是只能置位,不会清零。但由于定时器中断服务程序能够自动清零 TOVn,因此可以通过
软件提高定时器的分辨率。在普通模式下没有什么需要特殊考虑的,用户可以随时写入新
的计数器数值。
在普通模式下输入捕捉单元很容易使用。要注意的是外部事件的最大时间间隔不能超过
计数器的分辨率。如果事件间隔太长,必须使用定时器溢出中断或预分频器来扩展输入捕
捉单元的分辨率。
输出比较单元可以用来产生中断。但是不推荐在普通模式下利用输出比较来产生波形,因
为会占用太多的 CPU 时间。
CTC( 比较匹配时清除定时器 )
模式
在 CTC 模式 (WGMn3:0 = 4 或 12) 里 OCRnA 或 ICRn 寄存器用于调节计数器的分辨率。
当计数器的数值 TCNTn 等于 OCRnA(WGMn3:0 = 4) 或等于 ICRn (WGMn3:0 = 12) 时计
数器清零。 OCRnA 或 ICRn 定义了计数器的 TOP 值,亦即计数器的分辨率。这个模式
使得用户可以很容易地控制比较匹配输出的频率,也简化了外部事件计数的操作。
CTC模式的时序图为Figure 51。计数器数值TCNTn一直累加到TCNTn与OCRnA 或ICRn
匹配,然后 TCNTn 清零。
Figure 51. CTC 模式的时序图
OCnA Interrupt Flag Set
or ICFn Interrupt Flag Set
(Interrupt on TOP)
TCNTn
OCnA
(Toggle)
Period
(COMnA1:0 = 1)
1
2
3
4
利用 OCFnA 或 ICFn 标志可以在计数器数值达到 TOP 时产生中断。在中断服务程序里可
以更新 TOP 的数值。由于 CTC 模式没有双缓冲功能,在计数器以无预分频器或很低的预
分频器工作的时候将 TOP 更改为接近 BOTTOM 的数值时要小心。如果写入的 OCRnA 或
ICRn 的数值小于当前 TCNTn 的数值,计数器将丢失一次比较匹配。在下一次比较匹配发
生之前,计数器不得不先计数到最大值 0xFFFF,然后再从 0x0000 开始计数到 OCRnA
或 ICRn。在许多情况下,这一特性并非我们所希望的。替代的方法是使用快速 PWM 模
式,该模式使用 OCRnA 定义 TOP 值 (WGMn3:0 = 15),因为此时 OCRnA 为双缓冲。
为了在 CTC 模式下得到波形输出,可以设置 OCnA 在每次比较匹配发生时改变逻辑电平。
这可以通过设置 COMnA1:0 = 1 来完成。在期望获得 OCnA 输出之前,首先要将其端口
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设置为输出(DDR_OCnA = 1)。波形发生器能够产生的最大频率为fOC0 = fclk_I/O/2 (OCRnA
= 0x0000)。频率由如下公式确定:
f clk_I/O
f OCnA = ----------------------------------------------------2 ⋅ N ⋅ ( 1 + OCRnA )
变量 N 代表预分频因子 (1、 8、 64、 256 或 1024)。
在普通模式下,TOVn 标志的置位发生在计数器从 MAX 变为 0x0000 的定时器时钟周期。
快速 PWM 模式
快速 PWM 模式 (WGMn3:0 = 5、 6、 7、 14 或 15) 可用来产生高频的 PWM 波形。快速
PWM 模式与其他 PWM 模式的不同之处是其单边斜坡工作方式。计数器从 BOTTOM 计到
TOP,然后立即回到 BOTTOM 重新开始。对于普通的比较输出模式,输出比较引脚 OCnx
在 TCNTn 与 OCRnx 匹配时置位,在 TOP 时清零;对于反向比较输出模式, OCRnx 的
动作正好相反。由于使用了单边斜坡模式,快速 PWM 模式的工作频率比使用双斜坡的相
位修正 PWM 模式高一倍。此高频操作特性使得快速 PWM 模式十分适合于功率调节,整
流和 DAC 应用。高频可以减小外部元器件 ( 电感,电容 ) 的物理尺寸,从而降低系统成本。
工作于快速 PWM 模式时,PWM 分辨率可固定为 8、9 或 10 位,也可由 ICRn 或 OCRnA
定义。最小分辨率为 2 比特 (ICRn 或 OCRnA 设为 0x0003),最大分辨率为 16 位 (ICRn
或 OCRnA 设为 MAX)。 PWM 分辨率位数可用下式计算:
log ( TOP + 1 )
R FPWM = -----------------------------------log ( 2 )
工作于快速 PWM 模式时,计数器的数值一直累加到固定数值 0x00FF、0x01FF、0x03FF
(WGMn3:0 = 5、 6 或 7)、ICRn (WGMn3:0 = 14) 或 OCRnA (WGMn3:0 = 15),然后在后
面的一个时钟周期清零。具体的时序图为 Figure 52。图中给出了当使用 OCRnA 或 ICRn
来定义 TOP 值时的快速 PWM 模式。图中柱状的 TCNTn 表示这是单边斜坡操作。方框
图同时包含了普通的 PWM 输出以及反向 PWM 输出。 TCNTn 斜坡上的短水平线表示
OCRnx 和 TCNTn 的匹配比较。比较匹配后 OCnx 中断标志置位。
Figure 52. 快速 PWM 模式时序图
OCRnx / TOP Update
and TOVn Interrupt Flag
Set and OCnA Interrupt
Flag Set or ICFn
Interrupt Flag Set
(Interrupt on TOP)
TCNTn
OCnx
(COMnx1:0 = 2)
OCnx
(COMnx1:0 = 3)
Period
1
2
3
4
5
6
7
8
计时器数值达到 TOP 时 T/C 溢出标志 TOVn 置位。另外若 TOP 值是由 OCRnA 或 ICRn
定义的,则 OCnA 或 ICFn 标志将与 TOVn 在同一个时钟周期置位。如果中断使能,可以
在中断服务程序里来更新 TOP 以及比较数据。
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ATmega64(L)
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ATmega64(L)
改变TOP值时必须保证新的TOP值不小于所有比较寄存器的数值。否则TCNTn与OCRnx
不会出现比较匹配。使用固定的 TOP 值时,向任意 OCRnx 寄存器写入数据时未使用的
位将屏蔽为 "0”。
定义 TOP 值时更新 ICRn 与 OCRnA 的步骤时不同的。 ICRn 寄存器不是双缓冲寄存器。
这意味着当计数器以无预分频器或很低的预分频工作的时候,给 ICRn 赋予一个小的数值
时存在着新写入的 ICRn 数值比 TCNTn 当前值小的危险。结果是计数器将丢失一次比较
匹配。在下一次比较匹配发生之前,计数器不得不先计数到最大值 0xFFFF,然后再从
0x0000 开始计数,直到比较匹配出现。而 OCRnA 寄存器则是双缓冲寄存器。这一特性决
定 OCRnA 可以随时写入。写入的数据被放入 OCRnA 缓冲寄存器。在 TCNTn 与 TOP 匹
配后的下一个时钟周期,OCRnA 比较寄存器的内容被缓冲寄存器的数据所更新。在同一
个时钟周期 TCNTn 被清零,而 TOVn 标志被设置。
使用固定 TOP 值时最好使用 ICRn 寄存器定义 TOP。这样 OCRnA 就可以用于在 OCnA
输出 PWM 波。但是,如果 PWM 基频不断变化 ( 通过改变 TOP 值 ), OCRnA 的双缓冲
特性使其更适合于这个应用。
工作于快速 PWM 模式时,比较单元可以在 OCnx 引脚上输出 PWM 波形。设置 COMnx1:0
为 2 可以产生普通的 PWM 信号;为 3 则可以产生反向 PWM 波形 ( 参见 P127Table 59)。
此外,要真正从物理引脚上输出信号还必须将 OCnx 的数据方向 DDR_OCnx 设置为输
出。产生 PWM 波形的机理是 OCnx 寄存器在 OCRnx 与 TCNTn 匹配时置位 ( 或清零 ),
以及在计数器清零 ( 从 TOP 变为 BOTTOM) 的那一个定时器时钟周期清零 ( 或置位 )。
输出的 PWM 频率可以通过如下公式计算得到:
f clk_I/O
f OCnxPWM = -----------------------------------N ⋅ ( 1 + TOP )
变量 N 代表分频因子 (1、 8、 64、 256 或 1024)。
OCRnx 寄存器为极限值时说明了快速 PWM 模式的一些特殊情况。若 OCRnx 等于
BOTTOM(0x0000),输出为出现在第TOP+1个定时器时钟周期的窄脉冲;OCRnx为TOP
时,根据 COMnx1:0 的设定,输出恒为高电平或低电平。
通过设定 OCnA 在比较匹配时进行逻辑电平取反 (COMnA1:0 = 1),可以得到占空比为
50% 的周期信号。这只适用于 OCR1A 用来定义 TOP 值的情况 (WGM13:0 = 15)。OCRnA
为 0(0x0000) 时信号有最高频率 foc0 = fclk_I/O/2。这个特性类似于 CTC 模式下的 OCnA 取
反操作,不同之处在于快速 PWM 模式具有双缓冲。
相位修正 PWM 模式
相位修正 PWM 模式 (WGMn3:0 = 1、 2、 3、10 或 11) 为用户提供了一个获得高精度的、
相位准确的 PWM 波形的方法。与相位和频率修正模式类似,此模式基于双斜坡操作。计
时器重复地从 BOTTOM 计到 TOP,然后又从 TOP 倒退回到 BOTTOM。在一般的比较输
出模式下,当计时器往 TOP 计数时若 TCNTn 与 OCRnx 匹配,OCnx 将清零为低电平;
而在计时器往 BOTTOM 计数时若 TCNTn 与 OCRnx 匹配, OCnx 将置位为高电平。工
作于反向比较输出时则正好相反。与单斜坡操作相比,双斜坡操作可获得的最大频率要
小。但其对称特性十分适合于电机控制。
相位修正 PWM 模式的 PWM 分辨率固定为 8、 9 或 10 位,或由 ICRn 或 OCRnA 定义。
最小分辨率为 2 比特 (ICRn 或 OCRnA 设为 0x0003),最大分辨率为 16 位 (ICRn 或 OCRnA
设为 MAX)。 PWM 分辨率位数可用下式计算:
log ( TOP + 1 )
R PCPWM = -----------------------------------log ( 2 )
工作于相位修正 PWM 模式时,计数器的数值一直累加到固定值 0x00FF、 0x01FF、
0x03FF (WGMn3:0 = 1、2 或 3)、ICRn (WGMn3:0 = 10) 或 OCRnA (WGMn3:0 = 11),然
后改变计数方向。在一个定时器时钟里 TCNTn 值等于 TOP 值。具体的时序图为 Figure
53。图中给出了当使用 OCRnA 或 ICRn 来定义 TOP 值时的相位修正 PWM 模式。图中柱状
121
2490G–AVR–03/04
的 TCNTn 表示这是双边斜坡操作。方框图同时包含了普通的 PWM 输出以及反向 PWM
输出。TCNTn 斜坡上的短水平线表示 OCRnx 和 TCNTn 的匹配比较。比较匹配后 OCnx
中断标志置位。
Figure 53. 相位修正 PWM 模式的时序图
OCRnx / TOP Update and
OCnA Interrupt Flag Set
or ICFn Interrupt Flag Set
(Interrupt on TOP)
TOVn Interrupt Flag Set
(Interrupt on Bottom)
TCNTn
OCnx
(COMnx1:0 = 2)
OCnx
(COMnx1:0 = 3)
Period
1
2
3
4
计时器数值达到 BOTTOM 时 T/C 溢出标志 TOVn 置位。若 TOP 由 OCRnA 或 ICRn 定
义,在 OCRnx 寄存器通过双缓冲方式得到更新的同一个时钟周期里 OCnA 或 ICFn 标志
置位。标志置位后即可产生中断。
改变TOP值时必须保证新的TOP值不小于所有比较寄存器的数值。否则TCNTn与OCRnx
不会出现比较匹配。使用固定的 TOP 值时,向任意 OCRnx 寄存器写入数据时未使用的
位将屏蔽为 "0”。在 Figure 53 给出的第三个周期中,在 T/C 运行于相位修正模式时改变
TOP 值导致了不对称输出。其原因在于 OCRnx 寄存器的更新时间。由于 OCRnx 的更新时
刻为定时器 / 计数器达到 TOP 之时,因此 PWM 的循环周期起始于此,也终止于此。就
是说,下降斜坡的长度取决于上一个 TOP 值,而上升斜坡的长度取决于新的 TOP 值。若
这两个值不同,一个周期内两个斜坡长度不同,输出也就不对称了。
若要在 T/C 运行时改变 TOP 值,最好用相位与频率修正模式代替相位修正模式。若 TOP
保持不变,那么这两种工作模式实际没有区别。
工作于相位修正 PWM 模式时,比较单元可以在 OCnx 引脚输出 PWM 波形。设置
COMnx1:0 为 2 可以产生普通的 PWM,设置 COMnx1:0 为 3 可以产生反向 PWM ( 参见
P128Table 60)。要真正从物理引脚上输出信号还必须将 OCnx 的数据方向 DDR_OCnx 设
置为输出。 OCRnx 和 TCNTn 比较匹配发生时 OCnx 寄存器将产生相应的清零或置位操
作,从而产生 PWM 波形。工作于相位修正模式时 PWM 频率可由如下公式获得:
f clk_I/O
f OCnxPCPWM = ----------------------------2 ⋅ N ⋅ TOP
变量 N 表示预分频因子 (1、 8、 64、 256 或 1024)。
OCRnx 寄存器处于极值时表明了相位修正 PWM 模式的一些特殊情况。在普通 PWM 模式
下,若 OCRnx 等于 BOTTOM,输出一直保持为低电平;若 OCRnx 等于 TOP,输出则
保持为高电平。反向 PWM 模式正好相反。若 OCRnA 用来定义 TOP 值 (WGMn3:0 = 11)
且 COMnA1:0 = 1, OCnA 输出跳转。
122
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
相位和频率修正 PWM 模式
相位与频率修正 PWM 模式 (WGMn3:0 = 8 或 9) - 以下简称相频修正 PWM 模式 - 可以产
生高精度的、相位与频率都准确的 PWM 波形。与相位修正模式类似,相频修正 PWM 模
式基于双斜坡操作。计时器重复地从 BOTTOM 计到 TOP,然后又从 TOP 倒退回到
BOTTOM。在一般的比较输出模式下,当计时器往 TOP 计数时若 TCNTn 与 OCRnx 匹配,
OCnx将清零为低电平;而在计时器往BOTTOM计数时TCNTn与OCRnx匹配,OCnx将置
位为高电平。工作于反向输出比较时则正好相反。与单斜坡操作相比,双斜坡操作可获得
的最大频率要小。但其对称特性十分适合于电机控制。
相频修正修正 PWM 模式与相位修正 PWM 模式的主要区别在于 OCRnx 寄存器的更新时
间,详见 Figure 53 与 Figure 54。
相频修正修正 PWM 模式的 PWM 分辨率可由 ICRn 或 OCRnA 定义。最小分辨率为 2 比
特 (ICRn 或 OCRnA 设为 0x0003),最大分辨率为 16 位 (ICRn 或 OCRnA 设为 MAX)。
PWM 分辨率位数可用下式计算:
log ( TOP + 1 )
R PFCPWM = -----------------------------------log ( 2 )
工作于相频修正 PWM 模式时,计数器的数值一直累加到 ICRn (WGMn3:0 = 8) 或 OCRnA
(WGMn3:0 = 9),然后改变计数方向。在一个定时器时钟里TCNTn值等于 TOP值。具体的
时序图为 Figure 54。图中给出了当使用 OCRnA 或 ICRn 来定义 TOP 值时的相频修正
PWM模式。图中柱状的TCNTn表示这是双边斜坡操作。方框图同时包含了普通的PWM输
出以及反向 PWM 输出。TCNTn 斜坡上的短水平线表示 OCRnx 和 TCNTn 的匹配比较。
比较匹配发生时, OCnx 中断标志将被置位。
Figure 54. 相位与频率修正 PWM 模式的时序图
OCnA Interrupt Flag Set
or ICFn Interrupt Flag Set
(Interrupt on TOP)
OCRnx / TOP Update and
TOVn Interrupt Flag Set
(Interrupt on Bottom)
TCNTn
OCnx
(COMnx1:0 = 2)
OCnx
(COMnx1:0 = 3)
Period
1
2
3
4
在 OCRnx 寄存器通过双缓冲方式得到更新的同一个时钟周期里 T/C 溢出标志 TOVn 置
位。若 TOP 由 OCRnA 或 ICRn 定义,则当 TCNTn 达到 TOP 值时 OCnA 或 ICFn 置位。
这些中断标志位可用来在每次计数器达到 TOP 或 BOTTOM 时产生中断。
改变TOP值时必须保证新的TOP值不小于所有比较寄存器的数值。否则TCNTn与OCRnx
不会产生比较匹配。
如 Figure 54 所示,与相位修正模式形成对照的是,相频修正 PWM 模式生成的输出在所
有的周期中均为对称信号。这是由于 OCRnx 在 BOTTOM 得到更新,上升与下降斜坡长
度始终相等。因此输出脉冲为对称的,确保了频率是正确的。
123
2490G–AVR–03/04
使用固定 TOP 值时最好使用 ICRn 寄存器定义 TOP。这样 OCRnA 就可以用于在 OCnA
输出 PWM 波。但是,如果 PWM 基频不断变化 ( 通过改变 TOP 值 ), OCRnA 的双缓冲
特性使其更适合于这个应用。
工作于相频修正 PWM 模式时,比较单元可以在 OCnx 引脚上输出 PWM 波形。设置
COMnx1:0 为 2 可以产生普通的 PWM 信号;为 3 则可以产生反向 PWM 波形。 ( 参见
P128Table 60)。要想真正输出信号还必须将 OCnx 的数据方向设置为输出。产生 PWM 波
形的机理是 OCnx 寄存器在 OCRnx 与升序记数的 TCNTn 匹配时置位 ( 或清零 ),与降序
记数的 TCNTn 匹配时清零 ( 或置位 )。输出的 PWM 频率可以通过如下公式计算得到:
f clk_I/O
f OCnxPFCPWM = ----------------------------2 ⋅ N ⋅ TOP
变量 N 代表分频因子 (1、 8、 64、 256 或 1024)。
OCRnx 寄存器处于极值时说明了相频修正 PWM 模式的一些特殊情况。在普通 PWM 模式
下,若 OCRnx 等于 BOTTOM,输出一直保持为低电平;若 OCRnx 等于 TOP,则输出
保持为高电平。反向 PWM 模式则正好相反。若 OCnA 用来定义 TOP 值 (WGMn3:0 = 9)
且 COMnA1:0 = 1, OCnA 输出跳转。
定时器 / 计数器时序图
定时器 / 计数器为同步电路,因而时钟 clkTn 表示为时钟使能信号。图中说明了何时设置
中断标志及何时使用 OCRnx 缓冲器中的数据更新 OCRnx 寄存器 ( 工作于双缓冲器模式
时 )。 Figure 55 给出了置位 OCFnx 的时序图。
Figure 55. T/C 时序图 , OCFnx 置位,无预分频器
clkI/O
clkTn
(clkI/O /1)
TCNTn
OCRnx
OCRnx - 1
OCRnx
OCRnx + 1
OCRnx + 2
OCRnx Value
OCFnx
Figure 56 给出相同的时钟数据,但预分频使能。
124
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 56. T/C 时序图,置位 OCFnx,预分频器为 fclk_I/O/8
clkI/O
clkTn
(clkI/O /8)
TCNTn
OCRnx - 1
OCRnx
OCRnx
OCRnx + 1
OCRnx + 2
OCRnx Value
OCFnx
Figure 57 给出工作在不同模式下接近 TOP 值时的计数序列。工作于相频修正 PWM 模式
时, OCRnx 寄存器在 BOTTOM 被更新。时序图相同,但 TOP 需要用 BOTTOM 代替,
BOTTOM+1 代替 TOP-1,等等。同样的命名规则也适用于那些在 BOTTOM 置位 TOVn 标
志的工作模式。
Figure 57. T/C 时序图,无预分频器
clkI/O
clkTn
(clkI/O /1)
TCNTn
(CTC and FPWM)
TCNTn
(PC and PFC PWM)
TOP - 1
TOP
BOTTOM
BOTTOM + 1
TOP - 1
TOP
TOP - 1
TOP - 2
TOVn (FPWM)
and ICFn (if used
as TOP)
OCRnx
(Update at TOP)
Old OCRnx Value
New OCRnx Value
Figure 58 给出相同的时钟数据,但预分频使能。
125
2490G–AVR–03/04
Figure 58. T/C 时序图,预分频器为 fclk_I/O/8
clkI/O
clkTn
(clkI/O /8)
TCNTn
(CTC and FPWM)
TCNTn
(PC and PFC PWM)
TOP - 1
TOP
BOTTOM
BOTTOM + 1
TOP - 1
TOP
TOP - 1
TOP - 2
TOVn (FPWM)
and ICFn (if used
as TOP)
OCRnx
Old OCRnx Value
(Update at TOP)
New OCRnx Value
16 位定时器 / 计数器寄存
器说明
定时器 / 计数器 1 控制寄存器 A
- TCCR1A
定时器 / 计数器 3 控制寄存器 A
- TCCR3A
Bit
7
6
5
4
3
2
1
0
COM1A1
COM1A0
COM1B1
COM1B0
COM1C1
COM1C0
WGM11
WGM10
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
COM3A1
COM3A0
COM3B1
COM3B0
COM3C1
COM3C0
WGM31
WGM30
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TCCR1A
TCCR3A
• Bit 7:6 – COMnA1:0: 通道 A 的比较输出模式
• Bit 5:4 – COMnB1:0: 通道 B 的比较输出模式
• Bit 3:2 – COMnC1:0: 通道 C 的比较输出模式
COMnA1:0、COMnB1:0 与 COMnC1:0 分别控制 OCnA 、OCnB 与 OCnC 的状态。如果
COMnA1:0(COMnB1:0或COMnC1:0)的一位或两位被写入"1”,OCnA(OCnB或OCnC)
输出功能将取代 I/O 端口功能。此时 OCnA(OCnB 或 OCnC) 相应的输出引脚数据方向控
制必须置位以使能输出驱动器。
OCnA(OCnB 或 OCnC) 与物理引脚相连时,COMnx1:0 的功能由 WGMn3:0 的设置决定。
Table 58 给出当 WGMn3:0 设置为普通模式与 CTC 模式 ( 非 PWM) 时 COMnx1:0 的功能定
义。
126
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 58. 比较输出模式,非 PWM
COMnA1/
COMnB1/
COMnC1
COMnA0/
COMnB0/
COMnC0
0
0
普通端口操作, OCnA/OCnB/OCnC 未连接
0
1
比较匹配时 OCnA/OCnB/OCnC 电平取反
1
0
比较匹配时清零 OCnA/OCnB/OCnC( 输出低电平 )
1
1
比较匹配时置位 OCnA/OCnB/OCnC( 输出高电平 )
说明
Table 59 给出 WGMn3:0 设置为快速 PWM 模式时 COMnx1:0 的功能定义。
Table 59. 比较输出模式,快速 PWM(1)
COMnA1/
COMnB1/
COMnC0
COMnA0/
COMnB0/
COMnC0
0
0
普通端口操作, OCnA/OCnB/OCnC 未连接
0
1
WGMn3:0 = 15: 比较匹配时 OCnA 取反,OCnB/OCnC 未连接 (
普通端口操作 )
普通端口操作,对其余 WGMn 设置,OCnA/OCnB/OCnC 未连
接
1
0
比较匹配时清零 OCnA/OCnB/OCnC,在 TOP 时置位
OCnA/OCnB/OCnC
1
1
比较匹配时置位 OCnA/OCnB/OCnC,在 TOP 时清零
OCnA/OCnB/OCnC
Note:
说明
1. 当 OCRnA/OCRnB/OCRnC 等于 TOP且 COMnA1/COMnB1/COMnC1 置位时,比较匹
配被忽略,但OCnA/OCnB/OCnC的置位/清零操作有效。详见P120 “快速PWM模式” 。
Table 59给出当WGMn3:0设置为相位修正PWM模式或相频修正PWM模式时COMnx1:0
的功能定义。
127
2490G–AVR–03/04
Table 60. 比较输出模式,相位修正及相频修正 PWM 模式 (1)
COMnA1/
COMnB1/
COMnC1
COMnA0/
COMnB0/
COMnC0
0
0
普通端口操作, OCnA/OCnB/OCnC 未连接
0
1
WGMn3:0 = 9或14: 比较匹配时OCnA取反,OCnB/OCnC未连
接 ( 普通端口操作 )
普通端口操作,对其余 WGMn 设置,OCnA/OCnB/OCnC 未连
接
1
0
升序记数时比较匹配将清零 OCnA/OCnB/OCnC ,降序记数时
比较匹配将置位 OCnA/OCnB/OCnC
1
1
升序记数时比较匹配将置位 OCnA/OCnB/OCnC,降序记数时
比较匹配将清零 OCnA/OCnB/OCnC
Note:
说明
1. OCRnA/OCRnB/OCRnC等于TOP且COMnA1/COMnB1/COMnC1置位是一个特殊情
况。详细信息请参见 P121 “ 相位修正 PWM 模式 ” 。
• Bit 1:0 – WGMn1:0: 波形发生模式
这两位与位于 TCCRnB 寄存器的 WGMn3:2 相结合,用于控制计数器的计数序列——计
数器计数的上限值和确定波形发生器的工作模式 ( 见 Table 61)。T/C 支持的工作模式有:
普通模式 ( 计数器 ),比较匹配时清零定时器 (CTC) 模式,及三种脉宽调制 (PWM) 模式
(P119 “ 工作模式 ” )。
128
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 61. 波形产生模式的位描述
TOVn 置位
时刻
OCRnx
更新时刻
模式
WGMn3
WGMn2
(CTCn)
WGMn1
(PWMn1)
WGMn0
(PWMn0)
0
0
0
0
0
普通模式
0xFFFF
立即更新
MAX
1
0
0
0
1
8 位相位修正 PWM
0x00FF
TOP
BOTTOM
2
0
0
1
0
9 位相位修正 PWM
0x01FF
TOP
BOTTOM
3
0
0
1
1
10 位相位修正 PWM
0x03FF
TOP
BOTTOM
4
0
1
0
0
CTC
OCRnA
立即更新
MAX
5
0
1
0
1
8 位快速 PWM
0x00FF
TOP
TOP
6
0
1
1
0
9 位快速 PWM
0x01FF
TOP
TOP
7
0
1
1
1
10 位快速 PWM
0x03FF
TOP
TOP
8
1
0
0
0
相位与频率修正 PWM
ICRn
BOTTOM
BOTTOM
9
1
0
0
1
相位与频率修正 PWM
OCRnA
BOTTOM
BOTTOM
10
1
0
1
0
相位修正 PWM
ICRn
TOP
BOTTOM
11
1
0
1
1
相位修正 PWM
OCRnA
TOP
BOTTOM
12
1
1
0
0
CTC
ICRn
立即更新
MAX
13
1
1
0
1
保留
–
–
–
14
1
1
1
0
快速 PWM
ICRn
TOP
TOP
15
1
1
1
1
快速 PWM
OCRnA
TOP
TOP
Note:
定时器 / 计数器工作模式
TOP
CTCn 和 PWMn1:0 的定义已经不再使用了,要使用 WGMn2:0。但是两个版本的功能和位置是兼容的。
定时器 / 计数器 1 控制寄存器 B
- TCCR1B
定时器 / 计数器 3 控制寄存器 B
- TCCR3B
Bit
7
6
5
4
3
2
1
0
ICNC1
ICES1
–
WGM13
WGM12
CS12
CS11
CS10
读/写
R/W
R/W
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
ICNC3
ICES3
–
WGM33
WGM32
CS32
CS31
CS30
读/写
R/W
R/W
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TCCR1B
TCCR3B
• Bit 7 – ICNCn: 输入捕捉噪声抑制器
置位 ICNC1 将使能输入捕捉噪声抑制功能。此时外部引脚 ICPn 的输入被滤波。其作用
是从 ICPn 引脚连续进行 4 次采样。如果 4 个采样值都相等,那么信号送入边沿检测器。
因此使能该功能使得输入捕捉被延迟了 4 个时钟周期。
129
2490G–AVR–03/04
• Bit 6 – ICESn: 输入捕捉触发沿选择
该位选择使用 ICPn 上的哪个边沿触发捕获事件。 ICESn 为 "0” 选择的是下降沿触发输入
捕捉; ICESn 为 "1” 选择的是逻辑电平的上升沿触发输入捕捉。
按照 ICESn 的设置捕获到一个事件后,计数器的数值被复制到 ICRn 寄存器。捕获事件还
会置为 ICFn。如果此时中断使能,输入捕捉事件即被触发。
当 ICRn 用作 TOP 值 ( 见 TCCRnA 与 TCCRnB 寄存器中 WGMn3:0 位的描述 ) 时,ICPn
与输入捕捉功能脱开,从而输入捕捉功能被禁用。
• Bit 5 – 保留位
该位保留。为保证与将来器件的兼容性,写 TCCRnB 时,该位必须写入 "0”。
• Bit 4:3 – WGMn3:2: 波形发生模式
见 TCCRnA 寄存器中的描述。
• Bit 2:0 – CSn2:0: 时钟选择
这 3 位用于选择 T/C 的时钟源,见 Figure 55 与 Figure 56。
Table 62. 时钟选择位描述
说明
CSn2
CSn1
CSn0
0
0
0
无时钟源 (T/C 停止 )
0
0
1
clkI/O/1 ( 无预分频 )
0
1
0
clkI/O/8 ( 来自预分频器 )
0
1
1
clkI/O/64 ( 来自预分频器 )
1
0
0
clkI/O/256 ( 来自预分频器 )
1
0
1
clkI/O/1024 ( 来自预分频器 )
1
1
0
外部 Tn 引脚,下降沿驱动
1
1
1
外部 Tn 引脚,上升沿驱动
选择使用外部时钟源后,即使 Tn 引脚被定义为输出,其 Tn 引脚上的逻辑信号电平变化
仍然会驱动 T/Cn 计数,这个特性允许用户通过软件来控制计数。
定时器 / 计数器 1 控制寄存器 C
- TCCR1C
130
Bit
7
6
5
4
3
2
1
0
FOC1A
FOC1B
FOC1C
–
–
–
–
–
读/写
W
W
W
R
R
R
R
R
初始值
0
0
0
0
0
0
0
0
TCCR1C
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
定时器 / 计数器 3 控制寄存器 C
- TCCR3C
Bit
7
6
5
4
3
2
1
0
FOC3A
FOC3B
FOC3C
–
–
–
–
–
读/写
W
W
W
R
R
R
R
R
初始值
0
0
0
0
0
0
0
0
TCCR3C
• Bit 7 – FOCnA: 强制输出比较通道 A
• Bit 6 – FOCnB: 强制输出比较通道 B
• Bit 5 – FOCnC: 强制输出比较通道 C
FOCnA/FOCnB/FOCnC 位 只 在 WGMn3:0 位 被 设 置 为 非 PWM 模 式 时 才 有 效。对
FOCnA/FOCnB/FOCnC 写 "1” 将强制波形发生器产生一次成功的比较匹配,并使波形发
生器依据 COMnx1:0
的设置而改变 OCnA/OCnB/OCnC
的 输 出 状 态。
FOCnA/FOCnB/FOCnC 的作用如同一个选通信号,COMnx1:0 的设置才是最终确定比较
匹配结果的因素。
FOCnA/FOCnB/FOCnC 选通信号不会产生任何中断请求,也不会对计数器清零,象使用
OCRnA 为 TOP 值的 CTC 工作模式那样。
FOCnA/FOCnB/FOCnC 的读返回值总为零。
• Bit 4:0 – 保留
这几位保留。为保证与将来器件的兼容性,写 TCCRnC 时,这几位必须写入 "0”。
定时器 / 计数器 1 - TCNT1H 和
TCNT1L
Bit
7
6
5
4
3
2
1
0
TCNT1[15:8]
TCNT1H
TCNT1[7:0]
定时器 / 计数器 3 - TCNT3H 和
TCNT3L
TCNT1L
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
TCNT3[15:8]
TCNT3H
TCNT3[7:0]
TCNT3L
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TCNTnH与TCNTnL组成了T/Cn的数据寄存器TCNTn。通过它们可以直接对定时器/计数
器单元的 16 位计数器进行读写访问。为保证 CPU 对高字节与低字节的同时读写,必须
使用一个 8 位临时高字节寄存器 TEMP。TEMP 是所有的 16 位寄存器共用的,详见 P109
“ 访问 16 位寄存器 ” 。
在计数器运行期间修改TCNTn的内容有可能丢失一次TCNTn与OCRnx的比较匹配操作。
写 TCNTn 寄存器将在下一个定时器周期阻塞比较匹配。
131
2490G–AVR–03/04
输出比较寄存器 1A - OCR1AH
和 OCR1AL
Bit
7
6
5
4
3
2
1
0
OCR1A[15:8]
OCR1AH
OCR1A[7:0]
输出比较寄存器 1B - OCR1BH
和 OCR1BL
OCR1AL
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
OCR1B[15:8]
OCR1BH
OCR1B[7:0]
输出比较寄存器 1C - OCR1CH
和 OCR1CL
OCR1BL
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
OCR1C[15:8]
OCR1CH
OCR1C[7:0]
输出比较寄存器 3A - OCR3AH
和 OCR3AL
OCR1CL
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
OCR3A[15:8]
OCR3AH
OCR3A[7:0]
输出比较寄存器 3B - OCR3BH
和 OCR3BL
OCR3AL
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
OCR3B[15:8]
OCR3BH
OCR3B[7:0]
输出比较寄存器 3C - OCR3CH
和 OCR3CL
OCR3BL
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
OCR3C[15:8]
OCR3CH
OCR3C[7:0]
OCR3CL
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
该寄存器中的 16 位数据与 TCNTn 寄存器中的计数值进行连续的比较,一旦数据匹配,
将产生一个输出比较中断,或改变 OCnx 的输出逻辑电平。
输出比较寄存器长度为 16 位。为保证 CPU 对高字节与低字节的同时读写,必须使用一
个 8 位临时高字节寄存器 TEMP。 TEMP 是所有的 16 位寄存器共用的,详见 P109 “ 访
问 16 位寄存器 ” 。
132
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
输入捕捉寄存器 1 - ICR1H 和
ICR1L
Bit
7
6
5
4
3
2
1
0
ICR1[15:8]
ICR1H
ICR1[7:0]
输入捕捉寄存器 3 - ICR3H 和
ICR3L
ICR1L
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Bit
7
6
5
4
3
2
1
0
ICR3[15:8]
ICR3H
ICR3[7:0]
ICR3L
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
当外部引脚 ICPn( 或 T/C1 的模拟比较器 ) 有输入捕捉触发信号产生时,计数器 TCNTn 中
的值写入 ICR1 中。 ICR1 的设定值可作为计数器的 TOP 值。
输入捕捉寄存器长度为 16 位。为保证 CPU 对高字节与低字节的同时读写,必须使用一
个 8 位临时高字节寄存器 TEMP。 TEMP 是所有的 16 位寄存器共用的,详见 P109 “ 访
问 16 位寄存器 ” 。
定时器 / 计数器中断屏蔽寄存器
- TIMSK(1)
Bit
7
6
5
4
3
2
1
0
OCIE2
TOIE2
TICIE1
OCIE1A
OCIE1B
TOIE1
OCIE0
TOIE0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Note:
TIMSK
1. 该寄存器包含几个T/C的中断控制位,但本节中只对T1位进行说明,其余位将在各自的
小节中加以说明。
• Bit 5 – TICIE1: T/C1 输入捕捉中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 "1” 时, T/C1 的输入捕捉中断使能。一
旦 TIFR1 的 ICF1 置位,CPU 即开始执行 T/C1 输入捕捉中断服务程序 ( 见 P57“ 中断 ” ) 。
• Bit 4 – OCIE1A: T/C1 输出比较 A 匹配中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 "1” 时,使能 T/C1 的输出比较 A 匹配中
断使能。一旦 TIFR1 上的 OCF1A 置位, CPU 即开始执行 T/C1 输出比较 A 匹配中断服
务程序 (P57“ 中断 ” )。
• Bit 3 – OCIE1B: T/C1 输出比较 B 匹配中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 "1” 时,使能 T/C1 的输出比较 B 匹配中
断使能。一旦 TIFR1 上的 OCF1B 置位, CPU 即开始执行 T/C1 输出比较 B 匹配中断服
务程序 (P57“ 中断 ” )。
133
2490G–AVR–03/04
• Bit 2 – TOIE1: T/C1 溢出中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 ”1” 时, T/C1 的溢出中断使能。一旦
TIFR 上的 TOV1 置位, CPU 即开始执行 T/C1 溢出中断服务程序 (P57“ 中断 ” )。
扩展的定时器 / 计数器中断屏蔽
寄存器- ETIMSK(1)
Bit
7
6
5
4
3
2
1
0
–
–
TICIE3
OCIE3A
OCIE3B
TOIE3
OCIE3C
OCIE1C
读/写
R
R
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Note:
ETIMSK
1. 该寄存器在 ATmega103 兼容模式下无效。
• Bit 7:6 – 保留位
这两位保留。为保证与将来器件的兼容性,写 ETIMSK 时,这两位必须写入 "0”。
• Bit 5 – TICIE3: T/C3, 输入捕捉中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 "1” 时, T/C3 的输入捕捉中断使能。一
旦 ETIFR 的 ICF3 置位, CPU 即开始执行 T/C3 输入捕捉中断服务程序 (P57“ 中断 ” )。
• Bit 4 – OCIE3A: T/C3 输出比较 A 匹配中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 "1” 时, T/C3 的输出比较 A 匹配中断使
能。一旦 ETIFR 上的 OCF3A 置位, CPU 即开始执行 T/C3 输出比较 A 匹配中断服务程
序 (P57“ 中断 ” )。
• Bit 3 – OCIE3B: T/C3 输出比较 B 匹配中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 "1” 时, T/C3 的输出比较 B 匹配中断使
能。一旦 ETIFR 上的 OCF3B 置位, CPU 即开始执行 T/C3 输出比较 B 匹配中断服务程
序 (P57“ 中断 ” )。
• Bit 2 – TOIE3: T/C3 溢出中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 ”1” 时, T/C3 的溢出中断使能。一旦
ETIFR 上的 TOV3 置位, CPU 即开始执行 T/C3 溢出中断服务程序 (P57“ 中断 ” )。
• Bit 1 – OCIE3C: T/C3 输出比较 C 匹配中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 "1” 时, T/C3 的输出比较 C 匹配中断使
能。一旦 ETIFR 上的 OCF3C 置位, CPU 即开始执行 T/C3 输出比较 C 匹配中断服务程
序 (P57“ 中断 ” ) 。
• Bit 0 – OCIE1C:T/C1 输出比较 C 匹配中断使能
当该位被设为 "1”,且状态寄存器中的 I 位被设为 "1” 时, T/C1 的输出比较 C 匹配中断使
能。一旦 ETIFR 上的 OCF1C 置位, CPU 即开始执行 T/C1 输出比较 C 匹配中断服务程
序 (P57“ 中断 ” )。
定时器 / 计数器中断标志寄存器
- TIFR(1)
Bit
7
6
5
4
3
2
1
0
OCF2
TOV2
ICF1
OCF1A
OCF1B
TOV1
OCF0
TOV0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
Note:
134
TIFR
1. 该寄存器包含几个T/C的标志位,但本节中只对T1位进行说明,其余位将在各自的小节
中加以说明。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• Bit 5 – ICF1: T/C1 输入捕捉标志位
外部引脚 ICP1 出现捕捉事件时 ICF1 置位。此外,当 ICR1 作为计数器的 TOP 值时,一
旦计数器值达到 TOP, ICF1 也置位。
执行输入捕捉中断服务程序时 ICF1 自动清零。也可以对其写入逻辑 "1” 来清除该标志位。
• Bit 4 – OCF1A: T/C1 输出比较 A 匹配标志位
当 TCNT1 与 OCR1A 匹配成功时,该位被设为 "1”。
强制输出比较 (FOC1A) 不会置位 OCF1A。
执行强制输出比较匹配 A 中断服务程序时 OCF1A 自动清零。也可以对其写入逻辑 "1” 来
清除该标志位。
• Bit 3 – OCF1B: T/C1 输出比较 B 匹配标志位
当 TCNT1 与 OCR1B 匹配成功时,该位被设为 "1”。
强制输出比较 (FOC1B) 不会置位 OCF1B。
执行强制输出比较匹配 B 中断服务程序时 OCF1B 自动清零。也可以对其写入逻辑 "1” 来
清除该标志位。
• Bit 2 – TOV1: T/C1 溢出标志
该位的设置与 T/C1 的工作方式有关。工作于普通模式和 CTC 模式时,T/C1 溢出时 TOV1
置位。对工作在其它模式下的 TOV1 标志位置位,见 P129Table 61。
执行溢出中断服务程序时 OCF1A 自动清零。也可以对其写入逻辑 "1” 来清除该标志位。
扩展的定时器 / 计数器中断标志
寄存器- ETIFR
Bit
7
6
5
4
3
2
1
0
–
–
ICF3
OCF3A
OCF3B
TOV3
OCF3C
OCF1C
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
ETIFR
• Bit 7:6 – 保留位
这两位保留。为保证与将来器件的兼容性,写 ETIFR 时,这两位必须写入 "0”。
• Bit 5 – ICF3: T/C3 输入捕捉标志位
外部引脚 ICP3 出现捕捉事件时 ICF3 置位。此外,当 ICR3 作为计数器的 TOP 值时,一
旦计数器值达到 TOP, ICF3 也置位。
执行输入捕捉中断服务程序时 ICF3 自动清零。也可以对其写入逻辑 "1” 来清除该标志位。
• Bit 4 – OCF3A: T/C3 输出比较 A 匹配标志位
当 TCNT3 与 OCR3A 匹配成功时,该位被设为 "1”。
强制输出比较 (FOC3A) 不会置位 OCF3A。
执行强制输出比较匹配 3A 中断服务程序时 OCF3A 自动清零。也可以对其写入逻辑 "1” 来
清除该标志位。
• Bit 3 – OCF3B: T/C3 输出比较 B 匹配标志位
当 TCNT3 与 OCR3B 匹配成功时,该位被设为 "1”。
强制输出比较 (FOC3B) 不会置位 OCF3B。
135
2490G–AVR–03/04
执行强制输出比较匹配 3B 中断服务程序时 OCF3B 自动清零。也可以对其写入逻辑 "1” 来
清除该标志位。
• Bit 2 – TOV3: T/C3 溢出标志
该位的设置与 T/C3 的工作方式有关。工作于普通模式和 CTC 模式时,T/C3 溢出时 TOV3
置位。对工作在其它模式下的 TOV3 标志位置位,见 P99Table 52。
执行溢出中断服务程序时 OCF3B 自动清零。也可以对其写入逻辑 "1” 来清除该标志位。
• Bit 1 – OCF3C: T/C3 输出比较 C 匹配标志位
当 TCNT3 与 OCR3C 匹配成功时,该位被设为 "1”。
强制输出比较 (FOC3C) 不会置位 OCF3C。
执行强制输出比较匹配 3C 中断服务程序时 OCF3C 自动清零。也可以对其写入逻辑 "1”
来清除该标志位。
• Bit 0 – OCF1C: T/C1 输出比较 C 匹配标志位
当 TCNT1 与 OCR1C 匹配成功时,该位被设为 "1”。
强制输出比较 (FOC1C) 不会置位 OCF1C。
执行强制输出比较匹配 1 C 中断服务程序时 OCF1C 自动清零。也可以对其写入逻辑 "1”
来清除该标志位。
136
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
定时器 / 计数器 3、定
时器 / 计数器 2 和定时
器 / 计数器 1 的预分频
器
T/C3、T/C1 与 T/C2 共用一个预分频模块,但它们可以有不同的分频设置。下述内容适用
于 T/C3、 T/C1 与 T/C2。
内部时钟源
当 CSn2:0 = 1 时,系统内部时钟直接作为 T/C 的时钟源,这也是 T/C 最高频率的时钟源
fCLK_I/O,与系统时 钟频率相同。预分频器 可以输出 4 个不同的 时钟信号 fCLK_I/O/8、
fCLK_I/O/64、 fCLK_I/O/256 或 fCLK_I/O/1024。
预分频器复位
预分频器是独立运行的。也就是说,其操作独立于 T/C 的时钟选择逻辑,且它由 T/C1、
T/C2与T/C3共享。由于预分频器不受T/C时钟选择的影响,预分频器的状态需要包含预分
频时钟被用到何处这样的信息。一个典型的例子发生在定时器使能并由预分频器驱动 (6 >
CSn2:0 > 1)的时候:从计时器使能到第一次开始计数可能花费 1 到N+1个系统时钟周期,
其中 N 等于预分频因子 (8、 64、 256 或 1024)。
通过复位预分频器来同步 T/C 与程序运行是可能的。但是必须注意另一个 T/C 是否也在
使用这一预分频器,因为预分频器复位将会影响所有与其连接的 T/C。
外部时钟源
由 Tn 引脚提供的外部时钟源可以用作 T/C 时钟 clkT1/clkT2 /clkT3。引脚同步逻辑在每个系
统时钟周期对引脚 Tn 进行采样。然后将同步 ( 采样 ) 信号送到边沿检测器。Figure 59 给
出了 Tn 同步采样与边沿检测逻辑的功能等效方框图。寄存器由内部系统时钟 clkI/O 的上跳
沿驱动。当内部时钟为高时,锁存器可以看作时透明的。
CSn2:0 = 7 时边沿检测器检测到一个正跳变产生一个 clkT1/clkT2/clkT3 脉冲; CSn2:0 = 6
时一个负跳变就产生一个 clkT0 脉冲。
Figure 59. Tn 引脚采样
Tn
D Q
D Q
D
Tn_sync
(To Clock
Select Logic)
Q
LE
clk I/O
Edge Detector
由于引脚上同步与边沿监测电路的存在,引脚 Tn 上的电平变化需要延时 2.5 到 3.5 个系
统时钟周期才能使计数器进行更新。
禁止或使能时钟输入必须在 Tn 保持稳定至少一个系统时钟周期后才能进行,否则有产生
错误 T/C 时钟脉冲的危险。
为保证正确的采样,外部时钟脉冲宽度必须大于一个系统时钟周期。在占空比为 50% 时
外部时钟频率必须小于系统时钟频率的一半 (fExtClk < fclk_I/O/2)。由于边沿检测器使用的是
采样这一方法,它能检测到的外部时钟最多是其采样频率的一半 (Nyquist 采样定理 )。然
而,由于振荡器 ( 晶体、谐振器与电容 ) 本身误差带来的系统时钟频率及占空比的差异,
建议外部时钟的最高频率不要大于 fclk_I/O/2.5。
外部时钟源不送入预分频器。
137
2490G–AVR–03/04
Figure 60. T/C1 、 T/C2 与 T/C3(1) 的预分频器
CK
T3
T2
0
CS30
T1
0
CS20
0
CS10
CS31
CS21
CS11
CS32
CS22
CS12
TIMER/COUNTER3 CLOCK SOURCE
clkT3
Note:
特殊功能 IO 寄存器- SFIOR
CK/1024
CK/64
CK/8
PSR321
CK/256
10-BIT T/C PRESCALER
Clear
Bit
TIMER/COUNTER2 CLOCK SOURCE
clkT2
TIMER/COUNTER1 CLOCK SOURCE
clkT1
1. 输入引脚 (T3/T2/T1) 的同步逻辑见 Figure 59。
7
6
5
4
3
2
1
0
TSM
–
–
–
ACME
PUD
PSR0
PSR321
读/写
R/W
R
R
R
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
SFIOR
• Bit 7 – TSM:T/C 同步模式
只要 TSM 置位, PSR0 与 PSR321 的数值将保持不变,使得相关的定时器 / 计数器预分
频器处于持续复位状态。这样相关的 T/C 将停止工作。用户可以为它们赋予相同的数值而
不会出现在配置一个定时器 / 计数器时另一个 T/C 在运行的现象。一旦 TSM 清零,相关
的定时器 / 计数器同时开始计数。
• Bit 0 – PSR321: T/C3、 T/C2 与 T/C1 预分频器复位
置位时 T/C3、 T/C2 与 T/C1 的预分频器复位。操作完成后这一位通常由硬件立即清零,
除非 TSM 置位。要注意的是 T/C3、 T/C2 与 T/C1 共用一个预分频器,复位对两个计时
器都有影响。该位总是读为 "0”。
138
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
具有 PWM 功能的 8 位
定时器 / 计数器 2
T/C2 是一个通用单通道 8 位定时 / 计数器,其主要特点如下:
• 单通道计数器
• 比较匹配时清零定时器 ( 自动重载 )
• 无干扰脉冲 , 相位正确的脉宽调制器 (PWM)
• 频率发生器
• 外部事件计数器
• 10 位时钟预分频器
• 溢出与比较匹配中断源 (TOV2 与 OCF2)
综述
Figure 61 为 8 位 T/C 的方框图。实际的引脚图请参见 P2“ 引脚配置 ” 。CPU 可访问的 I/O 寄
存器,包括 I/O 位和 I/O 引脚以粗体表示。器件具体 I/O 寄存器与位定义见 P149“8 位定
时器 / 计数器寄存器说明 ” 。
Figure 61. 8 位 T/C 方框图
TCCRn
count
TOVn
(Int.Req.)
clear
Control Logic
direction
clk Tn
Clock Select
Edge
Detector
DATA BUS
BOTTOM
Tn
TOP
( From Prescaler )
Timer/Counter
TCNTn
=
=0
= 0xFF
OCn
(Int.Req.)
Waveform
Generation
OCn
OCRn
寄存器
定时器 / 计数器 TCNT2、输出比较寄存器 OCR2 为 8 位寄存器。中断请求 ( 图中简写为
Int.Req.)。信号在定时器中断标志寄存器 TIFR 都有反映。 所有中断都可以通过定时器中
断屏蔽寄存器 TIMSK 单独进行屏蔽。图中未给出 TIFR 与 TIMSK。
T/C的时钟可以为通过预分频器的内部时钟或通过外部时钟源T2引脚接入。时钟选择逻辑
模块控制引起 T/C 计数值增加 ( 或减少 ) 的时钟源。没有选择时钟源时 T/C 处于停止状
态。时钟选择逻辑模块的输出称为 clkT2。
双缓冲的输出比较寄存器 OCR2 一直与 T/C 的数值进行比较。波形发生器利用比较结果
产生 PWM 波形或在比较输出引脚 OC2 输出可变频率的信号。参见 P141“ 输出比较单元
” 。比较匹配结果还会置位比较匹配标志 OCF2,用来产生输出比较中断请求。
定义
本文的许多寄存器及其各个位以通用的格式表示。小写的 “n” 表示定时器 / 计数器的序号,
在此即为2。但是在写程序时要使用精确的格式(例如使用TCNT2来访问T/C2计数器值)。
139
2490G–AVR–03/04
Table 63 中定义适用于本节:
Table 63. 说明
定时器 / 计数器时钟源
140
BOTTOM
计数器计到 0x00 时即达到 BOTTOM
MAX
计数器计到 0xFF ( 十进制的 255) 时即达到 MAX
TOP
计数器计到计数序列的最大值时即达到 TOP。TOP 值可以为固定值 0xFF
(MAX),或是存储于寄存器 OCR2 里的数值,具体由工作模式确定
T/C 可以由内部同步时钟或外部异步时钟驱动。时钟源来自于 T/C 控制寄存器 TCCR2 中
CS22:0 选择的连接的振荡器。详细的时钟源与预分频器的内容请参考 P137“ 定时器 / 计数
器 3、定时器 / 计数器 2 和定时器 / 计数器 1 的预分频器 ” 。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
计数器单元
8位T/C的主要部分为可编程的双向计数单元。Figure 62 即为计数器和它周边电路的方框
图。
Figure 62. 计数器单元方框图
TOVn
(Int.Req.)
DATA BUS
Clock Select
count
TCNTn
clear
Control Logic
clkTn
Edge
Detector
Tn
direction
( From Prescaler )
bottom
top
信号说明 ( 内部信号 ):
count
使 TCNT2 加 1 或减 1
direction
选择加操作或减操作
clear
清零 TCNT2 ( 将所有的位清零 )
clkTn
T/C 的时钟
top
表示 TCNT2 已经达到了最大值
bottom
表示 TCNT2 已经达到了最小值 (0)
根据不同的工作模式,计数器针对每一个 clkT2 实现清零、加一或减一操作。clkT2 可以由
内部时钟源或外部时钟源产生,具体由时钟选择位 CS02:0 确定。没有选择时钟源时
(CS02:0 = 0) 定时器停止。但是不管有没有 clkT2,CPU 都可以访问 TCNT2。CPU 写操作
比计数器其他操作 ( 清零、加减操作 ) 的优先级高。
计数序列由 T/C 控制寄存器 (TCCR2) 的 WGM01 和 WGM00 决定。计数器计数行为与输
出比较 OC2 的波形有紧密的关系。有关计数序列和波形产生的详细信息请参考 P144“ 工
作模式 ” 。
T/C溢出中断标志TOV2根据WGM21:0 设定的工作模式来设置。TOV2可以用于产生CPU
中断。
输出比较单元
8 位比较器持续对 TCNT2 和输出比较匹配寄存器 OCR2 进行比较。一旦 TCNT2 等于
OCR2,比较器就给出匹配信号。在匹配发生的下一个定时器时钟周期里输出比较标志
OCF2 置位。若 OCIE2 = 1 还将引发输出比较中断。执行中断服务程序时 OCF2 将自动清
零,也可以通过软件写 ”1” 的方式进行清零。根据 WGM21:0 和 COM21:0 设定的不同工
作模式,波形发生器可以利用匹配信号产生不同的波形。同时,波形发生器还利用 max
和 bottom 信号来处理极值条件下的特殊情况 (P144“ 工作模式 ” )。Figure 63 为输出比较
单元框图。
141
2490G–AVR–03/04
Figure 63. 输出比较单元方框图
DATA BUS
OCRn
TCNTn
= (8-bit Comparator )
OCFn (Int.Req.)
top
bottom
Waveform Generator
OCn
FOCn
WGMn1:0
COMn1:0
使用 PWM 模式时 OCR2 寄存器为双缓冲寄存器;而在正常工作模式和匹配时清零模式
双缓冲功能是禁止的。双缓冲可以将更新 OCR2 寄存器与 top 或 bottom 时刻同步起来,
从而防止产生不对称的 PWM 脉冲,消除毛刺。
访问 OCR2 寄存器看起来很复杂,其实不然。使能双缓冲功能时, CPU 访问的是 OCR2
缓冲寄存器;禁止双缓冲功能时 CPU 访问的则是 OCR2 本身。
强制输出比较
工作于非 PWM 模式时,可以对强制输出比较位 FOC2 写 ”1” 来产生比较匹配。强制比较
匹配不会置位 OCF2 标志,也不会重载 / 清零定时器,但是 OC2 引脚将被更新,好象真
的发生了比较匹配一样 (COM21:0 决定 OC2 是置位、清零,还是交替变化 )。
写 TCNT2 将阻止比较匹配
CPU 对 TCNT2 寄存器的写操作会在下一个定时器时钟周期阻止比较匹配的发生,即使此
时定时器已经停止了。这个特性可以用来将 OCR2 初始化为与 TCNT2 相同的数值而不触
发中断。
142
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
使用输出比较单元
由于在任意模式下写 TCNT2 都将在下一个定时器时钟周期里阻止比较匹配,在使用输出
比较时改变 TCNT2 就会有风险,不管 T/C 是否在运行。如果写入的 TCNT2 的数值等于
OCR2,比较匹配就被忽略了,造成不正确的波形发生结果。类似地,在计数器进行降序
计数时不要对 TCNT2 写入 BOTTOM。
OC2 的设置应该在设置数据方向寄存器之前完成。最简单的设置 OC2 的方法是在普通模
式下利用强制输出比较 FOC2。即使在改变波形发生模式时 OC2 寄存器也会一直保持它
的数值。
注意 COM21:0 和比较数据都不是双缓冲的。 COM21:0 的改变将立即生效。
比较匹配输出单元
比较匹配模式控制位 COM21:0 具有双重功能。波形发生器利用 COM21:0 来确定下一次
比较匹配发生时的输出比较状态 (OC2) ; COM21:0 还控制 OC2 引脚输出信号的来源。
Figure 64 为受 COM21:0 设置影响的逻辑的简化原理图。I/O 寄存器、I/O 位和 I/O 引脚以粗
体表示。图中只给出了受 COM21:0 影响的通用 I/O 端口控制寄存器 (DDR 和 PORT)。谈
及 OC2 状态时指的是内部 OC2 寄存器,而不是 OC2 引脚。
Figure 64. 比较匹配输出单元原理图
COMn1
COMn0
FOCn
Waveform
Generator
D
Q
1
OCn
DATA BUS
D
0
OCn
Pin
Q
PORT
D
Q
DDR
clk I/O
只要 COM21:0 的一个或两个置位,波形发生器的输出比较功能 OC2 就会取代通用 I/O 口
功能。但是 OC2 引脚的方向仍然受控于数据方向寄存器 (DDR)。在使用 OC2 功能之前
首先要通过数据方向寄存器的 DDR_OC2 位将此引脚设置为输出。端口功能与波形发生
器的工作模式无关。
输出比较逻辑的设计允许 OC2 状态在输出之前首先进行初始化。要注意某些 COM21:0
设置保留给了其他操作类型,详见 P149 “8 位定时器 / 计数器寄存器说明 ” 。
比较输出模式和波形产生
波形发生器利用 COM21:0 的方式在普通、 CTC 和 PWM 三种模式下有所区别。对于所
有的模式,COM21:0 = 0 表明比较匹配发生时波形发生器不会操作 OC2 寄存器。非 PWM
143
2490G–AVR–03/04
模式的比较输出请参见 P150Table 65 ;快速 PWM 的比较输出于 P150Table 66 ;相位
修正 PWM 的比较输出于 P151Table 67。
改变 COM21:0 将影响写入数据后的第一次比较匹配。对于非 PWM 模式,可以通过使用
FOC2 来强制立即产生效果。
工作模式
工作模式 - T/C 和输出比较引脚的行为 - 由波形发生模式 (WGM21:0) 及比较输出模式
(COM21:0) 的控制位决定。比较输出模式对计数序列没有影响,而波形产生模式对计数序
列则有影响。 COM21:0 控制 PWM 输出是否反极性。非 PWM 模式时 COM21:0 控制输
出是否应该在比较匹配发生时置位、清零,或是电平取反 (P143“ 比较匹配输出单元 ” )。
具体的时序信息请参考 P147“ 定时器 / 计数器时序图 ” 的 Figure 68、 Figure 69、 Figure
70 与 Figure 71。
普通模式
普通模式 (WGM21:0 = 0) 为最简单的工作模式。在此模式下计数器不停地累加。计到 8
比特的最大值后 (TOP = 0xFF),由于数值溢出计数器简单地返回到最小值 0x00 重新开
始。在 TCNT2 为零的同一个定时器时钟里 T/C 溢出标志 TOV2 置位。此时 TOV2 有点象
第 9 位,只是只能置位,不会清零。但由于定时器中断服务程序能够自动清零 TOV2,因
此可以通过软件提高定时器的分辨率。在普通模式下没有什么需要特殊考虑的,用户可以
随时写入新的计数器数值。
输出比较单元可以用来产生中断。但是不推荐在普通模式下利用输出比较产生波形,因为
会占用太多的 CPU 时间。
CTC( 比较匹配时清除定时器 )
模式
在 CTC 模式 (WGM21:0 = 2) 里 OCR2 寄存器用于调节计数器的分辨率。当计数器的数值
TCNT2 等于 OCR2 时计数器清零。OCR2 定义了计数器的 TOP 值,亦即计数器的分辨率。
这个模式使得用户可以很容易地控制比较匹配输出的频率,也简化了外部事件计数的操
作。
CTC模式的时序图为 Figure 65。计数器数值TCNT2一直累加到TCNT2与OCR2匹配,然
后 TCNT0 清零。
Figure 65. CTC 模式的时序图
OCn Interrupt Flag Set
TCNTn
OCn
(Toggle)
Period
(COMn1:0 = 1)
1
2
3
4
利用 OCF2 标志可以在计数器数值达到 TOP 即产生中断。在中断服务程序里可以更新
TOP的数值。由于CTC模式没有双缓冲功能,在计数器以无预分频器或很低的预分频器工
作的时候将 TOP 更改为接近 BOTTOM 的数值时要小心。如果写入 OCR2 的数值小于当
前 TCNT2 的数值,计数器将丢失一次比较匹配。在下一次比较匹配发生之前,计数器不
得不先计数到最大值 0xFF,然后再从 0x00 开始计数到 OCR2。
为了在 CTC 模式下得到波形输出,可以设置 OC2 在每次比较匹配发生时改变逻辑电平。
这可以通过设置 COM21:0 = 1 来完成。在期望获得 OC2 输出之前,首先要将其端口设置
144
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
为输出。波形发生器能够产生的最大频率为 fOC0 = fclk_I/O/2 (OCR2= 0x00)。频率由如下公
式确定:
f clk_I/O
f OCn = ------------------------------------------------2 ⋅ N ⋅ ( 1 + OCRn )
变量 N 代表预分频因子 (1、 8、 64、 256 或 1024)。
在普通模式下, TOV2 标志的置位发生在计数器从 MAX 变为 0x00 的定时器时钟周期。
快速 PWM 模式
快速 PWM 模式 (WGM21:0 = 3) 可用来产生高频的 PWM 波形。快速 PWM 模式与其他
PWM模式的不同之处是其单边斜坡工作方式。计数器从BOTTOM计到MAX,然后立即回
到 BOTTOM 重新开始。对于普通的比较输出模式,输出比较引脚 OC2 在 TCNT2 与 OCR2
匹配时清零,在 BOTTOM 时置位;对于反向比较输出模式, OC2 的动作正好相反。由
于使用了单边斜坡模式,快速 PWM 模式的工作频率比使用双斜坡的相位修正 PWM 模式
高一倍。此高频操作特性使得快速 PWM 模式十分适合于功率调节,整流和 DAC 应用。
高频可以减小外部元器件 ( 电感,电容 ) 的物理尺寸,从而降低系统成本。
工作于快速 PWM 模式时,计数器的数值一直增加到 MAX,然后在后面的一个时钟周期
清零。具体的时序图为 Figure 66。图中柱状的 TCNT2 表示这是单边斜坡操作。方框图同
时包含了普通的 PWM 输出以及方向 PWM 输出。 TCNT2 斜坡上的短水平线表示 OCR2
和 TCNT2 的比较匹配。
Figure 66. 快速 PWM 模式时序图
OCRn Interrupt Flag Set
OCRn Update and
TOVn Interrupt Flag Set
TCNTn
OCn
(COMn1:0 = 2)
OCn
(COMn1:0 = 3)
Period
1
2
3
4
5
6
7
计时器数值达到 MAX 时 T/C 溢出标志 TOV2 置位。如果中断使能,在中断服务程序中断
服务程序可以更新比较值。
工作于快速 PWM 模式时,比较单元可以在 OC2 引脚上输出 PWM 波形。设置 COM21:0
为 2 可以产生普通的 PWM 信号;为 3 则可以产生反向 PWM 波形 ( 参见 P150Table 66)。
要想在引脚上得到输出信号还必须将 OC2 的数据方向设置为输出。产生 PWM 波形的机
理是 OC2 寄存器在 OCR2 与 TCNT2 匹配时置位 ( 或清零 ),以及在计数器清零 ( 从 MAX
变为 BOTTOM) 的那一个定时器时钟周期清零 ( 或置位 )。
145
2490G–AVR–03/04
输出的 PWM 频率可以通过如下公式计算得到:
f clk_I/O
f OCnPWM = -----------------N ⋅ 256
变量 N 代表分频因子 (1、 8、 64、 256 或 1024)。
OCR2 寄存器为极限值时表示快速 PWM 模式的一些特殊情况。若 OCR2 等于 BOTTOM,
输出为出现在第 MAX+1 个定时器时钟周期的窄脉冲; OCR2 为 MAX 时,根据 COM21:0
的设定,输出恒为高电平或低电平。
通过设定 OC2 在比较匹配时进行逻辑电平取反 (COM21:0 = 1),可以得到占空比为 50%
的周期信号。OCR2 为 0 时信号有最高频率 foc0 = fclk_I/O/2。这个特性类似于 CTC 模式下
的 OC2 取反操作,不同之处在于快速 PWM 模式具有双缓冲。
相位修正 PWM 模式
相位修正 PWM 模式 (WGM21:0 = 1) 为用户提供了一个获得高精度相位修正 PWM 波形
的方法。此模式基于双斜坡操作。计时器重复地从 BOTTOM 计到 MAX,然后又从 MAX
倒退回到 BOTTOM。在一般的比较输出模式下,当计时器往 MAX 计数时若发生了 TCNT2
于 OCR2 的匹配,OC2 将清零为低电平;而在计时器往 BOTTOM 计数时若发生了 TCNT2
于 OCR2 的匹配, OC2 将置位为高电平。工作于反向输出比较时则正好相反。与单斜坡
操作相比,双斜坡操作可获得的最大频率要小。但由于其对称的特性,十分适合于电机控
制。
相位修正 PWM 模式的 PWM 精度固定为 8 比特。计时器不断地累加直到 MAX,然后开
始减计数。在一个定时器时钟周期里 TCNT2 的值等于 MAX。时序图可参见 Figure 67。
图中 TCNT2 的数值用柱状图表示,以说明双斜坡操作。本图同时说明了普通 PWM 的输
出和反向 PWM 的输出。 TCNT2 斜坡上的小横条表示 OCR2 和 TCNT2 的比较匹配。
Figure 67. 相位修正 PWM 模式的时序图
OCn Interrupt
Flag Set
OCRn Update
TOVn Interrupt
Flag Set
TCNTn
OCn
(COMn1:0 = 2)
OCn
(COMn1:0 = 3)
Period
1
2
3
当计时器达到 BOTTOM 时 T/C 溢出标志位 TOV2 置位。此标志位可用来产生中断。
146
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
工作于相位修正 PWM 模式时,比较单元可以在 OC2 引脚产生 PWM 波形:将 COM21:0
设置为 2 产生普通相位的 PWM,设置 COM21:0 为 3 产生反向 PWM 信号 ( 参见 P151Table
67)。要想在引脚上得到输出信号还必须将 OC2 的数据方向设置为输出。OCR2 和 TCNT2
比较匹配发生时 OC2 寄存器将产生相应的清零或置位操作,从而产生 PWM 波形。工作
于相位修正模式时 PWM 频率可由下式公式获得:
f clk_I/O
f OCnPCPWM = -----------------N ⋅ 510
变量 N 表示预分频因子 (1、 8、 64、 256 或 1024)。
OCR2 寄存器处于极值代表了相位修正 PWM 模式的一些特殊情况。在普通 PWM 模式下,
若 OCR2 等于 BOTTOM,输出一直保持为低电平;若 OCR2 等于 MAX,则输出保持为
高电平。反向 PWM 模式则正好相反。
在 Figure 67 的第 2 个周期,虽然没有发生比较匹配, OCn 也出现了一个从高到低的跳
变。其目的是保证波形在 BOTTOM 两侧的对称。没有比较匹配时有两种情况会出现跳变:
定时器 / 计数器时序图
•
如 Figure 67,OCR2 的值从 MAX 改变为其他数据。当 OCR2 值为 MAX 时,引脚 OCn
的输出应该与前面降序记数比较匹配的结果相同。为保证波形在 BOTTOM 两侧的对
称,当 T/C 的数值为 MAX 时,引脚 OCn 的输出又必须符合后面升序记数比较匹配
的结果。此时就出现了虽然没有比较匹配发生 OCn 却仍然有跳变的现象。
•
定时器从一个比 OCR2 大的值开始记数,并因而丢失了一次比较匹配。因此引入了没
有比较匹配发生 OCn 却仍然有跳变的现象。
下面图中给出的 T/C 为同步电路,因此其时钟 clkT2 可以表示为时钟使能信号。图中还说
明了中断标志设置的时间。 Figure 68 包含了 T/C 的基本时序。图中给出了除相位修正
PWM 模式的接近 MAX 值的计数序列。
Figure 68. T/C 时序图,无预分频器
clkI/O
clkTn
(clkI/O /1)
TCNTn
MAX - 1
MAX
BOTTOM
BOTTOM + 1
TOVn
Figure 69 给出相同的定时器数据,但预分频器使能。
147
2490G–AVR–03/04
Figure 69. T/C 时序图,预分频器为 fclk_I/O/8
clkI/O
clkTn
(clkI/O /8)
TCNTn
MAX - 1
MAX
BOTTOM
BOTTOM + 1
TOVn
Figure 70 给出了各种模式下 ( 除了 CTC 模式 )OCF2 的置位情况。
Figure 70. T/C 时序图, OCF2 置位,预分频器为 fclk_I/O/8
clkI/O
clkTn
(clkI/O /8)
TCNTn
OCRn
OCRn - 1
OCRn
OCRn + 1
OCRn + 2
OCRn Value
OCFn
Figure 71 给出了 CTC 模式下 OCF2 置位和 TCNT2 清除的情况。
148
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 71. T/C 时序图, CTC 模式,预分频器为 fclk_I/O/8
clkI/O
clkTn
(clkI/O /8)
TCNTn
(CTC)
TOP - 1
TOP
OCRn
BOTTOM
BOTTOM + 1
TOP
OCFn
8 位定时器 / 计数器寄
存器说明
定时器 / 计数器控制寄存器-
TCCR2
Bit
7
6
5
4
3
2
1
0
FOC2
WGM20
COM21
COM20
WGM21
CS22
CS21
CS20
读/写
W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TCCR2
• Bit 7 – FOC2: 强制输出比较
FOC2 仅在 WGM20 位指明非 PWM 模式时才有效。但是,为了保证与未来器件的兼容性,
使用 PWM 时,写 TCCR2 要对其清零。写 1 后,波形发生器将立即进行比较操作。比较
匹配输出引脚 OC2 将按照 COM21:0 的设置输出相应的电平。要注意 FOC2 类似一个锁
存信号,真正对强制输出比较起作用的是 COM21:0 的设置。
FOC2 不会引发任何中断,也不会在使用 OCR2 作为 TOP 的 CTC 模式下对定时器进行清
零。
读 FOC2 的返回值永远为 0。
• Bit 6, 3 – WGM21:0: 波形产生模式
这几位控制计数器的计数序列,计数器最大值 TOP 的来源,以及产生何种波形。 T/C 支
持的模式有:普通模式,比较匹配发生时清除计数器模式 (CTC),以及两种 PWM 模式,
详见 Table 64 与 P144“ 工作模式 ” 。
149
2490G–AVR–03/04
Table 64. 波形产生模式的位定义 (1)
T/C 的工作模式
TOP
OCR2 的
更新时间
TOV2 的置
位时刻
0
普通
0xFF
立即更新
MAX
0
1
相位修正 PWM
0xFF
TOP
BOTTOM
2
1
0
CTC
OCR2
立即更新
MAX
3
1
1
快速 PWM
0xFF
TOP
MAX
模式
WGM21
(CTC2)
WGM20
(PWM2)
0
0
1
1. 位定义 CTC2 和 PWM2 已经不再使用了,要使用 WGM21:0。但是功能和位置与以前版
本兼容。
Note:
• Bit 5:4 – COM21:0: 比较匹配输出模式
这些位决定了比较匹配发生时输出引脚 OC2 的电平。如果 COM21:0 中的一位或全部都
置位, OC2 以比较匹配输出的方式进行工作。同时其方向控制位要设置为 1 以使能输出
驱动。
当 OC2 连接到物理引脚上时, COM21:0 的功能依赖于 WGM21:0 的设置。 Table 65 给
出了当 WGM21:0 设置为普通模式或 CTC 模式时 COM21:0 的功能。
Table 65. 比较输出模式,非 PWM 模式
说明
COM21
COM20
0
0
正常的端口操作, OC2 未连接
0
1
比较匹配发生时 OC2 取反
1
0
比较匹配发生时 OC2 清零
1
1
比较匹配发生时 OC2 置位
Table 66 给出了当 WGM21:0 设置为快速 PWM 模式时 COM21:0 的功能。
Table 66. 比较输出模式,快速 PWM 模式 (1)
说明
COM21
COM20
0
0
正常的端口操作, OC2 未连接
0
1
保留
1
0
比较匹配发生时 OC2 清零 ,计数到 TOP 时 OC2 置位
1
1
比较匹配发生时 OC2 置位 ,计数到 TOP 时 OC2 清零
Note:
1. 一个特殊情况是 OCR2 等于 TOP,且 COM21 置位。此时比较匹配将被忽略,而计数到
TOP 时的动作继续有效。详细信息请参见 P145“ 快速 PWM 模式 ” 。
Table 67 给出了当 WGM21:0 设置为相位修正 PWM 模式时 COM21:0 的功能。
150
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 67. 比较输出模式,相位修正 PWM 模式 (1)
说明
COM21
COM20
0
0
正常的端口操作, OC2 未连接
0
1
保留
1
0
在升序计数时发生比较匹配将清零 OC2 ;降序计数时发生比较匹
配将置位 OC2
1
1
在升序计数时发生比较匹配将置位 OC2 ;降序计数时发生比较匹
配将清零 OC2
Note:
1. 一个特殊情况是 OCR2 等于 TOP,且 COM21 置位。此时比较匹配将被忽略,而计数到
TOP 时的动作继续有效。详细信息请参见 P146“ 相位修正 PWM 模式 ” 。
• Bit 2:0 – CS22:0: 时钟选择
这三位时钟选择位用于选择 T/C 的时钟源。
Table 68. 时钟选择位定义
说明
CS22
CS21
CS20
0
0
0
无时钟, T/C 不工作
0
0
1
clkI/O/( 没有预分频 )
0
1
0
clkI/O/8 ( 来自预分频器 )
0
1
1
clkI/O/64 ( 来自预分频器 )
1
0
0
clkI/O/256 ( 来自预分频器 )
1
0
1
clkI/O/1024 ( 来自预分频器 )
1
1
0
从 T2 引脚的外部时钟源。时钟为下降沿
1
1
1
从 T2 引脚的外部时钟源。时钟为上升沿
如果 T/C2 使用外部引脚模式,即使 T2 引脚作为输出,其上的变化也作为计数器的时钟。
该特性允许软件控制计数。
定时器 / 计数器寄存器- TCNT2
Bit
7
6
5
4
3
2
1
0
TCNT2[7:0]
TCNT2
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
通过 T/C 寄存器可以直接对计数器的 8 位数据进行读写访问。对 TCNT2 寄存器的写访问
将在下一个时钟阻止比较匹配。在计数器运行的过程中修改 TCNT2 的数值有可能丢失一
次 TCNT2 和 OCR2 的比较匹配。
151
2490G–AVR–03/04
输出比较寄存器- OCR2
Bit
7
6
5
4
3
2
1
0
OCR2[7:0]
OCR2
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
输出比较寄存器包含一个 8 位的数据,不间断地与计数器数值 TCNT2 进行比较。匹配事
件可以用来产生输出比较中断,或者用来在 OC2 引脚上产生波形。
定时器 / 计数器中断屏蔽寄存器
- TIMSK
Bit
7
6
5
4
3
2
1
0
OCIE2
TOIE2
TICIE1
OCIE1A
OCIE1B
TOIE1
OCIE0
TOIE0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TIMSK
• Bit 7 – OCIE2: T/C2 输出比较匹配中断使能
当 OCIE2 和状态寄存器的全局中断使能位 I 都为 "1” 时,T/C2 的输出比较匹配中断使能。
当 T/C2 的比较匹配发生,即 TIFR 中的 OCF2 置位时,中断服务程序得以执行。
• Bit 6 – TOIE2: T/C2 溢出中断使能
当 TOIE2 和状态寄存器的全局中断使能位 I 都为 "1” 时,T/C2 的溢出中断使能。当 T/C2
发生溢出,即 TIFR 中的 TOV2 位置位时,中断服务程序得以执行。
定时器 / 计数器中断标志寄存器
- TIFR
Bit
7
6
5
4
3
2
1
0
OCF2
TOV2
ICF1
OCF1A
OCF1B
TOV1
OCF0
TOV0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TIFR
• Bit 7 – OCF2: 输出比较标志 2
当 T/C2 与 OCR2( 输出比较寄存器 2) 的值匹配时, OCF2 置位。此位在中断服务程序里
硬件清零,也可以通过对其写 1 来清零。当 SREG 中的位 I、OCIE2 和 OCF2 都置位时,
中断服务程序得到执行。
• Bit 6 – TOV2: T/C2 溢出标志
当 T/C2 溢出时, TOV2 置位。执行相应的中断服务程序时此位硬件清零。此外, TOV2
也可以通过写 1 来清零。当 SREG 中的位 I、 TOIE2 和 TOV2 都置位时,中断服务程序
得到执行。在 PWM 模式中,当 T/C2 在 0x00 改变记数方向时, TOV2 置位。
152
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
输出比较调制器
(OCM1C2)
综述
输出比较调制器 (OCM) 可产生由载波频率调制的波形。调制器使用 16 位 T/C1 的输出比
较单元及 8 位 T/C2 的输出比较单元作为其输出。更多的有关 T/C 的内容请见 P107“16 位
定时器 / 计时器 (T/C1 与 T/C3)” 及 P139“ 具有 PWM 功能的 8 位定时器 / 计数器 2” 。注
意该特性在 ATmega103 兼容模式下无效。
Figure 72. 输出比较调制器框图
Timer/Counter1
OC1C
Pin
Timer/Counter2
OC1C/
OC2/PB7
OC2
当该调制器使能,两个输出比较通路会如 Figure 72 所示,被同时调制。
说明
输出比较单元 1C 与 2 共用端口 PB7 作为输出引脚。当其中之一使能 ( 即当 COMnx1:0
不为 0) 输出比较单元 (OC1C 与 OC2) 覆盖通用 PORTB7 寄存器功能。当 OC1C 与 OC2
同时使能,调制器自动使能。
Figure 73 给出调制器的示意图。图中包括 T/C 单元及端口 B 引脚 7 输出驱动电路。
Figure 73. 输出比较单元
COM21
COM20
Vcc
COM1C1
COM1C0
( From Waveform Generator )
Modulator
0
D
1
Q
1
OC1C
Pin
0
( From Waveform Generator )
D
Q
OC1C /
OC2 / PB7
OC2
D
Q
D
PORTB7
Q
DDRB7
DATA BUS
当调制器使能后,调制类型 ( 逻辑 AND 或 OR) 由 PORTB7 寄存器决定。注意由 COMnx1:0
设置的 DDRB7 控制端口方向。
时序例子
Figure 74给出调制器的运行状况。本例中设置T/C1工作在快速 PWM模式下 T/C2 使用由
比较输出模式 (COMnx1:0 = 1) 的 CTC 波形模式。
153
2490G–AVR–03/04
Figure 74. 输出比较调制器时序图
clk I/O
OC1C
(FPWM Mode)
OC2
(CTC Mode)
PB7
(PORTB7 = 0)
PB7
(PORTB7 = 1)
(Period)
1
2
3
本例中, T/C2 提供载波,调制信号由 T/C1 的输出比较单元 C 产生。
经过调制 PWM 信号 (OC1C) 的分辨率降低。缩减因子等于一个载波周期 (OC2) 中系统时
钟循环数。在本例中分辨率降为原来的一半。下降原因在 Figure 74中示出,即当PORTB7
为 0 时 PB7 输出的第二和第三周期。周期 2 高电平时间为周期 3 高电平时间的一倍,而
PB7 输出的结果相同。
154
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
串行通讯接口- SPI
串行外设接口 SPI 允许 ATmega64 和外设之间进行高速的同步数据传输。ATmega64 SPI
的特点如下:
• 全双工, 3 线同步数据传输
• 主机或从机操作
• LSB 首先发送或 MSB 首先发送
• 7 种可编程的比特率
• 传输结束中断
• 写碰撞标志检测
• 可以从闲置模式唤醒
• 作为主机时具有双速模式 (CK/2)
Figure 75. SPI 方框图 (1)
SPI2X
SPI2X
DIVIDER
/2/4/8/16/32/64/128
Note:
1. SPI 的引脚排列请参见 P2Figure 1 和 P70Table 30。
主机和从机之间的 SPI 连接如 Figure 76 所示。系统包括两个移位寄存器和一个主机时钟
发生器。通过将需要的从机的 SS 引脚拉低,主机启动一次通讯过程。主机和从机将需要
发送的数据放入相应的移位寄存器。主机在 SCK 引脚上产生时钟脉冲以交换数据。主机
的数据从主机的 MOSI 移出,从从机的 MOSI 移入;从机的数据从从机的 MISO 移出,从
主机的 MISO 移入。主机通过将从机的 SS 拉高实现与从机的同步。
配置为 SPI 主机时, SPI 接口不控制 SS 引脚,必须由用户软件来处理。对 SPI 数据寄
存器写入数据即启动 SPI 时钟,将 8 比特的数据移入从机。传输结束后 SPI 时钟停止,传
输结束标志 SPIF 置位。如果此时 SPCR 寄存器的 SPI 中断使能位 SPIE 置位,中断就会
发生。主机可以继续往 SPDR 写入数据以移位到从机中去,或者是将从机的 SS 拉高以说
明数据包发送完成。最后进来的数据将一直保存于缓冲寄存器里。
配置为从机时,只要 SS 为高, SPI 接口将一直保持睡眠状态,并保持 MISO 为三态。在
这个状态下软件可以更新 SPI 数据寄存器 SPDR 的内容。一个字节完全移出之后,传输
155
2490G–AVR–03/04
结束标志 SPIF 置位。如果此时 SPCR 寄存器的 SPI 中断使能位 SPIE 置位,中断就会发
生。在读取移入的数据之前从机可以继续往 SPDR 写入数据。最后进来的数据将一直保
存于缓冲寄存器里。
Figure 76. SPI 主机 - 从机的互连
MSB
MASTER
LSB
MISO
MISO
8 BIT SHIFT REGISTER
MSB
SLAVE
LSB
8 BIT SHIFT REGISTER
MOSI
MOSI
SHIFT
ENABLE
SPI
CLOCK GENERATOR
SCK
SS
VCC
SCK
SS
SPI 系统的发送方向只有一个缓冲器,而在接收方向有两个缓冲器。也就是说,在发送时
一定要等到移位过程全部结束后才能对 SPI 数据寄存器执行写操作。而在接收数据时,需
要在下一个字符移位过程结束前通过访问SPI 数据寄存器读取当前接收到的字符。否则第
一个字节将丢失。
工作于 SPI 从机模式时,控制逻辑对 SCK 引脚的输入信号进行采样。为了保证对时钟信
号的正确采样, SPI 时钟不能超过 fosc/4。
SPI 使能后,MOSI、MISO、SCK 和 SS 引脚的数据方向将按照 Table 69 所示自动进行配
置。更多自动重载信息请参考 P67“ 端口的第二功能 ” 。
Table 69. SPI 引脚重载 (1)
引脚
方向, SPI 主机
方向, SPI 从机
MOSI
用户定义
输入
MISO
输入
用户定义
SCK
用户定义
输入
SS
用户定义
输入
Note:
1. 请参考 P70“ 端口 B 的第二功能 ” 以了解如何定义由用户定义的 SPI 引脚。
下面的例子说明如何将 SPI 初始化为主机,以及如何进行简单的数据发送。例子中
DDR_SPI必须由实际的数据方向寄存器代替;DD_MOSI、DD_MISO和DD_SCK必须由
156
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
实际的数据方向代替。比如说, MOSI 为 PB5 引脚,则 DD_MOSI 要用 DDB5 取代,
DDR_SPI 则用 DDRB 取代。
汇编代码例子 (1)
SPI_MasterInit:
; 设置 MOSI 和 SCK 为输出,其他为输入
ldi
r17,(1<<DD_MOSI)|(1<<DD_SCK)
out
DDR_SPI,r17
; 使能 SPI 主机模式,设置时钟速率为 fck/16
ldi
r17,(1<<SPE)|(1<<MSTR)|(1<<SPR0)
out
SPCR,r17
ret
SPI_MasterTransmit:
; 启动数据传输 (r16)
out
SPDR,r16
Wait_Transmit:
; 等待传输结束
sbis SPSR,SPIF
rjmp Wait_Transmit
ret
C 代码例子 (1)
void SPI_MasterInit(void)
{
/* 设置 MOSI 和 SCK 为输出,其他为输入 */
DDR_SPI = (1<<DD_MOSI)|(1<<DD_SCK);
/* 使能 SPI 主机模式,设置时钟速率为 fck/16 */
SPCR = (1<<SPE)|(1<<MSTR)|(1<<SPR0);
}
void SPI_MasterTransmit(char cData)
{
/* 启动数据传输 */
SPDR = cData;
/* 等待传输结束 */
while(!(SPSR & (1<<SPIF)))
;
}
Note:
1. 例子假定已经包含了正确的头文件。
157
2490G–AVR–03/04
下面的例子说明如何将 SPI 初始化为从机,以及如何进行简单的数据接收。
汇编代码例子 (1)
SPI_SlaveInit:
; 设置 MISO 为输出,其他为输入
ldi
r17,(1<<DD_MISO)
out
DDR_SPI,r17
; 使能 SPI
ldi
r17,(1<<SPE)
out
SPCR,r17
ret
SPI_SlaveReceive:
; 等待接收结束
sbis SPSR,SPIF
rjmp SPI_SlaveReceive
; 读取接收到的数据,然后返回
in
r16,SPDR
ret
C 代码例子 (1)
void SPI_SlaveInit(void)
{
/* 设置 MISO 为输出,其他为输入 */
DDR_SPI = (1<<DD_MISO);
/* 使能 SPI */
SPCR = (1<<SPE);
}
char SPI_SlaveReceive(void)
{
/* 等待接收结束 */
while(!(SPSR & (1<<SPIF)))
;
/* 返回数据 */
return SPDR;
}
Note:
158
1. 例子假定已经包含了正确的头文件。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
SS 引脚的功能
从机模式
当 SPI 配置为主机时,从机选择引脚 SS 总是输入。 SS 为低将激活 SPI 接口, MISO 成
为输出 ( 用户必须进行相应的配置 ) 引脚,其他引脚成为输入引脚。当 SS 为高时所有的
引脚成为输入, SPI 接口复位,不再接收数据。
SS引脚对于数据包/字节的同步非常有用,可以使从机和主机同步。当SS 拉高时SPI从机
立即复位接收和发送逻辑,移位寄存器里的数据有可能是不完整的数据。
主机模式
当 SPI 配置为主机时 (MSTR 的 SPCR 置位),用户可以决定 SS 引脚的方向。
若 SS 配置为输出,则此引脚可以用作普通的 I/O 口而不影响 SPI 系统。典型应用是用来
驱动从机的 SS 引脚。
如果 SS 配置为输入,必须保持为高以保证 SPI 的正常工作。若系统配置为主机, SS 为
输入,但被外设拉低,则 SPI 系统会将此低电平解释为有一个外部主机将自己选择为从
机。为了防止总线冲突, SPI 系统遵循以下规则:
1. 如果 SPCR 的 MSTR 位为 ’0’,则 SPI 成为从机, MOSI 和 SCK 变为输入。
2. 如果 SPSR 的 SPIF 置位,且 SPI 中断和全局中断开放,则中断例程将得到执行。
因此,使用中断方式处理 SPI 主机的数据传输,并且存在 SS 被拉低的可能性时,中断例
程应该检查 MSTR 是否为 '1’。若被清零,用户必须将其置位,以重新使能 SPI 主机模式。
SPI 控制寄存器- SPCR
Bit
7
6
5
4
3
2
1
0
SPIE
SPE
DORD
MSTR
CPOL
CPHA
SPR1
SPR0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
SPCR
• Bit 7 – SPIE: SPI 中断使能
置位后,只要 SPSR 寄存器的 SPIF 和 SREG 寄存器的全局中断使能位置位,就会引发
SPI 中断。
• Bit 6 – SPE: SPI 使能
SPE 置位将使能 SPI。该位必须使能以保证 SPI 操作。
• Bit 5 – DORD: 数据次序
DORD 置位时数据的 LSB 首先发送;否则数据的 MSB 首先发送。
• Bit 4 – MSTR: 主 / 从选择
MSTR 置位时选择主机模式,否则为从机。如果 MSTR 为 ’1’,SS 配置为输入,但被拉低,
则 MSTR 被清零,寄存器 SPSR 的 SPIF 置位。用户必须重新设置 MSTR 进入主机模式。
• Bit 3 – CPOL: 时钟极性
CPOL为高表示空闲时SCK为高电平;否则,表示空闲时SCK为低电平。请参考Figure 77
和 Figure 78。 :
Table 70. CPOL 的功能
CPOL
起始沿
结束沿
0
上升沿
下降沿
1
下降沿
上升沿
159
2490G–AVR–03/04
• Bit 2 – CPHA: 时钟相位
CPHA 决定数据是在 SCK 的起始沿采样还是在 SCK 的结束沿采样。请参考 Figure 78 和
Figure 78。
Table 71. CPHA 的功能
CPHA
起始沿
结束沿
0
采样
设置
1
设置
采样
• Bits 1, 0 – SPR1, SPR0: SPI 时钟速率选择
确定主机的 SCK 速率。 SPR1 和 SPR0 对从机没有影响。 SCK 和振荡器的时钟频率 fosc
关系如 Table 72 所示。
Table 72. SCK 和振荡器频率的关系
160
SPI2X
SPR1
SPR0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
SCK 的频率
fosc/4
fosc/16
fosc/64
fosc/128
fosc/2
fosc/8
fosc/32
fosc/64
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
SPI 状态寄存器- SPSR
Bit
7
6
5
4
3
2
1
0
SPIF
WCOL
–
–
–
–
–
SPI2X
读/写
R
R
R
R
R
R
R
R/W
初始值
0
0
0
0
0
0
0
0
SPSR
• Bit 7 – SPIF: SPI 中断标志
串行发送结束后,SPIF 置位。若此时寄存器 SPCR 的 SPIE 和全局中断使能位置位,SPI
中断即产生。如果 SPI 为主机, SS 配置为输入,且被拉低, SPIF 也将置位。进入中断
例程后 SPIF 自动清零。或者可以通过先读 SPSR,紧接着访问 SPDR 来对 SPIF 清零。
• Bit 6 – WCOL: 写冲突标志
在发送当中对 SPI 数据寄存器 SPDR 写数据将置位 WCOL。WCOL 可以通过先读 SPSR,
紧接着访问 SPDR 来清零。
• Bit 5..1 – Res: 保留
保留位,读操作返回值为零。
• Bit 0 – SPI2X: SPI 倍速
置位后 SPI 的速度加倍。若为主机,则 SCK 频率可达 CPU 频率的一半。若为从机,只
能保证 fosc /4。
ATmega64的SPI接口同时还用来实现程序和EEPROM的下载和上载。请参见SPI串行编
程和校验。
SPI 数据寄存器- SPDR
Bit
7
6
5
4
3
2
1
MSB
0
LSB
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
X
X
X
X
X
X
X
X
SPDR
未定义
SPI 数据寄存器为读 / 写寄存器,用来在寄存器文件和 SPI 移位寄存器之间传输数据。写寄
存器将启动数据传输,读寄存器将读取寄存器的接收缓冲器。
161
2490G–AVR–03/04
数据模式
SCK 的相位、极性与数据间有 4 种组合。CPHA 和 CPOL 控制组合的方式。SPI 数据传输
格式见 Figure 77 和 Figure 78。数据每一位的移出和移入发生于 SCK 不同的信号跳变沿,
以保证有足够的时间使数据稳定。这个过程在 Table 70 和 Table 71 有清楚的说明。 :
Table 73. CPOL 与 CPHA 功能
起始沿
结束沿
SPI 模式
CPOL = 0, CPHA = 0
采样 ( 上升沿 )
设置 ( 下降沿 )
0
CPOL = 0, CPHA = 1
设置 ( 上升沿 )
采样 ( 下降沿 )
1
CPOL = 1, CPHA = 0
采样 ( 下降沿 )
设置 ( 上升沿 )
2
CPOL = 1, CPHA = 1
设置 ( 下降沿 )
采样 ( 上升沿 )
3
Figure 77. CPHA = 0 时 SPI 的传输格式
SCK (CPOL = 0)
mode 0
SCK (CPOL = 1)
mode 2
SAMPLE I
MOSI/MISO
CHANGE 0
MOSI PIN
CHANGE 0
MISO PIN
SS
MSB first (DORD = 0) MSB
LSB first (DORD = 1) LSB
Bit 6
Bit 1
Bit 5
Bit 2
Bit 4
Bit 3
Bit 3
Bit 4
Bit 2
Bit 5
Bit 1
Bit 6
LSB
MSB
Figure 78. CPHA = 1 时 SPI 的传输格式
SCK (CPOL = 0)
mode 1
SCK (CPOL = 1)
mode 3
SAMPLE I
MOSI/MISO
CHANGE 0
MOSI PIN
CHANGE 0
MISO PIN
SS
MSB first (DORD = 0)
LSB first (DORD = 1)
162
MSB
LSB
Bit 6
Bit 1
Bit 5
Bit 2
Bit 4
Bit 3
Bit 3
Bit 4
Bit 2
Bit 5
Bit 1
Bit 6
LSB
MSB
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
USART
通用同步和异步串行接收器和转发器 (USART) 是一个高度灵活的串行通讯设备。主要特
点为:
• 全双工操作 ( 独立的串行接收和发送寄存器 )
• 异步或同步操作
• 主机或从机提供时钟的同步操作
• 高精度的波特率发生器
• 支持 5, 6, 7, 8, 或 9 个数据位和 1 个或 2 个停止位
• 硬件支持的奇偶校验操作
• 数据过速检测
• 帧错误检测
• 噪声滤波,包括错误的起始位检测,以及数字低通滤波器
• 三个独立的中断:发送结束中断 , 发送数据寄存器空中断,以及接收结束中断
• 多处理器通讯模式
• 倍速异步通讯模式
双 USART
ATmega64 具有两个 USART,USART0 和 USART1。两个 USART 的功能在下面说明。
USART0和USART1具有不同的I/O寄存器,如P329“寄存器概述” 所述。在ATmega103兼
容模式下 USART1 是无效的, UBRR0H 和 UCRS0C 寄存器也是如此。也就是说,在
ATmega103 兼容模式下 ATmega64 只支持一个异步工作的 USART0。
综述
Figure 79 为简化的 USART 转发器。CPU 可以访问的 I/O 寄存器和 I/O 引脚以粗体表示。
Figure 79. USART 方框图 (1)
Clock Generator
UBRR[H:L]
OSC
BAUD RATE GENERATOR
SYNC LOGIC
PIN
CONTROL
XCK
DATA BUS
Transmitter
PARITY
GENERATOR
PIN
CONTROL
TRANSMIT SHIFT REGISTER
TxD
Receiver
UCSRA
Note:
TX
CONTROL
UDR (Transmit)
CLOCK
RECOVERY
RX
CONTROL
RECEIVE SHIFT REGISTER
DATA
RECOVERY
PIN
CONTROL
UDR (Receive)
PARITY
CHECKER
UCSRB
RxD
UCSRC
1. 请参考 P2Figure 1 , P74Table 36 和 P77Table 39 了解 USART 的引脚分布。
虚线框将 USART 分为了三个主要部分: 时钟发生器,发送器和接收器。控制寄存器由三
个单元共享。时钟发生器包括同步从机操作用来与外部输入时钟进行同步的逻辑,以及波
特率发生器。 XCK ( 发送器时钟 ) 引脚用于同步发送模式。发送器包括单个写缓冲器,串
163
2490G–AVR–03/04
行移位寄存器,奇偶发生器以及处理不同的帧格式所需的控制逻辑。写缓冲器可以保持连
续发送数据而不会在数据帧之间引入延迟。由于接收器具有时钟和数据恢复单元,它是
USART 模块中最复杂的。恢复单元用于异步数据的接收。除了恢复单元,接收器还包括
奇偶校验,控制逻辑,移位寄存器和两个接收缓冲器 UDR。接收器支持与发送器相同的
帧格式,而且可以检测帧错误,数据过速和奇偶校验错误。
AVR USART 和 AVR UART -
兼容性
USART 在如下方面与 AVR UART 完全兼容:
•
所有 USART 寄存器的位定义
•
波特率发生器
•
发送器操作
•
发送缓冲器的功能
•
接收器操作
然而,接收器缓冲器有两个方面的改进,在某些特殊情况下会影响兼容性:
•
增加了一个缓冲器。两个缓冲器的操作好象是一个循环的 FIFO。因此对于每个接收
到的数据只能读一次!更重要的是错误标志 FE 和 DOR,以及第 9 个数据位 RXB8
与数据一起存放于接收缓冲器。因此必须在读取 UDR 寄存器之前访问状态标志位。
否则将丢失错误状态。
•
现在接收移位寄存器可以作为第三级缓冲了。其意义是在两个缓冲器都没有空的时
候,将数据保存于串行移位寄存器之中 ( 参见 Figure 79) ,直到检测到新的起始位。
从而增强了 USART 抵抗数据过速 (DOR) 的能力。
下面的控制位的名称做了改动,但是功能和在寄存器中的位置并没有改变 :
时钟产生
•
CHR9 改变为 UCSZ2
•
OR 改变为 DOR
时钟产生逻辑为发送器和接收器产生基础时钟。 USART 支持 4 种模式的时钟 : 正常的异
步模式,倍速的异步模式,主机同步模式,以及从机同步模式。 USART 控制和状态寄存
器 C (UCSRC) 用于选择异步模式和同步模式。倍速模式 ( 只适用于异步模式 ) 受控于
UCSRA 寄 存 器 的 U2X。使 用 同 步 模 式 (UMSEL = 1) 时, XCK 的 数 据 方 向 寄 存 器
(DDR_XCK)决定时钟源是由内部产生(主机模式)还是由外部生产(从机模式)。仅在同步模
式下 XCK 有效。
Figure 80 为时钟产生逻辑的框图。
Figure 80. 时钟产生逻辑框图
UBRR
U2X
fosc
Prescaling
Down-Counter
UBRR+1
/2
/4
/2
0
1
0
OSC
DDR_XCK
xcki
XCK
Pin
Sync
Register
Edge
Detector
0
UCPOL
txclk
UMSEL
1
xcko
DDR_XCK
1
1
0
rxclk
信号说明:
txclk
164
发送器时钟 ( 内部信号 )
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
片内时钟产生-波特率发生器
rxclk
接收器基础时钟 ( 内部信号 )
xcki
由 XCK 引脚输入 ( 内部信号 ),用于同步从机操作
xcko
输出到 XCK 引脚的时钟 ( 内部信号 ). 用于同步主机操作
fosc
XTAL 频率 ( 系统时钟 )
内部时钟用于异步模式与同步主机模式,请参见 Figure 80。
USART 的波特率寄存器 UBRR 和降序计数器相连接,一起构成可编程的预分频器或波特
率发生器。降序计数器对系统时钟计数,当其计数到零或 UBRRL 寄存器被写时,会自动
装入 UBRR 寄存器的值。当计数到零时产生一个时钟,该时钟作为波特率发生器的输出
时钟,输出时钟的频率为 fosc/(UBRR+1)。发生器对波特率发生器的输出时钟进行 2、 8
或 16 的分频,具体情况取决于工作模式。波特率发生器的输出被直接用于接收器与数据
恢复单元。数据恢复单元使用了一个有2、8或16个状态的状态机,具体状态数由UMSEL、
U2X 与 DDR_XCK 位设定的工作模式决定。
Table 74给出了计算波特率(位/秒)以及计算每一种使用内部时钟源工作模式的UBRR值的
公式。
165
2490G–AVR–03/04
Table 74. 波特率计算公式
使用模式
波特率的计算公式 (1)
UBRR 值的计算公式
异步正常模式 (U2X = 0)
f OSC
BAUD = ---------------------------------------16 ( UBRR + 1 )
f OSC
UBRR = ------------------------ – 1
16BAUD
异步倍速模式 (U2X = 1)
f OSC
BAUD = -----------------------------------8 ( UBRR + 1 )
f OSC
UBRR = --------------------- – 1
8BAUD
同步主机模式
f OSC
BAUD = -----------------------------------2 ( UBRR + 1 )
f OSC
UBRR = --------------------- – 1
2BAUD
Note:
1. 波特率定义为每秒的位传输速度 (bps)。
BAUD 波特率 ( bps)
fOSC
系统时钟频率
UBRR UBRRH 与 UBRRL 的数值 (0-4095)
P185Table 82 到 P188Table 85 给出了在某些系统时钟频率下对应的 UBRR 数值。
倍速操作 (U2X)
通过设定 UCSRA 寄存器的 U2X 可以使传输速率加倍。该位只对异步工作模式有效。当
工作在同步模式时,设置该位为 "0”。
设置该位把波特率分频器的分频值从 16 降到 8,使异步通信的传输速率加倍。此时接收
器只使用一半的采样数对数据进行采样及时钟恢复,因此在该模式下需要更精确的系统
时钟与更精确的波特率设置。发送器则没有这个要求。
外部时钟
同步从机操作模式由外部时钟驱动,如 Figure 80 所示。
输入到 XCK 引脚的外部时钟由同步寄存器进行采样,用以提高稳定性。同步寄存器的输
出通过一个边沿检测器,然后应用于发送器与接收器。这一过程引入了两个 CPU 时钟周
期的延时,因此外部 XCK 的最大时钟频率由以下公式限制:
f OSC
f XCK < ------------4
要注意 fosc 由系统时钟的稳定性决定,为了防止因频率漂移而丢失数据,建议保留足够的
裕量。
同步时钟操作
166
使用同步模式时 (UMSEL = 1)XCK 引脚被用于时钟输入 ( 从机模式 ) 或时钟输出 ( 主机模
式 )。时钟的边沿、数据的采样与数据的变化之间的关系的基本规律是:在改变数据输出
端 TxD 的 XCK 时钟的相反边沿对数据输入端 RxD 进行采样。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 81. 同步模式时的 XCK 时序
UCPOL = 1
XCK
RxD / TxD
Sample
UCPOL = 0
XCK
RxD / TxD
Sample
UCRSC 寄存器的 UCPOL 位确定使用 XCK 时钟的哪个边沿对数据进行采样和改变输出数
据。如 Figure 81 所示,当 UCPOL=0 时,在 XCK 的上升沿改变输出数据,在 XCK 的下
降沿进行数据采样;当 UCPOL=1 时,在 XCK 的下降沿改变输出数据,在 XCK 的上升沿
进行数据采样。
帧格式
串行数据帧由数据字加上同步位 ( 开始位与停止位 ) 以及用于纠错的奇偶校验位构成。
USART 接受以下 30 种组合的数据帧格式:
1 个起始位
•
•
5、 6、 7、 8 或 9 个数据位
•
无校验位、奇校验或偶校验位
•
1 或 2 个停止位
数据帧以起始位开始;紧接着是数据字的最低位,数据字最多可以有 9 个数据位,以数据
的最高位结束。如果使能了校验位,校验位将紧接着数据位,最后是结束位。当一个完整
的数据帧传输后,可以立即传输下一个新的数据帧,或使传输线处于空闲状态。 Figure
82 所示为可能的数据帧结构组合。括号中的位是可选的。
Figure 82. 帧格式
FRAME
(IDLE)
St
0
1
2
3
4
[5]
[6]
[7]
[8]
[P]
Sp1 [Sp2]
(St / IDLE)
St
起始位,总是为低电平
(n)
数据位 (0~8)
P
校验位,可以为奇校验或偶校验
Sp
停止位,总是为高电平
IDLE
通讯线上没有数据传输 (RxD 或 TxD),线路空闲时必须为高电平
数据帧的结构由 UCSRB 和 UCSRC 寄存器中的 UCSZ2:0、 UPM1:0 与 USBS 设定。接
收与发送使用相同的设置。设置的任何改变都可能破坏正在进行的数据传送与接收。
USART 的字长位 UCSZ2:0 确定了数据帧的数据位数;校验模式位 UPM1:0 用于使能与决
定校验的类型; USBS 位设置帧有一位或两位结束位。接收器忽略第二个停止位,因此
帧错误 (FE) 只在第一个结束位为 "0” 时被检测到。
167
2490G–AVR–03/04
计算奇偶校验位
校验位的计算是对数据的各个位进行异或运算。如果选择了奇校验,则异或结果还需要取
反。校验位与数据位的关系如下:
P even = d n – 1 ⊕ … ⊕ d 3 ⊕ d 2 ⊕ d 1 ⊕ d 0 ⊕ 0
P odd = d n – 1 ⊕ … ⊕ d 3 ⊕ d 2 ⊕ d 1 ⊕ d 0 ⊕ 1
Peven
偶校验结果
Podd
奇校验位结果
dn
第 n 个数据位
校验位处于最后一个数据位与第一个停止位之间。
USART 初始化
进行通信之前首先要对 USART 进行初始化。初始化过程通常包括波特率的设定,帧结构
的设定,以及根据需要使能接收器或发送器。对于中断驱动的 USART 操作,在初始化时
首先要清零全局中断标志位 ( 全局中断被屏蔽 )。
重新改变 USART 的设置应该在没有数据传输的情况下进行。 TXC 标志位可以用来检验
一个数据帧的发送是否已经完成, RXC 标志位可以用来检验接收缓冲器中是否还有数据
未读出。在每次发送数据之前 ( 在写发送数据寄存器 UDR 前 )TXC 标志位必须清零。
以下是 USART 初始化程序示例。例程采用了轮询 ( 中断被禁用 ) 的异步操作,而且帧结
构是固定的。波特率作为函数参数给出。在汇编程序里波特率参数保存于寄存器 r17:r16。
168
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
汇编代码例程 (1)
USART_Init:
; 设置波特率
out
UBRRH, r17
out
UBRRL, r16
; 接收器与发送器使能
ldi
r16, (1<<RXEN)|(1<<TXEN)
out
UCSRB,r16
; 设置帧格式 : 8 个数据位 , 2 个停止位
ldi
r16, (1<<USBS)|(3<<UCSZ0)
out
UCSRC,r16
ret
C 代码例程 (1)
void USART_Init( unsigned int baud )
{
/* 设置波特率 */
UBRRH = (unsigned char)(baud>>8);
UBRRL = (unsigned char)baud;
/* 接收器与发送器使能 */
UCSRB = (1<<RXEN)|(1<<TXEN);
/* 设置帧格式 : 8 个数据位 , 2 个停止位 */
UCSRC = (1<<USBS)|(3<<UCSZ0);
}
Note:
1. 本代码假定已经包含了合适的头文件。
当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如 “LDS” 、 “STS”、 “SBRS”、 “SBRC”、
“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令代替 “IN”、“OUT”、“SBIS”、“SBIC”、
“CBI” 与 “SBI” 指令。
更高级的初始化程序可将帧格式作为参数、禁止中断等等。然而许多应用程序使用固定的
波特率与控制寄存器。此时初始化代码可以直接放在主程序中,或与其它 I/O 模块的初始
化代码组合到一起。
发送数据- USART 发送器 置位 UCSRB 寄存器的发送允许位 TXEN 将使能 USART 的数据发送。使能后 TxD 引脚
的通用 I/O 功能即被 USART 功能所取代,成为发送器的串行输出引脚。发送数据之前要
设置好波特率、工作模式与帧结构。如果使用同步发送模式,加在 XCK 引脚上的时钟信
号即为数据发送的时钟。
以 5 到 8 个数据位的方式发送帧
将需要发送的数据加载到发送缓存器将启动数据发送。加载过程即为 CPU 对 UDR 寄存
器的写操作。当移位寄存器可以发送新一帧数据时,缓冲的数据将转移到移位寄存器。当
移位寄存器处于空闲状态 ( 没有正在进行的数据传输 ),或前一帧数据的最后一个停止位
传送结束,它将加载新的数据。一旦移位寄存器加载了新的数据,就会按照设定的波特率
完成数据的发送。
169
2490G–AVR–03/04
以下程序给出一个对 UDRE 标志采用轮询方式发送数据的例子。当发送的数据少于 8 位
时,写入 UDR 相应位置的高几位将被忽略。当然,执行本段代码之前首先要初始化
USART。在汇编代码中要发送的数据存放于 R16。
汇编代码例程 (1)
USART_Transmit:
; 等待发送缓冲器为空
sbis UCSRA,UDRE
rjmp USART_Transmit
; 将数据放入缓冲器,发送数据
out
UDR,r16
ret
C 代码例程 (1)
void USART_Transmit( unsigned char data )
{
/* 等待发送缓冲器为空 */
while ( !( UCSRA & (1<<UDRE)) )
;
/* 将数据放入缓冲器,发送数据 */
UDR = data;
}
Note:
1. 本代码假定已经包含了合适的头文件。
当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如 “LDS” 、 “STS”、 “SBRS”、 “SBRC”、
“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令代替 “IN”、“OUT”、“SBIS”、“SBIC”、
“CBI” 与 “SBI” 指令。
这个程序只是在载入新的要发送的数据前,通过检测 UDRE 标志等待发送缓冲器为空。
如果使用了数据寄存器空中断,则数据写入缓冲器的操作在中断程序中进行。
170
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
以 9 个数据位的方式发送帧
如果发送 9 位数据的数据帧 (UCSZ = 7),应先将数据的第 9 位写入寄存器 UCSRB 的
TXB8,然后再将低8位数据写入发送数据寄存器UDR。以下程序给出发送9位数据的数据
帧例子。在汇编代码中要发送的数据存放在 R17:R16 寄存器中。
汇编代码例程 (1)
USART_Transmit:
; 等待发送缓冲器为空
sbis UCSRA,UDRE
rjmp USART_Transmit
; 将第 9 位从 r17 中复制到 TXB8
cbi
UCSRB,TXB8
sbrc r17,0
sbi
UCSRB,TXB8
; 将低 8 位数据放入缓冲器,发送数据
out
UDR,r16
ret
C Code Example(1)
void USART_Transmit( unsigned int data )
{
/* Wait for empty transmit buffer */
while ( !( UCSRA & (1<<UDRE)) )
;
/* Copy ninth bit to TXB8 */
UCSRB &= ~(1<<TXB8);
if ( data & 0x0100 )
UCSRB |= (1<<TXB8);
/* Put data into buffer, sends the data */
UDR = data;
}
Note:
1. 这些函数均为通用函数。如果 UCSRB 的内容在应用中是固定的,函数可以进一步优
化。例如,初始化后只使用 UCSRB 寄存器的 TXB8 位。
当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如 “LDS” 、 “STS”、 “SBRS”、 “SBRC”、
“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令代替 “IN”、“OUT”、“SBIS”、“SBIC”、
“CBI” 与 “SBI” 指令。
第 9 位数据在多机通信中用于表示地址帧,在同步通信中可以用于协议处理。
171
2490G–AVR–03/04
发送器标志和中断
USART 发送器有两个标志位:USART 数据寄存器空标志 UDRE 及传输结束标志 TXC,两
个标志位都可以产生中断。
数据寄存器空 UDRE 标志位表示发送缓冲器是否可以接受一个新的数据。该位在发送缓
冲器空时被置 "1” ;当发送缓冲器包含需要发送的数据时清零。为与将来的器件兼容,写
UCSRA 寄存器时该位要写 "0”。
当 UCSRB 寄存器中的数据寄存器空中断使能位 UDRIE 为 "1” 时,只要 UDRE 被置位 (
且全局中断使能 ),就将产生 USART 数据寄存器空中断请求。对寄存器 UDR 执行写操作
将清零 UDRE。当采用中断方式的传输数据时,在数据寄存器空中断服务程序中必须写一
个新的数据到 UDR 以清零 UDRE ;或者是禁止数据寄存器空中断。否则一旦该中断程序
结束,一个新的中断将再次产生。
当整个数据帧移出发送移位寄存器,同时发送缓冲器中又没有新的数据时,发送结束标志
TXC 置位。TXC 在传送结束中断执行时自动清零,也可在该位写 "1” 来清零。TXC 标志位
对于采用如 RS-485 标准的半双工通信接口十分有用。在这些应用里,一旦传送完毕,应
用程序必须释放通信总线并进入接收状态。
当 UCSRB 上的发送结束中断使能位 TXCIE 与全局中断使能位均被置为 "1” 时,随着 TXC
标志位的置位, USART 发送结束中断将被执行。一旦进入中断服务程序, TXC 标志位
即被自动清零,中断处理程序不必执行 TXC 清零操作。
产生奇偶校验位
奇偶校验产生电路为串行数据帧生成相应的校验位。校验位使能 (UPM1 = 1) 时,发送控
制逻辑电路会在数据的最后一位与第一个停止位之间插入奇偶校验位。
禁止发送器
TXEN 清零后,只有等到所有的数据发送完成后发送器才能够真正禁止,即发送移位寄存
器与发送缓冲寄存器中没有要传送的数据。发送器禁止后,TxD引脚恢复其通用 I/O 功能。
172
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
接收数据- USART 接收器 置位 UCSRB 寄存器的接收允许位 (RXEN) 即可启动 USART 接收器。接收器使能后 RxD
的普通引脚功能被 USART 功能所取代,成为接收器的串行输入口。进行数据接收之前首
先要设置好波特率、操作模式及帧格式。 如果使用同步操作, XCK 引脚上的时钟被用为
传输时钟。
以 5 到 8 个数据位的方式接收帧
一旦接收器检测到一个有效的起始位,便开始接收数据。起始位后的每一位数据都将以所
设定的波特率或 XCK 时钟进行接收,直到收到一帧数据的第一个停止位。接收到的数据
被送入接收移位寄存器。第二个停止位会被接收器忽略。 接收到第一个停止位后,接收移
位寄存器就包含了一个完整的数据帧。这时移位寄存器中的内容将被转移到接收缓冲器
中。通过读取 UDR 就可以获得接收缓冲器的内容的。
以下程序给出一个对 RXC 标志采用轮询方式接收数据的例子。当数据帧少于 8 位时,从
UDR 读取的相应的高几位为 0。当然,执行本段代码之前首先要初始化 USART。
汇编代码例程 (1)
USART_Receive:
; 等待接收数据
sbis UCSRA, RXC
rjmp USART_Receive
; 从缓冲器中获取并返回数据
in
r16, UDR
ret
C 代码例程 (1)
unsigned char USART_Receive( void )
{
/* 等待接收数据 */
while ( !(UCSRA & (1<<RXC)) )
;
/* 从缓冲器中获取并返回数据 */
return UDR;
}
Note:
1. 本代码假定已经包含了相应的头文件。
当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如 “LDS” 、 “STS”、 “SBRS”、 “SBRC”、
“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令代替 “IN”、“OUT”、“SBIS”、“SBIC”、
“CBI” 与 “SBI” 指令。
在读缓冲器并返回之前,函数通过检查 RXC 标志来等待数据送入接收缓冲器。
173
2490G–AVR–03/04
以 9 个数据位的方式发送帧
如果设定了 9 位数据的数据帧 (UCSZ=7),在从 UDR 读取低 8 位之前必须首先读取寄存
器 UCSRB 的 RXB8 以获得第 9 位数据。这个规则同样适用于状态标志位 FE、 DOR 及
UPE。状态通过读取UCSRA获得,数据通过 UDR 获得。读取UDR 存储单元会改变接收缓
冲器 FIFO 的状态,进而改变同样存储在 FIFO 中的 TXB8、 FE、 DOR 及 UPE 位。接下
来的代码示例展示了一个简单的 USART 接收函数,说明如何处理 9 位数据及状态位。
汇编代码例程 (1)
USART_Receive:
; 等待接收数据
sbis UCSRA, RXC
rjmp USART_Receive
; 从缓冲器中获得状态、第 9 位及数据
in
r18, UCSRA
in
r17, UCSRB
in
r16, UDR
; 如果出错,返回 -1
andi r18,(1<<FE)|(1<<DOR)|(1<<UPE)
breq USART_ReceiveNoError
ldi
r17, HIGH(-1)
ldi
r16, LOW(-1)
USART_ReceiveNoError:
; 过滤第 9 位数据,然后返回
lsr
r17
andi r17, 0x01
ret
C 代码例程 (1)
unsigned int USART_Receive( void )
{
unsigned char status, resh, resl;
/* 等待接收数据 */
while ( !(UCSRA & (1<<RXC)) )
;
/* 从缓冲器中获得状态、第 9 位及数据 */
status = UCSRA;
resh = UCSRB;
resl = UDR;
/* 如果出错,返回 -1 */
if ( status & (1<<FE)|(1<<DOR)|(1<<UPE) )
return -1;
/* 过滤第 9 位数据,然后返回 */
resh = (resh >> 1) & 0x01;
return ((resh << 8) | resl);
}
Note:
1. 本代码假定已经包含了相应的头文件。
当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如 “LDS” 、 “STS”、 “SBRS”、 “SBRC”、
“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令代替 “IN”、“OUT”、“SBIS”、“SBIC”、
“CBI” 与 “SBI” 指令。
上述例子在进行任何计算之前将所有的 I/O 寄存器的内容读到寄存器文件中。这种方法优
化了对接收缓冲器的利用。它尽可能早地释放了缓冲器以接收新的数据。
174
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
接收完成标志和中断
USART 接收器有一个标志用来指明接收器的状态。
接收结束标志 (RXC) 用来说明接收缓冲器中是否有未读出的数据。 当接收缓冲器中有未
读出的数据时,此位为 1,当接收缓冲器空时为 0( 即不包含未读出的数据 )。如果接收器
被禁止 (RXEN = 0),接收缓冲器会被刷新,从而使 RXC 清零。
置位 UCSRB 的接收结束中断使能位 (RXCIE) 后,只要 RXC 标志置位 ( 且全局中断只能
) 就会产生 USART 接收结束中断。使用中断方式进行数据接收时,数据接收结束中断服
务程序程序必须从 UDR 读取数据以清 RXC 标志,否则只要中断处理程序一结束,一个
新的中断就会产生。
接收器错误标志
USART 接收器有三个错误标志::帧错误 (FE)、数据溢出 (DOR) 及奇偶校验错 (UPE)。它
们都位于寄存器 UCSRA。错误标志与数据帧一起保存在接收缓冲器中。由于读取 UDR
会改变缓冲器, UCSRA 的内容必须在读接收缓冲器 (UDR) 之前读入。错误标志的另一
个同一性是它们都不能通过软件写操作来修改。 但是为了保证与将来产品的兼容性,对
执行写操作是必须对这些错误标志所在的位置写 "0“。所有的错误标志都不能产生中断。
帧错误标志 (FE) 表明了存储在接收缓冲器中的下一个可读帧的第一个停止位的状态。停
止位正确 ( 为 1) 则 FE 标志为 0,否则 FE 标志为 1。 这个标志可用来检测同步丢失、传
输中断,也可用于协议处理。UCSRC 中 USBS 位的设置不影响 FE 标志位,因为除了第
一位,接收器忽略所有其他的停止位。 为了与以后的器件相兼容,写 UCSRA 时这一位必
须置 0。
数据溢出标志 (DOR) 表明由于接收缓冲器满造成了数据丢失。当接收缓冲器满 ( 包含了
两个数据 ),接收移位寄存器又有数据,若此时检测到一个新的起始位,数据溢出就产生
了。DOR 标志位置位即表明在最近一次读取 UDR 和下一次读取 UDR 之间丢失了一个或
更多的数据帧。 为了与以后的器件相兼容,写 UCSRA 时这一位必须置 0。当数据帧成功
地从移位寄存器转入接收缓冲器后, DOR 标志被清零。
奇偶校验错标志 (UPE) 指出,接收缓冲器中的下一帧数据在接收时有奇偶错误。 如果不
使能奇偶校验,那么 UPE 位应清零。为了与以后的器件相兼容,写 UCSRA 时这一位必
须置 0。细节请参照 P168“ 计算奇偶校验位 ” 与 P175“ 奇偶校验 ” 。
奇偶校验
奇偶校验模式位 UPM1 置位将启动奇偶校验器。校验的模式 ( 偶校验还是奇校验 ) 由 UPM0
确定。奇偶校验使能后,校验器将计算输入数据的奇偶并把结果与数据帧的奇偶位进行比
较。 校验结果将与数据和停止位一起存储在接收缓冲器中。这样就可以通过读取奇偶校
验错误标志位 (UPE) 来检查接收的帧中是否有奇偶错误。
如果下一个从接收缓冲器中读出的数据有奇偶错误,并且奇偶校验使能 (UPM1 = 1),则
UPE 置位。直到接收缓冲器 (UDR) 被读取,这一位一直有效。
禁止接收器
与发送器对比,禁止接收器即刻起作用。正在接收的数据将丢失。禁止接收器 (RXEN 清
零 ) 后,接收器将不再占用 RxD 引脚;接收缓冲器 FIFO 也会被刷新。缓冲器中的数据将
丢失。
175
2490G–AVR–03/04
刷新接收缓冲器
禁止接收器时缓冲器 FIFO 被刷新,缓冲器被清空。导致未读出的数据丢失。如果由于出
错而必须在正常操作下刷新缓冲器,则需要一直读取 UDR 直到 RXC 标志清零。下面的
代码展示了如何刷新接收缓冲器。
汇编代码例程 (1)
USART_Flush:
sbis UCSRA, RXC
ret
in
r16, UDR
rjmp USART_Flush
C 代码例程 (1)
void USART_Flush( void )
{
unsigned char dummy;
while ( UCSRA & (1<<RXC) ) dummy = UDR;
}
Note:
1. 本代码假定已经包含了相应的头文件。
当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如 “LDS” 、 “STS”、 “SBRS”、 “SBRC”、
“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的指令代替 “IN”、“OUT”、“SBIS”、“SBIC”、
“CBI” 与 “SBI” 指令。
接收异步数据
USART 有一个时钟恢复单元和数据恢复单元用来处理异步数据接收。 时钟恢复逻辑用于
同步从 RxD 引脚输入的异步串行数据和内部的波特率时钟。数据恢复逻辑采集数据,并
通过一低通滤波器过滤所输入的每一位数据,从而提高接收器的抗干扰性能。异步接收的
工作范围依赖于内部波特率时钟的精度、帧输入的速率及一帧所包含的位数。
恢复异步时钟
时钟恢复逻辑将输入的串行数据帧与内部时钟同步起来。 Figure 83 展示了对输入数据帧
起始位的采样过程。 普通工作模式下采样率是波特率的 16 倍,倍速工作模式下则为波特
率的 8 倍。水平箭头表示由于采样而造成的同步的变化。使用倍速模式 (U2X = 1) 时同步
变化时间更长。 RxD 线空闲 ( 即没有任何通讯活动 ) 时,采样值为 0。
Figure 83. 起始位采样
RxD
IDLE
START
BIT 0
Sample
(U2X = 0)
0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
1
2
3
Sample
(U2X = 1)
0
1
2
3
4
5
6
7
8
1
2
当时钟恢复电路检测到 RxD 线上一个由高 ( 空闲 ) 到低 ( 开始 ) 的电平跳变时,起始位检
测序列即被启动。 如图所示,我们用采样 1 表示第一个 0 采样。 然后,时钟恢复逻辑用采
样 8、 9、 10( 普通模式 ),或采样 4、 5、 6( 倍速模式 ),来判断是否接收到一个正确的
起始位。 如果这三个采样中的两个或更多个是逻辑高电平 ( 多数表决 ),起始位会被视为
毛刺噪声而被拒绝接受,接收器等待下一个由高到低的电平转换。如果检测到一个有效的
起始位,时钟恢复逻辑即被同步并开始接收数据。每一个起始位都会引发同样的同步过
程。
恢复异步数据
176
接收时钟与起始位同步之后,数据恢复工作可开始了。 数据恢复单元使用一个状态机来
接收每一个数据位。这个状态机在普通模式下具有 16 个状态,在倍速模式下具有 8 个状
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
态。 Figure 84 演示了对数据位和奇偶位的采样。每个采样点都被赋予了一个数字,这个
数字等于数据恢复单元当前的状态序号。
Figure 84. 数据及奇偶位的采样
RxD
BIT n
Sample
(U2X = 0)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
1
Sample
(U2X = 1)
1
2
3
4
5
6
7
8
1
确定接收到的数据位的逻辑电平的方法为多数表决法。表决对象即为三个在数据位中心
获得的采样。为了强调这些采样,图中采样序号被包含小方框中。多数表决是这样工作
的:如果有 2 个或所有 3 个采样值都是高电平,那么接收位就为逻辑 1。 如果 2 个或所有
3个采样值都是低电平,那么接收位就被为逻辑0。对从RxD引脚输入的信号来说,多数表
决的作用就象是一个低通滤波。 数据恢复过程重复进行,直到接收到一个完整的数据帧。
其中也包含了第一个停止位。接收器将忽略其他的停止位。 Figure 85 说明了停止位的采
样,以及下一帧信号起始位最早可能出现的情况。
Figure 85. 停止位及下一个起始位采样
RxD
STOP 1
(A)
(B)
(C)
Sample
(U2X = 0)
1
2
3
4
5
6
7
8
9
10
0/1
0/1
0/1
Sample
(U2X = 1)
1
2
3
4
5
6
0/1
多数表决对停止位同样有效。若停止位为逻辑 0,那么帧错误标志 FE 置位。
如果电平再一次出现了从高到低的跳变,说明紧接着上一个数据帧来了新的数据帧。 在
普通模式中,第一个低电平的采样点可以发生在 Figure 85 的 A 点。在倍速工作模式下第
一个低电平采样点必须延迟到 B 点, C 点则为完整停止位的结束位置。对起始位的及早
检测将影响接收器的工作范围
异步工作范围
接收器的工作范围取决于接收到的数据速率及内部波特率之间的不匹配程度。如果发送
器以过快或过慢的比特率传输数据帧,或者接收器内部产生的波特率没有相同的频率 ( 见
Table 75),那么接收器就无法与起始位同步。
下面的公式可用来计算数据输入速率与内部接收器波特率的比值。
( D + 1 )S
R slow = ---------------------------------------------S – 1 + D ⋅ S + SF
( D + 2 )S
R fast = -------------------------------------( D + 1 )S + S M
D
字符长度及奇偶位长度的总和 (D = 5 到 10 位 )
S
每一位的采样数。普通模式下 S = 16,倍速模式下 S = 8
SF
用于多数表决的第一个采样序号。 普通模式下 SF = 8 ,倍速模式下 SF = 4
SM
用于多数表决的中间采样序号。 普通模式下 SM = 9 ,倍速模式下 SM = 5
177
2490G–AVR–03/04
Rslow 是可接受的、最慢的数据输入速率与接收器波特率的比值; Rfast 是可接受的、最快
的数据输入速率与接收器波特率的比值。
Table 75 和 Table 76 列出了容许的最大接收器波特率误差。需要注意的是,普通模式下波
特率允许有更大的变化范围。
178
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 75. 普通模式下推荐的最大接收器波特率误差范围 (U2X = 0)
D
# ( 数据 + 奇偶位 )
Rslow %
Rfast %
最大的总误差
(%)
推荐的最大接收器误差 (%)
5
93.20
106.67
+6.67/-6.8
±3.0
6
94.12
105.79
+5.79/-5.88
±2.5
7
94.81
105.11
+5.11/-5.19
±2.0
8
95.36
104.58
+4.58/-4.54
±2.0
9
95.81
104.14
+4.14/-4.19
±1.5
10
96.17
103.78
+3.78/-3.83
±1.5
Table 76. 倍速率模式下推荐的最大接收器波特率误差范围 (U2X = 1)
D
# 数据 + 奇偶位
Rslow (%)
Rfast (%)
最大的总误差
(%)
推荐的最大接收器误差 (%)
5
94.12
105.66
+5.66/-5.88
±2.5
6
94.92
104.92
+4.92/-5.08
±2.0
7
95.52
104.35
+4.35/-4.48
±1.5
8
96.00
103.90
+3.90/-4.00
±1.5
9
96.39
103.53
+3.53/-3.61
±1.5
10
96.70
103.23
+3.23/-3.30
±1.0
上述推荐的最大接收波特率误差是在假定接收器和发送器对最大总误差具有同等贡献的
前提下得出的。
产生接收器波特率误差的可能原因有两个。首先, 接收器系统时钟 (XTAL) 的稳定性于电
压范围及工作温度有关。使用晶振来产生系统时钟时一般不会有此问题,但对于谐振器而
言,根据谐振器不同的误差容限,系统时钟可能有超过 2% 的偏差。第二个误差的原因就
好控制多了。 波特率发生器不一定能够通过对系统时钟的分频得到恰好的波特率。此时
可以调整 UBRR 值,使得误差低至可以接受。
多处理器通讯模式
置位 UCSRA 的多处理器通信模式位 (MPCM) 可以对 USART 接收器接收到的数据帧进行
过滤。 那些没有地址信息的帧将被忽略,也不会存入接收缓冲器。在一个多处理器系统
中,处理器通过同样的串行总线进行通信,这种过滤有效的减少了需要 CPU 处理的数据
帧的数量。MPCM 位的设置不影响发送器的工作,但在使用多处理器通信模式的系统中,
它的使用方法会有所不同。
如果接收器所接收的数据帧长度为 5 到 8 位,那么第一个停止位表示这一帧包含的是数据
还是地址信息。 如果接收器所接收的数据帧长度为 9 位,那么由第 9 位 (RXB8) 来确定是
数据还是地址信息。如果确定帧类型的位 ( 第一个停止位或第 9 个数据位 ) 为 1,那么这
是地址帧,否则为数据帧。
在多处理器通信模式下,多个从处理器可以从一个主处理器接收数据。首先要通过解码地
址帧来确定所寻址的是哪一个处理器。如果寻址到某一个处理器,它将正常接收后续的数
据,而其他的从处理器会忽略这些帧直到接收到另一个地址帧。
使用 MPCM
对于一个作为主机的处理器来说,它可以使用 9 位数据帧格式 (UCSZ = 7)。如果传输的
是一个地址帧 (TXB8 = 1) 就将第 9 位 (TXB8) 置 1,如果是一个数据帧 (TXB = 0) 就将它
清零。在这种帧格式下,从处理器必须工作于 9 位数据帧格式。
下面即为在多处理器通信模式下进行数据交换的步骤:
179
2490G–AVR–03/04
1. 所有从处理器都工作在多处理器通信模式 (UCSRA 寄存器的 MPCM 置位 )。
2. 主处理器发送地址帧后,所有从处理器都会接收并读取此帧。从处理器 UCSRA
寄存器的 RXC 正常置位。
3. 每一个从处理器都会读取 UDR 寄存器的内容已确定自己是否被选中。如果选中,
就清零 UCSRA 的 MPCM 位,否则它将等待下一个地址字节的到来,并保持
MPCM 为 1。
4. 被寻址的从处理器将接收所有的数据帧,直到收到一个新的地址帧。而那些保持
MPCM 位为 1 的从处理器将忽略这些数据。
5. 被寻址的处理器接收到最后一个数据帧后,它将置位 MPCM,并等待主处理器发
送下一个地址帧。然后第 2 步之后的步骤重复进行。
使用 5 至 8 比特的帧格式是可以的,但是不实际,因为接收器必须在使用 n 和 n+1 帧格
式之间进行切换。由于接收器和发送器使用相同的字符长度设置,这种设置使得全双工操
作变得很困难。如果使用 5 至 8 比特的帧格式,发送器应该设置两个停止位 (USBS = 1),
其中的第一个停止位被用于判断帧类型。
不要使用读 - 修改 - 写指令 (SBI 和 CBI) 来操作 MPCM 位。 MPCM 和 TXC 标志使用相
同的 I/O 单元,使用 SBI 或 CBI 指令可能会不小心将它清零。
USART 寄存器说明
USART I/O 数据寄存器- UDR
Bit
7
6
5
4
3
2
1
0
UDR ( 读 )
RXB[7:0]
UDR ( 写 )
TXB[7:0]
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
USART 发送数据缓冲寄存器和 USART 接收数据缓冲寄存器共享相同的 I/O 地址,称为
USART 数据寄存器或 UDR。将数据写入 UDR 时实际操作的是发送数据缓冲器存器
(TXB),读 UDR 时实际返回的是接收数据缓冲寄存器 (RXB) 的内容。
在 5、6、7 比特字长模式下,未使用的高位被发送器忽略,而接收器则将它们设置为 0。
只有当 UCSRA 寄存器的 UDRE 标志置位后才可以对发送缓冲器进行写操作。如果 UDRE
没有置位,那么写入 UDR 的数据会被 USART 发送器忽略。当数据写入发送缓冲器后,
若移位寄存器为空,发送器将把数据加载到发送移位寄存器。然后数据串行地从 TxD 引
脚输出。
接收缓冲器包括一个两级 FIFO,一旦接收缓冲器被寻址 FIFO 就会改变它的状态。因此
不要对这一存储单元使用读 - 修改 - 写指令 (SBI 和 CBI)。使用位查询指令 (SBIC 和 SBIS)
时也要小心,因为这也有可能改变 FIFO 的状态。
USART 控制和状态寄存器 A -
UCSRA
Bit
7
6
5
4
3
2
1
0
RXC
TXC
UDRE
FE
DOR
UPE
U2X
MPCM
读/写
R
R/W
R
R
R
R
R/W
R/W
初始值
0
0
1
0
0
0
0
0
UCSRA
• Bit 7 – RXC: USART 接收结束
接收缓冲器中有未读出的数据时 RXC 置位,否则清零。接收器禁止时,接收缓冲器被刷
新,导致 RXC 清零。 RXC 标志可用来产生接收结束中断 ( 见对 RXCIE 位的描述 )。
180
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• Bit 6 – TXC: USART 发送结束
发送移位缓冲器中的数据被送出,且当发送缓冲器 (UDR) 为空时 TXC 置位。执行发送结
束中断时 TXC 标志自动清零,也可以通过写 1 进行清除操作。TXC 标志可用来产生发送
结束中断 ( 见对 TXCIE 位的描述 )。
• Bit 5 – UDRE: USART 数据寄存器空
UDRE标志指出发送缓冲器(UDR)是否准备好接收新数据。UDRE为1说明缓冲器为空,已
准备好进行数据接收。UDRE 标志可用来产生数据寄存器空中断 ( 见对UDRIE 位的描述 )。
复位后 UDRE 置位,表明发送器已经就绪。
• Bit 4 – FE: 帧错误
如果接收缓冲器接收到的下一个字符有帧错误,即接收缓冲器中的下一个字符的第一个
停止位为 0,那么 FE 置位。这一位一直有效直到接收缓冲器 (UDR) 被读取。当接收到的
停止位为 1 时, FE 标志为 0。对 UCSRA 进行写入时,这一位要写 0。
• Bit 3 – DOR: 数据溢出
数据溢出时 DOR 置位。当接收缓冲器满 ( 包含了两个数据 ),接收移位寄存器又有数据,
若此时检测到一个新的起始位,数据溢出就产生了。这一位一直有效直到接收缓冲器
(UDR) 被读取。对 UCSRA 进行写入时,这一位要写 0。
• Bit 2 – UPE: USART 奇偶校验错误
当奇偶校验使能 (UPM1 = 1),且接收缓冲器中所接收到的下一个字符有奇偶校验错误时
UPE 置位。这一位一直有效直到接收缓冲器 (UDR) 被读取。对 UCSRA 进行写入时,这一
位要写 0。
• Bit 1 – U2X: 倍速发送
这一位仅对异步操作有影响。使用同步操作时将此位清零。
此位置 1 可将波特率分频因子从 16 降到 8,从而有效的将异步通信模式的传输速率加倍。
• Bit 0 – MPCM: 多处理器通信模式
设置此位将启动多处理器通信模式。 MPCM 置位后, USART 接收器接收到的那些不包
含地址信息的输入帧都将被忽略。发送器不受 MPCM 设置的影响。详细信息请参考 P179“
多处理器通讯模式 ” 。
USART 控制和状态寄存器 B -
UCSRB
Bit
7
6
5
4
3
2
1
0
RXCIE
TXCIE
UDRIE
RXEN
TXEN
UCSZ2
RXB8
TXB8
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R
R/W
初始值
0
0
0
0
0
0
0
0
UCSRB
• Bit 7 – RXCIE: 接收结束中断使能
置位后使能 RXC 中断。当 RXCIE 为 1,全局中断标志位 SREG 置位, UCSRA 寄存器
的 RXC 亦为 1 时可以产生 USART 接收结束中断。
• Bit 6 – TXCIE: 发送结束中断使能
置位后使能 TXC 中断。当 TXCIE 为 1,全局中断标志位 SREG 置位,UCSRA 寄存器的
TXC 亦为 1 时可以产生 USART 发送结束中断。
181
2490G–AVR–03/04
• Bit 5 – UDRIE: USART 数据寄存器空中断使能
置位后使能 UDRE 中断。当 UDRIE 为 1,全局中断标志位 SREG 置位,UCSRA 寄存器
的 UDRE 亦为 1 时可以产生 USART 数据寄存器空中断。
• Bit 4 – RXEN: 接收使能
置位后将启动 USART 接收器。 RxD 引脚的通用端口功能被 USART 功能所取代。禁止
接收器将刷新接收缓冲器,并使 FE、 DOR 及 UPE 标志无效。
• Bit 3 – TXEN: 发送使能
置位后将启动将启动 USART 发送器。TxD 引脚的通用端口功能被 USART 功能所取代。
TXEN 清零后,只有等到所有的数据发送完成后发送器才能够真正禁止,即发送移位寄存
器与发送缓冲寄存器中没有要传送的数据。发送器禁止后,TxD引脚恢复其通用 I/O 功能。
• Bit 2 – UCSZ2: 字符长度
UCSZ2与UCSRC寄存器的UCSZ1:0结合在一起可以设置数据帧所包含的数据位数(字符
长度 )。
• Bit 1 – RXB8: 接收数据位 8
对 9 位串行帧进行操作时, RXB8 是第 9 个数据位。读取 UDR 包含的低位数据之前首先
要读取 RXB8。
• Bit 0 – TXB8: 发送数据位 8
对 9 位串行帧进行操作时,TXB8 是第 9 个数据位。写 UDR 之前首先要对它进行写操作。
USART 控制和状态寄存器 C -
UCSRC(1)
Bit
7
6
5
4
3
2
1
0
–
UMSEL
UPM1
UPM0
USBS
UCSZ1
UCSZ0
UCPOL
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
1
1
0
Note:
UCSRC
1. 注意该寄存器在 ATmega103 兼容模式下无效。
• Bit 7 – 保留
该位保留。为与未来器件兼容,对 UCSRC 写入时该位必须写 0 。
• Bit 6 – UMSEL: USART 模式选择
通过这一位来选择同步或异步工作模式。
Table 77. UMSEL 设置
UMSEL
182
模式
0
异步操作
1
同步操作
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• Bit 5:4 – UPM1:0: 奇偶校验模式
这两位设置奇偶校验的模式并使能奇偶校验。如果使能了奇偶校验,那么在发送数据,发
送器都会自动产生并发送奇偶校验位。对每一个接收到的数据,接收器都会产生一奇偶
值,并与 UPM0 所设置的值进行比较。如果不匹配,那么就将 UCSRA 中的 UPE 置位。
Table 78. UPM 设置
奇偶模式
UPM1
UPM0
0
0
禁止
0
1
保留
1
0
偶校验
1
1
奇校验
• Bit 3 – USBS: 停止位选择
通过这一位可以设置停止位的位数。接收器忽略这一位的设置。
Table 79. USBS 设置
USBS
停止位位数
0
1位
1
2位
• Bit 2:1 – UCSZ1:0: 字符长度
UCSZ1:0与UCSRB寄存器的 UCSZ2结合在一起可以设置数据帧包含的数据位数(字符长
度 )。
Table 80. UCSZ 设置
字符长度
UCSZ2
UCSZ1
UCSZ0
0
0
0
5位
0
0
1
6位
0
1
0
7位
0
1
1
8位
1
0
0
保留
1
0
1
保留
1
1
0
保留
1
1
1
9位
• Bit 0 – UCPOL: 时钟极性
这一位仅用于同步工作模式。使用异步模式时,将这一位清零。 UCPOL 设置了输出数据
的改变和输入数据采样,以及同步时钟 XCK 之间的关系。
Table 81. UCPOL 设置
发送数据的改变 (TxD 引脚的输出 )
接收数据的采样 (RxD 引脚的输入 )
0
XCK 上升沿
XCK 下降沿
1
XCK 下降沿
XCK 上升沿
UCPOL
183
2490G–AVR–03/04
USART 波特率寄存器- UBRRL
和 UBRRH(1)
Bit
15
14
13
12
–
–
–
–
11
10
9
8
UBRR[11:8]
UBRRH
UBRR[7:0]
7
读/写
初始值
Note:
6
5
UBRRL
4
3
2
1
0
R
R
R
R
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1. UBRRH 在 mega103 兼容模式下无效。
• Bit 15:12 – 保留
这些位是为以后的使用而保留的。为了与以后的器件兼容,写 UBRRH 时将这些位清零。
• Bit 11:0 – UBRR11:0: USART 波特率寄存器
这个 12 位的寄存器包含了 USART 的波特率信息。其中 UBRRH 包含了 USART 波特率
高 4 位, UBRRL 包含了低 8 位。波特率的改变将造成正在进行的数据传输受到破坏。写
UBRRL 将立即更新波特率分频器。
设置波特率的例子
对标准晶振及谐振器频率来说,异步模式下最常用的波特率可通过 Table 82 到 Table 85
中 UBRR 的设置来产生。表中的粗体数据表示由此产生的波特率与目标波特率的偏差不
超过 0.5%。更高的误差也是可以接受的,但发送器的抗噪性会降低,特别是需要传输大
量数据时 ( 参看 P177“ 异步工作范围 ” )。误差可以通过如下公式计算:
BaudRate Closest Match
Error[%] =  -------------------------------------------------------- – 1 • 100%
BaudRate
184
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 82. 通用振荡器频率下设置 UBRR 的例子
fosc = 1.0000 MHz
波特率
(bps)
U2X = 0
UBRR
fosc = 1.8432 MHz
U2X = 1
误差
UBRR
U2X = 0
误差
UBRR
fosc = 2.0000 MHz
U2X = 1
误差
UBRR
U2X = 0
误差
UBRR
U2X = 1
误差
UBRR
误差
2400
25
0.2%
51
0.2%
47
0.0%
95
0.0%
51
0.2%
103
0.2%
4800
12
0.2%
25
0.2%
23
0.0%
47
0.0%
25
0.2%
51
0.2%
9600
6
-7.0%
12
0.2%
11
0.0%
23
0.0%
12
0.2%
25
0.2%
14.4k
3
8.5%
8
-3.5%
7
0.0%
15
0.0%
8
-3.5%
16
2.1%
19.2k
2
8.5%
6
-7.0%
5
0.0%
11
0.0%
6
-7.0%
12
0.2%
28.8k
1
8.5%
3
8.5%
3
0.0%
7
0.0%
3
8.5%
8
-3.5%
38.4k
1
-18.6%
2
8.5%
2
0.0%
5
0.0%
2
8.5%
6
-7.0%
57.6k
0
8.5%
1
8.5%
1
0.0%
3
0.0%
1
8.5%
3
8.5%
76.8k
–
–
1
-18.6%
1
-25.0%
2
0.0%
1
-18.6%
2
8.5%
115.2k
–
–
0
8.5%
0
0.0%
1
0.0%
0
8.5%
1
8.5%
230.4k
–
–
–
–
–
–
0
0.0%
–
–
–
–
250k
–
–
–
–
–
–
–
–
–
–
0
0.0%
最大
1.
(1)
62.5 kbps
125 kbps
115.2 kbps
230.4 kbps
125 kbps
250 kbps
UBRR = 0, 误差 = 0.0%
185
2490G–AVR–03/04
Table 83. 通用振荡器频率下设置 UBRR 的例子
fosc = 3.6864 MHz
波特率
(bps)
U2X = 0
UBRR
fosc = 4.0000 MHz
U2X = 1
误差
UBRR
U2X = 0
误差
UBRR
fosc = 7.3728 MHz
U2X = 1
误差
UBRR
U2X = 0
误差
UBRR
U2X = 1
误差
UBRR
误差
2400
95
0.0%
191
0.0%
103
0.2%
207
0.2%
191
0.0%
383
0.0%
4800
47
0.0%
95
0.0%
51
0.2%
103
0.2%
95
0.0%
191
0.0%
9600
23
0.0%
47
0.0%
25
0.2%
51
0.2%
47
0.0%
95
0.0%
14.4k
15
0.0%
31
0.0%
16
2.1%
34
-0.8%
31
0.0%
63
0.0%
19.2k
11
0.0%
23
0.0%
12
0.2%
25
0.2%
23
0.0%
47
0.0%
28.8k
7
0.0%
15
0.0%
8
-3.5%
16
2.1%
15
0.0%
31
0.0%
38.4k
5
0.0%
11
0.0%
6
-7.0%
12
0.2%
11
0.0%
23
0.0%
57.6k
3
0.0%
7
0.0%
3
8.5%
8
-3.5%
7
0.0%
15
0.0%
76.8k
2
0.0%
5
0.0%
2
8.5%
6
-7.0%
5
0.0%
11
0.0%
115.2k
1
0.0%
3
0.0%
1
8.5%
3
8.5%
3
0.0%
7
0.0%
230.4k
0
0.0%
1
0.0%
0
8.5%
1
8.5%
1
0.0%
3
0.0%
250k
0
-7.8%
1
-7.8%
0
0.0%
1
0.0%
1
-7.8%
3
-7.8%
0.5M
–
–
0
-7.8%
–
–
0
0.0%
0
-7.8%
1
-7.8%
1M
–
–
–
–
–
–
–
–
–
–
0
-7.8%
最大
1.
186
(1)
230.4 kbps
460.8 kbps
250 kbps
0.5 Mbps
460.8 kbps
921.6 kbps
UBRR = 0, 误差 = 0.0%
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 84. 通用振荡器频率下设置 UBRR 的例子
fosc = 11.0592 MHz
fosc = 8.0000 MHz
波特率
(bps)
U2X = 0
UBRR
U2X = 1
误差
UBRR
误差
U2X = 0
UBRR
fosc = 14.7456 MHz
U2X = 1
误差
UBRR
U2X = 0
误差
UBRR
误差
U2X = 1
UBRR
误差
2400
207
0.2%
416
-0.1%
287
0.0%
575
0.0%
383
0.0%
767
0.0%
4800
103
0.2%
207
0.2%
143
0.0%
287
0.0%
191
0.0%
383
0.0%
9600
51
0.2%
103
0.2%
71
0.0%
143
0.0%
95
0.0%
191
0.0%
14.4k
34
-0.8%
68
0.6%
47
0.0%
95
0.0%
63
0.0%
127
0.0%
19.2k
25
0.2%
51
0.2%
35
0.0%
71
0.0%
47
0.0%
95
0.0%
28.8k
16
2.1%
34
-0.8%
23
0.0%
47
0.0%
31
0.0%
63
0.0%
38.4k
12
0.2%
25
0.2%
17
0.0%
35
0.0%
23
0.0%
47
0.0%
57.6k
8
-3.5%
16
2.1%
11
0.0%
23
0.0%
15
0.0%
31
0.0%
76.8k
6
-7.0%
12
0.2%
8
0.0%
17
0.0%
11
0.0%
23
0.0%
115.2k
3
8.5%
8
-3.5%
5
0.0%
11
0.0%
7
0.0%
15
0.0%
230.4k
1
8.5%
3
8.5%
2
0.0%
5
0.0%
3
0.0%
7
0.0%
250k
1
0.0%
3
0.0%
2
-7.8%
5
-7.8%
3
-7.8%
6
5.3%
0.5M
0
0.0%
1
0.0%
–
–
2
-7.8%
1
-7.8%
3
-7.8%
1M
–
–
0
0.0%
–
–
–
–
0
-7.8%
1
-7.8%
最大
1.
(1)
0.5 Mbps
1 Mbps
691.2 kbps
1.3824 Mbps
921.6 kbps
1.8432 Mbps
UBRR = 0, 误差 = 0.0%
187
2490G–AVR–03/04
Table 85. 通用振荡器频率下设置 UBRR 的例子
fosc = 16.0000 MHz
波特率
(bps)
U2X = 0
UBRR
误差
fosc = 18.4320 MHz
U2X = 1
UBRR
误差
U2X = 0
UBRR
fosc = 20.0000 MHz
U2X = 1
误差
UBRR
U2X = 0
误差
UBRR
U2X = 1
误差
UBRR
误差
2400
416
-0.1%
832
0.0%
479
0.0%
959
0.0%
520
0.0%
1041
0.0%
4800
207
0.2%
416
-0.1%
239
0.0%
479
0.0%
259
0.2%
520
0.0%
9600
103
0.2%
207
0.2%
119
0.0%
239
0.0%
129
0.2%
259
0.2%
14.4k
68
0.6%
138
-0.1%
79
0.0%
159
0.0%
86
-0.2%
173
-0.2%
19.2k
51
0.2%
103
0.2%
59
0.0%
119
0.0%
64
0.2%
129
0.2%
28.8k
34
-0.8%
68
0.6%
39
0.0%
79
0.0%
42
0.9%
86
-0.2%
38.4k
25
0.2%
51
0.2%
29
0.0%
59
0.0%
32
-1.4%
64
0.2%
57.6k
16
2.1%
34
-0.8%
19
0.0%
39
0.0%
21
-1.4%
42
0.9%
76.8k
12
0.2%
25
0.2%
14
0.0%
29
0.0%
15
1.7%
32
-1.4%
115.2k
8
-3.5%
16
2.1%
9
0.0%
19
0.0%
10
-1.4%
21
-1.4%
230.4k
3
8.5%
8
-3.5%
4
0.0%
9
0.0%
4
8.5%
10
-1.4%
250k
3
0.0%
7
0.0%
4
-7.8%
8
2.4%
4
0.0%
9
0.0%
0.5M
1
0.0%
3
0.0%
–
–
4
-7.8%
–
–
4
0.0%
1M
0
0.0%
1
0.0%
–
–
–
–
–
–
–
–
最大
1.
188
(1)
1 Mbps
2 Mbps
1.152 Mbps
2.304 Mbps
1.25 Mbps
2.5 Mbps
UBRR = 0, 误差 = 0.0%
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
两线串行接口 TWI
特点
•
•
•
•
•
•
•
•
•
•
两线串行接口总线定义
两线接口 TWI 很适合于典型的处理器应用。 TWI 协议允许系统设计者只用两根双向传输
线就可以将 128 个不同的设备互连到一起。这两根线一是时钟 SCL,一是数据 SDA。外
部硬件只需要两个上拉电阻,每根线上一个。所有连接到总线上的设备都有自己的地址。
TWI 协议解决了总线仲裁的问题。
简单,但是强大而灵活的通讯接口,只需要两根线
支持主机和从机操作
器件可以工作于发送器模式或接收器模式
7 位地址空间允许有 128 个从机
支持多主机仲裁
高达 400 kHz 的数据传输率
斜率受控的输出驱动器
可以抑制总线尖峰的噪声抑制器
完全可编程的从机地址以及公共地址
睡眠时地址匹配可以唤醒 AVR
Figure 86. TWI 总线的连接
VCC
Device 1
Device 2
Device 3
........
Device n
R1
R2
SDA
SCL
TWI 词汇
以下定义将在本节频繁出现。
Table 86. TWI 词汇
单词
说明
主机
启动和停止传输的设备。主机同时要产生 SCL 时钟
从机
被主机寻址的设备
发送器
将数据放到总线上的设备
接收器
从总线读取数据的设备
189
2490G–AVR–03/04
电气连接
从 Figure 86 可以看出,两根线都通过上拉电阻与正电源连接。所有 TWI 兼容的器件的总
线驱动都是漏极开路或集电极开路的。这样就实现了对接口操作非常关键的线与功能。
TWI 器件输出为 "0” 时,TWI 总线会产生低电平。当所有的 TWI 器件输出为三态时,总线会
输出高电平,允许上拉电阻将电压拉高。注意,为保证所有的总线操作,凡是与 TWI 总
线连接的 AVR 器件必须上电。
与总线连接的器件数目受如下条件限制:总线电容要低于 400 pF,而且可以用 7 位从机
地址进行寻址。 TWI 详细的电气特性说明请见 P316“ 两线串行接口特性 ” P316“ 两线串
行接口特性 ” 。这儿给出了两个不同的规范,一种是总线速度低于 100 kHz,而另外一种
是总线速度高达 400 kHz。
数据传输和帧格式
传输数据 ( 位 )
TWI 总线上数据位的传送与时钟脉冲同步。时钟线为高时,数据线电压必须保持稳定,除
非在启动与停止的状态下。
Figure 87. 数据有效性
SDA
SCL
Data Stable
Data Stable
Data Change
START/STOP 状态
主机启动与停止数据传输。主机在总线上发出 START 信号以启动数据传输;在总线上发
出 STOP 信号以停止数据传输。在 START 与 STOP 状态之间,需要假定总线忙,不允
许其它主机控制总线。特例是在 START 与 STOP 状态之间发出一个新的 START 状态。
这被称为 REPEATED START 状态,适用于主机在不放弃总线控制的情况下启动新的传
送。在 REPEATED START 之后,直到下一个 STOP,需要假定总线处于忙的状态。这
与 START 是完全一样的,因此在本手册中,如果没有特殊说明,START 与 REPEATED
START 均用 START 表述。如下所示,START 与 STOP 状态是在 SCL 线为高时,通过改变
SDA 电平来实现的。
Figure 88. START、 REPEATED START 与 STOP 状态
SDA
SCL
START
地址数据包格式
190
STOP START
REPEATED START
STOP
所有在 TWI 总线上传送的地址包均为 9 位,包括 7 位地址位、 1 位 READ/WRITE 控制
位与 1 位应答位。如果 READ/WRITE 为 1,则执行读操作;否则执行写操作。从机被寻
址后,必须在第九个 SCL (ACK) 周期通过拉低 SDA 作出应答。若该从机忙或有其它原因
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
无法响应主机,则应该在 ACK 周期保持 SDA 为高。然后主机可以发出 STOP 状态或
REPEATED START 状态重新开始发送。地址包包括从机地址与分别称为 SLA+R 或
SLA+W 的 READ 或 WRITE 位。
地址字节的 MSB 首先被发送。从机地址由设计者自由分配,但需要保留地址 0000 000
作为广播地址。
当发送广播呼叫时,所有的从机应在 ACK 周期通过拉低 SDA 作出应答。当主机需要发送
相同的信息给多个从机时可以使用广播功能。当 Write 位在广播呼叫之后发送,所有的从
机通过在 ACK 周期通过拉低 SDA 作出响应。所有的从机接收到紧跟的数据包。注意在整
体访问中发送 Read 位没有意义,因为如果几个从机发送不同的数据会带来总线冲突。
所有形如 1111 xxx 格式的地址都需要保留,以便将来使用。
Figure 89. 地址包格式
Addr MSB
Addr LSB
R/W
ACK
7
8
9
SDA
SCL
1
2
START
191
2490G–AVR–03/04
数据包格式
所有在 TWI 总线上传送的数据包为 9 位长,包括 8 位数据位及 1 位应答位。在数据传送
中,主机产生时钟及 START 与 STOP 状态,而接收器响应接收。应答是由从机在第 9 个
SCL 周期拉低 SDA 实现的。如果接收器使 SDA 为高,则发出 NACK 信号。接收器完成接
收,或者由于某些原因无法接收更多的数据,应该在收到最后的字节后发出 NACK 来告
知发送器。数据的 MSB 首先发送。
Figure 90. 数据包格式
Data MSB
Data LSB
ACK
8
9
Aggregate
SDA
SDA from
Transmitter
SDA from
Receiver
SCL from
Master
1
2
7
SLA+R/W
将地址包和数据包组合为一个完
整的传输过程
STOP, REPEATED
START, or Next
Data Byte
Data Byte
发送主要由 START 状态、SLA+R/W、至少一个数据包及 STOP 状态组成。只有 START
与 STOP 状态的空信息是非法的。可以利用 SCL 的线与功能来实现主机与从机的握手。
从机可通过拉低 SCL 来延长 SCL 低电平的时间。当主机设定的时钟速度相对于从机太
快,或从机需要额外的时间来处理数据时,这一特性是非常有用的。从机延长 SCL 低电
平的时间不会影响 SCL 高电平的时间,因为 SCL 高电平时间是由主机决定的。由上述可
知,通过改变 SCL 的占空比可降低 TWI 数据传送速度。
Figure 91说明了典型的数据传送。注意SLA+R/W 与STOP之间传送的字节数由应用程序
的协议决定。
Figure 91. 典型的数据传送
Addr MSB
Addr LSB
R/W
ACK
Data MSB
7
8
9
1
Data LSB
ACK
8
9
SDA
SCL
1
START
192
2
SLA+R/W
2
7
Data Byte
STOP
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
多主机总线系统,仲裁和同 TWI 协议允许总线上由多个主机。特别要注意的是即使有多个主机同时开始发生数据,也
要保证发送正常进行。多主机系统中有两个问题:
步
•
算法必须只能允许一个主机完成传送。当其余主机发现它们失去选择权后应停止传
送。这个选择过程称为仲裁。当竞争中的主机发现其仲裁失败,应立即转换到从机
模式检测是否被获得总线控制权的的主机寻址。事实上多主机同时传送时不应该让
从机检测到,即不许破坏数据在总线上的传送。
•
不同的主机可能使用不同的 SCL 频率。为保证传送的一致性,必须设计一种同步主
机时钟的方案。这会简化仲裁过程。
总线的线与功能用来解决上述问题。将所有的主机时钟进行与操作,会生成组合的时钟,
其高电平时间等于所有主机中最短的一个;低电平时间则等于所有主机中最长的一个。
所有的主机都监听 SCL,使其可以有效地计算本身高 / 低电平与组合 SCL 信号高 / 低电平
的时间差异。
Figure 92. 多主机 SCL 的同步
TA low
TA high
SCL from
Master A
SCL from
Master B
SCL bus
Line
TBlow
Masters Start
Counting Low Period
TBhigh
Masters Start
Counting High Period
输出数据之后所有的主机都持续监听 SDA 来实现仲裁。如果从 SDA 读回的数值与主机输
出的数值不匹配,该主机即失去仲裁。要注意只有当一个主机输出高电平的 SDA,而其
它主机输出为低,该主机才会失去仲裁,并立即转为从机模式,检测是否被胜出的主机寻
址。失去仲裁的主机必须将 SDA 置高,但在当前的数据或地址包结束之前还可以产生时
钟信号。仲裁将会持续到系统只有一个主机。这可能会占用许多比特。如果几个主机对相
同的从机寻址,仲裁将会持续到数据包。
193
2490G–AVR–03/04
Figure 93. 两主机之间的仲裁
START
SDA from
Master A
Master A Loses
Arbitration, SDAA SDA
SDA from
M
SDA Line
Synchronized
SCL Line
注意不允许在以下情况进行仲裁:
•
一个 REPEATED START 状态与一个数据位
•
一个 STOP 状态与一个数据位
•
一个 REPEATED START 状态与一个 STOP 状态
应用软件应考虑上述情况,保证不会出现这些非法仲裁状态。这意味着在多主机系统中,
所有的数据传输必须由相同的 SLA+R/W 与数据包组合组成。换句话说:所有的传送必须
包含相同数目的数据包,否则仲裁结果无法定义。
194
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
TWI 模块综述
TWI模块由几个子模块组成,如Figure 94所示。所有位于粗线之中的寄存器可以通过AVR
数据总线进行访问。
Figure 94. TWI 模块概述
Slew-rate
Control
SDA
Spike
Filter
Spike
Filter
Slew-rate
Control
Bus Interface Unit
START / STOP
Control
Spike Suppression
Arbitration Detection
Address/Data Shift
Register (TWDR)
Bit Rate Generator
Prescaler
Address Match Unit
Address Register
(TWAR)
Bit Rate Register
(TWBR)
Ack
Control Unit
Status Register
(TWSR)
Control Register
(TWCR)
TWI Unit
SCL
State Machine and
Status Control
Address Comparator
SCL 和 SDA 引脚
SCL 与SDA为MCU的 TWI接口引脚。引脚的输出驱动器包含一个波形斜率限制器以满足
TWI 规范。引脚的输入部分包括尖峰抑制单元以去除小于 50 ns 的毛刺。当相应的端口设
置为 SCL 与 SDA 引脚时,可以使能 I/O 口内部的上拉电阻,这样可省掉外部的上拉电阻。
比特率发生器单元
TWI 工作于主机模式时,比特率发生器控制时钟信号 SCL 的周期。具体由 TWI 状态寄存器
TWSR 的预分频系数以及比特率寄存器 TWBR 设定。当 TWI工作在从机模式时,不需要对
比特率或预分频进行设定,但从机的 CPU 时钟频率必须大于 TWI 时钟线 SCL 频率的 16
倍。注意,从机可能会延长 SCL 低电平的时间,从而降低 TWI 总线的平均时钟周期。
SCL 的频率根据以下的公式产生:
CPU Clock frequency
SCL frequency = -----------------------------------------------------------TWPS
16 + 2(TWBR) ⋅ 4
•
TWBR = TWI 比特率寄存器的数值
•
TWPS = TWI 状态寄存器预分频的数值
Note:
总线接口单元
TWI 工作在主机模式时,TWBR 值应该不小于 10。否则主机会在 SDA 与 SCL 产生错误输
出作为提示信号。问题出现于 TWI 工作在主机模式下,向从机发送 Start + SLA + R/W 的
时候 ( 不需要真的有从机与总线连接 )。
该单元包括数据与地址移位寄存器 TWDR,START/STOP 控制器和总线仲裁判定硬件电
路。 TWDR 寄存器用于存放发送或接收的数据或地址。除了 8 位的 TWDR,总线接口单
195
2490G–AVR–03/04
元还有一个寄存器,包含了用于发送或接收应答的 (N)ACK。这个 (N)ACK 寄存器不能由
程序直接访问。当接收数据时,它可以通过 TWI 控制寄存器 TWCR 来置位或清零;在发
送数据时, (N)ACK 值由 TWCR 的设置决定。
START/STOP 控制器负责产生和检测 TWI 总线上的 START、 REPEATED START 与
STOP 状态。即使在 MCU 处于休眠状态时,START/STOP 控制器仍然能够检测 TWI 总线
上的 START/STOP 条件,当检测到自己被 TWI 总线上的主机寻址时,将 MCU 从休眠状
态唤醒。
如果 TWI 以主机模式启动了数据传输,仲裁检测电路将持续监听总线,以确定是否可以
通过仲裁获得总线控制权。如果总线仲裁单元检测到自己在总线仲裁中丢失了总线控制
权,则通知 TWI 控制单元执行正确的动作,并产生合适的状态码。
地址匹配单元
地址匹配单元将检测从总线上接收到的地址是否与 TWAR 寄存器中的 7 位地址相匹配。
如果 TWAR 寄存器的 TWI 广播应答识别使能位 TWGCE 为 "1”,从总线接收到的地址也
会与广播地址进行比较。一旦地址匹配成功,控制单元将得到通知以进行正确地响应。
TWI可以响应,也可以不响应主机的寻址,这取决于TWCR寄存器的设置。即使MCU处于
休眠状态时,地址匹配单元仍可继续工作。一旦主机寻址到这个器件,就可以将 MCU 从
休眠状态唤醒。在 TWI 由于地址匹配将 MCU 从掉电状态唤醒期间,如有其他中断发生,
TWI 将放弃操作,并返回到空闲状态。如果这会引起其他问题,那么在进入掉电休眠模式
之前需要确保只有 TWI 地址匹配中断被使能。
控制单元
控制单元监听 TWI 总线,并根据 TWI 控制寄存器 TWCR 的设置作出相应的响应。当 TWI
总线上产生需要应用程序干预处理的事件时,TWI 中断标志位 TWINT 置位。在下一个时
钟周期, TWI 状态寄存器 TWSR 被表示这个事件的状态码字所更新。在其它时间里,
TWSR 的内容为一个表示无事件发生的特殊状态字。一旦 TWINT 标志位置 "1”,时钟线
SCL 即被拉低,暂停 TWI 总线上的数据传输,让用户程序处理事件。
在下列状况出现时, TWINT 标志位置位:
196
•
在 TWI 传送完 START/REPEATED START 信号之后
•
在 TWI 传送完 SLA+R/W 数据之后
•
在 TWI 传送完地址字节之后
•
在 TWI 总线仲裁失败之后
•
在 TWI 被主机寻址之后 ( 广播方式或从机地址匹配 )
•
在 TWI 接收到一个数据字节之后
•
作为从机工作时, TWI 接收到 STOP 或 REPEATED START 信号之后
•
由于非法的 START 或 STOP 信号造成总线错误时
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
TWI 寄存器说明
TWI 比特率寄存器- TWBR
Bit
7
6
5
4
3
2
1
0
TWBR7
TWBR6
TWBR5
TWBR4
TWBR3
TWBR2
TWBR1
TWBR0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
TWBR
• Bits 7..0 – TWI 比特率寄存器
TWBR 为比特率发生器分频因子。比特率发生器是一个分频器,在主机模式下产生SCL时
钟频率。比特率计算公式请见 P195“ 比特率发生器单元 ” 。
TWI 控制寄存器- TWCR
Bit
7
6
5
4
3
2
1
0
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
读/写
R/W
R/W
R/W
R/W
R
R/W
R
R/W
初始值
0
0
0
0
0
0
0
0
TWCR
TWCR 用来控制TWI操作。它用来使能TWI,通过施加START到总线上来启动主机访问,
产生接收器应答,产生 STOP 状态,以及在写入数据到 TWDR 寄存器时控制总线的暂停
等。这个寄存器还可以给出在 TWDR 无法访问期间,试图将数据写入到 TWDR 而引起的
写入冲突信息。
• Bit 7 – TWINT: TWI 中断标志
当 TWI 完成当前工作,希望应用程序介入时 TWINT 置位。若 SREG 的 I 标志以及 TWCR
寄存器的 TWIE 标志也置位,则 MCU 执行 TWI 中断例程。当 TWINT 置位时, SCL 信
号的低电平被延长。 TWINT 标志的清零必须通过软件写 "1” 来完成。执行中断时硬件不
会自动将其改写为 "0”。要注意的是,只要这一位被清零, TWI 立即开始工作。因此,在
清零 TWINT 之前一定要首先完成对地址寄存器 TWAR,状态寄存器 TWSR,以及数据寄
存器 TWDR 的访问。
• Bit 6 – TWEA: 使能 TWI 应答
TWEA 标志控制应答脉冲的产生。若 TWEA 置位,出现如下条件时接口发出 ACK 脉冲:
1. 器件的从机地址与主机发出的地址相符合
2. TWAR 的 TWGCE 置位时接收到广播呼叫
3. 在主机 / 从机接收模式下接收到一个字节的数据
将 TWEA 清零可以使器件暂时脱离总线。置位后器件重新恢复地址识别。
• Bit 5 – TWSTA: TWI START 状态标志
当 CPU 希望自己成为总线上的主机时需要置位 TWSTA。 TWI 硬件检测总线是否可用。
若总线空闲,接口就在总线上产生 START 状态。若总线忙,接口就一直等待,直到检测
到一个 STOP 状态 ,然后产生 START 以声明自己希望成为主机。发送 START 之后软件
必须清零 TWSTA。
• Bit 4 – TWSTO: TWI STOP 状态标志
在主机模式下,如果置位 TWSTO,TWI 接口将在总线上产生 STOP 状态,然后 TWSTO
自动清零。在从机模式下,置位 TWSTO 可以使接口从错误状态恢复到未被寻址的状态。
此时总线上不会有 STOP 状态产生,但 TWI 返回一个定义好的未被寻址的从机模式且释
放 SCL 与 SDA 为高阻态。
197
2490G–AVR–03/04
• Bit 3 – TWWC: TWI 写冲突标志
当 TWINT 为低时写数据寄存器 TWDR 将置位 TWWC。每一次对 TWDR 的写访问都将更
新此标志。
• Bit 2 – TWEN: TWI 使能
TWEN 位用于使能TWI操作与激活TWI接口。当TWEN位被写为"1”时,TWI引脚将I/O引
脚切换到 SCL 与 SDA 引脚,使能波形斜率限制器与尖峰滤波器。如果该位清零, TWI
接口模块将被关闭,所有 TWI 传输将被终止。
• Bit 1 – Res: 保留
保留,读返回值为 ”0”。
• Bit 0 – TWIE: TWI 中断使能
当 SREG 的 I 以及 TWIE 置位时,只要 TWINT 为 "1”, TWI 中断就激活。
TWI 状态寄存器- TWSR
Bit
7
6
5
4
3
2
1
0
TWS7
TWS6
TWS5
TWS4
TWS3
–
TWPS1
TWPS0
读/写
R
R
R
R
R
R
R/W
R/W
初始值
1
1
1
1
1
0
0
0
TWSR
• Bits 7..3 – TWS: TWI 状态
这 5 位用来反映 TWI 逻辑和总线的状态。不同的状态代码将会在后面的部分描述。注意
从 TWSR 读出的值包括 5 位状态值与 2 位预分频值。检测状态位时设计者应屏蔽预分频
位为 "0”。这使状态检测独立于预分频器设置。在无特殊声明的情况下,在手册中使用该
方法。
• Bit 2 – Res: 保留
保留,读返回值为 "0”。
198
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• Bits 1..0 – TWPS: TWI 预分频位
这两位可读 / 写,用于控制比特率预分频因子。
Table 87. TWI 预分频位
TWPS1
TWPS0
预分频值
0
0
1
0
1
4
1
0
16
1
1
64
如何计算比特率请见 P195“ 比特率发生器单元 ” 。公式中用到 TWPS1..0 值。
TWI 数据寄存器- TWDR
Bit
7
6
5
4
3
2
1
0
TWD7
TWD6
TWD5
TWD4
TWD3
TWD2
TWD1
TWD0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
1
1
1
1
1
1
1
1
TWDR
在发送模式, TWDR 包含了要发送的字节;在接收模式, TWDR 包含了接收到的数据。
当 TWI 接口没有进行移位工作 (TWINT 置位 ) 时这个寄存器是可写的。在第一次中断发生
之前用户不能够初始化数据寄存器。只要 TWINT 置位,TWDR 的数据就是稳定的。在数
据移出时,总线上的数据同时移入寄存器。 TWDR 总是包含了总线上出现的最后一个字
节,除非 MCU 是从掉电或省电模式被 TWI 中断唤醒。此时 TWDR 的内容没有定义。总
线仲裁失败时,主机将切换为从机,但总线上出现的数据不会丢失。 ACK 的处理由 TWI
逻辑自动管理, CPU 不能直接访问 ACK。
• Bits 7..0 – TWD: TWI 数据寄存器
根据状态的不同,其内容为要发送的下一个字节,或是接收到的数据。
TWI( 从机 ) 地址寄存器-
TWAR
Bit
7
6
5
4
3
2
1
0
TWA6
TWA5
TWA4
TWA3
TWA2
TWA1
TWA0
TWGCE
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
1
1
1
1
1
1
1
0
TWAR
TWAR 的高 7 位为从机地址。工作于从机模式时,TWI 将根据这个地址进行响应。主机模
式不需要此地址。在多主机系统中, TWAR 需要进行设置以便其他主机访问自己。
TWAR 的 LSB 用于识别广播地址 (0x00)。器件内有一个地址比较器。一旦接收到的地址
和本机地址一致,芯片就请求中断。
• Bits 7..1 – TWA: TWI 从机地址寄存器
其值为从机地址。
• Bit 0 – TWGCE:TWI 广播识别使能
置位后 MCU 可以识别 TWI 总线广播。
使用 TWI
AVR的 TWI接口是面向字节和基于中断的。所有的总线事件,如接收到一个字节或发送了
一个 START 信号等,都会产生一个 TWI 中断。由于 TWI 接口是基于中断的,因此 TWI
接口在字节发送和接收过程中,不需要应用程序的干预。 TWCR 寄存器的 TWI 中断允许
TWIE位和SREG寄存器的全局中断允许位一起决定了应用程序是否响应TWINT标志位产
199
2490G–AVR–03/04
生的中断请求。如果 TWIE 被清零,应用程序只能采用轮询 TWINT 标志位的方法来检测
TWI 总线状态。
当 TWINT 标志位置 "1” 时,表示 TWI 接口完成了当前的操作,等待应用程序的响应。在
这种情况下,TWI 状态寄存器 TWSR 包含了表明当前 TWI 总线状态的值。应用程序可以
读取 TWCR 的状态码,判别此时的状态是否正确,并通过设置 TWCR 与 TWDR 寄存器,
决定在下一个 TWI 总线周期 TWI 接口应该如何工作。
Figure 95 给出应用程序与 TWI 接口连接的例子。该例中,主机发送一个数据字节给从机。
这里只是简述,本节的后面会有更多的解释,还有简单的代码例程。
Application
Action
Figure 95. 典型数据传输中应用程序与 TWI 的接口
1. Application writes
to TWCR to initiate
transmission of
START
TWI
Hardware
Action
TWI bus
3. Check TWSR to see if START was
sent. Application loads SLA+W into
TWDR, and loads appropriate control
signals into TWCR, making sure that
TWINT is written to one, and
TWSTA is written to zero.
START
SLA+W
5. Check TWSR to see if SLA+W was
sent and ACK received.
Application loads data into TWDR,
and loads appropriate control signals
into TWCR, making sure that
TWINT is written to one
A
4. TWINT set.
Status code indicates
SLA+W sent, ACK
received
2. TWINT set.
Status code indicates
START condition sent
Data
7. Check TWSR to see if data was sent
and ACK received. Application loads
appropriate control signals to send
STOP into TWCR, making sure that
TWINT is written to one
A
6. TWINT set.
Status code indicates
data sent, ACK received
STOP
Indicates
TWINT set
1. TWI 传输的第一步是发送 START 信号。通过对 TWCR 写入特定值,指示 TWI 硬件
发送 START 信号。写入的值将在后面说明。在写入值时 TWINT 位要置位,这非
常重要。给 TWINT 写 "1” 清除此标志。 TWCR 寄存器的 TWINT 置位期间 TWI
不会启动任何操作。一旦 TWINT 清零, TWI 由 START 信号启动数据传输。
2. START 信号被发送后,TWCR 寄存器的 TWINT 标志位置位, TWCR 更新为新的
状态码,表示 START 信号成功发送。
3. 应用程序应检验 TWSR,确定 START 信号已成功发送。如果 TWSR 显示为其它,
应用程序可以执行一些指定操作,比如调用错误处理程序。如果状态码与预期一
致,应用程序必须将 SLA+W 载入 TWDR。 TWDR 可同时在地址与数据中使用。
TWDR 载入 SLA+W 后,TWCR 必须写入特定值指示 TWI 硬件发送 SLA+W 信号。
写入的值将在后面说明。在写入值时 TWINT 位要置位,这非常重要。给 TWINT
写 "1” 清除此标志。 TWCR 寄存器的 TWINT 置位期间 TWI 不会启动任何操作。
一旦 TWINT 清零, TWI 启动地址包的传送。
4. 地址包发送后,TWCR 寄存器的 TWINT 标志位置位,TWDR 更新为新的状态码,
表示地址包成功发送。状态代码还会反映从机是否响应包。
5. 应用程序应检验 TWSR,确定地址包已成功发送、ACK 为期望值。如果 TWSR 显
示为其它,应用程序可能执行一些指定操作,比如调用错误处理程序。如果状态
码与预期一致,应用程序必须将数据包载入 TWDR。随后, TWCR 必须写入特
定值指示 TWI 硬件发送 TWDR 中的数据包。写入的值将在后面说明。在写入值
时 TWINT 位要置位,这非常重要。 TWCR 寄存器中的 TWINT 置位期间 TWI 不
会启动任何操作。一旦 TWINT 清零, TWI 启动数据包的传输。
6. 数据包发送后,TWCR 寄存器的 TWINT 标志位置位,TWSR 更新为新的状态码,
表示数据包成功发送。状态代码还会反映从机是否响应包。
200
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
7. 应用程序应检验 TWSR,确定地址包已成功发送、ACK 为期望值。如果 TWSR 显
示为其它,应用程序可能执行一些指定操作,比如调用错误处理程序。如果状态
码与预期一致, TWCR 必须写入特定值指示 TWI 硬件发送 STOP 信号。 写入的
值将在后面说明。在写入值时 TWINT 位要置位,这非常重要。给 TWINT 写 "1”
清除此标志。 TWCR 寄存器中的 TWINT 置位期间 TWI 不会启动任何操作。一
旦 TWINT 清零, TWI 启动 STOP 信号的传送。 注意 TWINT 在 STOP 状态发送
后不会置位。
尽管示例比较简单,但它包含了 TWI 数据传输过程中的所有规则。总结如下:
•
当 TWI 完成一次操作并等待反馈时, TWINT 标志置位。直到 TWINT 清零,时钟线
SCL 才会拉低。
•
TWINT 标志置位时,用户必须用与下一个 TWI 总线周期相关的值更新 TWI 寄存器。例
如, TWDR 寄存器必须载入下一个总线周期中要发送的值。
•
当所有的 TWI 寄存器得到更新,而且其它挂起的应用程序也已经结束, TWCR 被写
入数据。写 TWCR 时, TWINT 位应置位。对 TWINT 写 "1” 清除此标志。 TWI 将
开始执行由 TWCR 设定的操作。
下面给出了汇编与 C 语言例程。注意假设下面代码均已给出定义。
201
2490G–AVR–03/04
汇编代码例子
1
ldi
r16, (1<<TWINT)|(1<<TWSTA)|
(1<<TWEN)
out
2
说明
TWCR = (1<<TWINT)|(1<<TWSTA)|
发出 START 信号
(1<<TWEN)
TWCR, r16
wait1:
in
C 例子
r16,TWCR
while (!(TWCR & (1<<TWINT)))
;
等待 TWINT 置位, TWINT 置位
表示 START 信号已发出
sbrs r16,TWINT
rjmp wait1
3
in
r16,TWSR
andi r16, 0xF8
cpi
if ((TWSR & 0xF8) != START)
ERROR();
r16, START
检验 TWI 状态寄存器,屏蔽预分
频位,如果状态字不是 START
转出错处理
brne ERROR
4
ldi
r16, SLA_W
TWDR = SLA_W;
out
TWDR, r16
TWCR = (1<<TWINT) | (1<<TWEN);
ldi
r16, (1<<TWINT) | (1<<TWEN)
out
TWCR, r16
wait2:
in
r16,TWCR
while (!(TWCR & (1<<TWINT)))
;
sbrs r16,TWINT
将 SLA_W 载入到 TWDR 寄存
器, TWINT 位清零,启动发送地
址
等待 TWINT 置位, TWINT 置位
表示总线命令 SLA+W 已发出,
及收到应答信号 ACK/NACK
rjmp wait2
5
in
r16,TWSR
andi r16, 0xF8
cpi
if ((TWSR & 0xF8) != MT_SLA_ACK)
ERROR();
r16, MT_SLA_ACK
检验 TWI 状态寄存器,屏蔽预分
频位,如果状态字不是
MT_SLA_ACK 转出错处理
brne ERROR
6
ldi
r16, DATA
TWDR = DATA;
out
TWDR, r16
TWCR = (1<<TWINT) | (1<<TWEN);
ldi
r16, (1<<TWINT) | (1<<TWEN)
out
TWCR, r16
wait3:
in
r16,TWCR
while (!(TWCR & (1<<TWINT)))
;
sbrs r16,TWINT
将数据载入到 TWDR 寄存器,
TWINT 清零,启动发送数据
等待 TWINT 置位, TWINT 置位
表示总线数据 DATA 已发送,及
收到应答信号 ACK/NACK
rjmp wait3
7
in
r16,TWSR
andi r16, 0xF8
cpi
if ((TWSR & 0xF8) != MT_DATA_ACK)
ERROR();
r16, MT_DATA_ACK
检验 TWI 状态寄存器,屏蔽预分
频器,如果状态字不是
MT_DATA_ACK 转出错处理
brne ERROR
ldi
r16, (1<<TWINT)|(1<<TWEN)|
(1<<TWSTO)
out
Note:
202
TWCR = (1<<TWINT)|(1<<TWEN)|
发送 STOP 信号
(1<<TWSTO);
TWCR, r16
1. 当 I/O 寄存器为扩展 I/O 寄存器时,必须用诸如 “LDS” 、“STS”、“SBRS”、“SBRC”、“SBR” 与 “CBR” 等可访问扩展 I/O 寄存器的
指令代替 “IN”、 “OUT”、 “SBIS”、“SBIC”、 “CBI” 与 “SBI” 指令。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
数据传输模式
TWI 可以工作于 4 个不同的模式:主机发送器 (MT)、主机接收器 (MR)、从机发送器 (ST)
及从机接收器 (SR)。 同一应用程序可以使用几种模式。例如, TWI 可用 MT 模式给 TWI
EEPROM 写入数据,用 MR 模式从 EEPROM 读取数据。如果系统中有其它主机存在 ,它
们可能给 TWI 发送数据,此时就可以用 SR 模式。应用程序决定采用何种模式。
下面对每种模式进行具体说明。每种模式的状态码在详细说明数据发送的图中进行描述。
这些图包含了如下的缩写:
S: START 状态
Rs:REPEATED START 状态
R:读一个比特 (SDA 为高电平 )
W:写一个比特 (SDA 为低电平 )
A:应答位 (SDA 为低电平 )
A: 无应答位 (SDA 为高电平 )
Data:8 位数据
P: STOP 状态
SLA:从机地址
从 Figure 97 到 Figure 103 中,圆圈用来说明 TWINT 标志已经置位。圆圈中的数字用来
表示预 TWSR 的数值,其中分频位屏蔽为 0。在这些地方应用程序必须执行合适的工作
以继续 / 完成 TWI 传输。 TWI 传输被挂起,一直到 TWINT 标志被软件清零。
TWINT 标志置位后,TWSR 的状态码用来决定适当的软件操作。Table 88 到 Table 91. 给
出了每一个状态码所需的软件工作和后续串行传输的细节。注意在这些表中预分频位屏
蔽为 0。
203
2490G–AVR–03/04
主机发送模式
在主机发送模式,主机可以向从机发送数据,如 Figure 96 所示。为进入主机模式,必须
发送 START 信号。紧接着的地址包格式决定进入 MT 或 MR 模式。 如果发送 SLA+W 进
入 MT 模式;如果发送 SLA+R 则进入 MR 模式。本节所提到的状态字均假设其预分频位
为 "0”。
Figure 96. 主机发送模式下的数据传输
VCC
Device 1
Device 2
MASTER
TRANSMITTER
SLAVE
RECEIVER
........
Device 3
R1
Device n
R2
SDA
SCL
通过在 TWCR 寄存器中写入下列数值发出 START 信号:
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
1
0
X
1
0
X
TWEN必须置位以使能两线接口,TWSTA必须置"1”来发出START 信号且 TWINT必须置
"1” 来对 TWINT 标志清零。TWI 逻辑开始检测串行总线,一旦总线空闲就发送 START。接
着中断标志 TWINT 置位,TWSR 的状态码为 0x08 ( 见 Table 88)。 为进入 MT 模式 ,必
须发送 SLA+W。这可通过对 TWDR 写入 SLA+W 来实现。完成此操作后软件清零 TWINT
标志, TWI 传输继续进行。这通过在 TWCR 寄存器中写入下述值完成:
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
0
0
X
1
0
X
当 SLA+W 发送完毕并接收到确认信号,主机的 TWINT 标志再次置位。此时主机的 TWSR
状态码可能是 0x18、 0x20 或 0x38。对各状态码的正确响应列于 Table 88。
SLA+W 发送成功后可以开始发送数据包。这通过对 TWDR 写入数据实现。TWDR 只有在
TWINT 为高时方可写入。否则,访问被忽略,寄存器 TWCR 的写碰撞位 TWWC 置位。
TWDR 更新后,TWINT位应清零来继续传送。这通过在 TWCR 寄存器中写入下述值完成:
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
0
0
X
1
0
X
这过程会一直重复下去,直到最后的字节发送完且发送器产生 STOP 或 REPEATED
START 信号 。 STOP 信号通过在 TWCR 中写入下述值实现:
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
0
1
X
1
0
X
REPEATED START 信号通过在 TWCR 中写入下述值实现:
TWCR
值
204
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
1
0
X
1
0
X
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
在 REPEATED START ( 状态 0x10) 后,两线接口可以再次访问相同的从机,或不发送
STOP 信号来访问新的从机。REPEATED START 使得主机可以在不丢失总线控制的条件
下在从机、主机发送器及主机接收器模式间进行切换。
Table 88. 主机发送模式的状态码
应用软件的响应
对 TWCR 的操作
状态码
(TWSR)预分
频位为 "0”
2 线串行总线和 2 线串行硬
件的状态
读 / 写 TWDR
ST
A
ST
O
TWIN
T
TWE
A
0x08
START 已发送
加载 SLA+W
0
0
1
X
2 线串行硬件下一步应采取的动作
将发送 SLA+W
将接收到 ACK 或 NOT ACK
0x10
重复 START 已发送
加载 SLA+W
0
0
1
X
将发送 SLA+W
或
0
0
1
X
将接收到 ACK 或 NOT ACK
加载 SLA+R
将发送 SLA+R
切换到主机接收模式
0x18
SLA+W 已发送;
接收到 ACK
加载数据 ( 字节 )
或
不操作 TWDR 或
不操作 TWDR 或
0
0
1
X
1
0
0
1
1
1
X
X
将发送数据,接收 ACK 或 NOT ACK
将发送重复 START
将发送 STOP, TWSTO 将复位
1
1
1
X
将发送 STOP,然后发送 START, TWSTO 将
复位
0
0
1
X
将发送数据,接收 ACK 或 NOT ACK
不操作 TWDR 或
1
0
0
1
1
1
X
X
不操作 TWDR 或
1
1
1
X
0
0
1
X
1
0
0
1
1
1
X
X
不操作 TWDR
0x20
SLA+W 已发送
接收到 NOT ACK
加载数据 ( 字节 )
或
将发送重复 START
将发送 STOP, TWSTO 将复位
将发送 STOP,然后发送 START, TWSTO 将
复位
不操作 TWDR
0x28
数据已发送
接收到 ACK
加载数据 ( 字节 )
或
不操作 TWDR 或
不操作 TWDR 或
将发送数据,接收 ACK 或 NOT ACK
将发送重复 START
将发送 STOP, TWSTO 将复位
1
1
1
X
将发送 STOP,然后发送 START, TWSTO 将
复位
0
0
1
X
将发送数据,接收 ACK 或 NOT ACK
不操作 TWDR 或
1
0
0
1
1
1
X
X
不操作 TWDR 或
1
1
1
X
0
0
1
X
1
0
1
X
不操作 TWDR
0x30
数据已发送
接收到 NOT ACK
加载数据 ( 字节 )
或
将发送重复 START
将发送 STOP, TWSTO 将复位
将发送 STOP,然后发送 START, TWSTO 将
复位
不操作 TWDR
0x38
SLA+W 或数据的仲裁失败
不操作 TWDR 或
2 线串行总线将被释放,并进入未寻址从机模式
总线空闲后将发送 START
不操作 TWDR
205
2490G–AVR–03/04
Figure 97. 主机发送模式的格式和状态
MT
Successfull
transmission
to a slave
receiver
S
SLA
$08
W
A
DATA
$18
A
P
$28
Next transfer
started with a
repeated start
condition
RS
SLA
W
$10
Not acknowledge
received after the
slave address
A
R
P
$20
MR
Not acknowledge
received after a data
byte
A
P
$30
Arbitration lost in slave
address or data byte
A or A
Other master
continues
$38
Arbitration lost and
addressed as slave
A
$68
From master to slave
From slave to master
206
A or A
Other master
continues
$38
Other master
continues
$78
DATA
To corresponding
states in slave mode
$B0
A
n
Any number of data bytes
and their associated acknowledge bits
This number (contained in TWSR) corresponds
to a defined state of the Two-wire Serial Bus. The
prescaler bits are zero or masked to zero
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
主机接收模式
在主机接收模式,主机可以从从机接收数据,如 Figure 98 所示。为进入主机模式,必须
发送 START 信号。紧接着的地址包格式决定进入 MT 或 MR 模式。 如果发送 SLA+W 进
入 MT 模式;如果发送 SLA+R 则进入 MR 模式。本节所提到的状态字均假设其预分频位
为 "0”。
Figure 98. 主机接收模式下的数据传输
VCC
Device 1
Device 2
MASTER
RECEIVER
SLAVE
TRANSMITTER
........
Device 3
R1
Device n
R2
SDA
SCL
通过在 TWCR 寄存器中写入下列数值发出 START 信号:
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
1
0
X
1
0
X
TWEN必须置位以使能两线接口,TWSTA必须置"1”来发出START 信号且 TWINT必须置
"1” 来对 TWINT 标志清零。TWI 逻辑开始检测串行总线,一旦总线空闲就发送 START。接
着中断标志 TWINT 置位,TWSR 的状态码为 0x08 ( 见 Table 88)。 为进入 MR 模式 ,必
须发送 SLA+R。这可通过对 TWDR 写入 SLA+R 来实现。完成此操作后软件清零 TWINT
标志, TWI 传输继续进行。这通过在 TWCR 寄存器中写入下述值完成:
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
0
0
X
1
0
X
当 SLA+R 发送完毕并接收到确认信号,主机的 TWINT 标志再次置位。此时主机的 TWSR
状态码可能是 0x38、0x40 或 0x48。对各状态码的正确响应列于 Table 97。 TWDR 只有
在 TWINT 为高时才能读收到的数据。这过程会一直重复下去,直到最后的字节接收结束。
接收完成后, MR 应通过在接收到最后的字节后发送 NACK 信号。发送器产生 STOP 或
REPEATED START 信号结束传送。 STOP 信号通过在 TWCR 中写入下述值实现:
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
0
1
X
1
0
X
REPEATED START 信号结束传送。 STOP 信号通过在 TWCR 中写入下述值实现:
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
1
X
1
0
X
1
0
X
207
2490G–AVR–03/04
在 REPEATED START ( 状态 0x10) 后,两线接口可以再次访问相同的从机,或不发送
STOP 信号来访问新的从机。REPEATED START 使得主机可以在不丢失总线控制的条件
下在从机、主机发送器及主机接收器模式间进行切换。
Table 89. 主机接收模式的状态码
应用软件的响应
对 TWCR 的操作
状态码
(TWSR)预分
频位为 "0”
2 线串行总线和 2 线串行硬
件的状态
读 / 写 TWDR
0x08
START 已发送
加载 SLA+R
ST
A
ST
O
TWIN
T
TWE
A
0
0
1
X
2 线串行硬件下一步应采取的动作
将发送 SLA+R
将接收到 ACK 或 NOT ACK
0x10
重复 START 已发送
加载 SLA+R 或
0
0
1
X
将发送 SLA+R
0
0
1
X
将接收到 ACK 或 NOT ACK
加载 SLA+W
将发送 SLA+W
逻辑切换到主机发送模式
0x38
SLA+R 或 NOT ACK 的仲裁
失败
不操作 TWDR 或
0
0
1
X
2 线串行总线将被释放,并进入未寻址从机模式
1
0
1
X
总线空闲后将发送 START
0
0
1
0
接收数据,返回 NOT ACK
0
0
1
1
不操作 TWDR
0x40
SLA+R 已发送
接收到 ACK
不操作 TWDR 或
不操作 TWDR
0x48
SLA+R 已发送
接收到 NOT ACK
不操作 TWDR 或
不操作 TWDR 或
接收数据,返回 ACK
1
0
0
1
1
1
X
X
1
1
1
X
不操作 TWDR
0x50
接收到数据
ACK 已返回
读数据或
接收到数据
NOT ACK 已返回
读数据或
读数据或
读数据
208
将发送 STOP, TWSTO 将复位
将发送 STOP,然后发送 START, TWSTO 将
复位
0
0
1
0
0
0
1
1
1
0
0
1
1
1
X
X
1
1
1
X
读数据
0x58
将发送重复 START
接收数据,返回 NOT ACK
接收数据,返回 ACK
将发送重复 START
将发送 STOP, TWSTO 将复位
将发送 STOP,然后发送 START, TWSTO 将
复位
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 99. 主机接收模式的格式和状态
MR
Successfull
reception
from a slave
receiver
S
SLA
$08
R
A
DATA
$40
A
DATA
$50
A
P
$58
Next transfer
started with a
repeated start
condition
RS
SLA
R
$10
Not acknowledge
received after the
slave address
A
W
P
$48
MT
Arbitration lost in slave
address or data byte
A or A
Other master
continues
$38
Arbitration lost and
addressed as slave
A
$68
From master to slave
From slave to master
A
Other master
continues
$38
Other master
continues
$78
DATA
To corresponding
states in slave mode
$B0
A
n
Any number of data bytes
and their associated acknowledge bits
This number (contained in TWSR) corresponds
to a defined state of the Two-wire Serial Bus. The
prescaler bits are zero or masked to zero
209
2490G–AVR–03/04
从机接收模式
在从机接收模式,从机自主机接收数据,如 Figure 100 所示。本节所提到的状态字均假
设其预分频位为 "0”。
Figure 100. 从机接收模式下的数据传输
VCC
Device 1
Device 2
SLAVE
RECEIVER
MASTER
TRANSMITTER
Device 3
........
R1
Device n
R2
SDA
SCL
为启动从机接收模式, TWAR 与 TWCR 设置如下:
TWAR
TWA6
TWA5
TWA4
值
TWA3
TWA2
TWA1
TWA0
TWGCE
器件本身从机地址
前 7 位是主机寻址时从机响应的 TWI 接口地址。若 LSB 置位,则 TWI 接口响应广播地址
0x00。否则忽略广播地址。
TWCR
值
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
0
1
0
0
0
1
0
X
TWEN必须置位以使能TWI接口。TWEA也要置位以使主机寻址到自己(从机地址或广播)
时返回确认信息 ACK。 TWSTA 和 TWSTO 必须清零。
初始化 TWAR 和 TWCR 之后, TWI 接口即开始等待,直到自己的从机地址 ( 或广播地
址,如果 TWAR 的 TWGCE 置位的话 ) 出现在主机寻址地址当中,并且数据方向位为 0 (
写 )。然后 TWINT 标志置位, TWSR 则包含了相应的状态码。对各状态码的正确响应列
于 Table 90。当 TWI 接口处于主机模式 ( 状态 0x68 或 0x78) 并发生仲裁失败时 CPU 将
进入从机接收模式。
如果在传输过程中 TWEA 复位, TWI 接口在接收到下一个字节后将向 SDA 返回 “ 无应
答” 。 TWEA 复位时 TWI 接口不再响应自己的从机地址,但是会继续监视总线。一旦
TWEA 置位就可以恢复地址识别和响应。也就是说,可以利用 TWEA 暂时将 TWI 接口从总
线中隔离出来。
在除空闲模式外的其它休眠模式时, TWI 接口的时钟被关闭。若使能了从机接收模式,
接口将利用总线时钟继续响应广播地址 / 从机地址。地址匹配将唤醒 CPU。在唤醒期间,
TWI接口将保持SCL为低电平,直至TWCINT标志清零。当AVR时钟恢复正常运行后TWI
可以接收更多的数据。显然如果 AVR 设置为长启动时间,时钟线 SCL 可能会长时间保持
低,阻塞其它数据的传送。
210
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
当 MCU 从这些休眠模式唤醒时,和正常工作模式不同的是,数据寄存器 TWDR 的数据
并不反映总线上出现的最后一个字节。
Table 90. 从机接收模式的状态码
应用软件的响应
状态码
(TWSR)预分
频位为 "0”
0x60
对 TWCR 的操作
2 线串行总线和 2 线串行硬件
的状态
读 / 写 TWDR
自己的 SLA+W 已经被接收
ACK 已返回
不操作 TWDR
或
ST
A
ST
O
TWIN
T
TWE
A
X
0
1
0
X
0
1
1
0x70
SLA+R/W 作为主机的仲裁失
败;自己的 SLA+W 已经被
接收
ACK 已返回
不操作 TWDR
或
接收到广播地址
ACK 已返回
不操作 TWDR
或
X
0
1
0
X
0
1
1
SLA+R/W 作为主机的仲裁失
败;接收到广播地址
ACK 已返回
不操作 TWDR
或
X
0
1
0
X
0
1
1
以前以自己的 SLA+W 被寻
址;数据已经被接收
ACK 已返回
不操作 TWDR
或
X
0
1
0
X
0
1
1
以前以自己的 SLA+W 被寻
址;数据已经被接收
NOT ACK 已返回
读数据或
读数据或
X
0
1
0
X
0
1
1
接收数据,返回 NOT ACK
接收数据,返回 ACK
0
0
1
0
0
0
1
1
1
0
1
0
1
0
1
1
读数据或
读数据
接收数据,返回 NOT ACK
接收数据,返回 ACK
不操作 TWDR
0x88
接收数据,返回 NOT ACK
接收数据,返回 ACK
不操作 TWDR
0x80
接收数据,返回 NOT ACK
接收数据,返回 ACK
不操作 TWDR
不操作 TWDR
0x78
接收数据,返回 NOT ACK
接收数据,返回 ACK
不操作 TWDR
0x68
2 线串行硬件下一步应采取的动作
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA ;总线空闲时发送 START
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别;总线空闲时
发送 START
211
2490G–AVR–03/04
Table 90. 从机接收模式的状态码
0x90
0x98
以前以广播方式被寻址;数
据已经被接收
ACK 已返回
读数据或
以前以广播方式被寻址;数
据已经被接收
NOT ACK 已返回
读数据或
读数据
读数据或 r
X
0
1
0
X
0
1
1
接收数据,返回 ACK
0
0
1
0
0
0
1
1
1
0
1
0
读数据或
1
0
1
1
在以从机工作时接收到 STOP
或重复 START
无操作
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA ;总线空闲时发送 START
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别;总线空闲时
发送 START
读数据
0xA0
接收数据,返回 NOT ACK
0
0
1
0
0
0
1
1
1
0
1
0
1
0
1
1
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA ;总线空闲时发送 START
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别;总线空闲时
发送 START
212
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 101. 从机接收模式的格式和状态
Reception of the own
slave address and one or
more data bytes. All are
acknowledged
S
SLA
W
A
DATA
$60
A
DATA
$80
Last data byte received
is not acknowledged
A
P or S
$80
$A0
A
P or S
$88
Arbitration lost as master
and addressed as slave
A
$68
Reception of the general call
address and one or more data
bytes
General Call
A
DATA
$70
A
DATA
$90
Last data byte received is
not acknowledged
A
P or S
$90
$A0
A
P or S
$98
Arbitration lost as master and
addressed as slave by general call
A
$78
From master to slave
From slave to master
DATA
A
n
Any number of data bytes
and their associated acknowledge bits
This number (contained in TWSR) corresponds
to a defined state of the Two-wire Serial Bus. The
prescaler bits are zero or masked to zero
213
2490G–AVR–03/04
从机发送模式
在从机发送模式,从机可以向主机发送数据,如 Figure 102 所示。 本节所提到的状态字
均假设其预分频位为 "0”。
Figure 102. 从机发送模式下的数据传输
VCC
Device 1
Device 2
SLAVE
TRANSMITTER
MASTER
RECEIVER
Device 3
........
R1
Device n
R2
SDA
SCL
为启动从机发送模式, TWAR 与 TWCR 设置如下:
TWAR
TWA6
TWA5
值
TWA4
TWA3
TWA2
TWA1
TWA0
TWGCE
Device’s Own Slave Address
前 7 位是主机寻址时从机响应的 TWI 接口地址。若 LSB 置位,则 TWI 接口响应广播地址
0x00。否则忽略广播地址。
TWCR
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
值
0
1
0
0
0
1
0
X
TWEN必须置位以使能TWI接口。TWEA也要置位以便主机寻址到自己(从机地址或广播)
时返回确认信息 ACK。 TWSTA 和 TWSTO 必须清零。
初始化 TWAR 和 TWCR 之后, TWI 接口即开始等待,直到自己的从机地址 ( 或广播地
址,如果 TWAR 的 TWGCE 置位的话 ) 出现在主机寻址地址当中,并且数据方向位为 "1”
( 读 )。然后 TWI 中断标志置位,TWSR 则包含了相应的状态码。对各状态码的正确响应列
于 Table 91。当 TWI 接口处于主机模式 ( 状态 0xB0) 并发生仲裁失败时 CPU 将进入从机
发送模式。
如果在传输过程中 TWEA 复位,TWI 接口发送完数据之后进入状态 0xC0 或 0xC8。接口
也切换到未寻址从机模式,忽略任何后续总线传输。从而主机接收到的数据全为 “1”。如
果主机需要附加数据位 ( 通过发送 ACK),即使从机已经传送结束,也进入状态 0xC8。
TWEA 复位时 TWI 接口不再响应自己的从机地址,但是会继续监视总线。一旦 TWEA 置位
就可以恢复地址识别和响应。也就是说,可以利用 TWEA 暂时将 TWI 接口从总线中隔离
出来。
在除空闲模式外的其它休眠模式时, TWI 接口的时钟被关闭。若使能了从机接收模式,
接口将利用总线时钟继续响应广播地址 / 从机地址。地址匹配将唤醒 CPU。在唤醒期间,
TWI接口将保持SCL为低电平,直至TWCINT标志清零。当AVR时钟恢复正常运行后可以
发送更多的数据。显然如果 AVR 设置为长启动时间,时钟线 SCL 可能会长时间保持低,
阻塞其它数据的传送。
214
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
当 MCU 从这些休眠模式唤醒时,和正常工作模式不同的是,数据寄存器 TWDR 的数据
并不反映总线上出现的最后一个字节。
Table 91. 从机发送模式的状态码
应用软件的响应
状态码
(TWSR) 预
分频位为
"0”
0xA8
对 TWCR 的操作
2 线串行总线和 2 线串行硬件
的状态
读 / 写 TWDR
自己的 SLA+R 已经被接收
ACK 已返回
加载一字节的数
据或
加载一字节的数
据
0xB0
0xB8
SLA+R/W 作为主机的仲裁失
败;自己的 SLA+R 已经被接
收
ACK 已返回
加载一字节的数
据或
TWDR 里数据已经发送
接收到 ACK
加载一字节的数
据或
加载一字节的数
据
加载一字节的数
据
0xC0
TWDR 里数据已经发送
接收到 NOT ACK
不操作 TWDR
或
不操作 TWDR
或
不操作 TWDR
或
ST
A
ST
O
TWIN
T
TWE
A
X
0
1
0
X
0
1
1
2 线串行硬件下一步应采取的动作
发送一字节的数据,接收 NOT ACK
发送数据,接收 ACK
X
0
1
0
X
0
1
1
发送一字节的数据,接收 NOT ACK
发送数据,接收 ACK
X
0
1
0
X
0
1
1
发送一字节的数据,接收 NOT ACK
发送数据,接收 ACK
0
0
1
0
0
0
1
1
1
0
1
0
1
0
1
1
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA ;总线空闲时发送 START
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别;总线空闲时
发送 START
不操作 TWDR
0xC8
TWDR 的一字节数据已经发
送 (TWAE = “0”);
接收到 ACK
不操作 TWDR
或
不操作 TWDR
或
不操作 TWDR
或
0
0
1
0
0
0
1
1
1
0
1
0
1
0
1
1
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别
切换到未寻址从机模式;不再识别自己的 SLA
或 GCA ;总线空闲时发送 START
切换到未寻址从机模式;能够识别自己的 SLA
;若 GC = “1”, GCA 也可以识别;总线空闲时
发送 START
不操作 TWDR
215
2490G–AVR–03/04
Figure 103. 从机发送模式的格式和状态
Reception of the own
slave address and one or
more data bytes
S
SLA
R
A
DATA
$A8
Arbitration lost as master
and addressed as slave
A
DATA
$B8
A
P or S
$C0
A
$B0
Last data byte transmitted.
Switched to not addressed
slave (TWEA = '0')
A
All 1's
P or S
$C8
DATA
From master to slave
From slave to master
其他状态
A
Any number of data bytes
and their associated acknowledge bits
This number (contained in TWSR) corresponds
to a defined state of the Two-wire Serial Bus. The
prescaler bits are zero or masked to zero
n
有两个状态码没有相应的 TWI 状态定义,见 Table 92。
状态 0xF8 表明当前没有相关信息,因为中断标志 TWINT 为 "0”。这种状态可能发生在自
己的 TWI 接口没有参与串行传输的时候。
状态 0x00 表示在串行传输过程中发生了总线错误。当 START 或 STOP 出现在错误的位
置时总线错误就会发生。比如说在地址和数据、地址和ACK之间出现了START或STOP。
总线错误将导致 TWINT 置位。为了从错误中恢复出来,必须置位标志 TWSTO,并通过
写 "1” 以清零 TWINT。这将导致 TWI 接口进入未寻址从机模式、标志 TWSTO 被清零
(TWCR 的其他位不受影响 ),以及 SDA 和 SCL 被释放,但是不会产生 STOP。
Table 92. 其它状态码
应用软件的响应
状态码
(TWSR)预分
频位为 ”0”
对 TWCR 的操作
2 线串行总线和 2 线串行硬
件的状态
读 / 写 TWDR
0xF8
没有相关的状态信息;
TWINT = “0”
不操作 TWDR
0x00
由于非法的 START 或
STOP 引起的总线错误
不操作 TWDR
216
ST
A
ST
O
TWIN
T
TWE
A
不操作 TWCR
0
1
1
2 线串行硬件下一步应采取的动作
等待或进行当前传输
X
只影响内部硬件;不会发送 STOP 到总线上。
总线将释放并清零 TWSTO
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
将几个 TWI 模式组合到一起
在某些情况下,为完成期望的工作,必须将几种 TWI模式组合起来。例如从串行EEPROM
读取数据。典型的这种传输包括以下步骤:
1. 传输必须启动
2. 必须告诉 EEPROM 读取的位置
3. 必须完成读操作
4. 传送必须结束
注意数据可从主机传到从机,反之也可。首先主机必须告诉读从机读取实际的位置,因此
需要使用 MT 模式;然后数据必须由从机读出,需要使用 MR 模式,但传送方向必须改
变。在上述步骤中,主机必须保持对总线的控制,且以上各步骤应该自动进行。如果在多
主机系统中违反这一规则,即在第二步与第三步之间其它主机改变 EEPROM 中的数据指
针,则主机读取的数据位置是错误的。传送方向改变是通过在发送地址字节与接收数据之
间发送 REPEATED START 信号来实现的。在发送 REPEATED START 信号后,主机继
续保持总线的控制权。下图给出传送的流程图。
Figure 104. 几种 TWI 模式联合访问串行 EEPROM
Master Transmitter
S
SLA+W
A
ADDRESS
Master Receiver
A
S = START
Rs
A
DATA
Rs = REPEATED START
Transmitted from master to slave
多主机系统和仲裁
SLA+R
A
P
P = STOP
Transmitted from slave to master
如果有多个主机连接在同一总线上,它们中的一个或多个也许会同时开始一个数据传送。
TWI 协议确保在这种情况下,通过一个仲裁过程,允许其中的一个主机进行传送而不会丢
失数据。总线仲裁的例子如下所述,该例中有两个主机试图向从接收器发送数据。
Figure 105. 仲裁示例
VCC
Device 1
Device 2
Device 3
MASTER
TRANSMITTER
MASTER
TRANSMITTER
SLAVE
RECEIVER
........
Device n
R1
R2
SDA
SCL
有几种不同的情况会产生总线仲裁过程:
•
两个或更多的主机同时与一个从机进行通信。在这种情况下,无论主机或从机都不
知道有总线的竞争。
•
两个或更多的主机同时对同一个从机进行不同的数据或方向的访问。在这种情况下,
会在 READ/WRITE 位或数据间发生仲裁。主机试图在 SDA 线上输出一个高电平
时,如果其他主机已经输出 "0”,则该主机在总线仲裁中失败。失败的主机将转换成
217
2490G–AVR–03/04
未被寻址的从机模式,或等待总线空闲后发送一个新的 START 信号,这由应用程序
决定。
•
两个或更多的主机访问不同的从机。在这种情况下,总线仲裁在 SLA 发生。主机试
图在 SDA 线上输出一个高电平时,如有其它主机已经输出 "0”,则该主机将在总线
仲裁中失败。在 SLA 总线仲裁失败的主机将切换到从机模式,并检查自己是否被获
得总线控制权的主机寻址。如果被寻址,它将进入 SR 或 ST 模式,这取决于 SLA
的 READ/WRITE 位的值。如果它未被寻址,将转换到未被寻址的从机模式或等待总
线空闲,发送一个新的 START 信号,这由应用程序决定。
Figure 106 描述了总线仲裁的过程,图中的数字为 TWI 的状态值。
Figure 106. 总线仲裁过程
START
SLA
Data
Arbitration lost in SLA
Own
Address / General Call
received
No
STOP
Arbitration lost in Data
38
TWI bus will be released and not addressed slave mode will be entered
A START condition will be transmitted when the bus becomes free
Yes
Direction
Write
68/78
Read
B0
218
Data byte will be received and NOT ACK will be returned
Data byte will be received and ACK will be returned
Last data byte will be transmitted and NOT ACK should be received
Data byte will be transmitted and ACK should be received
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
模拟比较器
模拟比较器对正极 AIN0 的值与负极 AIN1 的值进行比较。当 AIN0 上的电压比负极 AIN1
上的电压要高时,模拟比较器的输出 ACO 即置位。比较器的输出可用来触发定时器 / 计
数器 1 的输入捕捉功能。此外,比较器还可触发自己专有的、独立的中断。用户可以选择
比较器是以上升沿、下降沿还是交替变化的边沿来触发中断。Figure 107 为比较器及其外
围逻辑电路的框图。
Figure 107. 模拟比较器框图 (1)(2)
BANDGAP
REFERENCE
ACBG
ACME
ADEN
ADC MULTIPLEXER
OUTPUT 1)
Notes:
特殊功能 IO 寄存器- SFIOR
Bit
1. 见 P221Table 94。
2. 模拟比较器的管脚分布见 P2Figure 1 及 P70Table 30
7
6
5
4
3
2
1
0
TSM
–
–
–
ACME
PUD
PSR2
PSR10
读/写
R/W
R
R
R
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
SFIOR
• Bit 3 – ACME: 模拟比较器多路复用器使能
当此位为逻辑 "1”,且 ADC 处于关闭状态 (ADCSRA 寄存器的 ADEN 为 "0”) 时,ADC 多
路复用器为模拟比较器选择负极输入。当此位为 "0” 时, AIN1 连接到比较器的负极输入
端。更详细描述的请参见 P220“ 模拟比较器多工输入 ” 。
219
2490G–AVR–03/04
模拟比较器控制和状态寄存器-
ACSR
Bit
7
6
5
4
3
2
1
0
ACD
ACBG
ACO
ACI
ACIE
ACIC
ACIS1
ACIS0
读/写
R/W
R/W
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
N/A
0
0
0
0
0
ACSR
• Bit 7 – ACD: 模拟比较器禁用
ACD 置位时,模拟比较器的电源被切断。可以在任何时候设置此位来关掉模拟比较器。这
可以减少器件工作模式及空闲模式下的功耗。改变 ACD 位时,必须清零 ACSR 寄存器的
ACIE 位来禁止模拟比较器中断。否则 ACD 改变时可能会产生中断。
• Bit 6 – ACBG: 选择模拟比较器的能隙基准源
ACBG 置位后,模拟比较器的正极输入由能隙基准源所取代。否则, AIN0 连接到模拟比
较器的正极输入。见 P52 “ 片内基准电压 ” 。
• Bit 5 – ACO: 模拟比较器输出
模拟比较器的输出经过同步后直接连到 ACO。同步机制引入了 1-2 个时钟周期的延时。
• Bit 4 – ACI: 模拟比较器中断标志
当比较器的输出事件触发了由 ACIS1 及 ACIS0 定义的中断模式时,ACI 置位。如果 ACIE
和 SREG 寄存器的全局中断标志 I 也置位,那么模拟比较器中断服务程序即得以执行,同
时 ACI 被硬件清零。 ACI 也可以通过写 "1” 来清零。
• Bit 3 – ACIE: 模拟比较器中断使能
当 ACIE 位被置 "1” 且状态寄存器中的全局中断标志 I 也被置位时,模拟比较器中断被激
活。否则中断被禁止。
• Bit 2 – ACIC: 模拟比较器输入捕捉使能
ACIC 置位后允许通过模拟比较器来触发 T/C1 的输入捕捉功能。此时比较器的输出被直接
连接到输入捕捉的前端逻辑,从而使得比较器可以利用 T/C1 输入捕捉中断逻辑的噪声抑
制器及触发沿选择功能。 ACIC 为 "0” 时模拟比较器及输入捕捉功能之间没有任何联系。
为了使比较器可以触发 T/C1 的输入捕捉中断,定时器中断屏蔽寄存器 TIMSK1 的 ICIE1
必须置位。
• Bits 1, 0 – ACIS1, ACIS0: 模拟比较器中断模式选择
这两位确定触发模拟比较器中断的事件。 Table 93 给出了不同的设置。
Table 93. ACIS1/ACIS0 设置
中断模式
ACIS1
ACIS0
0
0
比较器输出变化即可触发中断
0
1
保留
1
0
比较器输出的下降沿产生中断
1
1
比较器输出的上升沿产生中断
需要改变 ACIS1/ACIS0 时,必须清零 ACSR 寄存器的中断使能位来禁止模拟比较器中
断。否则有可能在改变这两位时产生中断。
模拟比较器多工输入
220
可以选择 ADC7..0 之中的任意一个来代替模拟比较器的负极输入端。ADC 复用器可用来
完成这个功能。当然,为了使用这个功能首先必须关掉 ADC。如果模拟比较器复用器使
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
能位 (ADCSRB 中的 ACME) 被置位,且 ADC 也已经关掉 (ADCSRA 寄存器的 ADEN 为
0),则可以通过 ADMUX 寄存器的 MUX2..0 来选择替代模拟比较器负极输入的管脚,详见
Table 94。如果 ACME 清零或 ADEN 置位,则模拟比较器的负极输入为 AIN1。
Table 94. 模拟比较器复用输入
模拟比较器负极输入
ACME
ADEN
MUX2..0
0
x
xxx
AIN1
1
1
xxx
AIN1
1
0
000
ADC0
1
0
001
ADC1
1
0
010
ADC2
1
0
011
ADC3
1
0
100
ADC4
1
0
101
ADC5
1
0
110
ADC6
1
0
111
ADC7
221
2490G–AVR–03/04
模数转换器
特点
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
10 位 精度
0.5 LSB 的非线性度
± 2 LSB 的绝对精度
65 - 260 µs 的转换时间
最高分辨率时采样率高达 15 kSPS
8 路复用的单端输入通道
7 路差分输入通道
2 路可选增益为 10x 与 200x 的差分输入通道
可选的左对齐 ADC 读数
0 - VCC 的 ADC 输入电压范围
可选的 2.56V ADC 参考电压
连续转换或单次转换模式
中断源自动触发 ADC 启动
ADC 转换结束中断
基于睡眠模式的噪声抑制器
ATmega64有一个10位的逐次逼近型ADC。ADC与一个8通道的模拟多路复用器连接,能
对来自端口 A 的 8 路单端输入电压进行采样。单端电压输入以 0V (GND) 为基准。
器件还支持 16 路差分电压输入组合。两路差分输入 (ADC1、 ADC0 与 ADC3、 ADC2)
有可编程增益级,在 A/D 转换前给差分输入电压提供 0 dB (1x)、 20 dB (10x) 或 46 dB
(200x) 的放大级。七路差分模拟输入通道共享一个通用负端 (ADC1),而其它任何 ADC 输
入可做为正输入端。如果使用 1x 或 10x 增益,可得到 8 位分辨率。如果使用 200x 增益,
可得到 7 位分辨率。
ADC 包括一个采样保持电路,以确保在转换过程中输入到 ADC 的电压保持恒定。ADC 的
框图如 Figure 108 所示。
ADC 由 AVCC 引脚单独提供电源。 AVCC 与 VCC 之间的偏差不能超过 ± 0.3V。请参考
P229“ADC 噪声抑制器 ” 来了解如何连接这个引脚。
标称值为 2.56V 的基准电压,以及 AVCC,都位于器件之内。基准电压可以通过在 AREF
引脚上加一个电容进行解耦,以更好地抑制噪声。
222
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 108. 模数转换器方框图
ADC CONVERSION
COMPLETE IRQ
INTERRUPT
FLAGS
ADTS[2:0]
0
TRIGGER
SELECT
ADC[9:0]
ADC DATA REGISTER
(ADCH/ADCL)
ADPS0
ADPS1
ADIF
ADPS2
ADATE
ADEN
ADSC
MUX1
15
ADC CTRL. & STATUS
REGISTER (ADCSRA)
MUX0
MUX3
MUX2
MUX4
ADLAR
REFS0
REFS1
ADC MULTIPLEXER
SELECT (ADMUX)
ADIE
ADIF
8-BIT DATA BUS
AVCC
PRESCALER
START
GAIN SELECTION
CHANNEL SELECTION
MUX DECODER
CONVERSION LOGIC
INTERNAL 2.56V
REFERENCE
SAMPLE & HOLD
COMPARATOR
AREF
10-BIT DAC
+
GND
BANDGAP
REFERENCE
ADC7
SINGLE ENDED / DIFFERENTIAL SELECTION
ADC6
ADC5
POS.
INPUT
MUX
ADC MULTIPLEXER
OUTPUT
ADC4
ADC3
+
ADC2
GAIN
AMPLIFIER
ADC1
ADC0
NEG.
INPUT
MUX
操作
ADC 通过逐次逼近的方法将输入的模拟电压转换成一个 10 位的数字量。最小值代表
GND,最大值代表 AREF 引脚上的电压再减去 1 LSB。通过写 ADMUX 寄存器的 REFSn 位
可以把 AVCC 或内部 2.56V 的参考电压连接到 AREF 引脚。在 AREF 上外加电容可以对
片内参考电压进行解耦以提高噪声抑制性能。
模拟输入通道与差分增益可以通过写 ADMUX 寄存器的 MUX 位来选择。任何 ADC 输入
引脚,像 GND 及固定能隙参考电压,都可以作为 ADC 的单端输入。 ADC 输入引脚可选
做差分增益放大器的正或负输入。
如果选择差分通道,提供选择被选输入信号对的增益因子得到电压差分放大级。然后放大
值成为 ADC 的模拟输入。如果使用单端通道,将绕过增益放大器。
通过设置 ADCSRA 寄存器的 ADEN 即可启动 ADC。只有当 ADEN 置位时参考电压及输
入通道选择才生效。 ADEN 清零时 ADC 并不耗电,因此建议在进入节能睡眠模式之前关
闭 ADC。
ADC转换结果为10位,存放于ADC数据寄存器ADCH及ADCL中。默认情况下转换结果为
右对齐,但可通过设置 ADMUX 寄存器的 ADLAR 变为左对齐。
223
2490G–AVR–03/04
如果要求转换结果左对齐,且最高只需 8 位的转换精度,那么只要读取 ADCH 就足够了。
否则要先读 ADCL,再读 ADCH,以保证数据寄存器中的内容是同一次转换的结果。一旦
读出 ADCL, ADC 对数据寄存器的寻址就被阻止了。也就是说,读取 ADCL 之后,即使
在读 ADCH 之前又有一次 ADC 转换结束,数据寄存器的数据也不会更新,从而保证了转
换结果不丢失。 ADCH 被读出后, ADC 即可再次访问 ADCH 及 ADCL 寄存器。
ADC转换结束可以触发中断。即使由于转换发生在读取ADCH与ADCL之间而造成ADC无
法访问数据寄存器,并因此丢失了转换数据,中断仍将触发。
启动一次转换
向 ADC 启动转换位 ADSC 位写 "1” 可以启动单次转换。在转换过程中此位保持为高,直
到转换结束,然后被硬件清零。如果在转换过程中选择了另一个通道,那么 ADC 会在改
变通道前完成这一次转换。
ADC转换有不同的触发源。设置ADCSRA寄存器的ADC自动触发允许位ADATE可以使能
自动触发。设置 ADCSRB 寄存器的 ADC 触发选择位 ADTS 可以选择触发源 ( 见触发源
列表中对 ADTS 的描述 )。当所选的触发信号产生上跳沿时, ADC 预分频器复位并开始
转换。这提供了一个在固定时间间隔下启动转换的方法。转换结束后即使触发信号仍然存
在,也不会启动一次新的转换。如果在转换过程中触发信号中又产生了一个上跳沿,这个
上跳沿将被忽略。即使特定的中断被禁止或全局中断使能位为 0,中断标志仍将置位。这
样可以在不产生中断的情况下触发一次转换。但是为了在下次中断事件发生时触发新的
转换,必须将中断标志清零。
Figure 109. ADC 自动触发逻辑
ADTS[2:0]
PRESCALER
START
ADIF
CLKADC
ADATE
SOURCE 1
.
.
.
.
SOURCE n
CONVERSION
LOGIC
EDGE
DETECTOR
ADSC
使用 ADC 中断标志作为触发源,可以在正在进行的转换结束后即开始下一次 ADC 转换。
之后 ADC 便工作在连续转换模式,持续地进行采样并对 ADC 数据寄存器进行更新。第
一次转换通过向 ADCSRA 寄存器的 ADSC 写 1 来启动。在此模式下,后续的 ADC 转换
不依赖于 ADC 中断标志 ADIF 是否置位。
如果使能了自动触发,置位 ADCSRA 寄存器的 ADSC 将启动单次转换。 ADSC 标志还
可用来检测转换是否在进行之中。不论转换是如何启动的,在转换进行过程中 ADSC 一
直为 1。
224
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
预分频和转换时序
Figure 110. ADC 预分频器
ADEN
START
Reset
7-BIT ADC PRESCALER
CK/128
CK/64
CK/32
CK/16
CK/8
CK/4
CK/2
CK
ADPS0
ADPS1
ADPS2
ADC CLOCK SOURCE
在默认条件下,逐次逼近电路需要一个从 50 kHz 到 200 kHz 的输入时钟以获得最大精度。
如果所需的转换精度低于 10 比特,那么输入时钟频率可以高于 200 kHz,以达到更高的
采样率。
ADC 模块包括一个预分频器,它可以由任何超过 100 kHz 的 CPU 时钟来产生可接受的
ADC 时钟。预分频器通过 ADCSRA 寄存器的 ADPS 进行设置。置位 ADCSRA 寄存器的
ADEN 将使能 ADC,预分频器开始计数。只要 ADEN 为 1,预分频器就持续计数,直到
ADEN 清零。
ADCSRA 寄存器的 ADSC 置位后,单端转换在下一个 ADC 时钟周期的上升沿开始启动。
有关差分转换时序内容,请见 P228“ 差分增益通道 ” 。
正常转换需要 13 个 ADC 时钟周期。为了初始化模拟电路, ADC 使能 (ADCSRA 寄存器
的 ADEN 置位 ) 后的第一次转换需要 25 个 ADC 时钟周期。
在普通的 ADC 转换过程中,采样保持在转换启动之后的 1.5 个 ADC 时钟开始;而第一次
ADC 转换的采样保持则发生在转换启动之后的 13.5 个 ADC 时钟。转换结束后,ADC 结果
被送入 ADC 数据寄存器,且 ADIF 标志置位。ADSC 同时清零 ( 单次转换模式 )。之后软
件可以再次置位 ADSC 标志,从而在 ADC 的第一个上升沿启动一次新的转换。
使用自动触发时,触发事件发生将复位预分频器。这保证了触发事件和转换启动之间的延
时是固定的。在此模式下,采样保持在触发信号上升沿之后的 2 个 ADC 时钟发生。为了
实现同步逻辑需要额外的 3 个 CPU 时钟周期。
使用差分模式,且自动触发源为除 ADC 转换完外时,每次转换要 25 ADC 时钟。这是由
于每次转换后 ADC 必须禁用再重新使能。
在连续转换模式下,当 ADSC 为 1 时,只要转换一结束,下一次转换马上开始。转换时
间请见 Table 95。
225
2490G–AVR–03/04
Figure 111. ADC 时序图, 第一次转换 ( 单次转换模式 )
Next
Conversion
First Conversion
Cycle Number
1
2
12
13
14
16
15
17
18
19
20
21
22
23
24
25
1
2
3
ADC Clock
ADEN
ADSC
ADIF
ADCH
MSB of Result
ADCL
LSB of Result
MUX and REFS
Update
Conversion
Complete
Sample & Hold
MUX and REFS
Update
Figure 112. ADC 时序图,单次转换
One Conversion
Cycle Number
1
2
3
4
5
6
7
8
9
Next Conversion
10
11
12
13
1
2
3
ADC Clock
ADSC
ADIF
ADCH
MSB of Result
ADCL
LSB of Result
Sample & Hold
Conversion
Complete
MUX and REFS
Update
MUX and REFS
Update
Figure 113. ADC 时序图,自动触发转换
One Conversion
Cycle Number
1
2
3
4
5
6
7
8
9
Next Conversion
10
11
12
13
1
2
ADC Clock
Trigger
Source
ADATE
ADIF
ADCH
MSB of Result
ADCL
LSB of Result
Prescaler
Reset
226
Sample &
Hold
Conversion
Complete
Prescaler
Reset
MUX and REFS
Update
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 114. ADC 时序图,连续转换
One Conversion
Cycle Number
11
12
Next Conversion
13
1
2
3
4
ADC Clock
ADSC
ADIF
ADCH
MSB of Result
ADCL
LSB of Result
Conversion
Complete
Sample & Hold
MUX and REFS
Update
227
2490G–AVR–03/04
Table 95. ADC 转换时间
条件
采样 & 保持 ( 启动转换后的时钟周
期数 )
第一次转换
14.5
25
正常转换,单端
1.5
13
2
13.5
1.5/2.5
13/14
自动触发转换
正常转换,差分
差分增益通道
转换时间 ( 周期 )
当使用差分增益通道,需要考虑转换的确定特征。
差分转换与内部时钟 CKADC2 同步等于 ADC 时钟的一半。同步是当 ADC 接口在 CKADC2
边沿出现采样与保持时自动实现的。当 CKADC2 为低时,通过用户启动转换 ( 即,所有的
单次转换与第一次连续转换 ) 将与单端转换使用的时间 ( 接着的预分频后的 13 个 ADC 时
钟周期 )。当 CKADC2 为高时,由于同步机制,将会使用 14 个 ADC 时钟周期。在连续转
换模式时,一次转换结束后立即启动新的转换,而由于 CKADC2 此时为高,所有的自动启
动 ( 即除第一次外 ) 将使用 14 个 ADC 时钟周期。
在所有的增益设置中,当带宽为 4 kHz 时增益级最优。更高的频率可能会造成非线性放
大。当输入信号包含高于增益级带宽的频率时,应在输入前加入低通滤波器。注意,ADC
时钟频率不受增益级带宽限制。比如,不管通道带宽是多少, ADC 时钟周期为 6 µs,允
许通道采样率为 12 kSPS。
如果使用差分增益通道且通过自动触发启动转换,在转换时 ADC 必须关闭。当使用自动
触发时, ADC 预分频器在转换启动前复位。由于在转换前的增益级依靠稳定的 ADC 时
钟,该转换无效。在每次转换 ( 在寄存器 ADCSRA 的 ADEN 位中 写 “0” 接着为 “1”),通
过禁用然后重使能 ADC,只执行扩展转换。扩展转换结果有效。时序图见 P225“ 预分频
和转换时序 ” 。
改变通道或基准源
ADMUX寄存器中的MUXn及REFS1:0通过临时寄存器实现了单缓冲。CPU可对此临时寄
存器进行随机访问。这保证了在转换过程中通道和基准源的切换发生于安全的时刻。在转
换启动之前通道及基准源的选择可随时进行。一旦转换开始就不允许再选择通道和基准
源了,从而保证 ADC 有充足的采样时间。在转换完成 (ADCSRA 寄存器的 ADIF 置位 ) 之
前的最后一个时钟周期,通道和基准源的选择又可以重新开始。转换的开始时刻为 ADSC
置位后的下一个时钟的上升沿。因此,建议用户在置位 ADSC 之后的一个 ADC 时钟周期
里,不要操作 ADMUX 以选择新的通道及基准源。
使用自动触发时,触发事件发生的时间是不确定的。为了控制新设置对转换的影响,在更
新 ADMUX 寄存器时一定要特别小心。
若 ADATE及 ADEN 都置位,则中断事件可以在任意时刻发生。如果在此期间改变 ADMUX
寄存器的内容,那么用户就无法判别下一次转换是基于旧的设置还是最新的设置。在以下
时刻可以安全地对 ADMUX 进行更新:
1. ADATE 或 ADEN 为 0
2. 在转换过程中,但是在触发事件发生后至少一个 ADC 时钟周期
3. 转换结束之后,但是在作为触发源的中断标志清零之前
如果在上面提到的任一种情况下更新 ADMUX,那么新设置将在下一次 ADC 时生效。
当改变差分通道时要特别注意。一旦选定差分通道,增益级要用 125 µs 来稳定该值。因
此在选定新通道后的 125 µs 内不应启动转换。或舍弃该时间段内的转换结果。
当改变 ADC 参考值后 ( 通过改变 ADMUX 寄存器中的 REFS1:0 位 ) 的第一次转换也要遵
守前面的说明。
228
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
若 JTAG 接口使能,PORTF7:4 的 ADC 通道功能被覆盖,参见 Table 42, “ 端口 F 的第二功
能 ,” P 79。
ADC 输入通道
选择模拟通道时请注意以下指导方针:
工作于单次转换模式时,总是在启动转换之前选定通道。在 ADSC 置位后的一个 ADC 时
钟周期就可以选择新的模拟输入通道了。但是最简单的办法是等待转换结束后再改变通
道。
在连续转换模式下,总是在第一次转换开始之前选定通道。在 ADSC 置位后的一个 ADC
时钟周期就可以选择新的模拟输入通道了。但是最简单的办法是等待转换结束后再改变
通道。然而,此时新一次转换已经自动开始了,下一次的转换结果反映的是以前选定的模
拟输入通道。以后的转换才是针对新通道的。
当切换到差分增益通道,由于自动偏移抵消电路需要沉积时间,第一次转换结果准确率很
低。用户最好舍弃第一次转换结果。
ADC 基准电压源
ADC的参考电压源(VREF)反映了ADC的转换范围。若单端通道电平超过了VREF,其结果将
接近 0x3FF。 VREF 可以是 AVCC、内部 2.56V 基准或外接于 AREF 引脚的电压。
AVCC通过一个无源开关与ADC相连。片内的2.56V参考电压由能隙基准源(VBG)通过内部
放大器产生。无论是哪种情况, AREF 都直接与 ADC 相连,通过在 AREF 与地之间外加
电容可以提高参考电压的抗噪性。 VREF 可通过高输入内阻的伏特表在 AREF 引脚测得。
由于 VREF 的阻抗很高,因此只能连接容性负载。
如果将一个固定电源接到 AREF 引脚,那么用户就不能选择其他的基准源了,因为这会导
致片内基准源与外部参考源的短路。如果 AREF 引脚没有联接任何外部参考源,用户可以
选择 AVCC 或 2.56V 作为基准源。参考源改变后的第一次 ADC 转换结果可能不准确,建
议用户不要使用这一次的转换结果。
如果使用差分通道,选择参考电压不应接近如 P321Table 137 中所示的 AVCC。
ADC 噪声抑制器
ADC的噪声抑制器使其可以在睡眠模式下进行转换,从而降低由于CPU及外围I/O设备噪
声引入的影响。噪声抑制器可在 ADC 降噪模式及空闲模式下使用。为了使用这一特性,
应采用如下步骤:
1. 确定 ADC 已经使能,且没有处于转换状态。工作模式应该为单次转换,并且
ADC 转换结束中断使能。
2. 进入 ADC 降噪模式 ( 或空闲模式 )。一旦 CPU 被挂起, ADC 便开始转换。
3. 如果在 ADC转换结束之前没有其他中断产生,那么 ADC中断将唤醒CPU并执
行 ADC 转换结束中断服务程序。如果在 ADC 转换结束之前有其他的中断源
唤醒了 CPU,对应的中断服务程序得到执行。 ADC 转换结束后产生 ADC 转
换结束中断请求。 CPU 将工作到新的休眠指令得到执行。
进入除空闲模式及 ADC 降噪模式之外的其他休眠模式时, ADC 不会自动关闭。在进入
这些休眠模式时,建议将 ADEN 清零以降低功耗。如果 ADC 在该休眠模式下使能,且用
户要完成差分转换,建议关闭 ADC 且在唤醒后促使外部转换得到有效值。
模拟输入电路
单端通道的模拟输入电路见 Figure 115.。不论是否用作 ADC 的输入通道,输入到 ADCn
的模拟信号都受到引脚电容及输入泄露的影响。用作 ADC 的输入通道时,模拟信号源必
须通过一个串联电阻 ( 输入通道的组合电阻 ) 驱动采样保持 (S/H) 电容。
ADC针对那些输出阻抗接近于10 kΩ或更小的模拟信号做了优化。对于这样的信号采样时
间可以忽略不计。若信号具有更高的阻抗,那么采样时间就取决于对 S/H 电容充电的时
间。这个时间可能变化很大。建议用户使用输出阻抗低且变化缓慢的模拟信号,因为这可
以减少对 S/H 电容的电荷传输。
I 如果使用差分增益通道,输入电路有所不同,建议使用几百 kΩ 的源电阻。
229
2490G–AVR–03/04
频率高于奈奎斯特频率 (fADC/2) 的信号源不能用于任何一个通道,这样可以避免不可预知
的信号卷积造成的失真。在把信号输入到 ADC 之前最好使用一个低通滤波器来滤掉高频
信号。
Figure 115. 模拟输入电路
IIH
ADCn
1..100 kΩ
CS/H= 14 pF
IIL
VCC/2
模拟噪声抑制技术
设备内部及外部的数字电路都会产生电磁干扰 (EMI),从而影响模拟测量的精度。如果转
换精度要求较高,那么可以通过以下方法来减少噪声:
1. 模拟通路越短越好。保证模拟信号线位于模拟地之上,并使它们与高速切换
的数字信号线分开。
2. 如 Figure 116 所示, AVCC 应通过一个 LC 网络与数字电压源 VCC 连接。
3. 使用 ADC 噪声抑制器来降低来自 CPU 的干扰噪声。
4. 如果有 ADC 端口被用作数字输出,那么必须保证在转换进行过程中它们不会
有电平的切换。
230
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 116. ADC 电源连接图
VCC
51
52
GND
53
(ADC7) PF7
54
(ADC6) PF6
55
(ADC5) PF5
56
(ADC4) PF4
57
(ADC3) PF3
58
(ADC2) PF2
59
(ADC1) PF1
60
(ADC0) PF0
61
AREF
62
10 µΗ
GND
AVCC
100 nF
Analog Ground Plane
63
64
1
PEN
(AD0) PA0
偏置补偿方案
增益级有固定的偏置补偿电路,尽可能降低差分度量偏差。模拟电路中的残余偏差可直接
由选择的均为差分输入的相同的通道测得。该值可由软件从测量结果中减去。使用这类基
于偏置修正的软件,通道的偏置可降到 1LSB 以下。
ADC 精度定义
一个 n 位的单端 ADC 将 GND 与 VREF 之间的线性电压转换成 2n 个 (LSBs) 不同的数字
量。最小的转换码为 0,最大的转换码为 2n-1。
以下几个参数描述了与理想情况之间的偏差:
•
偏移:第一次转换 (0x000 到 0x001) 与理想转换 (0.5 LSB) 之间的偏差。理想情况: 0
LSB。
231
2490G–AVR–03/04
Figure 117. 偏移误差
Output Code
Ideal ADC
Actual ADC
Offset
Error
•
VREF Input Voltage
增益误差:调整偏差之后,最后一次转换 (0x3FE 到 0x3FF) 与理想情况 ( 最大值以下
1.5 LSB) 之间的偏差即为增益误差。理想值为 0 LSB。
Figure 118. 增益误差
Output Code
Gain
Error
Ideal ADC
Actual ADC
VREF Input Voltage
•
232
整体非线性 (INL):调整偏移及增益误差之后,所有实际转换与理想转换之间的最大
误差即为 INL。理想值:0 LSB。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 119. 整体非线性 (INL)
Output Code
INL
Ideal ADC
Actual ADC
VREF
•
Input Voltage
差分非线性 (DNL):实际码宽 ( 两个邻近转换之间的码间距 ) 与理论码宽 (1 LSB) 之间的
偏差。理论值:0 LSB。
Figure 120. 差分非线性 (DNL)
Output Code
0x3FF
1 LSB
DNL
0x000
0
VREF Input Voltage
•
量化误差:由于输入电压被量化成有限位的数码,某个范围的输入电压 (1 LSB) 被转
换为相同的数码。量化误差总是为 ± 0.5 LSB。
•
绝对精度:所有实际转换 ( 未经调整 ) 与理论转换之间的最大偏差。由偏移、增益误
差、差分误差、非线性及量化误差构成。理想值为 ± 0.5 LSB。
233
2490G–AVR–03/04
ADC 转换结果
转换结束后 (ADIF 为高 ),转换结果被存入 ADC 结果寄存器 (ADCL, ADCH)。
单次转换的结果如下:
V IN ⋅ 1024
ADC = --------------------------V REF
式中,VIN 为被选中引脚的输入电压,VREF 为参考电压 ( 参见 P235Table 97 与 P236Table
98)。 0x000 代表模拟地电平, 0x3FF 代表所选参考电压的数值减去 1LSB。
如果使用差分通道,结果是:
( V POS – V NEG ) ⋅ GAIN ⋅ 512
ADC = ---------------------------------------------------------------------------V REF
式中,VPOS 为输入引脚正电压,VNEG 为输入引脚负电压,GAIN 为选定的增益因子,且
VREF 为参考电压。结果用 2 的补码形式表示,从 0x200 (-512d) 到 0x1FF (+511d)。如果用
户希望对结果执行快速极性检测,它充分读结果的 MSB( ADCH 中 ADC9 )。如果该位为
1,结果为负;该位为 0,结果为正。 Figure 121 给出差分输入域的解码。
Table 96 给出当选定的增益为 GAIN 且参考电压为 VREF 的差分输入对 (ADCn - ADCm) 的
输入码结果。
Figure 121. 差分测量范围
Output Code
0x1FF
0x000
- V REF/GAIN
0x3FF
0
VREF/GAIN
Differential Input
Voltage (Volts)
0x200
234
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 96. 输入电压域输出码的相互关系
读出码
VADCn
相应十进制值
VADCm + VREF/GAIN
0x1FF
511
VADCm + 0.999 VREF/GAIN
0x1FF
511
VADCm + 0.998 VREF/GAIN
0x1FE
510
...
...
...
VADCm + 0.001 VREF/GAIN
0x001
1
VADCm
0x000
0
VADCm - 0.001 VREF/GAIN
0x3FF
-1
...
...
...
VADCm - 0.999 VREF/GAIN
0x201
-511
VADCm - VREF/GAIN
0x200
-512
例:
ADMUX = 0xED (ADC3 - ADC2, 10x 增益, 2.56V 参考电压,左对齐 ) 。
ADC3 上电压为 300 mV, ADC2 电压为 500 mV。
ADCR = 512 * 10 * (300 - 500) / 2560 = -400 = 0x270。
ADCL 将读为 0x00,且 ADCH 读为 0x9C。给 ADLAR 写 0 右对齐:ADCL = 0x70,ADCH
= 0x02。
ADC 多工选择寄存器- ADMUX
Bit
7
6
5
4
3
2
1
0
REFS1
REFS0
ADLAR
MUX4
MUX3
MUX2
MUX1
MUX0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
ADMUX
• Bit 7:6 – REFS1:0: 参考电压选择
如 Table 97 所示,通过这几位可以选择参考电压。如果在转换过程中改变了它们的设置,
只有等到当前转换结束 (ADCSRA 寄存器的 ADIF 置位 ) 之后改变才会起作用。如果在
AREF 引脚上施加了外部参考电压,内部参考电压就不能被选用了。
Table 97. ADC 参考电压选择
参考电压选择
REFS1
REFS0
0
0
AREF,内部 Vref 关闭
0
1
AVCC, AREF 引脚外加滤波电容
1
0
保留
1
1
2.56V 的片内基准电压源, AREF 引脚外加滤波电容
235
2490G–AVR–03/04
•
Bit 5 – ADLAR: ADC 转换结果左对齐
ADLAR影响ADC转换结果在ADC数据寄存器中的存放形式。ADLAR置位时转换结果为左
对齐,否则为右对齐。 ADLAR 的改变将立即影响 ADC 数据寄存器的内容,不论是否有
转换正在进行。关于这一位的完整描述请见 P238“ADC 数据寄存器- ADCL 与 ADCH” 。
• Bits 4:0 – MUX4:0: 模拟通道与增益选择位
通过这几位的设置,可以对连接到 ADC 的模拟输入进行选择。也可对差分通道增益进行
选择。细节见 Table 98。如果在转换过程中改变这几位的值,那么只有到转换结束
(ADCSRA 寄存器的 ADIF 置位 ) 后新的设置才有效。
Table 98. 输入通道与增益选择
MUX4..0
单端输入
00000
ADC0
00001
ADC1
00010
ADC2
00011
ADC3
00100
ADC4
00101
ADC5
00110
ADC6
00111
ADC7
负差分输入
增益
N/A
01000
ADC0
ADC0
10x
01001
ADC1
ADC0
10x
01010
ADC0
ADC0
200x
01011
ADC1
ADC0
200x
01100
ADC2
ADC2
10x
01101
ADC3
ADC2
10x
01110
ADC2
ADC2
200x
01111
ADC3
ADC2
200x
10000
ADC0
ADC1
1x
10001
ADC1
ADC1
1x
ADC2
ADC1
1x
10011
ADC3
ADC1
1x
10100
ADC4
ADC1
1x
10101
ADC5
ADC1
1x
10110
ADC6
ADC1
1x
10111
ADC7
ADC1
1x
11000
ADC0
ADC2
1x
11001
ADC1
ADC2
1x
11010
ADC2
ADC2
1x
11011
ADC3
ADC2
1x
10010
236
正差分输入
N/A
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 98. 输入通道与增益选择
正差分输入
负差分输入
增益
11100
ADC4
ADC2
1x
11101
ADC5
ADC2
1x
MUX4..0
ADC 控制和状态寄存器 A -
ADCSRA
单端输入
11110
1.22V (VBG)
11111
0V (GND)
Bit
N/A
7
6
5
4
3
2
1
0
ADEN
ADSC
ADATE
ADIF
ADIE
ADPS2
ADPS1
ADPS0
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
ADCSRA
• Bit 7 – ADEN: ADC 使能
ADEN置位即启动ADC,否则ADC功能关闭。在转换过程中关闭ADC将立即中止正在进行
的转换。
• Bit 6 – ADSC: ADC 开始转换
在单次转换模式下,ADSC 置位将启动一次 ADC 转换。在连续转换模式下,ADSC 置位
将启动首次转换。第一次转换 ( 在 ADC 启动之后置位 ADSC,或者在使能 ADC 的同时置
位 ADSC) 需要 25 个 ADC 时钟周期,而不是正常情况下的 13 个。第一次转换执行 ADC
初始化的工作。
在转换进行过程中读取 ADSC 的返回值为 "1”,直到转换结束。ADSC 清零不产生任何动
作。
• Bit 5 – ADATE: ADC 自动触发使能
ADATE 置位将启动 ADC 自动触发功能。触发信号的上跳沿启动 ADC 转换。触发信号源通
过 ADCSRB 寄存器的 ADC 触发信号源选择位 ADTS 设置。
• Bit 4 – ADIF: ADC 中断标志
在 ADC 转换结束,且数据寄存器被更新后, ADIF 置位。如果 ADIE 及 SREG 中的全局
中断使能位 I 也置位,ADC 转换结束中断服务程序即得以执行,同时 ADIF 硬件清零。此
外,还可以通过向此标志写 1 来清 ADIF。要注意的是,如果对 ADCSRA 进行读-修改
-写操作,那么待处理的中断会被禁止。这也适用于 SBI 及 CBI 指令。
• Bit 3 – ADIE: ADC 中断使能
若 ADIE 及 SREG 的位 I 置位, ADC 转换结束中断即被使能。
• Bits 2:0 – ADPS2:0: ADC 预分频器选择位
由这几位来确定 XTAL 与 ADC 输入时钟之间的分频因子。
Table 99. ADC 预分频选择
ADPS2
ADPS1
ADPS0
分频因子
0
0
0
2
0
0
1
2
0
1
0
4
237
2490G–AVR–03/04
Table 99. ADC 预分频选择
ADPS2
ADPS1
ADPS0
分频因子
0
1
1
8
1
0
0
16
1
0
1
32
1
1
0
64
1
1
1
128
ADC 数据寄存器- ADCL 与
ADCH
ADLAR = 0
Bit
读/写
初始值
ADLAR = 1
Bit
读/写
初始值
15
14
13
12
11
10
9
8
–
–
–
–
–
–
ADC9
ADC8
ADCH
ADC7
ADC6
ADC5
ADC4
ADC3
ADC2
ADC1
ADC0
ADCL
7
6
5
4
3
2
1
0
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
ADC9
ADC8
ADC7
ADC6
ADC5
ADC4
ADC3
ADC2
ADCH
ADC1
ADC0
–
–
–
–
–
–
ADCL
7
6
5
4
3
2
1
0
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
ADC 转换结束后,转换结果存于这两个寄存器之中。如果采用差分通道,结果由 2 的补码
形式表示。
读取 ADCL 之后,ADC 数据寄存器一直要等到 ADCH 也被读出才可以进行数据更新。因
此,如果转换结果为左对齐,且要求的精度不高于 8 比特,那么仅需读取 ADCH 就足够
了。否则必须先读出 ADCL 再读 ADCH。
ADMUX 寄存器的 ADLAR 及 MUXn 会影响转换结果在数据寄存器中的表示方式。如果
ADLAR 为 1,那么结果为左对齐;反之 ( 系统缺省设置 ),结果为右对齐。
• ADC9:0: ADC 转换结果
ADC 转换的结果,细节见 P234“ADC 转换结果 ” 。
ADC 控制和状态寄存器 B -
ADCSRB
Bit
7
6
5
4
3
2
1
0
–
–
–
–
–
ADTS2
ADTS1
ADTS0
读/写
R
R
R
R
R
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
ADCSRB
• Bits 7:3 – Res: 保留
保留位,读操作返回值始终为 0。
238
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• Bit 2:0 – ADTS2:0: ADC 自动触发源
若 ADCSRA 寄存器的 ADATE 置位,ADTS 的值将确定触发 ADC 转换的触发源;否则,
ADTS 的设置没有意义。被选中的中断标志在其上升沿触发 ADC 转换。从一个中断标志清
零的触发源切换到中断标志置位的触发源会使触发信号产生一个上升沿。如果此时
ADCSRA 寄存器的 ADEN 为 1,ADC 转换即被启动。切换到连续运行模式 (ADTS[2:0]=0)
时,即使 ADC 中断标志已经置位也不会产生触发事件。
Figure 122. ADC 自动触发源选择
触发源
ADTS2
ADTS1
ADTS0
0
0
0
连续转换模式
0
0
1
模拟比较器
0
1
0
外部中断请求 0
0
1
1
定时器 / 计数器 0 比较匹配
1
0
0
定时器 / 计数器 0 溢出
1
0
1
定时器 / 计数器 1 比较匹配 B
1
1
0
定时器 / 计数器 1 溢出
1
1
1
定时器 / 计数器 1 捕捉事件
239
2490G–AVR–03/04
JTAG 接口和片上调试
系统 OCD
特点
• 与 IEEE 1149.1 标准兼容的 JTAG 接口
• 遵从 IEEE 1149.1 (JTAG) 标准的边界扫描功能
• 调试器可以访问:
– 所有的片内外设
– 内部和外部 SRAM
– 寄存器文件
– 程序计数器
– EEPROM 和 Flash 存储器
• 扩展 OCD 支持各种断点,包括
– AVR Break 指令
– 程序流程改变
– 单步
– 单个地址或一个地址范围的程序断点
– 单个地址或一个地址范围的数据断点
• 通过 JTAG 接口对 Flash、 EEPROM、熔丝位和锁定位进行编程
• AVR Studio 支持 OCD
综述
与 IEEE 1149.1 标准兼容的 AVR JTAG 接口可用于:
•
通过 JTAG 边界扫描功能测试 PCB
•
对非易失性存储器、熔丝位和锁定位进行编程
•
片上调试 OCD
下面为 JTAG 接口的简短描述。有关通过 JTAG 接口进行编程、使用边界扫描链的具体说
明请分别参见 P299“ 通过 JTAG 接口进行编程 ” ,以及 P246“IEEE 1149.1 (JTAG) 边界
扫描 ” 。片内调试功能 OCD 以专用的 JTAG 指令实现,只在 ATMEL 内部分发。ATMEL
将有选择地支持第三方 JTAGICE 生产商。
Figure 123为JTAG接口及OCD系统的框图。TAP控制器为受TCK和TMS信号控制的状态
机。 TAP 控制器或者选择 JTAG 指令寄存器,或者选择数据寄存器作为 TDI( 输入 ) 和
TDO( 输出 ) 之间的扫描链 ( 移位寄存器 )。指令寄存器保存了控制数据寄存器行为的 JTAG
指令。
ID 寄存器、旁路 (Bypass) 寄存器和边界扫描链组成了用于板级测试的数据寄存器。JTAG
编程接口 ( 包括几个物理的和虚拟的数据寄存器 ) 用于串行编程。片内扫描链和断点扫描
链只用于 OCD 功能。
测试访问端口- TAP
JTAG 接口有四个引脚。以 JTAG 的术语来说,这些引脚组成了测试访问端口 TAP。这些引
脚是:
•
TMS:测试模式选择。此引脚用来实现 TAP 控制器各个状态之间的切换。
•
TCK:测试时钟。 JTAG 操作是与 TCK 同步的。
•
TDI:测试数据输入 -- 需要移位到指令寄存器或数据寄存器 ( 扫描链 ) 的串行输入数据。
•
TDO:测试数据输出 -- 自指令寄存器或数据寄存器串行移出的数据。
ATmega64 没有实现 IEEE 1149.1 标准指定的可选 TAP 信号 TRST - Test ReSeT。
在 JTAGEN 熔丝位没有被编程的情况下,四个 TAP 引脚为正常的端口引脚, TAP 控制
器处于复位状态。 一旦 JTAGEN 被编程,且 MCUCSR 寄存器的 JTD 清零,TAP 输入信
号即被拉高, JTAG 边界扫描和编程功能使能。此时 TAP 输出 (TDO) 处于悬空状态,
JTAG TAP 控制器不移位数据,因此必须连接一个上拉电阻或有上拉电阻的硬件 ( 如扫描
链中下一个器件的 TDI 输入 )。芯片付运时这个熔丝位被编程。
240
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
对于片上调试系统,除了 JTAG 接口引脚外,调试器还监控 RESET 引脚,以便检测外部
复位源。如果复位引脚是以漏极 ( 集电极 ) 开路的方式驱动的,调试器也可以拉低 RESET
引脚来复位整个系统。
Figure 123. 方框图
I/O PORT 0
DEVICE BOUNDARY
BOUNDARY SCAN CHAIN
TDI
TDO
TCK
TMS
JTAG PROGRAMMING
INTERFACE
TAP
CONTROLLER
AVR CPU
M
U
X
BREAKPOINT
UNIT
BYPASS
REGISTER
INTERNAL
SCAN
CHAIN
PC
Instruction
FLOW CONTROL
UNIT
DIGITAL
PERIPHERAL
UNITS
BREAKPOINT
SCAN CHAIN
ADDRESS
DECODER
JTAG / AVR CORE
COMMUNICATION
INTERFACE
OCD STATUS
AND CONTROL
ANALOG
PERIPHERIAL
UNITS
Analog inputs
ID
REGISTER
Address
Data
Control & Clock lines
INSTRUCTION
REGISTER
FLASH
MEMORY
I/O PORT n
241
2490G–AVR–03/04
Figure 124. TAP 控制器状态图
1
Test-Logic-Reset
0
0
Run-Test/Idle
1
Select-DR Scan
1
Select-IR Scan
0
0
1
1
Capture-DR
Capture-IR
0
0
Shift-DR
Shift-IR
0
1
Exit1-DR
0
Pause-DR
0
0
Pause-IR
1
1
0
Exit2-DR
Exit2-IR
1
1
Update-DR
TAP 控制器
1
Exit1-IR
0
1
0
1
1
0
1
Update-IR
0
1
0
TAP 控制器是具有 16 个状态的有限状态机,它控制着边界扫描电路、JTAG 编程电路,即
片上调试系统。 Figure 124 中描述的状态转换取决于 TCK 上升沿时的 TMS( 显示于靠近
状态转换的地方 ) 信号。 上电复位后的初始状态是 Test-Logic-Reset:测试逻辑复位。
对于所有的移位寄存器, LSB 是第一个进行移出和移入的比特位。
假设当前状态为 Run-Test/Idle( 运行 - 测试 / 空闲 ),典型的 JTAG 接口使用过程可以描述
如下:
在 TCK 的上升沿通过 TMS 引脚顺序输入 1, 1, 0, 0,从而进入移位指令寄存器 – Shift-IR
状态。 然后在 TCK 的上升沿通过 TDI 输入的 4 比特的 JTAG 指令到 JTAG 指令寄存器。
在输入 3 个 LSB 的过程中, TMS 必须保持低电平以保持 Shift-IR 状态。 指令的 MSB 位
则是在拉高 TMS 离开 Shift-IR 状态的时候移入 JTAG 指令寄存器。该指令从 TDI 引脚移
入时,捕获的 IR 状态 0x01 则通过 TDO 引脚串行移出。 JTAG 指令选择一个特定的数据
寄存器作为 TDI 引脚到 TDO 引脚的通路,并且控制所选数据寄存器的外围电路。
242
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
•
对 TMS引脚输入序列 1, 1, 0以再次进入Run-Test/Idle状态。指令在Update-IR状态通
过移位寄存器锁存到并行输出。 Exit-IR, Pause-IR, 和 Exit2-IR 状态只用来操纵状态
机。
•
在 TCK 的上升沿对 TMS 施加信号 1, 0, 0 以进入移位数据寄存器 – Shift-DR 状态。在
此状态下, TDI 输入数据在 TCK 的上升沿加载到被选定的数据寄存器 ( 通过 JTAG
指令寄存器的 JTAG 指令选定 )。为了保持 Shift-DR 状态, TMS 输 入必须在除
MSB 以外的所有比特输入过程中保持为低电平。在 TMS 设置成高电平以离开 Shift-IR
状态时,输入数据的 MSB 进入数据寄存器。当数据从 TDI 引脚移入数据寄存器时,
在 Capture-DR 状态下捕获的、以并行方式输入到数据寄存器的数据从 TDO 引脚移
出。
•
对 TMS 引脚输入序列 1, 1, 0 以再次进入 Run-Test/Idle 状态。如果所选的数据寄存器
有被锁存的并行输出,那么锁存动作发生于 Update-DR 状态。 Exit-IR, Pause-IR,
和 Exit2-IR 状态用来操纵状态机。
如状态表所示,在选择 JTAG 指令和使用数据寄存器之间不必进入 Run-Test/Idle 状态。
一些 JTAG 指令可以在 Run-Test/Idle 状态选择一定的功能并运行。当然此时的状态就不
适合称作空闲状态了。
Note:
TMS 保持五个 TCK 时钟周期的高电平可以使 TAP 控制器进入 Test-Logic-Reset 状态。此操
作与 TAP 控制器的初始状态无关。
JTAG 规范的详细说明清参见 P245“ 参考文献 ” 。
使用边界扫描链
边界扫描特性的完整描述在 P246“IEEE 1149.1 (JTAG) 边界扫描 ” 。
使用片上调试系统
如 Figure 123 所示,支持片上调试的硬件主要由以下几部分组成:
•
AVR CPU 和内部外围单元接口上的扫描链
•
断点单元
•
CPU 和 JTAG 系统之间的通信接口
实现调试器的所有读操作和修改 / 写操作都要通过内部 AVR CPU 扫描链运行 AVR 指令
得以实现。CPU 再将结果送入 I/O 存储器。此存储器是 CPU 和 JTAG 系统间通信接口的
一部分。
断点单元可以实现程序流程改变断点、单步断点、两个程序存储器断点以及两个混合断
点。将它们组合在一起可以得到如下的配置:
•
四个程序存储器断点
•
三个程序存储器断点加上一个数据存储器断点
•
两个程序存储器断点加上两个数据存储器断点
•
两个程序存储器断点加上一个可以屏蔽的程序存储器断点 ( 区间断点 )
•
两个程序存储器断点加上一个可以屏蔽的数据存储器断点 ( 区间断点 )
然而,像 AVR Studio 这样的调试器为了其内部目的,可能要使用一个或更多的资源。这
样就减少了使最终用户的自由度。
片上调试的专有 JTAG 指令在 P244“OCD 指定的 JTAG 指令 ” 给出。
必须对 JTAGEN 熔丝位进行编程才能使能 JTAG 测试访问端口。此外还必须编程熔丝位
OCDEN,并保持所有的锁定位处于非锁定状态,才能真正使片上调试系统工作。作为片
上调试系统的安全特性,在设置了任一个锁定位时片上调试系统被禁止。否则,片上调试
系统就会给安全器件留下后门。
Atmel的AVR JTAG ICE是使用IEEE 1149.1协议,兼容 JTAG接口的针对全系列AVR8位
微控制器的片上调试开发工具。 JTAG ICE 与 AVR Studio 用户接口向用户提供完整的微
243
2490G–AVR–03/04
控制器内部资源控制权,简化调试以缩短调试时间。JTAG ICE 在目标系统中运行时实现
实时仿真。
AVR Studio 可以运行于 Microsoft Windows® 95/98/2000 以及 Microsoft WindowsNT®。
AVR Studio 的完整说明请参考 AVR Studio User Guide。
AVR Studio包含了所有必须的运行命令,不论是源代码级还是汇编级。用户可以运行诸如
单步、跟踪进入、运行到光标处、停止、复位等各种与其他调试器完全相同的操作。此
外,用户还可以通过 BREAK 指令设置无限多个程序断点,以及设置两个数据存储器断
点,或组成一个屏蔽 ( 范围 ) 断点。
OCD 指定的 JTAG 指令
支持片上调试的 JTAG 指令在规范中并没有指定,是 ATMEL 的单独实现,仅在 ATMEL
内部和选定的第三方分发。 指令操作码如下:
PRIVATE0; 0x8
访问片上调试系统的非规范 JTAG 指令。
PRIVATE1; 0x9
访问片上调试系统的非规范 JTAG 指令。
PRIVATE2; 0xA
访问片上调试系统的非规范 JTAG 指令。
PRIVATE3; 0xB
访问片上调试系统的非规范 JTAG 指令。
244
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
I/O 存储器里与片上调试相
关的寄存器
片上调试寄存器- OCDR
Bit
7
6
5
4
3
2
1
MSB/IDRD
0
LSB
读/写
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
OCDR
OCDR 寄存器为运行于微控制器的程序和调试器提供了一个通信信道。 CPU 可以通对该
字节进行写操作将一个字节传输到调试器。与此同时, I/O 调试寄存器脏位 – IDRD – 被
置位,以此来告知调试器寄存器已经被进行了写操作。CPU 读取 OCDR 寄存器时,7 个
LSB 来自于 OCDR 寄存器,而 MSB 是 IDRD 位。调试器读完信息后清除 IDRD 位。
在一些 AVR 器件中,这个寄存器与标准 I/O 存储单元共享。此时,只有在熔丝位 OCDEN
被编程,并且调试器访问 OCDR 寄存器功能被使能, MCU 访问的才是 OCDR 寄存器。
在其他情况下, MCU 访问的则是标准的 I/O 存储单元。
关于如何使用这个寄存器的信息请参见调试器文档。
利用 JTAG 的可编程能力
通过 JTAG 对 AVR 器件进行编程仅需要使用 JTAG 端口的四个引脚—TCK, TMS, TDI 和
TDO(除了电源引脚)。编程不需要额外的12V电压。使能JTAG测试访问端口需要首先编程
JTAGEN 熔丝位,同时保证 MCUCR 寄存器的 JTD 被清零。
JTAG 编程支持:
•
Flash 编程和校验
•
EEPROM 编程和校验
•
熔丝位编程和校验
•
锁定位编程和校验
锁定位的安全性和并行编程模式的完全一样。如果锁定位 LB1 或 LB2 被编程,则 OCDEN
熔丝位不能被编程,除非首先进行芯片擦除。这个安全特性确保在读取加密的器件时没有
后门。
通过JTAG接口编程和专用JTAG编程指令的详细内容在P299“通过JTAG接口进行编程” 。
参考文献
更多关于边界扫描的知识可以参考下面的文献:
•
IEEE: IEEE Std 1149.1 - 1990. IEEE Standard Test Access Port and Boundary-scan
Architecture, IEEE, 1993.
•
Colin Maunder: The Board Designers Guide to Testable Logic Circuits, Addison –
Wesley, 1992.
245
2490G–AVR–03/04
IEEE 1149.1 (JTAG)
边界扫描
特点
•
•
•
•
•
系统概述
边界扫描链可以驱动和观察数字 I/O 引脚的逻辑电平,以及具有片外连接的模拟电路的数
字逻辑和模拟逻辑的边界。在系统一级,所有具有 JTAG 功能的 IC 都通过 TDI/TDO 信号
串行连接,以形成一个长的移位寄存器。外部控制器设置这些器件去驱动输出引脚,并观
察从其他芯片接收到的输入值。控制器对接收到的数据和期望值进行比较。通过这种方
式,边界扫描只使用四个 TAP 信号就实现了印刷电路板上元器件的互连及完整性测试。
JTAG 接口 ( 与 IEEE std. 1149.1 兼容标准 )
根据 JTAG 标准实现的边界扫描功能
可以对所有端口功能以及具有片外连接的模拟电路进行完整的扫描
支持可选的 IDCODE 指令
用于复位 AVR 的 AVR_RESET 指令
四个 IEEE 1149.1 定义的必须实现的 JTAG 指令 IDCODE, BYPASS, SAMPLE/PRELOAD 和 EXTEST,以及只有 AVR 拥有的 JTAG 指令 AVR_RESET,可以用来测试印刷电
路板。 由于 IDCODE 是 JTAG 的默认指令,数据寄存器通路的初始扫描将会显示该芯片
的 ID。在测试模式期间可能希望 AVR 处于复位状态。如果没有复位,该器件的输入将由
扫描操作决定。退出测试模式时,内部软件可能处于不确定状态。进入复位时,任何端口
引脚的输出将会立刻进入高阻态,从而实现了 HIGHZ 指令的冗余。 必要的话,可以发出
旁路指令 BYPASS,使芯片的扫描链尽可能的短。通过拉低 RESET 引脚或通过对复位数
据寄存器的适当设置发出 AVR_RESET 指令可以将芯片设置成复位状态。
EXTEST 指令用来抽样引脚信号以及对输出引脚加载数据。一旦 EXTEST 被加载到 JTAG
IR 寄存器,来自输出贮存器的数据就会被输出到这些引脚上。因此必须使用 SAMPLE/PRELOAD 指令来设置扫描环路的初始值以避免首次使用 EXTEST 指令时破坏电路
板。 SAMPLE/PRELOAD 还用来在芯片正常工作时提取外部引脚信号的快照。
必须编程 TAGEN 熔丝位并清零 I/O 寄存器 MCUCR 的 JTD 位,从而使能 JTAG 测试访
问端口。
使用 JTAG 接口进行边界扫描时, JTAG TCK 时钟频率不可以高于芯片内部频率。但是
并不要求芯片时钟出于工作状态。
数据寄存器
与边界扫描操作相关的数据寄存器是:
•
旁路 (Bypass) 寄存器
•
器件识别寄存器
•
复位寄存器
•
边界扫描链
旁路寄存器
旁路寄存器由移位寄存器组成。当旁路寄存器被选择作为 TDI 和 TDO 之间的通路时,离
开 Capture-DR 控制器状态将使其复位为 0。测试其他器件时,旁路寄存器可以用来缩短
系统的扫描链。
器件识别寄存器
Figure 125 给出了器件识别寄存器的结构。
Figure 125. 器件识别寄存器的格式
LSB
MSB
Bit
Device ID
31
28
版本
4 bits
246
27
12
11
1
制造商 ID
部件号
16 bits
0
1
11 bits
1-bit
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
版本
版本号是一个四位的数字,用来鉴别芯片的修订版本。相关版本号见 Table 100。
Table 100. JTAG 版本号
版本
JTAG 版本号 (Hex)
ATmega64 修订版 A
芯片信号
0x0
芯片型号是用来识别器件的 16 位代码。Table 101 列出了 ATmega64 的 JTAG 器件型号。
Table 101. AVR JTAG 芯片型号
芯片型号
ATmega64
制造商 ID
JTAG 芯片型号 (Hex)
0x9502
制造商 ID 是用来区别厂商的 11 位代码。Table 102 位代码。Table 102 中列出了 ATMEL
的 JTAG 制造商 ID。
Table 102. 制造商 ID
制造商
Atmel
JTAG 制造商 ID (Hex)
0x01F
247
2490G–AVR–03/04
复位寄存器
复位寄存器是用来复位芯片的测试数据寄存器。由于复位时 AVR 端口引脚为三态,复位
寄存器还可以代替未实现的可选 JTAG 指令 HIGHZ 的功能。
复位寄存器不为零时相当于将外部复位引脚拉低。根据熔丝位对于时钟选择的设置,释放
复位寄存器后器件会保持复位状态一个复位溢出时间 ( 参见 P35“ 时钟源 ” )。 这个数据寄
存器的输出没有锁存,所以复位可以立刻发生,如 Figure 126 所示。
Figure 126. 复位寄存器
To
TDO
From Other Internal and
External Reset Sources
From
TDI
D
Q
Internal Reset
ClockDR · AVR_RESET
边界扫描链
边界扫描链可以驱动和获知数字 I/O 引脚的逻辑电平,以及具有片外连接的模拟电路的数
字逻辑和模拟逻辑的边界。
完整地描述参见 P250“ 边界扫描链 ” 。
用于边界扫描的 JTAG 指
令
指令寄存器为 4 比特,支持多达 16 条指令。下面列出的是与边界扫描操作相关的 JTAG
指令。 AVR 没有实现可选的 HIGHZ 指令,但是 AVR_RESET 指令可以使所有端口引脚
成为高阻态。
对于所有的移位寄存器,数据的 LSB 首先被移入或移出。
每条指令的 OPCODE 都以 hex 格式显示在指令名称的下面。文本则描述了哪个数据寄存
器被选作每条指令的 TDI 和 TDO 之间的路径。
EXTEST; 0x0
EXTEST 是必须实现的 JTAG 指令,用来选择边界扫描链作为数据寄存器,为 AVR 外部的
测试电路提供数据。通过扫描链可以实现端口引脚的禁止上拉电阻、输出控制、输出数据
及输入数据功能。对于具有片外连接的模拟电路来说,模拟与数字逻辑之间的接口也位于
扫描链之中。一旦 JTAG IR 寄存器通过 EXTEST 指令被加载,边界扫描链锁存输出的内
容立即被驱动到输出引脚。
工作状态有:
IDCODE; 0x1
•
Capture-DR:取样外部引脚的数据并输入扫描链
•
Shift-DR: 通过 TCK 移位内部扫描链
•
Update-DR:来自扫描链的数据应用到输出引脚上
IDCODE是可选的JTAG指令,用来选择32位ID寄存器作为数据寄存器。ID寄存器由版本
号、芯片型号备号和由 JEDEC 确定的制造商号组成。 IDCODE 是上电后的默认指令。
工作状态有:
248
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
SAMPLE_PRELOAD; 0x2
•
Capture-DR:获取 IDCODE 寄存器的数据并输入到边界扫描链
•
Shift-DR:通过 TCK 移位 IDCODE 扫描链
SAMPLE_PRELOAD是必须实现的JTAG指令,用来在不影响系统工作的前提下,预加载
输出锁存以及为输入 / 输出引脚获取快照。但是输出锁存并没有连接到引脚上。边界扫描
链被选作数据寄存器。
工作状态有:
AVR_RESET; 0xC
•
Capture-DR:取样外部引脚的数据并输入扫描链
•
Shift-DR: 通过 TCK 移位内部扫描链
•
Update-DR:扫描链的数据应用到输出锁存。但是输出锁存并没有连接到引脚上
AVR_RESET是AVR特有JTAG指令,用来强制AVR芯片进入复位模式或释放JTAG复位
源。 TAP 控制器不会被这条指令复位。这个只有一个比特有效数据的字节被选作数据寄
存器。只要复位链为中逻辑 1,复位即被激活。该扫描链的输出不被锁存。
工作状态有:
•
BYPASS; 0xF
Shift-DR: 通过 TCK 移位复位寄存器
BYPASS 是必须实现的 JTAG 指令,用来选择旁路寄存器作为数据寄存器。
工作状态有:
•
Capture-DR:在旁路寄存器中载入逻辑 0
•
Shift-DR:TDI 和 TDO 之间的旁路寄存器单元被移位
249
2490G–AVR–03/04
I/O 存储器中与边界扫描相
关的寄存器
MCU 控制与状态寄存器-
MCUCSR
MCU 控制与状态寄存器包含控制通用 MCU 功能的控制位。还提供 MCU 复位的复位源信
息。
Bit
7
6
5
4
3
2
1
0
JTD
–
–
JTRF
WDRF
BORF
EXTRF
PORF
读/写
R/W
R
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
MCUCSR
See Bit Description
• Bit 7 – JTD: 禁用 JTAG 接口
此位为 0 时,如果 JTAGEN 熔丝位被编程则 JTAG 接口使能。如果这位为 1, JTAG 接
口禁用。为了避免无意的禁用或使能 JTAG 接口,必须通过一个时间序列来改变 JTD 位。
应用软件必须在四个时钟周期内将期望的数值两次写入 JTD。
如果 JTAG 接口没有与其他 JTAG 电路连接, JTD 应该置位。这样做的原因是为了避免
JTAG 接口 TDO 引脚的静态电流。
• Bit 4 – JTRF: JTAG 复位标志位
通过 JTAG 指令 AVR_RESET 为 JTAG 复位寄存器置 1 可以复位芯片。芯片复位后 JTRF
置位。上电复位或写入逻辑 0 将清零 JTRF。
边界扫描链
边界扫描链可以驱动和获知数字 I/O 引脚的逻辑电平,以及具有片外连接的模拟电路的数
字逻辑和模拟逻辑的边界。
扫描数字端口引脚
Figure 127 显示了具有上拉功能的双向引脚的边界扫描单元。该单元包括一个服务于上
拉使能 – PUExn – 功能的标准边界扫描单元,和一个将三个信号:输出控制 – OCxn、输
出数据 – ODxn 和输入数据 – IDxn 组合为一个两位移位寄存器的双向引脚单元构成。在
下面的叙述中不使用端口和引脚索引。
数据手册的插图没有给出边界扫描逻辑。Figure 128 给出了一个如 P62“I/O 端口 ” 所述的
简单数字端口引脚。 Figure 127 的虚线框包含了 Figure 128 的边界扫描细节。
当端口没有第二功能时,输入数据 – ID – 对应于 PINxn 寄存器的值 ( 但 ID 没有同步器 ),
输出数据对应于端口寄存器 PORT,输出控制对应于数据方向 – DD 寄存器,上拉使能 –
PUExn – 对应于逻辑表达式 PUD · DDxn · PORTxn。
端口第二功能在 Figure 128 中连接到虚线框之外,这样可以使扫描链读到实际的引脚值。
对于模拟功能,外部引脚和模拟电路有直接连接,扫描链可以嵌入到数字逻辑和模拟电路
之间的接口上。
250
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 127. 具有上拉功能双向端口引脚的边界扫描
Pullup Enable (PUE)
ShiftDR
To Next Cell
EXTEST
Vcc
0
FF2
LD2
1
0
D
Q
D
Q
1
Output Control (OC)
G
FF1
LD1
0
D
Q
D
Q
0
1
1
FF0
0
1
LD0
0
D
Q
D
1
Q
0
1
Port Pin (PXn)
Output Data (OD)
G
Input Data (ID)
G
From Last Cell
ClockDR
UpdateDR
251
2490G–AVR–03/04
Figure 128. 通用端口引脚原理图
See Boundary-scan Description
for Details!
PUExn
PUD
Q
D
DDxn
Q CLR
RESET
OCxn
WDx
Q
Pxn
ODxn
D
PORTxn
Q CLR
WPx
IDxn
DATA BUS
RDx
RESET
RRx
SLEEP
SYNCHRONIZER
D
Q
L
Q
D
RPx
Q
PINxn
Q
CLK I/O
PUD:
PUExn:
OCxn:
ODxn:
IDxn:
SLEEP:
边界扫描和 TWI
WDx:
RDx:
WPx:
RRx:
RPx:
CLK I/O :
WRITE DDRx
READ DDRx
WRITE PORTx
READ PORTx REGISTER
READ PORTx PIN
I/O CLOCK
两线接口引脚 SCL 和 SDA 在扫描链里有一个额外的控制信号:两线接口使能 – TWIEN。
如 Figure 129 所示,TWIEN 信号可以使能与普通数字端口并行的、具有斜率控制功能的
三态缓冲器,并与 Figure 133 给出的普通扫描链单元相连。
Notes:
252
PULLUP DISABLE
PULLUP ENABLE for pin Pxn
OUTPUT CONTROL for pin Pxn
OUTPUT DATA to pin Pxn
INPUT DATA from pin Pxn
SLEEP CONTROL
1. 芯片没有为输入引脚的 50ns 尖峰滤波器提供扫描链。数字端口的扫描支持已经足够用
于连接性测试了。在扫描链路里加入 TWIEN 信号的唯一原因是在进行边界扫描时可以
关闭斜率控制缓冲器。
2. 不要同时使能 OC 和 TWIEN,否则会引起驱动冲突。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 129. 为两线接口添加的额外扫描信号
PUExn
OCxn
ODxn
Pxn
TWIEN
SRC
Slew-rate limited
IDxn
扫描 RESET 引脚
RESET引脚接受5V电平的低有效逻辑电平以实现标准的复位操作;以及12V的高有效电
平以实现高电压并行编程。Figure 130 所示的只能观测的扫描单元既适用于 5V 复位信号
RSTT,也适用于 12V 的复位信号 RSTHV。
To
Next
Cell
ShiftDR
FF1
0
D
To System Logic
From System Pin
Figure 130. 只能观测的单元
Q
1
From
Previous
Cell
ClockDR
253
2490G–AVR–03/04
扫描时钟引脚
AVR 器件可以通过熔丝位选择多种时钟选项,如片内 RC 振荡器、外部 RC 振荡器、外部时
钟、 ( 高频 ) 晶体振荡器、低频晶体振荡器,以及陶瓷振荡器。
Figure 131 说明扫描链是如何支持每一种振荡器的。使能信号为普通的边界扫描单元,而
振荡器 / 时钟的输出则连接到只可观测的单元。实时时钟振荡器的扫描方式与主时钟的一
样。片内 RC 振荡器的输出是不能扫描的,因为这个振荡器没有外部连接。
Figure 131. 振荡器和时钟的边界扫描单元
To
Next
Cell
From Digital Logic
ShiftDR
XTAL2/TOSC2
Oscillator
EXTEST
To
Next
Cell
ShiftDR
0
ENABLE
OUTPUT
1
FF1
0
D
Q
D
Q
0
1
D
G
From
Previous
Cell
ClockDR
To System Logic
XTAL1/TOSC1
Q
1
UpdateDR
From
Previous
Cell
ClockDR
Table 103简单总结了外部时钟引脚XTAL1、与XTAL1/XTAL2连接的振荡器,以及32 kHz
时钟振荡器的扫描寄存器。
Table 103. 振荡器的扫描信号 (1)(2)(3)
使能信号
扫描的时钟
时钟选项
EXTCLKEN
EXTCLK (XTAL1)
外部时钟
0
OSCON
OSCCK
外部晶体
外部陶瓷振荡器
0
RCOSCEN
RCCK
外部 RC
0
OSC32EN
OSC32CK
外部低频晶体振荡器
1
TOSKON
TOSCK
32 kHz 时钟振荡器
0
Notes:
扫描模拟比较器
未使用时扫描的时钟
1. 不要同时使能多于一个的时钟源作为主时钟。
2. 扫描振荡器输出可能得到不可预期的结果。这是因为振荡器和 JTAG TCK 时钟之间有
频率漂移。扫描外部时钟更可行。
3. 时钟配置通过熔丝位进行。由于运行时不能改变熔丝位,因此对于一个应用可以认为
时钟配置是固定的。建议用户在扫描时钟时使用与最终系统一样的选项。由于在睡眠
模式下系统有可能禁止时钟,扫描链也支持时钟使能信号,从而将振荡器引脚从扫描
链中断开。扫描链不支持熔丝位 INTCAP。所以边界扫描链无法使要求内部电容的
XTAL 振荡器运行,除非此熔丝位已经得到正确编程。
与边界扫描相关的比较器信号示于 Figure 132。 。 Figure 133 给出的边界扫描单元与这
些信号相连接。信号在 Table 104 中说明。
对于纯粹的连接性测试可以避开比较器,因为所有的模拟输入与数字输入共享端口引脚。
254
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 132. 模拟比较器
BANDGAP
REFERENCE
ACBG
ACO
AC_IDLE
ACME
ADCEN
ADC MULTIPLEXER
OUTPUT
To
Next
Cell
ShiftDR
EXTEST
0
1
0
D
Q
D
1
Q
To Analog Circuitry/
To Digital Logic
From Digital Logic/
From Analog Ciruitry
Figure 133. 适用于比较器和 ADC 的通用边界扫描单元
G
From
Previous
Cell
ClockDR
UpdateDR
255
2490G–AVR–03/04
Table 104. 模拟比较器的边界扫描单元
256
信号名称
从比较器一侧
看的方向
不使用时推荐的
输入
使用推荐的输入时的
输出数值
AC_IDLE
输入
为 '1’ 时关闭模拟
比较器
1
依赖于正在执行的 µC
代码
ACO
输出
模拟比较器的输
出
将成为正在执行
的 µC 代码的输
入
0
ACME
输入
为 '1’ 时使用来自
ADC 多路器的输
出
0
依赖于正在执行的 µC
代码
ACBG
输入
使能能隙基准源
0
依赖于正在执行的 µC
代码
说明
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
扫描 ADC
Figure 134给出了具有所有相关的控制和观测信号的ADC原理图。Figure 130所示的边界
扫描单元与这些信号相连。对于纯粹的连接性测试可以避开 ADC,因为所有的模拟输入
与数字输入共享端口引脚。
Figure 134. 模数转换器
VCCREN
AREF
IREFEN
2.56V
Ref
TO COMPARATOR
PASSEN
MUXEN_7
ADC_7
MUXEN_6
ADC_6
MUXEN_5
ADC_5
MUXEN_4
ADC_4
1.22V
Ref
EXTCH
MUXEN_3
ADC_3
MUXEN_2
ADC_2
MUXEN_1
ADC_1
MUXEN_0
ADC_0
NEGSEL_2
NEGSEL_1
NEGSEL_0
ADCBGEN
SCTEST
PRECH
AREF
AREF
DACOUT
DAC_9..0
10-bit DAC
G10
G20
ADCEN
+
-
COMP
ACTEN
+
+
20x
10x
-
ADC_2
GNDEN
ADC_1
ADC_0
HOLD
-
ST
ACLK
AMPEN
信号在 Table 105 有简短描述。
257
2490G–AVR–03/04
Table 105. ADC(1) 的边界扫描信号
258
信号名称
从 ADC
一侧看的
方向
说明
COMP
输出
比较器输出
0
0
ACLK
输入
以开关电容滤波器
方式实现的增益的
时钟信号
0
0
ACTEN
输入
使能从增益到比较
器的通路
0
0
ADCBGEN
输入
使能能隙基准源连
接到比较器的负输
入端
0
0
ADCEN
输入
ADC 的上电信号
0
0
AMPEN
输入
增益的的上电信号
0
0
DAC_9
输入
DAC 数字数值的第 9
位
1
1
DAC_8
输入
DAC 数字数值的第 8
位
0
0
DAC_7
输入
DAC 数字数值的第 7
位
0
0
DAC_6
输入
DAC 数字数值的第 6
位
0
0
DAC_5
输入
DAC 数字数值的第 5
位
0
0
DAC_4
输入
DAC 数字数值的第 4
位
0
0
DAC_3
输入
DAC 数字数值的第 3
位
0
0
DAC_2
输入
DAC 数字数值的第 2
位
0
0
DAC_1
输入
DAC 数字数值的第 1
位
0
0
DAC_0
输入
DAC 数字数值的第 0
位
0
0
EXTCH
输入
将 ADC 的 0 - 3 通
道连接到旁路通道
1
1
G10
输入
使能 10x 增益
0
0
G20
输入
使能 20x 增益
0
0
GNDEN
输入
为 '1’ 时将比较器的
负输入端连接到地
0
0
不使用时推荐的
输入
当推荐的输入正在使
用,且 CPU 没有使用
ADC 时的输出数值
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 105. ADC(1) 的边界扫描信号 (Continued)
信号名称
从 ADC
一侧看的
方向
HOLD
输入
采样 & 保持信号。
为 '0’ 时采样模拟信
号,为 ’1’ 时保持信
号。如果使能增益,
在 ACLK 为高时这
个信号必须有效
1
1
IREFEN
输入
使能能隙基准源作
为 DAC 的 AREF 信
号
0
0
MUXEN_7
输入
输入多路器的位 7
0
0
MUXEN_6
输入
输入多路器的位 6
0
0
MUXEN_5
输入
输入多路器的位 5
0
0
MUXEN_4
输入
输入多路器的位 4
0
0
MUXEN_3
输入
输入多路器的位 3
0
0
MUXEN_2
输入
输入多路器的位 2
0
0
MUXEN_1
输入
输入多路器的位 1
0
0
MUXEN_0
输入
输入多路器的位 0
1
1
NEGSEL_2
输入
差分信号负输入端
的输入多路器的位 2
0
0
NEGSEL_1
输入
差分信号负输入端
的输入多路器的位 1
0
0
NEGSEL_0
输入
差分信号负输入端
的输入多路器的位 0
0
0
PASSEN
输入
使能增益的传输门
1
1
PRECH
输入
比较器输出锁存器
预充电 ( 低有效 )
1
1
SCTEST
输入
开关电容 TEST 使
能。 10x 增益输出
发送到 ADC_4 引脚
0
0
ST
输入
如果此信号在
AMPEN 变高之后的
头两个 ACLK 周期
里为高,增益的输
出将以更快的速度
稳定下来
0
0
VCCREN
输入
选择 Vcc 为 ADC 的
基准源
0
0
Note:
说明
不使用时推荐的
输入
当推荐的输入正在使
用,且 CPU 没有使用
ADC 时的输出数值
1. 若不正确地设置 Figure 134 中的选项将造成信号冲突,并有可能毁坏器件。Figure 134
中输出比较器负输入端的 S&H 电路的输出有多种选择。要保证在 ADC 引脚、能隙基
准源和地三者之一选择一个。
若在扫描过程中没有使用 ADC,则推荐使用 Table 105 给出的输入值。不推荐用户在扫
描过程中使用差分增益。基于开关电容的增益需要快速的操作和精确的定时,这在使用扫
描链时是很难保证的。详细的关于差分增益级操作没有给出。
259
2490G–AVR–03/04
AVR ADC 的模拟电路示于 Figure 134,是以数字逻辑实现的逐次逼近算法。使用边界扫
描的问题是保证施加的模拟电压在某些限制下得以测量。这可以方便地通过不运行逐次
逼近算法来实现 : 在数字 DAC[9:0] 上施加下限值,确保比较器的输出为低;然后在数字
DAC[9:0] 上施加上限值,确保比较器的输出为高。
对于纯粹的连接性测试可以避开 ADC,因为所有的模拟输入与数字输入共享端口引脚。
使用 ADC 时请记住:
•
使用 ADC 时必须将引脚配置为输入,而且要禁止上拉电阻,以防止信号冲突。
•
在正常模式下,使能ADC时将启动一次"哑“模数转换(包括10次比较)。建议用户在使
能 ADC 后等待至少 200ns,然后再开始操作;或者是执行一次 " 哑 “ 模数转换。
•
HOLD 信号为低时 ( 采样模式 ), DAC 数值必须稳定于中间值 0x200。
作为例子,考虑电源电压为 5.0V、 AREF 连接到 VCC 时在 ADC 通道 3 施加 1.5V ± 5%
的输入信号 。
The lower limit is:
The upper limit is:
1024 ⋅ 1,5V ⋅ 0,95 ⁄ 5V = 291 = 0x123
1024 ⋅ 1,5V ⋅ 1,05 ⁄ 5V = 323 = 0x143
除非使用 Table 106 所示算法的数值,建议使用 Table 105 的推荐数据。 Table 106 只给
出了扫描链中 DAC 和端口引脚的数值。 “ 动作 ” 一列说明了在填充后面几列边界扫描寄
存器之前要使用的 JTAG 指令。在移入数据的时候要对移出的数据进行校验。
Table 106. 使用 ADC 的算法 (1)
PA3.
控制
PA3.
0
0
0
1
0
0
0
1
1
0
0
0
0x08
1
1
0
0
0
0x123
0x08
1
0
0
0
0
1
0x200
0x08
1
1
0
0
0
7
1
0x200
0x08
0
1
0
0
0
8
1
0x200
0x08
1
1
0
0
0
9
1
0x143
0x08
1
1
0
0
0
10
1
0x143
0x08
1
0
0
0
0
1
0x200
0x08
1
1
0
0
0
HOLD
PRECH
PA3.
数据
0x08
1
1
0x200
0x08
0
1
0x200
0x08
4
1
0x123
5
1
步骤
动作
1
SAMPLE_PRELOAD
1
0x200
2
EXTEST
1
3
6
11
Note:
260
校验 COMP 是否为 0
校验 COMP 是否为 1
ADCEN
DAC
MUXEN
上拉使能
1. 使用这个算法时对HOLD信号的时序约束将对TCK时钟产生约束。由于算法在5个步骤里将HOLD保持为高,TCK时钟必须至
少 5 倍于扫描位数除以最大保持时间 thold,max。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
ATmega64 边界扫描次序
选择边界扫描链为数据通路时 TDI 和 TDO 之间的扫描次序如 Table 107 所示。 Bit 0 为
LSB,是第一个被扫描 ( 输出 / 输入 ) 的位。按照引脚次序进行扫描是不可能的。因此,端口
A 的扫描次序与其他端口是相反的。模拟电路的扫描链是一个例外,它构成了扫描链的最
高位,而不管连接到哪一个物理引脚。在 Figure 127 里, PXn.Data 相应于 FF0 ;
PXn.Control 相应于 FF1 ; PXn. Pullup_enable 相应于 FF2。端口 C 的 2、3、4、5 位不在
扫描链之中,因为 JTAG 使能时这些引脚是 TAP 引脚。
Table 107. ATmega64 边界扫描次序
各个位的序号
信号名称
模块
204
AC_IDLE
比较器
203
ACO
202
ACME
201
AINBG
200
COMP
ADC
(1)
199
PRIVATE_SIGNAL1
198
ACLK
197
ACTEN
196
PRIVATE_SIGNAL2(2)
195
ADCBGEN
194
ADCEN
193
AMPEN
192
DAC_9
191
DAC_8
190
DAC_7
189
DAC_6
188
DAC_5
187
DAC_4
186
DAC_3
185
DAC_2
184
DAC_1
183
DAC_0
182
EXTCH
181
G10
180
G20
179
GNDEN
178
HOLD
177
IREFEN
176
MUXEN_7
261
2490G–AVR–03/04
Table 107. ATmega64 边界扫描次序
262
各个位的序号
信号名称
模块
175
MUXEN_6
ADC
174
MUXEN_5
173
MUXEN_4
172
MUXEN_3
171
MUXEN_2
170
MUXEN_1
169
MUXEN_0
168
NEGSEL_2
167
NEGSEL_1
166
NEGSEL_0
165
PASSEN
164
PRECH
163
SCTEST
162
ST
161
VCCREN
160
PEN
编程使能 ( 只可观测 )
159
PE0.Data
端口 E
158
PE0.Control
157
PE0.Pullup_Enable
156
PE1.Data
155
PE1.Control
154
PE1.Pullup_Enable
153
PE2.Data
152
PE2.Control
151
PE2.Pullup_Enable
150
PE3.Data
149
PE3.Control
148
PE3.Pullup_Enable
147
PE4.Data
146
PE4.Control
145
PE4.Pullup_Enable
144
PE5.Data
143
PE5.Control
142
PE5.Pullup_Enable
141
PE6.Data
140
PE6.Control
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 107. ATmega64 边界扫描次序
各个位的序号
信号名称
模块
139
PE6.Pullup_Enable
端口 E
138
PE7.Data
137
PE7.Control
136
PE7.Pullup_Enable
135
PB0.Data
134
PB0.Control
133
PB0.Pullup_Enable
132
PB1.Data
131
PB1.Control
130
PB1.Pullup_Enable
129
PB2.Data
128
PB2.Control
127
PB2.Pullup_Enable
126
PB3.Data
125
PB3.Control
124
PB3.Pullup_Enable
123
PB4.Data
122
PB4.Control
121
PB4.Pullup_Enable
120
PB5.Data
119
PB5.Control
118
PB5.Pullup_Enable
117
PB6.Data
116
PB6.Control
115
PB6.Pullup_Enable
114
PB7.Data
113
PB7.Control
112
PB7.Pullup_Enable
111
PG3.Data
110
PG3.Control
109
PG3.Pullup_Enable
108
PG4.Data
107
PG4.Control
106
PG4.Pullup_Enable
105
TOSC
104
TOSCON
端口 B
端口 G
32 kHz 定时振荡器
263
2490G–AVR–03/04
Table 107. ATmega64 边界扫描次序
264
各个位的序号
信号名称
模块
103
RSTT
102
RSTHV
复位逻辑
( 只可观测 )
101
EXTCLKEN
100
OSCON
99
RCOSCEN
98
OSC32EN
97
EXTCLK (XTAL1)
96
OSCCK
95
RCCK
94
OSC32CK
93
TWIEN
TWI
92
PD0.Data
端口 D
91
PD0.Control
90
PD0.Pullup_Enable
89
PD1.Data
88
PD1.Control
87
PD1.Pullup_Enable
86
PD2.Data
85
PD2.Control
84
PD2.Pullup_Enable
83
PD3.Data
82
PD3.Control
81
PD3.Pullup_Enable
80
PD4.Data
79
PD4.Control
78
PD4.Pullup_Enable
77
PD5.Data
76
PD5.Control
75
PD5.Pullup_Enable
74
PD6.Data
73
PD6.Control
72
PD6.Pullup_Enable
71
PD7.Data
70
PD7.Control
69
PD7.Pullup_Enable
68
PG0.Data
使能主时钟 / 振荡器信号
主时钟的时钟输入与振荡器
( 只可观测 )
端口 G
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 107. ATmega64 边界扫描次序
各个位的序号
信号名称
模块
67
PG0.Control
端口 G
66
PG0.Pullup_Enable
65
PG1.Data
64
PG1.Control
63
PG1.Pullup_Enable
62
PC0.Data
61
PC0.Control
60
PC0.Pullup_Enable
59
PC1.Data
58
PC1.Control
57
PC1.Pullup_Enable
56
PC2.Data
55
PC2.Control
54
PC2.Pullup_Enable
53
PC3.Data
52
PC3.Control
51
PC3.Pullup_Enable
50
PC4.Data
49
PC4.Control
48
PC4.Pullup_Enable
47
PC5.Data
46
PC5.Control
45
PC5.Pullup_Enable
44
PC6.Data
43
PC6.Control
42
PC6.Pullup_Enable
41
PC7.Data
40
PC7.Control
39
PC7.Pullup_Enable
38
PG2.Data
37
PG2.Control
36
PG2.Pullup_Enable
35
PA7.Data
34
PA7.Control
33
PA7.Pullup_Enable
32
PA6.Data
端口 C
端口 G
端口 A
265
2490G–AVR–03/04
Table 107. ATmega64 边界扫描次序
各个位的序号
信号名称
模块
31
PA6.Control
端口 A
30
PA6.Pullup_Enable
29
PA5.Data
28
PA5.Control
27
PA5.Pullup_Enable
26
PA4.Data
25
PA4.Control
24
PA4.Pullup_Enable
23
PA3.Data
22
PA3.Control
21
PA3.Pullup_Enable
20
PA2.Data
19
PA2.Control
18
PA2.Pullup_Enable
17
PA1.Data
16
PA1.Control
15
PA1.Pullup_Enable
14
PA0.Data
13
PA0.Control
12
PA0.Pullup_Enable
11
PF3.Data
10
PF3.Control
9
PF3.Pullup_Enable
8
PF2.Data
7
PF2.Control
6
PF2.Pullup_Enable
5
PF1.Data
4
PF1.Control
3
PF1.Pullup_Enable
2
PF0.Data
1
PF0.Control
0
PF0.Pullup_Enable
Notes:
266
端口 F
1. PRIVATE_SIGNAL1 总是扫描为 0。
2. PRIVATE_SIGNAL2 总是扫描为 0。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
边界扫描描述语言文件
边界扫描描述语言 (BSDL) 文件以一种为自动化测试生成软件使用的标准格式描述具有边
界扫描功能的器件。这种文件的使用对象为自动化的测试生成软件。边界扫描数据寄存器
各个位的次序和功能都包含于此文件中。
267
2490G–AVR–03/04
支持引导装入程序-在
写的同时可以读
(RWW, Read-WhileWrite) 的自我编程能力
Boot Loader 为通过 MCU 本身来下载和上载程序代码提供了一个真正的同时读 - 写 (ReadWhile-Write,以下简称 RWW) 自编程机制。这一特点使得系统可以在 MCU 的控制下,通
过驻留于程序 Flash 的 Boot Loader,灵活地进行应用软件升级。 Boot Loader 可以使用
任何器件具有的数据接口和相关的协议获得代码并把代码 ( 程序 ) 写入 Flash,或者从程
序存储器读取代码。Boot Loader 区的程序可以写整个 Flash,包括 Boot Loader 区本身。
因而 Boot Loader 可以对其自身进行修改,甚至将自己擦除。 Boot Loader 存储器空间的
大小可以通过熔丝位进行配置。 Boot Loader 具有两套程序加密位,各自可以独立设置,
给用户提供了选择保护级的灵活性。
特点
•
•
•
•
•
•
•
RWW 自编程
灵活的 Boot Loader 存储区配置
高度的安全性 ( 有单独的 Boot 锁定位实现灵活的程序保护 )
有独立的熔丝位用于选择复位向量
优化的页 (1) 大小
代码优化的算法
有效的 RWW 支持
Note:
1. 页是 Flash 的一个部分,由数个字节组成 ( 见 P286Table 124) ,在编程过程中使用。页
的组织结构不影响正常的操作。
应用程序 Flash 区以及引导 Flash 由两个区构成,应用区和 Boot Loader 区 ( 见 Figure 136)。两个区的存储空间大小由
BOOTSZ 熔丝位配置,如 P279Table 113 与 Figure 136 所示。由于两个区使用不同的锁
程序 Flash 区
定位,所以可以具有不同的加密级别。
应用程序区
应用区是 Flash 用来存储应用代码的区域。应用区的保护级别通过应用 Boot 锁定位 (Boot
锁定位 0) 确定,详见 P271Table 109。由于 SPM 指令在应用区执行时是无效的,所以应
用区不能用来存储 Boot Loader 代码。
引导程序区 (Boot Loader
Section) - BLS
应用区用来存储应用代码,而 Boot Loader 软件必须保存在 BLS。这是因为只有在 BLS
运行时 SPM 指令才有效。SPM 指令可以访问整个 Flash,包括 BLS 本身。Boot Loader
区的保护级别通过 Boot Loader 锁定位 (Boot 锁定位 1) 确定,详见 P271Table 110。
RWW Flash 区及非 RWW
Flash 区
CPU 是否支持 RWW,或者 CPU 是否在利用 Boot Loader 软件进行代码更新时停止,取决
于被编程的是哪个地址。除了前面所述的通过 BOOTSZ 熔丝位配置的两个区之外,Flash
还可以分成两个固定的区——同时读 - 写 (RWW) 区和非同时读 - 写 (NRWW) 区。RWW和 NRWW 的分界在 P279“ATmega64 引导程序参数 ” 与 P270Figure 136 给出。两个区
的主要区别是:
•
对 RWW 区内的页进行擦除或写操作时可以读 NRWW 区。
•
对 NRWW 区内的页进行擦除或写操作时, CPU 停止。
注意,Boot Loader 软件工作时,用户软件不能读取位于 RWW 区内的任何代码。"RWW
区 “ 指的是被编程 ( 擦除或写 ) 的那个存储区,而不是利用 Boot Loader 软件进行代码更
新过程中实际被读取的那部分。
RWW 区
268
如果 Boot Loader 软件是对 RWW 区内的某一页进行编程,则可以从 Flash 中读取代码,
但只限于 NRWW 区内的代码。在 Flash 编程期间,用户软件必须保证没有对 RWW 区的
读访问。如果用户软件在编程过程中试图读取位于 RWW 区的代码 ( 如通过 call/jmp/lpm
指令或中断 ),软件可能会终止于一个未知状态。为了避免这种情况的发生,需要禁止中
断或将其转移到 Boot Loader 区。 Boot Loader 总是位于 NRWW 存储区。只要 RWW 区
处于不能读访问的状态,存储程序存储器控制和状态寄存器 (SPMCSR) 的 RWW 区忙标
志位 RWWSB 置位。编程结束后,要在读取 位于 RWW 区的代码之前通过软件清除
RWWSB。具 体 如 何 清 除 RWWSB 请 参 见 P272 “ 保 存 程 序 存 储 器 控 制 寄 存 器 -
SPMCSR” 。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
非 RWW 区- NRWW
在 Boot Loader 软件更新 RWW 区的某一页时,可以读取位于 NRWW 区的代码。当 Boot
Loader 代码更新 NRWW 区时,在整个页擦除或写操作过程中 CPU 被挂起。
Table 108. RWW 的特点
编程过程中 Z 指针寻址哪个区 ?
编程过程中可以读取哪
个区 ?
CPU 挂起
吗?
支持 RWW 吗 ?
RWW 区
NRWW 区
不
是
NRWW 区
无
是
不
Figure 135. RWW 与 NRWW
Read-While-Write
(RWW) Section
Z-pointer
Addresses RWW
Section
Z-pointer
Addresses NRWW
Section
No Read-While-Write
(NRWW) Section
CPU is Halted
During the Operation
Code Located in
NRWW Section
Can be Read During
the Operation
269
2490G–AVR–03/04
Figure 136. 存储器区 (1)
Program Memory
BOOTSZ = '10'
Program Memory
BOOTSZ = '11'
$0000
No Read-While-Write Section
Read-While-Write Section
Application Flash Section
End RWW
Start NRWW
Application Flash Section
Boot Loader Flash Section
End Application
Start Boot Loader
Flashend
No Read-While-Write Section
Read-While-Write Section
$0000
Program Memory
BOOTSZ = '01'
Application Flash Section
End RWW
Start NRWW
Application Flash Section
End Application
Start Boot Loader
Boot Loader Flash Section
Flashend
Program Memory
BOOTSZ = '00'
No Read-While-Write Section
引导程序区锁定位
Read-While-Write Section
Application Flash Section
End RWW
Start NRWW
Application Flash Section
End Application
Start Boot Loader
Boot Loader Flash Section
Flashend
Note:
$0000
No Read-While-Write Section
Read-While-Write Section
$0000
Application flash Section
End RWW, End Application
Start NRWW, Start Boot Loader
Boot Loader Flash Section
Flashend
1. 上图中的参数在 P279Table 113 中给出。
如果不需要 Boot Loader 功能,则整个 Flash 都可以为应用代码所用。 Boot Loader 具有
两套可以独立设置的 Boot 锁定位。用户可以灵活地选择不同的代码保护方式。
用户可以选择:
•
保护整个 Flash 区,不让 MCU 进行软件升级
•
不允许 MCU 升级 Boot Loader Flash 区
•
不允许 MCU 升级应用 Flash 区
•
允许 MCU 升级整个 Flash 区
详细内容请参见 Table 109 与 Table 110。 Boot 锁定位可以通过软件、串行或并行编程
进行设置,但只能通过芯片擦除命令清除。通用的写锁定位 ( 锁定位模式 2) 不限制通过
270
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
SPM 指令对 Flash 进行编程。与此类似,通用的读 / 写锁定位 ( 锁定位模式 1) 也不限制通过
LPM/SPM 指令对 Flash 进行读 / 写访问。
Table 109. Boot 锁定位 0 保护模式 ( 应用区 )(1)
BLB0 模式
BLB02
BLB01
保护
1
1
1
允许 SPM/LPM 指令访问应用区
2
1
0
不允许 SPM 指令对应用区进行写操作
3
0
0
不允许 SPM 指令对应用区进行写操作,也不允许运行于
Boot Loader 区的 LPM 指令从应用区读取数据。若中断向量
位于 Boot Loader 区,那么执行应用区代码时中断是禁止
的。
4
0
1
不允许运行于 Boot Loader 区的 LPM 指令从应用区读取数
据。若中断向量位于 Boot Loader 区,那么执行应用区代
码时中断是禁止的。
1. “1” 表示未被编程,“0” 表示已编程。
Note:
Table 110. Boot 锁定位 1 保护模式 (Boot Loader 区 )(1)
BLB1 模式
BLB12
BLB11
1
1
1
允许 SPM/LPM 指令访问 Boot Loader 区
2
1
0
不允许 SPM 指令对 Boot Loader 区进行写操作
3
0
0
不允许 SPM 指令对 Boot Loader 区进行写操作,也不允许
运行于应用区的 LPM 指令从 Boot Loader 区读取数据。若
中断向量位于应用区,那么执行 Boot Loader 区代码时中
断是禁止的。
4
0
1
不允许运行于应用区的 LPM 指令从 Boot Loader 区读取数
据。若中断向量位于应用区,那么执行 Boot Loader 区代
码时中断是禁止的。
Note:
保护
1. “1” 表示未被编程,“0” 表示已编程。
271
2490G–AVR–03/04
进入引导程序
通过跳转指令或从应用区调用的方式可以进入 Boot Loader。这些操作可以由一些触发信
号启动,比如通过 USART 或 SPI 接口接收到了相关的命令。另外,可以通过编程 Boot
复位熔丝位使得复位向量指向 Boot 区的起始地址。这样,复位后 Boot Loader 立即就启
动了。加载了应用代码后,程序开始执行应用代码。 MCU 本身不能改变熔丝位的设置。
也就是说,一旦 Boot 复位熔丝位被编程,复位向量将一直指向 Boot 区的起始地址。熔丝
位只能通过串行或并行编程的方法来改变。
Table 111. Boot 复位熔丝位 (1)
复位地址
BOOTRST
Note:
保存程序存储器控制寄存器-
SPMCSR
1
复位向量 = 应用区复位 ( 地址 0x0000)
0
复位向量 =Boot Loader 复位 ( 见 P279Table 113)
1. “1” 表示未编程 , “0” 表示已编程。
存贮程序存储控制器和状态寄存器包括了控制 Boot Loader 操作所需的控制位。
Bit
7
6
5
4
3
2
1
0
SPMIE
RWWSB
–
RWWSRE
BLBSET
PGWRT
PGERS
SPMEN
读/写
R/W
R
R
R/W
R/W
R/W
R/W
R/W
初始值
0
0
0
0
0
0
0
0
SPMCSR
• Bit 7 – SPMIE: SPM 中断使能
SPMIE 置位后,如果状态寄存器的 I 位也置位,SPM 中断即被使能。只要 SPMCSR 寄存器
的 SPMEN 清零, SPM 中断将被执行。
• Bit 6 – RWWSB: RWW 区忙标志
启动对 RWW 区的自编程 ( 页擦除或页写入 ) 操作时, RWWSB 被硬件置 1。 RWWSB
置位时不能访问 RWW 区。自编程操作完成后,如果 RWWSRE 位为 1, RWWSB 位将
被清除。另外,启动页加载操作将使 RWWSB 位自动清零。
• Bit 5 – Res: 保留位
在 ATmega64 中为保留位,读返回值为 "0”。
• Bit 4 – RWWSRE: RWW 区读使能
RWW区处于编程(页擦除或页写入)状态时,RWW区的读操作(RWWSB被硬件置"1”)将被
阻塞。用户软件必须等到编程结束(SPMEN清零)才能重新使能RWW区。如果 RWWSRE
位和SPMEN同时被写入"1”,则在紧接着的四个时钟周期内的SPM指令将再次使能RWW
区。如果 Flash 忙于页擦除或页写入 (SPMEN 置位 ),RWW 区不能被使能。如果 Flash 加
载与 RWWSRE 写操作同时发生,则 Flash 加载操作终止,加载的数据亦将丢失。
• Bit 3 – BLBSET: Boot 锁定位设置
如果这一位和 SPMEN 同时置位,发生于紧接着的四个时钟周期内的 SPM 指令会根据 R0
中的数据设置 Boot 锁定位。R1 中的数据和 Z 指针的地址信息被忽略。锁定位设置完成,
或在四个时钟周期内没有 SPM 指令被执行时, BLBSET 自动清零。
在 SPMCSR 寄存器的 BLBSET 和 SPMEN 置位后的三个周期内运行的 LPM 指令将读取
锁定位或熔丝位 ( 取决于 Z 指针的 Z0) 并送到目的寄存器。详见 P277“ 以软件方式读取熔
丝位和锁定位 ” 。
272
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
• Bit 2 – PGWRT: 页写入
如果这一位和 SPMEN 同时置位,发生于紧接着的四个时钟周期内的 SPM 指令执行页写
功能,将临时缓冲器中存储的数据写入 Flash。页地址取自 Z 指针的高位部分。R1 和 R0
的数据则被忽略。页写操作完成,或在四个时钟周期内没有 SPM 指令被执行时,PGWRT
自动清零。如果页写对象为 NRWW 区,在整个页写操作过程中 CPU 停止。
• Bit 1 – PGERS: 页擦除
如果这一位和 SPMEN 同时置位,发生于紧接着的四个时钟周期内的 SPM 指令执行页擦
除功能。页地址取自 Z 指针的高位部分。 R1 和 R0 的数据则被忽略。页擦除操作完成,
或在四个时钟周期内没有SPM指令被执行时,PGERS自动清零。如果页写对象为NRWW
区,在整个页擦除操作过程中 CPU 停止。
• Bit 0 – SPMEN: 存贮程序存储器使能
这 一 位 在 紧 接 着 的 四 个 时 钟 周 期 内 使 能 SPM 指 令。如 果 将 这 一 位 和 RWWSRE、
BLBSET、PGWRT 或 PGERS 之一同时置位,则如上所述,接下来的 SPM 指令将有特殊
的含义。如果只有 SPMEN 置位,那么接下来的 SPM 指令将把 R1:R0 中的数据存储到由
Z 指针确定的临时页缓冲器。Z 指针的 LSB 被忽略。SPM 指令完成,或在四个时钟周期内
没有 SPM 指令被执行时, SPMEN 自动清零。在页擦除和页写过程中 SPMEN 保持为 1
直到操作完成。
在低五位中写入除 “10001”、 “01001”、 “00101”、 “00011” 或 “00001” 之外的任何组合都
无效。
273
2490G–AVR–03/04
在自编程时访问 Flash
Z 指针用于 SPM 命令的寻址。
Bit
15
14
13
12
11
10
9
8
ZH (R31)
Z15
Z14
Z13
Z12
Z11
Z10
Z9
Z8
ZL (R30)
Z7
Z6
Z5
Z4
Z3
Z2
Z1
Z0
7
6
5
4
3
2
1
0
由于 Flash 存储器是以页的形式组织 ( 见 P286Table 124) 起来的,程序计数器可看作由
两个部分构成:其一为实现页内寻址的低位部分;其次为实现页寻址的高位部分,如
Figure 137 所示。由于页擦除和页写操作的寻址是相互独立的,因此保证 Boot Loader 软
件在页擦除和页写操作时寻址相同的页是最重要的。一旦编程操作开始启动,地址就被锁
存,然后 Z 指针可以用作其他用途了。
唯一不使用 Z 指针的 SPM 操作是设置 Boot Loader 锁定位。Z 指针的内容被忽略。LPM
指令也使用 Z 指针来保存地址。由于这个指令的寻址逐字节地进行,所以 Z 指针的 LSB
位 ( 位 Z0) 也使用到了。
Figure 137. SPM 的寻址 (1)P274Table 2
BIT
15
ZPCMSB
ZPAGEMSB
Z - REGISTER
1 0
0
PCMSB
PROGRAM
COUNTER
PAGEMSB
PCPAGE
PAGE ADDRESS
WITHIN THE FLASH
PROGRAM MEMORY
PAGE
PCWORD
WORD ADDRESS
WITHIN A PAGE
PAGE
INSTRUCTION WORD
PCWORD[PAGEMSB:0]:
00
01
02
PAGEEND
Notes:
274
1. Figure 137 中所用的不同的变量在 P279Table 114 中列出。
2. PCPAGE 与 PCWORD 列于 P286Table 125。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Flash 的自编程
程序存储器的更新以页的方式进行。在用临时页缓冲器存储的数据对一页存储器进行编
程时,首先要将这一页擦除。 SPM 指令以一次一个字的方式将数据写入临时页缓冲器。
临时页缓冲器的写入可以在页擦除命令之前完成,也可以在页擦除和页写操作之间完成。
方案 1,在页擦除前写缓冲器:
•
写临时页缓冲器。
•
执行页擦除操作。
•
执行页写操作。
方案 2,在页擦除后写缓冲器:
•
执行页擦除操作。
•
写临时页缓冲器。
•
执行页写操作。
如果只需要改变页的一部分,则在页擦除之前必须将页中其他部分存储起来 ( 如保存于临
时页缓冲区中 ),然后再写回 Flash。使用方案 1 时, Boot Loader 提供了一个有效的读 修改 - 写特性,允许用户软件首先读取页中的内容,然后对内容做必要的改变,接着把修
改后的数据写回 Flash。如果使用方案 2,则无法读取旧数据,因为页已经被擦除了。 临
时页缓冲区可以随机寻址。保证在页擦除和页写操作中寻址相同的页是很关键的。汇编代
码的例子请参见 P278“ 一个简单的引导程序汇编代码 ” 。
通过 SPM 执行页擦除
装载临时缓冲器 ( 页加载 )
执行页擦除操作首先需要设置 Z 指针与 RAMPZ 的地址信息,然后将 “X0000011” 写入
SPMCSR,最后在其后的四个时钟周期内执行 SPM。R1 和 R0 中的数据被忽略。页地址
必须写入 Z 寄存器的 PCPAGE。 Z 指针的其他位被忽略。
•
擦除 RWW 区的页:在页擦除过程中可以读取 NRWW 区。
•
擦除 NRWW 区的页:在操作过程中 CPU 停止。
写一个指令字首先需要设置 Z 指针的地址信息,以及将指令字写入 R1:R0,然后将
“00000001” 写入 SPMCSR,最后在其后的四个时钟周期内执行 SPM。 Z 寄存器中
PCWORD 的内容用来寻址临时缓冲区。 页写操作完成,或置位 SPMCSR 寄存器的
RWWSRE 将使临时缓冲区自动擦除。系统复位也会擦除临时缓冲区。但是如果不清除临
时缓冲区就只能对每个地址进行一次写操作。
Note:
执行页写操作
如果 EEPROM 在 SPM 页下载中间写操作,所有下载数据丢失。
执行页写操作首先需要设置 Z 指针与 RAMPZ 的地址信息,然后将 “X0000101” 写入
SPMCSR,最后在其后的四个时钟周期内执行 SPM。R1 和 R0 中的数据被忽略。页地址
必须写入 Z 寄存器的 PCPAGE。 Z 指针的其他位被忽略。
•
擦除 RWW 区的页:在页擦除过程中可以读取 NRWW 区。
•
擦除 NRWW 区的页:在页写过程中 CPU 停止。
275
2490G–AVR–03/04
利用 SPM 中断
如果 SPM 中断使能,则 SPMCSR 寄存器的 SPMEN 清零将产生中断。这意味着软件可
以利用中断来代替对 SPMCSR 寄存器的查询。使用 SPM 中断时,要将中断向量移到
BLS,以避免 RWW 区读禁止时中断程序却访问它。如何移动中断向量请见 P57“ 中断 ” 。
在更新 BLS 时需要考虑的问题
通过不编程 Boot 锁定位 11 的方式来更新 Boot Loader 区时需要给予格外关注。对 Boot
Loader 本身进行的误操作会破坏整个 Boot Loader ,造成软件无法更新。如果程序不需要
改变 Boot Loader,建议对 Boot 锁定位 11 编程,以防止不小心改变了 Boot Loader。
在自编程时防止读取 RWW 区
在自编程过程中 ( 页擦除或页写 ),对 RWW 区的访问被阻塞。用户软件要避免此情况发
生。 RWW 区忙将使 SPMCSR 寄存器的 RWWSB 置位。在自编程时,如 P57“ 中断 ” 所
述,中断向量表应该移到 BLS 中,或者禁止中断。编程结束后,在寻址 RWW 区之前用
户软件必须对 RWWSRE 写 1 来清零 RWWSB。例子请 P278“ 一个简单的引导程序汇编
代码 ” 。
通过 SPM 设置引导程序锁定位
设置Boot Loader 锁定位首先要给R0赋予期望的数据,然后将“X0001001”写入SPMCSR
寄存器,并在紧接着的四个时钟周期内执行 SPM 指令。唯一可访问的锁定位是 Boot
Loader 锁定位。利用这个锁定位可以阻止 MCU 对应用程序和 Boot Loader 软件的更新。
Bit
7
6
5
4
3
2
1
0
R0
1
1
BLB12
BLB11
BLB02
BLB01
1
1
不同的 Boot Loader 锁定位设置对 Flash 访问的影响请参见 Table 109 与 Table 110 。
如果 R0 的 5..2 位为 0,并且在 SPMCSR 寄存器的 BLBSET 和 SPMEN 置位之后的四个
周期内执行了 SPM 指令,相应的 Boot 锁定位将被编程。 此操作不使用 Z 指针,但出于
兼容性的考虑,建议将 Z 指针赋值为 0x0001( 与读 lOck 位的操作相同 )。同样出于兼容性
的考虑,建议在写锁定位时将 R0 中的 7、 6、 1 和第 0 位置 "1”。在编程锁定位的过程中
可以自由访问整个 Flash 区。
写 EEPROM 将阻止写 SPMCR
276
EEPROM 写操作会阻塞对 Flash 的编程,也会阻塞对熔丝位和锁定位的读操作。建议用户
在对 SPMCR 寄存器进行写操作之前首先检查 EECR 寄存器的状态位 EEWE,确保此位
以被清除。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
以软件方式读取熔丝位和锁定位
熔丝位和锁定位可以通过软件读取。读锁定位时,需要将 0x0001 赋予给 Z 指针并且置位
SPMCSR寄存器的BLBSET 和 SPMEN。在SPMCSR操作之后的三个CPU周期内执行的
LPM 指令将把锁定位的值将加载到目的寄存器。 读锁定位操作结束,或者在三个 CPU 周
期内没有 执行 LPM 指令,或在四个 CPU 周期内没有执行 SPM 指令,BLBSET 和 SPMEN
位将自动硬件清零。 BLBSET 和 SPMEN 清零后, LPM 将按照指令手册中所描述的那样
工作。
Bit
7
6
5
4
3
2
1
0
Rd
–
–
BLB12
BLB11
BLB02
BLB01
LB2
LB1
读取熔丝位低字节的算法和上述读取锁定位的算法类似。要读取熔丝位低字节,需要将
0x0000赋予给Z指针并且置位SPMCR寄存器的BLBSET 和 SPMEN。在SPMCSR操作之
后的三个 CPU 周期内执行的 LPM 指令将把熔丝位低位字节的值 (FLB) 加载到目的寄存
器。更详细的说明及熔丝位低位字节映射的细节请参见 P283Table 120。
Bit
7
6
5
4
3
2
1
0
Rd
FLB7
FLB6
FLB5
FLB4
FLB3
FLB2
FLB1
FLB0
类似的,读取熔丝位高位字节时,需要将 0x0003 赋予给 Z 指针并且置位 SPMCR 寄存器
的 BLBSET 和 SPMEN。在 SPMCSR 操作之后的三个 CPU 周期内执行的 LPM 指令将把
熔丝位高位字节的值 (FHB) 加载到目的寄存器。更详细的说明及熔丝位高位字节映射的细
节请参见 P283Table 119。
Bit
7
6
5
4
3
2
1
0
Rd
FHB7
FHB6
FHB5
FHB4
FHB3
FHB2
FHB1
FHB0
读取熔丝位扩展字节时,需要将 0x0002 赋予给 Z 指针并且置位 SPMCSR 寄存器的
BLBSET 和 SPMEN。在 SPMCSR 操作之后的三个 CPU 周期内执行的 LPM 指令将把熔丝
位扩展字节的值 (EFB) 加载到目的寄存器。更详细的说明及熔丝位扩展字节映射的细节请
参见 P282Table 118。
Bit
7
6
5
4
3
2
1
0
Rd
–
–
–
–
–
–
EFB1
EFB0
被编程的熔丝位和锁定位的读返回值为 "0”。未被编程的熔丝位和锁定位的读返回值为
"1”。
防止 Flash 的内容损毁
VCC 低于工作电压时,CPU 和 Flash 正常工作无法保证,Flash 的内容可能受到破坏。这个
问题对于应用于板级系统的独立 Flash 一样存在。所以也要采用同样的解决方案。
电压太低时有两种情况可以破坏 Flash 内容。第一, Flash 写过程需要一个最低电压。第
二,电压太低时 CPU 本身会错误地执行指令。
遵循以下设计建议可以避免 Flash 被破坏 ( 采用其中之一就足够了 ):
1. 如果系统不需要更新 Boot Loader,建议编程 Boot Loader 锁定位以防止 Boot
Loader 软件更新。
2. 电源电压不足期间,保持 AVR RESET 为低:采用的方式为:如果工作电压与检
测电平相匹配,可以使能 BOD 功能;否则可以使用外部复位保护电路。如果在
写操作进行中发生了复位,只要电源电压足够,写操作还会完成。
3. 低电压期间保持 AVR 内核处于掉电休眠模式。这样可以防止 CPU 解码并执行指
令,有效地保护 SPMCR 寄存器,从而防止 Flash 被无意识得修改掉。
277
2490G–AVR–03/04
使用 SPM 时的 Flash 编程时间
片内校准的 RC 振荡器用于 Flash 寻址时序控制。 Table 112 给出了 CPU 访问 Flash 的
典型编程时间。
Table 112. SPM 编程时间
一个简单的引导程序汇编代码
符号
最小编程时间
最大编程时间
Flash 写操作 ( 通过 SPM 实现页擦除、
页写、及写锁定位 )
3.7 ms
4.5 ms
;- 本例程将 RAM 中的一页数据写入 Flash
; Y 指针指向 RAM 的第一个数据单元
;Z 指针指向 Flash 的第一个数据单元
;- 本例程没有包括错误处理
;- 该程序必须放置于 Boot 区 ( 至少 Do_spm 子程序是如此 )
; 在自编程过程中 ( 页擦除和页写操作 ) 只能读访问 NRWW 区的代码
;- 使用的寄存器:r0、 r1、 temp1 (r16)、 temp2 (r17)、 looplo (r24)、
; loophi (r25)、 spmcrval (r20)
; 在程序中不包括寄存器内容的保护和恢复
; 在牺牲代码大小的情况下可以优化寄存器的使用
;- 假设中断向量表位于 Boot loader 区 , 或者中断被禁止。
.equ PAGESIZEB = PAGESIZE*2
;PAGESIZEB 是以字节为单位的页大小,不是以字为单
位
.org SMALLBOOTSTART
Write_page:
; 页擦除
ldi
spmcrval, (1<<PGERS) | (1<<SPMEN)
call Do_spm
; 重新使能 RWW 区
ldi
spmcrval, (1<<RWWSRE) | (1<<SPMEN)
call Do_spm
; 将数据从 RAM 转移到 Flash 页缓冲区
ldi
looplo, low(PAGESIZEB) ; 初始化循环变量
ldi
loophi, high(PAGESIZEB) ;PAGESIZEB<=256 时不需要此操作
Wrloop:
ld
r0, Y+
ld
r1, Y+
ldi
spmcrval, (1<<SPMEN)
call Do_spm
adiw ZH:ZL, 2
sbiw loophi:looplo, 2
;PAGESIZEB<=256 时请使用 subi
brne Wrloop
; execute Page Write
subi ZL, low(PAGESIZEB)
; 恢复指针
sbci ZH, high(PAGESIZEB)
;PAGESIZEB<=256 时不需要此操作
ldi
spmcrval, (1<<PGWRT) | (1<<SPMEN)
call Do_spm
; 重新使能 RWW 区
ldi
spmcrval, (1<<RWWSRE) | (1<<SPMEN)
call Do_spm
; 读回数据并检查,为可选操作
ldi
looplo, low(PAGESIZEB) ; 初始化循环变量
ldi
loophi, high(PAGESIZEB) ;PAGESIZEB<=256 时不需要此操作
subi YL, low(PAGESIZEB)
; 恢复指针
sbci YH, high(PAGESIZEB)
Rdloop:
lpm
r0, Z+
ld
r1, Y+
cpse r0, r1
278
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
jmp
Error
sbiw loophi:looplo, 1
brne Rdloop
;PAGESIZEB<=256 时请使用 subi
; 返回到 RWW 区
; 确保 RWW 区已经可以安全读取
Return:
lds
temp1, SPMCSR
sbrs temp1, RWWSB
; 若 RWWSB 为 "1",说明 RWW 区还没有准备好
ret
; 重新使能 RWW 区
ldi
spmcrval, (1<<RWWSRE) | (1<<SPMEN)
call Do_spm
rjmp Return
Do_spm:
; 检查先前的 SPM 操作是否已经完成
Wait_spm:
lds
temp1, SPMCSR
sbrc temp1, SPMEN
rjmp Wait_spm
; 输入:spmcrval 决定了 SPM 操作
; 禁止中断,保存状态标志
in
temp2, SREG
cli
; 确保没有 EEPROM 写操作
Wait_ee:
sbic EECR, EEWE
rjmp Wait_ee
; SPM 时间序列
sts
SPMCSR, spmcrval
spm
; 恢复 SREG ( 如果中断原本是使能的,则使能中断 )
out
SREG, temp2
ret
ATmega64 引导程序参数
自编程描述中所用的参数在 Table 113 到 Table 115 中给出。
Table 113. Boot 区大小配置 (1)
BOOTSZ1
BOOTSZ0
1
1
1
0
0
1
0
0
Note:
Boot
区大小
512
字
1024
字
2048
字
4096
字
应用区
结束地址
Boot 复位地址
( Boot Loader
起始地址 )
0x7E00 0x7FFF
0x7DFF
0x7E00
0x0000 0x7BFF
0x7C00 0x7FFF
0x7BFF
0x7C00
16
0x0000 0x77FF
0x7800 0x7FFF
0x77FF
0x7800
32
0x0000 0x6FFF
0x7000 0x7FFF
0x6FFF
0x7000
应用Flash
区
Boot
Loader
Flash 区
4
0x0000 0x7DFF
8
页数
1. 不同的 BOOTSZ 熔丝位配置请参见 Figure 136。
Table 114. RWW 界限 (1)
Flash 区
页数
寻址范围
同时读 - 写区 (RWW)
224
0x0000 - 0x6FFF
非同时读 - 写区 (NRWW)
32
0x7000 - 0x7FFF
279
2490G–AVR–03/04
Note:
1. 关于两个区的详细说明请见 P269“ 非 RWW 区- NRWW” 与 P268“RWW 区 ” 。
Table 115. Figure 137 中所用变量的说明及 Z 指针的映射 (1)(2)
相应的 Z 指针数
据 (1)
变量
PCMSB
PAGEMSB
14
程序计数器的最高位 ( 程序计数器为 15 位
PC[14:0])
6
用于页内字寻址的最高位 ( 一页有 128 个字,需
要 7 位 PC [6:0])
ZPCMSB
ZPAGEMSB
PCPAGE
PCWORD
Notes:
280
描述
Z15
Z 寄存器与 PCMSB 对应的位。由于没有使用
Z0 , ZPCMSB 等于 PCMSB + 1
Z7
Z 寄存器与 PAGEMSB 对应的位。由于没有使用
Z0 , ZPAGEMSB 等于 PAGEMSB + 1
PC[14:7]
Z15:Z8
程序计数器页地址:在页擦除和页写操作中进
行页选择
PC[6:0]
Z7:Z1
程序计数器字地址:为填充临时缓冲区进行字
选择 ( 在页写过程中必须为 0)
1. Z0:对所有的 SPM 命令都为 "0”,对 LPM 指令的位选择。
2. 关于自编程过程中 Z 指针的使用请参见 P274“ 在自编程时访问 Flash” 。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
存储器编程
程序及数据存储器锁定位
ATmega64 提供了 6 个锁定位,根据其被编程 (“0”) 还是没有被编程 (“1”) 的情况可以获得
Table 117 列出的附加性能。锁定位只能通过芯片擦除命令擦写为 “1”。
Table 116. 锁定位字节 (1)
锁定位字节
位号
描述
默认值
7
–
1 ( 未编程 )
6
–
1 ( 未编程 )
BLB12
5
Boot 锁定位
1 ( 未编程 )
BLB11
4
Boot 锁定位
1 ( 未编程 )
BLB02
3
Boot 锁定位
1 ( 未编程 )
BLB01
2
Boot 锁定位
1 ( 未编程 )
LB2
1
锁定位
1 ( 未编程 )
LB1
0
锁定位
1 ( 未编程 )
1. “1” 表示未编程,“0” 表示被编程。
Note:
Table 117. 锁定位保护模式 (2)
存储器锁定位
保护类型
LB 模式
LB2
LB1
1
1
1
没有使能存储器保护特性
2
1
0
在并行和SPI/JTAG串行编程模式中Flash和EEPROM的进
一步编程被禁止,熔丝位被锁定。 (1)
3
0
0
在并行和SPI/JTAG串行编程模式中Flash和EEPROM的进
一步编程及验证被禁止,锁定位和熔丝位被锁定 (1)
BLB0 模式
BLB02
BLB01
1
1
1
SPM 和 LPM 对应用区的访问没有限制
2
1
0
不允许 SPM 对应用区进行写操作
3
0
0
不允许 SPM 指令对应用区进行写操作,也不允许运行于
Boot Loader 区的 LPM 指令从应用区读取数据。若中断向量
位于 Boot Loader 区,那么执行应用区代码时中断是禁止
的。
4
0
1
不允许运行于 Boot Loader 区的 LPM 指令从应用区读取数
据。若中断向量位于 Boot Loader 区,那么执行应用区代
码时中断是禁止的。
BLB1 模式
BLB12
BLB11
1
1
1
允许 SPM/LPM 指令访问 Boot Loader 区
281
2490G–AVR–03/04
Table 117. 锁定位保护模式 (2)
存储器锁定位
2
1
0
不允许 SPM 指令对 Boot Loader 区进行写操作
3
0
0
不允许 SPM 指令对 Boot Loader 区进行写操作,也不允许
运行于应用区的 LPM 指令从 Boot Loader 区读取数据。若
中断向量位于应用区,那么执行 Boot Loader 区代码时中
断是禁止的。
4
0
1
不允许运行于应用区的 LPM 指令从 Boot Loader 区读取数
据。若中断向量位于应用区,那么执行 Boot Loader 区代
码时中断是禁止的。
1. 在编程锁定位前先编程熔丝位。
2. “1” 表示未被编程 , “0” 表示被编程。
Notes:
熔丝位
保护类型
ATmega64 有两个熔丝位字节。Table 118 - Table 120 简单地描述了所有熔丝位的功能以
及他们是如何映射到熔丝字节的。如果熔丝位被编程则读返回值为 “0”。
Table 118. 熔丝位扩展字节
熔丝位低字节
描述
默认值
–
7
–
1
–
6
–
1
–
5
–
1
–
4
–
1
–
3
–
1
2
–
1
M103C
1
ATmega103 兼容模式
0 ( 编程 )
WDTON(2)
0
看门狗定时器始终开启
1 ( 未编程 )
–
(1)
Notes:
282
位号
1. 详见 P4“ATmega103 与 ATmega64 兼容性 ” 。
2. 详见 P53“ 看门狗定时器控制寄存器- WDTCR” 。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 119. 熔丝位高字节
熔丝位高字节
位号
描述
默认值
OCDEN
7
使能 OCD
1 ( 未编程, OCD 禁用 )
JTAGEN(4)
6
使能 JTAG
0 ( 编程,JTAG 使能 )
5
使能 SPI 串行程序和数据下载
0 ( 被编程,SPI 编程使能 )
CKOPT
4
振荡器选项
1 ( 未编程 )
EESAVE
3
执行芯片擦除时 EEPROM 的内容
保留
1 ( 未被编程 ), EEPROM
内容不保留
BOOTSZ1
2
选择 Boot 区大小 ( 详见 Table 113
)
0 ( 被编程 )(3)
BOOTSZ0
1
选择 Boot 区大小 ( 详见 Table 113
)
0 ( 被编程 )(3)
BOOTRST
0
选择复位向量
1 ( 未被编程 )
SPIEN
(1)
(2)
Notes:
1.
2.
3.
4.
在 SPI 串行编程模式下 SPIEN 熔丝位不可访问。
CKOPT 熔丝位功能由 CKSEL 位设置决定,详见 P35“ 时钟源 ” 。
BOOTSZ1..0 默认值为最大 Boot 大小,详见 P279Table 113。
如果没有连接 JTAG 接口,应尽可能取消 JTAGEN 熔丝位的编程状态,以消除存在于
JTAG 接口之 TDO 引脚的静态电流。
Table 120. 熔丝位低位字节
熔丝位低位字节
位号
描述
默认值
BODLEVEL
7
BOD 触发电平
1 ( 未编程 )
BODEN
6
BOD 使能
1 ( 未编程,BOD 禁用 )
SUT1
5
选择启动时间
1 ( 未编程 )(1)
SUT0
4
选择启动时间
0 ( 已编程 )(1)
CKSEL3
3
选择时钟源
0 ( 已编程 )(2)
CKSEL2
2
选择时钟源
0 ( 已编程 )(2)
CKSEL1
1
选择时钟源
0 ( 已编程 )(2)
CKSEL0
0
选择时钟源
1 ( 未编程 )(2)
Notes:
1. 对于默认时钟源,SUT1..0 的默认值给出最大的启动时间。详细内容见 P39Table 14。
2. CKSEL3..0的默认设置导致了片内RC振荡器运行于1 MHz。详细内容见 P35Table 6 。
熔丝位的状态不受芯片擦除命令的影响。如果锁定位 1(LB1) 被编程则熔丝位被锁定。在
编程锁定位前先编程熔丝位。
283
2490G–AVR–03/04
锁存熔丝位的数据
芯片进入编程模式时熔丝位的值被锁存。其间熔丝位的改变不会生效,直到器件退出编程
模式。不过这不适用于 EESAVE 熔丝位。它一旦被编程立即起作用。在正常工作模式中
器件上电时熔丝位也被锁存。
标识字节
所有的 Atmel 微控制器都具有一个三字节的标识代码用来区分器件型号。这个代码可以通
过串行和并行模式读取,也可以在芯片被锁定时读取。这三个字节分别存储于三个独立的
地址空间。
ATmega64 标识字节为:
1. 0x000: 0x1E ( 表示由 Atmel 公司生产 )
2. 0x001: 0x96 ( 表示芯片包含 64KBFlash 存储器 )
3. 0x002: 0x02 ( 当 0x001 字节的内容为 0x96 时表示这是 ATmega64 )
标定字节
ATmega64 内部 RC 振荡器的有四个不同的校准值保存于校准字节。这个字节位于标识地
址空间 0x000、 0x0001、 0x0002 及 0x0003 的高位字节,分别标定 1、 2、 4、 8 MHz。
在复位期间, 1 MHz 的标定值被自动写入 OSCCAL 寄存器。若需要其他频率标定值,则
需手动完成,详见 P39“ 振荡器标定寄存器- OSCCAL(1)” 。
并行编程参数,引脚映射及 这部分描述了如何对 ATmega64 的 Flash 程序存储器,EEPROM 数据存储器,存储锁定
位及熔丝位进行并行编程和校验。除非另有说明,脉冲宽度至少为 250 ns。
命令
信号名称
在这一节 ATmega64 的相关引脚以并行编程信号的名称进行引用,如 Figure 138 与 Table
121 所示。表中没有描述的引脚沿用原来的称谓。
XA1/XA0 决定了给 XTAL1 引脚一个正脉冲时所执行的操作。具体编码请见 Table 123。
给 WR 或 OE 输入脉冲时所加载的命令决定了要执行的操作。具体命令请参见 Table
124。
Figure 138. 并行编程
+5V
RDY/BSY
PD1
OE
PD2
WR
PD3
BS1
PD4
XA0
PD5
XA1
PD6
PAGEL
PD7
+12 V
BS2
VCC
+5V
AVCC
PB7 - PB0
DATA
RESET
PA0
XTAL1
GND
284
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 121. 引脚名称映射
编程模式信号的名称
引脚名称
I/O
功能
RDY/BSY
PD1
O
0: 芯片忙于编程 , 1:芯片等待新的命令。
OE
PD2
I
输出使能 ( 低电平有效 ).
WR
PD3
I
写脉冲 ( 低电平有效 ).
BS1
PD4
I
字节选择 1(“0” 选择低位字节 , “1” 选择高位字节 ).
XA0
PD5
I
XTAL 动作位 0
XA1
PD6
I
XTAL 动作位 1
PAGEL
PD7
I
加载程序存储器和 EEPROM 数据页
BS2
PA0
I
字节选择 2(“0” 选择低位字节 , “1” 选择第二个高位
字节 )
PB7 - 0
I/O
DATA
双向数据总线 (OE 为低时输出 )
Table 122. 进入编程模式所需要的引脚数据
引脚
符号
数值
PAGEL
Prog_enable[3]
0
XA1
Prog_enable[2]
0
XA0
Prog_enable[1]
0
BS1
Prog_enable[0]
0
Table 123. XA1 和 XA0 的编码
给 XTAL1 施加脉冲激发的动作
XA1
XA0
0
0
加载 Flash 或 EEPROM 地址 ( 通过 BS1 确定是高位还是低位字节 )
0
1
加载数据 ( 通过 BS1 决定是高位还是低位闪存数据字节 )
1
0
加载命令
1
1
无操作,空闲
285
2490G–AVR–03/04
Table 124. 命令字节编码
命令字节
执行的命令
1000 0000
芯片擦除
0100 0000
写熔丝位
0010 0000
写锁定位
0001 0000
写 Flash
0001 0001
写 EEPROM
0000 1000
读标识字节和校准字节
0000 0100
读熔丝位和锁定位
0000 0010
读 Flash
0000 0011
读 EEPROM
Table 125. 一页包含的字和 Flash 中的页数
Flash 大小
32K 字 (64K 字节 )
页大小
PCWORD
页号
PCPAGE
PCMSB
128 字
PC[6:0]
256
PC[14:7]
14
Table 126. 一页包含的字和 EEPROM 中的页数
286
EEPROM 大小
页大小
PCWORD
页数
PCPAGE
EEAMSB
2K 字节
8 字节
EEA[2:0]
256
EEA[10:3]
10
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
并行编程
进入编程模式
通过下面的算法进入并行编程模式:
1. 在 VCC 及 GND 之间提供 4.5 - 5.5V 的电压
2. 将 RESET 拉低,并至少改变 XTAL1 电平 6 次
3. 将 P285Table 中列出的的 Prog_enable 引脚置为 "0000",并等待至少 100 ns
4. 给 RESET 提供 11.5 - 12.5V 的电压。在向 RESET 提供 +12V 电压后的 100 ns 内,
Prog_enable 引脚的任何行为都会导致芯片无法进入编程模式
如果选择外部晶体或外部 RC,它不可能提供合格的 XTAL1 脉冲。在这种情况下,应采
取如下算法:
1. 设置列于 P285Table 的 Prog_enable 引脚为 “0000”。
2. 在 VCC 与 GND 间提供电压 4.5 - 5.5V 同时在 RESET 上提供 11.5 - 12.5V 电压。
3. 等待 100 ns。
4. 对熔丝位重编程,保证外部时钟源作为系统时钟 (CKSEL3:0 = 0b0000)。如果锁
定位已编程,在改变熔丝前必须执行芯片擦除指令。
5. 通过降低器件功率或置 RESET 引脚为 0b0 来退出编程模式。
6. 用前面讲到的算法进入编程模式。
进行高效编程需要考虑的问题
芯片擦除
在编程过程中,加载的命令及地址保持不变。为了实现高效的编程应考虑以下因素:
• 对多个存储单元进行读或写操作时,命令仅需加载一次
•
当需要写入的数据为 0xFF 时可以跳过,因为这就是执行全片擦除命令后 Flash 及
EEPROM( 除非 EESAVE 熔丝位被编程 ) 的内容。
•
只有在编程或读取 Flash 及 EEPROM 中新的 256 字时才需要用到地址高位字节。在读
标识字节时也需考虑这一点。
芯片擦除操作会擦除 Flash 及 EEPROM(1) 存储器以及锁定位。程序存储器没有擦除结束
之前锁定位不会复位。全片擦除不影响熔丝位。芯片擦除命令必须在编程 Flash 与 / 或
EEPROM 之前完成。
Note:
1. 如果 EESAVE 熔丝位被编程,那么在芯片擦除时 EEPRPOM 不受影响。
加载 " 芯片擦除 ” 命令的过程:
1. 将 XA1、 XA0 置为 "10” 以启动命令加载。
2. 将 BS1 置为 "0”。
3. DATA 赋值为 “1000 0000”。 这是芯片擦除命令。
4. 给 XTAL1 提供一个正脉冲,进行命令加载。
5. 给 WR 提供一个负脉冲,启动芯片擦除。 RDY/BSY 变低。
6. 等待 RDY/BSY 变高,然后才能加载新的命令。
对 Flash 进行编程
Flash 是以页的形式组织起来的,如 P286Table 124 所示。编程 Flash 时,程序数据被锁存
到页缓冲区中。这样一整页的程序数据可以同时得到编程。下面的步骤描述了如何对
Flash 进行编程:
A. 加载 " 写 Flash" 命令:
1. 将 XA1、 XA0 置为 "10",启动命令加载
2. 将 BS1 置 "0”
3. DATA 赋值为 “0001 0000”,这是写 Flash 命令
4. 给 XTAL1 提供一个正脉冲以加载命令
B. 加载地址低位字节:
287
2490G–AVR–03/04
1. 将 XA1、 XA0 置为 "00",启动地址加载
2. 将 BS1 置 "0”,选择低位地址
3. DATA 赋值为地址低位字节 (0x00 - 0xFF)
4. 给 XTAL1 提供一个正脉冲,加载地址低位字节
C. 加载数据低位字节:
1. 将 XA1、 XA0 置为 "01",启动数据加载
2. DATA 赋值为数据低位字节 (0x00 - 0xFF)
3. 给 XTAL1 提供一个正脉冲,加载数据字节
D. 加载数据高位字节:
1. 将 BS1 置为 "1”,选择数据高位字节
2. 将 XA1、 XA0 置为 "01",启动数据加载
3. DATA 赋值为数据高位字节 (0x00 - 0xFF)
4. 给 XTAL1 提供一个正脉冲,进行数据字节加载
E. 锁存数据:
1. 将 BS1 置为 "1”,选择数据高位字节
2. 给 PAGEL 提供一个正脉冲,锁存数据 ( 见 Figure 140 信号波形 )
F. 重复 B 到 E 操作,直到整个缓冲区填满或此页中所有的数据都已加载。
地址信息中的低位用于页内寻址,高位用于 FLASH 页的寻址,详见 P289Figure 139 。如
果页内寻址少于 8 位 ( 页地址 < 256),那么进行页写操作时地址低字节中的高位用于页寻
址。
G. 加载地址高位字节:
1. 将 XA1、 XA0 置为 "00”,启动地址加载操作
2. 将 BS1 置为 "1”,选择高位地址
3. DATA 赋值为地址高位字节 (0x00 - 0xFF)
4. 给 XTAL1 提供一个正脉冲,加载地址高位字节
H. 编程一页数据:
1. 置 BS1 = “0”
2. 给 WR 提供一个负脉冲,对整页数据进行编程, RDY/BSY 变低
3. 等待 RDY/BSY 变高 ( 见 Figure 140 的信号波形 )
I. 重复 B 到 H 的操作,直到整个 Flash 编程结束或者所有的数据都被编程。
J. 结束页编程:
1. 1. 将 XA1、 XA0 置为 "10”,启动命令加载操作
2. DATA 赋值为 "0000 0000",这是不操作指令
3. 给 XTAL1 提供一个正脉冲,加载命令,内部写信号复位
288
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 139. 对以页为组织单位的 Flash 进行寻址 (1)
PCMSB
PROGRAM
COUNTER
PAGEMSB
PCPAGE
PCWORD
PAGE ADDRESS
WITHIN THE FLASH
WORD ADDRESS
WITHIN A PAGE
PROGRAM MEMORY
PAGE
PAGE
PCWORD[PAGEMSB:0]:
00
INSTRUCTION WORD
01
02
PAGEEND
Note:
1. PCPAGE 及 PCWORD 列于 P286Table 124。
Figure 140. Flash 编程波形 (1)
F
A
DATA
$10
B
ADDR. LOW
C
DATA LOW
D
E
B
DATA HIGH
XX
ADDR. LOW
C
DATA LOW
D
E
G
DATA HIGH
XX
ADDR. HIGH
H
XX
XA1
XA0
BS1
XTAL1
WR
RDY/BSY
RESET +12V
OE
PAGEL
BS2
Note:
1. 不用考虑 "XX",各个大写字母对应于前面描述的 Flash 编程阶段。
289
2490G–AVR–03/04
对 EEPROM 进行编程
如 P286Table 125 所示, EEPROM 也以页为单位。编程 EEPROM 时,编程数据锁存于
页缓冲区中。这样可以同时对一页数据进行编程。 EEPROM 数据存储器编程算法如下 (
命令、地址及数据加载的细节请参见 P287“ 对 Flash 进行编程 ” ):
1. A:加载命令 “0001 0001”
2. G:加载地址高位字节 (0x00 - 0xFF)
3. B:加载地址低位字节 (0x00 - 0xFF)
4. C:加载数据 (0x00 - 0xFF)
5. E:锁存数据 ( 给 PAGEL 提供一个正脉冲 )
K:重复步骤 3 到 5,直到整个缓冲区填满
L: 对 EEPROM 页进行编程
1. 将 BS1 置 “0”
2. 给 WR 提供一个负脉冲,开始对 EEPROM 页进行编程, RDY/BSY 变低
3. 等到 RDY/BSY 变高再对下一页进行编程 ( 信号波形见 Figure 141)
Figure 141. EEPROM 编程波形
K
DATA
A
G
B
0x11
ADDR. HIGH
ADDR. LOW
C
E
B
DATA
XX
ADDR. LOW
C
E
DATA
XX
L
XA1
XA0
BS1
XTAL1
WR
RDY/BSY
RESET +12V
OE
PAGEL
BS2
读取 Flash
读 Flash 存储器的过程如下 ( 命令及地址加载细节见 P287“ 对 Flash 进行编程 ” ):
1. A:加载命令 “0000 0010”
2. G:加载地址高位字节 (0x00 - 0xFF)
3. B:加载地址低位字节 (0x00 - 0xFF)
4. 将 OE 置 “0”, BS1 置 “0”,然后从 DATA 读出 Flash 字的低位字节
5. 将 BS1 置 “1”,然后从 DATA 读出 Flash 字的高位字节
6. 将 OE 置 “1”
读取 EEPROM
读存储器的步骤如下 ( 命令及地址加载细节见 P287“ 对 Flash 进行编程 ” ):
1. A:加载命令 “0000 0011”
2. G:加载地址高位字节 (0x00 - 0xFF)
3. B:加载地址低位字节 (0x00 - 0xFF)
290
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
4. 将 OE 置 "0”, BS1 置 "0”,然后从 DATA 读出 EEPROM 数据字节
5. 将 OE 置 ”1”
对熔丝位的低位进行编程
对熔丝低位的编程步骤如下 ( 命令及数据装在细节见 P287“ 对 Flash 进行编程 ” ):
1. A:加载命令 “0100 0000”
2. C:加载数据低字节,若某一位为 "0” 表示需要进行编程,否则需要擦除
3. 置 BS1 为 “0”, BS2 为 “0”。
4. 给 WR 提供一个负脉冲,并等待 RDY/BSY 变高
对熔丝位的高位进行编程
对熔丝高位的编程步骤如下 ( 命令及数据装在细节见 P287“ 对 Flash 进行编程 ” ):
1. A:加载命令 “0100 0000”
2. C:加载数据高字节,若某一位为 "0” 表示需要进行编程,否则需要擦除
3. 将 BS1 置 "1”、 BS2 置 "0”,选择高位数据字节
4. 给 WR 提供一个负脉冲并等待 RDY/BSY 变高
5. 将 BS1 置 "0”,选择低位字节
对扩展熔丝位进行编程
对扩展熔丝位的编程步骤如下 ( 命令及数据装在细节见 P287“ 对 Flash 进行编程 ” ):
1. A:加载命令 “0100 0000”
2. C:加载数据低字节。若某一位为 "0” 表示需要进行编程,否则需要擦除
3. 将 BS1 置 "0”、 BS2 置 "1”,选择扩展数据字节
4. 给 WR 提供一个负脉冲并等待 RDY/BSY 变高
5. 将 BS2 置 "0”,选择低位字节
Figure 142. 熔丝位编程波形
Write Fuse Low byte
DATA
A
C
0x40
DATA
XX
Write Fuse high byte
A
C
0x40
DATA
XX
Write Extended Fuse byte
A
C
0x40
DATA
XX
XA1
XA0
BS1
BS2
XTAL1
WR
RDY/BSY
RESET +12V
OE
PAGEL
对锁定位进行编程
锁定位编程步骤如下 ( 命令及数据装在细节见 P287“ 对 Flash 进行编程 ” ):
1. A:加载命令 “0010 0000”
2. C.:加载数据低字节,位 n 为 "0” 表示此锁定位需要编程。
3. 给 WR 提供一个负脉冲并等待 RDY/BSY 变高
锁定位只能通过芯片擦除命令来清除。
读取熔丝位和锁定位
读取熔丝位及锁定位的步骤如下 ( 命令加载细节见 P287“ 对 Flash 进行编程 ” ):
291
2490G–AVR–03/04
1. A:加载命令 “0000 0100”
2. 将 OE、 BS2 和 BS1 置 "0”,然后从 DATA 读取熔丝低位的状态 ("0” 表示已编程 )
3. 将OE置"0”,BS2和BS1置“1”,然后从DATA读取熔丝高位的状态("0”表示已编程)
4. 将 OE 和 BS1 置 "0”,BS2 置 “1”,然后从 DATA 读取扩展熔丝位的状态 ("0” 表示已编
程)
5. 将 OE 置 "0”,BS2 置 "0”,BS1 置 “1”,然后从 DATA 读取锁定位的状态 ("0” 表示已
编程 )
6. 将 OE 置 “1”
Figure 143. 读操作过程中 BS1、 BS2 与熔丝位及锁定位的对应关系
Fuse Low Byte
0
Extended Fuse Byte
1
0
BS2
1
0
Lock Bits
DATA
BS1
Fuse High Byte
1
BS2
读取标识字节
读取标识字节的算法如下 ( 命令与地址加载参考对 Flash 编程 ):
1. A:加载命令 “0000 1000”
2. B: 加载地址低字节 0x00 - 0x02
3. 将 OE 、 BS1 置 "0”,然后从 DATA 读取标识字节
4. 将 OE 置 "1”
读取标定字节
读取校准字节的算法如下 ( 命令与地址加载参考对 Flash 编程 ):
1. A:加载命令 “0000 1000”
2. B: 加载地址低字节
3. 将 OE 置 "0”, BS1 置 “1”, 然后从 DATA 读取校准字节
4. 将 OE 置 “1”
292
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
并行编程特性
Figure 144. 并行编程时序,包括一些常规的时序要求
t XLWL
t XHXL
XTAL1
t DVXH
t XLDX
Data & Contol
(DATA, XA0/1, BS1, BS2)
t PLBX
t BVPH
PAGEL
t BVWL
t WLBX
t PHPL
t WL
WR
WH
t PLWL
WLRL
RDY/BSY
t WLRH
Figure 145. 并行编程时序,有时序要求的加载序列 (1)
LOAD ADDRESS
(LOW BYTE)
LOAD DATA LOAD DATA
(HIGH BYTE)
LOAD DATA
(LOW BYTE)
t XLPH
t XLXH
LOAD ADDRESS
(LOW BYTE)
t PLXH
XTAL1
BS1
PAGEL
DATA
ADDR0 (Low Byte)
DATA (Low Byte)
DATA (High Byte)
ADDR1 (Low Byte)
XA0
XA1
Note:
1. Figure 144 给出的时序要求 (tDVXH、 tXHXL 及 tXLDX) 也适用于加载操作。
Figure 146. 并行编程时序,有时序要求的读序列 ( 同一页 )(1)
LOAD ADDRESS
(LOW BYTE)
READ DATA
(LOW BYTE)
READ DATA
(HIGH BYTE)
LOAD ADDRESS
(LOW BYTE)
t XLOL
XTAL1
t BHDV
BS1
t OLDV
OE
DATA
t OHDZ
ADDR0 (Low Byte)
DATA (Low Byte)
DATA (High Byte)
ADDR1 (Low Byte)
XA0
XA1
Note:
1. Figure 144 给出的时序要求 ( 即 tDVXH、 tXHXL 及 tXLDX) 也适用于读操作。
293
2490G–AVR–03/04
Table 127. 并行编程参数 VCC = 5V ± 10%
符号
参数
最小
值
VPP
编程使能电压
11.5
IPP
编程使能电流
tDVXH
在 XTAL1 为高之前数据及控制有效
67
ns
tXLXH
从 XTAL1 低到 XTAL1 高
200
ns
tXHXL
XTAL1 为高时的脉宽
150
ns
tXLDX
XTAL1 为低之后数据及控制保持
67
ns
tXLWL
从 XTAL1 低到 WR 低
0
ns
tXLPH
从 XTAL1 低到 PAGEL 高
0
ns
tPLXH
从 PAGEL 低到 XTAL1 高
150
ns
tBVPH
PAGEL 为高之前 BS1 有效
67
ns
tPHPL
PAGEL 为高时的脉宽
150
ns
tPLBX
PAGEL 为低之后 BS1 保持
67
ns
tWLBX
WR 为低之后 BS2/1 保持
67
ns
tPLWL
从 PAGEL 低到 WR 为低
67
ns
tBVWL
BS1 有效至 WR 为低
67
ns
tWLWH
WR 为低时的脉宽
150
ns
tWLRL
从 WR 低到 RDY/BSY 为低
从 WR 低到 RDY/BSY 为高
tWLRH
294
(2)
单位
12.5
V
250
µA
1
µs
3.7
4.5
ms
7.5
9
ms
从 WR 低到 RDY/BSY 为高,芯片擦除操作
tXLOL
从 XTAL1 低到 OE 为低
0
tBVDV
BS1 有效至 DATA 有效
0
tOLDV
tOHDZ
1.
2.
最大
值
0
tWLRH_CE
Notes:
串行下载
(1)
典型
值
ns
250
ns
从 OE 低到 DATA 有效
250
ns
从 OE 低到 DATA 为三态
250
ns
在进行 Flash、 EEPROM、熔丝位及锁定位写操作时 tWLRH 有效。
在执行芯片擦除操作时 tWLRH_CE 有效。
当 RESET 位低电平时,可以通过串行 SPI 总线对 Flash 及 EEPROM 进行编程。串行接
口包括 SCK、 MOSI( 输入 ) 及 MISO( 输出 )。 RESET 为低之后,应在执行编程/擦除
操作之前执行编程允许指令。P295Table 128 列出了 SPI 编程所需引脚的映射。不是所有
的器件都使用 SPI 引脚专用于内部 SPI 接口。注意,在串行载入的说明中,MOSI 与 MISO
分别描述连续数据的输入与输出。在 ATmega64 中,这些引脚映射为 PDI 与 PDO。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
SPI 串行编程引脚映射
尽管 SPI 编程接口重用 SPI I/O 模块,其中还是有一个主要的差别:在 SPI I/O 模块中映
射到 PB2 与 PB3 的 MOSI/MISO 引脚在编程接口中没有使用;而 PE0 与 PE1 作为 SPI
保持模式的数据引脚,具体见 Table 128。
Table 128. SPI 串行编程映射
符号
引脚
I/O
说明
MOSI (PDI)
PE0
I
连续数据输入
MISO (PDO)
PE1
O
连续数据输出
SCK
PB1
I
连续时钟
Figure 147. SPI 串行编程及校验 (1)
+2.7 - 5.5V
VCC
MOSI
PE0
MISO
PE1
SCK
PB1
+2.7 - 5.5V (2)
AVCC
XTAL1
RESET
GND
Notes:
1. 如果芯片由片内振荡器提供时钟,那么就不用在 XTAL1 引脚上连接时钟源。
2. VCC - 0.3 < AVCC < VCC + 0.3,但是 AVCC 必须在 2.7 - 5.5V 范围内。
编程 EEPROM 时, MCU 在自定时的编程操作中会插入一个自动擦除周期,从而无需执
行芯片擦除命令。芯片擦除操作将程序存储器及 EEPROM 的内容都擦除为 0xFF。
时钟通过 CKSEL 熔丝位确定。串行时钟 (SCK) 的最小低电平时间和最小高电平时间要满
足如下要求:
低:> fck < 12 MHz 时为 2 个 CPU 时钟周期,fck >= 12 MHz 时为 3 个 CPU 时钟周期
高:> fck < 12 MHz 时为 2 个 CPU 时钟周期,fck >= 12 MHz 时为 3 个 CPU 时钟周期
SPI 串行编程算法
向 ATmega64 串行写入数据时,数据在 SCK 的上升沿得以锁存。
从 ATmega64 读取数据时,数据在 SCK 的下降沿输出。时序细节见 Figure 148 。
在串行编程模式下对 ATmega64 进行编程及校验时,应遵循以下的步骤:
1. 上电顺序:
在 RESET 及 SCK 为 "0” 时,向 VCC 及 GND 供电。在一些系统中,编程器不能
保证在上电时 SCK 保持为低。在这种情况下, SCK 拉低之后应在 RESET 加一
正脉冲,而且这个脉冲至少要维持 2 个 CPU 时钟周期。
或者也可在上电复位时 PEN 为低且将 SCK 置为 “0”,代替 RESET 信号功能。在
这种情况下,上电复位时的 PEN 值最重要。如果程序员不能保证上电过程中
SCK 为低,则不能使用这种方法。使用此方法时,器件必须掉电,以便开始正常
操作。
2. 上电之后等待至少 20 ms,然后向 MOSI 引脚输入串行编程使能指令以使能串行编
程。
295
2490G–AVR–03/04
3. 通信不同步将造成串行编程指令不工作。同步之后,在发送编程使能指令的第三
个字节时,第二个字节的内容 (0x53) 将被反馈回来。不论反馈的内容正确与否,
指令的 4 个字节必须全部传输。如果 0x53 未被反馈,则需要向 RESET 提供一
个正脉冲以开始新的编程使能指令。
4. Flash 的编程以一次一页的方式进行。 在执行加载程序存储页指令时,通过 7 LSB
的地址信息,数据以字节为单位加载到存储页。为保证加载的正确性,应先向给
定地址传送数据低字节,之后是高字节。程序存储页通过地址的高 9 位以及写程
序存储器页指令获得数据。如果不使用查询的方式,那么在操作下一页数据之前
应等待至少 tWD_FLASH 的时间 ( 见 Table 129)。在 Flash 写操作完成之前访问串行
编程接口会导致编程错误。
5. 提供了地址及数据信息之后,适合的写指令将以字节为单位对 EEPROM 编程。
EEPROM 存储单元总是在写入新数据之前自动擦除。如果不使用查询的方式,那
么在操作下一页数据之前应等待至少 tWD_EEPROM 的时间 ( 见 Table 129)。
6. 可通过读指令来校验任何一个存储单元的内容。数据从串行输出口 MISO 输出。
7. 编程结束后可以将 RESET 拉高开始正常操作。
8. 下电序列 ( 如果需要 ):
将 RESET 置 “1”。
切断 VCC。
Note:
Flash 的数据轮询
296
若在写操作(FLASH, EEPROM, 锁存位 , 熔丝位 ) 完成前轮询( 读出) 其他命令,可能造成错
误。
当 Flash 正处于某一页的编程状态时,读取此页中的内容将得到 0xFF。编程结束后,被
编程的数据即可以正确读出。通过这种方法可以确定何时可以写下一页。由于整个页是同
时编程的,这一页中的任何一个地址都可以用来查询。 Flash 数据查询不适用于数据
0xFF。因此,在编程 0xFF 时,用户至少要等待 tWD_FLASH 才能进行下一页的编程。由于全
片擦除将所有的单元擦为 0xFF,所以编程数据为 0xFF 时可以跳过这个操作。 tWD_FLASH
的值见 Table 129。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
EEPROM 的数据轮询
当 EEPROM 正在处理一个字节的编程操作时,读取此地址将返回 0xFF。编程结束后,
被编程的数据即可以正确读出。这一方法可用来判断何时可以写下一个字节。数据查询对
数据 0xFF 无效。但用户应该考虑到, 全片擦除将所有的单元擦为 0xFF,所以编程数据
为 0xFF 时可以跳过这个操作。不过这不适用于全片擦除时 EEPROM 内容被保留的情况。
用 户若 在 此 时编 程 0xFF,在 进 行 下一 字 节 编程 之 前 至少 等 待 tWD_EEPROM 的 时 间。
tWD_EEPROM 的值见 Table 129。
Table 129. 写下一个 Flash 或 EEPROM 单元之前的最小等待时间
符号
最小等待时间
tWD_FUSE
4.5 ms
tWD_FLASH(1)
4.5 ms
tWD_EEPROM
9.0 ms
tWD_ERASE
9.0 ms
Note:
1. Flash 写入:每页
Figure 148. SPI 串行编程波形图
SERIAL DATA INPUT
(MOSI)
MSB
LSB
SERIAL DATA OUTPUT
(MISO)
MSB
LSB
SERIAL CLOCK INPUT
(SCK)
SAMPLE
297
2490G–AVR–03/04
Table 130. SPI 串行编程指令集
指令格式
指令
字节 1
字节 2
字节 3
字节 4
编程使能
1010 1100
0101 0011
xxxx xxxx
xxxx xxxx
RESET 拉低后使能串行编程
芯片擦除
1010 1100
100x xxxx
xxxx xxxx
xxxx xxxx
擦除 EEPROM 及 Flash
读程序存储器
0010 H000
xaaa aaaa
bbbb bbbb
oooo oooo
从字地址为 a:b 的程序存储器读取
H( 高或低字节 ) 数据的 o
加载程序存储器页
0100 H000
xxxx xxxx
xbbb bbbb
iiii iiii
向字地址为 b 的程序存储页 H( 高或
低字节 ) 写入数据 i。应先写低字节
再写高字节
写程序存储器页
0100 1100
xaaa aaaa
bxxx xxxx
xxxx xxxx
在地址 a:b 加载程序存储页
读 EEPROM 存储器
1010 0000
xxxx xaaa
bbbb bbbb
oooo oooo
从 EEPROM 的地址 a:b 处读出数
据o
写 EEPROM 存储器
1100 0000
xxxx xaaa
bbbb bbbb
iiii iiii
向 EEPROM 地址 a:b 处中写入数
据i
读锁定位
0101 1000
0000 0000
xxxx xxxx
xxoo oooo
读锁定位。 ”0” 为已编程, "1” 为未
编程。细节见 P281Table 116
写锁定位
1010 1100
111x xxxx
xxxx xxxx
11ii iiii
写锁定位。写 “0” 表示编程锁定位。
细节见 P281Table 116
读标识字节
0011 0000
xxxx xxxx
xxxx xxbb
oooo oooo
从地址 b 读取标识字节 o.
写熔丝位
1010 1100
1010 0000
xxxx xxxx
iiii iiii
“0” 表示已编程, “1” 表示未编程。
见 P283Table 120
写高熔丝位
1010 1100
1010 1000
xxxx xxxx
iiii iiii
“0” 表示已编程, “1” 表示未编程。
见 P283Table 119
写扩展熔丝位
1010 1100
1010 0100
xxxx xxxx
xxxx xxii
“0” 表示已编程, “1” 表示未编程。
见 P283Table 120
读熔丝位
0101 0000
0000 0000
xxxx xxxx
oooo oooo
读熔丝位。 “0” 表示已编程, “1” 表
示未编程。细节见 P283Table 120
读扩展熔丝位
0101 0000
0000 1000
xxxx xxxx
oooo oooo
读扩展熔丝位。 “0” 表示已编程,
“1” 表示未编程。细节见 P283Table
120
0101 1000
0000 1000
xxxx xxxx
oooo oooo
读熔丝高位。 “0” 表示已编程, “1”
表示未编程。细节见 P283Table
119
0011 1000
00xx xxxx
0000 00bb
oooo oooo
从地址 b. 读校准字节 o
读高熔丝位
读校准字节
Note:
a = 地址高位,b = 地址低位, H =0 - 低字节, 1 - 高字节, o = 数据输出,i = 数据输入,x = 任意值
SPI 串行编程特性
298
操作
对 SPI 模块特性,请参见 P318“SPI 时序特性 ” 。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
通过 JTAG 接口进行编程
通过 JTAG 接口进行编程需要控制 4 个 JTAG 专用引脚 :TCK、TMS、TDI 及 TDO。reset
及时钟引脚不用控制。
使用 JTAG 接口之前首先要编程 JTAGEN 熔丝位。芯片出厂时这个熔丝位缺省为编程状
态。此外,MCUCSR 寄存器的 JTD 位必须清零。如果 JTD 已被置 1,则可以将外部 reset
强制拉低。经过两个时钟周期之后 JTD 位就清零了。 JTAG 引脚即可用于编程功能。因
此,JTAG 引脚除了可以用作通用 I/O 之外还可以用于 ISP 功能。但要注意,当 JTAG 用
于边界扫描或片内调试时,不可以使用这个技术。在这种情况下,JTAG 引脚只能用作上
述用途。
在本手册定义中, LSB 是第一个移入 / 移出移位寄存器的位。
与编程相关的 JTAG 指令
指令寄存器为 4 位,可支持 16 种指令。用于编程的 JTAG 指令在下面列出。
每一条指令的执行代码 OPCODE 都在指令名后以 16 进制形式列出。文字则描述了每条
指令中 TDI 和 TDO 之间以哪个被数据寄存器作为数据通路。
TAP控制器的Run-Test/Idle状态用来产生内部时钟。它也可用作JTAG序列之间的空闲状
态。改变指令字的状态机序列见 Figure 149。
299
2490G–AVR–03/04
Figure 149. 改变指令字的状态机序列
1
Test-Logic-Reset
0
0
Run-Test/Idle
1
Select-DR Scan
1
Select-IR Scan
0
1
0
1
Capture-DR
Capture-IR
0
0
Shift-DR
Shift-IR
0
1
Exit1-DR
0
Pause-DR
0
0
Pause-IR
1
1
0
Exit2-DR
Exit2-IR
1
1
Update-DR
AVR_RESET (0xC)
1
Exit1-IR
0
1
0
1
1
0
1
Update-IR
0
1
0
AVR_RESET为AVR特有的JTAG指令,用于使AVR进入复位模式或退出复位模式。这条
指令不能进行 TAP 的重置。字长只有 1 位的复位寄存器被用作数据寄存器。一旦复位链
中有一个逻辑 1,复位状态立刻被激活。这条链的输出不锁存。
活动状态是:
•
300
Shift-DR:复位寄存器通过输入的 TCK 时钟进行移位。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
PROG_ENABLE (0x4)
PROG_COMMANDS (0x5)
PROG_PAGELOAD (0x6)
PROG_ENABLE是AVR专用的JTAG指令,用来使能JTAG编程。16位的编程使能寄存器
被选作数据寄存器。活动状态为:
•
Shift-DR:编程使能标志被移入数据寄存器。
•
Update-DR:编程使能标志与正确的数值进行比较,如果标志有效即进入编程模式。
AVR 专用的 JTAG 指令。用于通过 JTAG 接口输入编程命令。15 位的编程命令寄存器被用
作数据寄存器。活动状态有:
•
Capture-DR:上一条指令的结果加载到数据寄存器。
•
Shift-DR:数据寄存器的内容通过输入的 TCK 时钟进行移位,将上一条指令的结果移
出数据寄存器,并移入新的命令。
•
Update-DR:编程命令已应用到 Flash 输入。
•
Run-Test/Idle:产生一个时钟来执行加载的命令 ( 不总是需要,见 P304Table 131)。
AVR专用的JTAG指令。其功能是通过JTAG接口直接将数据加载到Flash数据页。1024位
的数据字节寄存器被用作数据寄存器。这是长度等于一页 Flash 的虚拟扫描链。内部移位
寄存器为 8 位。与大多数 JTAG 指令不同, Update-DR 状态不是用来从移位寄存器中传
送数据。在 Shift-DR 状态中,通过内部状态工具,数据自动以字节为单位传入 Flash 页
缓冲器,活动状态为:
•
Shift-DR:Flash 数据字节寄存器的内容被通过输入的 TCK 时钟从 TDI 中移入 , 每次载
入 1 字节。
Note:
PROG_PAGEREAD (0x7)
JTAG 的PROG_PAGELOAD 指令只有当 AVR 器件是JTAG扫描链的第一个器件时才能使
用。如果器件不满足这一条件,则必须使用字节法则编程算法。
AVR专用的JTAG指令。其功能是通过JTAG接口读取Flash的内容。1032位虚拟 Flash 页
读寄存器作为数据寄存器。这是长度等于一页 Flash 加 8 的虚拟扫描链。内部移位寄存器
为 8 位。与大多数 JTAG 指令不同,Capture-DR 状态不是用来传送数据到移位寄存器 。
在 Shift-DR 状态中,通过内部状态工具,数据自动以字节为单位从 Flash 页缓冲器传出,
活动状态为:
•
Shift-DR:Flash 数据每次自动读 1 字节,且通过 TCK 时钟从 TDO 中移出。TDI 输入忽
略。
Note:
JTAG 的PROG_PAGEREAD 指令只有当 AVR器件是JTAG扫描链的第一个器件时才能使
用。如果器件不满足这一条件,则必须使用字节法则编程算法。
301
2490G–AVR–03/04
数据寄存器
复位寄存器
T 数据寄存器由 JTAG 指令寄存器选取,如 P299“ 与编程相关的 JTAG 指令 ” 所述。与编程
操作相关的数据寄存器为:
•
复位寄存器
•
编程使能寄存器
•
编程命令寄存器
•
虚拟 Flash 页载入寄存器
•
虚拟 Flash 页读出寄存器
复位寄存器是一个测试数据寄存器,用来在编程期间复位芯片。进入编程模式之前首先要
复位器件。
复位寄存器的值大于 0 相当于将外部复位引脚拉低。只要复位寄存器的值大于 0 芯片就处
于复位状态。根据时钟项熔丝位的设置,在释放复位寄存器之后,设备仍保持复位状态直
到复位定时时间溢出 ( 见 P35“ 时钟源 ” ) 。从数据寄存器输出的数据不锁存,因此复位会
立即发生,如 P248Figure 126 。
编程使能寄存器
编程使能寄存器是一个 16 位的寄存器。这个寄存器的内容将与编程使能信号 ( 二进制
1010_0011_0111_0000) 进行比较。如果寄存器的内容与编程使能信号相同,就可以通过
JTAG 进行编程。此寄存器在上电复位时复位,并且在退出编程模式时也应将它复位。
Figure 150. 编程使能寄存器
TDI
D
A
T
A
$A370
=
D
Q
Programming Enable
ClockDR & PROG_ENABLE
TDO
302
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
编程命令寄存器
编程命令寄存器是一个 15 位的寄存器。这个寄存器用来串行地移入编程命令,串行地移
出上一个命令的执行结果。 JTAG 编程指令集见 Table 131。编程命令移入的状态序列请
参见 Figure 152。
Figure 151. 编程命令寄存器
TDI
S
T
R
O
B
E
S
A
D
D
R
E
S
S
/
D
A
T
A
Flash
EEPROM
Fuses
Lock Bits
TDO
303
2490G–AVR–03/04
Table 131. JTAG 编程指令集
a = 高位地址 , b = 低位地址 , H = 0 - 高字节 , 1 - 低字节 , o = 数据输出 , i = 数据输入 , x = 任意值
指令
TDI 序列
TDO 序列
1a. 芯片擦除
0100011_10000000
0110001_10000000
0110011_10000000
0110011_10000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
1b. 芯片擦除结束检测
0110011_10000000
xxxxxox_xxxxxxxx
2a. 进入 Flash 写操作
0100011_00010000
xxxxxxx_xxxxxxxx
2b. 加载高位地址
0000111_aaaaaaaa
xxxxxxx_xxxxxxxx
2c. 加载低位地址
0000011_bbbbbbbb
xxxxxxx_xxxxxxxx
2d. 加载数据低字节
0010011_iiiiiiii
xxxxxxx_xxxxxxxx
2e. 加载数据高字节
0010111_iiiiiiii
xxxxxxx_xxxxxxxx
2f. 锁存数据
0110111_00000000
1110111_00000000
0110111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
(1)
2g. 写 Flash 页
0110111_00000000
0110101_00000000
0110111_00000000
0110111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
(1)
2h. 检测页写是否结束
0110111_00000000
xxxxxox_xxxxxxxx
(2)
3a. 进入 Flash 读操作
0100011_00000010
xxxxxxx_xxxxxxxx
3b. 加载高位地址
0000111_aaaaaaaa
xxxxxxx_xxxxxxxx
3c. 加载低位地址
0000011_bbbbbbbb
xxxxxxx_xxxxxxxx
3d. 读数据低、高字节
0110010_00000000
0110110_00000000
0110111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_oooooooo
xxxxxxx_oooooooo
4a. 进入 EEPROM 写操作
0100011_00010001
xxxxxxx_xxxxxxxx
4b. 加载高位地址
0000111_aaaaaaaa
xxxxxxx_xxxxxxxx
4c. 加载低位地址
0000011_bbbbbbbb
xxxxxxx_xxxxxxxx
4d. 加载数据字节
0010011_iiiiiiii
xxxxxxx_xxxxxxxx
4e. 数据锁存
0110111_00000000
1110111_00000000
0110111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
(1)
4f. 写 EEPROM 页
0110011_00000000
0110001_00000000
0110011_00000000
0110011_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
(1)
4g. 检测页写是否结束
0110011_00000000
xxxxxox_xxxxxxxx
(2)
5a. 进入 EEPROM 读操作
0100011_00000011
xxxxxxx_xxxxxxxx
5b. 加载高位地址
0000111_aaaaaaaa
xxxxxxx_xxxxxxxx
5c. 加载低位地址
0000011_bbbbbbbb
xxxxxxx_xxxxxxxx
304
注意
(2)
(9)
(9)
low byte
high byte
(9)
(9)
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 131. JTAG 编程指令集
a = 高位地址 , b = 低位地址 , H = 0 - 高字节 , 1 - 低字节 , o = 数据输出 , i = 数据输入 , x = 任意值
指令
TDI 序列
TDO 序列
5d. 读数据字节
0110011_bbbbbbbb
0110010_00000000
0110011_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_oooooooo
6a. 进入写熔丝位操作
0100011_01000000
xxxxxxx_xxxxxxxx
6b. 加载数据低字节
0010011_iiiiiiii
xxxxxxx_xxxxxxxx
(3)
6c. 写扩展熔丝位字节
0111011_00000000
0111001_00000000
0111011_00000000
0111011_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
(1)
6d. 检测写熔丝位是否结束
0111011_00000000
xxxxxox_xxxxxxxx
(2)
6e. 加载数据低字节
0010011_iiiiiiii
xxxxxxx_xxxxxxxx
(3)
0110111_00000000
0110101_00000000
0110111_00000000
0110111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
(1)
6g. 检测写熔丝位是否结束
0110111_00000000
xxxxxox_xxxxxxxx
(2)
6h. 加载数据低位字节
0010011_iiiiiiii
xxxxxxx_xxxxxxxx
(3)
6i. 写熔丝位低位字节
0110011_00000000
0110001_00000000
0110011_00000000
0110011_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
(1)
6j. 检测熔丝位写完
0110011_00000000
xxxxxox_xxxxxxxx
(2)
7a. 进入写锁定位操作
0100011_00100000
xxxxxxx_xxxxxxxx
7b. 加载数据字节 (9)
0010011_11iiiiii
xxxxxxx_xxxxxxxx
(4)
7c. 写锁定位
0110011_00000000
0110001_00000000
0110011_00000000
0110011_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
xxxxxxx_xxxxxxxx
(1)
7d. 检测写锁定位是否结束
0110011_00000000
xxxxxox_xxxxxxxx
(2)
8a. 进入熔丝位 / 锁定位读操作
0100011_00000100
xxxxxxx_xxxxxxxx
8b. 读扩展熔丝位字节
0111010_00000000
0111111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_oooooooo
8c. 读熔丝位高字节 (7)
0111110_00000000
0111111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_oooooooo
8d. 读熔丝位低字节 (8)
0110010_00000000
0110011_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_oooooooo
8e. 读锁定位 (9)
0110110_00000000
0110111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_xxoooooo
(6)
(7)
6f. 写熔丝位高字节
(8)
(6)
注意
(5)
305
2490G–AVR–03/04
Table 131. JTAG 编程指令集
a = 高位地址 , b = 低位地址 , H = 0 - 高字节 , 1 - 低字节 , o = 数据输出 , i = 数据输入 , x = 任意值
指令
TDI 序列
TDO 序列
注意
8f. 读熔丝位及锁定位
0111010_00000000
0111110_00000000
0110010_00000000
0110110_00000000
0110111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_oooooooo
xxxxxxx_oooooooo
xxxxxxx_oooooooo
xxxxxxx_oooooooo
(5)
Fuse Ext. byte
Fuse High byte
Fuse Low byte
Lock bits
9a. 进入标识字节读操作
0100011_00001000
xxxxxxx_xxxxxxxx
9b. 加载地址字节
0000011_bbbbbbbb
xxxxxxx_xxxxxxxx
9c. 读标识字节
0110010_00000000
0110011_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_oooooooo
10a. 进入校验字节读操作
0100011_00001000
xxxxxxx_xxxxxxxx
10b. 加载地址字节
0000011_bbbbbbbb
xxxxxxx_xxxxxxxx
10c. 读校验字节
0110110_00000000
0110111_00000000
xxxxxxx_xxxxxxxx
xxxxxxx_oooooooo
Notes:
306
1. 如果在前一个命令序列 ( 正常情况 ) 中已正确设置了 7 个 MSB,那么就不需要这个命令序列。
2. 重复到 o = “1”。
3. 相应的熔丝位 “0” = 编程 “1” = 不编程。
4. 相应的锁定位 “0” = 编程 “1” = 不编程。
5. “0” = 编程 “1” = 不编程。
6. 对应的扩展熔丝位字节的位映射列于 P282Table 118。
7. 对应的熔丝位高字节的位映射列于 P283Table 119。
8. 对应的熔丝位低字节的位映射列于 P283Table 120。
9. 对应的锁定位字节的位映射列于 P281Table 116。
10. 忽略超过 PCMSB 及 EEAMSB (Table 124 及 Table 125) 的地址。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 152. 改变 / 读取数据字的状态机序列
1
Test-Logic-Reset
0
0
Run-Test/Idle
1
Select-DR Scan
1
Select-IR Scan
0
1
0
1
Capture-DR
Capture-IR
0
0
Shift-DR
Shift-IR
0
1
Exit1-DR
1
Exit1-IR
0
0
Pause-DR
0
0
Pause-IR
1
1
0
Exit2-DR
Exit2-IR
1
1
Update-DR
1
0
1
1
0
1
Update-IR
0
1
0
307
2490G–AVR–03/04
虚拟 Flash 页面加载寄存器
虚拟 Flash 页加载寄存器是长度等于一页 Flash 的虚拟扫描链。内部移位寄存器为 8 位,
数据自动以字节为单位传入 Flash 页缓冲器。在页中移入所有指令字,由页内第一条指令
的 LSB 开始,到最后一条指令的 MSB 结束。这为在执行页写操作前加载整个 Flash 页缓
冲器提供了一条有效的措施。
Figure 153. 虚拟 Flash 页加载寄存器
STROBES
State
Machine
ADDRESS
Flash
EEPROM
Fuses
Lock Bits
TDI
D
A
T
A
TDO
虚拟 Flash 页面读取寄存器
虚拟 Flash 页读取寄存器是长度等于一页 Flash 加 8 的虚拟扫描链。内部移位寄存器为 8
位,数据自动以字节为单位从 Flash 数据页传出。第一个 8 周期用来传送内部移位寄存器
的第一个字节,且该字节应被忽略。在这一初始化后,数据移出由页内第一条指令的 LSB
开始,到最后一条指令的 MSB 结束。这为读取整个 Flash 页校验编程提供了一条有效的
措施。
Figure 154. 虚拟 Flash 页读取寄存器
STROBES
State
Machine
ADDRESS
TDI
Flash
EEPROM
Fuses
Lock Bits
D
A
T
A
TDO
编程算法
308
所有类似 “1a”, “1b” 这样的参考请参见 Table 131。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
进入编程模式
1. 进入 JTAG 指令 AVR_RESET,并把 1 移入 Reset 寄存器。
2. 进入 PROG_ENABLE 指令,并把 1010_0011_0111_0000 送入编程使能寄存器。
退出编程模式
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 通过无操作指令 11a 来禁止所有编程指令。
3. 进入 PROG_ENABLE 指令,并将 0000_0000_0000_0000 送入编程使能寄存器。
4. 进入 JTAG 指令 AVR_RESET,并把 0 送入 Reset 寄存器。
执行芯片擦除操作
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 1a 进行芯片擦除。
3. 使用1b指令检查芯片擦除是否完成,或者等待tWLRH_CE(见Table 1 on page 296)。
309
2490G–AVR–03/04
对 Flash 进行编程
在对 Flash 编程前,必须进行芯片擦除,见 P309“ 执行芯片擦除操作 ” 。
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 2a 启动 Flash 写操作。
3. 使用编程指令 2b 加载地址高字节。
4. 使用编程指令 2c 加载地址低字节。
5. 使用编程指令 2d、 2e 及 2f 加载数据。
6. 对这一页的所有程序字重复操作 4 和操作 5。
7. 使用编程指令 2g 进行页写操作。
8. 使用编程指令2h检查Flash编程是否结束,或等待tWLRH(见Table 1 on page 296)。
9. 重复操作 3 到 7,直到所有的数据都被编程。
可以通过使用 PROG_PAGELOAD 指令来得到更高的数据传输率:
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 通过使用编程指令 2a 启动 Flash 写操作。
3. 使用编程指令 2b及 2c加载页地址。PCWORD( 见 P286Table 124)用于页内寻址,
它必须为 0。
4. 进入 JTAG 指令 PROG_PAGELOAD。
5. 一个字节一个字节地将页内的程序字加载到整个页,由第一条指令的 LSB 开始,
结束于最后一条指令的 MSB。
6. 进入 JTAG 指令 PROG_COMMANDS。
7. 使用编程指令 2g 执行页写操作。
8. 使用编程指令 2h 检查 Flash 写操作是否完成,或等待 tWLRH( 见 Table 1 on page
296)。
9. 重复步骤 3 到 8 ,直到所有的数据都被编程。
310
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
读取 Flash
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 3a 启动 Flash 读操作。
3. 使用编程指令 3b 及 3c 加载地址。
4. 使用编程指令 3d 读数据。
5. 重复操作 3 和 4,直到所有数据都被读出。
通过使用 PROG_PAGEREAD 指令可以更高效地传输数据:
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 3a 启动 Flash 读操作。
3. 使用编程指令 3b 及 3c 来加载页地址。PCWORD( 见 P286Table 124) 用于页内寻
址,必须为 0。
4. 进入 JTAG 指令 PROG_PAGEREAD。
5. 通过将一页之中的所有程序字移出来读取一整页,由第一条指令的 LSB 开始,由
终止于最后一条指令的 MSB。第一个移出的字节要忽略。
6. 使用 JTAG 指令 PROG_COMMANDS。
7. 重复步骤 3 到 6,直到所有数据都被读出。
对 EEPROM 进行编程
在对 EEPROM 编程前,必须进行芯片擦除,见 P309“ 执行芯片擦除操作 ” 。
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 4a 启动 EEPROM 写操作。
3. 使用编程指令 4b 来加载地址高字节。
4. 使用编程指令 4c 来加载地址低字节。
5. 使用 4d 及 4e 加载数据。
6. 对页内所有数据字节执行操作 4 和 5。
7. 使用编程指令 4f 写数据。
8. 使用编程指令 4g 检查EEPROM写操作是否已经完成,或等待tWLRH(见 Table 1 on
page 296)。
9. 重复步骤 3 到 8,直到所有的数据都被编程。
编程 EEPROM 时不能使用 PROG_PAGELOAD 指令。
读取 EEPROM
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 5a 启动 EEPROM 读操作。
3. 使用编程指令 5b 及 5c 加载地址。
4. 使用编程指令 5d 读数据。
5. 重复操作 3 和 4,直到所有数据都被读出。
注意,读 EEPROM 时不能使用 PROG_PAGEREAD 指令。
311
2490G–AVR–03/04
对熔丝位进行编程
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 6a 启动熔丝位写操作。
3. 使用编程指令 6b 加载数据高字节。位值为 0 表示相应熔丝位需要编程,否则不编
程。
4. 使用编程指令 6c 写熔丝位高字节。
5. 使用编程指令 6d 检查熔丝位写操作是否完成,或等待 tWLRH( 见 Table 1 on page
296)。
6. 使用编程指令 6e 加载数据字节,写 0 表示熔丝位编程,写 1 表示未编程。
7. 使用编程指令 6f 写熔丝位高字节。
8. 使用编程指令 6g 检查熔丝位写操作是否完成,或等待 tWLRH( 见 Table 1 on page
296)。
9. 使用编程指令 6h 加载数据字节,写 0 表示熔丝位编程,写 1 表示未编程。
10. 使用编程指令 6i 写熔丝位低字节
11. 使用编程指令 6j 检查熔丝位写操作是否完成,或等待 tWLRH( 见 Table 1 on page
296)。
对锁定位进行编程
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 7a 进入锁定位写操作。
3. 使用编程指令 7b 进行数据加载。位值为 0 表示相应熔丝位需要编程,否则不编程。
4. 使用编程指令 7c 写锁定位。
5. 使用编程指令 7d 检验锁定位写操作是否完成,或等待 tWLRH( 见 Table 1 on page
296)。
读取熔丝位和锁定位
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用编程指令 8a 进入熔丝位 / 锁定位读操作。
3. 使用编程指令 8f 来读取所有熔丝位及锁定位。
使用编程指令 8b 来读取扩展熔丝位字节。
使用编程指令 8c 来读取熔丝位高字节。
使用编程指令 8d 来读取熔丝位低字节。
使用编程指令 8e 读取锁定位。
读取标识字节
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用指令 9a 启动标识字节读操作。
3. 使用编程指令 9b 加载地址 0x00。
4. 使用编程指令 9c 读第一个标识字节。
5. 在地址 0x01 及 0x02 处重复操作 3 和 4,分别读第二及第三个标识字节。
读取标定字节
1. 进入 JTAG 指令 PROG_COMMANDS。
2. 使用 10a 指令启动检验字节读操作。
3. 使用编程指令 10b 加载地址 0x00。
4. 使用编程指令 10c 读取校验字节。
312
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
电气特性
绝对极限值 *
工作温度 ........................................................ -55°C ~ +125°C
*NOTICE:
存储温度 ........................................................-65°C ~ +150°C
超出列于此处的绝对极限值可能造成器件的永久
损坏。长期工作于绝对极限值之下可能影响器件
的可靠性。
引脚上的电压,除了 RESET
相对于地 ..................................................... -1.0V ~ VCC+0.5V
RESET 引脚上的电压,相对于地 ................... -1.0V ~ +13.0V
最大工作电压 .................................................................... 6.0V
每个 I/O 引脚上的 DC 电流 ......................................... 40.0 mA
DC 电流:VCC 和 GND 引脚之间 ............................. 200.0 mA
直流特性
TA = -40°C ~ 85°C, VCC = 2.7V ~ 5.5V ( 除非另外说明 )
符号
参数
条件
VIL
输入低电压
除了 XTAL1 和 RESET 引
脚
VIL1
输入低电压
XTAL1 引脚,外部时钟
VIL2
输入低电压
RESET 引脚
VIH
输入高电压
除了 XTAL1 和 RESET 引
脚
VIH1
输入高电压
VIH2
输入高电压
VOL
输出低电压
( 端口 A,B,C,D, E, F, G)
IOL = 20 mA, VCC = 5V
IOL = 10 mA, VCC = 3V
VOH
输出高电压 (4)
( 端口 A,B,C,D)
IOH = -20 mA, VCC = 5V
IOH = -10 mA, VCC = 3V
IIL
输入漏电流
I/O 引脚
Vcc = 5.5V, 引脚为低电平
( 绝对值 )
8.0
µA
IIH
输入漏电流
I/O 引脚
Vcc = 5.5V, 引脚为高电平
( 绝对值 )
8.0
µA
RRST
Reset 引脚上拉电阻
30
100
kΩ
RPEN
PEN 引脚上拉电阻
25
100
kΩ
RPU
I/O 引脚上拉电阻
20
100
kΩ
(3)
最小值
典型值
最大值
单位
-0.5
0.2 VCC(1)
V
-0.5
0.1 VCC(1)
V
-0.5
(1)
V
0.6 VCC(2)
VCC + 0.5
V
XTAL1 引脚,外部时钟
0.7 VCC(2)
VCC + 0.5
V
RESET 引脚
0.85 VCC(2)
VCC + 0.5
V
0.7
0.5
V
V
0.2 VCC
4.0
2.2
V
V
313
2490G–AVR–03/04
直流特性
TA = -40°C ~ 85°C, VCC = 2.7V ~ 5.5V ( 除非另外说明 )
符号
参数
工作电流
ICC
掉电模式 (5)
条件
最大值
单位
4 MHz, VCC = 3V
(ATmega64L)
5
mA
8 MHz, VCC = 5V
(ATmega64)
20
mA
空闲,4 MHz, VCC = 3V
(ATmega64L)
2
mA
空闲, 8 MHz, VCC = 5V
(ATmega64)
12
mA
< 25
40
µA
WDT 禁止,VCC = 3V
< 10
25
µA
40
mV
50
nA
模拟比较器
输入偏置电压
VCC = 5V
Vin = VCC/2
IACLK
模拟比较器
输入泄漏电流
VCC = 5V
Vin = VCC/2
314
典型值
WDT 使能,VCC = 3V
VACIO
Notes:
最小值
-50
1. “ 最大值 ” 表示保证引脚读取数值为低时的最高值。
2. “ 最小值 ” 表示保证引脚读取数值为高时的最低值。
3. 虽然在稳定状态条件(非瞬态)下每个I/O端口都可以吸收比测试条件下更多的电流(20 mA,VCC = 5V 以及10 mA,VCC = 3V) ,
但是需要遵循以下要求:
TQFP 与 MLF 封装:
1] 所有端口的 IOL 总和不能超过 400 mA。
2] 端口 A0 - A7, G2, C3 - C7 的 IOL 总和不能超过 300 mA。
3] 端口 C0 - C2, G0 - G1, D0 - D7, XTAL2 的 IOL 总和不能超过 150 mA。
4] 端口 B0 - B7, G3 - G4, E0 - E7 的 IOL 总和不能超过 150 mA。
5] 端口 F0 - F7 的 IOL 总和不能超过 200 mA。
如果 IOL 超出了测试条件, VOL 可能超过指标。不保证引脚可以吸收比列于此处的测试条件更大的电流。
4. 虽然在稳定状态条件(非瞬态)下每个I/O端口都可以输出比测试条件下更多的电流(20 mA,VCC = 5V 以及10 mA,VCC = 3V) ,
但是需要遵循以下要求:
TQFP 与 MLF 封装:
1] 所有端口的 IOH 总和不能超过 400 mA。
2] 端口 A0 - A7, G2, C3 - C7 的 IOL 总和不能超过 300 mA。
3] 端口 C0 - C2, G0 - G1, D0 - D7, XTAL2 的 IOL 总和不能超过 150 mA。
4] 端口 B0 - B7, G3 - G4, E0 - E7 的 IOL 总和不能超过 150 mA。
5] 端口 F0 - F7 的 IOL 总和不能超过 200 mA。
如果 IOH 超出了测试条件, VOH 可能超过指标。不保证引脚可以输出比列于此处的测试条件更大的电流。
5. 掉电模式下的最小 VCC 为 2.5V。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
外部时钟驱动波形
Figure 155. 外部时钟驱动波形
V IH1
V IL1
外部时钟驱动
Table 132. 外部时钟驱动 (1)
VCC = 2.7V ~ 5.5V
VCC = 4.5V ~ 5.5V
最小值
最大值
最小值
最大值
单位
0
8
0
16
MHz
符号
参数
1/tCLCL
振荡器频率
tCLCL
时钟周期
125
62.5
ns
tCHCX
高电平时间
50
25
ns
tCLCX
低电平时间
50
25
ns
tCLCH
上升时间
1.6
0.5
µs
tCHCL
下降时间
1.6
0.5
µs
∆tCLCL
时钟周期的变化
2
2
%
Note:
1. 详见 P40“ 外部时钟 ” 。
Table 133. 外部 RC 振荡器,典型频率
Note:
R [kΩ](1)
C [pF]
f
100
70
TBD
31.5
20
TBD
6.5
20
TBD
1. R 的取值范围为 3 kΩ - 100 kΩ,C 至少应该为 20 pF。表中 C 值包括引脚电容,C 值随
封装形式而变化。
315
2490G–AVR–03/04
两线串行接口特性
Table 134 描述了连接到两线串行总线上的器件的要求。 ATmega64 的两线接口满足或超出此处列出的要求。
时序符号请参考 Figure 156。
Table 134. 两线串行总线要求
符号
参数
VIL
最小值
最大值
单位
输入低电压
-0.5
0.3 VCC
V
VIH
输入高电压
0.7 VCC
VCC + 0.5
V
Vhys(1)
施密特触发器输入的迟滞电压
0.05 VCC(2)
–
V
0
VOL
输出低电压
(1)
tr(1)
SDA 和 SCL 的上升时间
tof(1)
由 VIHmin 到 VILmax 的输出下降时间
tSP(1)
输入滤波器抑制的尖峰时间
Ii
每个 I/O 引脚的输入电流
Ci(1)
每个 I/O 引脚的电容
fSCL
SCL 时钟频率
上拉电阻值
Rp
START 条件的保持时间 ( 重复 )
tHD;STA
tLOW
SCL 时钟的低电平时间
tHIGH
SCL 时钟的高电平时间
tSU;STA
重复 STARTS 条件的建立时间
tHD;DAT
数据保持时间
tSU;DAT
数据建立时间
tSU;STO
STOP 条件的建立时间
tBUF
STOP 和 START 之间的总线空闲时间
Notes:
316
条件
1.
2.
3.
4.
5.
3 mA 漏电路
0.4
V
20 + 0.1Cb
(3)(2)
300
ns
20 + 0.1Cb
(3)(2)
250
ns
0
50(2)
ns
-10
10
µA
–
10
pF
0
400
kHz
fSCL ≤ 100 kHz
V CC – 0,4V
-----------------------------3mA
1000ns
------------------Cb
Ω
fSCL > 100 kHz
V CC – 0,4V
-----------------------------3mA
300ns
---------------Cb
Ω
fSCL ≤ 100 kHz
4.0
–
µs
fSCL > 100 kHz
10 pF < Cb < 400 pF
(3)
0.1VCC < Vi < 0.9VCC
fCK(4)
> max(16fSCL, 250 kHz)
(5)
0.6
–
µs
(6)
4.7
–
µs
(7)
1.3
–
µs
fSCL ≤ 100 kHz
4.0
–
µs
fSCL > 100 kHz
0.6
–
µs
fSCL ≤ 100 kHz
4.7
–
µs
fSCL > 100 kHz
0.6
–
µs
fSCL ≤ 100 kHz
0
3.45
µs
fSCL > 100 kHz
0
0.9
µs
fSCL ≤ 100 kHz
250
–
ns
fSCL > 100 kHz
100
–
ns
fSCL ≤ 100 kHz
4.0
–
µs
fSCL > 100 kHz
0.6
–
µs
fSCL ≤ 100 kHz
4.7
–
µs
fSCL ≤ 100 kHz
fSCL > 100 kHz
对于 ATmega64,此参数是特性参数,没有经过 100% 的测试。
只有当 fSCL > 100 kHz 时才需要。
Cb = 总线的一条线的电容。
fCK = CPU 时钟频率。
此要求适用于 ATmega64 所有的两线串行接口的操作。其他连接到两线串行总线的器件只需要满足一般的 fSCL 要求即可。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
6. ATmega64两线串行接口实际产生的低电平时间为(1/fSCL - 2/fCK)。因此为了严格满足fSCL = 100 kHz时低电平时间的要求fCK 必
须大于 6 MHz。
7. ATmega64两线串行接口实际产生的低电平时间为 (1/fSCL - 2/fCK)。因此在 fCK = 8 MHz,且 fSCL > 308 kHz 时低电平时间无法严
格满足要求。然而,ATmega64 可以与其他 ATmega64 以全速 (400 kHz) 进行通讯。若其他器件具有合适的 tLOW 接受裕量也
可以做到这一点。
Figure 156. 两线串行总线时序
tof
tHIGH
tLOW
tr
tLOW
SCL
tSU;STA
SDA
tHD;STA
tHD;DAT
tSU;DAT
tSU;STO
tBUF
317
2490G–AVR–03/04
SPI 时序特性
Table 135. SPI 时序参数
说明
模式
1
SCK 周期
主机
见 Table 72
2
SCK 高 / 低电平
主机
占空比 50%
3
上升 / 下降时间
主机
TBD
4
建立时间
主机
10
5
保持时间
主机
10
6
输出到 SCK
主机
0.5 • tsck
7
SCK 到输出
主机
10
8
SCK 到输出高电平
主机
10
9
SS 低到输出
Slave
15
10
SCK 周期
Slave
4 • tck
11
SCK 高 / 低电平
Slave
2 • tck
12
上升 / 下降时间
Slave
13
建立时间
Slave
10
14
保持时间
Slave
tck
15
SCK 到输出
Slave
16
SCK 到 SS 高
Slave
17
SS 高到三态
Slave
18
SS 低到 SCK
Slave
Note:
最小值
典型值
Max
ns
TBD
15
20
10
20
1. SPI 编程模式下,最小 SCK 周期为:
fCK < 12 MHz- 2 tCLCL
fCK >12 MHz- 3 tCLCL
Figure 157. SPI 接口时序要求 ( 主机模式 )
SS
6
1
SCK
(CPOL = 0)
2
2
SCK
(CPOL = 1)
4
MISO
(Data Input)
5
3
MSB
...
LSB
8
7
MOSI
(Data Output)
318
MSB
...
LSB
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 158. SPI 接口时序要求 ( 从机模式 )
18
SS
10
9
16
SCK
(CPOL = 0)
11
11
SCK
(CPOL = 1)
13
MOSI
(Data Input)
14
12
MSB
...
LSB
17
15
MISO
(Data Output)
MSB
...
LSB
X
319
2490G–AVR–03/04
交流特性
Table 136. ADC 特性参数,单端通道, -40°C – 85°C
符号
条件
分辨率
单极性转换
10
Bits
单极性转换
VREF = 4V, VCC = 4V
ADC 时钟 = 200 kHz
1.5
LSB
单极性转换
VREF = 4V, VCC = 4V
ADC 时钟 = 1 MHz
3
LSB
单极性转换
VREF = 4V, VCC = 4V
ADC 时钟 = 200 kHz
噪声抑制模式
1.5
LSB
单极性转换
VREF = 4V, VCC = 4V
ADC 时钟 = 1 MHz
噪声抑制模式
3
LSB
积分非线性
单极性转换
VREF = 4V, VCC = 4V
ADC 时钟 = 200 kHz
0.75
LSB
差分非线性
单极性转换
VREF = 4V, VCC = 4V
ADC 时钟 = 200 kHz
0.25
LSB
增益误差
单极性转换
VREF = 4V, VCC = 4V
ADC 时钟 = 200 kHz
0.75
LSB
偏置误差
单极性转换
VREF = 4V, VCC = 4V
ADC 时钟 = 200 kHz
0.75
LSB
绝对精度 ( 包括 INL, DNL, 量化误差 , Gain,
与偏置误差 )
最小值 (1)
典型
值 (1)
参数
时钟频率
50
转换时间
13
最大值 (1)
1000
单位
kHz
260
µs
(3)
VCC + 0.3
V
AVCC
模拟电压
VREF
参考电压
2.0
AVCC – 0.5
V
VIN
输入电压
GND
VREF
V
0
1023
LSB
ADC 转换输出
(2)
VCC –0.3
输入带宽
38.5
kHz
VINT
内部电压基准
RREF
参考输入端电阻
32
kΩ
RAIN
模拟输入电阻
100
MΩ
Note:
2.3
2.56
2.7
V
1. 数值仅作为参考。实际数据待定。
2. AVCC 的最小值为 2.7 V。
3. AVCC 的最大值为 5.5 V。
320
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 137. ADC 特性参数,差分通道, -40°C – 85°C
符号
参数
条件
最小值 (1)
最大值 (1)
单位
1x
10
Bits
Gain = 10x
10
Bits
Gain = 200x
10
Bits
Gain =
分辨率
绝对精度
INL( 在补偿与增益误差标定后的精度 )
Gain = 1x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
16
LSB
Gain = 10x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
16
LSB
Gain = 200x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
8
LSB
Gain = 1x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
0.75
LSB
Gain = 10x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
0.75
LSB
Gain = 200x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
2.5
LSB
1x
1.6
%
Gain = 10x
1.6
%
Gain = 200x
0.3
%
Gain = 1x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
1.5
LSB
Gain = 10x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
1
LSB
Gain = 200x
VREF = 4V, VCC = 5V
ADC 时钟 = 50 - 200 kHz
6
LSB
Gain =
增益误差
偏置误差
典型
值 (1)
时钟频率
50
转换时间
65
200
kHz
260
µs
(3)
VCC + 0.3
V
AVCC
模拟电压
VREF
参考电压
2.0
AVCC – 0.5
V
VIN
输入电压
GND
VCC
V
输入差分电压
-VREF/Gain
VREF/Gain
V
ADC 转换输出
-511
511
LSB
VDIFF
输入带宽
(2)
VCC –0.3
4
kHz
321
2490G–AVR–03/04
Table 137. ADC 特性参数,差分通道, -40°C – 85°C
典型
值 (1)
最大值 (1)
单位
2.3
2.56
2.7
V
参数
VINT
内部电压基准
RREF
参考输入端电阻
32
kΩ
RAIN
模拟输入电阻
100
MΩ
Notes:
322
条件
最小值 (1)
符号
1. 数值仅作为参考。实际数据待定。
2. AVCC 的最小值为 2.7V。
3. AVCC 的最大值为 5.5V。
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
外部数据存储器时序
Table 138. 外部数据存储器特性参数, 4.5 - 5.5V,无等待状态
8 MHz 振荡器
最小值
其他振荡器
符号
参数
最大值
最小值
最大值
单位
0
1/tCLCL
振荡器频率
0.0
16
MHz
1
tLHLL
ALE 脉冲宽度
115
1.0tCLCL-10
ns
2
tAVLL
地址有效到 ALE 为低
57.5
0.5tCLCL-5(1)
ns
3a
tLLAX_ST
ALE 为低之后的地址保持时间
写操作
5
5
3b
tLLAX_LD
为低之后的地址保持时间
读操作
5
5
4
tAVLLC
地址有效 C 到 ALE 低
5
tAVRL
6
7
ns
ns
57.5
(1)
0.5tCLCL-5
ns
地址有效到 RD 为低
115
1.0tCLCL-10
ns
tAVWL
地址有效到 WR 为低
115
1.0tCLCL-10
ns
tLLWL
ALE 低到 WR 低
47.5
8
tLLRL
ALE 低到 RD 低
9
tDVRH
数据建立到 RD 为高
10
tRLDV
读信号低到数据有效
11
tRHDX
RD 为高之后的数据保持时间
12
tRLRH
RD 脉冲宽度
13
tDVWL
数据建立到 WR 为低
42.5
14
tWHDX
WR 为高之后的数据保持时间
115
1.0tCLCL-10
ns
15
tDVWH
数据有效到 WR 为高
125
1.0tCLCL
ns
16
tWLWH
WR 脉冲宽度
115
1.0tCLCL-10
ns
Notes:
47.5
67.5
0.5tCLCL-15(2)
0.5tCLCL+5(2)
ns
67.5
(2)
(2)
ns
40
0.5tCLCL-15
0.5tCLCL+5
40
ns
75
1.0tCLCL-50
0
0
115
1.0tCLCL-10
ns
ns
0.5tCLCL-20
ns
(1)
ns
1. 假定时钟占空比为 50%。一半周期为外部时钟 XTAL1 的实际高电平时间。
2. 假定时钟占空比为 50%。一半周期为外部时钟 XTAL1 的实际低电平时间。
Table 139. 外部数据存储器特性参数, 4.5 - 5.5V,一个等待状态
8 MHz 振荡器
最小值
其他振荡器
符号
参数
最大值
最小值
最大值
单位
0
1/tCLCL
振荡器频率
0.0
16
MHz
10
tRLDV
读信号低到数据有效
12
tRLRH
RD 脉冲宽度
240
2.0tCLCL-10
ns
15
tDVWH
数据有效到 WR 为高
240
2.0tCLCL
ns
16
tWLWH
WR 脉冲宽度
240
2.0tCLCL-10
ns
200
2.0tCLCL-50
ns
323
2490G–AVR–03/04
Table 140. 外部数据存储器特性参数, 4.5 - 5.5V, SRWn1 = 1, SRWn0 = 0
4 MHz 振荡器
最小值
其他振荡器
符号
参数
最大值
最小值
最大值
单位
0
1/tCLCL
振荡器频率
0.0
16
MHz
10
tRLDV
读信号低到数据有效
12
tRLRH
RD 脉冲宽度
365
3.0tCLCL-10
ns
15
tDVWH
数据有效到 WR 为高
375
3.0tCLCL
ns
16
tWLWH
WR 脉冲宽度
365
3.0tCLCL-10
ns
325
3.0tCLCL-50
ns
Table 141. 外部数据存储器特性参数, 4.5 - 5.5V, SRWn1 = 1, SRWn0 = 1
4 MHz 振荡器
最小值
其他振荡器
符号
参数
最大值
最小值
最大值
单位
0
1/tCLCL
振荡器频率
0.0
16
MHz
10
tRLDV
读信号低到数据有效
12
tRLRH
RD 脉冲宽度
365
3.0tCLCL-10
ns
14
tWHDX
WR 为高之后数据保持时间
240
2.0tCLCL-10
ns
15
tDVWH
数据有效到 WR 为高
375
3.0tCLCL
ns
16
tWLWH
WR 脉冲宽度
365
3.0tCLCL-10
ns
325
3.0tCLCL-50
ns
Table 142. 外部数据存储器特性参数, 2.7 - 5.5V,无等待状态
4 MHz 振荡器
符号
参数
0
1/tCLCL
振荡器频率
1
tLHLL
ALE 脉冲宽度
2
tAVLL
ALE 为低地址有效 A
3a
tLLAX_ST
ALE 为低后地址保持,
写访问
5
5
3b
tLLAX_LD
ALE 为低后地址保持,
读访问
5
5
4
tAVLLC
ALE 为低地址有效 C
115
0.5tCLCL-10(1)
ns
5
tAVRL
RD 为低地址有效
235
1.0tCLCL-15
ns
6
tAVWL
WR 为低地址有效
235
1.0tCLCL-15
7
tLLWL
ALE 为低 WR 为低
115
130
0.5tCLCL-10
8
tLLRL
ALE 为低 RD 为低
115
130
0.5tCLCL-10(2)
9
tDVRH
RD 为高数据建立
45
10
tRLDV
读低数据有效
11
tRHDX
RD 为高后数据保持
12
tRLRH
RD 脉冲宽带
324
最小值
其他振荡器
最大值
235
最小值
最大值
单位
0.0
8
MHz
tCLCL-15
115
0.5tCLCL-10
ns
(1)
ns
ns
ns
(2)
ns
(2)
ns
0.5tCLCL+5(2)
ns
0.5tCLCL+5
45
190
ns
1.0tCLCL-60
ns
0
0
ns
235
1.0tCLCL-15
ns
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Table 142. 外部数据存储器特性参数, 2.7 - 5.5V,无等待状态
4 MHz 振荡器
符号
参数
13
tDVWL
WR 为低数据建立
105
14
tWHDX
WR 为高后数据保持
235
1.0tCLCL-15
ns
15
tDVWH
WR 为高数据有效
250
1.0tCLCL
ns
16
tWLWH
WR 脉冲宽带
235
1.0tCLCL-15
ns
Notes:
最小值
其他振荡器
最大值
最小值
0.5tCLCL-20
最大值
(1)
单位
ns
1. 假设占空比为 50%,半周期实际为外部时钟 XTAL1 的高时间。
2. 假设占空比为 50%,半周期实际为外部时钟 XTAL1 的低时间。
Table 143. 外部数据存储器特性, 2.7 - 5.5 V, SRWn1 = 0, SRWn0 = 1
4 MHz 振荡器
最小值
可变频振荡器
符号
参数
最大值
最小值
最大值
单位
0
1/tCLCL
振荡器频率
0.0
8
MHz
10
tRLDV
读低时数据有效
12
tRLRH
RD 脉冲宽度
485
2.0tCLCL-15
ns
15
tDVWH
WR 高数据有效
500
2.0tCLCL
ns
16
tWLWH
WR 脉冲宽度
485
2.0tCLCL-15
ns
440
2.0tCLCL-60
ns
Table 144. 外部数据存储器特性, 2.7 - 5.5 V, SRWn1 = 1, SRWn0 = 0
4 MHz 振荡器
最小值
可变频振荡器
符号
参数
最大值
最小值
最大值
单位
0
1/tCLCL
振荡器频率
0.0
8
MHz
10
tRLDV
读低时数据有效
12
tRLRH
RD 脉冲宽度
735
3.0tCLCL-15
ns
15
tDVWH
WR 高数据有效
750
3.0tCLCL
ns
16
tWLWH
WR 脉冲宽度
735
3.0tCLCL-15
ns
690
3.0tCLCL-60
ns
Table 145. 外部数据存储器特性, 2.7 - 5.5 V, SRWn1 = 1, SRWn0 = 1
4 MHz 振荡器
最小值
可变频振荡器
符号
参数
最大值
最小值
最大值
单位
0
1/tCLCL
振荡器频率
0.0
8
MHz
10
tRLDV
读低时数据有效
12
tRLRH
RD 脉冲宽度
735
3.0tCLCL-15
ns
14
tWHDX
WR 为高后数据保持
485
2.0tCLCL-15
ns
15
tDVWH
WR 高数据有效
750
3.0tCLCL
ns
16
tWLWH
WR 脉冲宽度
735
3.0tCLCL-15
ns
690
3.0tCLCL-60
ns
325
2490G–AVR–03/04
Figure 159. 外部存储器时序 (SRWn1 = 0, SRWn0 = 0
T1
T2
T3
T4
System Clock (CLKCPU )
1
ALE
4
A15:8
7
Prev. addr.
Address
15
DA7:0
Prev. data
3a
Address
13
XX
Data
14
16
6
Write
2
WR
9
3b
DA7:0 (XMBK = 0)
Data
5
Read
Address
11
10
8
12
RD
Figure 160. 外部存储器时序 (SRWn1 = 0, SRWn0 = 1)
T1
T2
T3
T4
T5
System Clock (CLKCPU )
1
ALE
4
A15:8
7
Prev. addr.
Address
15
3a
DA7:0
Prev. data
Address
13
Data
XX
14
16
6
Write
2
WR
3b
9
Address
11
Data
5
Read
DA7:0 (XMBK = 0)
10
8
12
RD
326
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
Figure 161. 外部存储器时序 (SRWn1 = 1, SRWn0 = 0)
T1
T2
T3
T5
T4
T6
System Clock (CLKCPU )
1
ALE
4
A15:8
7
Address
Prev. addr.
15
3a
DA7:0
Prev. data
Address
13
XX
Data
14
16
6
Write
2
WR
9
3b
DA7:0 (XMBK = 0)
Address
11
5
Read
Data
10
8
12
RD
Figure 162. 外部存储器时序 (SRWn1 = 1, SRWn0 = 1)(1)
T1
T2
T3
T4
T6
T5
T7
System Clock (CLKCPU )
1
ALE
4
A15:8
7
Address
Prev. addr.
15
DA7:0
Prev. data
3a
Address
13
XX
Data
14
16
6
Write
2
WR
9
3b
Address
11
Data
5
Read
DA7:0 (XMBK = 0)
10
8
12
RD
Note:
1. 最后一个周期 (T4-T7) 的 ALE 脉冲示出下一条指令访问 RAM ( 内部或外部 )。
327
2490G–AVR–03/04
ATmega64 典型特性-
初始数据
下面图表给出了典型数据。这些数据在产生过程没有进行测试。所有的电流测量数据都是
在所有的 I/O 引脚配置为输入且内部上拉电阻使能的条件下测得的。时钟源为外部正弦波
发生器产生的满幅值正弦波。
掉电模式下的电流与时钟无关。
电流与多个因素有关,如:工作电压、工作频率、 I/O 引脚的负载及电平转换频率、执行
的代码和环境温度。主要因素为工作电压和工作频率。
容性负载引脚的电流可以通过公式 CL*VCC*f 进行估计。式中, CL 为负载电容, VCC 为工
作电压, f 为引脚的平均开关频率。
器件的特性参数为比测试上限更高的频率下的数据。但是不保证器件在比定货信息表明
的工作频率更高的频率功能正常工作。
掉电模式下看门狗使能与看门狗禁止之间的电流差异即是看门狗定时器所需的工作电
流。
328
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
寄存器概述
地址
名称
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
(0xFF)
保留
–
–
–
–
–
–
–
–
..
(0x9E)
保留
–
–
–
–
–
–
–
–
保留
–
–
–
–
–
–
–
–
(0x9D)
UCSR1C
–
UMSEL1
UPM11
UPM10
USBS1
UCSZ11
UCSZ10
UCPOL1
182
(0x9C)
UDR1
(0x9B)
UCSR1A
RXC1
TXC1
UDRE1
(0x9A)
UCSR1B
RXCIE1
TXCIE1
UDRIE1
(0x99)
UBRR1L
(0x98)
(0x97)
UBRR1H
–
–
–
–
保留
–
–
–
–
(0x96)
保留
–
–
–
–
–
–
–
–
(0x95)
(0x94)
UCSR0C
–
UMSEL0
UPM01
UPM00
USBS0
UCSZ01
UCSZ00
UCPOL0
保留
–
–
–
–
–
–
–
–
(0x93)
保留
–
–
–
–
–
–
–
–
(0x92)
保留
–
–
–
–
–
–
–
–
(0x91)
保留
–
–
–
–
–
–
–
–
(0x90)
(0x8F)
UBRR0H
–
–
–
–
保留
–
–
–
–
–
–
–
–
USART1 I/O 数据寄存器
页码
180
FE1
DOR1
UPE1
U2X1
MPCM1
180
RXEN1
TXEN1
UCSZ12
RXB81
TXB81
181
USART1 波特率寄存器低字节
184
USART1 波特率寄存器高字节
–
–
–
184
–
USART0 波特率寄存器高字节
182
184
(0x8E)
ADCSRB
–
–
–
–
–
ADTS2
ADTS1
ADTS0
(0x8D)
Reserved
–
–
–
–
–
–
–
–
(0x8C)
TCCR3C
FOC3A
FOC3B
FOC3C
–
–
–
–
–
131
(0x8B)
TCCR3A
COM3A1
COM3A0
COM3B1
COM3B0
COM3C1
COM3C0
WGM31
WGM30
126
ICNC3
ICES3
–
WGM33
WGM32
CS32
CS31
CS30
129
238
(0x8A)
TCCR3B
(0x89)
TCNT3H
T/C3 – 计数器寄存器高字节
(0x88)
TCNT3L
T/C3 – 计数器寄存器低字节
131
(0x87)
OCR3AH
T/C3 – 输出比较寄存器 A 高字节
132
(0x86)
OCR3AL
T/C3 – 输出比较寄存器 A 低字节
132
(0x85)
OCR3BH
T/C3 – 输出比较寄存器 B 高字节
132
132
131
(0x84)
OCR3BL
T/C3 – 输出比较寄存器 B 低字节
(0x83)
OCR3CH
T/C3 – 输出比较寄存器 C 高字节
132
(0x82)
OCR3CL
T/C3 – 输出比较寄存器 C 低字节
132
(0x81)
ICR3H
T/C3 – 输入捕捉寄存器高字节
133
(0x80)
(0x7F)
ICR3L
T/C3 – 输入捕捉寄存器低字节
保留
–
–
133
–
–
–
–
–
–
(0x7E)
保留
–
–
–
–
–
–
–
–
(0x7D)
ETIMSK
–
–
TICIE3
OCIE3A
OCIE3B
TOIE3
OCIE3C
OCIE1C
134
(0x7C)
(0x7B)
ETIFR
–
–
ICF3
OCF3A
OCF3B
TOV3
OCF3C
OCF1C
135
保留
–
–
–
–
–
–
–
–
FOC1A
FOC1B
FOC1C
–
–
–
–
–
(0x7A)
TCCR1C
(0x79)
OCR1CH
T/C1 – 输出比较寄存器 C 高字节
132
(0x78)
(0x77)
OCR1CL
T/C1 – 输出比较寄存器 C 低字节
132
保留
–
–
–
–
–
–
–
–
(0x76)
保留
–
–
–
–
–
–
–
–
(0x75)
保留
–
–
–
–
–
–
–
–
(0x74)
TWCR
TWINT
TWEA
TWSTA
TWSTO
TWWC
TWEN
–
TWIE
(0x73)
TWDR
(0x72)
TWAR
TWA6
TWA5
TWA4
TWA3
TWA2
TWA1
TWA0
TWGCE
199
(0x71)
TWSR
TWS7
TWS6
TWS5
TWS4
TWS3
–
TWPS1
TWPS0
198
两线串行接口数据寄存器
(0x70)
TWBR
两线串行接口比特率寄存器
(0x6F)
(0x6E)
OSCCAL
振荡器标定寄存器
保留
130
197
199
197
39
–
–
–
–
–
–
–
(0x6D)
XMCRA
–
SRL2
SRL1
SRL0
SRW01
SRW00
SRW11
(0x6C)
XMCRB
XMBK
–
–
–
–
XMM2
XMM1
–
29
XMM0
31
(0x6B)
保留
–
–
–
–
–
–
–
–
(0x6A)
(0x69)
EICRA
ISC31
ISC30
ISC21
ISC20
ISC11
ISC10
ISC01
ISC00
保留
–
–
–
–
–
–
–
–
(0x68)
SPMCSR
SPMIE
RWWSB
–
RWWSRE
BLBSET
PGWRT
PGERS
SPMEN
(0x67)
保留
–
–
–
–
–
–
–
–
(0x66)
保留
–
–
–
–
–
–
–
–
(0x65)
PORTG
–
–
–
PORTG4
PORTG3
PORTG2
PORTG1
PORTG0
85
(0x64)
DDRG
–
–
–
DDG4
DDG3
DDG2
DDG1
DDG0
85
86
272
(0x63)
PING
–
–
–
PING4
PING3
PING2
PING1
PING0
85
(0x62)
PORTF
PORTF7
PORTF6
PORTF5
PORTF4
PORTF3
PORTF2
PORTF1
PORTF0
84
(0x61)
DDRF
DDF7
DDF6
DDF5
DDF4
DDF3
DDF2
DDF1
DDF0
85
329
2490G–AVR–03/04
寄存器概述
地址
名称
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
(0x60)
保留
–
–
–
–
–
–
–
–
页码
0x3F (0x5F)
SREG
I
T
H
S
V
N
Z
C
10
0x3E (0x5E)
SPH
SP15
SP14
SP13
SP12
SP11
SP10
SP9
SP8
12
0x3D (0x5D)
SPL
SP7
SP6
SP5
SP4
SP3
SP2
SP1
SP0
12
0x3C (0x5C)
XDIV
XDIVEN
XDIV6
XDIV5
XDIV4
XDIV3
XDIV2
XDIV1
XDIV0
41
0x3B (0x5B)
保留
–
–
–
–
–
–
–
–
0x3A (0x5A)
EICRB
ISC71
ISC70
ISC61
ISC60
ISC51
ISC50
ISC41
ISC40
87
0x39 (0x59)
EIMSK
INT7
INT6
INT5
INT4
INT3
INT2
INT1
INT0
88
0x38 (0x58)
EIFR
INTF7
INTF6
INTF5
INTF4
INTF3
INTF
INTF1
INTF0
88
0x37 (0x57)
TIMSK
OCIE2
TOIE2
TICIE1
OCIE1A
OCIE1B
TOIE1
OCIE0
TOIE0
103, 133, 152
0x36 (0x56)
TIFR
OCF2
TOV2
ICF1
OCF1A
OCF1B
TOV1
OCF0
TOV0
103, 135, 152
0x35 (0x55)
MCUCR
SRE
SRW10
SE
SM1
SM0
SM2
IVSEL
IVCE
29, 42, 60
0x34 (0x54)
MCUCSR
JTD
–
–
JTRF
WDRF
BORF
EXTRF
PORF
51, 248
0x33 (0x53)
TCCR0
FOC0
WGM00
COM01
COM00
WGM01
CS02
CS01
CS00
0x32 (0x52)
TCNT0
T/C0 (8 比特 )
0x31 (0x51)
OCR0
T/C0 输出比较寄存器、
0x30 (0x50)
ASSR
–
–
–
–
AS0
TCN0UB
OCR0UB
TCR0UB
102
99
101
101
0x2F (0x4F)
TCCR1A
COM1A1
COM1A0
COM1B1
COM1B0
COM1C1
COM1C0
WGM11
WGM10
126
0x2E (0x4E)
TCCR1B
ICNC1
ICES1
–
WGM13
WGM12
CS12
CS11
CS10
129
0x2D (0x4D)
TCNT1H
T/C1 – 计数器寄存器高字节
131
0x2C (0x4C)
TCNT1L
T/C1 – 计数器寄存器低字节
131
0x2B (0x4B)
OCR1AH
T/C1 – 输出比较寄存器 A 高字节
132
0x2A (0x4A)
OCR1AL
T/C1 – 输出比较寄存器 A 低字节
132
0x29 (0x49)
OCR1BH
T/C1 – 输出比较寄存器 B 高字节
132
0x28 (0x48)
OCR1BL
T/C1 – 输出比较寄存器 B 低字节
132
133
0x27 (0x47)
ICR1H
T/C1 – 输入捕捉寄存器高字节
0x26 (0x46)
ICR1L
T/C1 – 输入捕捉寄存器低字节
0x25 (0x45)
TCCR2
FOC2
0x24 (0x44)
TCNT2
T/C2 (8 比特 )
T/C2 输出比较寄存器
0x23 (0x43)
OCR2
0x22 (0x42)
OCDR
0x21 (0x41)
WDTCR
IDRD/
OCDR7
–
0x20 (0x40)
SFIOR
TSM
–
WGM20
133
COM21
COM20
WGM21
CS22
CS21
CS20
149
151
152
OCDR6
OCDR5
OCDR4
OCDR3
OCDR2
OCDR1
–
–
–
–
–
–
OCDR0
WDCE
WDE
WDP2
WDP1
WDP0
53
–
ACME
PUD
PSR0
PSR321
68, 106, 138, 219
–
–
EEPROM 地址寄存器高字节
245
19
0x1F (0x3F)
EEARH
0x1E (0x3E)
EEARL
EEPROM 地址寄存器低字节
19
0x1D (0x3D)
EEDR
EEPROM 数据寄存器
19
0x1C (0x3C)
EECR
–
–
–
–
EERIE
EEMWE
EEWE
EERE
0x1B (0x3B)
PORTA
PORTA7
PORTA6
PORTA5
PORTA4
PORTA3
PORTA2
PORTA1
PORTA0
19
83
0x1A (0x3A)
DDRA
DDA7
DDA6
DDA5
DDA4
DDA3
DDA2
DDA1
DDA0
83
0x19 (0x39)
PINA
PINA7
PINA6
PINA5
PINA4
PINA3
PINA2
PINA1
PINA0
83
0x18 (0x38)
PORTB
PORTB7
PORTB6
PORTB5
PORTB4
PORTB3
PORTB2
PORTB1
PORTB0
83
0x17 (0x37)
DDRB
DDB7
DDB6
DDB5
DDB4
DDB3
DDB2
DDB1
DDB0
83
0x16 (0x36)
PINB
PINB7
PINB6
PINB5
PINB4
PINB3
PINB2
PINB1
PINB0
83
0x15 (0x35)
PORTC
PORTC7
PORTC6
PORTC5
PORTC4
PORTC3
PORTC2
PORTC1
PORTC0
83
0x14 (0x34)
DDRC
DDC7
DDC6
DDC5
DDC4
DDC3
DDC2
DDC1
DDC0
83
0x13 (0x33)
PINC
PINC7
PINC6
PINC5
PINC4
PINC3
PINC2
PINC1
PINC0
84
0x12 (0x32)
PORTD
PORTD7
PORTD6
PORTD5
PORTD4
PORTD3
PORTD2
PORTD1
PORTD0
84
0x11 (0x31)
DDRD
DDD7
DDD6
DDD5
DDD4
DDD3
DDD2
DDD1
DDD0
84
0x10 (0x30)
PIND
PIND7
PIND6
PIND5
PIND4
PIND3
PIND2
PIND1
PIND0
0x0F (0x2F)
SPDR
SPI 数据寄存器
84
161
0x0E (0x2E)
SPSR
SPIF
WCOL
–
–
–
–
–
SPI2X
0x0D (0x2D)
SPCR
SPIE
SPE
DORD
MSTR
CPOL
CPHA
SPR1
SPR0
0x0C (0x2C)
UDR0
0x0B (0x2B)
UCSR0A
RXC0
TXC0
UDRE0
FE0
DOR0
UPE0
U2X0
MPCM0
180
0x0A (0x2A)
UCSR0B
RXCIE0
TXCIE0
UDRIE0
RXEN0
TXEN0
UCSZ02
RXB80
TXB80
181
0x09 (0x29)
UBRR0L
0x08 (0x28)
ACSR
ACD
ACBG
ACIC
ACIS1
ACIS0
220
0x07 (0x27)
ADMUX
REFS1
0x06 (0x26)
ADCSRA
ADEN
0x05 (0x25)
ADCH
ADC 数据寄存器高字节
238
0x04 (0x24)
ADCL
ADC 数据寄存器低字节
238
0x03 (0x23)
PORTE
PORTE7
PORTE6
PORTE5
PORTE4
PORTE3
PORTE2
PORTE1
PORTE0
84
0x02 (0x22)
DDRE
DDE7
DDE6
DDE5
DDE4
DDE3
DDE2
DDE1
DDE0
84
0x01 (0x21)
PINE
PINE7
PINE6
PINE5
PINE4
PINE3
PINE2
PINE1
PINE0
84
330
USART0 I/O 数据寄存器
161
159
180
USART0 波特率寄存器低字节
184
ACO
ACI
ACIE
REFS0
ADLAR
MUX4
MUX3
MUX2
MUX1
MUX0
235
ADSC
ADATE
ADIF
ADIE
ADPS2
ADPS1
ADPS0
237
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
寄存器概述
地址
名称
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
页码
0x00 (0x20)
PINF
PINF7
PINF6
PINF5
PINF4
PINF3
PINF2
PINF1
PINF0
85
Notes:
1. 为了保持与后续器件的兼容性,在访问寄存器时保留的位应写 0。保留的 I/O 存储器地址则不应该访问。
2. 某些状态标志位清零是通过写入逻辑1来实现的。CBI和SBI指令操作于I/O寄存器的所有位,并对置位的位进行写回1的操作,
从而将该标志清零。 CBI 和 SBI 指令只可以操作 0x00 到 0x1F 的寄存器。
331
2490G–AVR–03/04
指令集概述
助记符
操作数
说明
操作
影响的标志位
时钟数
ADD
Rd, Rr
两个寄存器相加
Rd ← Rd + Rr
Z,C,N,V,H
ADC
Rd, Rr
两个寄存器带进位位相加
Rd ← Rd + Rr + C
Z,C,N,V,H
1
ADIW
Rdl,K
立即数与字相加
Rdh:Rdl ← Rdh:Rdl + K
Z,C,N,V,S
2
SUB
Rd, Rr
两个寄存器相减
Rd ← Rd - Rr
Z,C,N,V,H
1
SUBI
Rd, K
寄存器与常数相减
Rd ← Rd - K
Z,C,N,V,H
1
SBC
Rd, Rr
两个寄存器带进位位相减
Rd ← Rd - Rr - C
Z,C,N,V,H
1
SBCI
Rd, K
寄存器与常数及进位位相减
Rd ← Rd - K - C
Z,C,N,V,H
1
SBIW
Rdl,K
字与立即数相减
Rdh:Rdl ← Rdh:Rdl - K
Z,C,N,V,S
2
AND
Rd, Rr
两个寄存器逻辑与
Rd ← Rd • Rr
Z,N,V
1
ANDI
Rd, K
寄存器与常数逻辑与
Rd ← Rd • K
Z,N,V
1
OR
Rd, Rr
两个寄存器逻辑或
Rd ← Rd v Rr
Z,N,V
1
算术和逻辑指令
1
ORI
Rd, K
寄存器与常数逻辑或
Rd ← Rd v K
Z,N,V
1
EOR
Rd, Rr
两个寄存器异或
Rd ← Rd ⊕ Rr
Z,N,V
1
COM
Rd
1 的补码
Rd ← 0xFF − Rd
Z,C,N,V
1
NEG
Rd
2 的补码
Rd ← 0x00 − Rd
Z,C,N,V,H
1
SBR
Rd,K
寄存器的某些位置位
Rd ← Rd v K
Z,N,V
1
CBR
Rd,K
寄存器的某些位清零
Rd ← Rd • (0xFF - K)
Z,N,V
1
INC
Rd
加一
Rd ← Rd + 1
Z,N,V
1
DEC
Rd
减一
Rd ← Rd − 1
Z,N,V
1
TST
Rd
测试为 0 或负
Rd ← Rd • Rd
Z,N,V
1
CLR
Rd
清零寄存器
Rd ← Rd ⊕ Rd
Z,N,V
1
SER
Rd
置位寄存器
Rd ← 0xFF
None
1
MUL
Rd, Rr
无符号数相乘
R1:R0 ← Rd x Rr
Z,C
2
MULS
Rd, Rr
有符号数相乘
R1:R0 ← Rd x Rr
Z,C
2
MULSU
Rd, Rr
有符号数与无符号数相乘
R1:R0 ← Rd x Rr
Z,C
2
FMUL
Rd, Rr
无符号小数相乘
R1:R0 ¨ (Rd x Rr) << 1
Z,C
2
FMULS
Rd, Rr
有符号小数相乘
R1:R0 ¨ (Rd x Rr) << 1
Z,C
2
FMULSU
Rd, Rr
无符号小数与有符号小数相乘
R1:R0 ¨ (Rd x Rr) << 1
Z,C
2
k
相对跳转
PC ← PC + k + 1
无
2
间接跳转到 (Z)
PC ← Z
无
2
跳转指令
RJMP
IJMP
JMP
k
直接跳转
PC ← k
无
3
RCALL
k
相对子程序调用
PC ← PC + k + 1
无
3
相对调用到 (Z)
PC ← Z
无
3
直接子程序调用
PC ← k
无
4
RET
子程序返回
PC ← STACK
无
4
RETI
中断返回
PC ← STACK
I
Rd,Rr
比较,相等则跳过下一条指令
if (Rd = Rr) PC ← PC + 2 or 3
无
CP
Rd,Rr
比较
Rd − Rr
Z, N,V,C,H
1
CPC
Rd,Rr
带进位位比较
Rd − Rr − C
Z, N,V,C,H
1
CPI
Rd,K
比较寄存器与立即数
Rd − K
Z, N,V,C,H
SBRC
Rr, b
若寄存器的某一位清零即跳转
if (Rr(b)=0) PC ← PC + 2 or 3
无
1/2/3
SBRS
Rr, b
若寄存器的某一位置位即跳转
if (Rr(b)=1) PC ← PC + 2 or 3
无
1/2/3
SBIC
P, b
若 I/O 寄存器的某一位清零即跳转
if (P(b)=0) PC ← PC + 2 or 3
无
1/2/3
SBIS
P, b
若 I/O 寄存器的某一位置位即跳转
if (P(b)=1) PC ← PC + 2 or 3
无
1/2/3
BRBS
s, k
若状态标志置位即跳转
if (SREG(s) = 1) then PC←PC+k + 1
无
1/2
BRBC
s, k
若状态标志清零即跳转
if (SREG(s) = 0) then PC←PC+k + 1
无
1/2
BREQ
k
相等即跳转
if (Z = 1) then PC ← PC + k + 1
无
1/2
BRNE
k
不相等即跳转
if (Z = 0) then PC ← PC + k + 1
无
1/2
BRCS
k
进位标志置位即跳转
if (C = 1) then PC ← PC + k + 1
无
1/2
BRCC
k
进位标志清零即跳转
if (C = 0) then PC ← PC + k + 1
无
1/2
BRSH
k
相同或更大即跳转
if (C = 0) then PC ← PC + k + 1
无
1/2
BRLO
k
小于即跳转
if (C = 1) then PC ← PC + k + 1
无
1/2
BRMI
k
负数即跳转
if (N = 1) then PC ← PC + k + 1
无
1/2
BRPL
k
正数即跳转
if (N = 0) then PC ← PC + k + 1
无
1/2
BRGE
k
有符号数大于 / 等于即跳转
if (N ⊕ V= 0) then PC ← PC + k + 1
无
1/2
BRLT
k
有符号数小于 0 即跳转
if (N ⊕ V= 1) then PC ← PC + k + 1
无
1/2
BRHS
k
半进位标志置位即跳转
if (H = 1) then PC ← PC + k + 1
无
1/2
BRHC
k
半进位标志清零即跳转
if (H = 0) then PC ← PC + k + 1
无
1/2
BRTS
k
T 标志置位即跳转
if (T = 1) then PC ← PC + k + 1
无
1/2
BRTC
k
T 标志清零即跳转
if (T = 0) then PC ← PC + k + 1
无
1/2
BRVS
k
溢出标志置位即跳转
if (V = 1) then PC ← PC + k + 1
无
1/2
BRVC
k
溢出标志清零即跳转
if (V = 0) then PC ← PC + k + 1
无
1/2
ICALL
CALL
CPSE
332
k
4
1/2/3
1
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
指令集概述
BRIE
k
中断使能即跳转
if ( I = 1) then PC ← PC + k + 1
无
1/2
BRID
k
中断禁止即跳转
if ( I = 0) then PC ← PC + k + 1
无
1/2
MOV
Rd, Rr
寄存器之间数据转移
1
Rd, Rr
拷贝寄存器字
Rd ← Rr
Rd+1:Rd ← Rr+1:Rr
无
MOVW
无
1
LDI
Rd, K
加载立即数
Rd ← K
无
1
LD
Rd, X
间接加载
Rd ← (X)
无
2
LD
Rd, X+
间接加载并执行后加操作
Rd ← (X), X ← X + 1
无
2
LD
Rd, - X
间接加载并执行预减操作
X ← X - 1, Rd ← (X)
无
2
LD
Rd, Y
间接加载
Rd ← (Y)
无
2
LD
Rd, Y+
间接加载并执行后加操作 .
Rd ← (Y), Y ← Y + 1
无
2
LD
Rd, - Y
间接加载并执行预减操作
Y ← Y - 1, Rd ← (Y)
无
2
LDD
Rd,Y+q
带偏移量的间接加载
Rd ← (Y + q)
无
2
LD
Rd, Z
间接加载
Rd ← (Z)
无
2
LD
Rd, Z+
间接加载并执行后加操作
Rd ← (Z), Z ← Z+1
无
2
LD
Rd, -Z
间接加载并执行预减操作
Z ← Z - 1, Rd ← (Z)
无
2
LDD
Rd, Z+q
带偏移量的间接加载
Rd ← (Z + q)
无
2
LDS
Rd, k
从 SRAM 中直接加载
Rd ← (k)
无
2
ST
X, Rr
间接存储
(X) ← Rr
无
2
ST
X+, Rr
间接存储并执行后加操作
(X) ← Rr, X ← X + 1
无
2
ST
- X, Rr
间接存储并执行预减操作
X ← X - 1, (X) ← Rr
无
2
ST
Y, Rr
间接存储
(Y) ← Rr
无
2
ST
Y+, Rr
间接存储并执行后加操作
(Y) ← Rr, Y ← Y + 1
无
2
ST
- Y, Rr
间接存储并执行预减操作
Y ← Y - 1, (Y) ← Rr
无
2
STD
Y+q,Rr
带偏移量的间接存储
(Y + q) ← Rr
无
2
ST
Z, Rr
间接存储
(Z) ← Rr
无
2
ST
Z+, Rr
间接存储并执行后加操作
(Z) ← Rr, Z ← Z + 1
无
2
ST
-Z, Rr
间接存储并执行预减操作
Z ← Z - 1, (Z) ← Rr
无
2
STD
Z+q,Rr
带偏移量的间接存储
(Z + q) ← Rr
无
2
STS
k, Rr
直接存储到 SRAM
(k) ← Rr
无
2
加载程序存储器
R0 ← (Z)
无
3
数据传输指令
LPM
LPM
Rd, Z
加载程序存储器
Rd ← (Z)
无
3
LPM
Rd, Z+
加载程序存储器并执行后加操作
Rd ← (Z), Z ← Z+1
无
3
存储程序存储器
(Z) ← R1:R0
无
-
SPM
IN
Rd, P
读入端口数据
Rd ← P
无
1
OUT
P, Rr
将数据输出到端口
P ← Rr
无
1
PUSH
Rr
将寄存器的数值推入堆栈
STACK ← Rr
无
2
POP
Rd
将寄存器的数值弹出堆栈
Rd ← STACK
无
2
SBI
P,b
置位 I/O 寄存器的某一位
I/O(P,b) ← 1
无
2
CBI
P,b
清除 I/O 寄存器的某一位
I/O(P,b) ← 0
无
2
LSL
Rd
逻辑左移
Rd(n+1) ← Rd(n), Rd(0) ← 0
Z,C,N,V
1
LSR
Rd
逻辑右移
Rd(n) ← Rd(n+1), Rd(7) ← 0
Z,C,N,V
1
ROL
Rd
通过进位位向左循环
Rd(0)←C,Rd(n+1)← Rd(n),C←Rd(7)
Z,C,N,V
1
ROR
Rd
通过进位位向右循环
Rd(7)←C,Rd(n)← Rd(n+1),C←Rd(0)
Z,C,N,V
1
ASR
Rd
算术右移
Rd(n) ← Rd(n+1), n=0..6
Z,C,N,V
1
SWAP
Rd
高 4 位与低 4 位交换
Rd(3..0)←Rd(7..4),Rd(7..4)←Rd(3..0)
无
1
BSET
s
置位标志位
SREG(s) ← 1
SREG(s)
1
BCLR
s
清零标志位
SREG(s) ← 0
SREG(s)
1
BST
Rr, b
将寄存器的某一位保存到 T
T ← Rr(b)
T
1
BLD
Rd, b
将 T 加载到寄存器的某一位
Rd(b) ← T
无
1
SEC
置位进位位
C←1
C
1
CLC
清零进位位
C←0
C
1
SEN
置位负数标志位
N←1
N
1
CLN
清零负数标志位
N←0
N
1
SEZ
置位 0 标志位
Z←1
Z
1
CLZ
清零 0 标志位
Z←0
Z
1
SEI
全局中断标志使能
I←1
I
1
CLI
全局中断标志禁止
I←0
I
1
SES
置位符号测试标志位
S←1
S
1
CLS
清零符号测试标志位
S←0
S
1
SEV
CLV
置位 2 的补码溢出标志
清除 2 的补码溢出标志
V←1
V←0
V
V
1
1
SET
置位 SREG 的 T 标志
T←1
T
1
CLT
清除 SREG 的 T 标志
T←0
T
1
SEH
置位 SREG 的半进位标志
H←1
H
1
位和位测试指令
333
2490G–AVR–03/04
指令集概述
CLH
清除 SREG 的半进位标志
H←0
H
1
MCU 控制指令
NOP
无操作
无
1
SLEEP
睡眠
( 参见有关的睡眠说明 )
无
1
WDR
BREAK
看门狗复位
中止
( 参见有关的看门狗定时器说明 )
只用于片上调试
无
无
1
N/A
334
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
定货信息
工作速度 (MHz)
工作电压
定货号
封装
工作范围
8
2.7 - 5.5
ATmega64L-8AC
ATmega64L-8MC
64A
64M1
商业级
(0oC - 70oC)
ATmega64L-8AI
ATmega64L-8MI
64A
64M1
工业级
(-40oC - 85oC)
ATmega64-16AC
ATmega64-16MC
64A
64M1
商业级
(0oC - 70oC)
ATmega64-16AI
ATmega64-16MI
64A
64M1
工业级
(-40oC - 85oC)
16
Note:
4.5 - 5.5
1. 产品也可以 wafer 的形式提供,订货信息细节以及最小定货量请与 Atmel 当地机构联系。
封装类型
64A
64- 引线,薄 (1.0 mm)TQFP
64M1
64- 焊垫,9 x 9 x 1.0 mm 大小,线距 0.50 mm, MLF
335
2490G–AVR–03/04
封装信息
64A
PIN 1
B
PIN 1 IDENTIFIER
E1
e
E
D1
D
C
0˚~7˚
A1
A2
A
L
COMMON DIMENSIONS
(Unit of Measure = mm)
Notes:
1. This package conforms to JEDEC reference MS-026, Variation AEB.
2. Dimensions D1 and E1 do not include mold protrusion. Allowable
protrusion is 0.25 mm per side. Dimensions D1 and E1 are maximum
plastic body size dimensions including mold mismatch.
3. Lead coplanarity is 0.10 mm maximum.
SYMBOL
MIN
NOM
MAX
A
–
–
1.20
A1
0.05
–
0.15
A2
0.95
1.00
1.05
D
15.75
16.00
16.25
D1
13.90
14.00
14.10
E
15.75
16.00
16.25
E1
13.90
14.00
14.10
B
0.30
–
0.45
C
0.09
–
0.20
L
0.45
–
0.75
e
NOTE
Note 2
Note 2
0.80 TYP
10/5/2001
R
336
2325 Orchard Parkway
San Jose, CA 95131
TITLE
64A, 64-lead, 14 x 14 mm Body Size, 1.0 mm Body Thickness,
0.8 mm Lead Pitch, Thin Profile Plastic Quad Flat Package (TQFP)
DRAWING NO. REV.
64A
B
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
64M1
D
Marked Pin# 1 ID
E
C
SEATING PLANE
A1
TOP VIEW
A
0.08 C
L
Pin #1 Corner
D2
SIDE VIEW
1
2
3
E2
COMMON DIMENSIONS
(Unit of Measure = mm)
SYMBOL
MIN
NOM
MAX
A
0.80
0.90
1.00
A1
–
0.02
0.05
0.25
0.28
b
0.23
D
D2
b
e
BOTTOM VIEW
9.00 BSC
5.20
E
E2
5.40
5.60
9.00 BSC
5.20
e
L
NOTE
5.40
5.60
0.50 BSC
0.35
0.40
0.45
Notes: 1. JEDEC Standard MO-220, Fig. 1, VMMD.
01/15/03
R
TITLE
2325 Orchard Parkway
64M1, 64-pad, 9 x 9 x 1.0 mm Body, Lead Pitch 0.50 mm
San Jose, CA 95131
Micro Lead Frame Package (MLF)
DRAWING NO.
64M1
REV.
C
337
2490G–AVR–03/04
勘误表
这是 ATmega64 芯片的勘误表。
ATmega64,所有版本
• 改变 XDIV 寄存器时,需要稳定时间。
• 改变 OSCCAL 寄存器时,需要稳定时间。
1. 改变 XDIV 寄存器时,需要稳定时间。
当通过设置 XDIV 寄存器将源时钟频率提高超过 2% 时,芯片在其后的一些指令的执
行中可能会出现错误。
解决方法
即使在频率改变后,执行 NOP 指令也不会出错。因此,在改变频率后的应执行 8 条
NOP 指令 。具体过程如下:
1. 对 SREG 寄存器中的 I 位清零。
2. 在 XDIV 寄存器中设置新预比例因子。
3.执行 8 条 NOP 指令。
4.设置 SREG 寄存器中的 I 位。
这就可保证随后的指令正确执行。
汇编代码例程:
; 全局中断使能清零
CLI
OUT
XDIV, temp
; 设置新比例因子
NOP
; 无操作
NOP
; 无操作
NOP
; 无操作
NOP
; 无操作
NOP
; 无操作
NOP
; 无操作
NOP
; 无操作
NOP
; 无操作
SEI
; 全局中断使能置位
2. 改变 OSCCAL 寄存器时,需要稳定时间。
当通过设置 OSCCAL 寄存器将源时钟频率提高超过 2% 时,芯片在其后的一些指令
的执行中可能会出现错误。
解决方法
与 1 的解决方法相同。
下面给出解决关于 JTAG 指令 IDCODE 的办法。
IDCODE 屏蔽了从 TDI 输入的数据
按照 IEEE1149.1, JTAG 指令 IDCODE 工作不正确;当移位芯片 ID 寄存器时,输
入不是 TDI 而是逻辑 "1"。 从而,在边界扫描链时芯片运行所捕获的数据丢失,全部
变为 "1”,送往后续器件的数据在 Update-DR 时全被 "1” 所代替。
如果 ATmega32 为扫描链上唯一的芯片,将无法发现问题。
解决方法
通过使用 IDCODE 命令或通过进入 TAP 控制器的 Test-Logic-Reset 状态来选择器件
ID 寄存器,然后读取其内容,以及后续器件的数据。读取扫描链中 ATmega64 前面器
件的器件 ID 寄存器时对 ATmega64 发送 BYPASS 命令。当芯片 ID 寄存器选择
ATmega32 时,不要在扫描链中读数据或者更新数据。注意 TAP 控制器的 Test-LogicReset 状态的默认指令为 IDCODE 指令。
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ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
其他解决方法
如果必须同时获取扫描链中所有器件的 ID,那么 ATmega64 应该是扫描链中的第一
个器件。 IDCODE 在 JTAG 指令寄存器中时, Update-DR 在选定芯片的边界扫描链
中不工作,但芯片 ID 寄存器不能上传。
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2490G–AVR–03/04
ATmega64 的数据手册
变更日志
请注意本节中所提及的页码为手册中所对应的页码。请参看相应的版本号。
从版本 Rev. 2490F-12/03
到版本 Rev. 2490G-03/04
的变化
1. 更新 P338“ 勘误表 ” 。
从版本 Rev. 2490E-09/03
到版本 Rev. 2490F-12/03
的变化
1. 更新 P39“ 标定的片内 RC 振荡器 ” 。
从版本 Rev. 2490D-02/03
到版本 Rev. 2490E-09/03
的变化
1. 更新 P41“XTAL 分频控制寄存器- XDIV” 的注意。
2. 更新 P46“JTAG 接口与片上调试系统 ” 。
3. 更新 P240“ 测试访问端口- TAP” 中关于 JTAGEN 部分。
4. 更新关于 JTD 位的描述。
5.
在 P283Table 119 中增加关于 JTAGEN 熔丝位的注意。
6. 更新 P313“ 直流特性 ” 中 RPU 值。
7. 更新 P320“ 交流特性 ” 。
8. 在 P338“ 勘误表 ” 中加入一个关于 JTAG 指令 IDCODE 的解决问题的方法。
从版本 Rev. 2490C-09/02
到版本 Rev. 2490D-02/03
的变化
1. 在 P286Table 125 中加入 SPI 串行编程与自编程的 Flash 页尺寸。
2. 在 P310“对Flash进行编程” 与 P311“对EEPROM进行编程” 下将芯片擦除作为第一
步。
3. 修改 P120Figure 52 中 OCn 波形。
4. 多种局部 Timer1 修正。
5. 改变 P96“ 相位修正 PWM 模式 ” 与 P146 中的说明。
6. 多种局部 TWI 修正。
7. 在"填充临时缓冲器(页载入)" 中添加关于在SPM页载入时写EEPROM的注意事项。
8. 删除 ADHSM。
9. 在 P12“ 堆栈指针 ” 中添加关于在读程序计数器时屏蔽无用位的内容。
10. 添加 P22“ 在掉电休眠模式下的 EEPROM 写操作 ” 。
11. 在 P48Table 19 中将 VHYST 值变为 120。
12. 添加关于在差分模式下自动触发时的转换时间。
340
ATmega64(L)
2490G–AVR–03/04
ATmega64(L)
13. 在 P297Table 129 中添加 tWD_FUSE。
14. 更新 P336“ 封装信息 ” 。
从版本 Rev. 2490B-09/02
到版本 Rev. 2490C-09/02
的变化
1. 将 Flash 的寿命改为 10,000 写入 / 擦除次。
从版本 Rev. 2490A-10/01
到版本 Rev. 2490B-09/02
的变化
1. 添加 64 焊垫 MLF 封装及更新 P335“ 定货信息 ” 。
2. 添加 P32“ 使用外部存储器小于 64 KB” 。
3. 添加 P35“ 缺省时钟源 ” 。
4. 手册中将 SPMCR 改为 SPMCSR。
5. 添加一些初步测试限及表征数据
在下面的表中删除一些 TBD,或修订一些数据:
P21Table 2、 P35Table 7、 P37Table 9、 P37Table 10、 P38Table 12、 P39Table
14、P40Table 16、P48Table 19、 P52Table 20、P54Table 22、 P313“ 直流特性 ” 、
P315Table 132、 P318Table 135、 P321Table 137 及 Table 138 - Table 145.
6. 删除关于退出 JTAG 编程模式的替代算法
见 P309“ 退出编程模式 ” 。
7.
改变 P234“ADC 转换结果 ” 中关于如何检测 ADC 极性的描述。
8. 更新编程图 :
更 新 P284Figure 138 与 P295Figure 147 说 明 在 编 程 模 式 下 AVCC 必 须 连 接。
P291Figure 142 中加入对熔丝位编程的说明。
9. 添加关于 “PROG_PAGELOAD (0x6)” 与 “PROG_PAGEREAD (0x7)” 指令的使用
说明。
10. 更新 P189“ 两线串行接口 TWI” 。
加入关于使用 TWI 掉电操作与在低 TWBRR 值时将 TWI 作为主机的详细说明。在
P195“ 比特率发生器单元 ” 中加入注意事项。 在 P196“ 地址匹配单元 ” 中加入说明。
11. 更新关于 OSCCAL 标定字节的说明。
在手册中,没有没有介绍如何使用标定字节为 2、 4、 8 MHz 的振荡器,这在下面的
部分予以介绍:
改变 P39“ 振荡器标定寄存器- OSCCAL(1)” 及 P284“ 标定字节 ” 中的说明。
12. 使用外部时钟时,改变频率有一些限制条件,见 P40“ 外部时钟 ” 与 P315Table 132 的
说明。
13. 在 P45“ 最小化功耗 ” 中加入关于 OCD 系统将功耗的小节。
14. 修订排版 (WGM 位设置 ) :
–
P94“ 快速 PWM 模式 ” (T/C0)。
–
P96“ 相位修正 PWM 模式 ” (T/C0)。
341
2490G–AVR–03/04
–
P145“ 快速 PWM 模式 ” (T/C2)。
–
P146“ 相位修正 PWM 模式 ” (T/C2)。
15. 修订 P183Table 81 (USART)。
16. 修订 P254Table 103 ( 边界扫描 )。
342
ATmega64(L)
2490G–AVR–03/04
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