AN-1108 アプリケーション・ノート AD9832/AD9835 の設定例 設定例 著者： 著者：Liam Riordan はじめに AD9832 の初期化時に、スプリアスの DAC 出力が生じないよう に、デバイスが出力する準備ができるまで、RESET ビットを 1 に設定してください。RESET ビットは、位相レジスタ、周波数 レジスタ、コントロール・レジスタをリセットしません。これ らのレジスタには無効なデータが含まれるので、ユーザーはこ れらを既知の値に設定する必要があります。 次に出力の生成を開始するために RESET ビットを 0 に設定して ください。RESET を 0 に設定してから 7～8MCLK サイクル後 にデータは DAC 出力に現れます。 このアプリケーション・ノートでは、AD9832/AD9835 製品の出 力にサイン波をロードする方法についてご説明します。この中 には AD9832/AD9835 のパワーオンからの設定、 FSELECT コン トロール・ビットの設定、FSELECT コントロール・ビットを使 ったデバイスへの新しいデータのロードを含みます。 AD9832/AD9835 の設定 AD9832/AD9835 をパワーアップする時、デバイスをリセットす る必要があります。これによって適切な内部レジスタが 0 にリ セットされ、フルスケールのアナログ出力が提供されます。 機能ブロック図 DVDD FSELECT BIT FSELECT AVDD AGND REFOUT FS ADJUST REFIN SELSRC ON-BOARD REFERENCE MUX MCLK DGND FULL-SCALE CONTROL SYNC FREQ0 REG 12 MUX PHASE ACCUMULATOR (32 BIT) FREQ1 REG SIN ROM 10-BIT DAC COMP IOUT PHASE0 REG PHASE1 REG AD9832 MUX PHASE2 REG SYNC PHASE3 REG SYNC 16-BIT DATA REGISTER SYNC 8 MSBs 8 LSBs DEFER REGISTER SELSRC CONTROL REGISTER DECODE LOGIC FSELECT/PSEL REGISTER MUX PSEL0 BIT MUX PSEL1 BIT FSYNC SCLK PSEL0 PSEL1 SDATA 09651-001 SERIAL REGISTER 図 1.AD9832 機能ブロック図 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利 の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標 は、各社の所有に属します。※日本語資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. 0 ©2010 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 Rev. 0 | Page 1 of 4 AN-1108 Application Note 目次 はじめに ...................................................................................1 改訂履歴 .................................................................................. 2 AD9832/AD9835 の設定 .........................................................1 AD9832/AD9835 の設定 ......................................................... 3 機能ブロック図 .......................................................................1 改訂履歴 2/11— 2/11—Revision 0:初版 0:初版 Rev. 0 | Page 2 of 4 AN-1108 Application Note 8SCLK サイクル後の SDATA のハイ・レベルは無視してくだ さい；これは使用される特別な SPI ドライバの固有の特長で デバイスには影響しません。 AD9832/AD9835 の設定 AD9832 と AD9835 を設定する方法を説明するためには簡単な 例が最適です。さらに詳しい内容については、AN-621 アプ リケーション・ノート と AD9832 又は AD9835 を参照してく ださい。 例 1:パワーアップ後のデバイスの設定 パワーアップ後のデバイスの設定 1 2 つの出力周波数を生成する目的のために、MCLK を 25 MHz として、3 kHz を FREQ0 レジスタにロードし、10 kHz を FREQ1 レジスタにロードします。 3 4 このための周波数レジスタの中のコードは次式によって明ら かになります。 2 f OUT × 2 28 f MCLK CH2 500mV CH3 5V FREQ0 = 3000 Hz についは FREQ0 = M40µs T 180µs A CH2 1.28V 図 2.AD9832/AD9835 をリセット状態にする –0xD000 3000 Hz × 2 32 0x3044 25 MHz • = 515,396 decimal = 0x0007DD44 FREQ1 = 10 KHz については FREQ1= CH2 2V CH4 5V 09651-002 FreqReg = 10,000 Hz × 2 32 8 ビットを DEFER レジスタに書き込む • 周波数レジスタ 0, • 8 ビット・データ=0x44. L LSB データ 0x21DD 25 MHz • （8 ビット＋保持された 8 ビット）を選択した周波数レ ジスタに書き込む。 • 周波数レジスタ 0, H LSB データ • 8-ビット データ (0xDD) + 保持された データ = 0xDD44. = 1,717,987 decimal = 0x001A363E ADIsimDDS tool は希望のコードを 16 進法、10 進法あるいは 2 進法で生成する迅速で簡単な方法を提供します。 要求される初期化シーケンスを表 1 に示します。 表 1.初期化シーケンス 初期化シーケンス 2 進数 0xD000 1101 0000 0000 0000 0x3044 0011 0000 0100 0100 0x21DD 0010 0001 1101 1101 0x3207 0011 0010 0000 0111 0x2300 0010 0011 0000 0000 0x343E 0011 0100 0011 1110 0x2536 0010 0101 0011 0110 0x361A 0011 0110 0001 1010 0x2700 0010 0111 0000 0000 0x9000 1001 0000 0000 0000 0XC000 1100 0000 0000 0000 1 3 4 2 CH2 500mV CH3 5V CH2 2V CH4 5V M40µs T 180µs A CH2 1.28V 図 3. 0x21DD をロードする 0x3207—周波数レジスタ 0, L MSB データ コマンド・シーケンスの説明 0x2300— 周波数レジスタ 0, H MSB データ 参考のために AD9832 又は AD9835 の中のレジスタ表を使用 します。 0x343E— 周波数レジスタ 1, L LSB データ 0x2536— 周波数レジスタ 1, H LSB データ 0xD000— AD9832 をリセットする。 0x361A— 周波数レジスタ 1, L MSB データ RESET ビット D12 を 1 にセット。これにより内部レジスタが 0 にリセットされ、アナログ出力がフルスケールになります （図 2 参照）。Ch1 はリセットに設定されたスプリアス出力 です。Ch2 は FSYNC, Ch3 は SDATA、 Ch4 は SCLK です。デ ータは SCLK の立ち下がりエッジで有効になる事に注意して ください。 0x2700— 周波数レジスタ 1, H MSB データ 0x9000—コマンド・ビット C15 、C14＝[1:0]を使って SELSRC を 1 に設定する。 Rev. 0 | Page 3 of 4 09651-003 16 進数 AN-1108 • Application Note SELSRC を 1 に設定—FSELECT はデータ・ビットにより 制御されます。レイテンシは 2MCLK サイクルに増大し ます。 0xC000—周波数レジスタ 1, L LSB データ. • リセット・モードを終了する。RESET ビットを 0 に設定 してから 8MCLK サイクル後に、（FREQ0 レジスタから の）3 kHz 信号が、DAC の出力に現れます。 例 3:必要に応じて出力を更新する。 必要に応じて出力を更新する。 次のステップは RESET モードにする事なしに、FREQ1 レジ スタを 10 kHz から 40 kHz に変更する事です。 • FREQ1 = 40 kHz について FREQ1= 40,000 Hz × 2 32 25 MHz = 6,871,948 decimal = 0x0068DB8C 次のコマンド・シーケンスをロードします。 • • • • • 1 3 4 0x348C—周波数レジスタ 1, L LSB データ. 0x25DB— 周波数レジスタ 1, H LSB データ. 0x3668—周波数レジスタ 1, L MSB データ. 0x2700—周波数レジスタ 1, H MSB データ. 0x9000—同期したデータで出力にラッチする。この場合、 再びコマンド・ビット C15 、C14＝ [1:0]を使用して SELSRC ビットを 1 に設定。デバイスは単純に SYNC エ ッジの立下りでデータをラッチします。（図 6 を参照） CH2 500mV CH3 5V CH2 5V CH4 5V M100µs T 460µs A CH2 1.6V 09651-004 2 図 4.デバイスをリセットから抜け出させるー0xC000 1 デバイスの出力は現在 3KHz 信号に設定されています。そし て FSELECT ピンではなく、FSELECT ビットによって制御可 能となっています。この周波数を 10 KHz へ変更するには、コ ントロール・レジスタに書込んで、FSELECT ビットを変更す るだけです。 0x5800— FREQ1 レジスタを選択する。 • すなわち、0x5 をコマンド・ビット・C3:C0 に書込む。 • FREQ1 レジスタを選択するために、ビット D11 に 1 を書 込む。（図 5 を参照） 3 kHz FREQ0 の出力に戻るには、FSELECT ビットを 0 にリセ ットする。 0x5800— FREQ0 レジスタを選択する。 1 3 4 CH2 500mV CH3 5V CH2 5V CH4 5V M100µs T 460µs A CH2 1.6V 09651-005 2 図 5.FSELECT ビットを変更する–0x5800 ©20XX Analog Devices, Inc. All rights reserved. 商標および登録商標は各社の所有に属します。 Rev. 0 | Page 4 of 4 3 4 2 CH2 500mV CH3 5V CH2 5V CH4 5V M100µs T 276µs A CH2 1.6V 図 6.FREQ1 出力を 10 kHz から 40 kHz へ変更する 09651-006 例 2:FSELECT ビットを変更する