CY14B101KA, CY14B101MA 1-Mbit (128 K × 8/64 K × 16) nvSRAM with Real Time Clock Datasheet (Chinese).pdf

CY14B101KA
CY14B101MA
具有实时时钟的
1 Mbit (128 K × 8/64 K × 16) nvSRAM
具有实时时钟的 1 Mbit (128 K × 8/64 K × 16) nvSRAM
特性
1 Mbit 非易失性静态随机存取存储器 (nvSRAM)
❐ 访问时间为 25 ns 和 45 ns
❐ 内部采用了 128 K × 8 (CY14B101KA)或 64 K × 16
(CY14B101MA)的组织方式
❐ 只需要一个小电容器,即可在断电时实现自动存储
❐ 可通过软件、硬件或断电时进行的自动存储来触发存储到
QuantumTrap 非易失性单元内
❐ 可通过软件或加电触发回读至 SRAM
■ 高可靠性
❐ 无限次读、写和回读循环
❐ 一百万次的 QuantumTrap 存储周期
❐ 20 年的数据保留时间
■ 实时时钟 (RTC)
❐ 功能齐全的实时时钟
❐ 看门狗定时器
❐ 带可编程中断的时钟警报
❐ RTC 的备用电容或电池
❐ 备用电流为 0.35 µA (典型值)
■
工业标准配置
❐ 3V +20%, -10% 单电源供电
❐ 工业级温度
■
封装
❐ 44/54 引脚薄小外形封装 (TSOP) II 型
❐ 48 引脚紧缩小外形封装 (SSOP)
■
无铅并满足有害物质限制 (RoHS)规定
■
逻辑框图 [1、 2、 3]
功能说明
赛普拉斯 CY14B101KA/CY14B101MA 将 1 Mbit 的 nvSRAM 和
功 能 齐 全 的 实 时 时 钟 整 合 在 一 个 单 片 集 成 电 路 中。采 用
QuantumTrap 技术,可以将嵌入式非易失性单元制造成世界上最
可靠的非易失性存储器。SRAM 能够实现无限次读写周期,而独
立的非易失性数据则存储在非易失性单元中。
实时时钟功能提供了一个用于记录闰年的精度时钟和一个可编程
的高精度振荡器。可以编程警报功能,以便设置分、时、日或月
的定期警报。此外,还提供了用于执行控制操作的可编程看门狗
定时器。
要获取相关文档的完整列表,请单击此处。
Quatrum
Trap
1024 X 1024
A5
A6
A7
R
O
W
A8
A9
A12
A13
A14
A15
A 16
D
E
C
O
D
E
R
STORE
VCA
VCC
P
VRTCbat
POWER
CONTROL
VRTCcap
RECALL
STATIC RAM
ARRAY
1024 X 1024
STORE/RECALL
CONTROL
SOFTWARE
DETECT
HSB
A14 - A2
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
RTC
I
N
P
U
T
B
U
F
F
E
R
S
Xout
Xin
INT
COLUMN I/O
MUX
A 16- A0
OE
COLUMN DEC
WE
DQ12
DQ13
CE
DQ14
BLE
A0 A1 A 2 A3 A 4 A10 A 11
DQ15
BHE
注释:
1. 地址 A0–A16 适用于 × 8 配置;地址 A0–A15 适用于 × 16 配置。
2. 数据 DQ0–DQ7 适用于 × 8 配置;数据 DQ0–DQ15 适用于 × 16 配置。
3. BHE 和 BLE 仅适用于 × 16 配置。
赛普拉斯半导体公司
文档编号:001-95809 版本 **
•
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
修订日期 April 15, 2015
CY14B101KA
CY14B101MA
目录
引脚分布 ............................................................................. 3
引脚定义 ............................................................................. 4
器件运行 ............................................................................. 5
SRAM 读取 .................................................................. 5
SRAM 写入 .................................................................. 5
自动存储操作 ............................................................... 5
硬件存储 (HSB)操作 ............................................... 5
硬件回读 (加电时) .................................................... 5
软件存储 ...................................................................... 6
软件回读 ...................................................................... 6
阻止自动存储 ............................................................... 7
数据保护 ...................................................................... 8
实时时钟操作 ...................................................................... 8
nvTIME 操作 ................................................................ 8
时钟操作 ...................................................................... 8
读取时钟 ...................................................................... 8
设置时钟 ...................................................................... 8
备用电源 ...................................................................... 8
停止和启动振荡器 ........................................................ 9
校准时钟 ...................................................................... 9
警报 ............................................................................. 9
看门狗定时器 ............................................................... 9
电源监控器 ................................................................ 10
中断 ........................................................................... 10
标志寄存器 ................................................................ 11
RTC 外部组件 ............................................................ 11
RTC 的 PCB 设计注意事项 ............................................... 12
布局要求 .................................................................... 12
最大额定值 ........................................................................ 17
工作范围 ........................................................................... 17
文档编号:001-95809 版本 **
直流电气特性 .................................................................... 17
数据保留时间与耐久性 ...................................................... 18
电容 .................................................................................. 18
热电阻 ............................................................................... 18
交流测试负载 .................................................................... 19
交流测试条件 .................................................................... 19
RTC 特性 .......................................................................... 19
交流切换特性 .................................................................... 20
SRAM 读周期 ............................................................ 20
SRAM 写周期 ............................................................ 20
切换波形 ........................................................................... 20
自动存储 / 加电回读 .......................................................... 23
切换波形 ........................................................................... 23
软件控制存储 / 回读周期 ................................................... 24
切换波形 ........................................................................... 24
硬件存储周期 .................................................................... 25
切换波形 ........................................................................... 25
SRAM 操作的真值表 ........................................................ 26
订购信息 ........................................................................... 27
封装图 ............................................................................... 28
缩略语 ............................................................................... 31
文档规范 ........................................................................... 31
测量单位 .................................................................... 31
文档修订记录 .................................................................... 32
销售、解决方案和法律信息 .............................................. 33
全球销售和设计支持 .................................................. 33
产品 ........................................................................... 33
PSoC® 解决方案 ...................................................... 33
赛普拉斯开发者社区 .................................................. 33
技术支持 .................................................................... 33
页 2/33
CY14B101KA
CY14B101MA
引脚分布
图 1. 引脚框图 — 44 引脚、 54 引脚 TSOP II 和 48 引脚 SSOP
INT 1
[7]
NC
2
A0 3
A1 4
A2 5
A3 6
A4 7
CE 8
DQ0 9 44 引脚 TSOP II
(× 8)
DQ1 10
VCC 11
顶视图
12
VSS
(不按比例)
DQ2 13
DQ3 14
WE 15
A5 16
A6 17
A7 18
A8
19
A9
20
Xout
Xin
21
22
VCAP
44
43
42
41
40
39
38
37
36
35
34
33
32
31
HSB
NC
[6]
NC
[5]
NC[4]
NC
A16
A15
OE
DQ7
DQ6
VSS
VCC
DQ5
DQ4
30
29
28
27
26
25
24
23
VCAP
A14
A13
DQ0
A3
A2
A12
A11
A10
A1
A0
DQ1
DQ2
Xout
Xin
VRTCcap
VRTCbat
A16
A14
A12
A7
A6
A5
INT
A4
NC
NC
NC
VSS
NC
VRTCbat
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48 引脚 SSOP
(× 8)
顶视图
(不按比例)
48
47
VCC
46
45
44
43
42
41
40
HSB
WE
A13
A8
A9
39
38
37
36
NC
NC
NC
VSS
NC
35
34
33
32
31
30
29
28
27
26
25
A15
NC
A11
VRTCcap
DQ6
OE
A10
CE
DQ7
DQ5
DQ4
DQ3
VCC
INT
[7]
NC
A0
A1
A2
A3
A4
CE
DQ0
DQ1
DQ2
DQ3
VCC
VSS
DQ4
DQ5
DQ6
DQ7
WE
A5
A6
A7
A8
A9
NC
Xout
Xin
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
54 引脚 TSOP II
(× 16)
顶视图
(不按比例)
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
HSB
[6]
NC
[5]
NC
[4]
NC
A15
OE
BHE
BLE
DQ15
DQ14
DQ13
DQ12
VSS
VCC
DQ 11
DQ 10
DQ 9
DQ 8
VCAP
A14
A13
A12
A11
A10
NC
VRTCcap
VRTCbat
注释:
4. 2 Mbit 的地址扩展。 NC 未连接到芯片 (die)。
5. 4 Mbit 的地址扩展。 NC 引脚未连接到芯片 (die)。
6. 8 Mbit 的地址扩展。 NC 未连接到芯片 (die)。
7. 16 Mbit 的地址扩展。 NC 未连接到芯片 (die)。
文档编号:001-95809 版本 **
页 3/33
CY14B101KA
CY14B101MA
引脚定义
引脚名称
A0–A16
A0–A15
DQ0–DQ7
DQ0–DQ15
I/O 类型
输入
输入 / 输出
说明
地址输入。使用该引脚来选择用于 × 8 配置的 131,072 nvSRAM 字节中的一个。
地址输入。使用该引脚来选择用于 × 16 配置的 65,536 nvSRAM 字中的一个。
用于 ×8 配置的双向数据 I/O 线。根据操作将该引脚作为输入或输出使用。
用于 ×16 配置的双向数据 I/O 线。根据操作将该引脚作为输入或输出线路使用。
NC
无连接
WE
输入
写使能输入,低电平有效。当使能芯片,并 WE 为低电平时, I/O 引脚上的数据被写入到指定的地址位
置内。
CE
输入
芯片使能输入,低电平有效。该引脚为低电平时,则选择芯片。该引脚为高电平时,则取消选择芯片。
输入
输出使能,低电平有效。低电平有效输入 OE 在读周期内使能数据输出缓冲器。从高电平解除激活 OE
会使 I/O 引脚进入三态。
BHE
输入
高字节使能,低电平有效。控制着 DQ15–DQ8。
BLE
Xout[8]
输入
低字节使能,低电平有效。控制着 DQ7–DQ0。
输出
晶振连接。启动时驱动晶振。
OE
[8]
无连接。该引脚未连接到芯片 (die)。
输入
晶振连接。适用于 32.768 kHz 的晶振。
VRTCcap[8]
电源
电容供应的 RTC 备用电源电压。如果要使用 VRTCbat,则必须让其保持未连接状态。
VRTCbat[8]
电源
电池供应的 RTC 备用电源电压。如果要使用 VRTCcap,则必须让其保持未连接状态。
输出
中断输出。可编程此引脚,以响应时钟警报、看门狗定时器和功耗监控器还可通过设置它为高电平 (推
或拉)或低电平 (开漏)有效。
VSS
接地
器件的接地引脚。必须连接至系统地面。
VCC
电源
器件的电源供应输入。 3.0 V +20%, –10%
Xin
INT
[8]
HSB
VCAP
输入 / 输出
电源
硬件存储繁忙 (HSB)
输出:指示低电平时 nvSRAM 的繁忙状态。在每个硬件和软件存储操作后,
HSB 在一小段时间 (tHHHD)通过标准输出高电流被驱动为高电平,
然后内部微上拉电阻会使该引脚一直保持为高电平 (外部上拉电阻连接可选)。
输入:通过外部将引脚下拉为低电平来实现硬件存储。
自动存储电容。在断电期间给 nvSRAM 供电是为了在该过程中能将数据从 SRAM 中转存到非易失性单
元内。
注释:
8. 如果不使用 RTC 功能,则必须让其保持未连接状态。
文档编号:001-95809 版本 **
页 4/33
CY14B101KA
CY14B101MA
器件运行
VCC
0.1 uF
10 kOhm
CY14B101KA/CY14B101MAnvSRAM 是由相同物理单元中的两
个功能组件组成的一对。它们是一个 SRAM 存储器单元和一个非
易失性 QuantumTrap 单元。 SRAM 储存器单元可作为标准快速
静态 RAM 工作。SRAM 中的数据被传输到非易失性单元(存储
操作)内,或从非易失性单元传输到 SRAM (回读操作)内。使
用这个独特的架构时,所有单元都可以被并行存储和回读。在存
储和回读操作期间,SRAM 读写操作均被禁止。与典型的 SRAM
相同,CY14B101KA/CY14B101MA 支持无限次的读写周期。此
外,它还提供无限次从非易失性单元的回读操作以及最多 100 万
次存储操作。请参考第 26 页上的 SRAM 操作的真值表 ,了解读
写模式的完整说明。
图 2. 自动存储模式
VCC
WE
VCAP
SRAM 读取
当 CE 和 OE 为 低 电 平,并 且 WE 和 HSB 为 高电平时,
CY14B101KA/CY14B101MA 将执行一个读周期。引脚 A0–16 或
A0–15 上指定的地址确定访问 131,072 个数据字节或 65,536 个
16 位的字的哪一个。字节使能 (BHE、 BLE)确定将哪些字节
使能为输出 (在 16 位字的情况下)。 如果读取是由地址转换触
发的,这时各输出将经过 tAA (读取周期 1)时间后有效。如果
读取是由 CE 或 OE 触发的,那么各输出将在 tACE 或 tDOE 中较
迟的那个时间内有效 (第二个读取周期)。数据输出在 tAA 访问
时间内反复响应地址变化,而不需要切换任何控制输入引脚。这
一直有效,直到另一个地址变化或直到 CE 或 OE 变为高电平,
或者 WE 或 HSB 变为低电平为止。
SRAM 写入
当 CE 和 WE 均为低电平且 HSB 为高电平时,将执行写循环。地
址输入必须稳定才能进入写周期,并且必须保持稳定,直到 CE
或 WE 在周期结束时变为高电平为止。如果数据在 WE 控制的写
入结束前或在 CE 控制的写入结束前 tSD 长的时间内有效,那么
共用 I/O 引脚 IO0–7 上的数据将被写入到存储器中。 字节使能输
入 (BHE、 BLE)确定在 16 位字的情况下写入哪些字节。推荐
在整个写周期内保持 OE 为高电平,以避免共用 I/O 线路上出现
数据总线争用情况。如果 OE 为低电平,那么内部电路将在 WE
变为低电平之后 tHZWE 长的时间内关闭输出缓冲器。
自动存储操作
CY14B101KA/CY14B101MA 使用下列三种存储操作中的一种将
数据存储到 nvSRAM 内:具体为:由 HSB 激活的硬件存储操作
;由地址序列激活的软件存储操作;器件断电时的自动存储操
作。自动存储操作是 QuantumTrap 技术独有的特性,并且在
CY14B101KA/CY14B101MA 中默认使能了该特性。
在正常工作时,器件从 VCC 接收电流,进而给与 VCAP 引脚连接
的电容充电。芯片使用该存储的电荷执行单个存储操作。如果
VCC 引脚的电压降到 VSWITCH 以下,器件将自动断开 VCAP 引脚
与 VCC 的连接。通过 VCAP 电容提供的电源触发存储操作。
注意:如果电容没有连接 VCAP 引脚,那么必须要使用 第 7 页上
的阻止自动存储中指定的软序列禁用自动存储。如果在没有
VCAP 引脚上的电容时使能自动存储,则器件将在电荷不足的情
况下尝试自动存储操作以完成存储。这样会破坏 nvSRAM 中存储
的数据。
VSS
VCAP
图 2 显示的是自动存储操作要求的正确存储电容(VCAP)连接。
有关 VCAP 的大小,请参见第 17 页上的直流电气特性。VCAP 引
脚上的电压通过芯片上的调节器输入到 VCC 。上拉应该置于 WE
上,从而能在加电期间保持其处于非活动状态。只有 WE 信号在
加电期间处于三态时,该上拉电阻才有效。很多 MPU 在加电时
使 其 控 制 引 脚 进 入 三 态。使 用 上 拉 时 应 该 验 证 该 情 况。当
nvSRAM 退出加电回读时, MPU 必须处于活动状态或者 WE 保
持为非活动状态,直到 MPU 退出复位状态为止。
为了降低不必要的非易失性存储,将忽略自动存储和硬件存储操
作,除非在最新的存储或回读周期后至少发生了一次写操作。不
管是否发生了写操作,都会执行软件触发的存储周期。
硬件存储 (HSB)操作
CY14B101KA/CY14B101MA 提供了 HSB 引脚以控制和确定存
储操作。 HSB 引脚用于请求硬件存储周期。当 HSB 引脚被驱动
为低电平时,CY14B101KA/CY14B101MA 将在 tDELAY 时间后有
条件地启动存储操作。只有在最后一个存储或回读周期后对
SRAM 进行了写操作时,才会开始一个实际的存储周期。 HSB
引脚还作为一个开漏驱动器 (内部 100 k 弱上拉电阻),它在
进行存储 (通过任何手段触发的)时被内部驱动为低电平,以指
示繁忙状态。
注意:在每次进行硬件和软件存储操作后, HSB 会在一小段时
间(tHHHD)通过标准输出高电流变为高电平,然后通过内部 100
k 上拉电阻一直保持高电平。
在 HSB 通过任何手段变为低电平时进行的 SRAM 写操作要在启
动存储操作之前给定的时间 (tDELAY)内完成。但是,在 HSB
变为低电平后请求的所有 SRAM 写周期都被禁止,直到 HSB 重
新变为高电平为止。如果未设置写锁存,则 HSB 不会被
CY14B101KA/CY14B101MA 驱动为低电平。但是直到 MPU 或
其他外部源使 HSB 变回高电平,所有 SRAM 读和写周期都被禁
止。
在任何存储操作期间,无论它是如何启动的,
CY14B101KA/CY14B101MA 都会继续将 HSB 引脚驱动为低电
平,只有存储完成时才会释放。存储操作完成后,如果 HSB 引
脚已返回为高电平, nvSRAM 存储器访问将在 tLZHSB 的时间内
被禁止。如果不使用 HSB ,请保持它的未连接状态。
硬件回读 (加电时)
在加电期间或任何低功耗状态后 (VCC< VSWITCH),内部回读
请求将被锁存。如果加电时 VCC 再次超过 VSWITCH,将自动启动
文档编号:001-95809 版本 **
页 5/33
CY14B101KA
CY14B101MA
回读周期并需要 tHRECALL 的时间来完成。在此期间, HSB 驱动
器将 HSB 引脚设置为低电平,对 nvSRAM 的所有读和写操作都
将被禁止。
软件存储
通过软件地址序列将数据从 SRAM 传输到非易失性存储器内。通
过按准确的顺序在六个特定地址执行连续的 CE 或 OE 控制的读
周期,并以此来启动 CY14B101KA/CY14B101MA 软件存储周
期。在存储周期期间,首先擦除上一个非易失性数据,接下来执
行非易失性单元程序。启动存储周期后,将禁用后续的输入和输
出,直到该周期完成。
由于特定地址的读取序列用于存储启动,所以在该序列中要避免
其他读或写访问干预,否则该序列将被中止,并且不会发生任何
存储或回读操作。
若要启动软件存储周期,必须执行下列读取序列:
1. 读取地址 0x4E38 有效读取
2. 读取地址 0xB1C7 有效读取
3. 读取地址 0x83E0 有效读取
4. 读取地址 0x7C1F 有效读取
5. 读取地址 0x703F 有效读取
6. 读取地址 0x8FC0 启动存储周期
文档编号:001-95809 版本 **
当 WE 在六个读取序列中始终保持高电平状态时,可以通过 CE
控制的读取或 OE 控制的读取锁定该软件序列。在输入序列中第
六个地址后,将立即开始存储周期,并且芯片将被禁用。HSB 被
驱动为低电平。 经过 tSTORE 周期时长后,再次激活 SRAM,以
进行读和写操作。
软件回读
通过软件地址序列将数据从非易失性存储器传输到 SRAM。与启
动软件存储的方式相同,软件回读周期将通过读操作序列被启
动。若要启动回读周期,必须执行下列由 CE 或 OE 控制的读操
作序列:
1. 读取地址 0x4E38 有效读取
2. 读取地址 0xB1C7 有效读取
3. 读取地址 0x83E0 有效读取
4. 读取地址 0x7C1F 有效读取
5. 读取地址 0x703F 有效读取
6. 读取地址 0x4C63 启动回读周期
在内部,回读程序包括两个步骤。首先,清除 SRAM 数据。然
后,将非易失性信息传输到 SRAM 单元内。在 tRECALL 周期时间
后,该 SRAM 将再次处于就绪状态,以执行读和写操作。回读操
作不会更改非易失性单元中的数据。
页 6/33
CY14B101KA
CY14B101MA
表 1. 模式选择
CE
H
WE
X
OE
X
BHE、 BLE[9]
X
A15–A0[10]
X
模式
I/O
功耗
未选中
输出高阻态
待机
L
H
L
L
X
读取 SRAM
输出数据
激活
L
L
X
L
X
写入 SRAM
输入数据
激活
L
H
L
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
读取 SRAM
读取 SRAM
读取 SRAM
读取 SRAM
读取 SRAM
自动存储禁用
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
激活 [11]
L
H
L
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x4B46
读取 SRAM
读取 SRAM
读取 SRAM
读取 SRAM
读取 SRAM
自动存储使能
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
激活 [11]
L
H
L
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8FC0
读取 SRAM
读取 SRAM
读取 SRAM
读取 SRAM
读取 SRAM
非易失性存储
输出数据
输出数据
输出数据
输出数据
输出数据
输出高阻态
激活 ICC2[11]
L
H
L
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x4C63
读取 SRAM
读取 SRAM
读取 SRAM
读取 SRAM
读取 SRAM
非易失性回读
输出数据
输出数据
输出数据
输出数据
输出数据
输出高阻态
激活 [11]
阻止自动存储
通过启动自动存储禁用的序列,可以禁用自动存储功能。以与软
件存储启动类似的方式执行读操作序列。若要启动自动存储禁用
的序列,必须执行下列由 CE 或 OE 控制的读操作序列:
1. 读取地址 0x4E38 有效读取
2. 读取地址 0xB1C7 有效读取
3. 读取地址 0x83E0 有效读取
4. 读取地址 0x7C1F 有效读取
5. 读取地址 0x703F 有效读取
6. 读取地址 0x8B45 自动存储禁用
4. 读取地址 0x7C1F 有效读取
5. 读取地址 0x703F 有效读取
6. 读取地址 0x4B46 自动存储使能
如果禁用或重新使能自动存储功能,需要触发手动存储操作(软
件或硬件)才能在后续的断电循环中保存自动存储状态。器件出
厂时已使能自动存储功能,且已在所有单元中写入了 0x00。
通过启动自动存储使能序列,可以重新使能自动存储。以与软件
回读启动类似的方式执行读操作序列。
若要启动自动存储周期使能序列,必须执行下列由 CE 或 OE 控
制的读操作序列:
1. 读取地址 0x4E38 有效读取
2. 读取地址 0xB1C7 有效读取
3. 读取地址 0x83E0 有效读取
注释:
9. BHE 和 BLE 仅适用于 × 16 配置。
10. CY14B101KA 上有 17 个地址行 (CY14B101MA 上有 16 个地址行)时,只有 13 个地址行 (A14–A2)用于控制软件模式。无需关注其他地址行。
11. 六个连续的地址必须按顺序列出。 WE 在六个周期的期间必须为高电平才能使能非易失性循环。
文档编号:001-95809 版本 **
页 7/33
CY14B101KA
CY14B101MA
数据保护
CY14B101KA/CY14B101MA 通过禁止所有外部启动的存储和
写操作,可以阻止低电压状态下的数据被破坏。当 VCC 低于
VSWITCH 时,将检测到低电压状态。如果
CY14B101KA/CY14B101MA 在加电时处于写模式 ( CE 和 WE
均为低电平),那么在回读或存储后会禁止执行写操作,直到
tLZHSB (HSB 到输出有效的时间)后使能 SRAM 为止。这样可
以防止在加电或欠压时发生意外写操作。
实时时钟操作
nvTIME 操作
CY14B101KA/CY14B101MA 提供了具有时钟、警报、看门狗、
中断和控制功能的内部寄存器。 RTC 寄存器使用 SRAM 中最后
16 个地址。时钟和定时器信息寄存器间的内部双缓冲可阻止在读
或写期间访问被传输的内部时钟数据。双缓冲技术还避免了在访
问时钟数据期间影响正常的定时计数或内部时钟的准确性。时钟
和警报寄存器以 BCD 格式存储数据。
下面各节内容描述的是 CY14B101KA 的 RTC 功能。除了 RTC
寄存器地址外,同样的描述也应用于 CY14B101MA。
CY14B101KA 的 RTC 寄存器地址的取值范围为 0x1FFF0 到
0x1FFFF,而 CY14B101MA 的此范围从 0x0FFF0 到
0x0FFFF。请参考第 13 页上的表 3 和第 14 页上的表 4,了解
有关寄存器映射描述的详细信息。
时钟操作
许用户设置时间。然后,正确的星期、日期和时间被写入寄存器,
且必须为 24 小时 BCD 格式。写入的时间被称为 ‘ 基准时间 ’。
该值保存在非易失性寄存器中,用于计算当前时间。当通过写入
‘0’ 来清除写入位 ‘W’ 时,计时寄存器的值将被传输到实际
的时钟计数器内,然后该时钟会恢复正常运行。
如果写入 RTC 寄存器的时间不是正确的 BCD 格式,则 RTC 寄
存器中每个无效的半字节在翻滚至 0x0 前继续计数至 0xF,然后
RTC 寄存器恢复正常操作。
注意:‘W’ 位被设置为 ‘0’ 后,写入计时、警报、校准和中
断寄存器的值将在 tRTCp 时间后被传输到 RTC 计时计数器中。这
些计数器值必须通过启动软件 / 硬件存储或自动存储操作保存在
非易失性存储器中。在 ‘ 自动存储禁用 ’ 模式下, tRTCp 时间后将
执行存储操作,同时写入 RTC 寄存器内以正确记录所做的修改。
备用电源
CY14B101KA 中的 RTC 用于永久带电操作。在实际应用中,根
据是选择了电容还是电池来连接 VRTCcap 或 VRTCbat 引脚。当主
电源 VCC 断电并下降至 VSWITCH 以下时,器件会切换至备用电
源。
时钟振荡器消耗的电流非常少,因此最大程度地延长了备用电源
的 供 电 时 间。主 电 源 被 移 除 后,无 论 时 钟 操 作 如 何,存 储 在
nvSRAM 中的数据都是安全的,因为断电后这些数据将被存储在
非易失性单元中。
在备用电源操作期间,室温下 CY14B101KA 消耗 0.35 µA (典
型)的电流。用户必须根据实际应用选择电容或电池值。
注意:如果电池在应用于 VCC 前先应用于 VRTCbat 引脚,芯片将
抽取 IBAK 高电流。尽管禁用了振荡器,仍会发生此情况。为最大
程度地延长电池寿命,将电池应用于 VRTCbat 引脚前,必须先将
其应用于 VCC。
时钟寄存器以一秒的增量保存时间,最长达 9,999 年。时间可被
设置为任何一种日历时间,并且时钟会自动记录某月某日、某周
某日、闰年及世纪转换。专用于时钟功能的寄存器共有八个,用
于使用写周期设置时间以及基于读周期读取时间。这些寄存器包
含 BCD 格式的时间。定义为 ‘0’ 的位目前不可用,并被保留
以供赛普拉斯将来使用。
下面的表 2 显示了基于最大电流规格的备用时间。额定备用时间
大约比这些时间长两倍。
读取时钟
表 2. RTC 备用时间
双缓冲 RTC 寄存器结构降低了从时钟读取错误数据的可能性。当
读取位 ‘R’ (位于标志寄存器 0x1FFF0 位置)设置为 ‘1’
时,在读取时钟数据之前对 CY14B101KA 计时寄存器的内部更
新将停止,以防止读取正在转换的数据。停止寄存器的更新不会
影响时钟的准确性。
当 RTC 器件的读取序列启动后,用户计时寄存器的更新将停止,
直到向读取位 ‘R’ (位于标志寄存器的 0x1FFF0 位置中)写
入 ‘0’ 后才重新开始更新。读取序列完成后,所有 RTC 寄存
器在 20 ms 内同时更新。
设置时钟
对 RTC 器件进行写访问将停止计时寄存器更新,而当写入位
‘W’ (位于标志寄存器的 0x1FFF0 位置)设置为 ‘1’ 时允
文档编号:001-95809 版本 **
电容值
0.1 F
72 个小时
备用时间
0.47 F
14 天
1.0 F
30 天
使用电容具有明显的优势,即每次系统加电时可对备用电源充
电。如果使用电池,推荐使用 3 V 锂的电池;当主电源被移除时,
CY14B101KA 仅使用该电池产生的电流。然而, CY14B101KA
在任何时候不会对电池进行充电。必须根据系统生命周期期间总
的预期累计断电时间选择电池容量。
页 8/33
CY14B101KA
CY14B101MA
停止和启动振荡器
校准寄存器中 0x1FFF8 位置的 OSCEN 位控制振荡器的使能和
禁用。该位是非易失性的,交付给客户时处于 ‘ 使能 ’ (设置
为 ‘0’)状 态。系 统 被 存 放 时,为 了 保 持 电 池 寿命,须将
OSCEN 设置为 ‘1’。这样将关闭振荡器电路,以延长电池寿
命。如果 OSCEN 位从 ‘ 禁用 ’ 变为 ‘ 使能 ’,振荡器大约
需要一秒钟 (最多两秒)的时间进行启动。
当系统电源关闭时,如果备用电源 (VRTCcap 或 VRTCbat)的电
压降至各自最低值以下,振荡器可能掉电。当系统电源恢复时,
CY14B101KA能够检测振荡器是否掉电。这记录在标志寄存器中
0x1FFF0 位置的振荡器掉电标志 (OSCF)内。当系统通电
(VCC 大于 VSWITCH)时,会检查 OSCEN 位是否处于 ‘ 使能
’ 状态。如果 OSCEN 位处于 ‘ 使能 ’ 状态并且在 5 ms 内未
激活振荡器,那么 OSCF 位将被设置为 ‘1’。系统必须检查该
条件,然后写入 ‘0’ 以清除标志。
注意:除设置 OSCF 标志位外,时间寄存器被复位为 ‘ 基准时
间 ’,这是上次写入计时寄存器的值。控制寄存器或校准寄存器
与 OSCEN 位不受 ‘ 振荡器失败 ’ 条件的影响。
首次对时间寄存器进行写入操作时,必须将 OSCF 值重置为
‘0’。这将初始化该位的状态(系统首次加电时可能已设置)。
要重置 OSCF,需要将写位 ‘W’ (位于 0x1FFF0 的标志寄存
器中)设置为 ‘1’ 以便使能对标志寄存器的写入。对 OSCF 位
写入 ‘0’,然后将写位重置为 ‘0’ 以禁用写操作。
校准时钟
通过一个石英控制的晶振以 32.768 kHz 的额定频率驱动 RTC。
时钟的准确度取决于晶振质量和校准。市场中的晶振通常有 +20
ppm 到 +35 ppm 的误差。然而,CY14B101KA 应使用一种在 25
°C 可将准确度提高至 +1/–2 ppm 的校准电路。这表示每月有+2.5
秒到 –5 秒的误差。
校准电路通过增加或减少振荡器分频器电路的计数来达到这种
准确度。抑制 (消减,负校准)或拆分 (增加,正校准)的脉冲
数量取决于加载到位于0x1FFF8的校准寄存器中的五个校准位的
值。校准位占用校准寄存器中的五个低位。这些位被设置为以二
进制形式表示的 0 和 31 之间的任何值。 D5 位是符号位,其中
‘1’ 表示正校准,‘0’ 表示负校准。增加计数可使时钟加速,
减少计数可使时钟减速。如果将一个二进制 ‘1’ 加载到寄存器
中,实现对应振荡器误差中 4.068 或 –2.034 ppm 偏移的调整,
具体大小取决于符号。
校准在 64 分钟周期内发生。对于周期内前 62 分钟 (每分钟一
次),可能会有一秒被缩短为 128 个振荡器周期或被延长为 256
个振荡器周期。如果将二进制 ‘1’ 加载到寄存器中,则仅修改
周期时长为 64 分钟的前两分钟。如果将二进制 6 加载到寄存器
中,会影响前 12 分钟,并以此类推。因此,每个校准步骤对每
125、 829 和 120 个实际振荡器周期具有增加 512 个或减少 256
个振荡器周期的作用,即校准寄存器中的每个校准步骤有 4.068
或 –2.034 ppm 的调整。
为了确定所需的校准,标志寄存器 (0x1FFF0)中的 CAL 位必
须设置为 ‘1’。这导致 INT 引脚以 512 Hz 的额定频率切换。任
何偏离 512 Hz 的偏差表示的都是所需纠正的大小和方向。例如,
读取得到的数据为 512.01024 Hz,表示误差为 +20 ppm。因此,
文档编号:001-95809 版本 **
必须将十进制值 –10 (001010b)加载到校准寄存器中以抵消此
误差。
注意:设置或改变校准寄存器不影响测试输出频率。
要想置位或清除 CAL,需要将写入位 ‘W’ (位于 0x1FFF0 的
寄存器中)设置为 ‘1’,以便使能对标志寄存器的写入。将某
个值写入 CAL,然后将写位复位为 ‘0’ 以禁用写入。
警报
警 报 功 能 将 用 户 编 写 的 警 报 时 间 值 和 日 期 (存 储 在 寄 存 器
0x1FFF1-5 中)与相应的时间和日期值相比较。当出现匹配时,
将设置警报内部标志 (AF) ,而且如果设置了警报中断使能
(AIE)位,将在 INT 引脚上生成中断。
有四个警报匹配字段,即:日期、小时、分和秒。上述每个字段
有一个匹配位,用于确定字段是否被用于警报匹配逻辑。将匹配
位设置为 ‘0’ 表示相应的字段用于匹配处理。根据匹配位的不同,
警报可以明确到每个月发生一次或频繁到每分钟发生一次。不选
择任何匹配位(所有位都为 1)表示不需要匹配,因此禁用警报。
选择所有的匹配位 (都为 0)会导致精确的时间和日期匹配。
可通过下面两种方法来检测警报事件:读取 AF 标志或监控 INT
引脚。位于标志寄存器 0x1FFF0 中的 AF 标志表示发生了日期或
时间匹配。当发生匹配时,AF 位设置为 ‘1’。读取标志寄存器
会清除警报标志位 (和所有其他位)。硬件中断引脚也能够用于
检测警报事件。
要置位、清除或使能警报,需要将位 ‘W’ (位于标志寄存器
0x1FFF0 中)设置为 ‘1’,以便使能对警报寄存器的写入。写
入警报 值后,将 ‘W’ 位清除为 ‘0’ 以更改生效。
注意 CY14B101KA:要求将针对秒的警报匹配位 (即警报秒寄
存器 0x1FFF2 中的 ‘D7’ 位)设置为 ‘0’,以便正确地操作
警报标志和中断。
看门狗定时器
看门狗定时器是一个自由运行且使用从晶体振荡器获得的 32 Hz
时钟(31.25 ms)的递减计数器。必须运行振荡器才能使看门狗
正常运行。看门狗定时器将从看门狗定时器寄存器中加载的值开
始递减计数。
定时器由一个可加载的寄存器和一个自由运行的计数器组成。在
加电时,寄存器 0x1FFF7 中的看门狗超时值加载到计数器加载寄
存器中。计数操作从加电时开始,并在看门狗探针 (WDS)位
设置为 ‘1’ 的任何时候从可加载值重新开始。将计数器与终止
值 ‘0’ 进行比较。如果计数器达到此值,则产生内部标志和可
选中断输出。可以通过在计数器到达 ‘0’ 之前将 WDS 位设置
为 ‘1’ 来阻止超时中断。这导致计数器重新加载看门狗超时值
并重启。只要用户在计数器到达终值之前对 WDS 位进行设置,
就不会产生中断和 WDT 标志。
通过将看门狗写入位设置为 ‘0’,可写入新的超时值。 WDW
位为 ‘0’ 时,将使能看门狗超时值位 D5-D0 的写功能,以修改
超时值。当 WDW 位为 ‘1’ 时,则会忽略对 D5-D0 位的写入。
WDW 功能使用户能在不考虑到看门狗定时器值被修改的情况下
设置 WDS 位。看门狗定时器逻辑图如图 3 所示。注意:将看门
狗超时值设置为 ‘0’ 会禁用看门狗功能。
看门狗定时器的输出为标志位 WDF (如果看门狗允许超时,将
设置该标志位) 。如果设置了中断寄存器中的看门狗中断使能
页 9/33
CY14B101KA
CY14B101MA
(WIE)位,那么看门狗超时将在 INT 引脚上产生硬件中断。 用
户读取标志寄存器时,标志和硬件中断都将被清除。
图 3. 看门狗定时器框图
Clock
Divider
Oscillator
32,768 KHz
中断寄存器
看门狗中断使能 (WIE):当设置为 ‘1’ 时,如果发生看门狗
超时,看门狗定时器驱动 INT 引脚和一个内部标志。当 WIE 被
设置为‘0’时,看门狗定时器只会影响标志寄存器中的WDF标志。
1 Hz
32 Hz
Counter
Zero
Compare
WDF
Load
Register
WDS
D
Q
WDW
Q
write to
Watchdog
Register
注意:CY14B101KA:仅在加电回读序列完成后, 才会生成有效
的中断。加电后,必须在 tHRECALL 的时间内忽略 INT 引脚上的
所有事件。
Watchdog
Register
电源监控器
CY14B101KA提供具有断电中断功能的电源管理方案。它同样也
控制内部开关,以便为时钟提供备用电源并保护存储器在低 VCC
条件下不被访问。功耗监控器基于内部带隙参考电路,此电路将
VCC 电压与 VSWITCH 阈值相比较。
如第 5 页上的自动存储操作中所述,达到 VSWITCH 后,当 VCC
因断电而发生衰减时,将启动从 SRAM 到非易失性元素的数据存
储操作,以保存最后的 SRAM 数据状态。电源也从 VCC 切换到
备用电源 (电池或电容)来运行 RTC 振荡器。
警报中断启用 (AIE):当设置为 ‘1’ 时,警报匹配驱动 INT
引脚和一个内部标志。当 AIE 设置为 ‘0’ 时,警报匹配只影响
标志寄存器中的 AF 标志。
断电中断使能 (PFE):当设置为 ‘1’ 时,断电监控器驱动引
脚和一个内部标志。当 PFE 设置为 ‘0’ 时,断电监控器只影
响标志寄存器中的 PF 标志。
高电平 / 低电平(H/L):当设置为 ‘1’ 时,INT 引脚为高电平
有效且驱动器模式为推挽式。仅在 VCC 高于 VSWITCH 时,INT 引
脚才被驱动为高电平。当 H/L 被设置为 ‘0’ 时, INT 引脚为低
电平有效,并且驱动模式为开漏模式。必须通过一个 10 kΩ 电阻
将 INT 引脚上拉至 Vcc,同时使用低电平有效模式的中断。
脉冲 / 电平(P/L):当设置为 ‘1’ 且发生中断时,会将 INT 引
脚驱动约 200 ms。当 P/L 设置为 ‘0’ 时,INT 引脚被驱动至高
电平或低电平 (由 H/L 决定),直到标志寄存器被读取。
当使能的中断源激活了 INT 引脚时,外部主机将读取标志寄存器
来确定原因。当读取该寄存器时,所有标志均被清除。如果 INT
引脚被编程为电平模式,那么将清除条件,并且 INT 引脚会返回
到它的非活动状态。如果引脚编程为脉冲模式,那么读取标志也
能清除引脚中的标志。如果读取了标志寄存器,脉冲模式便不能
完成指定的持续时间。如果使用 INT 引脚来复位主机,那么复位
期间标志寄存器不被读取。
当使用备用电源运行时,对 nvSRAM 的读取和写入操作被禁止且
RTC 功能对用户不可用。 RTC 时钟继续在后台运行。 VCC 存储
到器件后,用户可以使用更新后的 RTC 计时寄存器数据 (请参
见第 23 页上的自动存储 / 加电回读)。
中断
CY14B101KA有一个标志寄存器、中断寄存器以及能向微控制器
发出中断信号的中断逻辑。有三个潜在的中断源:看门狗定时器、
功 耗 监 控 器 和 警 报 定 时 器。通 过 适 当 地 设 置 中 断 寄 存 器
(0x1FFF6),可以单独使能上述三个中断源来驱动 INT 引脚。此
外,在标志寄存器 (0x1FFF0)中,每个中断源都有相应的标志
位,主机处理器使用这些标志位来确定中断来源。当中断发生
时, INT 引脚驱动器有两个能指定其行为的位。
仅在三个中断源中的一个产生中断标志并且位于中断寄存器中的
中断使能位被使能 (设置为 ‘1’)时,才会产生中断。中断源
处于活动状态后,两个可编程位 (即 H/L 和 P/L)会决定 INT 引
脚上输出引脚驱动器的行为。这两个位位于中断寄存器中,可用
于驱动 INT 引脚上的电平或脉冲模式输出。在脉冲模式中,脉冲
宽度内部固定在大约 200 ms。此模式用于复位主机微控制器。在
电平模式中,引脚进入其活动极性,直到用户读取标志寄存器为
止。此模式用作主机微控制器的中断。下一节对控制位进行了总
结。
系统仅在常规电源运行时才会生成中断,则系统以备用电源模式
运行时并不会触发中断。
文档编号:001-95809 版本 **
页 10/33
CY14B101KA
CY14B101MA
标志寄存器
标志寄存器具有三个可用于生成中断的标志位,即:WDF、 AF
和 PF 位。这些位分别由看门狗超时、警报匹配或电源掉电监控
器设置。处理器可通过轮询该寄存器或使能中断来确认何时设置
了标志。寄存器被读取时,这些标志会自动复位。在加电时,标
志寄存器会自动加载数值 0x00 (OSCF 位除外;请参见第 9 页
上的停止和启动振荡器)。
图 4. 中断框图
WDF -看门狗定时器标志
WIE -看门狗中断使能
WDF
Watchdog
Timer
WIE
VCC
P/L
PF
Power
Monitor
Pin
Driver
PFE
INT
VINT
H/L
PF -断电标志
PFE -断电启用
AF -警报标志
AIE -警报中断启用
P/L -脉冲电平
H/L -高电平 / 低电平
VSS
AF
Clock
Alarm
AIE
RTC 外部组件
RTC 要求将外部 32.768 kHz 晶体和 C1、 C2 负载电容连接起
来,如图 5 所示。该图显示了推荐的 RTC 外部组件的值。负载
电容 C1 和 C2 包含印刷电路板 (PCB)的寄生电容。 PCB 寄生
电容包括由晶体焊盘 / 引脚的地层、 Xin/Xout 焊盘以及与晶体和
器件引脚相连接的焊盘和铜线导致的电容。
图 5. RTC 建议的组件配置 [12]
推荐值
Y1 = 32.768 kHz (12.5 pF)
C1 = 10 pF
C2 = 67 pF
注意:C1 和 C2 的推荐值已经包括了
电路板走线电容。
C1
Y1
C2
Xout
Xin
注释:
12. 欲了解有关非易失性静态随机存取存储器 (nvSRAM)实时时钟 (RTC)的设计指南以及最佳实践的详细信息,请参考应用笔记 AN61546。
文档编号:001-95809 版本 **
页 11/33
CY14B101KA
CY14B101MA
RTC 的 PCB 设计注意事项
RTC 晶振是一个低电流电路,其晶体引脚上的节点处于高阻抗状
态。由于 RTC 的较低计时电流,晶振连接对电路板上的噪声非
常敏感。因此,必须将 RTC 电路与电路板上的其他信号隔离开。
此外,必须控制 PCB 上的杂散电容为最小值。杂散电容被添加
到晶体的总负载电容内,使得振荡器频率出现误差。为获取 RTC
的最佳性能,要求实现适当的旁路并谨慎设计布局。
■
Xin 和 Xout 走线宽度必须小于 8 密耳。走线越宽,引起的走线电
容也越大。这些连接焊盘和走线的宽度越大,噪声从相邻信号
耦合的可能性越大。
■
通过在晶振电路周围提供一个保护环来屏蔽Xin 和Xout 信号。该
保护环阻止来自相邻信号的噪声耦合。
■
在 RTC 走线附近布置其他任何高速度信号时,需要特别注意。
晶体与电路板上其他信号的相隔距离越远,噪声耦合到晶体的
可能性越小。在电路板上,保持 Xin、Xout 走线以及其他任何高
速度信号之间最小为 200mil 的距离。
■
在 PCB 的同一层上,请勿在晶体组件下面布置任何信号。
布局要求
布线 RTC 电路时,电路板布局必须符合 (但不限于)下面的指
南。按照这些指南,您能够获取 RTC 设计的最佳性能。
■
放置时,将晶体尽可能接近 Xin 和 Xout 引脚的位置。使晶体和
RTC 之间的走线长度相等,并尽量缩短该长度,以便通过缩短
天线来降低噪声耦合的可能性。
在邻近 PCB 层上创造一个独立、实心的铜质层,该层位于晶体
电路下面,其目的是阻止布置在 PCB 其他信号层上的走线的意
外噪声耦合。在同一个 PCB 层上,本地层与其相邻层之间的距
离至少为 40 密耳。实心层只应该处于 RTC 组件附近的范围内,
其外围要等于保护环的外围。图 6 显示了 RTC 电路的推荐布
局。
图 6. RTC 的推荐布局
顶层 / 器件层:L1
铜制接地层:L2
系统接地层
C1
隔离的接地层第二层:L2
Y1
顶层(器件)的保护环第一层:L1
C2
过孔:过孔连结到 L2 上的
铜制接地层
文档编号:001-95809 版本 **
过孔:连结到 L2 上的
系统地层过孔
页 12/33
CY14B101KA
CY14B101MA
表 3. RTC 存储器映射 [13、 14、 15]
寄存器
CY14B101KA CY14B101MA
D7
D6
D5
BCD 格式数据 [14]
D4
D3
D2
D1
D0
功能 / 范围
0x1FFFF
0x0FFFF
0x1FFFE
0x0FFFE
0
年 (x10)
0
0
0x1FFFD
0x0FFFD
0
0
0x1FFFC
0x0FFFC
0
0
日期 (x10)
0
0
0x1FFFB
0x0FFFB
0
0
小时 (x10)
0x1FFFA
0x0FFFA
0
0x1FFF9
0x0FFF9
0
0x1FFF8
0x0FFF8
OSCEN
(0)
0x1FFF7
0x0FFF7
WDS (0) WDW
(0)
0x1FFF6
0x0FFF6
WIE (0)
AIE
(0)
0x1FFF5
0x0FFF5
M (1)
0
警报日期 (x10)
警报日期
警报,日期:01–31
0x1FFF4
0x0FFF4
M (1)
0
警报小时
(x10)
警报小时
警报,小时:00–23
0x1FFF3
0x0FFF3
M (1)
警报分钟 (x10)
警报分钟
警报,分钟:00–59
0x1FFF2
0x0FFF2
M (1)
警报秒 (x10)
警报,秒
警报,秒钟:00–59
0x1FFF1
0x0FFF1
0x1FFF0
0x0FFF0
WDF
世纪 (x10)
AF
PF
OSCF[17]
月
(x10)
年数:00–99
月数:01–12
日期
日期:01–31
星期
0
星期:01–07
小时
小时:00–23
分钟 (x10)
分钟
分钟:00–59
秒 (x10)
秒
秒钟:00–59
校准
符号
(0)
0
年
月
校准值 [16]
校准 (00000)
看门狗 [16]
WDT (000000)
PFE
(0)
0
H/L (1)
0
P/L
(0)
CAL
(0)
0
世纪
W (0)
0
中断 [16]
世纪:00–99
R (0)
标志 [16]
注释:
13. RTC 寄存器的高位字节 D15–D8 (CY14B101MA)会保留以供将来使用。
14. RTC 寄存器未使用的位被保留以供将来使用,应设置为 ‘0’。
15. () 表示出厂数值。
16. 该值为二进制数值,并非为 BCD 格式的数值。
17. 用户复位 OSCF 标志位时,应在 tRTCp 时间后更新标志寄存器。
文档编号:001-95809 版本 **
页 13/33
CY14B101KA
CY14B101MA
表 4. 寄存器映射的详细信息
寄存器
CY14B101KA CY14B101MA
0x1FFFF
0x0FFFF
说明
D7
D6
D5
计时 — 年
D4
D3
D2
年 (x10)
D1
D0
年
包含表示年的两个低位 BCD 数字。低位半字节 (四位)包含了表示年的数值;高位半字节 (四
位)包含的是以 10 年为单位的值。每半字节的取值范围为 0 到 9。该寄存器的范围为 0 到 99。
0x1FFFE
0x0FFFE
D7
D6
D5
0
0
0
计时-月
D4
D3
D2
月 (x10)
D1
D0
月
包含表示月的 BCD 数字。低位半字节 (四位)包含低位数字,工作范围为 0 到 9 ;高位半字节
(一位)包含高位数字,工作范围为 0 到 1。该寄存器的范围为 1 到 12。
0x1FFFD
0x0FFFD
D7
D6
0
0
D5
计时-日期
D4
D3
D2
日期 (x10)
D1
D0
日期
包含日期的 BCD 数字。低位半字节 (四位)包含低位数字,其取值范围为 0 到 9 ;高位半字节
(两位)包含高位数字,其取值范围为 0 到 3。该寄存器的范围为 1 到 31。可针对闰年进行自动
调整。
0x1FFFC
0x0FFFC
D7
D6
D5
0
0
0
计时-星期
D4
D3
0
D2
D1
D0
星期
0
低位半字节 (三位)包含一个与星期相关的值。星期是一个环形计数器,它从 1 计数到 7,然后
再返回 1。用户必须为星期值提供意义,因为星期不被集成到日期内。
0x1FFFB
0x0FFFB
D7
D6
0
0
D5
计时-小时
D4
D3
D2
小时 (x10)
D1
D0
小时
包含小时 (二十四制式格式)的 BCD 值。低位半字节 (四位)包含低位数字,其取值范围为 0
到 9 ;高位半字节 (两位)包含高位数字,其取值范围为 0 到 2。该寄存器的范围为 1 到 23。
0x1FFFA
0x0FFFA
D7
D6
D5
计时 — 分钟
D4
D3
D2
分钟 (x10)
0
D1
D0
分钟
包含分钟的 BCD 值低位半字节 (四位)包含低位数字,其范围为 0 到 9 ;高位半字节 (三位)
包含高位数字,其范围为 0 到 5。该寄存器的范围为 0 到 59。
0x1FFF9
0x0FFF9
D7
0
D6
D5
秒 (x10)
计时 — 秒
D4
D3
D2
D1
D0
秒
包含秒钟的 BCD 值。低位半字节 (四位)包含低位数字,其范围为 0 到 9 ;高位半字节 (三
位)包含高位数字,其范围为 0 到 5。该寄存器的范围为 0 到 59。
文档编号:001-95809 版本 **
页 14/33
CY14B101KA
CY14B101MA
表 4. 寄存器映射的详细信息 (续)
寄存器
CY14B101KA CY14B101MA
0x1FFF8
0x0FFF8
OSCEN
校准符号
校准
0x1FFF7
说明
D7
D6
D5
OSCEN
0
校准符号
校准 / 控制
D4
D3
D2
D1
D0
校准
振荡器使能。被设置为 ‘1’ 时,振荡器将停止。被设置为 ‘0’ 时,振荡器将运行。通过禁用
振荡器,可以在存储过程中节省电池或电容电源。
确定对时基进行哪种校准调整:增加 (1)还是减少 (0)。
这五个位控制时钟的校准
0x0FFF7
D7
D6
WDS
WDW
D5
看门狗定时器
D4
D3
D2
D1
D0
WDT
WDS
看门狗探针。将该位设置为 ‘1’ 可重新加载并重启看门狗定时器。将该位设置为 ‘0’ 不起作
用。看门狗定时器复位后,该位被自动清除。 WDS 位是只写位。读取该位始终返回 0。
WDW
看门狗写使能。通过将该位设置为 1,可禁用对看门狗超时值 (D5–D0)的任何写入操作。这允
许用户设置看门狗探针位而不影响超时值。当完成下一个写周期时,通过将该位设置为 ‘0’,
可以将 D5–D0 位写到看门狗寄存器内。第 9 页上的看门狗定时器中详细介绍了该功能。
WDT
看门狗超时选择。可通过该寄存器中的 6 位值选择看门狗定时器的间隔。它代表一个 32 Hz 计数
(31.25 毫秒)的乘数。超时值范围为 31.25 毫秒 (设置为 1)到 2 秒 (设置为 3 Fh)。将看门
狗定时器寄存器设置为 0 将禁用定时器。仅在上一个周期中 WDW 位设置为 0 时才能对这些位进
行写操作。
0x1FFF6
0x0FFF6
D7
D6
D5
WIE
AIE
PFE
中断状态 / 控制
D4
D3
0
H/L
D2
D1
D0
P/L
0
0
WIE
看门狗中断使能。当该位被设置为 ‘1’ 并发生看门狗超时时,看门狗定时器将驱动 INT 引脚和
WDF 标志。当设置为 ‘0’ 时,看门狗定时器仅对 WDF 标志产生影响。
AIE
警报中断使能。当设置为 ‘1’ 时,警报匹配将驱动 INT 引脚和 AF 标志。当设置为 ‘0’ 时,
警报匹配只影响 AF 标志。
PFE
断电使能。当设置为 ‘1’ 时,断电监控器驱动 INT 引脚和 PF 标志。当 PFE 设置为 ‘0’ 时,
断电监控器只影响 PF 标志。
留作日后使用
0
H/L
高电平 / 低电平。当设置为 ‘1’ 时,将 INT 引脚驱动为高电平有效。当设置为 ‘0’ 时, INT
引脚为开漏,低电平有效。
P/L
脉冲 / 电平。当设置为 ‘1’ 时,INT 引脚会由一个约 200 ms 的中断源驱动为有效状态(由 H/L
决定)。当设置为‘0’时,INT引脚驱动到有效电平状态(由H/L设置),直到标志寄存器被读取。
0x1FFF5
0x0FFF5
D7
D6
M
0
D5
警报-日期
D4
D3
警报日期 (x10)
D2
D1
D0
警报日期
包含警报日期值以及用于选择或取消选择日期值的掩码位。
M
文档编号:001-95809 版本 **
匹配。当该位被设置为 ‘0’ 时,警报匹配中使用日期值。将该位设置为 ‘1’ 会导致匹配电路
忽略日期值。
页 15/33
CY14B101KA
CY14B101MA
表 4. 寄存器映射的详细信息 (续)
寄存器
CY14B101KA CY14B101MA
0x1FFF4
0x0FFF4
说明
D7
D6
M
0
D5
警报 — 小时
D4
D3
D2
警报小时 (x10)
D1
D0
警报小时
包含警报小时值和用于选择或取消选择小时值的掩码位。
匹配。当该位被设置为 ‘0’ 时,在警报匹配中使用小时值。将该位设置为 ‘1’ 时,匹配电路
将忽略小时值。
M
0x1FFF3
0x0FFF3
D7
D6
D5
警报 — 分钟
D4
D3
D2
警报分钟 (x10)
M
D1
D0
警报分钟
包含警报分钟值以及用于选择或取消选择分钟值的掩码位。
匹配。当该位被设置为 ‘0’ 时,在警报匹配中使用分钟值。将该位设置为 ‘1’ 会导致匹配电
路忽略分钟值。
M
0x1FFF2
0x0FFF2
D7
D6
D5
警报 — 秒
D4
D3
D2
警报秒 (x10)
M
D1
D0
警报秒
包含警报秒值以及用于选择或取消选择秒值的掩码位。
匹配。当该位被设置为 ‘0’ 时,在警报匹配中使用秒值。将该位设置为 ‘1’ 时,匹配电路将忽略
秒值。
M
0x1FFF1
0x0FFF1
D7
D6
D5
计时 — 世纪
D4
D3
D2
世纪 (x10)
D1
D0
世纪
包含世纪的 BCD 值低位半字节 (四位)包含低位数字,其范围为 0 到 9 ;高位半字节 (四位)
包含高位数字,其范围为 0 到 9。该寄存器的范围为 0 到 99 世纪。
0x1FFF0
0x0FFF0
标志
D7
D6
D5
D4
D3
D2
D1
D0
WDF
AF
PF
OSCF
0
CAL
W
R
WDF
看门狗定时器标志。当在没有用户复位情况下允许看门狗定时器达到 0 时,该只读位被设置为
‘1’。当标志寄存器被读取或加电时,该位被清除为 0。
AF
警报标志。当时间和日期与储存在警报寄存器中的值相匹配且匹配位为 ‘0’ 时,此只读位被设
置为 ‘1’。当标志寄存器被读取或被加电时,该位将被清除。
PF
断电标志。当电源下降到低于断电阀值 VSWITCH 时,只读位被设置为 ‘1’。当标志寄存器被读
取或加电时,该位被清除为 0。
OSCF
振荡器失败标志。如果振荡器被使能而且在前 5 毫秒的操作时间内未运行,那么在加电时将被设
置为 ‘1’。这表示 RTC 备用电源中断而且时钟值不再有效。在加电周期后该位保持不变,并且
不能被芯片内部清除。用户必须检查该条件并通过写入数值 ‘0’ 来清除该标志。当用户复位
OSCF 标志位时,在 tRTCp 时间后该位将被更新。
CAL
校准模式。当该位被设置为 ‘1’ 时, INT 引脚会输出 512 Hz 的方波。当被设置为 ‘0’ 时,
INT 引脚恢复正常操作。加电时,该位默认为 ‘0’ (禁用)。
W
写使能:将 ‘W’ 位设置为 ‘1’ 会冻结对 RTC 寄存器进行的更新。然后用户可以写入 RTC 寄
存器、警报寄存器、校准寄存器、中断寄存器和标志寄存器内。如果时间被更改,那么将 ‘W’
设置为 ‘0’ 会导致 RTC 寄存器中的内容被传输到计时计数器中。完成该传输过程会需要 tRTCp
时间。加电时,该位默认为 0。
R
读使能:将 ‘R’ 位设置为 ‘1’ 会停止用户 RTC 寄存器中的时钟更新,以便在读取过程中不
显示时钟更新。将 ‘R’ 位设置为 ‘0’ 以恢复对保持寄存器的时钟更新。设置该位不需要将
‘W’ 位设置为 ‘1’。加电时,该位默认为 0。
文档编号:001-95809 版本 **
页 16/33
CY14B101KA
CY14B101MA
最大额定值
超过最大额定值可能会影响器件的使用寿命。这些用户指南未经
过测试。
存储温度 ................................................... –65 °C 到 +150 °C
最长存储时间
处于接地电位的所有引脚上的
瞬变电压 (< 20 ns)...........................–2.0 V 到 VCC + 2.0 V
封装功率散耗能力 (TA = 25 °C) ............................... 1.0 W
表面贴装铅焊温度 (3 秒)....................................... +260 °C
直流输出电流 (每次只输出 1 路电流,持续时间为 1 秒)15 mA
在 150°C 环境温度下 ...............................1000 个小时
静电放电电压
(根据 MIL-STD-883,方法 3015) ........................ > 2001 V
在 85°C 环境温度下 ............................................ 20 年
闩锁电流 ........................................................... ..... > 200 mA
最高结温 ..................................................................... 150 °C
VCC 上相对于 VSS 的供电电压....................... –0.5 V 到 4.1 V
应用于高阻态的输出电压 .....................–0.5 V 到 VCC + 0.5 V
输入电压 ..............................................–0.5 V 到 VCC+ 0.5 V
工作范围
范围
工业级
环境温度
VCC
–40°C 至 +85°C
2.7 V 至 3.6 V
直流电气特性
在工作范围内
参数
说明
测试条件
最小值
2.7
典型值 [18] 最大值
3.0
3.6
单位
V
VCC
供电电压
ICC1
Vcc 平均电流
tRC = 25 ns
tRC = 45 ns
无输出负载下取得的值 (IOUT = 0 mA)
–
–
70
52
mA
mA
ICC2
存储过程中的 VCC 平均电流
无需关注所有的输入, VCC = 最大值
tSTORE 期间的平均电流
–
–
10
mA
ICC3[18]
在 tRC= 200 ns, VCC(Typ) 和 25 所有输入在 CMOS 电平循环。
°C 条件下的 VCC 平均电流
无输出负载下取得的值
(IOUT = 0 mA)。
–
35
–
mA
ICC4
自动存储周期期间的 VCAP 平均
电流
无需关注所有的输入。tSTORE 期间的平均电流
–
–
5
mA
ISB
VCC 待机电流
CE > (VCCQ – 0.2 V)。
VIN < 0.2 V 或 > (VCC – 0.2 V)。‘W’ 位设
置为 “0”
非易失性循环完成后的待机电流强度。输
入为静态。 f = 0 MHz。
–
–
5
mA
IIX[19]
输入漏电流 (HSB 除外)
VCC = 最大值, VSS < VIN < VCC
–1
–
+1
µA
输入漏电流 (用于 HSB)
VCC = 最大值, VSS < VIN < VCC
–100
–
+1
µA
IOZ
关闭状态的输出漏电流
–1
–
+1
µA
VIH
输入高电平电压
2.0
–
VCC +
0.5
V
VIL
–
VSS – 0.5
–
0.8
V
VOH
输出高电平电压
IOUT = –2 mA
2.4
–
–
V
VOL
输出低电平电压
IOUT = 4 mA
–
–
0.4
V
VCC = Max, VSS < VOUT < VCC,
CE 或 OE > VIH 或 BHE/BLE > VIH 或 WE <
VIL
注释:
18. 典型值的温度为 25°C、 VCC = VCC(Typ)。并未经过 100% 测试。
19. 如果高电平有效和低电平有效的驱动程序均被禁用,那么在 HSB 引脚上, VOH 等于 2.4 V 时, IOUT = –2 µA。使能这些驱动程序后,标准 VOH 和 VOL 均有效。该参
数被特性表征化,但未进过测试。
文档编号:001-95809 版本 **
页 17/33
CY14B101KA
CY14B101MA
直流电气特性 (续)
在工作范围内
参数
VCAP[20]
VVCAP[21、 22]
说明
测试条件
存储电容
在 VCAP 引脚和 VSS 之间
器件在 VCAP 引脚上的最大驱动
电压
VCC = 最大值
最小值
61
典型值 [18] 最大值
68
180
–
–
VCC
单位
µF
V
数据保留时间与耐久性
在工作范围内
参数
DATAR
说明
数据保留时间
最小值
20
单位
NVC
非易失性存储操作
1,000
年
K
最大值
单位
7
pF
输入电容 (适用于 BHE, BLE 和 HSB)
8
pF
输出电容 (HSB 除外)
7
pF
输出电容 (用于 HSB)
8
pF
电容
参数 [22]
CIN
COUT
说明
测试条件
输入电容 (BHE, BLE 和 HSB 除外)
TA = 25 °C, f = 1 MHz, VCC = VCC(Typ)
热电阻
参数 [22]
JA
JC
说明
热阻
(结至环境)
热阻
(结至外壳)
测试条件
根据 EIA/JESD51 的要求,测试条件遵循
测试热阻的标准测试方法和流程。
48 引脚 44 引脚 54 引脚
SSOP TSOP II TSOP II
单位
37.47
41.74
36.4
°C/W
24.71
11.90
10.13
°C/W
注释:
20. VCAP 的最小值可保证能够提供用来完成自动存储操作的电荷。在加电回读周期内, VCAP 的最大值确保使用了最小的电压给 VCAP 上的电容充电。这样,在紧急断电
期间,可以顺利地完成自动存储操作。因此,建议始终使用介于指定的最小和最大值之间的电容。欲了解有关 VCAP 选项的详细信息,请参考应用笔记 AN43593。
21. 当选择 VCAP 电容时,将提供 VCAP 引脚上的最大电压 (VVCAP)作为指导。在工作温度范围内, VCAP 电容的额定电压应高于 VVCAP 电压。
22. 这些参数由设计保证,但未进行过测试。
文档编号:001-95809 版本 **
页 18/33
CY14B101KA
CY14B101MA
交流测试负载
图 7. 交流测试负载
577 
577 
3.0 V
3.0 V
R1
R1
输出
输出
R2
789 
30 pF
R2
789 
5 pF
交流测试条件
输入脉冲电平 ......................................................... 0 V 到 3 V
输入上升和下降时间 (10% – 90%) .......................... < 3 ns
输入和输出的时序参考电平 .......................................... 1.5 V
RTC 特性
在工作范围内
参数
VRTCbat
RTC 电池引脚电压
IBAK[24]
RTC 备用电流
(请参见图 5,了解推荐的 RTC 外部组件)
VRTCcap[25]
典型值 [23]
3.0
最大值
3.6
单位
V
–
–
0.35
µA
–
0.35
–
µA
TA (最大值)
–
–
0.5
µA
TA (最小值)
25 °C
1.6
–
3.6
V
1.5
3.0
3.6
V
TA (最大值)
1.4
–
3.6
V
说明
RTC 电容引脚电压
最小值
1.8
TA (最小值)
25 °C
tOCS
RTC 振荡器启动时间
–
1
2
s
tRTCp
将 ‘W’ 位置为 ‘0’ 后的 RTC 处理时间。
–
–
350
µs
RBKCHG
RTC 备用电容充电限流电阻
350
–
850

注释:
23. 这些参数仅通过设计保证,并未经过测试。
24. 从 VRTCcap 或 VRTCbat。
25. 如果 VRTCcap > 0.5 V 或电容未连接到 VRTCcap 引脚,振荡器将在 tOCS 时间内启动。如果已连接了一个备用电容,并且 VRTCcap < 0.5 V,要想启动振荡器,必须能
够将电容充电至 0.5 V。
文档编号:001-95809 版本 **
页 19/33
CY14B101KA
CY14B101MA
交流切换特性
在工作范围内
参数 [26]
赛普拉斯参数
备用参数
SRAM 读周期
tACE
tACS
tRC
tRC [27]
芯片使能访问时间
读周期的时间
–
25
25
–
–
45
45
–
ns
ns
tAA [28]
tAA
地址访问时间
–
25
–
45
ns
tDOE
tOE
输出使能到数据有效的时间
–
12
–
20
ns
tOHA[28]
tLZCE [29、 30]
tHZCE [29、 30]
tLZOE [29、 30]
tHZOE [29, 30]
tPU [29]
tPD [29]
tOH
地址更改后的输出保持时间
3
–
3
–
ns
tLZ
芯片使能到输出有效的时间
3
–
3
–
ns
tHZ
芯片禁用到输出无效的时间
–
10
–
15
ns
tOLZ
输出被使能到输出有效的时间
0
–
0
–
ns
tOHZ
从输出被禁用到输出无效的时间
–
10
–
15
ns
tPA
芯片被使能到电源有效的时间
0
–
0
–
ns
tPS
芯片被禁用到电源待机的时间
–
25
–
45
ns
tDBE
tLZBE[29]
tHZBE[29]
SRAM 写周期
tWC
tPWE
tSCE
tSD
tHD
tAW
tSA
tHA
–
–
–
字节被使能到数据有效的时间
字节被使能到输出有效的时间
字节被禁用到输出无效的时间
–
0
–
12
–
10
–
0
–
20
–
15
ns
ns
ns
写周期时间
写入脉冲宽度
字节被使能到写周期结束的时间
数据建立到写周期结束的时间
写周期结束后的数据保持时间
地址建立到写周期结束的时间
地址建立到写周期开始的时间
写周期结束后的地址保持时间
写周期使能到输出禁用的时间
25
20
20
10
0
20
0
0
–
–
–
–
–
–
–
–
–
10
45
30
30
–
0
30
0
0
–
–
–
–
–
–
–
–
–
15
ns
ns
ns
ns
ns
ns
ns
ns
ns
tOW
写周期结束到输出有效的时间
3
–
3
–
ns
–
字节使能到写周期结束的时间
20
–
30
–
ns
tHZWE
tWC
tWP
tCW
tDW
tDH
tAW
tAS
tWR
[29、30、31] tWZ
tLZWE [29、 30]
tBW
25 ns
最小值
最大值
说明
45 ns
最小值
最大值
–
切换波形
图 8. 第一个 SRAM 读周期 (地址控制)[27、 28、 32]
tRC
Address
Address Valid
tAA
Data Output
Previous Data Valid
Output Data Valid
tOHA
注释:
26. 测试条件采用了不大于 3 ns 的信号跳变时间, VCC/2 的时序参考电平, 0 至 VCC(typ) 的输入脉冲电平以及第 19 页上的图 7 中所指定的 IOL/IOH 的输出负载和负载电
容。
27. WE 必须在 SRAM 读周期中保持高电平状态
28. 当 CE、 OE 和 BHE/BLE 均为低电平时,器件会继续被选中。
29. 这些参数得到设计保证,但未经过测试。
30. 稳定状态下测量到的输出电压为 ±200 mV。
31. 如果 CE 变为低电平时 WE 仍处于低电平状态,那么输出会保持在高阻抗状态。
32. HSB 必须在读和写周期内保持高电平状态
文档编号:001-95809 版本 **
页 20/33
CY14B101KA
CY14B101MA
切换波形 (续)
图 9. 第二个 SRAM 读周期 (受 CE 和 OE 控制) [33、 34、 35]
Address
Address Valid
tRC
tHZCE
tACE
CE
tAA
tLZCE
tHZOE
tDOE
OE
tHZBE
tLZOE
tDBE
BHE, BLE
tLZBE
Data Output
High Impedance
Output Data Valid
tPU
ICC
tPD
Active
Standby
图 10. 第一个 SRAM 读周期 (受 WE 控制) [33、 35、 36、 37]
tWC
Address
Address Valid
tSCE
tHA
CE
tBW
BHE, BLE
tAW
tPWE
WE
tSA
tSD
Data Input
Input Data Valid
tHZWE
Data Output
tHD
Previous Data
tLZWE
High Impedance
注释:
33. BHE 和 BLE 仅适用于 × 16 配置。
34. WE 必须在 SRAM 读周期内保持高电平状态。
35. HSB 必须在读和写周期内保持高电平状态
36. 如果 CE 变为低电平时 WE 处于低电平状态,输出会保持在高阻抗状态。
37. 地址转换期间, CE 或 WE 必须  VIH。
文档编号:001-95809 版本 **
页 21/33
CY14B101KA
CY14B101MA
切换波形 (续)
图 11. 第二个 SRAM 写周期 (受 CE 控制) [38、 39、 40、 41]
tWC
Address Valid
Address
tSA
tSCE
tHA
CE
tBW
BHE, BLE
tPWE
WE
tHD
tSD
Input Data Valid
Data Input
High Impedance
Data Output
图 12. 第三个 SRAM 写周期 (受 BHE 和 BLE 控制) [39、 40、 41、 42、 43]
(不适用于对 RTC 寄存器的写入操作)
tWC
Address
Address Valid
tSCE
CE
tSA
tHA
tBW
BHE, BLE
tAW
tPWE
WE
tSD
Data Input
tHD
Input Data Valid
High Impedance
Data Output
注释:
38. BHE 和 BLE 仅适用于 × 16 配置。
39. 如果 CE 变为低电平时 WE 也处于低电平状态,则输出会保持高阻抗状态。
40. HSB 必须在读和写周期内保持高电平状态
41. 地址转换期间, CE 或 WE 必须  VIH。
42. CY14B101KA 上有 19 个地址行 (CY14B101MA 上有 18 个地址行),只有 13 个地址行 (A14 - A2)用于控制软件模式。余下的地址行无需关注
43. 仅允许 CE 和 WE 控制对 RTC 寄存器进行的写操作。在 CE 或 WE 引脚处于低电平前, BLE 引脚必须保持为低电平状态,以能够写入到 RTC 寄存器中。
文档编号:001-95809 版本 **
页 22/33
CY14B101KA
CY14B101MA
自动存储 / 加电回读
在 工作范围内
参数
tHRECALL [44]
tSTORE
tDELAY
[45]
[46]
VSWITCH
tVCCRISE
CY14B101KA/CY14B101MA
说明
[47]
VHDIS[47]
tLZHSB[47]
tHHHD[47]
加电回读时间
存储周期时间
–
8
ms
完成 SRAM 写入周期所允许的时间
–
25
ns
低电压触发电平
–
2.65
V
150
–
µs
HSB 输出禁用电压
–
1.9
V
HSB 到输出有效的时间
HSB 高电平有效时间
–
–
5
500
µs
ns
VCC 上升时间
最大值
20
单位
最小值
–
ms
切换波形
图 13. 自动存储或加电回读 [48]
VCC
VSWITCH
VHDIS
t VCCRISE
Note
45
tHHHD
Note
45
tSTORE
Note
tHHHD
49
tSTORE
49
Note
HSB OUT
tDELAY
tLZHSB
AutoStore
tLZHSB
tDELAY
POWERUP
RECALL
tHRECALL
tHRECALL
Read & Write
Inhibited
(RWI)
POWER-UP
RECALL
Read & Write
BROWN
OUT
AutoStore
POWER-UP
RECALL
Read & Write
POWER
DOWN
AutoStore
注释:
44. 当 VCC 大于 VSWITCH 时,将开始计算 tHRECALL。
45. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作,将不会发生自动存储或硬件存储操作。
46. 在启动硬件存储和自动存储时,会在 tDELAY 时间内持续使能 SRAM 写操作。
47. 这些参数由设计保证,但未进行过测试。
48. 在 VCC 低于 VSWITCH 的情况下,在存储、回读的过程中会忽略读写周期。
49. 在加电和断电期间,在通过外部电阻上拉 HSB 引脚时, HSB 将发生短时脉冲。
文档编号:001-95809 版本 **
页 23/33
CY14B101KA
CY14B101MA
软件控制存储 / 回读周期
在 工作范围内
参数 [50、 51]
tRC
tSA
tCW
tHA
tRECALL
tSS [52、 53]
25 ns
最小值
最大值
25
–
0
_
20
–
0
–
–
200
–
100
说明
存储 / 回读初始化周期的时间
地址建立时间
时钟脉冲宽度
地址保持时间
回读持续时间
软序列处理时间
45 ns
最小值
45
0
30
0
–
–
最大值
–
–
–
–
200
100
单位
ns
ns
ns
ns
µs
µs
切换波形
图 14. CE 和 OE 控制软件存储 / 回读周期 [51]
tRC
Address
tRC
Address #1
tSA
Address #6
tCW
tCW
CE
tHA
tSA
tHA
tHA
tHA
OE
tHHHD
HSB (STORE only)
tHZCE
tLZCE
t DELAY
54
Note
tLZHSB
High Impedance
tSTORE/tRECALL
DQ (DATA)
RWI
图 15. 自动存储使能 / 禁用周期 [51]
Address
tSA
CE
tRC
tRC
Address #1
Address #6
tCW
tCW
tHA
tSA
tHA
tHA
tHA
OE
tLZCE
tHZCE
tSS
54
Note
t DELAY
DQ (DATA)
RWI
注释:
50. 由 CE 控制的或 OE 控制的读操作为软件序列提供时钟脉冲。
51. 必须按表 1 列出的顺序读取六个连续地址。在六个连续周期内, WE 必须保持为高电平状态。
52. 这是执行软序列指令所耗费的时间。 Vcc 电压必须保持高电平以保证有效地寄存指令。
53. 存储和回读等指令会锁定 I/O,直到操作完成为止,这样可以延长该时间。请参见特定的指令。
54. 由于在 tDELAY 时间内禁用输出,第六次读取的 DQ 输出数据可能无效。
文档编号:001-95809 版本 **
页 24/33
CY14B101KA
CY14B101MA
硬件存储周期
在工作范围内
参数
CY14B101KA/CY14B101MA
说明
tDHSB
未设置写入锁存时的从 HSB 到输出有效时间
tPHSB
硬件存储脉冲宽度
最小值
–
最大值
25
15
–
单位
ns
ns
切换波形
图 16. 硬件存储周期 [55]
Write latch set
tPHSB
HSB (IN)
tSTORE
tHHHD
tDELAY
HSB (OUT)
tLZHSB
DQ (Data Out)
RWI
Write latch not set
tPHSB
HSB pin is driven high to VCC only by Internal
100 kOhm resistor,
HSB driver is disabled
SRAM is disabled as long as HSB (IN) is driven low.
HSB (IN)
tDELAY
HSB (OUT)
tDHSB
tDHSB
RWI
图 17. 软序列处理时间 [56、 57]
Soft Sequence
Command
Address
Address #1
tSA
Address #6
tCW
tSS
Soft Sequence
Command
Address #1
tSS
Address #6
tCW
CE
VCC
注释:
55. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作,则将不会发生自动存储或硬件存储操作。
56. 这是执行软序列指令所耗费的时间。 VCC 电压必须保持高电平以保证有效地寄存指令。
57. 存储和回读等指令会锁定 I/O,直到操作完成,这样会更加延长此时间。请参见特定的指令。
文档编号:001-95809 版本 **
页 25/33
CY14B101KA
CY14B101MA
SRAM 操作的真值表
在 SRAM 操作过程中, HSB 必须保持为高电平。
表 5. × 8 配置的真值表
输入 / 输出 [58]
模式
电源
CE
WE
OE
H
X
X
高阻态
取消选择 / 断电
待机
L
H
L
数据输出 (DQ0–DQ7)
读取
活动
L
H
H
高阻态
输出处于禁用状态
活动
L
L
X
数据输入 (DQ0–DQ7)
写入
活动
表 6. × 16 配置的真值表
BHE[59]
BLE[59]
输入 / 输出 [58]
模式
电源
CE
WE
OE
H
X
X
X
X
高阻态
L
X
X
H
H
高阻态
输出处于禁用状态
活动
L
H
L
L
L
数据输出 (DQ0–DQ15)
读取
活动
L
H
L
H
L
数据输出 (DQ0–DQ7)
DQ8–DQ15 处于高阻态
读取
活动
L
H
L
L
H
数据输出 (DQ8–DQ15)
DQ0–DQ7 处于高阻态
读取
活动
L
H
H
L
L
高阻态
输出处于禁用状态
活动
L
H
H
H
L
高阻态
输出处于禁用状态
活动
L
H
H
L
H
高阻态
输出处于禁用状态
活动
取消选择 / 断电
待机
L
L
X
L
L
数据输入 (DQ0–DQ15)
写入
活动
L
L
X
H
L
数据输入 (DQ0–DQ7)
DQ8–DQ15 处于高阻态
写入
活动
L
L
X
L
H
数据输入 (DQ8–DQ15)
DQ0–DQ7 处于高阻态
写入
活动
注释:
58. 数据 DQ0–DQ7 适用于 × 8 配置;数据 DQ0–DQ15 适用于 × 16 配置。
59. BHE 和 BLE 仅适用于 × 16 配置。
文档编号:001-95809 版本 **
页 26/33
CY14B101KA
CY14B101MA
订购信息
赛普拉斯还提供了该类型产品的其他版本,可使用多种不同的配置和特性。下表仅包含目前可以供应的器件列表。有关所有选项的完
整列表,请访问赛普拉斯网站 www.cypress.com 并参考 http://www.cypress.com/products 上的产品汇总页,或联系您的当地销售代
表。赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要查找距您最近的办事处,请访问
http://www.cypress.com/go/datasheet/offices。
速度
(ns)
25
45
订购代码
封装图
封装类型
CY14B101KA-ZS25XIT
51-85087
44 引脚 TSOP II
CY14B101KA-ZS25XI
51-85087
44 引脚 TSOP II
CY14B101KA-SP25XIT
51-85061
48 引脚 SSOP
CY14B101KA-SP25XI
51-85061
48 引脚 SSOP
CY14B101KA-ZS45XIT
51-85087
44 引脚 TSOP II
CY14B101KA-ZS45XI
51-85087
44 引脚 TSOP II
CY14B101KA-SP45XIT
51-85061
48 引脚 SSOP
CY14B101KA-SP45XI
51-85061
48 引脚 SSOP
工作范围
工业级
上述的所有器件都是无铅的。
订购代码定义
CY 14 B 101 K A - ZS 25 X I T
选项:
T — 盘带封装
空白 — 标准
无铅
温度:
I -工业范围(-40 到 85°C)
速度:
25 - 25 ns
45 - 45 ns
封装:
ZS – 44 引脚 TSOP II
SP – 48 引脚 SSOP
Die 版本:
空白-无修订
A — 第一个版本
数据总线:
K - × 8 + RTC
M - × 16 + RTC
电压:
B - 3.0 V
容量:
101 - 1 Mb
14 - nvSRAM
赛普拉斯
文档编号:001-95809 版本 **
页 27/33
CY14B101KA
CY14B101MA
封装图
图 18. 44 引脚 TSOP II 封装外形, 51-85087
51-85087 *E
文档编号:001-95809 版本 **
页 28/33
CY14B101KA
CY14B101MA
封装图 (续)
图 19. 54 引脚 TSOP II (22.4 × 11.84 × 1.0 mm)封装外形, 51-85160
51-85160 *E
文档编号:001-95809 版本 **
页 29/33
CY14B101KA
CY14B101MA
封装图 (续)
图 20. 48 引脚 SSOP (300 Mil)封装外形, 51-85061
51-85061 *F
文档编号:001-95809 版本 **
页 30/33
CY14B101KA
CY14B101MA
缩略语
文档规范
说明
测量单位
缩略语
BCD
二进码十进数
BHE
字节高电平使能
°C
摄氏度
BLE
字节低电平使能
F
法拉
CE
CMOS
芯片使能
Hz
赫兹
互补金属氧化物半导体
kbit
1024 位
EIA
电子工业联盟
kHz
千赫兹
HSB
I/O
硬件存储繁忙
k
千欧姆
输入 / 输出
MHz
兆赫兹
nvSRAM
非易失性静态随机存取存储器
µA
微安
OE
RoHS
输出使能
µF
微法
有害物质限制
µs
微秒
RWI
禁止读和写
mA
毫安
RTC
实时时钟
ms
毫秒
SRAM
静态随机存取存储器
ns
纳秒
SSOP
紧缩小外形封装

欧姆
TSOP
薄小外型封装
%
百分比
WE
写入使能
pF
皮法
ppm
百万分率
V
伏特
W
瓦特
文档编号:001-95809 版本 **
符号
测量单位
页 31/33
CY14B101KA
CY14B101MA
文档修订记录
文档标题:CY14B101KA/CY14B101MA ,具有实时时钟的 1 Mbit (128 K × 8/64 K × 16) nvSRAM
文档编号:001-95809
版本
**
ECN 编号
4691559
提交日期
04/15/2015
文档编号:001-95809 版本 **
变更者
WAHY
变更说明
本文档版本号为 Rev**,译自英文版 001-42880 Rev*M。
页 32/33
CY14B101KA
CY14B101MA
销售、解决方案和法律信息
全球销售和设计支持
赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到离您最近的办事处,请访问赛普拉斯
所在地。
PSoC® 解决方案
产品
汽车级产品
cypress.com/go/automotive
时钟与缓冲器
cypress.com/go/clocks
接口
照明与电源控制
cypress.com/go/interface
cypress.com/go/powerpsoc
cypress.com/go/plc
存储器
PSoC
触摸感应产品
USB 控制器
无线 / 射频
cypress.com/go/memory
cypress.com/go/psoc
psoc.cypress.com/solutions
PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP
赛普拉斯开发者社区
社区 | 论坛 | 博客 | 视频 | 训练
技术支持
cypress.com/go/support
cypress.com/go/touch
cypress.com/go/USB
cypress.com/go/wireless
© 赛普拉斯半导体公司, 2008-2015。此处所包含的信息可能会随时更改,恕不另行通知。除赛普拉斯产品内嵌的电路外,赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不根据专利
或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议,否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外,对于可能
发生运转异常和故障并对用户造成严重伤害的生命支持系统,赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统中,则表示制造商将承担因此类使用而招致的所
有风险,并确保赛普拉斯免于因此而受到任何指控。
所有源代码 (软件和 / 或固件)均归赛普拉斯半导体公司 (赛普拉斯)所有,并受全球专利法规 (美国和美国以外的专利法规)、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可
者授予适用于个人的、非独占性、不可转让的许可,用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品,并且其目的只能是创建自定义软件和 / 或固件,以支
持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外,未经赛普拉斯明确的书面许可,不得对此类源代码进行任何复制、修改、转换、编译或演
示。
免责声明:赛普拉斯不针对此材料提供任何类型的明示或暗示保证,包括 (但不限于)针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的权
利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于可能发生运转异常和故障,并对用户造成严重伤害的生命支持系统,赛普拉斯不授权将其产品用作此类系统的关键组件。
若将赛普拉斯产品用于生命支持系统中,则表示制造商将承担因此类使用而招致的所有风险,并确保赛普拉斯免于因此而受到任何指控。
产品使用可能受适用的赛普拉斯软件许可协议限制。
文档编号:001-95809 版本 **
本文档中所介绍的所有产品和公司名称均为其各自所有者的商标。
修订日期 April 15, 2015
页 33/33
Similar pages