CY7C68013A, CY7C68014A, CY7C68015A, CY7C68016A EZ-USB FX2LP USB Microcontroller High-Speed USB Peripheral Controller Datasheet (Japanese).pdf

CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
EZ-USB® FX2LP ™ USB マイクロコントローラ
ハイスピード USB ペリフェラルコントローラ
EZ-USB FX2LP ™ USB マイクロコントローラハイスピード USB コントローラ
特長
USB IF による USB 2.0 High-Speed 認証を取得
（TID # 40460272）
■
■
シングルチップに、USB 2.0 トランシーバ、スマート SIE、
強化された 8051 マイクロプロセッサを内蔵
■
FX2 との互換性（外形形状、構造、機能）
❐ ピンの互換性
❐ オブジェクト コードの互換性
❐ 機能上の互換性（FX2LP はスーパーセット）
■
超低消費電力 : ICC あらゆるモードで 85 mA 未満
❐ バスおよび電池式アプリケーションに最適
■
ソフトウェア : 8051 のコードは以下から実行できます。
❐ 内部 RAM - USB からダウンロード
❐ 内部 RAM - EEPROM からダウンロード
❐ 外部メモリ デバイス（128 ピン パッケージ）
■
16 KB のオンチップ コード／データ RAM
■
4 つのプログラマブルな BULK、INTERRUPT、および
ISOCHRONOUS
❐ バッファ オプション : 二重、三重および四重
■
プログラマブルな 64 バイトの (BULK、
INTERRUPT) エンドポイ
ントを追加
■
8 ビットまたは 16 ビットの外部データ インタフェース
■
スマート メディア標準の ECC 生成
■
GPIF（General Programmable Interface）
❐ ほとんどのパラレル インタフェースに直接接続可能
❐ プログラマブルな波形ディスクリプタおよびコンフィグ
レーション レジスタで波形を定義
❐ 複数の Ready（RDY）入力と Control（CTL）
出力に対応
■
集積された業界標準の拡張 8051
❐ 48 MHz、24 MHz または 12 MHz で CPU が動作
❐ 4 クロックの命令サイクル
❐ 2 個の USART
❐ 3 つのカウンタ／タイマ
❐ 拡張割り込みシステム
Cypress Semiconductor Corporation
Document Number: 001-63322 Rev. *A
•
❐
2 個のデータ ポインタ
■
3.3V の動作／ 5V の I/O トレランス
■
ベクトル化された USB 割り込みと GPIF/FIFO 割り込み
■
CONTROL 転送のセットアップ／データ ポインタの別々の
データ バッファ
■
100 または 400 kHz で動作する I2C コントローラを内蔵
■
4 つの FIFO を内蔵
❐ グルーロジックとFIFOの内蔵によりシステムコストを低減
❐ 16 ビットバスとの自動変換
❐ マスタまたはスレーブ動作
❐ 外部クロックまたは非同期ストローブを使用
❐ ASIC および DSP IC への容易なインタフェース
民生用と産業用の温度グレードが利用可能
（VFBGA を除くすべてのパッケージ）
■
特長（CY7C68013A ／ 14A のみ）
■
CY7C68014A: 電池式アプリケーションに最適
❐ サスペンド電流 : 100 A（標準値）
■
CY7C68013A: 非電池式アプリケーションに最適
❐ サスペンド電流 : 300 A（標準値）
■
最大40個のGPIOを持つ5種類の鉛フリーのパッケージが利用
可能
❐ 128 ピン TQFP（40 GPIO）
、100 ピン TQFP（40 GPIO）
、56 ピ
ン QFN（24 GPIO）、56 ピン SSOP（24 GPIO）
、および 56
ピン VFBGA（24 GPIO）
特長（CY7C68015A ／ 16A のみ）
■
CY7C68016A: 電池式アプリケーションに最適
❐ サスペンド電流 : 100 A（標準値）
■
CY7C68015A: 非電池式アプリケーションに最適
❐ サスペンド電流 : 300 A（標準値）
■
鉛フリー 56 ピン QFN パッケージが利用可能（26 GPIO）
■
CY7C68013A ／ 14A よりも GPIO が 2 個多いことで、
同じ実装
面積でさらに多くの機能を実現
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
Revised May 2, 2012
CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
ロジック ブロックダイヤグラム
アドレスバス (16 ビット
FX2LP
VCC
x20
PLL
/0.5
/1.0
/2.0
1.5K
フルスピード時に接続
8051 コア
12/24/48 MHz、
4 クロック /
イクル
D+
フルスピード／
ハイスピード
トランシーバ
XCVR
D–
USB
2.0
XCVR
CY
Smart
USB
1.1/2.0
Engine
16 KB
RAM
アドレスバス (16 ビット ) ／データバス (8 ビット ) データバス (8 ビット )
低消費電力オプションを持ち
標準ツールで使用できる
高性能マイクロプロセッサ
24 MHz
外部 XTAL
I2C
マスタ
ADDR 9
GPIF
RDY 6
CTL 6
ECC
4 kB
FIFO
拡張 USB コアが
8051 コードを簡素化
2 つの USART を含む
豊富な I/O
追加 I / O (24 ビット )
8/16
General
ASIC/DSP または
ATAPI、EPP など標準
バスへの
汎用プログラマブ
ル インタフェー
ATAPI, EPP, etc.
最大 96MBytes/s の
バースト速度
「ソフトコンフィグレーション」 FIFO およびエンドポイント メモリ
簡単なファームウェア変更
（マスタまたはスレーブで動作）
サイプレスの EZ-USB® FX2LP（CY7C68013A/14A）は、EZ-USB
FX2 （CY7C68013）の低電力バージョンであり、高度に統合
された低電力 USB 2.0 マイクロコントローラです。サイプレス
は、USB 2.0 トランシーバ、シリアル インタフェース エンジン
（SIE）
、拡張 8051 マイクロコントローラ、およびプログラマブ
ルな周辺デバイス インタフェースを単一のチップに統合する
ことで、バスパワーで動作する低消費電力が必要なアプリケー
ションにおいて、市場導入までの時間が短いコスト効率に優れ
たソリューションを実現しました。
サイプレス Smart SIE は、ハードウェアで USB 1.1 および 2.0 プ
ロトコルのほとんどを処理するのでマイクロコントローラをア
プリケーション固有の機能に開放してUSBの互換性を確認する
ための開発時間を短縮します。
GPIF（General Programmable Interface）およびマスタ／スレー
ブ エンドポイント FIFO（8 ビットまたは 16 ビットのデータ バ
ス）は、ATA、UTOPIA、EPP、PCMCIA、多くの DSP ／プロセッ
サなどの一般に普及しているインタフェースへの容易で外付け
部品なしでのインタフェースを提供します。
FX2LP の独創的なアーキテクチャにより、56 VFBGA と同じ小
FX2LP はオンチップ コード／データ RAM が 2 倍である FX2
さいパッケージ（5 mm x 5mm）で低コストの 8051 マイクロ （CY7C68013）より消費電流が少なく、56、100、および 128 ピ
コントローラを使用することで、1 秒あたり 53 Mbyte を超え
ン FX2 と、外形形状、構造、および機能ともに互換性があります。
るデータ転送率、すなわち USB 2.0 の最大許容帯域幅が実現さ
56VFBGA、56 SSOP、56 QFN、100 TQFP、および 128 TQFP と
れています。FX2LP には USB 2.0 トランシーバが内蔵されてい
いう 5 つのパッケージがこのファミリに用意されています。
るため、経済性に優れ、USB 2.0 SIE や外部トランシーバの実装
よりも小さい実装面積ですみます。EZ-USB FX2LP 搭載により、
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目次
アプリケーション ...................................................................4
機能の概要 ..............................................................................5
USB 信号速度 ................................................................................... 5
8051 マイクロプロセッサ .......................................................... 5
I2C バス .............................................................................................. 5
バス ..................................................................................................... 5
USB のブート方法 .......................................................................... 6
ReNumeration ................................................................................. 6
バスパワーで動作するアプリケーション ............................ 6
割り込みシステム .......................................................................... 6
リセットとウェークアップ ....................................................... 8
プログラム／データ RAM .......................................................... 9
レジスタ アドレス ......................................................................... 11
エンドポイント RAM .................................................................... 12
外部 FIFO インタフェース .......................................................... 13
GPIF ..................................................................................................... 15
ECC 生成 ............................................................................................ 15
USB のアップロードとダウンロード ..................................... 15
オートポインタ アクセス ........................................................... 15
I2C コントローラ ............................................................................ 16
EZ-USB FX2 との互換性 ............................................................... 16
CY7C68013A ／ 14A と CY7C68015A ／ 16A
の違い ................................................................................................. 17
ピンの割り当て ......................................................................18
CY7C68013A ／ 15A ピンの説明 ............................................. 25
レジスタの概要 .......................................................................35
絶対最大定格 ..........................................................................46
動作条件 ..................................................................................47
DC 特性 ...................................................................................49
USB トランシーバ .......................................................................... 49
AC 電気的特性 ........................................................................50
USB トランシーバ .......................................................................... 50
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プログラム メモリ読み取り ..................................................... 50
データ メモリの読み取り ......................................................... 51
データ メモリの書き込み ......................................................... 53
PORTC ストローク機能のタイミング .................................. 54
GPIF 同期信号 ................................................................................ 55
スレーブ FIFO 同期読み出し ................................................... 56
スレーブ FIFO 非同期読み出し ............................................... 57
スレーブ FIFO 同期書き込み ......................................... 58
スレーブ FIFO 非同期書き込み ............................................... 59
スレーブ FIFO 同期パケット終了ストローブ ................... 59
スレーブ FIFO 非同期パケット終了ストローブ ............... 60
スレーブ FIFO 出力イネーブル ............................................... 61
スレーブ FIFO アドレスからフラグ／データ ................... 61
スレーブ FIFO 同期アドレス ................................................... 61
スレーブ FIFO 非同期アドレス ............................................... 62
シーケンス図 ................................................................................. 62
オーダ情報 ............................................................................ 67
パッケージ図 ......................................................................... 69
PCB レイアウトの推奨事項 .................................................. 74
QFN パッケージ品の設計に関する注記 ............................... 75
略号 ....................................................................................... 76
本書の表記法 ......................................................................... 63
測定単位............................................................................................ 63
改訂履歴................................................................................. 64
セールス、ソリューション、および法律情報 ..................... 66
ワールドワイドな販売と設計サポート ............................... 66
製品 .................................................................................................... 66
PSoC ソリューション .................................................................. 66
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1. アプリケーション
■
ポータブル ビデオ レコーダ
■
MPEG/TV 変換
■
DSL モデム
■
ATA インタフェース
■
メモリ カード リーダ
■
従来の変換デバイス
■
カメラ
■
スキャナ
■
ワイヤレス LAN
■
MP3 プレイヤ
■
ネットワーク
サイプレス Web サイトの「リファレンス デザイン」セクショ
ンには、代表的な USB 2.0 アプリケーション用の追加ツールが
記載されています。各リファレンス デザインには、ファーム
ウェア ソース、オブジェクト コード、回路図、およびドキュメ
ントが用意されています。詳細については、www.cypress.com
をご覧ください。
2. 機能の概要
2.1 USB 信号速度
FX2LPは、2000年4月27日に発行されたUSB Specification Revision
2.0 に規定された 3 つの速度のうちの 2 つで動作します。
■
フル スピード - 12 Mbps の信号ビット レート
■
ハイスピード - 480 Mbps の信号ビット レート
FX2LP は、1.5 Mbps のロースピード信号モードはサポートして
いません。
2.1.1 8051 マイクロプロセッサ
FX2LP ファミリに組み込まれた 8051 マイクロプロセッサは、
256 バイトの RAM、拡張割り込みシステム、3 個のタイマ／カ
ウンタ、および 2 個の USART を備えています。
2.1.2 8051 クロック周波数
FX2LP には、以下の特性を持つ
24 MHz（±100 ppm）の外付けの水晶振動子を使用したオン
チップ発振器回路が搭載されています。
■
並列共振
■
基本モード
■
500W 駆動レベル
■
12 pF（5% の許容誤差）負荷コンデンサ
オンチップ PLL では、トランシーバ／ PHY24 の要求に応じて
24 MHz の発振器を 480 MHz まで逓倍し、内部カウンタがこれ
を8051クロックとして使用するために分周します。デフォルト
の 8051 クロック周波数は 12 MHz です。8051 のクロック周波
数は、CPUCS レジスタを介して動的に 8051 で変更できます。
図 2-1. 水晶発振回路の構成
C1
24 MHz
12 pF
C2
12 pF
20 × PLL
コンデンサの値 12 pF は、FR4 4 層基板の上の配線 1 本当り
の容量 3 pF を考慮しています。
CLKOUT ピンは 3 ステートが可能で、内部制御ビットを使用し
て反転でき、選択された8051クロック周波数
（48 MHz、
24 MHz、
または 12 MHz）で 50% のデューティ比 8051 クロックを出力
します。
2.2.2 USART
FX2LP は、特殊機能レジスタ（SFR）ビットを介してアドレス
指定される 2 つの標準 8051 USART を含みます。USART インタ
フェース ピンは、別個の I/O ピンで使用でき、ポート ピンでは
多重化されません。
UART0 および UART1 は、ボー レート エラーがわずか 1% であ
る 230 K ボーの内部クロックを使用して動作できます。230 K
ボーの動作は、内部で生成されるクロック ソースによって達成
されます。このソースは適切な時間にオーバーフロー パルスを
生成します。内部クロックは、230 K ボーの動作に対して常に正
しい周波数を示すように 8051 クロック速度（48 MHz、24 MHz、
12 MHz）を調整します。[1]
2.2.3 特殊機能レジスタ
重要な FX2LP 機能への高速アクセスを提供するために、8051
には特定のSFRアドレスが追加されています。これらの追加SFR
を 5 ページの表 1 に示します。両方のタイプが非標準の強化さ
れた 8051 レジスタを示しています。「0」と「8」で終了する 2
つの SFR ローは、ビットアドレス可能なレジスタを含みます。
A から D の 4 つの I/O ポートは、標準 8051 のポート 0 ∼ 3 で
使用されている SFR アドレスを使用し、これは FX2LP には実装
されていません。SFR アドレス指定の迅速化と効率化を図るた
め、外部 RAM 空間では（MOVX 命令を使用して）FX2LP I/O
ポートをアドレス指定できません。
2.3 I2C バス
FX2LP は、100/400 KHz でマスタのみとして I2C バスをサポー
トしています。SCL ピンと SDA ピンには、オープンドレイン出
力とヒステリシス入力があります。これらの信号は I2C デバイ
スが接続されていない場合であっても3.3Vにプルアップする必
要があります。
2.4 バス
すべてのパッケージでの I/O ポート B および D で多重化された、
8 ビットまたは 16 ビットの「FIFO」双方向データ バス。128 ピ
ン パッケージでは、16 ビットの出力専用の 8051 アドレス バ
ス、8 ビット双方向データ バスが追加されています。
注
1. 115 K ボー動作は、8051 SMOD0 または SMOD1 ビットを UART0 に対して、UART1 に対して、または両方に対して「1」にプログラムすることでも可能です。
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表 1. 特殊機能レジスタ
x
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
8x
IOA
SP
DPL0
DPH0
DPL1
DPH1
DPS
PCON
TCON
TMOD
TL0
TL1
TH0
TH1
CKCON
‒
9x
IOB
EXIF
MPAGE
‒
‒
‒
‒
‒
SCON0
SBUF0
AUTOPTRH1
AUTOPTRL1
予約済み
AUTOPTRH2
AUTOPTRL2
予約済み
Ax
IOC
INT2CLR
INT4CLR
‒
‒
‒
‒
‒
IE
‒
EP2468STAT
EP24FIFOFLGS
EP68FIFOFLGS
‒
‒
AUTOPTRSET-UP
Bx
IOD
IOE
OEA
OEB
OEC
OED
OEE
‒
IP
‒
EP01STAT
GPIFTRIG
GPIFSGLDATH
GPIFSGLDATLX
GPIFSGLDATLNOX
2.5 USB のブート方法
I2C
起動シーケンス中、内部ロジックは EEPROM に接続された
ポートをチェックし、最初のバイトが 0xC0 または 0xC2 である
ことを確認します。見つかった場合、内部で記憶されている値
の代わりに EEPROM の VID/PID/DID 値を使用します（0xC0 の
とき）。または EEPROM の内容を内部 RAM にブートロードしま
す（0xC2 のとき）
。EEPROM が検出されない場合、FX2LP は内
部で記憶されているディスクリプタを使用してエニュメレート
します。FX2LP のデフォルト ID 値は、VID/PID/DID（0x04B4、
0x8613、0xAxxx など。ここで xxx はチップ リビジョン）です。[]2
表 2. FX2LP のデフォルト ID 値
ベンダ ID
プロダクト ID
デバイス リ
リース
デフォルトの VID/PID/DID
0x04B4
サイプレス セミコンダクタ
0x8613
EZ-USB FX2LP
0xAnnn チップ リビジョンによって異な
ります
（nnn = チップ リビジョン。最
初のシリコンであれば 001）
2.6 再エニュメレーション
FX2LPのコンフィグレーションはソフトであるため、
1つのチッ
プが複数の別個の USB デバイスの ID を持つことができます。
デバイスを USB に接続すると、FX2LP は最初に自動的にエニュ
メレートして、ファームウェアと USB ディスクリプタ テーブ
ルを USB ケーブルを介してダウンロードします。次に、ダウン
ロードされた情報に定義されたデバイスとして、FX2LP は再び
エニュメレートします。この特許化されている 2 段階のプロセ
スは、ReNumeration と呼ばれ、デバイスが USB に接続され
た直後に実行されるので、初期にダウンロード ステップが発生
していることを意識させません。
Cx
SCON1
SBUF1
‒
‒
‒
‒
‒
‒
T2CON
‒
RCAP2L
RCAP2H
TL2
TH2
‒
‒
Dx
ps
‒
‒
‒
‒
‒
‒
‒
EICON
‒
‒
‒
‒
‒
‒
‒
Ex
AC
‒
‒
‒
‒
‒
‒
‒
EIE
‒
‒
‒
‒
‒
‒
‒
Fx
B
‒
‒
‒
‒
‒
‒
‒
EIP
‒
‒
‒
‒
‒
‒
‒
USBCS レジスタ（USB 制御およびステータス）の 2 つの制御
ビットは、DISCON および RENUM という ReNumeration プロ
セスを制御します。USB の切断をシミュレートするには、
ファー
ムウェアは DISCON を 1 にセットします。再接続するには、
ファームウェアは DISCON を 0 にクリアします。
再接続前に、ファームウェアは RENUM ビットを設定またはク
リアし、ファームウェアとデフォルトの USB デバイスのいずれ
がエンドポイント ゼロによってデバイス要求を処理するかを
示します。RENUM が 0 のときは、デフォルトの USB デバイス
がデバイス要求を処理し、RENUM が 1 のときは、ファームウェ
アが要求を処理します。
2.7 バスパワーで動作するアプリケーション
FX2LP は、USB 2.0 の規格で必要とされる 100 mA 未満のエニュ
メレートによってバス動作のデザインを完全にサポートしてい
ます。
2.8 割り込みシステム
2.8.1 INT2 割り込み要求とイネーブル レジスタ
FX2LP は、INT2 と INT4 向けの自動ベクトル機能を実装してい
ます。27 INT2（USB）ベクトル、および 14 INT4（FIFO/GPIF）
ベクトルがあります。詳細については、EZ-USB のテクニカルリ
ファレンスマニュアル（TRM）を参照してください。
2.8.2 USB 割り込みオートベクトル
メインの USB 割り込みは、27 個の割り込みソースで共有され
ています。個々の USB 割り込みソースの特定に必要なコードと
処理時間を節約するために、FX2LP にはオートベクトルと呼ば
れる第 2 レベルの割り込みベクトルがあります。USB 割り込み
がアサートされると、FX2LP はプログラム カウンタをそのス
タックにプッシュし、USB割り込みサービス ルーチンへの
「ジャ
注
2. I2C バス SCL ピンおよび SDA ピンは、EEPROM が接続されていない場合であってもプルアップする必要があります。プルアップしない場合、この検出方法は正
常に機能しません。
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ンプ」命令の検出が予測されるアドレス 0x0043 にジャンプし
ます。
FX2LP ジャンプ命令は次のようにエンコードされます。
表 3. INT2 USB 割り込み
INT2 の USB 割り込みテーブル
優先順位
INT2VEC 値
ソース
注
1
00
SUDAV
セットアップ データが使用可能
2
04
SOF
フレーム（またはマイクロフレーム）の開始
3
08
SUTOK
セットアップ トークン受信
4
0C
SUSPEND
USB サスペンド要求
5
10
USB RESET
バス リセット
6
14
HISPEED
ハイスピード動作に入った状態
7
18
EP0ACK
8
1C
9
20
EP0-IN
EP0-IN はデータのロード準備が完了
10
24
EP0-OUT
EP0-OUT に USB データあり
11
28
EP1-IN
EP1-IN はデータのロード準備が完了
12
2C
EP1-OUT
EP1-OUT に USB データあり
13
30
EP2
IN: バッファは使用可能。OUT: バッファにデータあり
14
34
EP4
IN: バッファは使用可能。OUT: バッファにデータあり
15
38
EP6
IN: バッファは使用可能。OUT: バッファにデータあり
16
3C
EP8
IN: バッファは使用可能。OUT: バッファにデータあり
17
40
IBN
IN-Bulk-NAK（あらゆる IN エンドポイント）
18
44
19
48
EP0PING
EP0 OUT に Ping が発行され、NAK 応答
20
4C
EP1PING
EP1 OUT に Ping が発行され、NAK 応答
21
50
EP2PING
EP2 OUT に Ping が発行され、NAK 応答
22
54
EP4PING
EP4 OUT に Ping が発行され、NAK 応答
23
58
EP6PING
EP6 OUT に Ping が発行され、NAK 応答
24
5C
EP8PING
EP8 OUT に Ping が発行され、NAK 応答
25
60
ERRLIMIT
バス エラーがプログラムされた限度を超過
26
64
‒
‒
27
68
‒
予約済み
28
6C
‒
予約済み
29
70
EP2ISOERR
ISO EP2 OUT PID シーケンス エラー
30
74
EP4ISOERR
ISO EP4 OUT PID シーケンス エラー
31
78
EP6ISOERR
ISO EP6 OUT PID シーケンス エラー
32
7C
EP8ISOERR
ISO EP8 OUT PID シーケンス エラー
FX2LP ACK 応答された CONTROL ハンドシェイク
予約済み
予約済み
オートベクトルがイネーブル（INTSET-UP レジスタで AV2EN = 1）である場合、FX2LP はその INT2VEC バイトを代用します。した
がって、ジャンプ テーブル アドレスの上位バイト（
「ページ」）が位置 0x0044 にプリロードされている場合、0x0045 に自動的に
挿入された INT2VEC バイトが、ページ内の 27 個のアドレスから正しいアドレスへのジャンプを指示します。
2.8.3 FIFO/GPIF 割り込み（INT4）
USB 割り込みが 27 個の各 USB 割り込みソース間で共用されているのと同じように、FIFO/GPIF 割り込みは 14 個の各ソース間で
共用されます。USB 割り込みと同様に FIFO/GPIF 割り込みはオートベクトルに対応できます。7 ページの表 4 は 14 個の FIFO/GPIF
割り込みソースに関する優先順位と INT4VEC 値を示しています。
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表 4. 各 FIFO/GPIF 割り込みソース
優先順位
INT4VEC 値
ソース
注
1
80
EP2PF
エンドポイント 2 プログラマブル フラグ
2
84
EP4PF
エンドポイント 4 プログラマブル フラグ
3
88
EP6PF
エンドポイント 6 プログラマブル フラグ
4
8C
EP8PF
エンドポイント 8 プログラマブル フラグ
5
90
EP2EF
エンドポイント 2 エンプティ フラグ
6
94
EP4EF
エンドポイント 4 エンプティ フラグ
7
98
EP6EF
エンドポイント 6 エンプティ フラグ
8
9C
EP8EF
エンドポイント 8 エンプティ フラグ
9
A0
EP2FF
エンドポイント 2 フル フラグ
10
A4
EP4FF
エンドポイント 4 フル フラグ
11
A8
EP6FF
エンドポイント 6 フル フラグ
12
AC
EP8FF
エンドポイント 8 フル フラグ
13
B0
GPIFDONE
GPIF 動作の完了
14
B4
GPIFWF
GPIF の波形
オートベクトルがイネーブル（INTSET-UP レジスタで AV4EN =
1）である場合、FX 2LP はその INT4VEC バイトを代用します。
したがって、ジャンプ テーブル アドレスの上位バイト（
「ペー
ジ」）が位置 0x0054 にプリロードされている場合、0x0055 に
自動的に挿入された INT4VEC バイトが、ページ内の 14 個のア
ドレスから正しいアドレスへのジャンプを指示します。ISR が
発生すると、FX2LP はプログラム カウンタをそのスタックに
プッシュしアドレス 0x0053 にジャンプします。
そこには ISR 割
り込みサービス ルーチンへの「ジャンプ」命令が書かれている
としています。
2.9 リセットとウェークアップ
2.9.1 リセット ピン
間中に水晶振動子と PLL が安定しなければなりません。このリ
セット期間は VCC が 3.0V に達してから約 5 ms とします。水晶
振動子の入力ピンがクロック信号によって駆動される場合、内
部 PLL は VCC が 3.0V に達してから 200 ms で安定します。[3]
8 ページの図 2-2 に、パワーオン リセット条件および操作中に
適用されるリセットを示します。パワーオン リセットは回路へ
の電源供給中にアサートされる時間リセットとして定義されま
す。電源供給リセットとは、FX2LP が電源供給されて動作し、
RESET# ピンがアサートされる状態です。
サイプレスでは、パワーオン リセットの実装の詳細および推奨
に関するアプリケーション ノートを提供しています。FX2 製品
ファミリのリセット実装の詳細は、http://japan.cypress.com を
参照してください。
入力ピン RESET# は、アサート時に FX2LP をリセットします。
このピンにはヒステリシスがあり、アクティブ LOW です。
CY7C680xxA で水晶振動子が使用されている場合、リセット期
注
3. 外部クロックが CY7C680xxA と同時に起動され、安定するまで待機時間が必要な場合、その時間を 200 s に追加する必要があります。
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図 2-2. リセット タイミング図
RESET#
VIL
RESET#
VIL
3.3V
3.0 V
3.3V
VCC
VCC
0V
0V
TRESET
TRESET
パワーオン リセット
電源供給中のリセット
2.10 プログラム／データ RAM
表 2-1. リセット タイミングの値
条件
水晶振動子でのパワーオン リ
セット
TRESET
5 ms
外部クロックでのパワーオン リ 200 s + クロック安定時間
セット
電源供給中のリセット
200 s
2.9.2 ウェークアップ ピン
8051 は PCON.0 = 1 を設定することで自らとチップの残りをパ
ワーダウン モードにします。これによって発振器と PLL が停止
します。WAKEUP が外部ロジックでアサートされると、発振器
は PLL が安定した後で再起動し、8051 はウェークアップ割り
込みを受け取ります。これは FX2LP が USB に接続されていても
いなくても同様です。
FX2LP は、以下のいずれかの方法で電源遮断（USB サスペンド）
状態を終了します。
■
USB バス アクティビティ（D+/D- ラインがフローティング状
態である場合、これらのラインへのノイズが FX2LP にアク
ティビティを示しウェークアップを開始することがありま
す）
■
外部ロジックが WAKEUP ピンをアサートする
■
外部ロジックが PA3/WU2 ピンをアサートする
2 番目のウェークアップ ピンである WU2 は、汎用 I/O ピンと
して構成することもできます。これによって、単純な外部 R-C
回路を周期的なウェークアップ ソースとして使用できます。
WAKEUP はデフォルトでアクティブ LOW です。
2.10.1 サイズ
FX2LP には 16 KB の内部プログラム／データ RAM があります。
この RAM では、
PSEN#/RD# 信号の論理和が内部で取られ、
8051
がプログラムとデータ メモリの両方としてこの RAM にアクセ
スできるようにします。この空間に USB 制御レジスタは現れま
せん。
以下の図には 2 つのメモリ マップが示されています。
9 ページの図 2-3 は、内部コード メモリである EA = 0 を示して
います。
10 ページの図 2-4 は、外部コード メモリである EA = 1 を示し
ています。
2.10.2 内部コード メモリ、EA = 0
このモードでは、共有されたコードとデータ メモリとして
16 KB ブロックの RAM（0 で開始）が実装されます。外部 RAM
または ROM が追加されると、チップのメモリ空間に対するア
クセスでは外部の読み取りおよび書き込みストローブが抑制さ
れます。これによって、ユーザは内部メモリ空間と外部を区別
するためのアドレス デコーダを必要とせずに 64 KB のメモリを
接続できます。
内部の 16 KB およびスクラッチ パッド 0.5 KB RAM 空間のみ以
下からのアクセスができます。
■
USB のダウンロード
■
USB のアップロード
■
データ ポインタのセットアップ
■
I2C インタフェースのブート ロード。
2.10.3 外部コード メモリ、EA = 1
16 KB のプログラム メモリは外部にあります。従って内部 RAM
の下位の 16 KB には、データ メモリとしてのみアクセスできま
す。
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図 2-3. 内部コード メモリ、EA = 0
FX2LP 内部
FFFF
7.5 KB
USB レジスタと
4K FIFO バッファ
（RD#、
WR#）
E200
E1FF 0.5 KB RAM
WR#）*
E000 データ（RD#、
FX2LP 外部
（ここにデータ メ
モリを配置して
もよい - RD#、
WR#
ストローブは
アクティブでは
ない）
40 KB
外付け
データ
メモリ
（RD#、
WR#）
48 KB
外付け
コード
メモリ
（PSEN#）
3FFF
16 KB RAM
コードおよびデータ
（PSEN#、
RD#、WR#）
*
（ここに
データ メモリを
配置してもよい RD#/WR# スト
ローブはアク
ティブではな )
（ここにプログラ
ムメモリを配
置してもよい PSEN# スト
ローブはアク
ティブではない
0000
データ
コード
*SUDPTR、USB のアップロードとダウンロード、I2C インタフェースのブートアクセス
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図 2-4. 外部コード メモリ、EA = 1
FX2LP 内部
FX2LP 外部
FFFF
7.5 KB
USB レジスタと
4K FIFO バッファ
（RD#、
WR#）
E200
E1FF 0.5 KB RAM デー
WR#）*
E000 タ（RD#、
（ここにデータ メ
モリを配置して
もよい - RD#、
WR# ストロー
ブはアクティブ
ではない）
40 KB
外部
データ
メモリ
（RD#、
WR#）
64 KB
外部
コード
メモリ
（PSEN#）
3FFF
（ここにデータ メ
モリを配置して
もよい - RD#、
WR# ストロー
ブはアクティブ
ではない）
16 KB
RAM
データ
（RD#、
WR#）*
0000
データ
コード
*SUDPTR、USB のアップロードとダウンロード、
I2C インタフェースのブートアクセス
2.11 レジスタ アドレス
FFFF
4 KB EP2-EP8
バッファ
（8 x 512）
F000
EFFF
2 KB RAM 予約済み
E800
E7FF
E7C0
E7BF
E780
E77F
E740
E73F
E700
E6FF
E500
E4FF
E480
E47F
E400
E3FF
E200
E1FF
64 バイト EP1 IN
64 バイト EP1 OUT
64 バイト EP0 IN/OUT
64 バイト予約済み
8051 アドレス可能レジスタ
（512）
予約済み（128）
128 バイト GPIF 波形
予約済み（512）
512 バイト
E000
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8051 xdata RAM
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2.12 エンドポイント RAM
2.12.3 セットアップ データ バッファ
2.12.1 サイズ
0xE6B8-0xE6BF の別個の 8 バイト バッファは、コントロール転
送からのセットアップ データを保持します。
■
3 x 64 バイト（エンドポイント 0 および 1）
■
8 x 512 バイト（エンドポイント 2、4、6、8）
2.12.4 エンドポイントのコンフィグレーション（ハイスピード
モード）
エンドポイント 0 および 1 は、すべてのコンフィグレーション
について同じです。エンドポイント 0 は唯一の CONTROL エン
ドポイントであり、エンドポイント 1 はバルクと INTERRUPT の
いずれにすることもできます。
2.12.2 構成
■
EP0
■
双方向エンドポイント ゼロ、64 バイト バッファ
■
EP1IN、EP1OUT
■
64 バイト バッファ、バルク転送またはインタラプト転送用
■
EP2、4、6、8
■
8 個の 512 バイト バッファ、バルク転送、インタラプト転送
またはアイソクロナス転送用。EP4 および EP8 は二重にバッ
ファリング可能。EP2 および 6 は、いずれも二重、三重、ま
たは四重バッファ型にできます。ハイスピードエンドポイン
トのコンフィグレーション オプションについては、図 2-5 を
参照してください。
エンドポイント バッファは、
列に示された 12 のコンフィグレー
ションのいずれか 1 つに構成できます。フル スピードのバルク
モードで動作する場合、各バッファの最初の 64 バイトのみが
使用されます。たとえば、ハイスピードでは、最大パケット サ
イズは 512 バイトですが、フルスピードでは 64 バイトです。
バッファは512バイト バッファにコンフィグレーションされて
いますが、フル スピードでは、最初の 64 バイトのみが使用さ
れます。未使用のエンドポイント バッファ空き領域は他の処理
には使用できません。サンプルのエンドポイント コンフィグ
レーションは、EP2-1024 二重バッファ型、EP6-512 四重バッ
ファ型（コラム 8）です。
図 2-5. エンドポイントのコンフィグレーション
EP0 IN&OUT
64
64
64
64
64
64
64
64
64
64
64
64
EP1 IN
64
64
64
64
64
64
64
64
64
64
64
64
EP1 OUT
64
64
64
64
64
64
64
64
64
64
64
64
EP2
EP2
EP2
EP2
EP2
EP2
EP2
EP2
EP2
EP2
512
512
512
512
512
512
512
512
512
512
512
512
EP4
EP4
512
512
512
512
512
512
512
512
512
512
512
512
EP6
EP6
EP6
EP6
EP6
EP6
512
512
512
512
512
512
512
512
EP8
1024
512
512
512
1
2
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3
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512
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512
512
512
512
4
5
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6
EP6
1024
512
EP6
EP6
512
512
512
512
EP6
512
1024
512
EP8
EP8
512
1024
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512
EP4
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EP2 EP2
512
512
512
512
512
7
8
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9
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EP8
EP8
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512
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2.12.5 初期設定されたフル スピードモードの設定
表 5. 初期設定されたフルスピードモードの設定 [45]
選択可能な設定
0
1
2
3
ep0
64
64
64
64
ep1out
0
64 バルク
64 インタラプト
64 インタラプト
64 インタラプト
64 インタラプト
ep1in
0
64 バルク
ep2
0
64 バルク アウト（2 x） 64 インタラプト アウト（2 x）64 アイソクロナス アウト（2 x）
ep4
0
64 バルク アウト（2 x） 64 バルク アウト（2 x）
ep6
0
64 バルク イン（2 x）
64 インタラプト イン（2 x） 64 アイソクロナス イン（2 x）
ep8
0
64 バルク イン（2 x）
64 バルク イン（2 x）
64 バルク アウト（2 x）
64 バルク イン（2 x）
2.12.6 初期設定されたハイスピードモードの設定
表 6. 初期設定されたハイスピードモードの設定 [45]
選択可能な設定
0
1
2
3
ep0
64
64
64
64
ep1out
0
512 バルク [6]
64 インタラプト
64 インタラプト
ep1in
0
512 バルク [6]
64 インタラプト
64 インタラプト
ep2
0
512 バルク アウト（2 x） 512 インタラプト アウト（2 x）512 アイソクロナス アウト（2 x）
ep4
0
512 バルク アウト（2 x） 512 バルク アウト（2 x）
ep6
0
512 バルク イン（2 x）
512 インタラプト イン（2 x） 512 アイソクロナス イン（2 x）
ep8
0
512 バルク イン（2 x）
512 バルク イン（2 x）
2.13 外部 FIFO インタフェース
2.13.1 アーキテクチャ
FX2LP スレーブ FIFO アーキテクチャは、エンドポイント RAM
に 8 個の 512 バイト ブロックを持ちます。これらは FIFO メモ
リとして直接機能し、FIFO 制御信号（IFCLK、SLCS#、SLRD、
SLWR、SLOE、PKTEND、フラグなど）によって制御されます。
処理中には、この 8 個の RAM ブロックのうち、SIE から満たさ
れるか空にされるものもあれば、I/O 転送ロジックに接続され
るものもあります。転送ロジックは内部で生成される制御信号
用の GPIF、および外部で制御される転送用のスレーブ FIFO と
いう 2 つの形式をとります。
2.13.2 マスタ／スレーブの制御信号
FX2LPエンドポイントFIFOSは、
物理的に異なった8個の256x16
RAM ブロックとして実装されます。8051/SIE は、USB（SIE）ド
メインと 8051-I/O 単位ドメインの 2 つのドメイン間で RAM ブ
ロックをどれでも切り替えることができます。このスイッチン
グは、「USB FIFOS」と「スレーブ FIFOS」間の転送時間を基本
的に不要とすることでほとんど同時に実行されます。これらは
物理的には同じメモリであるため、実際にはバイトがバッファ
間で転送されることはありません。
どの時点においても、SIE 制御下で USB データによって満たさ
れる／空にされる RAM ブロックもあれば、8051、I/O 制御ユ
ニット、またはその両方で使用できる RAM ブロックもありま
す。RAM ブロックは USB ドメインでは単一のポートとして動作
し、8051-I/O ドメインではデュアル ポートとして動作します。
512 バルク アウト（2 x）
512 バルク イン（2 x）
前述のとおり、ブロックは、単一バッファ、二重バッファ、三
重バッファ、または四重バッファ型でコンフィグレーションで
きます。
I/O 制御ユニットは、内部マスタ（マスタを M と表記）または
外部マスタ（スレーブを S と表記）のいずれかのインタフェー
スを実装します。
マスタ（M）モードでは、GPIF は FIFO を選択するように内部
で FIFOADR[1..0] を制御します。RDY ピン（56 ピン パッケージ
では 2 個、100 ピン／ 128 ピン パッケージでは 6 個）は、外部
FIFO または必要に応じて他のロジックからのフラグ入力とし
て使用できます。GPIF は、内部で派生したクロックから、また
は外部から供給された（IFCLK）クロックから、最大データ転送
率 96 MB/ 秒（16 ビットのインタフェースで 48 MHz IFCLK）で
実行できます。
スレーブ（S）モードでは、FX2LP は、内部で派生したクロッ
クと外部から供給されたクロック（IFCLK、最大周波数は 48
MHz）のいずれか、および外部ロジックからの SLCS#、SLRD、
SLWR、SLOE、PKTEND 信号を受け入れます。外部 IFCLK を使用
する場合、
外部クロックは IFCLKSRC ビットによって外部クロッ
クに切り替わる前に存在していなければなりません。各エンド
ポイントは、内部コンフィグレーションによってバイトまたは
ワード処理に対して個々に選択でき、スレーブ FIFO イネーブ
ル出力信号である SLOE によって選択された幅のデータがイ
ネーブルになります。外部ロジックは、スレーブ FIFO へのデー
タ書き込み時にイネーブル出力信号が非アクティブになるよう
にする必要があります。また、スレーブ インタフェースは非同
期にも動作できます。この場合、同期モードにおけるクロック
注
4. 「0」は「実装なし」を意味します。
5. 「2 x」は「二重バッファ型」を意味します。
6. これらのバッファは 64 バイトですが USB 2.0 準拠のために 512 バイトとしてレポートされます。ユーザは 64 バイトよりも大きなパケットを EP1 に転送してはな
りません。
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修飾子としてではなく SLRD 信号と SLWR 信号がストローブと
して直接動作します。SLRD、SLWR、SLOE、および PKTEND 信
号は、SLCS# 信号によってゲートされます。
2.13.3 GPIF および FIFO クロック速度
8051 レジスタ ビットは、内部に供給されるインタフェース ク
ロックである 30 MHz と 48 MHz の 2 つの周波数のうちの 1 つ
を選択します。または、IFCLK ピンに外部から入力される 5 MHz
∼ 48 MHz のクロックをインタフェース クロックとして使用で
きます。GPIF と FIFO が内部で記録される場合は、IFCLK を出力
クロックとして機能するようにコンフィグレーションできま
す。IFCONFIG レジスタの出力イネーブル ビットは、
このクロッ
ク出力を必要に応じてオフにします。IFCONFIGレジスタ内の別
のビットは、IFCLK 信号をその供給が内部か外部かに関係なく
反転します。
2.14 GPIF
GPIF は、ユーザによるプログラムが可能な有限のステート マ
シンによって駆動される、フレキシブルな 8 ビットまたは 16
ビットのパラレル インタフェースです。GPIF は、CY7C68013A
／ 15A をイネーブルにしてローカル バス マスタリングを実行
し、ATA インタフェース、プリンタ パラレル ポート、Utopia
などのさまざまなプロトコルを実装できます。
GPIF には、6 つのプログラマブルな Control Output（CTL）、9 つ
の Address Output（GPIFADRx）、および 6 つの汎用 Ready Input
（RDY）があります。データ バスの幅は 8 ビットまたは 16 ビット
にできます。各 GPIF ベクトルは、Control Output の状態を定義
し、遷移する前に、Ready Input（または複数の入力）がどのよ
うな状態にならなければならないかを決定します。GPIF ベクト
ルをプログラムして、FIFO を次のデータ値に進ませる、または
アドレスを進ませるといったことができます。GPIF ベクトルの
シーケンスは、単一の波形を生成し、これは FX2LP と外部デバ
イスとの間で任意のデータを移動するために実行されます。
2.14.1 6 つの Control OUT 信号
100 ピンと 128 ピンのパッケージは、6 つの Control Output ピ
ン（CTL0 ∼ CTL5）をすべて持っています。8051 は CTL 波形を
定義するようにGPIFユニットをプログラムします。56ピン パッ
ケージは、これらの 3 つの信号（CTL0 ∼ CTL2）を持っていま
す。CTLx 波形エッジを 1 クロックごとに（48 MHz クロックで
は 20.8 ns）遷移するようにプログラムできます。
2.14.2 6 つの Ready IN 信号
100 ピンと 128 ピンのパッケージは、6 つの Ready Input（RDY0
∼ RDY5）をすべて持っています。8051 は、GPIF 分岐について
RDY ピンをテストするように GPIF ユニットをプログラムしま
す。56 ピン パッケージは、これらの 2 つの信号（RDY0 ∼ 1）
を持っています。
2.14.3 9 つの GPIF Address OUT 信号
100 ピンおよび 128 ピン パッケージでは 9 つの GPIF アドレス
行（GPIFADR[8..0]）を使用できます。GPIF アドレス行は、最大
512 バイト ブロックの RAM 全体のインデックス化をイネーブ
ルにします。さらに多くのアドレス行が必要な場合は、I/O ポー
トのピンが使用されます。
2.14.4 ロング転送モード
マスタ モードでは、8051 は最大 232 トランザクションの不応
答転送のために GPIF トランザクション カウント レジスタ
（GPIFTCB3、GPIFTCB2、GPIFTCB1、または GPIFTCB0）を適切
に設定します。GPIF は、データ フローを自動的に調整して、要
求されたすべての数のトランザクションが完了するまでアン
ダーフローまたはオーバーフローを防止します。GPIF はこれら
のレジスタの値を減算して、トランザクションの現在のステー
タスを表します。
2.15 ECC 生成 [7]
EZ-USB は、GPIF またはスレーブ FIFO インタフェースを通過す
るデータの ECC（誤り訂正符号）を計算できます。次の 2 つの
ECC コンフィグレーションがあります。これらは、それぞれが
256 バイトにわたって計算される 2 つの ECC（SmartMedia 規
格）、および 512 バイトにわたって計算される 1 つの ECC とい
う 2 とおりです。
ECC は、1 ビットのエラーを訂正でき、2 ビットのエラーを検
出できます。
2.15.1 ECC の実装
次の 2 つの ECC コンフィグレーションは ECCM ビットで選択さ
れます。
ECCM = 0
2 つの 3 バイト ECC。それぞれが 256 バイトのデータ ブロック
にわたって計算されます。 このコンフィグレーションは
SmartMedia の規格に準拠しています。
ECCRESET に値を書き込んで、データを GPIF またはスレーブ
FIFO インタフェースを介して渡します。先頭の 256 バイトの
データの ECC が計算され、ECC1 に格納されます。次の 256 バ
イトの ECC が ECC2 に格納されます。2 番目の ECC が計算され
た後は、その後インタフェースを介してデータがさらに渡され
たとしても、ECCRESET が再び書き込まれるまで ECCｘ レジス
タは変更されません。
ECCM = 1
512 バイトのデータ ブロックにわたって計算される 1 つの 3 バ
イト ECC。
ECCRESET に値を書き込んで、データを GPIF またはスレーブ
FIFO インタフェースを介して渡します。先頭の 512 バイトの
データの ECC が計算され、ECC1 に格納されます。ECC2 は使用
されません。ECC が計算された後は、その後インタフェースを
介してデータがさらに渡されたとしても、ECCRESET が再び書
き込まれるまで ECC1 は変更されません。
2.16 USB のアップロードとダウンロード
コアは、内部 16 KB の RAM、および内部 512 バイトのスクラッ
チ パッド RAM のデータ内容を、ベンダ固有のコマンドを介し
て直接編集できます。この機能は、通常はユーザ コードをソフ
ト ダウンロードするときに使用され、8051 がリセットにホー
ルドされている場合のみ内部 RAM との間でのみ使用できます。
使用可能な RAM 空間は 0x0000Ð0x3FFF（コード／データ）か
らの 16 KB、および 0xE000Ð0xE1FF（スクラッチ パッド デー
タ RAM）からの 512 バイトです。[8]
注
7. ECC ロジックを使用するには、GPIF またはスレーブ FIFO インタフェースをバイト幅動作に構成する必要があります。
8. データがホストからダウンロードされた後、「ローダー」を内部 RAM から実行してダウンロードされたデータを外部メモリに転送できます。
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2.17 オートポインタ アクセス
2.19 EZ-USB FX2 との互換性
FX2LP には 2 つのまったく同じオートポインタが用意されてい
ます。これらは内部 8051 データ ポインタに似ていますが、メ
モリ アクセスごとにオプションでインクリメントできるとい
う機能が追加されています。この機能は、
内部 RAM と外部 RAM
の両方との間で使用できます。オートポインタは、モード ビッ
ト（AUTOPTRSET-UP.0）の制御下にある外部 FX2LP レジスタで
使用できます。外部 FX2LP オートポインタ アクセスを（0xE67B
∼ 0xE67C で）使用すると、オートポインタはデバイスへの外
部および内部 RAM すべてにアクセスできます。
EZ-USB FX2LP は、EZ-USB FX2 と外形形状、構造上の互換性が
あり、極少数の例外はあるものの機能上も互換性があります。
このため、設計者はシステムを FX2 から FX2LP にアップグレー
ドする場合、移行を簡単に行えます。ピンの機能と用意された
パッケージは同じであり、FX2 のために以前開発されたファー
ムウェアの大部分が FX2LP でも機能します。
また、オートポインタは、FX2LP レジスタまたはエンドポイン
ト バッファ空間をポイントできます。オートポインタの外部メ
モリへのアクセスがイネーブルになると、XDATA とコード空間
の 0xE67B と 0xE67C の位置は使用できなくなります。
2.18 I2C コントローラ
FX2LP には、2 つの内部コントローラによって駆動される 1 つ
の I2C ポートがあります。この 1 つの内部コントローラはブー
ト時に自動的に動作して VID/PID/DID およびコンフィグレー
ション情報をロードします。また、もう 1 つの内部コントロー
ラは 8051 が動作時に外部の I2C デバイスを制御するために使
用します。I2C ポートは、マスタ モードのみで動作します。
FX2 から FX2LP に移行する場合、部品表の変更とメモリ割り当
ての見直し（内部メモリが増加しているため）が必要です。
EZ-USB FX2 から EZ-USB FX2LP への移行の詳細については、サ
イプレス Web サイトで入手できるアプリケーション ノート
「Migrating from EZ-USB FX2 to EZ-USB FX2LP」を参照してくだ
さい。
表 8. 部品番号の変換表
EZ-USB FX2
部品番号
CY7C68013A-56PVXC また 56 ピン
は CY7C68014A-56PVXC SSOP
CY7C68013-56PVCT
CY7C68013A-56PVXCT ま 56 ピン
たは
SSOP - テー
CY7C68014A-56PVXCT
プおよび
リール
CY7C68013-56LFC
CY7C68013A-56LFXC また 56 ピン
は CY7C68014A-56LFXC QFN
CY7C68013-100AC
CY7C68013A-100AXC また 100 ピン
は CY7C68014A-100AXC TQFP
CY7C68013-128AC
CY7C68013A-128AXC また 128 ピン
は CY7C68014A-128AXC TQFP
表 7. EEPROM アドレスピンの設定
バイト
品種例
A2
A1
A0
16
24LC00[9]
該当なし 該当なし 該当なし
128
24LC01
0
0
0
256
24LC02
0
0
0
4K
24LC32
0
0
1
8K
24LC64
0
0
1
16K
24LC128
0
0
1
2.18.2 I2C インタフェース ブート ロード アクセス
パワーオン リセット時には、I2C インタフェース ブート ローダ
は、VID/PID/DID コンフィグレーション バイトおよび最大 16 KB
のプログラム／データをロードします。使用可能な RAM 空間
は、0x0000Ð0x3FFF の 16KB、および 0xE000 ∼ 0xE1FF の 512
バイトです。8051はリセット状態です。I2Cインタフェース ブー
トは、パワー オン リセットの後のみ発生します。
2.18.3 I2C インタフェース汎用アクセス
8051 は、I2CTL レジスタおよび I2DAT レジスタを使用して I2C
バスに接続されている周辺デバイスを制御できます。FX2LP は
I2C マスタ制御のみを提供し、これが I2C スレーブとなることは
ありません。
パッケージ
説明
CY7C68013-56PVC
2.18.1 I2C ポートのピン
I2C ピンである SCL と SDA は、EEPROM が FX2LP に接続されて
いない場合であっても外部 2.2  プル アップ抵抗を持たなけれ
ばなりません。外部の EEPROM デバイス アドレス ピンは、適切
にコンフィグレーションされている必要があります。デバイス
アドレス ピンのコンフィグレーションについては、表 7 を参照
してください。
EZ-USB FX2LP
部品番号
2.20 CY7C68013A ／ 14A と CY7C68015A ／ 16A の違い
CY7C68013A は、外形形状、構造、機能が CY7C68014A と同じ
です。CY7C68015A は、外形形状、構造、機能が CY7C68016A
と同じです。CY7C68014A および CY7C68016A は、それぞれ
CY7C68013A および CY7C68015A よりもサスペンド電流が低
く、消費電力に敏感な電池式アプリケーションには理想的です。
CY7C68015A および CY7C68016A は、56 ピンの QFN パッケー
ジのみで入手できます。IFCLK と CLKOUT がいずれも 56 ピン
パッケージで不要な場合、柔軟性を高めるために 2 つの追加の
GPIO 信号が CY7C68015A および CY7C68016A に用意されてい
ます。
FX2 56 ピン アプリケーションをバスパワーで動作するシステ
ムに直接変換する USB 開発者は、これらの追加の信号から直接
恩恵を受けます。2 つの GPIO によって、開発者はバスパワーで
動作するアプリケーションのパワー制御回路に必要な信号を、
FX2LP のピン数の多いバージョンに変更せずに入手できます。
CY7C68015A は、56 ピン QFN パッケージのみで入手できます。
表 9. CY7C68013A ／ 14A と CY7C68015A ／ 16A のピンの違い
CY7C68013A/CY7C68014A
CY7C68015A/CY7C68016A
IFCLK
PE0
CLKOUT
PE1
注
9. この EEPROM にアドレス ピンはありません。
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
3. ピンの割り当て
16 ページの図 3-1 は、5 つのパッケージ タイプのすべての信号
を示しています。以降のページでは、各ピンの図に加えて、128
ピン、100 ピン、および 56 ピンのパッケージで信号のどのフ
ル セットを利用できるかを示した組み合わせの図も示します。
16 ページの図 3-1 の 56 ピン パッケージの左端に示された信号
は、記載されているとおり CY7C68013A/14A と CY7C68015A/
16A の違いがありますが、FX2LP ファミリのすべてのバージョ
ンに共通します。
ポート、GPIF マスタ、およびスレーブ FIFO という 3 つのモー
ドは すべてのパッケージ バージョンで使用できます。これらの
モードによって図の右端の信号が定義されます。8051 は、
IFCONFIG[1:0] レジスタ ビットを使用してインタフェース モー
ドを選択します。ポート モードは、パワーオン デフォルト コン
フィグレーションです。
128 ピン パッケージは、8051 アドレスおよびデータ バスのほ
か、制御信号を追加しています。2 つの必須信号 RD# および WR#
は、100 ピン バージョンに存在することに注意してください。
100 ピンおよび 128 ピンのバージョンでは、8051 が PORTC と
の読み取り／書き込みを実行する時に、RD# ピンと WR# ピン
にパルスを送るように8051制御ビットを設定できます。この機
能は、CPUCS レジスタに PORTCSTB ビットを設定することでイ
ネーブルになります。
セクション 9.5 は、PORTC へのアクセス時の読み取り／書き込
みストローブ機能のタイミング図を示したものです。
100 ピンのパッケージは、次のピンを追加することで 56 ピン
パッケージに機能を追加しています。
■
PORTC または GPIFADR[7:0] アドレス信号
■
PORTE または、GPIFADR[8] アドレス信号および 7 つの追加
8051 信号
■
3 つの GPIF Control 信号
■
4 つの GPIF Ready 信号
■
9 つの 8051 信号（2 つの USART、3 つのタイマ入力、INT4、お
よび INT5#）
■
BKPT、RD#、WR#。
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
ポート
XTALIN
XTALOUT
RESET#
WAKEUP#
SCL
SDA
56
図 3-1. 信号
GPIF マスタ
PD7
PD6
PD5
PD4
PD3
PD2
PD1
PD0
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
**PE0 は IFCLK を置き換え
& PE1 は CLKOUT を置き換え
（CY7C68015A/16A で）
**PE0
**PE1
INT0#/PA0
INT1#/PA1
IFCLK
PA2
CLKOUT
WU2/PA3
PA4
DPLUS
PA5
DMINUS
PA6
PA7
FD[15]
FD[14]
FD[13]
FD[12]
FD[11]
FD[10]
FD[9]
FD[8]
FD[7]
FD[6]
FD[5]
FD[4]
FD[3]
FD[2]
FD[1]
FD[0]
スレーブ FIFO
FD[15]
FD[14]
FD[13]
FD[12]
FD[11]
FD[10]
FD[9]
FD[8]
FD[7]
FD[6]
FD[5]
FD[4]
FD[3]
FD[2]
FD[1]
FD[0]
RDY0
RDY1
SLRD
SLWR
CTL0
CTL1
CTL2
FLAGA
FLAGB
FLAGC
INT0#/PA0
INT1#/PA1
PA2
WU2/PA3
PA4
PA5
PA6
PA7
INT0#/ PA0
INT1#/ PA1
SLOE
WU2/PA3
FIFOADR0
FIFOADR1
PKTEND
PA7/FLAGD/SLCS#
CTL3
CTL4
CTL5
RDY2
RDY3
RDY4
RDY5
100
BKPT
PORTC7/GPIFADR7
PORTC6/GPIFADR6
PORTC5/GPIFADR5
PORTC4/GPIFADR4
PORTC3/GPIFADR3
PORTC2/GPIFADR2
PORTC1/GPIFADR1
PORTC0/GPIFADR0
PE7/GPIFADR8
PE6/T2EX
PE5/INT6
PE4/RxD1OUT
PE3/RxD0OUT
PE2/T2OUT
PE1/T1OUT
PE0/T0OUT
RD#
WR#
CS#
OE#
PSEN#
D7
D6
D5
D4
D3
D2
D1
D0
128
EA
Document Number: 001-63322 Rev. *A
RXD0
TXD0
RXD1
TXD1
INT4
INT5 ＃
T2
T1
T0
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
図 3-2. CY7C68013A ／ CY7C68014A 128 ピン TQFP のピン割り当て
27
28
29
30
31
32
33
34
35
36
37
38
103
26
104
25
105
24
106
23
107
22
108
21
109
20
110
19
111
18
112
17
113
16
114
15
115
14
116
13
117
12
118
11
119
10
120
9
121
8
122
7
123
6
124
5
125
4
126
3
PD1/FD9
PD2/FD10
PD3/FD11
INT5 ＃
VCC
PE0/T0OUT
PE1/T1OUT
PE2/T2OUT
PE3/RxD0OUT
PE4/RxD1OUT
PE5/INT6
PE6/T2EX
PE7/GPIFADR8
GND
A4
A5
A6
A7
PD4/FD12
PD5/FD13
PD6/FD14
PD7/FD15
GND
A8
A9
A10
2
127
128
1
CLKOUT
VCC
GND
RDY0/*SLRD
RDY1/*SLWR
RDY2
RDY3
RDY4
RDY5
AVCC
XTALOUT
XTALIN
AGND
NC
NC
NC
AVCC
DPLUS
DMINUS
AGND
A11
A12
A13
A14
A15
VCC
GND
INT4
T0
T1
T2
*IFCLK
RESERVED
BKPT
EA
SCL
SDA
OE#
PD0/FD8
*WAKEUP
VCC
RESET#
CTL5
A3
A2
A1
A0
GND
PA7/*FLAGD/SLCS#
PA6/*PKTEND
PA5/FIFOADR1
PA4/FIFOADR0
D7
D6
D5
PA3/*WU2
PA2/*SLOE
PA1/INT1#
PA0/INT0#
VCC
GND
PC7/GPIFADR7
PC6/GPIFADR6
PC5/GPIFADR5
PC4/GPIFADR4
PC3/GPIFADR3
PC2/GPIFADR2
PC1/GPIFADR1
PC0/GPIFADR0
CTL2/*FLAGC
CTL1/*FLAGB
CTL0/*FLAGA
VCC
CTL4
CTL3
GND
CY7C68013A/CY7C68014A
128 ピン TQFP
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
VCC
D4
D3
D2
D1
D0
GND
PB7/FD7
PB6/FD6
PB5/FD5
PB4/FD4
RXD1
TXD1
RXD0
TXD0
GND
VCC
PB3/FD3
PB2/FD2
PB1/FD1
PB0/FD0
VCC
CS#
WR#
RD#
PSEN#
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
* は極性をプログラムできる機能を示します。
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
図 3-3. CY7C68013A ／ CY7C68014A 100 ピン TQFP のピン割り当て
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
PD1/FD9
PD2/FD10
PD3/FD11
INT5 ＃
VCC
PE0/T0OUT
PE1/T1OUT
PE2/T2OUT
PE3/RxD0OUT
PE4/RxD1OUT
PE5/INT6
PE6/T2EX
PE7/GPIFADR8
GND
PD4/FD12
PD5/FD13
PD6/FD14
PD7/FD15
GND
CLKOUT
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
VCC
GND
RDY0/*SLRD
RDY1/*SLWR
RDY2
RDY3
RDY4
RDY5
AVCC
XTALOUT
XTALIN
AGND
NC
NC
NC
AVCC
DPLUS
DMINUS
AGND
VCC
GND
INT4
T0
T1
T2
*IFCLK
RESERVED
BKPT
SCL
SDA
CY7C68013A/CY7C68014A
100 ピン TQFP
PD0/FD8
*WAKEUP
VCC
RESET#
CTL5
GND
PA7/*FLAGD/SLCS#
PA6/*PKTEND
PA5/FIFOADR1
PA4/FIFOADR0
PA3/*WU2
PA2/*SLOE
PA1/INT1#
PA0/INT0#
VCC
GND
PC7/GPIFADR7
PC6/GPIFADR6
PC5/GPIFADR5
PC4/GPIFADR4
PC3/GPIFADR3
PC2/GPIFADR2
PC1/GPIFADR1
PC0/GPIFADR0
CTL2/*FLAGC
CTL1/*FLAGB
CTL0/*FLAGA
VCC
CTL4
CTL3
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
GND
VCC
GND
PB7/FD7
PB6/FD6
PB5/FD5
PB4/FD4
RXD1
TXD1
RXD0
TXD0
GND
VCC
PB3/FD3
PB2/FD2
PB1/FD1
PB0/FD0
VCC
WR#
RD#
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
* は極性をプログラムできる機能を示します。
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
図 3-4. CY7C68013A ／ CY7C68014A 56 ピン SSOP のピン割り当て
CY7C68013A/CY7C68014A
56 ピン SSOP
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
PD5/FD13
PD6/FD14
PD7/FD15
GND
CLKOUT
VCC
GND
RDY0/*SLRD
RDY1/*SLWR
AVCC
XTALOUT
XTALIN
AGND
AVCC
DPLUS
DMINUS
AGND
VCC
GND
*IFCLK
RESERVED
SCL
SDA
VCC
PB0/FD0
PB1/FD1
PB2/FD2
PB3/FD3
PD4/FD12
PD3/FD11
PD2/FD10
PD1/FD9
PD0/FD8
*WAKEUP
VCC
RESET#
GND
PA7/*FLAGD/SLCS#
PA6/PKTEND
PA5/FIFOADR1
PA4/FIFOADR0
PA3/*WU2
PA2/*SLOE
PA1/INT1#
PA0/INT0#
VCC
CTL2/*FLAGC
CTL1/*FLAGB
CTL0/*FLAGA
GND
VCC
GND
PB7/FD7
PB6/FD6
PB5/FD5
PB4/FD4
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
* は極性をプログラムできる機能を示します。
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CY7C68015A, CY7C68016A
図 3-5. CY7C68013A ／ 14A ／ 15A ／ 16A 56 ピン QFN のピン割り当て
GND
VCC
CLKOUT/**PE1
GND
PD7/FD15
PD6/FD14
PD5/FD13
PD4/FD12
PD3/FD11
PD2/FD10
PD1/FD9
PD0/FD8
*WAKEUP
VCC
56
55
54
53
52
51
50
49
48
47
46
45
44
43
RDY0/*SLRD
1
42
RESET#
RDY1/*SLWR
2
41
GND
AVCC
3
40
PA7/*FLAGD/SLCS#
XTALOUT
4
39
PA6/*PKTEND
XTALIN
5
38
PA5/FIFOADR1
AGND
6
37
PA4/FIFOADR0
AVCC
7
CY7C68013A/CY7C68014A
&
CY7C68015A/CY7C68016A
36
PA3/*WU2
DPLUS
8
56 ピン QFN
35
PA2/*SLOE
DMINUS
9
34
PA1/INT1#
AGND
10
33
PA0/INT0#
VCC
11
32
VCC
GND
12
31
CTL2/*FLAGC
*IFCLK/**PE0
13
30
CTL1/*FLAGB
RESERVED
14
29
CTL0/*FLAGA
15
16
17
18
19
20
21
22
23
24
25
26
27
28
SCL
SDA
VCC
PB0/FD0
PB1/FD1
PB2/FD2
PB3/FD3
PB4/FD4
PB5/FD5
PB6/FD6
PB7/FD7
GND
VCC
GND
* は極性をプログラムできる機能を示します。
** は CY7C68015A/CY7C68016A のピン配置を示します。
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CY7C68015A, CY7C68016A
図 3-6. CY7C68013A 56 ピン VFBGA のピン割り当て - 上面図
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CY7C68015A, CY7C68016A
3.1 CY7C68013A ／ 15A ピンの説明
各ピンの機能は次のとおりです。[10]
表 10. FX2LP ピンの説明
128 100
56
56
56
名前
TQFP TQFP SSOP QFN VFBGA
10
9
10
3
2D
AVCC
電源
該当なし
17
16
14
7
1D
AVCC
電源
該当なし
13
12
13
6
2F
AGND
グランド 該当なし
20
19
17
10
1F
AGND
グランド 該当なし
19
18
94
95
96
97
117
118
119
120
126
127
128
21
22
23
24
25
59
60
61
62
63
86
87
88
39
18
17
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
16
15
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
9
8
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
1E
2E
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
DMINUS
DPLUS
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
D0
D1
D2
D3
D4
D5
D6
D7
PSEN#
I/O/Z
I/O/Z
出力
出力
出力
出力
出力
出力
出力
出力
出力
出力
出力
出力
出力
出力
出力
出力
I/O/Z
I/O/Z
I/O/Z
I/O/Z
I/O/Z
I/O/Z
I/O/Z
I/O/Z
出力
タイプ デフォルト
Z
Z
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
Z
Z
Z
Z
Z
Z
Z
Z
H
説明
アナログ VCC。このピンを 3.3V の電源に接続します。こ
の信号は、チップのアナログのセクションへの電力を提
供します。
アナログ VCC。このピンを 3.3V の電源に接続します。こ
の信号は、チップのアナログのセクションへの電力を提
供します。
アナログ グランド。できる限り短いパスでグランドに接
続します。
アナログ グランド。できる限り短いパスでグランドに接
続します。
USB D- 信号。USB D- 信号に接続します。
USB D+ 信号。USB D+ 信号に接続します。
8051 アドレス バス。このバスは常時駆動されます。8051
が内部 RAM をアドレス指定する場合、これは内部アドレ
スを反映します。
8051 データ バス。この双方向バスは、非アクティブ時に
はハイ インピーダンスになり、バス読み取りについては
入力、バス書き込みについては出力です。データ バスは
外部 8051 プログラムおよびデータ メモリに使用されま
す。データ バスは外部バス アクセスについてのみアク
ティブであり、サスペンド状態ではLOWで駆動されます。
プログラム ストア イネーブル。このアクティブ LOW 信号
は、外部メモリからの 8051 コード フェッチを示します。
EA ピンが LOW のときは 0x4000-0xFFFF からの、または
EA ピンが HIGH のときは 0x0000-0xFFFF からのプログラ
ム メモリのフェッチがアクティブです。
注
10. 使用しない入力はフローティング状態のままにしないようにしてください。必要に応じて HIGH または LOW のいずれかに接続してください。起動時およびスタ
ンバイ状態での信号を保証するために、出力はプルアップまたはプルダウンのみにする必要があります。また、デバイスの電力が遮断されている間、ピンが駆
動されないようにする必要もあります。
Document Number: 001-63322 Rev. *A
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 10. FX2LP ピンの説明 ( 続き )
128 100
56
56
TQFP TQFP SSOP QFN
34
28
‒
‒
56
VFBGA
名前
タイプ デフォルト
BKPT
出力
L
99
77
49
42
8B
RESET#
入力
該当なし
35
‒
‒
‒
‒
EA
入力
該当なし
12
11
12
5
1C
XTALIN 入力
該当なし
11
10
11
4
2C
XTALOU 出力
T
該当なし
1
100
5
54
2B
12 MHz
CY7C68 O/Z
013A お
よび
および
CY7C68 ----------- ---------I/O/Z
I
014A
----------CY7C68
015A お
よび
CY7C68
016A の
PE1
ポート A
82
67
40
33
8G
PA0 ま
たは
INT0#
I/O/Z
I
(PA0)
83
41
34
6G
PA1 ま
たは
INT1#
I/O/Z
I
(PA1)
68
Document Number: 001-63322 Rev. *A
説明
ブレークポイント。このピンは、8051 アドレス バスが
BPADDRH/L レジスタと一致し、ブレークポイントが
BREAKPT レジスタでイネーブルにされている（BPEN = 1）
と、アクティブ（HIGH）になります。BREAKPT レジスタの
BPPULSEビットがHIGHのとき、この信号は12-/24-/48 MHz
クロックの 8 クロック時間の間 HIGH を出力します。
BPPULSE ビットが LOW のときは、8051 が BREAKPT レジ
スタ内の BREAK ビットを（これに 1 を書き込むことで）ク
リアするまで信号は HIGH のままとなります。
アクティブLOWリセット。チップ全体をリセットします。
詳細については 7 ページのセクション 2.9 「リセットと
ウェークアップ」を参照してください。
外部アクセス。このピンは、8051 がアドレス 0x0000 と
0x3FFF との間のどこからコードをフェッチするかを決定
します。EA = 0 のとき、8051 はこのコードをその内部
RAM からフェッチします。EA = 1 のとき、8051 はこの
コードを外部メモリからフェッチします。
水晶振動子入力。このピンを 24 MHz の並列共振、基本波
モード水晶振動子に接続し、負荷コンデンサを介して
GND に接続します。
また、別のクロック ソースから派生した外部 24-MHz の
方形波によって XTALIN を駆動してもかまいません。外部
ソースから駆動する場合、駆動信号は 3.3V の方形波とな
る必要があります。
水晶振動子出力。このピンを 24 MHz の並列共振、基本波
モード水晶振動子に接続し、負荷コンデンサを介して
GND に接続します。
外部クロックを使用して XTALIN を駆動する場合は、この
ピンを開放しておきます。
CLKOUT: 24 MHz 入力クロックに位相同期した 12-、24または 48 MHz クロック。8051 はデフォルトでは 12 MHz
の処理になっています。8051 は CPUCS.1 = 1 を設定する
ことでこの出力をスリーステートにできます。
------------------------------------------------------------------------P
E1 は双方向の I/O ポート ピンです。
機能が PORTACFG.0 によって選択される多重化されたピ
ン
PA0 は双方向の I/O ポート ピンです。
INT0# は、エッジ トリガ（IT0 = 1）またはレベル トリガ
（IT0 = 0）される、アクティブ LOW 8051 INT0 割り込み
入力信号です。
機能が以下によって選択される多重化されたピン :
PORTACFG.1
PA1 は双方向の I/O ポート ピンです。
INT1# は、エッジ トリガ（IT1 = 1）またはレベル トリガ
（IT1 = 0）される、アクティブ LOW 8051 INT1 割り込み
入力信号です。
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 10. FX2LP ピンの説明 ( 続き )
128 100
56
56
56
名前
タイプ デフォルト
説明
TQFP TQFP SSOP QFN VFBGA
I
機能が 2 つのビットによって選択される多重化されたピ
84
69
42
35
8F
PA2 ま I/O/Z
(PA2)
ン:
たは
IFCONFIG[1:0].
SLOE ま
PA2 は双方向の I/O ポート ピンです。
たは
SLOE は、FD[7..0] または FD[15..0] に接続されるスレー
ブ FIFO に対する出力イネーブルです。入力専用端子で
あり極性のプログラムが FIFOPINPOLAR.4 にて可能です。
85
70
43
36
7F
PA3 ま I/O/Z
I
機能が以下によって選択される多重化されたピン :
たは
(PA3)
WAKEUP.7 および OEA.3
WU2
PA3 は双方向の I/O ポート ピンです。
WU2 は USB ウェークアップのもう 1 つのソースであり、
WU2EN ビット（WAKEUP.1）によってイネーブルにな
り、WU2POL（WAKEUP.4）によって極性が設定されま
す。8051 がサスペンド状態で、WU2EN = 1 のとき、この
ピンの遷移が発振器を起動し、8051 に対して割り込み
を発生し、サスペンド モードからの復帰を可能にしま
す。WU2EN = 1 のとき、このピンのアサートによって、
チップのサスペンド状態が禁止されます。
89
71
44
37
6F
PA4 ま I/O/Z
I
機能が以下によって選択される多重化されたピン :
たは
(PA4)
IFCONFIG[1..0]。
FIFOAD
PA4 は双方向の I/O ポート ピンです。
R0
FIFOADR0 は、FD[7..0] または FD[15..0] に接続されるス
レーブ FIFO に対するアドレス選択ピンです。( 入力専用
ピン )
90
72
45
38
8C
PA5 ま I/O/Z
I
機能が以下によって選択される多重化されたピン :
たは
(PA5)
IFCONFIG[1..0]。
FIFOAD
PA5 は双方向の I/O ポート ピンです。
R1
FIFOADR1 は、FD[7..0] または FD[15..0] に接続されるス
レーブ FIFO に対するアドレス選択ピンです。( 入力専用
ピン )
91
73
46
39
7C
PA6 ま I/O/Z
I
機能が IFCONFIG[1:0] ビットによって選択される多重化
たは
(PA6)
されたピン。
PKTEND
PA6 は双方向の I/O ポート ピンです。
PKTEND は、エンドポイントに FIFO パケット データを
転送する時に使用されます。その極性は
FIFOPINPOLAR.5 からプログラム可能です。( 入力ピン )
92
74
47
40
6C
PA7 ま I/O/Z
I
機能が IFCONFIG[1:0] ビットおよび PORTACFG.7 ビット
たは
(PA7)
によって選択される多重化されたピン。
FLAGD
PA7 は双方向の I/O ポート ピンです。
または
FLAGD は、プログラマブルなスレーブ FIFO 出力ステー
SLCS#
タス フラグ信号です。
SLCS# は、その他のスレーブ FIFO イネーブル／スト
ローブをすべてゲートします
ポート B
44
34
25
18
3H
PB0 ま I/O/Z
I
機能が以下のビットによって選択される多重化されたピ
たは
(PB0)
ン : IFCONFIG[1..0]
FD[0]
PB0 は双方向の I/O ポート ピンです。
FD[0] は双方向の FIFO/GPIF データ バスです。
45
35
26
19
4F
PB1 ま I/O/Z
I
機能が以下のビットによって選択される多重化されたピ
たは
(PB1)
ン : IFCONFIG[1..0]
FD[1]
PB1 は双方向の I/O ポート ピンです。
FD[1] は双方向の FIFO/GPIF データ バスです。
46
36
27
20
4H
PB2 ま I/O/Z
I
機能が以下のビットによって選択される多重化されたピ
たは
(PB2)
ン : IFCONFIG[1..0]
FD[2]
PB2 は双方向の I/O ポート ピンです。
FD[2] は双方向の FIFO/GPIF データ バスです。
Document Number: 001-63322 Rev. *A
Page 24 of 66
CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 10. FX2LP ピンの説明 ( 続き )
128 100
56
56
56
名前
TQFP TQFP SSOP QFN VFBGA
47
37
28
21
4G
PB3 ま
たは
FD[3]
I/O/Z
I
(PB3)
54
44
29
22
5H
PB4 ま
たは
FD[4]
I/O/Z
I
(PB4)
55
45
30
23
5G
PB5 ま
たは
FD[5]
I/O/Z
I
(PB5)
56
46
31
24
5F
PB6 ま
たは
FD[6]
I/O/Z
I
(PB6)
57
47
32
25
6H
PB7 ま
たは
FD[7]
I/O/Z
I
(PB7)
ポート C
72
57
‒
‒
‒
I
(PC0)
73
58
‒
‒
‒
PC0 ま I/O/Z
たは
GPIFAD
R0
PC1 ま I/O/Z
たは
GPIFAD
R1
74
59
‒
‒
‒
I
(PC2)
75
60
‒
‒
‒
PC2 ま I/O/Z
たは
GPIFAD
R2
PC3 ま I/O/Z
たは
GPIFAD
R3
76
61
‒
‒
‒
PC4 ま I/O/Z
たは
GPIFAD
R4
I
(PC4)
機能が PORTCCFG.4 によって選択される多重化されたピ
ン
PC4 は双方向の I/O ポート ピンです。
GPIFADR4 は、GPIF アドレス出力ピンです。
77
62
‒
‒
‒
PC5 ま I/O/Z
たは
GPIFAD
R5
I
(PC5)
機能が PORTCCFG.5 によって選択される多重化されたピ
ン
PC5 は双方向の I/O ポート ピンです。
GPIFADR5 は、GPIF アドレス出力ピンです。
78
63
‒
‒
‒
PC6 ま I/O/Z
たは
GPIFAD
R6
I
(PC6)
機能が PORTCCFG.6 によって選択される多重化されたピ
ン
PC6 は双方向の I/O ポート ピンです。
GPIFADR6 は、GPIF アドレス出力ピンです。
Document Number: 001-63322 Rev. *A
タイプ デフォルト
I
(PC1)
I
(PC3)
説明
機能が以下のビットによって選択される多重化されたピ
ン : IFCONFIG[1..0]
PB3 は双方向の I/O ポート ピンです。
FD[3] は双方向の FIFO/GPIF データ バスです。
機能が以下のビットによって選択される多重化されたピ
ン : IFCONFIG[1..0]
PB4 は双方向の I/O ポート ピンです。
FD[4] は双方向の FIFO/GPIF データ バスです。
機能が以下のビットによって選択される多重化されたピ
ン : IFCONFIG[1..0]
PB5 は双方向の I/O ポート ピンです。
FD[5] は双方向の FIFO/GPIF データ バスです。
機能が以下のビットによって選択される多重化されたピ
ン : IFCONFIG[1..0]
PB6 は双方向の I/O ポート ピンです。
FD[6] は双方向の FIFO/GPIF データ バスです。
機能が以下のビットによって選択される多重化されたピ
ン : IFCONFIG[1..0]
PB7 は双方向の I/O ポート ピンです。
FD[7] は双方向の FIFO/GPIF データ バスです。
機能が PORTCCFG.0 によって選択される多重化されたピ
ン
PC0 は双方向の I/O ポート ピンです。
GPIFADR0 は、GPIF アドレス出力ピンです。
機能が PORTCCFG.1 によって選択される多重化されたピ
ン
PC1 は双方向の I/O ポート ピンです。
GPIFADR1 は、GPIF アドレス出力ピンです。
機能が PORTCCFG.2 によって選択される多重化されたピ
ン
PC2 は双方向の I/O ポート ピンです。
GPIFADR2 は、GPIF アドレス出力ピンです。
機能が PORTCCFG.3 によって選択される多重化されたピ
ン
PC3 は双方向の I/O ポート ピンです。
GPIFADR3 は、GPIF アドレス出力ピンです。
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 10. FX2LP ピンの説明 ( 続き )
128 100
56
56
56
名前
TQFP TQFP SSOP QFN VFBGA
79
64
‒
‒
‒
PC7 ま
たは
GPIFAD
R7
ポート D
102 80
52
45
8A
PD0 ま
たは
FD[8]
103 81
53
46
7A
PD1 ま
たは
FD[9]
104 82
54
47
6B
PD2 ま
たは
FD[10]
105 83
55
48
6A
PD3 ま
たは
FD[11]
121 95
56
49
3B
PD4 ま
たは
FD[12]
122 96
1
50
3A
PD5 ま
たは
FD[13]
123 97
2
51
3C
PD6 ま
たは
FD[14]
124 98
3
52
2A
PD7 ま
たは
FD[15]
ポート E
108 86
‒
‒
‒
PE0 ま
たは
T0OUT
タイプ デフォルト
I/O/Z
I
(PC7)
機能が PORTCCFG.7 によって選択される多重化されたピ
ン
PC7 は双方向の I/O ポート ピンです。
GPIFADR7 は、GPIF アドレス出力ピンです。
I/O/Z
I
(PD0)
I/O/Z
I
(PD1)
I/O/Z
I
(PD2)
I/O/Z
I
(PD3)
I/O/Z
I
(PD4)
I/O/Z
I
(PD5)
I/O/Z
I
(PD6)
I/O/Z
I
(PD7)
機能が IFCONFIG[1..0] ビットおよび EPxFIFOCFG.0（ワー
ド幅）ビットによって選択される多重化されたピン。
FD[8] は双方向の FIFO/GPIF データ バスです。
機能が IFCONFIG[1..0] ビットおよび EPxFIFOCFG.0（ワー
ド幅）ビットによって選択される多重化されたピン。
FD[9] は双方向の FIFO/GPIF データ バスです。
機能が IFCONFIG[1..0] ビットおよび EPxFIFOCFG.0（ワー
ド幅）ビットによって選択される多重化されたピン。
FD[10] は双方向の FIFO/GPIF データ バスです。
機能が IFCONFIG[1..0] ビットおよび EPxFIFOCFG.0（ワー
ド幅）ビットによって選択される多重化されたピン。
FD[11] は双方向の FIFO/GPIF データ バスです。
機能が IFCONFIG[1..0] ビットおよび EPxFIFOCFG.0（ワー
ド幅）ビットによって選択される多重化されたピン。
FD[12] は双方向の FIFO/GPIF データ バスです。
機能が IFCONFIG[1..0] ビットおよび EPxFIFOCFG.0（ワー
ド幅）ビットによって選択される多重化されたピン。
FD[13] は双方向の FIFO/GPIF データ バスです。
機能が IFCONFIG[1..0] ビットおよび EPxFIFOCFG.0（ワー
ド幅）ビットによって選択される多重化されたピン。
FD[14] は双方向の FIFO/GPIF データ バスです。
機能が IFCONFIG[1..0] ビットおよび EPxFIFOCFG.0（ワー
ド幅）ビットによって選択される多重化されたピン。
FD[15] は双方向の FIFO/GPIF データ バスです。
I/O/Z
I
(PE0)
109
87
‒
‒
‒
PE1 ま
たは
T1OUT
I/O/Z
I
(PE1)
110
88
‒
‒
‒
PE2 ま
たは
T2OUT
I/O/Z
I
(PE2)
Document Number: 001-63322 Rev. *A
説明
機能が PORTECFG.0 ビットによって選択される多重化さ
れたピン。
PE0 は双方向の I/O ポート ピンです。
T0OUT は、8051 Timer-counter0 からのアクティブ HIGH
信号です。T0OUT は、Timer0 オーバーフロー時に 1
CLKOUT クロック サイクル分、HIGH レベルを出力しま
す。Timer0 がモード 3（2 つの別個のタイマ／カウンタ）
で動作する場合、T0OUT は下位バイトのタイマ／カウン
タのオーバーフロー時にアクティブになります。
機能が PORTECFG.1 ビットによって選択される多重化さ
れたピン。
PE1 は双方向の I/O ポート ピンです。
T1OUT は、8051 Timer-counter1 からのアクティブ HIGH
信号です。T1OUT は、Timer1 オーバーフロー時に 1
CLKOUT クロック サイクル分、HIGH レベルを出力しま
す。Timer1 がモード 3（2 つの別個のタイマ／カウンタ）
で動作する場合、T1OUT は下位バイトのタイマ／カウン
タのオーバーフロー時にアクティブになります。
機能が PORTECFG.2 ビットによって選択される多重化さ
れたピン。
PE2 は双方向の I/O ポート ピンです。
T2OUT は、8051 Timer2 からのアクティブ HIGH 出力信
号です。T2OUT は、Timer/Counter 2 のオーバーフロー
時に 1 クロック サイクル分、アクティブ（HIGH）です。
Page 26 of 66
CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 10. FX2LP ピンの説明 ( 続き )
128 100
56
56
56
名前
TQFP TQFP SSOP QFN VFBGA
111 89
‒
‒
‒
PE3 ま
たは
RXD0O
UT
I/O/Z
I
(PE3)
112
90
‒
‒
‒
PE4 ま
たは
RXD1O
UT
I/O/Z
I
(PE4)
113
91
‒
‒
‒
PE5 ま
たは
INT6
I/O/Z
I
(PE5)
114
92
‒
‒
‒
PE6 ま
たは
T2EX
I/O/Z
I
(PE6)
115
93
‒
‒
‒
PE7 ま I/O/Z
たは
GPIFAD
R8
I
(PE7)
4
3
8
1
1A
RDY0 ま 入力
たは
SLRD
該当なし
5
4
9
2
1B
RDY1 ま 入力
たは
SLWR
該当なし
6
7
8
9
5
6
7
8
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
RDY2
RDY3
RDY4
RDY5
該当なし
該当なし
該当なし
該当なし
Document Number: 001-63322 Rev. *A
タイプ デフォルト
入力
入力
入力
入力
説明
機能が PORTECFG.3 ビットによって選択される多重化さ
れたピン。
PE2 は双方向の I/O ポート ピンです。
RXD0OUT は、8051 UART0 からのアクティブ HIGH 信号
です。RXD0OUT が選択され、UART0 がモード 0 のとき、
このピンは同期モード時のみ UART0 に対して出力デー
タを提供します。それ以外の場合、これは 1 です。
機能が PORTECFG.4 ビットによって選択される多重化さ
れたピン。
PE4 は双方向の I/O ポート ピンです。
RXD1OUT は、8051 UART1 からのアクティブ HIGH 出力
です。RXD1OUT が選択され、UART1 がモード 0 のとき、
このピンは同期モード時のみ UART1 に対して出力デー
タを提供します。モード 1、2、および 3 では、このピン
は HIGH です。
機能が PORTECFG.5 ビットによって選択される多重化さ
れたピン。
PE5 は双方向の I/O ポート ピンです。
INT6 は、8051 INT6 割り込み要求入力信号です。INT6 ピ
ンは、エッジを感知するアクティブ HIGH です。
機能が PORTECFG.6 ビットによって選択される多重化さ
れたピン。
PE6 は双方向の I/O ポート ピンです。
T2EX は、8051 Timer2 へのアクティブ HIGH 入力信号で
す。T2EX は、タイマ 2 をその立ち下がりエッジで再ロー
ドします。T2EX は EXEN2 ビットが T2CON に設定されて
いる場合のみアクティブです。
機能が PORTECFG.7 ビットによって選択される多重化さ
れたピン。
PE7 は双方向の I/O ポート ピンです。
GPIFADR8 は、GPIF アドレス出力ピンです。
機能が以下のビットによって選択される多重化されたピ
ン:
IFCONFIG[1..0]。
RDY0 は GPIF 入力信号です。
SLRD は、FD[7..0] または FD[15..0] に接続されるスレー
ブ FIFO に対する読み取りストローブです。入力専用端
子であり極性のプログラムが FIFOPINPOLAR.3 にて可能
です。
機能が以下のビットによって選択される多重化されたピ
ン:
IFCONFIG[1..0]。
RDY1 は GPIF 入力信号です。
SLWR は、FD[7..0] または FD[15..0] に接続されるスレー
ブ FIFO に対する書き込みストローブです。入力専用端
子であり極性のプログラムが FIFOPINPOLAR.2 にて可能
です。
RDY2 は GPIF 入力信号です。
RDY3 は GPIF 入力信号です。
RDY4 は GPIF 入力信号です。
RDY5 は GPIF 入力信号です。
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 10. FX2LP ピンの説明 ( 続き )
128 100
56
56
56
名前
タイプ デフォルト
説明
TQFP TQFP SSOP QFN VFBGA
H
機能が以下のビットによって選択される多重化されたピ
69
54
36
29
7H
CTL0 ま O/Z
ン:
たは
IFCONFIG[1..0]。
FLAGA
CTL0 は、GPIF 制御出力です。
FLAGA は、プログラマブルなスレーブ FIFO 出力ステー
タス フラグ信号です。
FIFOADR[1:0] ピンによって選択される FIFO については
デフォルトでプログラマブルです。
70
55
37
30
7G
CTL1 ま O/Z
H
機能が以下のビットによって選択される多重化されたピ
たは
ン:
FLAGB
IFCONFIG[1..0]。
CTL1 は、GPIF 制御出力です。
FLAGB は、プログラマブルなスレーブ FIFO 出力ステー
タス フラグ信号です。
FIFOADR[1:0] ピンによって選択される FIFO については
デフォルトで FULL です。
71
56
38
31
8H
CTL2 ま O/Z
H
機能が以下のビットによって選択される多重化されたピ
たは
ン:
FLAGC
IFCONFIG[1..0]。
CTL2 は、GPIF 制御出力です。
FLAGC は、プログラマブルなスレーブ FIFO 出力ステー
タス フラグ信号です。
FIFOADR[1:0] ピンによって選択される FIFO については
デフォルトで EMPTY です。
66
51
‒
‒
‒
CTL3
O/Z
H
CTL3 は、GPIF 制御出力です。
67
52
‒
‒
‒
CTL4
出力
H
CTL4 は、GPIF 制御出力です。
98
76
‒
‒
‒
CTL5
出力
H
CTL5 は、GPIF 制御出力です。
Z
スレーブ FIFO へ、またはスレーブ FIFO からデータを非
32
26
20
13
2G
CY7C68 I/O/Z
同期にクロッキングするために使用されるインタフェー
013A お
ス クロック。IFCLK は、すべてのスレーブ FIFO 制御信号
よび
および GPIF に対するタイミング基準としても機能しま
および
す。内部クロッキングが使用されている場合
CY7C68
（IFCONFIG.7 = 1）
、ビット IFCONFIG.5 および
014A
IFCONFIG.6 によって 30 ／ 48 MHz を出力するように
IFCLK ピンを構成できます。IFCLK は、ビット IFCONFIG.4
----------- ---------=1 を設定することで供給元が内部か外部かに関係なく
I/O/Z
I
反転できます。
--------------------------------------------------------------------------------PE0 は双方向の I/O ポート ピンです。
PE0
CY7C68
015A
および
CY7C68
016A
28
22
‒
‒
‒
INT4
入力
該当なし INT4 は、8051 INT4 割り込み要求入力信号です。INT4 ピ
ンは、エッジ検出でアクティブ HIGH です。
106 84
‒
‒
‒
INT5 ＃ 入力
該当なし INT5# は、8051 INT5 割り込み要求入力信号です。INT5 ピ
ンは、エッジ検出でアクティブ LOW です。
31
25
‒
‒
‒
T2
入力
該当なし T2 は、アクティブ HIGH の極性をもつ 8051 Timer2 の
T2 入力端子であり、C/T2 = 1 の場合は Timer2 に入力を
与えます。C/T2 = 0 の場合、タイマ 2 はこのピンを使用
しません。
30
24
‒
‒
‒
T1
入力
該当なし T1 は、アクティブ HIGH の極性をもつ 8051 Timer1 の
T1 入力端子であり、C/T1 = 1 の場合は Timer1 に入力を
与えます。C/T1 = 0 の場合、タイマ 1 はこのピンを使用
しません。
Document Number: 001-63322 Rev. *A
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 10. FX2LP ピンの説明 ( 続き )
128 100
56
56
56
名前
TQFP TQFP SSOP QFN VFBGA
29
23
‒
‒
‒
T0
入力
該当なし
53
43
‒
‒
‒
RXD1
入力
該当なし
52
42
‒
‒
‒
TXD1
出力
H
51
41
‒
‒
‒
RXD0
入力
該当なし
50
40
‒
‒
‒
TXD0
出力
H
‒
‒
‒
CS#
出力
H
42
タイプ デフォルト
41
32
‒
‒
‒
WR#
出力
H
40
31
‒
‒
‒
RD#
出力
H
‒
‒
‒
OE#
出力
H
38
説明
T0 は、アクティブ HIGH の極性をもつ 8051 Timer0 の T0
入力端子であり、C/T0 = 1 の場合は Timer0 に入力を与え
ます。C/T0 = 0 の場合、タイマ 0 はこのピンを使用しませ
ん。
RXD1 は、8051 UART1 に対するアクティブ HIGH 入力信
号であり、すべてのモードで UART にデータを与えます。
TXD1 は、8051 UART1 からのアクティブ HIGH 出力ピン
であり、同期モードで出力クロックを与え、非同期モー
ドで出力データを与えます。
RXD0 は、8051 UART0 に対するアクティブ HIGH RXD0 入
力であり、すべてのモードで UART にデータを 与えます。
TXD0 は、8051 UART0 からのアクティブ HIGH TXD0 出力
であり、同期モードで出力クロックを与え、非同期モー
ドで出力データを 与えます。
CS# は、外部メモリに対するアクティブ LOW チップ セレ
クトです。
WR# は、外部メモリに対するアクティブ LOW 書き込みス
トローブ出力です。
RD# は、外部メモリに対するアクティブ LOW 読み取りス
トローブ出力です。
OE# は、外部メモリに対するアクティブ LOW 出力イネー
ブルです。
33
27
21
14
2H
予約済
み
入力
該当なし
予約済み。グランドに接続します。
101
79
51
44
7B
WAKEU 入力
P
該当なし
36
29
22
15
3F
SCL
OD
Z
37
30
23
16
3G
SDA
OD
Z
USB ウェークアップ。8051 がサスペンド状態の場合、こ
のピンのアサートにより発振器を起動し、8051 に割り込
みを発生し、サスペンド モードを終了させます。アサー
トされた WAKEUP の保持によって、EZ-USB チップのサ
スペンド状態が阻止されます。このピンは極性をプログ
ラムできます。（WAKEUP.4）
I2C インタフェースのクロック。I2C デバイスが接続されてい
ない場合でも 2.2KΩ の抵抗を VCC に接続します。
I2C 互換インタフェースのデータ。I2C 互換デバイスが接続され
ていない場合でも 2.2KΩ の抵抗を VCC に接続します。
2
1
6
55
5A
VCC
該当なし
VCC。3.3V の電源に接続します。
26
20
18
11
1G
VCC
該当なし
VCC。3.3V の電源に接続します。
43
33
24
17
7E
VCC
該当なし
VCC。3.3V の電源に接続します。
48
38
‒
‒
‒
VCC
該当なし
VCC。3.3V の電源に接続します。
64
49
34
27
8E
VCC
該当なし
VCC。3.3V の電源に接続します。
68
53
‒
‒
‒
VCC
該当なし
VCC。3.3V の電源に接続します。
81
66
39
32
5C
VCC
該当なし
VCC。3.3V の電源に接続します。
100
78
50
43
5B
VCC
該当なし
VCC。3.3V の電源に接続します。
107
85
‒
‒
‒
VCC
Power
( 出力 )
Power
( 出力 )
Power
( 出力 )
Power
( 出力 )
Power
( 出力 )
Power
( 出力 )
Power
( 出力 )
Power
( 出力 )
Power
( 出力 )
該当なし
VCC。3.3V の電源に接続します。
Document Number: 001-63322 Rev. *A
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CY7C68015A, CY7C68016A
表 10. FX2LP ピンの説明 ( 続き )
128
TQFP
3
27
49
58
65
80
93
116
125
100
TQFP
2
21
39
48
50
65
75
94
99
56
SSOP
7
19
‒
33
35
‒
48
‒
4
56
QFN
56
12
‒
26
28
‒
41
‒
53
56
VFBGA
4B
1H
‒
7D
8D
‒
4C
‒
4A
GND
GND
GND
GND
GND
GND
GND
GND
GND
グランド
グランド
グランド
グランド
グランド
グランド
グランド
グランド
グランド
14
15
16
13
14
15
‒
‒
‒
‒
‒
‒
‒
‒
‒
NC
NC
NC
該当なし 該当なし
該当なし 該当なし
該当なし 該当なし
名前
Document Number: 001-63322 Rev. *A
タイプ デフォルト
該当なし
該当なし
該当なし
該当なし
該当なし
該当なし
該当なし
該当なし
該当なし
説明
グランド。
グランド。
グランド。
グランド。
グランド。
グランド。
グランド。
グランド。
グランド。
未接続。このピンは開放しておく必要があります。
未接続。このピンは開放しておく必要があります。
未接続。このピンは開放しておく必要があります。
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
4. レジスタの概要
FX2LP レジスタ ビットの定義は、EZ-USB テクニカルリファレ
ンスマニュアルに詳細に説明されています。
表 11. FX2LP レジスタの概要
16 進 サイ
ズ
名前
説明
b7
GPIF 波形メモリ
E400 128 WAVEDATA
GPIF 波形ディスクリプタ 0、1、2、3 デー D7
タ
E480 128 予約済み
全体的なコンフィグレーション
E50D
GPCR2
汎用コンフィグレーション レジスタ 2
予約済み
b6
b5
D6
D5
予約済み
予約済み
b4
D4
b3
D3
b2
D2
b1
D1
b0
D0
デフォルト アクセス
xxxxxxxx
RW
00000000
R
0
3048MHZ
FULL_SPE 予約済み 予約済み
ED_ONLY
PORTCSTB CLKSPD1 CLKSPD0 CLKINV
IFCLKOE IFCLKPOL ASYNC
GSTATE
予約済み 予約済み
CPU 制御とステータス
0
インタフェース コンフィグレーション
IFCLKSRC
（ポート、GPIF、スレーブ FIFO）
[11]
PINFLAGSAB
スレーブ FIFO FLAGA および FLAGB ピン配 FLAGB3
置
[11]
PINFLAGSCD
スレーブ FIFO FLAGC および FLAGD ピン FLAGD3
配置
FIFORESET[11]
FIFOS をデフォルト状態に復元
NAKALL
BREAKPT
ブレークポイント制御
0
BPADDRH
ブレークポイント アドレス H
A15
BPADDRL
ブレークポイント アドレス L
A7
UART230
230 K ボーの内部で生成された
0
基準クロック
FIFOPINPOLAR[11 スレーブ FIFO インタフェースピン極性
0
]
polarity
CLKOE
IFCFG1
8051RES
IFCFG0
00000010
10000000
rrbbbbbr
RW
FLAGB2
FLAGB1
FLAGB0
FLAGA3
FLAGA2
FLAGA1
FLAGA0
00000000
RW
FLAGD2
FLAGD1
FLAGD0
FLAGC3
FLAGC2
FLAGC1
FLAGC0
00000000
RW
0
0
A14
A6
0
0
0
A13
A5
0
0
0
A12
A4
0
EP3
BREAK
A11
A3
0
EP2
BPPULSE
A10
A2
0
EP0
0
A8
A0
230UART0
xxxxxxxx
00000000
xxxxxxxx
xxxxxxxx
00000000
W
rrrrbbbr
RW
RW
rrrrrrbb
0
PKTEND
SLOE
SLRD
SLWR
EP1
BPEN
A9
A1
230UART
1
EF
FF
00000000
rrbbbbbb
E60A 1
REVID
rv7
rv6
rv5
rv4
rv3
rv2
rv1
rv0
REVCTL[11]
チップ リビジョン制御
UDMA
GPIFHOLDAMOU MSTB ホールド時間
NT
（UDMA の）
予約済み
エンドポイントのコンフィグレーション
EP1OUTCFG
エンドポイント 1-OUT
コンフィグレーション
EP1INCFG
エンドポイント 1-IN
コンフィグレーション
EP2CFG
エンドポイント 2 のコンフィグレーション
EP4CFG
エンドポイント 4 のコンフィグレーション
EP6CFG
エンドポイント 6 のコンフィグレーション
EP8CFG
エンドポイント 8 のコンフィグレーション
予約済み
EP2FIFOCFG[11] エンドポイント 2/ スレーブ FIFO のコン
フィグレーション
EP4FIFOCFG[11] エンドポイント 4/ スレーブ FIFO のコン
フィグレーション
EP6FIFOCFG[11] エンドポイント 6/ スレーブ FIFO のコン
フィグレーション
EP8FIFOCFG[11] エンドポイント 8/ スレーブ FIFO のコン
フィグレーション
予約済み
EP2AUTOINLENH エンドポイント 2 AUTOIN
[11
パケット長 H
EP2AUTOINLENL[ エンドポイント 2 AUTOIN
11]
パケット長 L
EP4AUTOINLENH エンドポイント 4 AUTOIN
[11]
パケット長 H
EP4AUTOINLENL[ エンドポイント 4 AUTOIN
11]
パケット長 L
EP6AUTOINLENH エンドポイント 6 AUTOIN
[11]
パケット長 H
EP6AUTOINLENL[ エンドポイント 6 AUTOIN
11]
パケット長 L
EP8AUTOINLENH エンドポイント 8 AUTOIN
[11]
パケット長 H
EP8AUTOINLENL[ エンドポイント 8 AUTOIN
11]
パケット長 L
ECCCFG
ECC のコンフィグレーション
ECCRESET
ECC リセット
ECC1B0
ECC1 バイト 0 アドレス
0
0
0
0
0
0
dyn_out enh_pkt
RevA
00000001
00000000
R
E60B 1
0
0
0
0
0
0
HOLDTIM HOLDTIME 00000000
E1
0
rrrrrrbb
VALID
0
TYPE1
TYPE0
0
0
0
0
10100000
brbbrrrr
VALID
0
TYPE1
TYPE0
0
0
0
0
10100000
brbbrrrr
VALID
VALID
VALID
VALID
DIR
DIR
DIR
DIR
TYPE1
TYPE1
TYPE1
TYPE1
TYPE0
TYPE0
TYPE0
TYPE0
SIZE
0
SIZE
0
0
0
0
0
BUF1
0
BUF1
0
BUF0
0
BUF0
0
10100010
10100000
11100010
11100000
bbbbbrbb
bbbbrrrr
bbbbbrbb
bbbbrrrr
0
INFM1
OEP1
AUTOOUT AUTOIN
ZEROLENIN
0
00000101
rbbbbbrb
0
INFM1
OEP1
AUTOOUT AUTOIN
ZEROLENIN
0
00000101
rbbbbbrb
0
INFM1
OEP1
AUTOOUT AUTOIN
ZEROLENIN
0
00000101
rbbbbbrb
0
INFM1
OEP1
AUTOOUT AUTOIN
ZEROLENIN
0
WORDWID
E
WORDWID
E
WORDWID
E
WORDWID
E
00000101
rbbbbbrb
0
0
0
0
0
PL10
PL9
PL8
00000010
rrrrrbbb
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PL0
00000000
RW
0
0
0
0
0
0
PL9
PL8
00000010
rrrrrrbb
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PL0
00000000
RW
0
0
0
0
0
PL10
PL9
PL8
00000010
rrrrrbbb
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PL0
00000000
RW
0
0
0
0
0
0
PL9
PL8
00000010
rrrrrrbb
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PL0
00000000
RW
0
x
LINE15
0
x
LINE14
0
x
LINE13
0
x
LINE12
0
x
LINE11
0
x
LINE10
0
x
LINE9
ECCM
x
LINE8
00000000
00000000
00000000
rrrrrrrb
W
R
E600 1
E601 1
E602 1
E603 1
E604
E605
E606
E607
E608
1
1
1
1
1
E609 1
E60C 1
3
E610 1
E611 1
E612
E613
E614
E615
1
1
1
1
2
E618 1
E619 1
E61A 1
E61B 1
E61C 4
E620 1
E621 1
E622 1
E623 1
E624 1
E625 1
E626 1
E627 1
E628 1
E629 1
E62A 1
CPUCS
IFCONFIG
チップ リビジョン
rrrrrrbb
注
11. これらのレジスタの読み取りおよび書き込みでは、Synchronization Delay が必要な場合があります。Synchronization Delay についてはテクニカルリファレンスマ
ニュアルを参照してください。
Document Number: 001-63322 Rev. *A
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 11. FX2LP レジスタの概要 ( 続き )
16 進 サイ
ズ
1
1
1
1
1
1
E62B
E62C
E62D
E62E
E62F
E630
H.S.
b7
b6
ECC1B1
ECC1B2
ECC2B0
ECC2B1
ECC2B2
EP2FIFOPFH[11]
名前
ECC1 バイト 1 アドレス
ECC1 バイト 2 アドレス
ECC2 バイト 0 アドレス
ECC2 バイト 1 アドレス
ECC2 バイト 2 アドレス
エンドポイント 2 ／スレーブ FIFO プログ
ラマブル フラグ H
説明
LINE7
COL5
LINE15
LINE7
COL5
DECIS
LINE6
COL4
LINE14
LINE6
COL4
PKTSTAT
エンドポイント 2 ／スレーブ FIFO プログ
ラマブル フラグ H
エンドポイント 2/ スレーブ FIFO プログラ
マブル フラグ L
エンドポイント 2/ スレーブ FIFO プログラ
マブル フラグ L
エンドポイント 4/ スレーブ FIFO プログラ
マブル フラグ H
DECIS
PKTSTAT
PFC7
PFC6
IN:PKTS[1]
OUT:PFC7
DECIS
E630
F.S.
E631
H.S.
E631
F.S
E632
H.S.
1
EP2FIFOPFH[11]
1
EP2FIFOPFL
[11]
1
EP2FIFOPFL[11]
1
[11]
EP4FIFOPFH
E632
F.S
E633
H.S.
E633
F.S
E634
H.S.
1
EP4FIFOPFH[11]
1
EP4FIFOPFL
[11]
1
EP4FIFOPFL[11]
1
EP6FIFOPFH[11]
E634
F.S
E635
H.S.
E635
F.S
E636
H.S.
1
EP6FIFOPFH[11]
1
EP6FIFOPFL
[11]
1
EP6FIFOPFL[11]
1
[11]
EP8FIFOPFH
b5
b4
b1
b0
LINE5
COL3
LINE13
LINE5
COL3
IN:PKTS[2]
OUT:PFC1
2
OUT:PFC1
2
PFC5
LINE4
COL2
LINE12
LINE4
COL2
IN:PKTS[1]
OUT:PFC1
1
OUT:PFC1
1
PFC4
LINE3
LINE2
COL1
COL0
LINE11
LINE10
LINE3
LINE2
COL1
COL0
IN:PKTS[0] 0
OUT:PFC1
0
OUT:PFC1 0
0
PFC3
PFC2
LINE1
LINE17
LINE9
LINE1
0
PFC9
LINE0
LINE16
LINE8
LINE0
0
PFC8
00000000
00000000
00000000
00000000
00000000
10001000
R
R
R
R
R
bbbbbrbb
PFC9
bbbbbrbb
PFC1
IN:PKTS[2] 10001000
OUT:PFC8
PFC0
00000000
IN:PKTS[0]
OUT:PFC6
PKTSTAT
PFC5
PFC4
PFC3
PFC1
PFC0
00000000
RW
0
0
PFC8
10001000
bbrbbrrb
エンドポイント 4/ スレーブ FIFO プログラ DECIS
マブル フラグ H
エンドポイント 4 / スレーブ FIFO プログラ PFC7
マブル フラグ L
エンドポイント 4 / スレーブ FIFO プログラ IN: PKTS[1]
マブル フラグ L
OUT:PFC7
エンドポイント 6 / スレーブ FIFO プログラ DECIS
マブル フラグ H
PKTSTAT
0
0
PFC8
10001000
bbrbbrrb
PFC6
PFC5
IN: PKTS[1] IN:
0
OUT:PFC1 PKTS[0]
0
OUT:PFC9
OUT:PFC1 OUT:PFC9 0
0
PFC4
PFC3
PFC2
PFC1
PFC0
00000000
RW
IN: PKTS[0]
OUT:PFC6
PKTSTAT
PFC5
PFC4
PFC3
PFC2
PFC1
PFC0
00000000
RW
IN:PKTS[0] 0
OUT:PFC1
0
OUT:PFC1 0
0
PFC3
PFC2
PFC8
00001000
bbbbbrbb
PKTSTAT
IN:PKTS[1]
OUT:PFC1
1
OUT:PFC1
1
PFC4
PFC9
エンドポイント 6 / スレーブ FIFO プログラ DECIS
マブル フラグ H
エンドポイント 6 / スレーブ FIFO プログラ PFC7
マブル フラグ L
エンドポイント 6 / スレーブ FIFO プログラ IN:PKTS[1]
マブル フラグ L
OUT:PFC7
エンドポイント 8 / スレーブ FIFO プログラ DECIS
マブル フラグ H
IN:PKTS[2]
OUT:PFC1
2
OUT:PFC1
2
PFC5
PFC9
bbbbbrbb
PFC1
IN:PKTS[2] 00001000
OUT:PFC8
PFC0
00000000
IN:PKTS[0]
OUT:PFC6
PKTSTAT
PFC5
PFC4
PFC3
PFC1
PFC0
00000000
RW
0
0
PFC8
00001000
bbrbbrrb
エンドポイント 8 / スレーブ FIFO プログラ DECIS
マブル フラグ H
エンドポイント 8 / スレーブ FIFO プログラ PFC7
マブル フラグ L
エンドポイント 8 / スレーブ FIFO プログラ IN: PKTS[1]
マブル フラグ L
OUT:PFC7
PKTSTAT
0
0
PFC8
00001000
bbrbbrrb
PFC6
PFC5
IN: PKTS[1] IN:
0
OUT:PFC1 PKTS[0]
0
OUT:PFC9
OUT:PFC1 OUT:PFC9 0
0
PFC4
PFC3
PFC2
PFC1
PFC0
00000000
RW
IN: PKTS[0]
OUT:PFC6
PFC5
PFC4
PFC3
PFC2
PFC1
PFC0
00000000
RW
フレームごと（1 ∼ 3）に EP2（ISO の場
合）IN パケット
フレームごと（1 ∼ 3）に EP4（ISO の場
合）IN パケット
フレームごと（1 ∼ 3）に EP6（ISO の場
合）IN パケット
フレームごと（1 ∼ 3）に EP8（ISO の場
合）IN パケット
AADJ
0
0
0
0
0
INPPF1
INPPF0
00000001
brrrrrbb
AADJ
0
0
0
0
0
INPPF1
INPPF0
00000001
brrrrrrr
AADJ
0
0
0
0
0
INPPF1
INPPF0
00000001
brrrrrbb
AADJ
0
0
0
0
0
INPPF1
INPPF0
00000001
brrrrrrr
スキップ
スキップ
0
0
0
0
0
0
EP3
EP3
EP2
EP2
EP1
EP1
EP0
EP0
xxxxxxxx
xxxxxxxx
W
W
0
0
0
0
EDGEPF
PF
EF
FF
00000000
RW
0
0
0
0
0
PF
EF
FF
00000000
rrrrrbbb
0
0
0
0
EDGEPF
PF
EF
FF
00000000
RW
0
0
0
0
0
PF
EF
FF
00000000
rrrrrbbb
0
0
0
0
EDGEPF
PF
EF
FF
00000000
RW
0
0
0
0
0
PF
EF
FF
00000000
rrrrrbbb
0
0
0
0
EDGEPF
PF
EF
FF
00000000
RW
0
0
0
0
0
PF
EF
FF
00000000
rrrrrbbb
0
0
EP8
0
0
EP6
EP8
EP8
EP4
EP6
EP6
EP2
EP4
EP4
EP1
EP2
EP2
EP0
EP1
EP1
0
EP0
EP0
IBN
00000000
00xxxxxx
00000000
RW
rrbbbbbb
RW
EP8
EP6
EP4
EP2
EP1
EP0
0
IBN
xxxxxx0x
bbbbbbrb
0
EP0ACK
HSGRANT URES
SUSP
SUTOK
SOF
SUDAV
00000000
RW
E636 1
F.S
E637 1
H.S.
E637 1
F.S
8
E640 1
EP8FIFOPFH[11]
E641 1
EP4ISOINPKTS
E642 1
EP6ISOINPKTS
E643 1
EP8ISOINPKTS
E644 4
E648 1
E649 7
予約済み
INPKTEND[11]
IN パケットの強制終了
OUTPKTEND[11] OUT パケットの強制終了
INTERRUPTS
EP2FIFOIE[11]
エンドポイント 2 スレーブ FIFO フラグの
割り込みイネーブル
[11、
EP2FIFOIRQ
エンドポイント 2 スレーブ FIFO フラグの
12]
割り込み要求
EP4FIFOIE[11]
エンドポイント 4 スレーブ FIFO フラグの
割り込みイネーブル
[11、
EP4FIFOIRQ
エンドポイント 4 スレーブ FIFO フラグの
12]
割り込み要求
[11]
EP6FIFOIE
エンドポイント 6 スレーブ FIFO フラグの
割り込みイネーブル
EP6FIFOIRQ[11、 エンドポイント 6 スレーブ FIFO フラグの
12]
割り込み要求
EP8FIFOIE[11]
エンドポイント 8 スレーブ FIFO フラグの
割り込みイネーブル
EP8FIFOIRQ[11、 エンドポイント 8 スレーブ FIFO フラグの
12]
割り込み要求
IBNIE
IN-BULK-NAK 割り込みイネーブル
IBNIRQ[12]
IN-BULK-NAK 割り込み要求
NAKIE
エンドポイント Ping-NAK 応答／ IBN 割り
込みイネーブル
[12]
NAKIRQ
エンドポイント Ping-NAK 応答／ IBN 割り
込み要求
USBIE
USB 割り込みイネーブル
E650 1
E651 1
E652 1
E653 1
E654 1
E655 1
E656 1
E657 1
E658 1
E659 1
E65A 1
E65B 1
E65C 1
EP8FIFOPFL
[11]
EP8FIFOPFL[11]
予約済み
EP2ISOINPKTS
PFC6
b3
b2
PFC2
PFC2
デフォルト アクセス
RW
RW
注
12. レジスタはリセットのみ可能です。セットはできません。
Document Number: 001-63322 Rev. *A
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 11. FX2LP レジスタの概要 ( 続き )
16 進 サイ
ズ
名前
E65D 1
E65E 1
USBIRQ[12]
EPIE
E65F
E660
E661
E662
1
1
1
1
EPIRQ[12]
GPIFIE[11]
GPIFIRQ[11]
USBERRIE
E663
E664
E665
E666
E667
1
1
1
1
1
USBERRIRQ[12]
ERRCNTLIM
CLRERRCNT
INT2IVEC
INT4IVEC
E668 1
E669 7
説明
USB 割り込み要求
エンドポイント割り込み
イネーブル
エンドポイント割り込み要求
GPIF 割り込みイネーブル
GPIF 割り込み要求
USB エラー割り込み
イネーブル
USB エラー割り込み要求
USB エラー カウンタとリミット
エラー カウンタ EC3:0 のクリア
割り込み 2（USB）オートベクトル
割り込み 4（スレーブ FIFO および GPIF）
オートベクトル
割り込み 2 および 4 セットアップ
E67B 1
E67C 1
E67D 1
E67E 1
E67F 1
E6A2 1
E6A3 1
EP1INCS
EP2CS
b1
b0
デフォルト アクセス
SUDAV
EP0IN
0xxxxxxx
00000000
rbbbbbbb
RW
EP8
0
0
ISOEP8
EP6
0
0
ISOEP6
EP4
0
0
ISOEP4
EP2
0
0
ISOEP2
EP1OUT
0
0
0
EP1IN
0
0
0
EP0OUT
GPIFWF
GPIFWF
0
EP0IN
GPIFDONE
GPIFDONE
ERRLIMIT
0
00000000
000000xx
00000000
RW
RW
RW
RW
ISOEP8
EC3
x
0
1
ISOEP6
EC2
x
I2V4
0
ISOEP4
EC1
x
I2V3
I4V3
ISOEP2
EC0
x
I2V2
I4V2
0
LIMIT3
x
I2V1
I4V1
0
LIMIT2
x
I2V0
I4V0
0
LIMIT1
x
0
0
ERRLIMIT
LIMIT0
x
0
0
0000000x
xxxx0100
xxxxxxxx
00000000
10000000
bbbbrrrb
rrrrbbbb
W
R
R
0
0
0
0
AV2EN
0
INT4SRC
AV4EN
00000000
RW
FLAGD
SLCS
0
0
0
0
INT1
INT0
00000000
RW
GPIFA7
GPIFA6
GPIFA5
GPIFA4
GPIFA3
GPIFA2
GPIFA1
GPIFA0
00000000
RW
GPIFA8
T2EX
INT6
RXD1OUT RXD0OUT T2OUT
T1OUT
T0OUT
00000000
RW
START
STOP
LASTRD
ID1
ID0
BERR
ACK
完了
000xx000
bbbrrrrr
d7
d6
d5
d4
d3
d2
d1
d0
xxxxxxxx
RW
0
0
0
0
0
0
STOPIE
400KHZ
00000000
RW
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
RW
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
RW
CRC15
CRC7
QENABLE
CRC14
CRC6
0
CRC13
CRC5
0
CRC12
CRC4
0
CRC11
CRC3
QSTATE
CRC10
CRC2
QSIGNAL2
CRC9
CRC8
01001010
CRC1
CRC0
10111010
QSIGNAL1 QSIGNAL0 00000000
RW
RW
brrrbbbb
HSM
x
WU2
Q
0
FC7
0
0
0
x
WU
S
0
FC6
0
FA6
0
x
WU2POL
R
0
FC5
0
FA5
0
x
WUPOL
I/O
0
FC4
0
FA4
DISCON
x
0
EP3
0
FC3
0
FA3
NOSYNSOF
x
DPEN
EP2
FC10
FC2
MF2
FA2
RENUM
x
WU2EN
EP1
FC9
FC1
MF1
FA1
SIGRSUME
x
WUEN
EP0
FC8
FC0
MF0
FA0
x0000000
xxxxxxxx
xx000101
x0000000
00000xxx
xxxxxxxx
00000xxx
0xxxxxxx
rrrrbbbb
W
bbbbrbbb
rrrbbbbb
R
R
R
R
エンドポイント 0 バイト カウント H
エンドポイント 0 バイト カウント L
(BC15)
(BC7)
(BC14)
BC6
(BC13)
BC5
(BC12)
BC4
(BC11)
BC3
(BC10)
BC2
(BC9)
BC1
(BC8)
BC0
xxxxxxxx
xxxxxxxx
RW
RW
エンドポイント 1 OUT バイト カウント
0
BC6
BC5
BC4
BC3
BC2
BC1
BC0
0xxxxxxx
RW
エンドポイント 1 IN バイト カウント
エンドポイント 2 バイト カウント H
エンドポイント 2 バイト カウント L
0
0
BC7/SKIP
BC6
0
BC6
BC5
0
BC5
BC4
0
BC4
BC3
0
BC3
BC2
BC10
BC2
BC1
BC9
BC1
BC0
BC8
BC0
0xxxxxxx
00000xxx
xxxxxxxx
RW
RW
RW
エンドポイント 4 バイト カウント H
エンドポイント 4 バイト カウント L
0
BC7/SKIP
0
BC6
0
BC5
0
BC4
0
BC3
0
BC2
BC9
BC1
BC8
BC0
000000xx
xxxxxxxx
RW
RW
エンドポイント 6 バイト カウント H
エンドポイント 6 バイト カウント L
0
BC7/SKIP
0
BC6
0
BC5
0
BC4
0
BC3
BC10
BC2
BC9
BC1
BC8
BC0
00000xxx
xxxxxxxx
RW
RW
エンドポイント 8 バイト カウント H
エンドポイント 8 バイト カウント L
0
BC7/SKIP
0
BC6
0
BC5
0
BC4
0
BC3
0
BC2
BC9
BC1
BC8
BC0
000000xx
xxxxxxxx
RW
RW
0
0
0
0
0
0
0
0
0
0
BUSY
BUSY
STALL
STALL
10000000
00000000
bbbbbbrb
bbbbbbrb
0
NPAK2
0
NPAK1
0
NPAK0
0
FULL
0
EMPTY
BUSY
0
STALL
STALL
00000000
00101000
bbbbbbrb
rrrrrrrb
ENDPOINTS
EP0BCH[11]
EP0BCL[11]
予約済み
EP1OUTBC
予約済み
EP1INBC
EP2BCH[11]
EP2BCL[11]
予約済み
EP4BCH[11]
EP4BCL[11]
予約済み
EP6BCH[11]
EP6BCL[11]
予約済み
EP8BCH[11]
EP8BCL[11]
予約済み
EP0CS
EP1OUTCS
E67A 1
b2
SOF
EP0OUT
1
1
1
1
1
1
1
1
2
1
1
2
1
1
2
1
1
2
1
1
E679 1
b3
SUTOK
EP1IN
E68A
E68B
E68C
E68D
E68E
E68F
E690
E691
E692
E694
E695
E696
E698
E699
E69A
E69C
E69D
E69E
E6A0
E6A1
E673 4
E677 1
E678 1
b4
SUSP
EP1OUT
1
1
1
1
1
1
1
1
2
E672 1
b5
HSGRANT URES
EP4
EP2
E680
E681
E682
E683
E684
E685
E686
E687
E688
E671 1
b6
EP0ACK
EP6
INTSET-UP
予約済み
INPUT / OUTPUT
PORTACFG
I/O PORTA
コンフィグレーション
PORTCCFG
I/O PORTC
コンフィグレーション
PORTECFG
I/O PORTE
コンフィグレーション
予約済み
予約済み
I2CS
I²C バス
制御およびステータス
I2DAT
I²C バス
Data（データ）
2
I CTL
I²C バス
制御
XAUTODAT1
APTREN=1 の場合、Autoptr1 MOVX アク
セス
XAUTODAT2
APTREN=1 の場合、Autoptr2 MOVX アク
セス
UDMA CRC
[11]
UDMACRCH
UDMA CRC MSB
UDMACRCL[11] UDMA CRC LSB
UDMACRCUDMA CRC 修飾子
QUALIFIER
USB 制御
USBCS
USB 制御およびステータス
SUSPEND
チップをサスペンド状態にする
WAKEUPCS
ウェークアップ制御およびステータス
TOGCTL
トグル制御
USBFRAMEH
USB フレーム カウント H
USBFRAMEL
USB フレーム カウント L
MICROFRAME
マイクロフレーム カウント、0 ∼ 7
FNADDR
USB 関数アドレス
予約済み
E670 1
b7
0
EP8
エンドポイント 0 制御およびステータス HSNAK
エンドポイント 1 OUT 制御およびステータ 0
ス
エンドポイント 1 IN 制御およびステータス 0
エンドポイント 2 制御およびステータス 0
Document Number: 001-63322 Rev. *A
Page 33 of 66
CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 11. FX2LP レジスタの概要 ( 続き )
E6A4
E6A5
E6A6
E6A7
E6A8
E6A9
E6AA
E6AB
16 進 サイ
ズ
1
1
1
1
1
1
1
1
EP4CS
EP6CS
EP8CS
EP2FIFOFLGS
EP4FIFOFLGS
EP6FIFOFLGS
EP8FIFOFLGS
EP2FIFOBCH
E6AC 1
EP2FIFOBCL
E6AD 1
EP4FIFOBCH
E6AE 1
EP4FIFOBCL
E6AF 1
EP6FIFOBCH
E6B0 1
EP6FIFOBCL
E6B1 1
EP8FIFOBCH
E6B2 1
EP8FIFOBCL
E6B3 1
SUDPTRH
E6B4 1
SUDPTRL
E6B5 1
SUDPTRCTL
2
E6B8 8
予約済み
SET-UPDAT
E6C0 1
GPIF
GPIFWFSELECT
E6C1
E6C2
E6C3
E6C4
E6C5
1
1
1
1
1
名前
E6C6 1
GPIFIDLECS
GPIFIDLECTL
GPIFCTLCFG
GPIFADRH[11]
GPIFADRL[11]
FLOWSTATE
FLOWSTATE
E6C7 1
E6C8 1
FLOWLOGIC
FLOWEQ0CTL
b5
b4
エンドポイント 4 制御およびステータス
エンドポイント 6 制御およびステータス
エンドポイント 8 制御およびステータス
エンドポイント 2 ／スレーブ FIFO フラグ
エンドポイント 4 ／スレーブ FIFO フラグ
エンドポイント 6 ／スレーブ FIFO フラグ
エンドポイント 8 ／スレーブ FIFO フラグ
エンドポイント 2 スレーブ FIFO
合計バイト カウント H
エンドポイント 2 スレーブ FIFO
合計バイト カウント L
エンドポイント 4 スレーブ FIFO
合計バイト カウント H
エンドポイント 4 スレーブ FIFO
合計バイト カウント L
エンドポイント 6 スレーブ FIFO
合計バイト カウント H
エンドポイント 6 スレーブ FIFO
合計バイト カウント L
エンドポイント 8 スレーブ FIFO
合計バイト カウント H
エンドポイント 8 スレーブ FIFO
合計バイト カウント L
セットアップ データ ポインタの上位アド
レス バイト
セットアップ データ ポインタの下位アド
レス バイト
セットアップ データ ポインタの自動モー
ド
説明
0
0
0
0
0
0
0
0
0
NPAK2
0
0
0
0
0
0
NPAK1
NPAK1
NPAK1
0
0
0
0
0
NPAK0
NPAK0
NPAK0
0
0
0
0
BC12
FULL
FULL
FULL
0
0
0
0
BC11
EMPTY
EMPTY
EMPTY
PF
PF
PF
PF
BC10
0
0
0
EF
EF
EF
EF
BC9
STALL
STALL
STALL
FF
FF
FF
FF
BC8
00101000
00000100
00000100
00000010
00000010
00000110
00000110
00000000
rrrrrrrb
rrrrrrrb
rrrrrrrb
R
R
R
R
R
BC7
BC6
BC5
BC4
BC3
BC2
BC1
BC0
00000000
R
0
0
0
0
0
BC10
BC9
BC8
00000000
R
BC7
BC6
BC5
BC4
BC3
BC2
BC1
BC0
00000000
R
0
0
0
0
BC11
BC10
BC9
BC8
00000000
R
BC7
BC6
BC5
BC4
BC3
BC2
BC1
BC0
00000000
R
0
0
0
0
0
BC10
BC9
BC8
00000000
R
BC7
BC6
BC5
BC4
BC3
BC2
BC1
BC0
00000000
R
A15
A14
A13
A12
A11
A10
A9
A8
xxxxxxxx
RW
A7
A6
A5
A4
A3
A2
A1
0
xxxxxxx0
bbbbbbbr
0
0
0
0
0
0
0
SDPAUTO
00000001
RW
8 バイトのセットアップ データ
SET-UPDAT[0] =
bmRequestType
SET-UPDAT[1] =
bmRequest
SET-UPDAT[2:3] = wValue
SET-UPDAT[4:5] = wIndex
SET-UPDAT[6:7] = wLength
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
R
波形セレクタ
SINGLEWR1 SINGLEWR0 SINGLERD
1
完了
0
0
0
0
CTL5
TRICTL
0
CTL5
0
0
0
GPIFA7
GPIFA6
GPIFA5
SINGLERD
0
0
CTL4
CTL4
0
GPIFA4
FIFOWR1 FIFOWR0
FIFORD1 FIFORD0
11100100
RW
0
CTL3
CTL3
0
GPIFA3
0
CTL2
CTL2
0
GPIFA2
0
CTL1
CTL1
0
GPIFA1
IDLEDRV
CTL0
CTL0
GPIFA8
GPIFA0
10000000
11111111
00000000
00000000
00000000
RW
RW
RW
RW
RW
GPIF Done、GPIF IDLE 駆動モード
非アクティブ バス、CTL 状態
CTL 駆動タイプ
GPIF アドレス H
GPIF アドレス L
b7
b6
b3
b2
b1
b0
デフォルト アクセス
E6CA 1
フローステート イネーブルおよび
セレクタ
フローステートの論理
フローステートの CTL-Pin
状態
（Logic = 0 の場合）
FLOWEQ1CTL
フローステートの CTL-Pin 状態（Logic = 1
の場合）
FLOWHOLDOFF ホールドオフのコンフィグレーション
E6CB 1
FLOWSTB
CTL0E1/ CTL0E0/ CTL3
CTL2
CTL5
CTL4
HOPERIOD3 HOPERIOD2 HOPERIOD HOPERIOD HOSTATE HOCTL2
1
0
SLAVE
RDYASYNC CTLTOGL SUSTAIN 0
MSTB2
MSTB0
00100000
RW
FLOWSTBEDGE
0
0
0
0
0
0
FALLING RISING
00000001
rrrrrrbb
D7
TC31
TC23
TC15
TC7
D6
TC30
TC22
TC14
TC6
D5
TC29
TC21
TC13
TC5
D4
TC28
TC20
TC12
TC4
D3
TC27
TC19
TC11
TC3
D2
TC26
TC18
TC10
TC2
D1
TC25
TC17
TC9
TC1
D0
TC24
TC16
TC8
TC0
00000010
00000000
00000000
00000000
00000001
00000000
RW
RW
RW
RW
RW
RW
0
0
0
0
0
0
FS1
FS0
00000000
RW
0
0
0
0
0
0
0
FIFO2FLAG 00000000
RW
x
x
x
x
x
x
x
x
W
E6C9 1
E6CC 1
E6CD
E6CE
E6CF
E6D0
E6D1
1
1
1
1
1
2
E6D2 1
E6D3 1
E6D4 1
3
フローステート ストローブ
のコンフィグレーション
フローステートの立ち上がり／立ち下がり
エッジのコンフィグレーション
FLOWSTBPERIOD マスタ ストローブ半期間
[11]
GPIFTCB3
GPIF トランザクション カウント バイト 3
GPIFTCB2[11]
GPIF トランザクション カウント バイト 2
GPIFTCB1[11]
GPIF トランザクション カウント バイト 1
GPIFTCB0[11]
GPIF トランザクション カウント バイト 0
予約済み
予約済み
予約済み
EP2GPIFFLGSEL[1 エンドポイント 2 GPIF フラグ
1]
選択
EP2GPIFPFSTOP prog. フラグのエンドポイント 2 GPIF 停止
トランザクション
EP2GPIFTRIG[11] エンドポイント 2 GPIF トリガ
予約済み
予約済み
予約済み
Document Number: 001-63322 Rev. *A
FSE
0
0
0
0
FS2
FS1
FS0
00000000
brrrrbbb
LFUNC1
CTL0E3
LFUNC0
CTL0E2
TERMA2
CTL0E1/
CTL5
TERMA1
CTL0E0/
CTL4
TERMA0
CTL3
TERMB2
CTL2
TERMB1
CTL1
TERMB0
CTL0
00000000
00000000
RW
RW
CTL0E3
CTL0E2
CTL1
CTL0
00000000
RW
HOCTL1
HOCTL0
00010010
RW
MSTB1
xxxxxxxx
Page 34 of 66
CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 11. FX2LP レジスタの概要 ( 続き )
16 進 サイ
ズ
E6DA 1
E6DB 1
E6DC 1
3
E6E2 1
E6E3 1
E6E4 1
3
E6EA 1
E6EB 1
E6EC 1
3
E6F0 1
E6F1 1
E6F2 1
E6F3 1
E6F4 1
E6F5 1
E6F6 2
E740
E780
E7C0
E800
F000
64
64
64
2048
1024
F400 512
F600 512
F800 1024
FC00 512
FE00 512
xxxx
80
81
82
83
84
85
86
87
88
1
1
1
1
1
1
1
1
1
89
1
8A
8B
8C
8D
8E
8F
90
91
92
1
1
1
1
1
1
1
1
1
93
5
名前
説明
b7
b6
b5
b4
b3
b2
b1
b0
デフォルト アクセス
EP4GPIFFLGSEL[1 エンドポイント 4 GPIF フラグ
選択
EP4GPIFPFSTOP GPIF フラグのエンドポイント 4 GPIF 停止
トランザクション
EP4GPIFTRIG[11] エンドポイント 4 GPIF トリガ
予約済み
予約済み
予約済み
EP6GPIFFLGSEL[1 エンドポイント 6 GPIF フラグ
1]
選択
EP6GPIFPFSTOP prog. フラグのエンドポイント 6 GPIF 停止
トランザクション
EP6GPIFTRIG[11] エンドポイント 6 GPIF トリガ
予約済み
予約済み
予約済み
EP8GPIFFLGSEL[1 エンドポイント 8 GPIF フラグ
1]
選択
EP8GPIFPFSTOP prog. フラグのエンドポイント 8 GPIF 停止
トランザクション
EP8GPIFTRIG[11] エンドポイント 8 GPIF トリガ
予約済み
XGPIFSGLDATH GPIF データ H
（16 ビットモードのみ）
XGPIFSGLDATLX 読み取り／書き込み GPIF データおよびト
リガ トランザクション
XGPIFSGLDATLN GPIF データ L の読み取り、トランザク
OX
ション トリガなし
GPIFREADYCFG 内部 RDY、Sync/Async、RDY ピン状態
0
0
0
0
0
0
FS1
FS0
00000000
RW
0
0
0
0
0
0
0
FIFO4FLAG 00000000
RW
x
x
x
x
x
x
x
x
xxxxxxxx
W
0
0
0
0
0
0
FS1
FS0
00000000
RW
0
0
0
0
0
0
0
FIFO6FLAG 00000000
RW
x
x
x
x
x
x
x
x
xxxxxxxx
W
0
0
0
0
0
0
FS1
FS0
00000000
RW
0
0
0
0
0
0
0
FIFO8FLAG 00000000
RW
x
x
x
x
x
x
x
x
xxxxxxxx
W
D15
D14
D13
D12
D11
D10
D9
D8
xxxxxxxx
RW
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
RW
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
R
INTRDY
SAS
TCXRDY5 0
0
0
0
0
00000000
bbbrrrrr
GPIFREADYSTAT GPIF Ready ステータス
GPIFABORT
GPIF 波形の中止
予約済み
ENDPOINT BUFFERS
EP0BUF
EP0-IN ／ -OUT バッファ
EP10UTBUF
EP1-OUT バッファ
EP1INBUF
EP1-IN バッファ
予約済み
EP2FIFOBUF
512/1024 バイト EP 2 ／スレーブ FIFO
バッファ（IN または OUT）
EP4FIFOBUF
512 バイト EP 4 ／スレーブ FIFO バッファ
（IN または OUT）
予約済み
EP6FIFOBUF
512/1024 バイト EP 6 ／スレーブ FIFO
バッファ（IN または OUT）
EP8FIFOBUF
512 バイト EP 8 ／スレーブ FIFO バッファ
（IN または OUT）
予約済み
I²C コンフィグ
レーション バイ
ト
特殊機能レジスタ（SFR）
IOA[13]
ポート A（ビット アドレス指定可能）
SP
スタック ポインタ
DPL0
データ ポインタ 0 L
DPH0
データ ポインタ 0 H
[13]
DPL1
データ ポインタ 1 L
DPH1[13]
データ ポインタ 1 H
DPS[13]
データ ポインタ 0/1 選択
PCON
出力制御
TCON
タイマ／カウンタの制御
（ビット アドレス指定可能）
TMOD
タイマ／カウンタ モードの
制御
TL0
タイマ 0 再ロード L
TL1
タイマ 1 再ロード L
TH0
タイマ 0 再ロード H
TH1
タイマ 1 再ロード H
CKCON[13]
クロック制御
予約済み
IOB[13]
ポート B（ビット アドレス指定可能）
EXIF[13]
外部割り込みフラグ
MPAGE[13]
@R0/@R1 を使用した MOVX の上位アドレ
ス バイト
予約済み
0
x
0
x
RDY5
x
RDY4
x
RDY3
x
RDY2
x
RDY1
x
RDY0
x
00xxxxxx
xxxxxxxx
R
W
D7
D7
D7
D6
D6
D6
D5
D5
D5
D4
D4
D4
D3
D3
D3
D2
D2
D2
D1
D1
D1
D0
D0
D0
xxxxxxxx
xxxxxxxx
xxxxxxxx
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
RW
RW
RW
RW
RW
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
RW
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
RW
D7
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
RW
0
DISCON
0
0
0
0
0
400KHZ
xxxxxxxx
該当なし
D7
D7
A7
A15
A7
A15
0
SMOD0
TF1
D6
D6
A6
A14
A6
A14
0
x
TR1
D5
D5
A5
A13
A5
A13
0
1
TF0
D4
D4
A4
A12
A4
A12
0
1
TR0
D3
D3
A3
A11
A3
A11
0
x
IE1
D2
D2
A2
A10
A2
A10
0
x
IT1
D1
D1
A1
A9
A1
A9
0
x
IE0
D0
D0
A0
A8
A0
A8
SEL
IDLE
IT0
xxxxxxxx
00000111
00000000
00000000
00000000
00000000
00000000
00110000
00000000
RW
RW
RW
RW
RW
RW
RW
RW
RW
GATE
CT
M1
M0
GATE
CT
M1
M0
00000000
RW
D7
D7
D15
D15
x
D6
D6
D14
D14
x
D5
D5
D13
D13
T2M
D4
D4
D12
D12
T1M
D3
D3
D11
D11
T0M
D2
D2
D10
D10
MD2
D1
D1
D9
D9
MD1
D0
D0
D8
D8
MD0
00000000
00000000
00000000
00000000
00000001
RW
RW
RW
RW
RW
D7
IE5
A15
D6
IE4
A14
D5
I²CINT
A13
D4
USBNT
A12
D3
1
A11
D2
0
A10
D1
0
A9
D0
0
A8
xxxxxxxx
00001000
00000000
RW
RW
RW
1]
Document Number: 001-63322 Rev. *A
[14]
Page 35 of 66
CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 11. FX2LP レジスタの概要 ( 続き )
16 進 サイ
名前
ズ
1
SCON0
98
説明
b5
b4
b3
SM0_0
SM1_0
SM2_0
REN_0
TB8_0
RB8_0
TI_0
RI_0
00000000
RW
D7
A15
A7
D6
A14
A6
D5
A13
A5
D4
A12
A4
D3
A11
A3
D2
A10
A2
D1
A9
A1
D0
A8
A0
00000000
00000000
00000000
RW
RW
RW
オートポインタ 2 アドレス H
オートポインタ 2 アドレス L
A15
A7
A14
A6
A13
A5
A12
A4
A11
A3
A10
A2
A9
A1
A8
A0
00000000
00000000
RW
RW
ポート C（ビット アドレス指定可能）
割り込み 2 クリア
割り込み 4 クリア
D7
x
x
D6
x
x
D5
x
x
D4
x
x
D3
x
x
D2
x
x
D1
x
x
D0
x
x
xxxxxxxx
xxxxxxxx
xxxxxxxx
RW
W
W
EA
ES1
ET2
ES0
ET1
EX1
ET0
EX0
00000000
RW
EP8E
EP6F
EP6E
EP4F
EP4E
EP2F
EP2E
01011010
R
EP4PF
EP4EF
EP4FF
0
EP2PF
EP2EF
EP2FF
00100010
R
EP8PF
EP8EF
EP8FF
0
EP6PF
EP6EF
EP6FF
01100110
R
0
0
0
0
0
APTR2INC
APTR1INC APTREN
00000110
RW
D7
D7
D6
D6
D5
D5
D4
D4
D3
D3
D2
D2
D1
D1
D0
D0
xxxxxxxx
xxxxxxxx
RW
RW
D7
D7
D7
D7
D7
D6
D6
D6
D6
D6
D5
D5
D5
D5
D5
D4
D4
D4
D4
D4
D3
D3
D3
D3
D3
D2
D2
D2
D2
D2
D1
D1
D1
D1
D1
D0
D0
D0
D0
D0
00000000
00000000
00000000
00000000
00000000
RW
RW
RW
RW
RW
割り込み優先順位（ビット アドレス指定可 1
能）
PS1
PT2
PS0
PT1
PX1
PT0
PX0
10000000
RW
エンドポイント 0 および 1 ステータス
0
0
0
0
EP1INBSY
00000000
R
0
0
0
0
RW
EP1OUTB EP0BSY
SY
EP1
EP0
10000xxx
brrrrbbb
D14
D13
D12
D11
D10
D9
xxxxxxxx
RW
シリアル ポート 0 の制御
（ビット アドレス指定可能）
シリアル ポート 0 のデータ バッファ
オートポインタ 1 アドレス H
オートポインタ 1 アドレス L
99
9A
9B
9C
9D
9E
9F
A0
A1
A2
A3
A8
1
1
1
1
1
1
1
1
1
1
5
1
SBUF0
AUTOPTRH1[13]
AUTOPTRL1[13]
予約済み
AUTOPTRH2[13]
AUTOPTRL2[13]
予約済み
IOC[13]
INT2CLR[13]
INT4CLR[13]
予約済み
IE
A9
AA
1
1
予約済み
EP2468STAT[13]
AB
1
EP24FIFOFLGS
AC
1
EP68FIFOFLGS
AD
AF
2
1
予約済み
AUTOPTRSETUP[ オートポインタ 1 および 2 セットアップ
[13]
[13]
[13]
1
1
IOD
IOE[13]
B2
B3
B4
B5
B6
B7
B8
1
1
1
1
1
1
1
OEA[13]
OEB[13]
OEC[13]
OED[13]
OEE[13]
予約済み
IP
B9
BA
1
1
予約済み
EP01STAT[13]
1
BC
BD
1
1
エンドポイント 2、4、6、8 ステータス フ EP8F
ラグ
エンドポイント 2、4 スレーブ FIFO ステー 0
タス フラグ
エンドポイント 6、8 スレーブ FIFO ステー 0
タス フラグ
13]
B0
B1
BB
割り込みイネーブル
（ビット アドレス指定可能）
b7
ポート D（ビット アドレス指定可能）
ポート E
（ビット アドレス指定不可）
ポート A 出力イネーブル
ポート B 出力イネーブル
ポート C 出力イネーブル
ポート D 出力イネーブル
ポート E 出力イネーブル
[13, 11]
GPIFTRIG
0
エンドポイント 2、4、6、8GPIF スレーブ 完了
FIFO トリガ
予約済み
GPIFSGLDATH[13] GPIF データ H（16 ビット モードのみ）
D15
b6
b2
b1
b0
D8
デフォルト アクセス
注
13. SFR は 8051 標準アーキテクチャにはありません。
14. SIE で EEPROM が検出されない場合、初期値は 00000000 となります。
Document Number: 001-63322 Rev. *A
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CY7C68013A, CY7C68014A
CY7C68015A, CY7C68016A
表 11. FX2LP レジスタの概要 ( 続き )
16 進 サイ
名前
説明
ズ
1
GPIFSGLDATLX[1 GPIF データ L トリガあり
BE
3]
BF
1
C0
1
C1
C2
C8
1
6
1
C9
CA
1
1
CB
1
CC
CD
CE
D0
1
1
2
1
D1
D8
D9
E0
7
1
7
1
E1
E8
E9
F0
F1
F8
F9
7
1
7
1
7
1
7
b7
D7
GPIFSGLDATLNO GPIF データ L トリガなし
D7
X[13]
[13]
SCON1
シリアル ポート 1 の制御（ビット アドレ SM0_1
ス指定可能）
SBUF1[13]
シリアル ポート 1 のデータ バッファ
D7
予約済み
T2CON
タイマ／カウンタ 2 の制御（ビット アドレ TF2
ス指定可能）
予約済み
RCAP2L
タイマ 2、自動再ロード、インクリメント D7
カウンタのキャプチャ
RCAP2H
タイマ 2、自動再ロード、インクリメント D7
カウンタのキャプチャ
TL2
タイマ 2 再ロード L
D7
TH2
タイマ 2 再ロード H
D15
予約済み
ps
プログラム ステータス ワード（ビット ア CY
ドレス指定可能）
予約済み
EICON[13]
外部割り込み制御
SMOD1
予約済み
AC
アキュムレータ（ビット アドレス指定可 D7
能）
予約済み
EIE[13]
外部割り込みイネーブル
1
予約済み
B
B（ビット アドレス指定可能）
D7
予約済み
EIP[13]
外部割り込み優先順位制御
1
予約済み
b6
b5
b4
b3
b2
b1
b0
デフォルト アクセス
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
RW
D6
D5
D4
D3
D2
D1
D0
xxxxxxxx
R
SM1_1
SM2_1
REN_1
TB8_1
RB8_1
TI_1
RI_1
00000000
RW
D6
D5
D4
D3
D2
D1
D0
00000000
RW
EXF2
RCLK
TCLK
EXEN2
TR2
CT2
CPRL2
00000000
RW
D6
D5
D4
D3
D2
D1
D0
00000000
RW
D6
D5
D4
D3
D2
D1
D0
00000000
RW
D6
D14
D5
D13
D4
D12
D3
D11
D2
D10
D1
D9
D0
D8
00000000
00000000
RW
RW
AC
F0
RS1
RS0
OV
F1
P
00000000
RW
1
ERESI
RESI
INT6
0
0
0
01000000
RW
D6
D5
D4
D3
D2
D1
D0
00000000
RW
1
1
EX6
EX5
EX4
EI²C
EUSB
11100000
RW
D6
D5
D4
D3
D2
D1
D0
00000000
RW
1
1
PX6
PX5
PX4
PI²C
PUSB
11100000
RW
R = すべてのビットが読み取り専用
W = すべてのビットが書き込み専用
r = 読み取り専用ビット
w = 書き込み専用ビット
b = 読み取り／書き込みビット
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5. 絶対最大定格
最大定格を超えると、デバイスの寿命が短くなる可能性があり
ます。ユーザ ガイドラインは未テストです。
保存温度 ..................................................................‒65 C ∼ +150 C
通電時の
周囲温度（民生用）......................................................0 C ∼ +70 C
通電時の
周囲温度（産業用）..............................................- 40 C ∼ +105 C
グランド電位への電源電圧......................................-0.5V ∼ +4.0V
任意の入力ピンへの DC 入力電圧 [16] .................................. 5.25V
High-Z 状態の出力に印加される
DC 電圧 .................................................................. -0.5V ∼ VCC+ 0.5V
電力損失 ......................................................................................300 mW
静電気放電電圧.........................................................................>2000 V
I/O ポートあたりの最大出力電流......................................... 10 mA
5 つの I/O ポートすべての最大出力電流
（128 および 100 ピン パッケージ）...................................... 50 mA
6. 動作条件
TA（バイアス印加時の周囲温度）
民生用...............................................................................0 C ∼ +70 C
TA（バイアス印加時の周囲温度）
産業用........................................................................ -40 C ∼ +105 C
電源電圧 ...................................................................... 3.00 V ∼ 3.60 V
グランド電圧 ....................................................................................... 0V
FOSC （発振器または水晶振動子周波数）24 MHz ± 100 ppm、
並列共振
7. 熱特性
以下の表に、各種パッケージの熱特性を示します。
表 12. 熱特性
周囲
温度
（°C）
パッケージ
Jc
ジャンクションからケースの熱抵抗
（°C/W）
Ja
ジャンクションから周囲の熱抵抗
（°C/W）
56 SSOP
70
24.4
47.7
100 TQFP
70
11.9
45.9
128 TQFP
70
15.5
43.2
56 QFN
70
10.6
25.2
56 VFBGA
70
30.9
58.6
接合部の温度 j、は、次の式を使用して計算できます。j = P*Ja + a
ここで、
P = 電力
Ja = 接合部から周囲の温度（Jc + Ca）
a = 周囲の温度（70 ℃）
ケースの温度 c は、次の式を使用して計算できます。c = P*Ca + a
ここで、
P = 電力
Ca= ケースから周囲の温度
a = 周囲の温度（70 ℃）
注
15. チップの電源を遮断した状態で I/O ピンに電力を供給しないでください。
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8. DC 特性
表 13. DC 特性
パラメータ
VCC
説明
電源電圧
条件
‒
最小値
3.00
標準値
3.3
最大値
単位
3.60
V
VCC Ramp Up 0 ∼ 3.3V
‒
200
‒
‒
s
VIH
入力 HIGH 電圧
‒
2
‒
5.25
V
VIL
入力 LOW 電圧
‒
‒0.5
‒
0.8
V
VIH_X
水晶振動子入力 HIGH 電圧
‒
2
‒
5.25
V
VIL_X
水晶振動子入力 LOW 電圧
‒
‒0.5
‒
0.8
V
II
入力漏れ電流
0< VIN < VCC
‒
‒
±10
A
VOH
出力電圧 HIGH
IOUT = 4 mA
2.4
‒
‒
V
VOL
出力 LOW 電圧
IOUT = ‒4 mA
‒
‒
0.4
V
IOH
出力電流 HIGH
‒
‒
‒
4
mA
IOL
出力電流 LOW
‒
‒
‒
4
mA
CIN
入力ピン容量
ISUSP
ICC
TRESET
D+/D- 除く
‒
‒
10
pF
D+/D‒
‒
‒
15
pF
サスペンド電流
接続
‒
300
380[16]
A
CY7C68014/CY7C68016
切断
‒
100
150[16]
A
[16]
サスペンド電流
接続
‒
0.5
1.2
mA
CY7C68013/CY7C68015
切断
‒
0.3
1.0[16]
mA
供給電流
電源投入時のリセット時間
8051 動作、USB HS に接続
‒
50
85
mA
8051 動作、USB FS に接続
‒
35
65
mA
VCC の最小値 = 3.0V
5.0
‒
‒
mS
200
‒
‒
S
電源投入直後のピン リセット
8.1 USB トランシーバ
USB2.0 のフルスピード／ハイスピードモードに準拠。
注
16. VCC Max、25 ℃で測定。
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9. AC 電気的特性
9.1 USB トランシーバ
USB2.0 のフルスピード／ハイスピードモードに準拠。
9.2 プログラム メモリ読み取り
図 9-1. プログラム メモリ読み取りタイミング図
tCL
CLKOUT[17]
tAV
tAV
A[15..0]
tSTBH
tSTBL
PSEN#
[18]
tACC1
D[7..0]
tDH
データ入力
tSOEL
OE#
tSCSL
CS#
表 14. プログラム メモリ読み取りパラメータ
パラメータ
tCL
説明
1/CLKOUT 周波数
最小値
標準値
最大値
単位
注
‒
20.83
‒
ns
48 MHz
‒
41.66
‒
ns
24 MHz
‒
83.2
‒
ns
12 MHz
tAV
クロックからアドレスが有効になるまでの 0
遅延
‒
10.7
ns
‒
tSTBL
クロックから PSEN LOW
0
‒
8
ns
‒
tSTBH
クロックから PSEN High
0
‒
8
ns
‒
tSOEL
クロックから OE Low
‒
‒
11.1
ns
‒
tSCSL
クロックから CS Low
‒
‒
13
ns
‒
tDSU
データ セットアップからクロック
9.6
‒
‒
ns
‒
tDH
データ ホールド時間
0
‒
‒
ns
‒
注
17. CLKOUT は、正論理で示されています。
18. tACC1 は、以下のパラメータから計算されます。
tACC1(24 MHz) = 3*tCL ‒ tAV ‒ tDSU = 106 ns。
tACC1(48 MHz) = 3*tCL ‒ tAV ‒ tDSU = 43 ns。
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9.3 データ メモリの読み取り
図 9-2. データ メモリ読み取りタイミング図
ストレッチ = 0
tCL
CLKOUT[17]
tAV
tAV
A[15..0]
tSTBH
tSTBL
RD#
tSCSL
CS#
tSOEL
OE#
[19]
tACC1
D[7..0]
tDSU
tDH
データ入力
ストレッチ = 1
tCL
CLKOUT[17]
tAV
A[15..0]
RD#
CS#
tDSU
tACC1[19]
D[7..0]
tDH
データ入力
表 15. データ メモリの読み取りパラメータ
パラメータ
tCL
説明
1/CLKOUT 周波数
最小値
標準値
最大値
単位
注
‒
20.83
‒
ns
48 MHz
‒
41.66
‒
ns
24 MHz
‒
83.2
‒
ns
12 MHz
tAV
クロックからアドレスが有効になるまでの ‒
遅延
‒
10.7
ns
‒
tSTBL
クロックから RD LOW
‒
‒
11
ns
‒
tSTBH
クロックから RD HIGH
‒
‒
11
ns
‒
tSCSL
クロックから CS LOW
‒
‒
13
ns
‒
tSOEL
クロックから OE LOW
‒
‒
11.1
ns
‒
tDSU
データ セットアップからクロック
9.6
‒
‒
ns
‒
tDH
データ ホールド時間
0
‒
‒
ns
‒
AUTOPTR1 または AUTOPTR2 を使用して外部メモリをアドレス指定する場合、RD# または WR# がアクティブである間は、
AUTOPTR1 のアドレスのみがアクティブです。AUTOPTR2 のアドレスはサイクル全体でアクティブであり、ストレッチ値に基
づくアドレス有効時間を満たします。
注
19. tACC2 と tACC3 は、以下のパラメータから計算されます。
tACC2(24 MHz) = 3*tCL ‒ tAV ‒tDSU = 106 ns.
tACC2(48 MHz) = 3*tCL ‒ tAV ‒ tDSU = 43 ns.
tACC3(24 MHz) = 5*tCL ‒ t ‒tDSU = 190 ns.t
ACC3(48 MHz) = 5*tCL ‒ tAV ‒ tDSU = 86 ns。
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9.4 データ メモリの書き込み
図 9-3. データ メモリ書き込みタイミング図
tCL
CLKOUT
tAV
tSTBL
tSTBH
tAV
A[15..0]
WR#
tSCSL
CS#
tON1
tOFF1
データ出力
D[7..0]
ストレッチ = 1
tCL
CLKOUT
tAV
A[15..0]
WR#
CS#
tON1
tOFF1
データ出力
D[7..0]
表 16. データ メモリの書き込みパラメータ
パラメータ
説明
最小値
最大値
単位
注
tAV
クロックからアドレスが有効になるまでの遅延
0
10.7
ns
‒
tSTBL
クロックから WR パルス LOW
0
11.2
ns
‒
tSTBH
クロックから WR パルス HIGH
0
11.2
ns
‒
tSCSL
クロックから CS パルス LOW
‒
13.0
ns
‒
tON1
クロックからデータのオン
0
13.1
ns
‒
tOFF1
クロックからデータ ホールド時間
0
13.1
ns
‒
AUTOPTR1 または AUTOPTR2 を使用して外部メモリをアドレス
指定する場合、RD# または WR# がアクティブである間は、
AUTOPTR1 のアドレスのみがアクティブです。AUTOPTR2 のア
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ドレスはサイクル全体でアクティブであり、ストレッチ値に基
づくアドレス有効時間を満たします。
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9.5 PORTC ストローク機能のタイミング
RD# および WR# は、100 ピン バージョンおよび 128 ピン パッ
ケージに存在します。これらの 100 ピンおよび 128 ピンのバー
ジョンでは、8051 が PORTC との読み取り／書き込みを実行す
るときに、RD# ピンと WR# ピンにパルスを送るように 8051 制
御ビットを設定できます。この機能は、CPUCS レジスタに
PORTCSTB ビットを設定することでイネーブルになります。
RD# 信号は、外部ロジックに次のデータ バイトを準備するよう
に求めます。RD# 信号そのもののアサート時には内部的には何
もサンプルされません。これは次のデータ バイトを準備させる
ための単なるプリフェッチ タイプの信号です。そのため、RD#
信号を使用するときにそのことを考慮すると、次の読み取りま
でのセットアップ時間の条件を簡単に満たすことができます。
PORTC へのアクセス時に、RD# および WR# ストローブは 2 つ
の CLKOUT サイクル分、アサートされます。
WR# ストローブは、図 9-4 に示されているとおり、PORTC が更
新された後、2 クロック サイクル分アサートされ、その後、2
クロック サイクル分アクティブになります。
RD# のこのパルス送信の目的は、外部周辺デバイスが 8051 が
PORTC の読み取りを実行し、データが RD# 信号のアサート前
に PORTC 3 CLKOUT サイクルにラッチされたことを感知できる
ようにすることです。RD# がパルス送信されると、外部ロジッ
クは PORTC 上のデータを更新できます。
読み取りについては、8051 が読み取る値は、RD# のアサート
の前の PORTC 3 クロック サイクルの値です。RD# は、8051 が
PORTC で読み取り関数を実行した時点から 3 クロック サイク
ル後に、2 クロック サイクル分、パルス出力されます。
以下は、PORTC へのアクセス時の読み取り／書き込みストロー
ブ機能のタイミング図を示したものです。RD# 信号と WR# 信号
の伝播遅延の詳細については、セクション 9.3 とセクション 9.4
を参照してください。
図 9-4. 8051 が PORTC にアクセスするときの WR# ストローブ関数
tCLKOUT
CLKOUT
PORTC が更新される
tSTBL
tSTBH
WR#
図 9-5. 8051 が PORTC にアクセスするときの RD# ストローブ関数
tCLKOUT
CLKOUT
8051 が PORTC を読み取る
データは 3 クロックサイクルの間保持される必要がある
tSTBL
データが外部ロジックで更新される
tSTBH
RD#
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9.6 GPIF 同期信号
図 9-6. GPIF 同期信号のタイミング図 [20]
tIFCLK
IFCLK
tSGA
GPIFADR[8:0]
RDYX
tSRY
tRYH
DATA(input)
valid
tSGD
tDAH
CTLX
tXCTL
DATA(output)
N
N+1
tXGD
表 17. 内部から供給される IFCLK での GPIF 同期信号パラメータ [20 21]
パラメータ
tIFCLK
tSRY
tRYH
tSGD
tDAH
tSGA
tXGD
tXCTL
tIFCLKR
tIFCLKF
tIFCLKOD
tIFCLKJ
説明
IFCLK 周期
RDYX からクロック セットアップ時間
クロックから RDYX
GPIF データからクロック セットアップ時間
GPIF データ ホールド時間
クロックから GPIF アドレス伝播遅延
クロックから GPIF データ出力までの伝播遅延
クロックから CTLX 出力までの伝播遅延
IFCLK の立ち上がり時間
IFCLK の立ち下がり時間
IFCLK 出力デューティ比
IFCLK ジッタ（ピークツーピーク）
最小値
20.83
8.9
0
9.2
0
‒
‒
‒
‒
‒
‒
‒
最大値
‒
‒
‒
‒
‒
7.5
11
6.7
‒
‒
‒
‒
標準値
最小値
最大値
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
‒
900
‒
900
49
51
‒
300
単位
ns
ns
ns
ns
ns
ns
ns
ns
ps
ps
%
ps
表 18. 外部から供給される IFCLK での GPIF 同期信号パラメータ [21]
パラメータ
tIFCLK
tSRY
tRYH
tSGD
tDAH
tSGA
tXGD
tXCTL
説明
IFCLK 周期 [22]
RDYX からクロック セットアップ時間
クロックから RDYX
GPIF データからクロック セットアップ時間
GPIF データ ホールド時間
クロックから GPIF アドレス伝播遅延
クロックから GPIF データ出力までの伝播遅延
クロックから CTLX 出力までの伝播遅延
最小値
20.83
2.9
3.7
3.2
4.5
‒
‒
‒
最大値
200
‒
‒
‒
‒
11.5
15
10.7
単位
ns
ns
ns
ns
ns
ns
ns
ns
注
20. 破線は、極性を反転してプログラムした信号を示します。
21. GPIF 非同期 RDYx 信号の最小セットアップ時間は内部 48 MHz IFCLK 使用時で 50 ns です。
22. IFCLK が 48 MHz を超えないようにする必要があります。
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9.1 スレーブ FIFO 同期読み出し
図 9-7. スレーブ FIFO 同期読み出しのタイミング図 [20]
tIFCLK
IFCLK
tSRD
tRDH
SLRD
tXFLG
FLAGS
DATA
N+1
N
tOEon
tXFD
tOEoff
SLOE
表 19. 内部から供給される IFCLK でのスレーブ FIFO 同期読み出しパラメータ [21]
パラメータ
説明
最小値
最大値
標準値
最小値
単位
最大値
tIFCLK
IFCLK 周期
tSRD
SLRD からクロック セットアップ時間
18.7
‒
‒
‒
ns
tRDH
クロックから SLRD ホールド時間
0
‒
‒
‒
ns
tOEon
SLOE ターンオンから FIFO データが有効にな
るまで
‒
10.5
‒
‒
ns
tOEoff
SLOE ターンオフから FIFO データホールドま
で
‒
10.5
‒
‒
ns
tXFLG
クロックから FLAGS 出力までの伝播遅延
‒
9.5
‒
‒
ns
tXFD
クロックから FIFO データ出力までの伝播遅延 ‒
11
‒
‒
ns
tIFCLKR
IFCLK の立ち上がり時間
‒
‒
‒
900
ps
tIFCLKF
IFCLK の立ち下がり時間
‒
‒
‒
900
ps
tIFCLKOD
IFCLK 出力デューティ比
‒
‒
49
51
%
tIFCLKJ
IFCLK ジッタ（ピークツーピーク）
‒
‒
‒
300
ps
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20.83
‒
‒
‒
ns
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表 20. 外部から供給される IFCLK でのスレーブ FIFO 同期読み出しパラメータ [21]
パラメータ
説明
最小値
最大値
単位
tIFCLK
IFCLK 周期
20.83
200
ns
tSRD
SLRD からクロック セットアップ時間
12.7
‒
ns
tRDH
クロックから SLRD ホールド時間
3.7
‒
ns
tOEon
SLOE ターンオンから FIFO データが有効になるまで
‒
10.5
ns
tOEoff
SLOE ターンオフから FIFO データホールドまで
‒
10.5
ns
tXFLG
クロックから FLAGS 出力までの伝播遅延
‒
13.5
ns
tXFD
クロックから FIFO データ出力までの伝播遅延
‒
15
ns
9.8 スレーブ FIFO 非同期読み出し
図 9-8. スレーブ FIFO 非同期読み出しのタイミング図 [20]
tRDpwh
SLRD
tRDpwl
FLAGS
tXFD
tXFLG
DATA
N
N+1
tOEon
tOEoff
SLOE
表 21. スレーブ FIFO 非同期読み出しのパラメータ [23]
パラメータ
説明
最小値
最大値
単位
tRDpwl
SLRD パルス幅 LOW
50
‒
ns
tRDpwh
SLRD パルス幅 HIGH
50
‒
ns
tXFLG
SLRD から FLAGS 出力までの伝播遅延
‒
70
ns
tXFD
SLRD から FIFO データ出力までの伝播遅延
‒
15
ns
tOEon
SLOE ターンオンから FIFO データが有効になるまで
‒
10.5
ns
tOEoff
SLOE ターンオフから FIFO データホールドまで
‒
10.5
ns
注
23. スレーブ FIFO 非同期パラメータ値は、48 MHz の内部 IFCLK 設定を使用します。
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9.9 スレーブ FIFO 同期書き込み
図 9-9. スレーブ FIFO 同期書き込みのタイミング図 [20]
tIFCLK
IFCLK
SLWR
DATA
tSWR
tWRH
Z
N
Z
tSFD
tFDH
FLAGS
tXFLG
表 22. 内部から供給される IFCLK でのスレーブ FIFO 同期書き込みパラメータ [21]
パラメータ
説明
最小値
最大値
単位
tIFCLK
IFCLK 周期
tSWR
SLWR からクロック セットアップ時間
10.4
‒
ns
tWRH
クロックから SLWR ホールド時間
0
‒
ns
tSFD
FIFO データからクロック セットアップ時間
9.2
‒
ns
tFDH
クロックから FIFO データ ホールド時間
0
‒
ns
tXFLG
クロックから FLAGS 出力までの伝播遅延
‒
9.5
ns
20.83
‒
ns
表 23. 外部から供給される IFCLK でのスレーブ FIFO 同期書き込みパラメータ [21]
パラメータ
説明
最小値
最大値
単位
tIFCLK
IFCLK 周期
20.83
200
ns
tSWR
SLWR からクロック セットアップ時間
12.1
‒
ns
tWRH
クロックから SLWR ホールド時間
3.6
‒
ns
tSFD
FIFO データからクロック セットアップ時間
3.2
‒
ns
tFDH
クロックから FIFO データ ホールド時間
4.5
‒
ns
tXFLG
クロックから FLAGS 出力までの伝播遅延
‒
13.5
ns
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9.10 スレーブ FIFO 非同期書き込み
図 9-10. スレーブ FIFO 非同期書き込みのタイミング図 [20]
tWRpwh
SLWR
SLWR/SLCS#
tWRpwl
tSFD
tFDH
DATA
tXFD
FLAGS
表 24. 内部から供給される IFCLK でのスレーブ FIFO 非同期書き込みパラメータ [23]
パラメータ
説明
最小値
最大値
単位
tWRpwl
SLWR パルス LOW
50
‒
ns
tWRpwh
SLWR パルス HIGH
70
‒
ns
tSFD
SLWR から FIFO データ セットアップ時間
10
‒
ns
tFDH
FIFO データから SLWR ホールド時間
10
‒
ns
tXFD
SLWR から FLAGS 出力までの伝播遅延
‒
70
ns
9.11 スレーブ FIFO 同期パケット終了ストローブ
図 9-11. スレーブ FIFO 同期パケット終了ストローブのタイミング図 [20]
IFCLK
tPEH
PKTEND
tSPE
FLAGS
tXFLG
表 25. 内部から供給される IFCLK でのスレーブ FIFO 同期パケット終了ストローブ パラメータ [21]
パラメータ
説明
最小値
最大値
単位
tIFCLK
IFCLK 周期
20.83
‒
ns
tSPE
PKTEND からクロック セットアップ時間
14.6
‒
ns
tPEH
クロックから PKTEND ホールド時間
0
‒
ns
tXFLG
クロックから FLAGS 出力までの伝播遅延
‒
9.5
ns
表 26. 外部から供給される IFCLK でのスレーブ FIFO 同期パケット終了ストローブ パラメータ [21]
パラメータ
説明
最小値
最大値
単位
tIFCLK
IFCLK 周期
20.83
200
ns
tSPE
PKTEND からクロック セットアップ時間
8.6
‒
ns
tPEH
クロックから PKTEND ホールド時間
2.5
‒
ns
tXFLG
クロックから FLAGS 出力までの伝播遅延
‒
13.5
ns
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PKTEND ピンのアサートと SLWR のアサートの時間的関係につ
いて、満たさなければならない特定のタイミング要件はありま
せん。PKTEND は、最後のデータ値が FIFO に取り込まれた時ま
たはそれ以降にアサートできます。セットアップ時間 tSPE およ
びホールド時間 tPEH を満たす必要があります。
ち上がりエッジの後、少なくとも 1 クロック サイクル経過後に
PKTEND をアサートするようにしなければなりません。図 9-12
はこのシナリオを示したものです。X は、IN エンドポイントが
自動モードに入るように構成されるときに、AUTOINLEN レジ
スタに設定される値です。
PKTEND アサートについて特定のタイミング要件はありません
が、PKTEND を使用して 1 バイトまたは 1 ワードのパケットを
転送する間に注意すべき特定のコーナー ケース条件がありま
す。また、自動モードで動作するように FIFO を構成している場
合は、2 つのパケットを送信するために必要となる追加のタイ
ミング要件があります。それは PKTEND ピンを使用して手動で
転送された短い 1 バイトまたは 1 ワードのパケットが続く、自
動的に転送されたフル パケットです。
（フルとは、AUTOINLEN
レジスタに設定されたレベルを満たす FIFO のバイト数）
。この
シナリオでは、ユーザは、その時点まで自動的に転送してきた
パケットの最後のバイトまたはワードを取り込むクロックの立
図 9-12 は、2 つのパケットが転送されるシナリオを示していま
す。最初のパケットは、FIFO のバイト数が X（AUTOINLEN レジ
スタに設定された値）に達するまで自動的に転送され、2 番目
の 1 バイト／ワードのショート パケットは PKTEND を使用して
手動で転送されます。
PKTEND のアサートと、最初のパケットの最終バイトのクロッ
キング（パケットの自動転送が発生する）との間には少なくと
も 1 つの IFCLK サイクルタイミングがあります。このタイミン
グを守らないと、FX2 は 1 バイトまたは 1 ワードのショート パ
ケットの送信に失敗します。
図 9-12. スレーブ FIFO 同期書き込みシーケンスおよびタイミング図 [20]
tIFCLK
IFCLK
tSFA
tFAH
FIFOADR
>= tWRH
>= tSWR
SLWR
tFDH
tSFD
DATA
X-4
tSFD
tFDH
X-3
tFDH
tSFD
X-2
tFDH
tSFD
tSFD
X-1
tFDH
tSFD
tFDH
1
X
At least one IFCLK cycle
tSPE
tPEH
PKTEND
9.12 スレーブ FIFO 非同期パケット終了ストローブ
図 9-13. スレーブ FIFO 非同期パケット終了ストローブのタイミング図 [20]
tPEpwh
PKTEND
tPEpwl
FLAGS
tXFLG
表 27. スレーブ FIFO 非同期パケット終了ストローブのパラメータ [23]
パラメータ
説明
最小値
最大値
単位
tPEpwl
PKTEND パルス幅 LOW
50
‒
ns
tPWpwh
PKTEND パルス幅 HIGH
50
‒
ns
tXFLG
PKTEND から FLAGS 出力までの伝播遅延
‒
115
ns
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9.13 スレーブ FIFO 出力イネーブル
図 9-14. スレーブ FIFO 出力のタイミング図 [20]
SLOE
tOEoff
tOEon
DATA
表 28. スレーブ FIFO 出力イネーブルのパラメータ
パラメータ
説明
最小値
最大値
単位
tOEon
SLOE アサートから FIFO データ出力まで
10.5
ns
tOEoff
SLOE デアサートから FIFO データホールドまで
10.5
ns
9.14 スレーブ FIFO アドレスからフラグ／データ
図 9-15. フラグ／データへのスレーブ FIFO アドレスのタイミング図 [20]
FIFOADR [1.0]
tXFLG
FLAGS
tXFD
DATA
N
N+1
表 29. スレーブ FIFO アドレスからフラグ／データへのパラメータ
パラメータ
説明
最小値
最大値
単位
tXFLG
FIFOADR[1:0] から FLAGS 出力までの伝播遅延
‒
10.7
ns
tXFD
FIFOADR[1:0] から FIFODATA 出力までの伝播遅延
‒
14.3
ns
9.15 スレーブ FIFO 同期アドレス
図 9-16. スレーブ FIFO 同期アドレスのタイミング図 [20]
IFCLK
SLCS/FIFOADR [1:0]
tSFA
tFAH
表 30. スレーブ FIFO 同期アドレスのパラメータ [21]
パラメータ
説明
最小値
最大値
単位
tIFCLK
インタフェース クロック周期
20.83
200
ns
tSFA
FIFOADR[1:0] からクロック セットアップ時間
25
‒
ns
tFAH
クロックから FIFOADR[1:0] ホールド時間
10
‒
ns
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9.16 スレーブ FIFO 非同期アドレス
図 9-17. スレーブ FIFO 非同期アドレスのタイミング図 [20]
SLCS/FIFOADR [1:0]
tFAH
tSFA
SLRD/SLWR/PKTEND
表 31. スレーブ FIFO 非同期アドレスのパラメータ [23]
パラメータ
説明
最小値
最大値
単位
tSFA
FIFOADR[1:0] から SLRD/SLWR/PKTEND セットアップ
時間
10
‒
ns
tFAH
RD/WR/PKTEND から FIFOADR[1:0] ホールド時間
10
‒
ns
9.17 シーケンス図
9.17.1 単一およびバースト同期読み出しの例
図 9-18. スレーブ FIFO 同期読み出しシーケンスおよびタイミング図 [20]
tIFCLK
IFCLK
tSFA
tSFA
tFAH
tFAH
FIFOADR
t=0
tSRD
T=0
tRDH
>= tSRD
>= tRDH
SLRD
t=3
t=2
T=3
T=2
SLCS
tXFLG
FLAGS
tXFD
tXFD
Data Driven: N
DATA
N+1
N+1
N+2
N+3
tOEon
tOEoff
tOEon
tXFD
tXFD
N+4
tOEoff
SLOE
t=4
T=4
T=1
t=1
図 9-19. スレーブ FIFO 同期シーケンスのイベント図
IFCLK
FIFO ポインタ
N
IFCLK
IFCLK
N
N+1
FIFO データ バス 駆動なし
駆動：N
N+1
N+1
駆動なし
■
IFCLK
N+2
IFCLK
N+3
SLRD
SLOE
51 ページの図 9-18 に、IFCLK を同期クロックとして使用して
同期 FIFO を読み出すときの、スレーブ FIFO 信号のタイミング
を示します。この図は、単一の読み出しとそれに続くバースト
読み出しを示します。
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N+1
SLOE
SLRD
SLRD
SLOE
IFCLK
IFCLK
N+1
IFCLK
N+4
IFCLK
N+4
SLRD
N+2
N+3
N+4
IFCLK
N+4
SLOE
N+4
駆動なし
t = 0 では、
FIFO アドレスが固定し、信号 SLCS がアサートされ
ます（一部のアプリケーションでは、SLCS は LOW に固定で
きます）。tSFA は、最小 25 ns です。これは、IFCLK が 48 MHz
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で動作する場合に、FIFO アドレスのセットアップ時間が 1
IFCLK サイクルよりも長くかかることを意味します。
■
SLOE は t = 1 でアサートされます。SLOE は、
出力イネーブルの
みで、その唯一の機能は、データバスを駆動することです。
バスで駆動されたデータは、内部 FIFO ポインタが現在指し
示しているデータです。この例では、これは FIFO 内の最初
のデータ値が出力されます。注：データは、SLOE がアサー
トされるときにプリフェッチされ、バスで出力されます。
■
t = 2 では SLRD がアサートされます。SLRD は、セットアップ時
間 tSRD（SLRD 信号のアサートから IFCLK の立ち上がりエッ
ジまでの時間）と、最小ホールド時間 tRDH（IFCLK エッジか
ら SLRD 信号のデアサートまでの時間）を考慮する必要があ
ります。SLCS 信号を使用する場合、これは SLRD がアサート
される前にアサートする必要があります（有効な読み出し状
態を開始するには、SLCS 信号と SLRD 信号の両方をアサー
トする必要があります）。
■
FIFO ポインタは、SLRD のアサート中、IFCLK の立ち上がり
エッジ時に更新されます。これで、新たにアドレス指定され
るデータのデータバスへの伝播が始まります。tXFD の伝播遅
延（IFCLK の立ち上がりエッジから測定）後、新しいデータ
値が存在します。N は、FIFO から読み出される最初のデータ
値です。FIFO データ バス上のデータを取得するには、SLOE
もアサートしなければなりません。
バースト読み出しにも同じ一連のイベントが示され、T = 0 ∼ 5
の時間インジケータでマークされています。
注 ：バースト モードについては、読み出し時間中は SLRD およ
び SLOE がアサートされたままになります。バースト読み取り
モードで、SLOE がアサートされる場合は、FIFO ポインタによっ
て指し示されるデータは、データバスにあります。最初の読み
取りサイクルで、クロックの立ち上がり時に、FIFO ポインタが
更新され、アドレス N+1 を指し示すよう増やされます。IFCLK
の後続の各立ち上がりエッジで、SLRD がアサートされている
間、FIFO ポインタが増やされ、次のデータ値がデータ バスに
配置されます。
9.17.2 単一およびバースト同期書き込み
図 9-20. スレーブ FIFO 同期書き込みシーケンスおよびタイミング図 [20]
tIFCLK
IFCLK
tSFA
tSFA
tFAH
tFAH
FIFOADR
t=0
tSWR
tWRH
T=0
>= tWRH
>= tSWR
SLWR
t=2
T=2
t=3
T=5
SLCS
tXFLG
tXFLG
FLAGS
tFDH
tSFD
tSFD
N+1
N
DATA
tFDH
t=1
T=1
tSFD
tSFD
tFDH
N+3
N+2
T=3
tFDH
T=4
tSPE
tPEH
PKTEND
図 9-20 に、IFCLK を同期クロックとして使用した同期書き込み
中の、スレーブ FIFO 信号のタイミングを示します。この図は、
単一の書き込みとそれに続く、3 バイトのバースト書き込み、
および PKTEND ピンを使用したショート パケットとしての 4 バ
イトすべての転送を示しています。
t = 0でFIFOアドレスが安定し、
信号SLCSがアサートされます
（一部のアプリケーションでは、SLCS は LOW に固定できま
す）。tSFA は、最小 25 ns です。これは、IFCLK が 48 MHz で
動作する場合に、FIFO アドレスのセットアップ時間が 1
IFCLK サイクルよりも長くかかることを意味します。
■
Document Number: 001-63322 Rev. *A
■
t = 1 では、外部マスタ／周辺デバイスは、IFCLK の立ち上が
りエッジ前に、最小セットアップ時間 tSFD を満たしてデー
タ バスにデータ値を出力する必要があります。
■
t = 2 では SLWR がアサートされます。SLWR は、
セットアップ
時間 tSWR（SLWR 信号のアサートから IFCLK の立ち上がり
エッジまでの時間）と、最小ホールド時間 tWRH（IFCLK エッ
ジから SLWR 信号のデアサートまでの時間）を考慮する必要
があります。SLCS 信号を使用する場合、SLWR 信号と同時も
しくは SLWR がアサートされるよりも前に SLCS 信号をア
サートする必要があります（有効な書き込み状態を開始する
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■
には、SLCS 信号と SLWR 信号の両方をアサートする必要が
あります）。
PKTEND は後続のクロック サイクルでもアサートできます。
FIFOADDR ラインは、PKTEND アサート中は一定に保たれます。
SLWR がアサートされている間、
データは FIFO に書き込まれ、
IFCLK の立ち上がりエッジ時に FIFO ポインタがインクリメ
ントされます。FIFO フラグもクロックの立ち上がりエッジか
らの遅延 tXFLG 後に更新されます。
PKTEND アサートについては特定のタイミング要件はありませ
んが、PKTEND を使用して 1 バイト／ワードのパケットを転送
する間は注意が必要な特定のコーナー ケース条件があります。
自動モードで動作するように FIFO を構成している場合は、2 つ
のパケットを送信するために必要となる追加のタイミング要件
があります。それは PKTEND ピンを使用して手動で転送された
短い 1 バイトまたは 1 ワードのパケットが続く、自動的に転送
されたフルパケットです。
（フルとは、AUTOINLEN レジスタに
設定されたレベルを満たす FIFO のバイト数）
バースト書き込みにも同じ一連のイベントが示され、T = 0 ∼ 5
の時間インジケータでマークされています。
注：バースト モードについては、すべての必須データ値の書き
込み中は SLWR および SLCS がアサートされたままとなります。
このバースト書き込みモードでは、SLWR がアサートされた後、
IFCLK の立ち上がりエッジごとに FIFO データ バス上のデータが
FIFO に書き込まれます。FIFO ポインタは IFCLK の立ち上がり
エッジごとに更新されます。図 9-20 では、FIFO に 4 バイトが
書き込まれた後、SLWR がデアサートされます。PKTEND 信号を
アサートすることで 4 バイトのショート パケットをホストに転
送することができます。
この場合、外部のマスタは、その時点まで自動転送してきたパ
ケット（AUTOINLEN レジスタに設定されているバイト数と同
じバイト数を持つパケット）の最後のバイトまたはワードを取
り込むクロックの立ち上がりエッジの後、少なくとも 1 クロッ
ク サイクル経過後に PKTEND ピンをアサートしなければなりま
せん。このタイミングの詳細については、49 ページの図 9-12 を
参照してください。
PKTEND 信号のアサートと SLWR 信号のアサートの時間的関係
ついて、満たさなければならない特定のタイミング要件はあり
ません。PKTENDは最後のデータ値以降でアサートできます。唯
一の要件とは、セットアップ時間 tSPE およびホールド時間 tPEH
を満たさなければならないというものです。図 9-20 のシナリオ
では、転送されるデータ値の数には、FIFO に書き込まれる最後
の値も含まれます。この例では、データ値と PKTEND 信号の両
方が IFCLK の同じ立ち上がりエッジでクロックされています。
Document Number: 001-63322 Rev. *A
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9.17.3 単一およびバースト非同期読み出しのシーケンス図
図 9-21. スレーブ FIFO 非同期読み出しシーケンスおよびタイミング図 [20]
tSFA
tFAH
tSFA
tFAH
FIFOADR
t=0
tRDpwl
tRDpwh
tRDpwl
T=0
tRDpwl
tRDpwh
tRDpwl
tRDpwh
tRDpwh
SLRD
t=2
t=3
T=3
T=2
T=5
T=4
T=6
SLCS
tXFLG
tXFLG
FLAGS
tXFD
Data (X)
Driven
DATA
tXFD
tXFD
N
N
N+3
N+2
tOEon
tOEoff
tOEon
tXFD
N+1
tOEoff
SLOE
t=4
t=1
T=7
T=1
図 9-22. スレーブ FIFO 非同期読み出しシーケンスのイベント図
SLOE
FIFO ポインタ
N
FIFO データ バス 駆動なし
SLRD
SLRD
SLOE
SLOE
SLRD
SLRD
SLRD
SLOE
N
N+1
N+1
N+1
N+1
N+2
N+2
N+3
N+3
駆動：X
N
N
駆動なし
N
N+1
N+1
N+2
N+2
駆動なし
図 9-21 に、非同期の FIFO 読み出し中の、スレーブ FIFO 信号
のタイミングを示します。これは単一の読み出しとそれに続く
バースト読み出しを示しています。
■
t = 0 で FIFO アドレスが固定し、SLCS 信号がアサートされま
す。
■
SLOEはt = 1でアサートされます。これによってデータ バスが
駆動されます。バスに出力されるデータは、以前のデータで、
以前の読み出しサイクルからの FIFO 内にあったデータです。
■
SLRD
N
t = 2 では SLRD がアサートされます。SLRD は、最小アクティブ
パルス tRDpwl および最小非アクティブ パルス幅 tRDpwh を満
たさなければなりません。SLCS が使用される場合、SLCS は
SLRD がアサートされる前にアサートする必要があります（有
効な読み出し状態を開始するには、SLCS 信号と SLRD 信号の
両方をアサートする必要があります）。
Document Number: 001-63322 Rev. *A
■
SLRD のアサート後に出力されるデータは FIFO から更新され
たデータです。このデータは、SLRD のエッジがアクティブに
なってからの伝播遅延 tXFD 後に有効となります。図 9-21 の
データ N は、FIFO から読み出される最初の有効データです。
読み出しサイクル（SLRD がアサートされる）中にデータ バ
スにデータが現れるようにするには、SLOE がアサートされた
状態でなければなりません。SLRD と SLOE は結合することも
できます。
同じ一連のイベントがバースト読み出しについても示され、T =
0 ∼ 5 でマークされています。
注：バースト読み出しモードでは、SLOE がアサートされてい
る間、データ バスは駆動状態にあり、以前のデータを出力しま
す。SLRD がアサートされた後、FIFO からのデータはデータ バ
スに出力され（SLOE もアサートされなければなりません）
、FIFO
ポインタがインクリメントされます。
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9.17.4 単一およびバースト非同期書き込みのシーケンス図
図 9-23. スレーブ FIFO 非同期書き込みシーケンスおよびタイミング図 [20]
tSFA
tFAH
tSFA
tFAH
FIFOADR
t=0
tWRpwl
tWRpwh
T=0
tWRpwl
tWRpwl
tWRpwh
tWRpwl
tWRpwh
tWRpwh
SLWR
t=3
t =1
T=1
T=3
T=4
T=6
T=7
T=9
SLCS
tXFLG
tXFLG
FLAGS
tSFD tFDH
tSFD tFDH
tSFD tFDH
tSFD tFDH
N+1
N+2
N+3
N
DATA
t=2
T=2
T=5
T=8
tPEpwl
tPEpwh
PKTEND
ます。FIFO フラグは、SLWR のエッジのデアサートから
tXFLG の後にも更新されます。
図 9-23 に、非同期モードでの、スレーブ FIFO 書き込みのタイ
ミングを示します。この図は、単一の書き込みとそれに続く 3
バイトのバースト書き込み、および PKTEND を使用した 4 バイ
トのショート パケットの転送を示しています。
バースト書き込みにも同じ一連のイベントが示され、T = 0 ∼ 5
のタイミング マークで示されています。
■
t = 0 で FIFO アドレスが指定されますが、この場合セットアッ
プ時間 tSFA 要件を考慮する必要があります。SLCS が使用さ
れる場合、これもアサートする必要があります（一部のアプ
リケーションでは、SLCS は LOW に固定できます）
。
注：バースト書き込みモードでは、SLWR がデアサートされた
後、データが FIFO に書き込まれ、続いて FIFO ポインタが FIFO
の次のバイトにインクリメントされます。FIFO ポインタはポス
ト インクリメントされます。
■
t = 1 で SLWR がアサートされます。SLWR は、最小アクティブ
パルス tWRpwl および最小非アクティブ パルス幅 tWRpwh を
満たさなければなりません。SLCS 信号を使用する場合、
SLWR 信号と同時もしくは SLWR がアサートされるよりも前
に SLCS 信号をアサートする必要があります。
■
t = 2 で、データは SLWR のエッジをデアサートする前にバス
tSFD に存在しなければなりません。
図 9-23 では、4 バイトが FIFO に書き込まれて SLWR がデアサー
トされた後、PKTEND を使用して 4 バイトのショート パケット
をホストに転送することができます。外部デバイスは、SLWR と
PKTEND 信号を同時にアサートしないように設計する必要があ
ります。SLWR がデアサートされた後で PKTEND がアサートさ
れ、デアサートされるパルスの最小幅を満たすように設計する
必要があります。FIFOADDR ラインは、PKTEND アサート中は
一定に保たれなければなりません。
■
t = 3 で、SLWR のデアサートによってデータがデータ バスか
ら FIFO に書き込まれ、FIFO ポインタがインクリメントされ
Document Number: 001-63322 Rev. *A
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10. オーダ情報
表 32. オーダ情報
注文コード
パッケージ タイプ
RAM サイズ
# Prog I/O
8051 アドレス シリアル デバッグ
[24]
／データ バス
電池式アプリケーションに最適
CY7C68014A-128AXC
128 TQFP - 鉛フリー
16 K
40
16/8 ビット
Y
CY7C68014A-100AXC
100 TQFP - 鉛フリー
16 K
40
‒
Y
CY7C68014A-56PVXC
56 SSOP - 鉛フリー
16 K
24
‒
N
CY7C68014A-56LTXC
56 QFN - 鉛フリー
16 K
24
‒
N
CY7C68016A-56LTXC
56 QFN - 鉛フリー
16 K
26
‒
N
CY7C68016A-56LTXCT
56 QFN - 鉛フリー
16 K
26
‒
N
非電池式アプリケーションに最適
CY7C68013A-128AXC
128 TQFP - 鉛フリー
16 K
40
16/8 ビット
Y
CY7C68013A-128AXI
128 TQFP - 鉛フリー（産業用） 16 K
40
16/8 ビット
Y
CY7C68013A-100AXC
100 TQFP - 鉛フリー
16 K
40
‒
Y
CY7C68013A-100AXI
100 TQFP - 鉛フリー（産業用） 16 K
40
‒
Y
CY7C68013A-56PVXC
56 SSOP - 鉛フリー
16 K
24
‒
N
CY7C68013A-56PVXCT
56 SSOP - 鉛フリー
16 K
24
‒
N
CY7C68013A-56PVXI
56 SSOP - 鉛フリー（産業用） 16 K
24
‒
N
CY7C68013A-56BAXC
56 VFBGA - 鉛フリー
16 K
24
‒
N
CY7C68013A-56BAXCT
56 VFBGA - 鉛フリー
16 K
24
‒
N
CY7C68013A-56LTXC
56 QFN - 鉛フリー
16 K
24
‒
N
CY7C68013A-56LTXCT
56 QFN - 鉛フリー
16 K
24
‒
N
CY7C68013A-56LTXI
56 QFN - 鉛フリー（産業用）
16 K
24
‒
N
CY7C68015A-56LTXC
56 QFN - 鉛フリー
16 K
26
‒
N
開発ツール キット
CY3684
EZ-USB FX2LP 開発キット
リファレンス デザイン キット
CY4611B
EZ-USB FX2LP を使用した USB2.0 − ATA/ATAPI ブリッジのリファレンス デザイン
注文コードの定義
注
24. UART は、CY7C68013A の 56 ピン パッケージでは使用できないため、Keil Monitor を使用したシリアル ポートのデバッグには対応していません。
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11. パッケージ
FX2LP は、次の 5 つのパッケージのラインナップがあります。
■
56 ピン SSOP
■
56 ピン QFN
■
100 ピン TQFP
■
128 ピン TQFP
■
56 ボール VFBGA
図 11-1. 56 ピン SSOP（Shrunk Small Outline Package）O56（51-85062）
51-85050 *D *E
.................................................................................................51-85062
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図 11-2. 56 ピン QFN 8 x 8 mm Sawn バージョン（001-53450）
001-53450 *B
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図 11-3. 100 ピン TPQF（Thin Plastic Quad Flatpack）
（14 x 20 x 1.4 mm）A100RA（51-85050）
51-85050 *D
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図 11-4. 128 ピン TPQF（Thin Plastic Quad Flatpack）
（14 x 20 x 1.4 mm）A128（51-85101）
51-85101 *E
Document Number: 001-63322 Rev. *A
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図 11-5. 56 ピン VFBGA（5 x 5 x 1.0 mm）0.50 ピッチ、0.30 Ball BZ56（001-03901）
001-03901 *E
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12. PCB レイアウトの推奨事項
以下の推奨事項に従って、信頼性の高い高性能な動作を実現し
てください。[25]
■
コネクタ近くの VBus でのバイパス／フライバック キャパシ
タをお勧めします。
■
信号の品質を保持するには、4層インピーダンス制御基板が必
要です。
■
■
インピーダンス管理の対象を指定してください（基板のベン
ダに何が可能かをお尋ねください）。
DPLUS および DMINUS トレース長は、互いに
2 mm 以内を保持します。推奨される長さは、20 ∼ 30 mm
です。
■
DPLUS トレースおよび DMINUS トレース直下の内層はベタグ
ランドを保持してください。これらのトレースの下でベタグ
ランドが分割されないようにしてください。
■
DPLUS または DMINUS トレースの配線にはビアホールを設け
ないでください。
■
DPLUS と DMINUS トレースは、他のすべての信号トレースか
ら 10 mm 以上離してください。
■
インピーダンスを制御するには、トレースの幅とトレースの
間隔を維持してください。
■
信号の反射を最小化するため、スタブを最小限にしてくださ
い。
■
USB コネクタ シェルと信号用グランドとの間の接続は USB コ
ネクタの近くにする必要があります。
注
25. 推奨事項の出典 : 『EZ-USB FX2 ™ PCB Design Recommendations』、http://www.cypress.com および『High Speed USB Platform Design Guidelines』
（http://www.usb.org/developers/docs/hs_usb_pdg_r1_0.pdf）。
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CY7C68015A, CY7C68016A
13. QFN パッケージ品の設計に関する注記
プリント基板（PCB）と部品の電気的接続は、パッケージ底面
上のリードを PCB にはんだ付けすることで行われます。した
がって、プリント基板で良好な熱結合が行われるようにパッ
ケージの底面の伝熱面に特別な配慮が必要です。パッケージの
下にサーマルパッドとして PCB に銅箔のベタ面を設計してくだ
さい。熱は FX2LP からパッケージ底面にある金属パドルを通じ
て伝わります。ここからの熱はサーマルパッドで PCB に伝導さ
れます。次にサーマルパッドから 5 x 5 列のビアによって PCB の
内層グランドに伝導されます。ビアは、
PCBのめっきスルーホー
ルで、仕上がり外径は 13 mil です。QFN の金属ダイパドルは
PCB のサーマルパッド上にはんだ付けする必要があります。は
んだがビアに流れ込まないように各ビアの上、基板の上面にソ
ルダーマスクが配置されます。また、上面のマスクは、はんだ
リフロ プロセス中のガス放出を最小限に抑えます。
このパッケージ設計の詳細は、AmkorのMicroLeadFrame
（MLF）
パッケージの表面実装アセンブリに関するアプリケーション
ノートを参照してください。これは Amkor の Web サイト
（http://www.amkor.com）でご覧いただけます。
アプリケーション ノートには、基板実装のガイドライン、はん
だフロー、手直しプロセスなどの詳細が記載されています。
図 13-1 に、パッケージ下部の断面図を示します。この図は 1 つ
のビアについて示しています。はんだペースト テンプレート
は、はんだ範囲が少なくとも 50% となるように設計する必要が
あります。はんだペースト テンプレートの厚みは 5 mil とする
必要があります。部品を実装するためには No Clean タイプ 3 は
んだペーストを使用してください。リフロ工程では、窒素パー
ジを行うことをお勧めします。
図 13-2 は、ソルダーマスクパターンの形状であり、図 13-3 は
実装後の X 線画像を示しています。
図 13-1. QFN パッケージ下の領域の断面図
直径 0.017
ソルダーマスク
銅箔
銅箔
PCB 材質
QFN パッケージと基板の
内層グランドを熱結合するビア。
直径 0.013
PCB 材質
この図は、回路基板の上位 3 階層を示しています
回路基板：TOP ソルダーマスク、
基板絶縁体および
内層グランド
図 13-2. ソルダーマスクの形状（白い領域）
図 13-3. 実装後の X 線画像
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CY7C68015A, CY7C68016A
略号
本書で使用する略号
略号
本書で使用する略号
略号
説明
説明
VFBGA
very fine ball grid array( 超ファインピッチ ボー
ルグリッドアレイ )
VID
vendor identifier( ベンダ識別子 )
ASIC
application specific integrated circuit
ATA
advanced technology attachment
DID
device identifier( デバイス修飾子 )
本書の表記法
DSL
digital service line( デジタル サービス ライン )
測定単位
DSP
digital signal processor( デジタル シグナル プロ
セッサ )
ECC
error correction code( エラー訂正コード )
kHz
キロヘルツ
electrically erasable programmable read only
memory( 電気的消去書き込み可能な読み出し
専用メモリ )
mA
ミリアンペア
Mbps
メガビット／秒
MBPs
メガバイト／秒
MHz
メガヘルツ
uA
マイクロアンペア
V
ボルト
EEPROM
EPP
enhanced parallel port( 拡張パラレルポート )
FIFO
first in first out( 先入れ先出し )
GPIF
general programmable interface( 汎用プログラ
マブル インタフェース )
GPIO
general purpose input output( 汎用 I/O)
I/O
input output( 入出力 )
LAN
local area network( ローカル エリア ネットワー
ク)
MPEG
moving picture experts group( 動画像専門家集
団)
PCMCIA
personal computer memory card international
association( パーソナル コンピュータ メモリ
カード国際協会 )
PID
product identifier( 製品の識別子 )
PLL
phase locked loop( 位相同期回路 )
QFN
quad flat no leads( クアッド フラット リードな
しパッケージ )
RAM
random access memory( ランダム アクセス メ
モリ )
SIE
serial interface engine( シリアル インタフェー
ス エンジン )
SOF
start of frame( フレームの開始 )
SSOP
super small outline package( 超小型外形パッ
ケージ )
TQFP
thin quad flat pack( 薄型クワッド フラット パッ
ク)
USARTS
universal serial asynchronous
receiver/transmitter 汎用非同期レシーバ／ト
ランスミッタ )
USB
universal serial bus( ユニバーサル シリアル バ
ス)
UTOPIA
universal test and operations physical-layer
interface( 汎用テストおよび操作物理層インタ
フェース )
Document Number: 001-63322 Rev. *A
記号
測定単位
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CY7C68015A, CY7C68016A
改訂履歴
ドキュメントのタイトル：CY7C68013A、CY7C68014A、CY7C68015A、CY7C68016A、EZ-USB Z-USB® FX2LP ™ USB マイクロコ
ントローラ ハイスピード USB コントローラ
文書番号 : 001-63322
リビ
ジョ ECN No.
担当
発行日
変更内容
ン
**
2966796 VED
07/30/2010 New datasheet
*A
3556235 VNJA
05/02/2012 これは翻訳版であるリビジョン *A 英語のドキュメント 38-08032 牧師の *V
Document Number: 001-63322 Rev. *A
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CY7C68015A, CY7C68016A
セールス、ソリューション、および法律情報
ワールドワイドな販売と設計サポート
サイプレスは、事業所、ソリューション センター、メーカー代
理店、および販売代理店の世界的なネットワークを保持してい
ます。お客様の最寄りの事業所については、サイプレスの Web
サイト サイプレスのロケーションをご覧ください。
製品
自動車
クロック & バッファ
インタフェース
照明 & 電源管理
メモリ
光学 & イメージ センサ
PSoC
タッチセンサ
USB コントローラ
ワイヤレス /RF
PSoC ソリューション
cypress.com/go/automotive
cypress.com/go/clocks
cypress.com/go/interface
cypress.com/go/powerpsoc
cypress.com/go/plc
cypress.com/go/memory
psoc.cypress.com/solutions
PSoC 1 ¦ PSoC 3 ¦ PSoC 5
cypress.com/go/image
cypress.com/go/psoc
cypress.com/go/touch
cypress.com/go/USB
cypress.com/go/wireless
© Cypress Semiconductor Corporation, 2010-2012. ᧄᢥᦠߦ⸥タߐࠇࠆᖱႎߪ‫੍ޔ‬๔ߥߊᄌᦝߐࠇࠆ႐ว߇޽ࠅ߹ߔ‫ޕ‬Cypress Semiconductor Corporation ߪ‫⵾ࠬ࡟ࡊࠗࠨޔ‬ຠߦ⚵ߺㄟ
߹ࠇߚ࿁〝એᄖߩ޿߆ߥࠆ࿁〝ࠍ૶↪ߔࠆߎߣߦኻߒߡ߽৻ಾߩ⽿છࠍ⽶޿߹ߖࠎ‫⸵․ޕ‬෶ߪߘߩઁߩᮭ㒢ਅߢ‫⼑ࠍࠬࡦ࠮ࠗ࡜ޔ‬ᷰ෶ߪᥧ␜ߔࠆߎߣ߽޽ࠅ߹ߖࠎ‫⵾ࠬ࡟ࡊࠗࠨޕ‬
ຠߪ‫ᦠߩߣࠬ࡟ࡊࠗࠨޔ‬㕙ߦࠃࠆวᗧߦၮߠߊ߽ߩߢߥ޿㒢ࠅ‫ޔ‬ක≮‫↢ޔ‬๮⛽ᜬ‫ޔ‬ᢇ๮‫ޔ‬㊀ⷐߥ▤ℂ‫ޔ‬෶ߪ቟ోߩ↪ㅜߩߚ߼ߦ઀᭽ߔࠆߎߣࠍ଻⸽ߔࠆ߽ߩߢߪߥߊ‫ߔ↪૶ߚ߹ޔ‬
ࠆߎߣࠍᗧ࿑ߒߚ߽ߩߢ߽޽ࠅ߹ߖࠎ‫⺋ޔߪࠬ࡟ࡊࠗࠨߦࠄߐޕ‬േ૞߿᡿㓚ߦࠃߞߡ૶↪⠪ߦ㊀ᄢߥ்ኂࠍ߽ߚࠄߔߎߣࠍวℂ⊛ߦ੍ᗐߐࠇࠆ‫↢ޔ‬๮⛽ᜬࠪࠬ࠹ࡓߩ㊀ⷐߥࠦࡦࡐ࡯
ࡀࡦ࠷ߣߒߡࠨࠗࡊ࡟ࠬ⵾ຠࠍ૶↪ߔࠆߎߣࠍ⸵นߒߡ޿߹ߖࠎ‫↢ޕ‬๮⛽ᜬࠪࠬ࠹ࡓߩ↪ㅜߦࠨࠗࡊ࡟ࠬ⵾ຠࠍଏߔࠆߎߣߪ‫⵾ޔ‬ㅧ⠪߇ߘߩࠃ߁ߥ૶↪ߦ߅ߌࠆ޽ࠄࠁࠆ࡝ࠬࠢࠍ
⽶߁ߎߣࠍᗧ๧ߒ‫⚿ߩߘޔ‬ᨐࠨࠗࡊ࡟ࠬߪ޽ࠄࠁࠆ⽿છࠍ఺㒰ߐࠇࠆߎߣࠍᗧ๧ߒ߹ߔ‫ޕ‬
ోߡߩ࠰࡯ࠬࠦ࡯࠼ ( ࠰ࡈ࠻࠙ࠚࠕ෸߮ / ෶ߪࡈࠔ࡯ࡓ࠙ࠚࠕ ) ߪ Cypress Semiconductor Corporation ( એਅ‫߇ )ޠࠬ࡟ࡊࠗࠨޟ‬ᚲ᦭ߒ‫ోޔ‬਎⇇ ( ☨࿖෸߮ߘߩઁߩ࿖ ) ߩ․⸵ᮭ଻
⼔‫☨ޔ‬࿖ߩ⪺૞ᮭᴺਗ߮ߦ࿖㓙දቯߩ᧦㗄ߦࠃࠅ଻⼔ߐࠇ‫ߦࠄࠇߘߟ߆ޔ‬ᓥ޿߹ߔ‫ᦠᧄ߇ࠬ࡟ࡊࠗࠨޕ‬㕙ߦࠃࠆ࡜ࠗ࠮ࡦࠪ࡯ߦઃਈߔࠆ࡜ࠗ࠮ࡦࠬߪ‫ޔ‬୘ੱ⊛‫ޔ‬㕖⁛භ⊛߆ߟ⼑ᷰ
ਇ⢻ߩ࡜ࠗ࠮ࡦࠬߢ޽ߞߡ‫ޔ‬ㆡ↪ߐࠇࠆᄾ⚂ߢᜰቯߐࠇߚࠨࠗࡊ࡟ࠬߩ㓸Ⓧ࿁〝ߣ૬↪ߐࠇࠆ࡜ࠗ࠮ࡦࠪ࡯ߩ⵾ຠߩߺࠍࠨࡐ࡯࠻ߔࠆࠞࠬ࠲ࡓ࠰ࡈ࠻࠙ࠚࠕ෸߮ / ෶ߪࠞࠬ࠲ࡓ
ࡈࠔ࡯ࡓ࠙ࠚࠕࠍ૞ᚑߔࠆ⋡⊛ߦ㒢ߞߡ‫ߩ࠼࡯ࠦࠬ࡯࠰ߩࠬ࡟ࡊࠗࠨޔ‬ᵷ↢⪺૞‛ࠍⶄ⵾‫ޔ↪૶ޔ‬ᄌᦝ‫ߡߒߘޔ‬૞ᚑߔࠆߚ߼ߩ࡜ࠗ࠮ࡦࠬ‫ޔ‬ਗ߮ߦࠨࠗࡊ࡟ࠬߩ࠰࡯ࠬࠦ࡯࠼෸߮
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࡞‫ޔ‬෶ߪ⴫␜ߔࠆߎߣߪోߡ⑌ᱛߐࠇ߹ߔ‫ޕ‬
఺⽿᧦㗄㧦ࠨࠗࡊ࡟ࠬߪ‫ޔ‬᣿␜⊛෶ߪ㤩␜⊛ࠍ໧ࠊߕ‫⾗ᧄޔ‬ᢱߦ㑐ߔࠆ޿߆ߥࠆ⒳㘃ߩ଻⸽߽ⴕ޿߹ߖࠎ‫ޔߪߦࠇߎޕ‬໡ຠᕈ෶ߪ․ቯ⋡⊛߳ߩㆡวᕈߩ㤩␜⊛ߥ଻⸽߇฽߹ࠇ߹ߔ
߇‫ߦࠇߎޔ‬㒢ቯߐࠇ߹ߖࠎ‫ᧄޔߪࠬ࡟ࡊࠗࠨޕ‬ᢥᦠߦ⸥タߐࠇࠆ⾗ᢱߦኻߒߡ੹ᓟ੍๔ߥߊᄌᦝࠍട߃ࠆᮭ೑ࠍ⇐଻ߒ߹ߔ‫ᧄޔߪࠬ࡟ࡊࠗࠨޕ‬ᢥᦠߦ⸥タߐࠇࠆ޿߆ߥࠆ⵾ຠ෶ߪ
࿁〝ࠍㆡ↪෶ߪ૶↪ߒߚߎߣߦࠃߞߡ↢ߕࠆ޿߆ߥࠆ⽿છ߽⽶޿߹ߖࠎ‫⺋ޔߪࠬ࡟ࡊࠗࠨޕ‬േ૞߿᡿㓚ߦࠃߞߡ૶↪⠪ߦ㊀ᄢߥ்ኂࠍ߽ߚࠄߔߎߣ߇วℂ⊛ߦ੍ᗐߐࠇࠆ↢๮⛽ᜬ
ࠪࠬ࠹ࡓߩ㊀ⷐߥࠦࡦࡐ࡯ࡀࡦ࠷ߣߒߡࠨࠗࡊ࡟ࠬ⵾ຠࠍ૶↪ߔࠆߎߣࠍ⸵นߒߡ޿߹ߖࠎ‫↢ޕ‬๮⛽ᜬࠪࠬ࠹ࡓߩ↪ㅜߦࠨࠗࡊ࡟ࠬ⵾ຠࠍଏߔࠆߎߣߪ‫⵾ޔ‬ㅧ⠪߇ߘߩࠃ߁ߥ૶↪
ߦ߅ߌࠆ޽ࠄࠁࠆ࡝ࠬࠢࠍ⽶߁ߎߣࠍᗧ๧ߒ‫⚿ߩߘޔ‬ᨐࠨࠗࡊ࡟ࠬߪ޽ࠄࠁࠆ⽿છࠍ఺㒰ߐࠇࠆߎߣࠍᗧ๧ߒ߹ߔ‫ޕ‬
Document Number: 001-63322 Rev. *A
Revised May 2, 2012
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FX2LP は、Cypress Semiconductor Corporation の商標、EZ-USB は同社の登録商標です。
I2C コンポーネントをサイプレスまたはサブライセンスを持つ関連業者から購入すると、Philips I2C の特許権の下でライセンスが付与されます。このライセンスにより、システムが Philips の定義
する I2C の標準仕様に従う限り、I2C システムでこれらのコンポーネントを使用できます。2006 年 10 月 1 日以降、Philips Semiconductors 社は新社名 NXP Semiconductors を使用しています。
本書で言及するすべての製品名および会社名は、それぞれの所有者の商標である場合があります。