Component - Frequency Divider V1.0 - Chinese

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PSoC Creator™组件数据手册
分频器
1.0
特性
 对时钟信号或任意信号进行指定值分频
 使能和复位输入以控制和调整分频输出
概述
分频器组件可以生成一个分频输出,即时钟输入除以指定分频值。
何时使用分频器
可将分频器作为 UDB 组件的简单时钟分频器使用,或用于对其他信号进行分频操作。
与分频器相比,时钟组件所提供的全局时钟分频器更为高效,并且它的特性更多,但是在使用了
所有全局时钟分频器时,该分频器将特别有用。
输入/输出连接
本节介绍了边沿检测器的各种输入和输出连接。
en — 输入
“en”输入用于使能或禁用内部计数器。当此信号为低电平时,将不对时钟输入的上升沿进行计
数,且将不更改 div 输出。
复位 — 输入
复位输入将在下一个时钟输入的上升沿对内部计数器进行复位。这导致 div 输出变为低电平,直
至复位输入再次置于低电平并重启计数器。
时钟 — 输入
时钟输入用于决定要分频的信号。
赛普拉斯半导体公司• 198 Champion Court • San Jose,CA 95134-1709 • 408-943-2600
Document Number:001-86775 Rev. *A
修订时间:October 15, 2013
Frequency Divider
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div — 输出
通过“div”信号可以输出根据所指定值进行分频的时钟信号。
组件参数
将分频器拖入设计窗口中,双击此组件以打开 Configure(配置)对话框。
分频器提供了下列参数。
Divider(分频值)
时钟输入要分频的值。该值必须介于 2 到 4294967295 之间。默认值为 2。
HighPulseTime(高脉冲时间)
该参数用于控制 div 输出的占空比。该值指定了在每个周期中,div 输出将拉高的时钟输入的上升
沿数量。HighPulseTime 被设为 0 是一个特殊情况,此时输出占空比是 50%(对于奇数分频值,
则稍微大于 50%)。HighPulseTime 的值必须小于分频值。默认值为 0。
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功能说明
分频器将内部使用 PLD 中合成的 N 位递增计数器。其中,N 是等于或大于 log2(分频值)的最小
整数。此计数器值与“Divider”参数和“HighPulseTime”参数相比较以生成“div”输出。
图 1. 2 分频示例
clock
div
图 1 显示的是“Divider”参数为 2 且“HighPulseTime”参数为 0(这时它的占空比为 50%)时
分频器的波形。
图 2. 3 分频示例
clock
div
图 2 显示的是“Divider”参数为 3 且“HighPulseTime”参数为 0(说明占空比稍微大于 50%)
时的分频器的波形。
通过将“HighPulseTime”参数修改为非零值,可以自定义“div”输出的占空比。
图 3. 4 分频示例
clock
HighPulseTime=1
HighPulseTime=3
图 3 显示的是分频器的“Divider”参数为 4 时所产生的两个波形。其中,一个波形的
“HighPulseTime”参数为 1(这时它的占空比为 25%),另一个波形的“HighPulseTime”参数
为 3(这时其占空比为 75%)。
分频器提供了可选的使能和复位输入,从而允许进一步控制“div”输出。
复位输入可控制“div”输出的第一个上升沿出现的时间。只要复位输入为高电平,“div”输出就
保持低电平。一旦复位输入变为低电平,“div”输出将开始生成所指定的波形。可通过将多个分
频器组件连接到通用复位信号来对齐这些分频器组件的相位。
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图 4. 使用复位输入的相位对齐
clock
reset
Divide-by-2
Divide-by-4
图 4 显示的是在两个分频器被连接到同一个复位信号以对齐它们的输出相位时产生的波形。
“en”输入提供了关断时钟输入的方式,可有效停顿“div”输出。
图 5. 使用使能输入关断时钟
clock
en
div
图 5 显示的是在使能输入保持低电平一段时间后产生的波形。
资源
分频器被合成到 UDB 阵列中的宏单元。宏单元使用情况取决于合成期间执行的优化。表 1 针对不
同分频值提供了资源使用情况的估计。对于较大的分频值,最好应该使用时钟组件中的内置时钟
分频器。
表 1. 资源使用情况
资源类型
配置
数据通路单
元
宏单元
状态单元
控制单元
DMA通道
中断
分频值 = 2
–
3
–
–
–
–
分频值 = 10
–
6
–
–
–
–
分频值 = 100
–
9
–
–
–
–
分频值 = 1000
–
19
–
–
–
–
分频值 = 10000
–
36
–
–
–
–
分频值 = 100000
–
51
–
–
–
–
分频值 = 1000000
–
63
–
–
–
–
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MISRA 合规性
本节介绍了MISRA-C:2004合规性和本组件的偏差情况。定义了两种类型的偏差:项目偏差 — 适
用于所有PSoC Creator组件的偏差;特定偏差 — 仅适用于该组件的偏差。本节提供了有关组件特
定偏差的信息。《系统参考指南》的MISRA合规性章节中介绍了项目偏差以及有关MISRA合规性
验证环境的信息。
分频器组件没有任何 C 源代码 API。
直流和交流电气特性
除非另有说明,否则这些规范的适用条件是:-40°C ≤ TA ≤ 85 °C 且 TJ ≤ 100 °C。除非另有说
明,否则这些规范的适用范围为 1.71 V 到 5.5 V。
表 2. 交流电气特性
参数
说明
最大值
[1]
最小值
典型值
单位
分频值 = 2
–
–
67
MHz
分频值 = 10
–
–
67
MHz
分频值 = 100
–
–
67
MHz
分频值 = 1000
–
–
43
MHz
分频值 = 10000
–
–
34
MHz
分频值 = 100000
–
–
28
MHz
分频值 = 1000000
–
–
21
MHz
组件时钟频率
fCLOCK
组件更改
本节列出了各版本的主要组件更改内容。
版本
1.0.b
更改说明
更改原因/影响
增加了有关时钟组件所提供的内置全局时钟分 说明了内置时钟分频器的适用场合。
频器的备注内容。
1 这些值提供了此组件的最大安全工作频率。可以在更高的时钟频率运行此组件,此时,需要验证时序要求与 STA 的结果。
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版本
更改说明
1.0.a
纠正了“reset”终端的说明信息。
1.0
该组件的第一版本。
更改原因/影响
数据手册的前一版本中错误指出:“div”输出将保持高
电平,直到复位输入置于低电平为止。
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招致的所有风险,并确保赛普拉斯免于因此而受到任何指控。
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