Component - SR Flip Flop V1.0 - Chinese

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PSoC Creator™ 组件技术资料
SR 型触发器
1.0
特性
 计时以在同步电路中安全使用。
 SR 型触发器阵列的可配置宽度。
概述
SR 型触发器存储可设置或重置的数字值。
何时使用 SR 型触发器
使用 SR 型触发器实现连续逻辑。
输入/输出连接
本节介绍了 SR 型触发器的各种输入和输出连接。
s - 输入
此输入设置输出(设为逻辑高电平“1”)。输出在下一个时钟上升沿前未更改。
r - 输入
此输入重置输出(重置为逻辑低电平“0”)。输出在下一个时钟上升沿前未更改。
时钟 — 输入
时钟信号输出将变更。输出根据时钟的上升沿变化。
q — 输出
所存储的值。
Cypress Semiconductor Corporation
Document Number: 001-86770 Rev. **
• 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600
Revised March 22, 2013
SR 型触发器
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PSoC Creator™ 组件数据手册
组件参数
将切换触发器拖放到您的设计上,然后双击它以打开配置对话框。
SR 型触发器提供了下列参数。
ArrayWidth
可以创建 SR 型触发器阵列,在输入或输出为总线时使用。该参数定义 t 和 q 终端的总线宽度。该
值介于 1-32 之间。默认值为 1。
功能描述
使用下列逻辑等式在宏单元乘积项中实现 SR 型触发器。
Q = (QPREV | S) & ~R
注意,重置优先级高于设置。
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SR 型触发器
表 1. 1 阵列宽度 SR 型触发器真值表
QPREV
S
R
Q
0
0
0
0
1
0
0
1
X
1
0
1
X
X
1
0
资源
SR 型触发器使用一个宏单元。如果 ArrayWidth 参数大于 1,则 SR 型触发器使用许多等于
ArrayWidth 的宏单元。同一个 PLD 中的所有 SR 型触发器组件均必须具有相同的时钟信号。
符合 MISRA 标准
本节介绍了本组件与 MISRA-C:2004 的合规和偏差情况。定义了两种类型的偏差:项目偏差 - 适
用于所有 PSoC Creator 组件的偏差;特定偏差 - 仅适用于此组件的偏差。本节提供了有关组件特
定偏差的信息。系统参考指南的 MISRA 合规性章节中介绍项目偏差以及有关 MISRA 合规性验证
环境的信息。
SR 型触发器组件没有任何 C 源代码 API。
直流和交流电气特性
SR 型触发器组件支持最大组件频率。
组件更改
版本 1.0 是 SR Flip Flop 组件的首次发行版本。
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