AN95599 Hardware Design Guidelines for EZ-PD CCG2 (Japanese).pdf

AN95599
EZ-PD™ CCG2 ハードウェア設計ガイドライン
著者: Rahul Raj Sharma
関連プロジェクト: なし
関連製品ファミリ: CYPD210x
ソフトウェア バージョン: 該当なし
関連アプリケーション ノート: AN95615
本アプリケーション ノートの最新版または関連プロジェクト ファイルについては
http://www.cypress.com/go/AN95599 をご覧ください。
AN95599 は EZ-PD™ CCG2 を使用するためのハードウェア設計およびプリント基板レイアウト ガイドラインを説明しています。
これによりシグナル インテグリティと、USB Power Delivery および Type-C 仕様に完全に準拠した電気的特性に関して性能を
発揮させることができます。
はじめに
目次
はじめに ............................................................................. 1
USB Type-C の概要........................................................... 2
USB Type-C の信号 ...................................................... 2
基本用語 ............................................................................ 3
USB Type-C 接続方向検出 ........................................... 3
回路設計の要件 ................................................................. 4
電源システム ...................................................................... 6
VCONN の選択 ............................................................. 7
認証チップの接続 ............................................................... 8
USB データ ラインの配線 ............................................... 8
信号ビアの配線 ........................................................... 10
まとめ ............................................................................... 11
付録 A: 部材リストおよび回路図 ........................................ 12
CCG2 ベース EMCA パドル カード参考部材リスト ........ 12
シングル/デュアル チップ CCG2 (CSP) EMCA –
CYPD2103-20FNXIT 向けパドル カード参考回路図 ..... 13
シングル/デュアル チップ CCG2 (DFN) EMCA –
CYPD2103-14LHXIT 向けパドル カード参考回路図 ..... 15
改訂履歴 .......................................................................... 17
ワールドワイドな販売と設計サポート ................................. 18
EZ-PD CCG2 はサイプレスの第 2 世代 USB Type-C EMCA
(electronically marked cable assembly) コントローラーです。
USB Power Delivery (PD) 2.0 仕 様 に 準 拠 し て い ま す 。
CCG2 は、パッシブ ケーブル、アクティブ ケーブル、電源供
給されたアクセサリに適用できる完全な USB Type-C と
USB PD ソリューションを提供します。業界標準かつ高性能
の 32 ビット ARM® Cortex®-M0 CPU、標準シリアル通信プロ
トコル (I2C、SPI、UART など) をサポートするシリアル通信ブ
ロック (SCB)、 および終端抵抗 1 (RD、RP および RA) を含む
USB Type-C トランシーバーを内蔵しています。
Type-C EMCA 設計では CCG2 などのアクティブ コンポーネ
ントはパドル カード上に配置されます (図 2)。パドル カードは
ケーブルの両端それぞれに組み込まれ、USB Type-C プラグ
を含み、ケーブル ハーネスに接続されます。本アプリケーショ
ン ノートのハードウェア ガイドラインはパドル カード設計に適
用されます。表 1 に異なるアプリケーション向けの CCG2 製
品を記します。これらのアプリケーションの詳細については、
AN95615 をご覧ください。USB Type-C および USB PD の詳
細については、www.usb.org にアクセスしてください。
表 1. EZ-PD CCG2 製品
品名
CYPD2103
CYPD2104
アプリケーショ パッシブ ケーブル
ン
アクセサリ
パッケージ
20 ボール
WLCSP
20 ボール WLCSP
14 ピン DFN
2
CYPD2105
アクティブ ケー
3
ブル
20 ボール
WLCSP
1. 終端抵抗の詳細については、Type-C 仕様を参照してください。
2. ケーブルまたはドングルの形態をしたアップストリーム対向ポート (UFP)
3. USB データ信号を調整するリドライバーを含む EMCA
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文書番号: 001-97314 Rev. **
1
EZ-PD™ CCG2 ハードウェア設計ガイドライン
USB Type-C 仕様の主な利点は次の通りです。
USB Type-C の概要
USB Type-C のケーブル、コネクタ仕様では、新しく薄型のレ
セプタクルとプラグ (2.4mm) を定義しました。このプラグは利
便性を考慮して設計され、上下どちらの向きにも差すことがで
きます。USB Type-C ケーブルは 100W までの電力を供給で
きます。USB Type-C 仕様では、USB 3.0 の通信と HD 映像
を転送するケーブルを共存させることができます。
USB Type-C のレセプタクル、プラグ、ケーブルは、既存の
USB 3.1 インターコネクト (標準、マイクロ USB ケーブルとコ
ネクタ) の小型、薄型かつ堅牢な代替物になります。対象アプ
リケーションは超薄型のノートブック PC からスマートフォンへ
と多岐にわたります。これらのアプリケーションに標準 A およ
びマイクロ AB レセプタクルを適用するにはあまりに大きく、非
常に使いにくく、壊れやすい問題があります。



プラグの高さが2.4mmのスリムな工業デザイン

低コストで最大100Wの電源供給を容易に実装
プラグの上下とケーブルの向きはリバーシブル
同じコネクタでUSB信号とPCIe、DisplayPort信号の転送
が可能
USB Type-C は、各アプリケーション向けに一本化されたソ
リューションを提供し、広帯域幅および電源要件に対応します
(図 1)。
図 1. 一本化された USB Type-C
USB Type-C の信号

Dn/Dp: ホストとデバイス間の USB 2.0 通信用の標準
USB 2.0 ライン。

RX/TX ライン: フル機能の USB Type-C ケーブル アセン
ブリ内の RX および TX 差動ペアの 2 個。ケーブル アセ
ンブリが接続される方向に応じて、随時 RX および TX ペ
アの 1 個を USB 3.0 通信に使用可能。詳しくは「USB
Type-C 接続方向検出」を参照。

SBU1/SBU2: オーディオなどの補助信号を送信するた
めに代替モードで使用されるサイドバンド使用の信号ライ
ン。この信号の詳細については、USB Type-C 仕様を参
照。
フル機能の USB Type-C ケーブルは以下の信号を含みます。

VCONN: Type-C ケーブル アセンブリ内の能動回路に
5V の電力を供給。VCONN は最初にダウンストリーム
対向ポート (DFP) またはホストにより供給されるが、パ
ワーロール スワップの後に、アップストリーム対向ポート
(UFP) またはデバイスにより供給可能。

VBUS: USB PD 仕様に定義されるホストおよびデバイス間
のパワー ネゴシエーションに応じて、最大 20V、5A の電
力を供給することができる。

CC: USB-PD 通信専用のコンフィギュレーション チャネ
ル。USB ホスト、ケーブルおよびデバイスの間で共有。
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2
EZ-PD™ CCG2 ハードウェア設計ガイドライン
Cable
Housing
Cable
Housing
Type-C
Plug
Type-C
Plug
図 2. USB Type-C コネクタ ハウジング
図 3. USB Type-C 接続方向の検出1
基本用語
SOP*: SOP は Start of Packet (パケットの開始) の略です。
PD は SOP*シーケンスで開始します。USB PD specification
をご覧ください。
DFP: ダウンストリーム対向ポート (Downstream facing port)
はデバイスの接続相手であるホストやハブにある USB TypeC ポート
UFP: アップストリーム対向ポート (Upstream facing port) は
ホストやハブにある DFP へ接続するデバイスとハブにある
USB Type-C ポート
USB Type-C 接続方向検出
DFP は内部で終端抵抗 Rp を CC ピン (CC1 および CC2) に
接続しています。一方 UFP は終端抵抗 Rd を CC ピンに接続
しています (図 3)。ケーブルは終端抵抗 Ra を VCONN ピンに
接続しています。終端抵抗 Rp と Rd を CC ピンに接続する目
的は DFP から UFP への接続と通信用に使用される CC ピン
を識別するためです。ケーブルが接続された時 DFP は両方
の CC ピンを監視して、その未終端電圧より小さい電圧を検出
します。
Type-C レセプタクルの CC ピン (CC1 または CC2) で UFP
内の Rd 終端を検出することにより、DFP は、(2 つのペアから)
どの SuperSpeed (SS) USB 信号が接続用に使用されかを
決定し、機能の切り替えを制御して、適切な SuperSpeed
USB 信号ペアをルーティングします。
同じように UFP は、DFP 内で終端される CC ピンを検出し、
機能の切り替えを制御して、適切な SuperSpeed USB 信号
ペアをルーティングします。接続が確立された後に、DFP は
CC1 または CC2 を再度割り当て、プラグの VCONN ピンから
ケーブルに電力供給します。Type-C 接続および方向検出メカ
ニズムの詳細については、Type-C 仕様を参照してください。
1
出典: USB Type-C 仕様
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3
EZ-PD™ CCG2 ハードウェア設計ガイドライン
ケーブルがエニュメレーションされた後に、ホストは VCONN
電源をオフにすることがあります。このアプリケーションの重要
かつユニークな要件の一つは、2 つの別個の VCONN ピンか
らチップに電力供給することです (図 4)。このソリューションは
プラグの間に専用の配線を必要とします。このアプリケーショ
ンでは、CCG2 デバイスの GPIO ピン (WLCSP パッケージの
ボール D3 または DFN パッケージのピン 13) をフローティン
グにしなければなりません。
回路設計の要件
本節では CCG2 を用いる EMCA の回路設計要件について説
明します。3 つのアプリケーション シナリオは参考用です。
ケーブルに 1 個の CCG2 チップがある EMCA ソリューション
この EMCA ソリューションは片方のプラグに 1 つの CCG2
チップを有します。このソリューションは、ケーブル (チップで
はなく) を介して VCONN を配線することを必要とします。こ
れは、どちらのプラグがホスト (DFP) に接続されるかにかか
わらず、(ケーブルの一方の端に配置される) チップが
VCONN1 と VCONN2 のいずれかにより電力供給されるため
のものです。
図 4. シングル CCG2 ベース EMCA ケーブル ソリューションの電源システム推奨事項
Type-C
Plug
Type-C
Plug
VBUS
VCONN 2
VCONN 1
1uF
E4
E3
E1
VDDD
VDDIO
VCONN1
VCONN2
0.1uF
GPIO
C3
A1
VDDIO
4.7 k
GPIO
GPIO
GPIO
VCCD
1uF
CYPD2103-20FNXIT
B1
GPIO
CC2
XRES
C4
D3
0.1uF
C2
D2
B2
A4
CC1 B4
D4 VSS
C1 VSS
RD1
I2C_0 I2C_0
_SCL _SDA
A2
A3
B3
SWD_ SWD_
IO
CLK
D1
E2
CC
SuperSpeed and HighSpeed Lines
GND
注 図 4 は参考例であり WLCSP パッケージ に基づ い てい ま す。 DFN 参考回路の詳細につい ては、 付録 をご覧ください 。
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文書番号: 001-97314 Rev. **
4
EZ-PD™ CCG2 ハードウェア設計ガイドライン
ケーブルに 2 個の CCG2 チップがある EMCA ソリューション (使用時は 1 個の CCG2 がアクティブ)
この EMCA ソリューションは 2 個の CCG2 デバイス (プラグ毎に 1 個) を備えていますが、使用時は 1 個のみがアクティブです。この
ソリューションでは VCONN 信号をケーブルに渡つて配線せず、各プラグ内の CCG2 デバイスで終了します。また VCONN を提供す
る DFP 側にある CCG2 デバイスだけが電力供給されます。ケーブルがエニュメレーションされた後に、ホストは VCONN 電源をオフに
することがあります。図 5 に示すように、このケーブルでは VCONN 配線をケーブル全長に渡り配線することはなく、線材のコストを節
約します。
図 5. デュアル CCG2 ベース EMCA ケーブル ソリューションの電源システム推奨事項
Type-C
Plug
Type-C
Plug
VBUS
VCONN2
VCONN1
1uF
1uF
E4
E3
E1
VDDD
VDDIO
VCONN1
VCONN2
0.1uF
GPIO
C3
A1
VDDIO
4.7 k
GPIO
GPIO
VCCD
GPIO
1uF
CYPD2103-20FNXIT
B1
GPIO
CC2
XRES
D4 VSS
C1 VSS
I2C_0 I2C_0
_SCL _SDA
A2
A3
E4
C4
E1
VDDIO
VCONN1
GPIO
D3
C3
C2
A1
D2
VDDIO
B2
GPIO
VCCD
1uF
4.7 k
A4
GPIO
GPIO
CYPD2103-20FNXIT
B1
XRES
D4 VSS
B3
C1 VSS
I2C_0 I2C_0
_SCL _SDA
A2
A3
SWD_ SWD_
IO
CLK
D1
E2
GPIO
CC2
CC1 B4
RD1
E3
VDDD
VCONN2
C4
D3
0.1uF
C2
D2
B2
A4
CC1 B4
RD1
B3
SWD_ SWD_
IO
CLK
D1
E2
CC
SuperSpeed and HighSpeed Lines
GND
注 図 5 は参考例であり WLCSP パッケージに基づいています。DFN 参考回路の詳細については、付録をご覧ください。
ケーブルに 2 個の CCG2 チップがあるアクティブ EMCA ソリューション (両方の CCG2 がアクティブ)
この EMCA ソリューションは 2 個の CCG2 デバイス (プラグ毎に 1 個) を備えています。両方の CCG2 は同時にアクティブです。この
ソリューションの典型的な使用事例はアクティブ ケーブルです。アクティブ EMCA の重要な機能は、データパス上にリドライバを追加す
ることにより信号調整機能を提供することです。コンフィグレーションまたは信号調整を必要とするアクティブ ケーブルは「マネージド ア
クティブ ケーブル」と呼ばれています。マネージド アクティブ ケーブルがケーブルのそれぞれの端に独立した管理または信号調整を要
求する場合、USB PD の構造化ベンダ定義メッセージ (VDMs) が各プラグ個別になければなりません。VDM の詳細については、USB
PD specification を参照してください。
このアクティブ ケーブル ソリューションは 2 個の CCG2 チップ (各プラグに 1 個) を持っています。VCONN はケーブルに渡って配線さ
れますが、2 つのコネクタの間に直結されません。このソリューションでは、ケーブルがリバーシブルになるように配線されます (図 6)。
このアプリケーションでは、両方の CCG2 デバイスの GPIO ピン (WLCSP パッケージのボール D3 または DFN パッケージのピン 13)
をグランドにプルダウンしなければなりません。
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EZ-PD™ CCG2 ハードウェア設計ガイドライン
図 6. 電源システム推奨事項 (両方のチップがアクティブ)
Type-C
Plug
Type-C
Plug
VBUS
VCONN2
VCONN1
0.1uF
1uF
E4
E3
E1
VDDD
VDDIO
VCONN1
VCONN2
0.1uF
GPIO
C3
A1
VDDIO
GPIO
GPIO
VCCD
1uF
GPIO
CYPD2105-20FNXIT
4.7 k
B1
C1
`
1uF
GPIO
CC2
XRES
C1 VSS
RD1
E3
E1
VDDD
VDDIO
VCONN2
VCONN1
GPIO
D3
C3
C2
A1
VDDIO
D2
GPIO
GPIO
VCCD
GPIO
1uF
B2
GPIO
CYPD2105-20FNXIT
4.7 k
A4
B1
CC2
XRES
C1 VSS
B3
I2C_0 I2C_0
_SCL _SDA
A2
A3
SWD_ SWD_
IO
CLK
D1
E2
E4
D3
C2
D2
B2
A4
CC1 B4
D4 VSUB
CC1 B4
D4 VSUB
I2C_0 I2C_0
_SCL _SDA
A2
A3
C4
C4
RD1
B3
SWD_ SWD_
IO
CLK
D1
E2
From CCG2 GPIO
From CCG2 GPIO
CC
SuperSpeed and Hi-Speed Lines
USB-Redriver
USB-Redriver
GND
注 図 6 は参考例であり WLCSP パッケージに基づいています。
電源システム
CCG2 は、VCONN1 および VCONN2 の 2 つの電源系統の
内の 1 つにより動作することができます。図 4 および図 5 に、
シングルおよびデュアル CCG2 ベース EMCA ケーブル向け
に推奨される電源デカップリング回路を示します。

VCCD レール デカップリング コンデンサ: VCCD は 1.8V
の内部レギュレータ出力。電源を安定化し系統のリップル
を低減するために、1uF のデカップリング コンデンサを必
ず配置する
CCG2 は少なくとも 5 個の受動素子を必要とします。

VDDIO レール デカップリング コンデンサ: CCG2 内部の
GPIO バッファはこの系統から電力供給される。この系統
が別個の電源から電力供給される場合、1uF デカップリン
グ コンデンサを配置してリップルを低減する。この系統は
図 4、図 5、図 6 に示すケーブル アプリケーションで
VDDD に短絡することができる

リセット プルアップ: CCG2 チップがリセット状態のままに
ならないように XRES ラインを VDDIO に常にプルアップ
する

VCONN レール デカップリング コンデンサ: 0.1uF コンデ
ンサを VCONN ラインに配置して、CCG2 チップの ESD
性能を満たす (IEC61000-4-2 レベル 4C に従って、±8kV
接触放電および±15kV 気中放電)

VDDD レール デカップリング コンデンサ: CCG2 レギュ
レータおよび全てのペリフェラルは内部で VDDD から電
力供給される。チップの性能を確保するために、きれいな
DC 電圧をこのピンに与えます。この系統のリップルを低
減するために、1uF のデカップリング コンデンサを使用す
る
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注 さらに Type-C 仕様に従って、4 個のコンデンサが Type-C
コネクタの VBUS ピンに必要です。10nF バイパス コンデンサ
(電圧定格 30V 以上) はフル機能のケーブルの VBUS ピンの
ケーブル両端それぞれに必要です。バイパス コンデンサはで
きるだけ Type-C コネクタの VBUS ピンの近くに配置します。
詳細については、Type-C specification を参照してください。
表 2 にこれら受動素子の推奨値を示します。
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表 2. 受動素子の推奨値
受動素子
推奨値
XRES プルアップ
4.7kΩ
VCONN デカップリング コンデンサ
使用される系統毎に 0.1µF
VDDD デカップリング コンデンサ
1µF
VCCD デカップリング コンデンサ
1µF
VDDIO デカップリング コンデンサ (個別の系統から電源供給される場合)
1µF
VBUS バイパス コンデンサ
VBUS ピン毎に 10nF
CCG2 アプリケーション別に最低限必要な部品を表 3 に示します。
表 3. アプリケーション別 CCG2 部品表
アプリケーション
回路図
最低限必要な
部品点数
内容
ケーブルに 1 個の CCG2 チップがある EMCA ソリューション
図4
5
4 個のデカップリング コンデンサ、1 個の
XRES プルアップ抵抗
ケーブルに 2 個の CCG2 がある EMCA ソリューション (使用
時は 1 個の CCG2 がアクティブ)
図5
8
チップ毎に、3 個のデカップリング コンデンサと
1 個の XRES プルアップ抵抗
ケーブルに 2 個の CCG2 があるアクティブ EMCA ソリューショ
ン (両方の CCG2 がアクティブ)
図6
8
チップ毎に、3 個のデカップリング コンデンサと
1 個の XRES プルアップ抵抗
VCONN の選択
CCG2 には 2 個の VCONN (VCONN_1 および VCONN_2) 端子があります。両端子は内部でダイオード介してまとめられチップの
VDDD パッドに電力供給します。VDD 系統はチップの残りの部分に電力供給します (図 7)。
図 7.CCG2 の電源とコンデンサ配置
4.0V to 5.5V VCONN1
0.1uF
VCONN2
RA
RA
VDDD
1uF
Core Regulator
VCCD
VDDIO
1uF
GPIO
Core
CC
Tx/Rx
VSS
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7
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図 9. コンデンサの配置
認証チップの接続
いじり止め認証を必要とするアプリケーションでは、CCG2 を
外部の認証チップに接続します。このチップにより、特定のベ
ンダーが提供するケーブルのみがベンダー ホストと動作する
こと、認証が失敗すればホストがネゴシエーションを直ちに終
了させることができます。認証チップは図 8 に示すように接続
します。U2 は I2C スレーブインターフェース付きの認証デバイ
スです。
図 8. 認証チップの接続
電源層とグランド層の配置
静電容量を得るために、電源層をグランド層の近くに配置しま
す。層間に発生する静電容量は高周波ノイズをフィルターする
分布定数的デカップリング コンデンサとして動作して、不要輻
射を減少させます。
USB データ ラインの配線
プリント基板レイアウト ガイドライン
本節では基板設計のガイドラインを説明します。電源と USB
信号の配線方法、基板に部品を配置する推奨事項を説明しま
す。 部品定数の推奨値については、電源システムの節をご覧
ください。
電源ドメイン
CCG2 デバイスは DFP から供給される VCONN 電源によっ
て動作します。電源システム ネットワークを設計する際には、
以下の事項に注意してください。


バルク コンデンサとデカップリング コンデンサの配置
USB Type-C ケーブルは、ケーブルの設計に応じて 2 個のプ
リント基板 (パドル カードと呼ばれる) から構成されます。
Type-C 仕様に従って、フル機能の Type-C ケーブルはすべ
て電子的に捺印する必要があるので、これらのパドル カード
を使用します。
USB データラインは CCG2 に直接接続されませんが、パドル
カード設計でそれらがどのように扱われるか十分に注意してく
ださい。良好な信号品質を確保し不要輻射を低減するために
USB データ ラインは非常に重要です。パドル カードを設計す
るために以下のガイドラインに従ってください。


パドル カードに高性能の基板材料を使用する
USB SuperSpeed 配線はできる限り短くする
配線の差動インピーダンスを 90Ω とする
電源面とグランド面の配置
バルク コンデンサとデカップリング コンデンサの配置

高周波ノイズをバイパスするために、デカップリング コンデン
サを VCONN、VDDD および VCCD ピンの近くに配置します (
図 9)。電源ピンのローカル電源として動作するバルク コンデ
ンサは、CCG2 の VDDD ピンの近くに配置します。
差動 SS ペアの配線長の差を 0.12mm (5mil) 以内にす
る

ハイスピード (D+と D–) 信号の配線長の差を 1.25mm
(50mil) 以内にする


差動ペアの間隔が 0.5mm 以上であることを確認する

USB レセプタクル近くの SS Rx 信号の配線長を調整する。
必要に応じて、デバイス近くの SS Tx 信号の配線長を調
整する
電源ラインの配線幅を電源パッドの幅と同じにします。電源ピ
ンを電源層に接続するために、ビアを電源パッドの直近に配置
します。これによりライン上の浮遊インダクタンスと IR ドロップ
が最小限になります。
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必要に応じて、USB レセプタクルに近いハイスピード信号
配線の長さを調整する
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8
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
図 11.全ての VBUS ピンをグループ化
接地コプレーナ線路 (CPWG) を送信ライン方式として選
択する (図 10)
図 10. CPWG の例


ビアの使用を最小限に抑える
図 11 に示すように、VBUS ピンをグループ化する (全ての
VBUS ピンがビアを使って同じ面に引き出される)

同じように GND ピンをグループ化する (全ての GND ピ
ンがビアを使って同じ面に引き出される)

同軸ケーブルのシールドをハンダ付けするためにグランド
パッドを追加する
32mil 厚 6 層基板の例
標準的な 32mil (0.8mm) 厚のプリント基板に推奨する層構成
を図 12 に示します。この層構成で平衡線路を配線する場合、
配線幅 (W) を「x」mil、間隔 (S) を「y」mil、差動インピーダンス
を 90Ω として計算します。
図 12.基板の層構成
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9
EZ-PD™ CCG2 ハードウェア設計ガイドライン
図 15.SS 信号直下のベタ グランド面
インピーダンス整合
インピーダンスの不整合を防ぐために、図 13 示すように差動
ペアは一定の配線幅と間隔を維持します。
SS trace
Signal layer
図 13.差動ペアの配置
Ground layer
2 対の USB 配線が異なる層で互いに交差するときは、図 16
に示すように、グランド層を 2 枚の USB 信号層の間に配置す
る必要があります。

「g」は線路と同一面上にある他の配線との最小間隔
(8mil)


「W」は信号線の幅
図 16. グランド層の挿入
「S」は差動ペア信号間の間隔
電流の帰還経路を確保するために、全ての SS 信号ラインを
グランド層の隣の層に配線する必要があります。
図 14. 差動線路のインピーダンス整合の技術
Not recommended
Not recommended
Recommended
信号ビアの配線
SS 信号直下のグランド面が分割されるとインピーダンス不整
合が発生し、ループ インダクタンスと不要輻射が増加します。
図 15 に、SS 信号直下に推奨されるベタ グランド面を示しま
す。
本節は SS 信号の配線に関する推奨事項について説明しま
す。Type-C ケーブルのパドル カードなどのアプリケーションで
は、寸法の制約によりこれらのガイドラインを全て守れないこと
があります。
SS 信号は 1 つの層で配線されるべきです。ビアは信号線の
不連続を発生させ、SS 信号品質に影響します。
SS 信号を他の層に配線する必要がある場合、一定のイン
ピーダンスを確保するために連続的なグランドを維持します。
このために図 17 のようにグランド ビアを信号ビアの隣に配置
します。信号ビアとグランド ビア間の距離は少なくとも 40mil
にしてください。
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10
EZ-PD™ CCG2 ハードウェア設計ガイドライン
図 17.グランド ビア
Differential impedance
should be maintained
at 90 ohms in these
sections
図 19. USB 信号線の曲り
Ground vias
Distance between each
via should be about 40
mils (center to center)
These four sections should
be routed as a single ended
trace. The impedance of
each individual trace should
be maintained at 45 ohms.
SS signal vias
Not recommended
SS 信号の差動ペアをひとまとめにして周囲の銅箔をくり抜き
ます。図 18 に示す銅箔のくり抜きは、ビアを個々に配置する
場合に比べてインピーダンス整合に適しています。
図 18.SS 配線周囲の銅箔くり抜き
Void in plane
for vias
Recommended
Distance between each
via pair should be about
40 mils.
USB 信号線はできるだけ曲げないようにします。特に直角に
曲げてはなりません。曲げる必要がある場合図 19 のように、
45 度または円弧 (曲線) で曲げてください。
Recommended
まとめ
USB PD の動作には慎重なハードウェア設計が要求されます。
本アプリケーション ノートのガイドラインに従うことで、お客様
の CCG2 ベースのケーブル設計が初回の規格検査に合格す
る可能性があります。
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EZ-PD™ CCG2 ハードウェア設計ガイドライン
付録 A: 部材リストおよび回路図
CCG2 ベース EMCA パドル カード参考部材リスト
表 4. CCG2 ベースパドル カード参考部材リスト
番号
パドル カード毎の数量
1
1
2
参照名
内容
R1
抵抗 4.7kΩ
1 (2*)
C3*、C4
コンデンサ 0.1µF 16V
3
2
C1、C2
コンデンサ 1µF 16V
4
1
U1
CCG2 コントローラーIC
5
1
J1
USB Type-C プラグ コネクタ
6
4
C5、C6、C7、C8
コンデンサ 10nF 35V
* シングルチップ CCG2 EMCA ソリューションにのみ適用可能です。
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シングル/デュアル チップ CCG2 (CSP) EMCA – CYPD2103-20FNXIT 向けパドル カード参考回路図
図 20. WLCSP ベースの参考回路図 (Type-C コネクタの部分)
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文書番号: 001-97314 Rev. **
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EZ-PD™ CCG2 ハードウェア設計ガイドライン
図 21. WLCSP ベースの参考回路図 (CCG2 コネクタの部分)
注 シングルチップ ソリューションのみに、VCONN_FAR およびコンデンサ C3 への接続が必要とされます。デュアルチップ ソリュー
ションではこのピンを開放します。
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シングル/デュアル チップ CCG2 (DFN) EMCA – CYPD2103-14LHXIT 向けパドル カード参考回路図
図 22. DFN ベース参考回路図 (Type-C コネクタの部分)
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文書番号: 001-97314 Rev. **
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図 23. DFN ベース参考回路図 (CCG2 コネクタの部分)
注 シングルチップ ソリューションのみに、VCONN_FAR およびコンデンサ C3 への接続が必要とされます。デュアルチップ ソリュー
ションではこのピンを開放します。
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文書番号: 001-97314 Rev. **
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改訂履歴
文書名: AN95599 - EZ-PD™ CCG2 ハードウェア設計ガイドライン
文書番号: 001-97314
版
**
ECN 番号
4769276
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変更者
HZEN
発行日
05/20/2015
変更内容
これは英語版 001-95599 Rev. **を翻訳した日本語版 001-97314 Rev. **です。
文書番号: 001-97314 Rev. **
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