AN94077 Advantages of 65-nm Technology Over 90-nm for Sync/NoBL SRAMs (Japanese).pdf

AN94077
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
著者: Devardhi Mandya
関連プロジェクト: No
関連製品ファミリ: CY7C14**KV33/25
CY7C13**KV33/25
ソフトウェア バージョン: 該当なし
関連アプリケーション ノート: 該当なし
®
AN94077 では、サイプレスの同期/NoBL (No Bus Latency™) SRAM ファミリに関して 90nm 技術より優れた 65nm 技術の
利点を説明します。
目次
はじめに ....................................................................1
改訂履歴 .......................................................................... 12
65nm と 90nm 同期/NoBL SRAM デバイスの比較 ...1
ワールドワイドな販売と設計サポート ................................. 13
消費電力および接合部温度の計算 ....................4
製品 ................................................................................. 13
3
65nm 同期/NoBL SRAM における ECC 実装 ..........6
PSoC ソリューション ........................................................ 13
4
65nm 同期/NoBL SRAM の幅と深さの拡張 .............8
サイプレス開発者コミュニティ ............................................ 13
5
アドレス ピンの割り当て............................................ 10
テクニカル サポート .......................................................... 13
6
まとめ ...................................................................... 11
1
2
2.1
1
®
はじめに
®
サイプレスの 65nm 同期/NoBL (No Bus Latency™) 製品ファミリは、90nm 同期/NoBL 製品ファミリのダイ縮小と完全
に下位互換性があり、ソフト エラー耐性を改善し、フィールドの品質を向上するためのエラー訂正コード (ECC) も内蔵して
います。
SRAM デバイスの耐久性は、放射線照射でしばしば問題となります。サイプレスは、SRAM デバイス上で観察される最大
SER を低減するために ECC 内蔵の 65nm 同期/NoBL SRAM デバイスを提供しています。これらのデバイスは、SER が
216FIT/Mb の ECC なしの 65nm SRAM や SER が 394FIT/Mb の 90nm SRAM デバイスと比べて SER が最大
0.01FIT/Mb を達成します。
本アプリケーション ノートでは、65nm と 90nm 同期/NoBL SRAM 間の主な違いの詳細について説明しながら、90nm 技術
より優れた 65nm 技術の利点にもハイライトを当てます。
2
65nm と 90nm 同期/NoBL SRAM デバイスの比較
表 1 に、アクティブ電流 (IDD)、スタンバイ電流 (ISB)、スリープ モード電流 (IZZ)、スイッチング電流 (IDDQ)、入出力静電容量、
ECC、ソフト エラー率 (SER)、コア電圧 (VDD)、I/O 電圧 (VDDQ)、消費電力、容量、構成およびパッケージに関して 65nm と
90nm 同期/NoBL SRAM の違いを示します。
90nm デバイスと比べると 65nm 同期/NoBL デバイスでは、アクティブ電流 (IDD) 値が半減するという大幅な改善が見られ
る一方、スタンバイ電流 (ISB) も大幅に低減されます。65nm デバイスでは電流が低減されるため、デバイスの総消費電力は
90nm SRAM デバイスの半分です。入力/出力の静電容量は、新製品の 65nm SRAM デバイスでは低減されます。
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文書番号:001-95977 Rev. *C
1
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
表 1. 65nm と 90nm 同期/NoBL デバイスの特長
標準同期 SRAM
65nm
90nm
最大周波数 [1]
65nm および 90nm
36M & 18M
36M
IDD – アクティブな電流 (Max) [2]
18M
36M
ISB1 – スタンバイ電流 [3]
18M
36M
ISB2 – スタンバイ電流 [3]
18M
36M
ISB3 – スタンバイ電流 [3]
18M
36M
ISB4 – スタンバイ電流 [3]
18M
36M
IDDZZ – スリープ モード スタン
バイ電流 [3]
18M
VDD – コア電圧
VDDQ – I/O 電圧
36M & 18M
NoBL SRAM
パイプライン
フロースルー
パイプライン
フロースルー
SRAM
SRAM
SRAM
SRAM
65nm
250MHz
133MHz
250MHz
133MHz
90nm
250MHz
133MHz
250MHz
133MHz
65nm
240mA
170mA
240mA
170mA
90nm
475mA
310mA
475mA
310mA
65nm
200mA
149mA
200mA
149mA
90nm
350mA
210mA
350mA
210mA
65nm
90mA
90mA
90mA
90mA
90nm
225mA
180mA
225mA
180mA
65nm
80 mA
80mA
80mA
80mA
90nm
160mA
140mA
160mA
140mA
65nm
80mA
80mA
80mA
80mA
90nm
120mA
120mA
120mA
120mA
65nm
70mA
70mA
70mA
70mA
90nm
70mA
70mA
70mA
70mA
65nm
90mA
90mA
90mA
90mA
90nm
200mA
180mA
200mA
180mA
65nm
80mA
80mA
80mA
80mA
90nm
135mA
130mA
135mA
130mA
65nm
80mA
80mA
80mA
80mA
90nm
135mA
135mA
135mA
135mA
65nm
70mA
70mA
70mA
70mA
90nm
80mA
80mA
80mA
80mA
65nm
75mA
75mA
75mA
75mA
90nm
100mA
100mA
100mA
100mA
65nm
65mA
65mA
65mA
65mA
90nm
80mA
80mA
80mA
80mA
65nm
3.3V または 2.5V
90nm
36M & 18M
65nm
3.3V/2.5V (3.3V VDD の場合) または 2.5V (2.5V VDD の場合)
90nm
1
サイプレスは、周波数 200MHz、167MHz、133MHz のパイプライン SRAM と周波数 100MHz のフロー スルーSRAM も提供しています。
2
比較するアクテイブ電流は、x36 バス幅の SRAM 向けの値です。容量が違う他の SRAM のアクティブ電流 (IDD) については、
www.cypress.com/?id=95 に掲載している各製品のデータシートを参照してください。
3
それぞれのスタンバイ電流のテスト条件については、データシートを参照してください。
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2
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
標準同期 SRAM
65nm
65nm および 90nm
90nm
36M
最大のコア消費電力 [4]
18M
36M
総消費電力 [5]
18M
36M
CI/O – 入力/出力の静電容量
(TQFP/FBGA)
18M
36M & 18M
NoBL SRAM
パイプライン
フロースルー
パイプライン
フロースルー
SRAM
SRAM
SRAM
SRAM
65nm
792mW
561mW
792mW
561mW
90nm
1568mW
1023mW
1568mW
1023mW
65nm
660mW
492mW
660mW
492mW
90nm
1155mW
693mW
1155mW
693mW
65nm
1037mW
691mW
1037mW
691mW
90nm
1813mW
1153mW
1813mW
1153mW
65nm
905mW
622mW
905mW
622mW
90nm
1425mW
1179mW
1425mW
1179mW
65nm
5pF/5pF
90nm
5.5pF/6pF
65nm
5pF/5pF
90nm
5pF/9pF
65nm
x18、x32、x36
、x72
x18、x32、
x36
x18、x32、
x36、x72
x18、x32、
x36
90nm
x18、x32、x36
、x72
x18、x32、
x36
x18、x32、
x36、x72
x18、x32、
x36
構成 (バス幅)
ECC [6]
36M & 18M
36M & 18M
最大 SER
(FIT/Mb) [7]
36M
65nm
有 – シングルビット エラー訂正 (SEC)
90nm
無
単一論理ビット反転 (LSBU)
– 65nm (ECC 内蔵)
0.01
LSBU – 65nm (ECC なし)
216
LSBU – 90nm
394
65nm
100 ピン TQFP、165 ボール FBGA
90nm
100 ピン TQFP、119 ボール BGA、165 ボール FBGA
65nm
100 ピン TQFP、119 ボール BGA、165 ボール FBGA
90nm
100 ピン TQFP、119 ボール BGA、165 ボール FBGA
65nm
有
パッケージ
18M
JTAG [8]
36M & 18M
90nm
36M & 18M
65nm
32 ビット JTAG ID コード
90nm と 65nm デバイスは同じ JTAG ID コードを共有
90nm
4
コア消費電力 = VDD x IDD
5
総消費電力 = (コア消費電力) + (スイッチング消費電力) = (VDD x IDD) + (α x f x CL x VDDQ2 x N)
6
サイプレスは、ECC 内蔵の 65nm デバイスと ECC なしの 65nm デバイスをサポートしています。
7
詳細は、アプリケーション ノート「AN54908 – Accelerated Neutron SER Testing and Calculation of Terrestrial Failure Rates」を参照してください。
8
100 ピン TQFP パッケージでは JTAG オプションがサポートされていません。
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3
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
2.1
消費電力および接合部温度の計算
2.1.1
消費電力 (Pd)
以下の式で消費電力を計算します。
Pd = コア消費電力 + I/O スイッチング消費電力
2
Pd = VDD IDD + α f CL VDDQ N
ここで:
VDD = コア電圧
IDD = アクティブ電流
α = 動作係数、すなわち出力が切り替わる周波数とクロック周波数の比率
f = 動作周波数
CL= 外部負荷容量
VDDQ = I/O 電圧
N = 切り替わる I/O の数
表 2 に、65nm デバイスは 90nm デバイスより定格電力が優れていることを示します。
表 2. 65nm と 90nm 同期/NoBL デバイスの消費電力の比較
65nm 同期 SRAM (36Mb)
90nm 同期 SRAM (36Mb)
CY7C1440KV33-250AXC
CY7C1440AV33-250AXC
VDD = 3.3V
VDD = 3.3V
IDD = 240mA
IDD = 475mA
α = 0.5
α = 0.5
f = 250MHz
f = 250MHz
CL = 5pF (100 ピン TQFP パッケージ)
CL = 5pF (100 ピン TQFP パッケージ)
VDDQ = 3.3V
VDDQ = 3.3V
N = 36
N = 36
よって:
よって:
2
Pd = VDD IDD + α f CL VDDQ N
Pd = VDD IDD + α f CL VDDQ2 N
Pd = 3.3V x 240mA + 0.5 x 250MHz x 5pF x (3.3V) 2 x 36
Pd = 3.3V x 475mA + 0.5 x 250MHz x 5pF x (3.3V )2 x 36
総消費電力 = 1037mW
総消費電力 = 1813mW
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4
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
65nm 同期 SRAM (18Mb)
90nm 同期 SRAM (18Mb)
CY7C1370KV33-250AXC
CY7C1370D-250AXC
VDD = 3.3V
VDD = 3.3V
IDD = 200mA
IDD = 350mA
α = 0.5
α = 0.5
f = 250MHz
f = 250MHz
CL= 5pF (100 ピン TQFP パッケージ)
CL= 5pF (100 ピン TQFP パッケージ)
VDDQ = 3.3V
VDDQ = 3.3V
N = 36
N = 36
よって:
よって:
2
Pd = VDD IDD + α f CL VDDQ N
Pd = VDD IDD + α f CL VDDQ2 N
Pd = 3.3V x 200mA + 0.5 x 250MHz x 5pF x (3.3V) 2 x 36
Pd = 3.3V x 350mA + 0.5 x 250MHz x 5pF x (3.3V )2 x 36
総消費電力 = 905mW
総消費電力 = 1400mW
2.1.2
接合部温度 (TJ)
以下の式で接合部の温度を計算します。
TJ = Pd θJA + TA
ここで:
θJA = 接合部から周囲までの熱抵抗
TA = 周囲温度
Pd = 消費電力
表 3 に、65nm デバイスは 90nm デバイスより定格接合部温度が低いことを示します。
表 3. 65nm と 90nm Sync/NoBL デバイスの接合部温度 (TJ ) の比較
65nm 同期 SRAM (36MB)
90nm 同期 SRAM (36MB)
CY7C1440KV33-250AXC (100 ピン TQFP)
CY7C1440AV33-250AXC (100 ピン TQFP)
θJA = 35.36°C/W
θJA = 25.21°C/W
TA = 30°C
TA = 30°C
Pd = 1037mW
Pd = 1813mW
よって:
よって:
TJ = Pd θJA + TA
TJ = Pd θJA + TA
TJ = (1037m x 35.36) + 30
TJ = (1813m x 25.21) + 30
接合部温度 = 66.67°C
接合部温度 = 75.7°C
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5
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
3
65nm 同期 SRAM (18MB)
90nm 同期 SRAM (18MB)
CY7C1370KV33-250AXC (100 ピン TQFP)
CY7C1370D-250AXC (100 ピン TQFP)
θJA = 37.95°C/W
θJA = 28.66°C/W
TA = 30°C
TA = 30°C
Pd = 905mW
Pd = 1425mW
よって:
よって:
TJ = Pd θJA + TA
TJ = Pd θJA + TA
TJ = (905m x 37.95) + 30
TJ = (1425m x 28.66) + 30
接合部温度 = 64.34°C
接合部温度 = 70.84°C
65nm 同期/NoBL SRAM における ECC 実装
メモリ コアは、1 つのデータ ワードにマルチ ビット エラーが発生する可能性を低下させるよう設計されています。「カラム多
重化」とも呼ばれているビット インターリーブは、メモリ アレイを空間的マルチビット エラーから保護するために使用される従
来の方法です。ハミング コードによる ECC の SEC タイプはアーキテクチャの原理に基づいて選択されます。ECC は、9 個
のデータ ビット毎に 4 個の追加の「シンドローム ビット」を含みます。シンドローム ビットは、外部ホストからアクセス不可で、
パッケージやピン配置にかかわらず同じです。
図 1 に示すように、新しいデータが書き込まれると、ECC ロジックは 4 個のシンドローム ビットを計算し、それらをデータ
ビットと共にメモリ コアに格納します。この例では、データ入力バッファ内の 36 ビットは、4 個の 9 ビット ワードに再グループ
化されます。これらワードは順番に ECC エンコーダー ブロックに渡されます。同様に x18 と x72 データ幅のアーキテクチャで
は、入力ビットはそれぞれ 2 個の 9 ビット ワードと 8 個の 9 ビット ワードに再グループ化されます。エンコーダー ブロックによ
り生成された 4 個のシンドローム ビットは、データ ビットと共に格納されます。任意のデータ ワードの位置を読み出した時、故
障が発生したかどうかを判定するためにシンドローム/ パリティ ビットが ECC デコーダー ブロックで分析されます。シンド
ローム ビットは、データ ワード内の誤ったビットの位置を識別します。データ ワードは誤ったビットを反転することで訂正され
ます。
図 1. ECC パリティ ビットの生成
36 data bits
9 data bits
36 data bits
9 data bits
9 data bits
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ECC
Encoder
ECC
Encoder
ECC
Encoder
4 parity bits
4 parity bits
4 parity bits
ECC Parity Array
From Data-In Buffer
9 data bits
ECC
Encoder
16 parity bits
Memory
Array
4 parity bits
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6
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
図 2 に、SRAM からデータ ワードを読み出す際のシングルビット エラーの訂正プロセスを示します。ECC は、いずれかのデータ
ワードまたはすべてのデータ ワード内のシングルビット エラーを訂正することができます。SRAM 内のデータが再度書き込まれずに
長い間保持される場合、エラーは複数のビットに蓄積する可能性はほとんどありません。万が一これが発生した場合、ECC はマルチ
ビット エラーを訂正することができないので、破損したデータが出力されます。サイプレスは、マルチビット エラーの発生を除去するため
に時折のデータ スクラビングをお勧めします。
図 2. データ ビット訂正
ECC
Decoder
4 parity bits
9+4 bits
ECC
Decoder
9 data bits
9+4 bits
ECC
Decoder
9 data bits
9+4 bits
ECC
Decoder
9 data bits
36 data
bits
4 parity bits
4 parity bits
To Output Buffer
ECC Parity Array
Memory
Array
16 parity bits
9 data bits
9+4 bits
4 parity bits
36 data bits
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7
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
4
65nm 同期/NoBL SRAM の幅と深さの拡張
本節では、65nm SRAM の幅と深さを拡張する推奨方法 (90nm 同期/NoBL SRAM と同様) を説明します。拡張では、シス
テムのメモリ容量を増加するために複数の SRAM を使用します。

幅の拡張: この方法では、各チップのデータ バスを組み合わせて、より大きな幅のある単一チップのデータ パスとして使
用します。両方のチップを有効にし、アドレス ラインが共用されたままになります。図 3 に示すように、I/O 幅が 36 ビット
の 36Mb SRAM を 2 個採用してメモリ幅を 72 ビットに拡張し、メモリ容量を 72Mb に増加します。アドレス ライン
(A0~A19)、制御ライン (
、
、
、 、
、
)、チップ イネーブル ライン (
、
、
) が共用さ
れたままになるよう 2 個の SRAM を組み合わせます。データ ライン D0~D35 は 1 番目の SRAM に接続され、データ
ライン D36~D71 は 2 番目の SRAM に接続されます。読み出し/書き込み処理の間、制御ラインで両方の SRAM を
有効にします。行アドレスが両方の SRAM 間で共用されるため、通常のメモリ処理の間同時にすべての 72 箇所のメモ
リ ビット位置にアクセスすることができます。
図 3. 幅の拡張
CE1
CE2
CE3
CE3
CLK
Controller
CE2
CE1
CE3
CE2
CE1
CLK
CLK
SRAM
36Mb
SRAM
36Mb
(X36)
(X36)
A0-A19
A0-A19
A0-A19
D0-D35
D0-D35
D0-D35
D36-D71
Control
Pins
Control
Pins
Control
Signals
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8
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点

深さの拡張: 深さの拡張では、プロセッサ/FPGA がアクセス可能な行数は増えますが、I/O の幅は変わりません。コント
ローラー側からの追加アドレス ラインは、2 個の SRAM チップのどちらかから対応する行を有効にするために使用され
ます。チップ イネーブル (CE) ピンは、対象の SRAM にアクセスするために選択的に駆動されます。図 4 に示すように、
共用のアドレス (A0~A19)、制御ライン (
、
、
、 、
、
)、データ ライン (D0~D35) は各チップ
に接続されます。両方の SRAM の
ピンは、コントローラーからの共用信号
で駆動します。SRAM1 の
ピンは
HIGH に接続し、SRAM2 の
ピンはグランドに接続します。SRAM1 の
ピンと SRAM2 の
ピンをアドレス
ライン A20 に接続します。SRAM1 内の行にアクセスするには、A20 ピンを LOW のままにして SRAM1 チップを有効に
します。SRAM2 を有効にするには、アドレス ライン A20 を HIGH に駆動します。これと同時に SRAM1 は無効になり
ます。こうのように両方のメモリを採用すると、同期/NoBL SRAM の合計の深さが 2 倍になります。図 4 に、深度拡張
時のコントローラーからメモリ ピンへの接続を示します。
図 4. 深さの拡張
CE3
CE2
CE1
CLK
SRAM1
36Mb
(X36)
CE3
A0-A19
D0-D35
CLK
Control
Pins
A20
A0-A19
Controller
D0-D35
CE3
CE2
CE1
CLK
SRAM2
36Mb
Control
Signals
(X36)
A0-A19
D0-D35
Control
Pins
幅と深さの拡張の間、共有の信号ラインの配線長はいつも同じであるようにしてください。また、これらの信号ラインのインピー
ダンスを適切な終端抵抗を介して整合させる必要があります。
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9
90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
5
アドレス ピンの割り当て
アドレス ピンに特定のビット位置を割り当てると、読み書き動作はメモリでは同じ位置から行われます。各 SRAM には、アドレ
9
スや I/O として定義されたそれぞれのピン グループがあります。 そのため、A0 と A1 ピン以外、アドレス (A) ピンの番号は
正確な割り付けがされません。同期 SRAM と NoBL SRAM では、アドレス A0 と A1 は、バースト カウンターにロードされる
際の順番のように適切に順番付ける必要があります。
2 個の同一の SRAM が単一の ASIC/FPGA に接続される例を検討してみます。SRAM2 が、SRAM1 に格納されて読み出さ
れるデータを複製するために使用されることを前提にします。SRAM2 の A0 と A1 ピンへの接続は、図 5 のように設計されて
います。ASIC/FPGA は、両方の SRAM へ書き込んだり、各々の SRAM を読み出したりするために対応するチップ イネーブ
ルと制御信号をアサートします。
図 5. 2 個の同一の 36Mb 同期/NoBL SRAM に接続される ASIC/FPGA
A0
A0
A1
A1
Ax
Ax
Ax
Ax
SRAM1
36Mb
ASIC/FPGA
(x36)
DQ
DQ
DQ
DQ
Chip Enable &
Control Signal
Pins
Chip Enable &
Control Signals-1
A0
A1
Chip Enable &
Control Signals-2
Ax
Ax
SRAM2
36Mb
(x36)
DQ
DQ
Chip Enable &
Control Signal
Pins
ASIC/FPGA はアドレス位置 A0=0 A1=1 A2=0 …. Ax=1 で書き込みシーケンスを開始する場合、SRAM1 は内部アドレス
1…..010 に書き込み、SRAM2 は内部アドレス 1…..001 に書き込みます。ASIC/FPGA は同じアドレス A0=0 A1=1 A2=0 ….
Ax=1 から読み出しを実行する場合、SRAM1 は 1…..010 から、SRAM2 は 1…..001 からデータを読み出します。そのため、
ASIC/FPGA はアドレス指定にかかわらず、常に特定のアドレスに対応する予想されたデータを受信します。この理由で、
その側のアドレス ピンを SRAM のアドレス ピンに接続することができます。唯一の例外としては、A0 と A1 アドレスはすべて
の SRAM でバースト カウンターにロードされる際の順番に合致するように適切に順番付ける必要があります。
ASIC/FPGA は読み出し/書き込みのアドレスを SRAM にロードします。その後、SRAM は内蔵の 2 ビット バースト カウン
ターを使用して次の 3 つのアドレスを生成します。読み出しサイクルでは、ASIC/FPGA は、前提としたアドレスに基づいて特
定のデータ シーケンスが書き込みシーケンス中に SRAM の内蔵バースト カウンターにより生成されることを期待するため、
A0 と A1 の位置は重要です。A0 と A1 が混同されれば、期待されるデータが返されない場合があります。
9
サイプレスは、JEDEC SRAM ピン配置規格に従っています。JEDEC 規格には、アドレスの違いによる機能の変化のない設定では特定の
ピンを特定のアドレスに割り当てる必要があるという規定はありません。
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文書番号: 001-95977 Rev. *C
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90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
例えば、ASIC/FPGA が開始アドレス A0=1、A1=0、およびデータ 100、101、102、103 でリニア バースト書き込みを開始す
ると、SRAM1 はアドレス 01 から開始し、内部アドレスを 10、11、00 の順で生成します。一方、SRAM2 は開始アドレス 10 を
持っており、内部アドレス 11、00、01 を生成します。ASIC/FPGA はアドレス 11 で始まるバースト読み出しを実行すれば、期
待されるデータは 102、103、100、101 になります。SRAM1 は、アドレス 11 で終わる内部アドレスから開始し、データ 102、
103、100、101 を生成します。SRAM2 もアドレス 11 から開始しますが、データを 101、102、103、100 の順で生成します。
これは、ASIC/FPGA が SRAM2 にアクセスする際に誤ったデータを読み出してしまう原因となることがあります。そのため同
期バーストの間、A0 と A1 ピンの接続はデバイス間で一致する必要がありますが、残りのアドレス ピンは一致しなくても構
いません。
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まとめ
65nm 同期/NoBL SRAM ファミリは、ECC を内蔵してソフト エラー耐性を改善することが可能です。90nm 技術と比べて、
65nm SRAM は消費電力、入出力の静電容量、接合部温度の定格はより低いです。さらに、65nm デバイスは 90nm 技術の
デバイスと外形形状、構造、機能上の互換性があります。
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文書番号: 001-95977 Rev. *C
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90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
改訂履歴
®
文書名: AN94077 - 90nm 同期/NoBL SRAM より優れた 65nm 技術の利点
文書番号: 001-95977
版
ECN
変更者
発行日
*A
4720469
PRIT
04/08/2015
これは英語版 001-94077 Rev. *A を翻訳した日本語版 001-95977 Rev.*A です。
*B
4837746
HZEN
07/16/2015
これは英語版 001-94077 Rev. *B を翻訳した日本語版 001-95977 Rev. *B です。
*C
4970053
DEVM
10/16/2015
これは英語版 001-94077 Rev. *C を翻訳した日本語版 001-95977 Rev. *C です。
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変更内容
文書番号: 001-95977 Rev. *C
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90nm 同期/NoBL® SRAM より優れた 65nm 技術の利点
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