CY7C1370KV25/CY7C1372KV25, 18-Mbit (512 K × 36/1 M × 18) Pipelined SRAM with NoBL™ Architecture Datasheet (Chinese).pdf

CY7C1370KV25
CY7C1372KV25
带有 NoBL™ 架构的 18 Mbit
(512 K × 36/1 M × 18)流水线 SRAM
带有 NoBL™ 架构的 18 Mbit (512 K × 36/1 M × 18)流水线式 SRAM
特性
■
■
功能说明
引脚兼容以及功能同 ZBT™ 的一样
支持具有零等待状态并且频率为 200 MHz 的总线操作
可用的速度为 200 和 167 MHz
❐
■
提供对内部自定时输出缓冲区的控制,因而无需使用异步 OE
■
流水线式操作的输入和输出寄存器
■
支持字节写入功能
■
单内核电源 (VDD)为 2.5 V
■
I/O 供电电源 (VDDQ)为 2.5 V
■
CY7C1370KV25 和 CY7C1372KV25 分别是 2.5 V、 512 K × 36
和 1 Mbit × 18 并且带有 No Bus Latency™ (NoBL™)逻辑的
同步流水线式突发 SRAM。它们是专门为支持无限且零等待状态
的连续读/写操作而设计的。CY7C1370KV25和CY7C1372KV25
都使用了高级 NoBL 逻辑,这样可以使能连续读 / 写操作,即在
每个时钟周期内都进行数据传输。在需要频繁进行读 / 写切换的
系统中,通过该特性可明显提高数据的吞吐量。CY7C1370KV25
和 CY7C1372KV25 与 ZBT 器件的引脚相兼容,另外它们的功能
也相似。
所有同步输入均通过由时钟的上升沿控制的输入寄存器。所有数
据输出均通过由时钟的上升沿控制的输出寄存器。时钟输入由时
钟使能(CEN)信号控制;当该信号被取消激活时,它将暂停操
作并延续前一个时钟周期。
时钟至输出的时间较快
3.2 ns (对于 200 MHz 器件)
写操作由字节写入选择 (CY7C1370KV25 的 BWa–BWd 和
CY7C1372KV25 的 BWa–BWb)和写使能 (WE)输入控制。所
有写操作都通过片上同步自定时写电路实现。
❐
■
通过时钟使能 (CEN)引脚暂停操作
■
同步自定时写入
■
适用于 JEDEC 标准无铅 100-TQFP 封装和含铅 165 球 FBGA
封装
■
支持与 IEEE 1149.1 JTAG 兼容的边界扫描
■
突发功能 — 支持线性或交错突发顺序模式
■
“ZZ” 睡眠模式选项和停止时钟选项
这些器件提供了三个同步芯片使能(CE1、CE2 和 CE3)和一个
异步输出使能(OE),从而可以轻松地进行组选择和输出三态控
制。为了避免发生总线冲突,要在写序列的数据传输过程中使输
出驱动器同步进入三态。
产品选择指南
说明
最长的访问时间
最大工作电流
赛普拉斯半导体公司
文档编号:001-98222 版本 *A
× 18
× 36
•
198 Champion Court
•
200 MHz
167 MHz
3.2
158
178
3.4
143
163
单位
ns
mA
San Jose, CA 95134-1709
•
408-943-2600
修订日期:November 16, 2015
CY7C1370KV25
CY7C1372KV25
逻辑框图 — CY7C1370KV25
ADDRESS
REGISTER 0
A0, A1, A
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
LOGIC
MODE
CLK
CEN
ADV/LD
C
C
WRITE ADDRESS
REGISTER 1
WRITE ADDRESS
REGISTER 2
S
E
N
S
E
ADV/LD
WRITE REGISTRY
AND DATA COHERENCY
CONTROL LOGIC
BWa
BWb
BWc
BWd
WRITE
DRIVERS
MEMORY
ARRAY
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
A
M
P
S
WE
E
INPUT
REGISTER 1
OE
CE1
CE2
CE3
S
T
E
E
R
I
N
G
INPUT
REGISTER 0
E
O
U
T
P
U
T
D
A
T
A
B
U
F
F
E
R
S
DQs
DQPa
DQPb
DQPc
DQPd
E
E
READ LOGIC
SLEEP
CONTROL
ZZ
逻辑框图 — CY7C1372KV25
ADDRESS
REGISTER 0
A0, A1, A
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
LOGIC
MODE
CLK
CEN
ADV/LD
C
C
WRITE ADDRESS
REGISTER 1
WRITE ADDRESS
REGISTER 2
ADV/LD
BWa
WRITE REGISTRY
AND DATA COHERENCY
CONTROL LOGIC
WRITE
DRIVERS
MEMORY
ARRAY
BWb
WE
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
E
INPUT
REGISTER 1 E
OE
CE1
CE2
CE3
ZZ
文档编号:001-98222 版本 *A
O
U
T
P
U
T
B
U
F
F
E
R
S
DQs
DQPa
DQPb
E
INPUT
REGISTER 0 E
READ LOGIC
Sleep
Control
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CY7C1370KV25
CY7C1372KV25
目录
引脚配置 ............................................................................. 4
引脚定义 ............................................................................. 6
功能概述 ............................................................................. 8
单一读取访问 ............................................................... 8
突发读访问 .................................................................. 8
单一写访问 .................................................................. 8
突发写访问 .................................................................. 8
睡眠模式 ...................................................................... 9
交错突发地址表 ........................................................... 9
线性突发地址表 ........................................................... 9
ZZ 模式的电气特性 ...................................................... 9
真值表 ............................................................................... 10
读 / 写操作的局部真值表 ................................................... 11
读 / 写操作的局部真值表 ................................................... 11
IEEE 1149.1 串行边界扫描 (JTAG) .............................. 12
禁用 JTAG 特性 ......................................................... 12
测试端口 (TAP) ...................................................... 12
执行 TAP 复位 ........................................................... 12
TAP 寄存器 ................................................................ 12
TAP 指令集 ................................................................ 13
TAP 控制器状态图 ............................................................ 14
TAP 控制器框图 ............................................................... 15
TAP 时序 .......................................................................... 15
TAP 交流开关特性 ............................................................ 16
2.5 V TAP 交流测试条件 .................................................. 17
2.5 V TAP 交流输出负载等效 ........................................... 17
TAP 直流电气特性与工作条件 .......................................... 17
文档编号:001-98222 版本 *A
扫描寄存器大小 ................................................................ 18
标识寄存器定义 ................................................................ 18
指令代码 ........................................................................... 18
边界扫描顺序 .................................................................... 19
最大额定值 ........................................................................ 20
工作范围 ........................................................................... 20
抗中子软失效能力 ............................................................. 20
电气特性 ........................................................................... 20
电容 .................................................................................. 22
热电阻 ............................................................................... 22
交流测试负载和波形 ......................................................... 22
开关特性 ........................................................................... 23
开关波形 ........................................................................... 24
订购信息 ........................................................................... 26
订购代码定义 ............................................................. 26
封装图 ............................................................................... 27
缩略语 ............................................................................... 29
文档规范 ........................................................................... 29
测量单位 .................................................................... 29
文档修订记录 .................................................................... 30
销售、解决方案和法律信息 .............................................. 31
全球销售和设计支持 .................................................. 31
产品 ........................................................................... 31
PSoC® 解决方案 ....................................................... 31
赛普拉斯开发者社区 .................................................. 31
技术支持 .................................................................... 31
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CY7C1370KV25
CY7C1372KV25
引脚配置
A
A
VDD
VSS
CLK
WE
CEN
OE
ADV/LD
A
A
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
CY7C1372KV25
(1M × 18)
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A
NC
NC
VDDQ
VSS
NC
DQPa
DQa
DQa
VSS
VDDQ
DQa
DQa
VSS
NC
VDD
ZZ
DQa
DQa
VDDQ
VSS
DQa
DQa
NC
NC
VSS
VDDQ
NC
NC
NC
A
A
A
A
A
A
A
DQb
DQb
DQb
DQb
VSS
VDDQ
DQ b DQb
DQb
DQb
NC
VSS
VDD
NC
NC
VDD
VSS
ZZ
DQb
DQa
DQa
DQb
VDDQ VDDQ
VSS
VSS
DQa
DQb
DQa
DQb
DQa DQPb
NC
DQa
VSS
VSS
VDDQ VDDQ
NC
DQa
DQa
NC
DQPa
NC
NC(36)
VDDQ
VSS
NC
NC
DQb
DQb
VSS
VDDQ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
NC(72)
NC
NC
NC
VSS
VDD
A
A
A
A
A
A
A
NC(36)
NC(72)
VSS
VDD
NC(288)
NC(144)
MODE
A
A
A
A
A1
A0
文档编号:001-98222 版本 *A
DQPb
DQb
DQb
VDDQ
VSS
NC(288)
NC(144)
CY7C1370KV25
(512K × 36)
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
DQc
DQc
NC
VDD
NC
VSS
DQd
DQd
VDDQ
VSS
DQd
DQd
DQd
DQd
VSS
VDDQ
DQd
DQd
DQPd
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
VSS
DQc
DQc
DQc
DQc
VSS
VDDQ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
MODE
A
A
A
A
A1
A0
DQPc
DQc
DQc
VDDQ
BWa
CE3
A
A
CE1
CE2
NC
NC
BWb
A
A
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
A
A
CE1
CE2
BWd
BWc
BWb
BWa
CE3
VDD
VSS
CLK
WE
CEN
OE
ADV/LD
A
A
图 1. 100-TQFP (14 × 20 × 1.4 mm)引脚分布
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CY7C1370KV25
CY7C1372KV25
引脚配置 (续)
图 2. CY7C1370KV25 (512K x 36) — 165 球形焊盘 FBGA (13 × 15 × 1.4 mm)引脚分布
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
NC/288M
R
2
A
3
4
5
6
7
8
9
10
11
CE1
BWC
BWB
CE3
BWE
ADSC
ADV
A
NC
BWD
BWA
CLK
ADSP
A
NC/576M
VSS
VDD
VDDQ
VSS
VSS
VSS
GW
VSS
VSS
OE
VSS
NC/1G
DQB
DQPB
DQB
NC/144M
A
CE2
DQPC
DQC
NC
DQC
VDDQ
VDDQ
VSS
VDD
VDDQ
DQC
DQC
VDDQ
VDD
VSS
VSS
VSS
VDD
VDDQ
DQB
DQB
DQC
DQC
NC
DQD
DQC
VDD
VDDQ
DQB
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VDD
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VSS
DQC
NC
DQD
VDDQ
VDDQ
NC
VDDQ
VDD
VDD
VDD
VDDQ
NC
VDDQ
DQB
NC
DQA
DQB
DQB
ZZ
DQA
DQD
DQD
VDDQ
VDD
VSS
VSS
VSS
VDD
VDDQ
DQA
DQA
DQD
DQD
VDDQ
VDD
VSS
VSS
VSS
VDD
VDDQ
DQA
DQA
DQD
DQPD
DQD
NC
VDDQ
VDDQ
VDD
VSS
VSS
NC
VSS
A
VSS
NC
VDD
VSS
VDDQ
VDDQ
DQA
NC
DQA
DQPA
NC
NC/72M
A
A
TDI
A1
TDO
A
A
A
A
MODE
NC/36M
A
A
TMS
TCK
A
A
A
A
文档编号:001-98222 版本 *A
A0
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CY7C1370KV25
CY7C1372KV25
引脚定义
引脚名称
A0、 A1、 A
I/O 类型
同步输入
引脚说明
用于选择地址位置的地址输入。在 CLK 时钟的上升沿上被采样。
BWa、 BWb、 同步输入
BWc、 BWd
低电平有效的字节写选择输入。配合 WE 一起对 SRAM 进行写操作。在 CLK 时钟的上升沿上被采样。
BWa 控制 DQa 和 DQPa,BWb 控制 DQb 和 DQPb,BWc 控制 DQc 和 DQPc,BWd 控制 DQd 和 DQPd。
WE
同步输入
低电平有效的写使能输入。如果 CEN 为低电平有效,该输入会在 CLK 时钟的上升沿上被采样。必须将
该信号配置为低电平,以启动写序列。
ADV/LD
同步输入
用于增大片上地址计数器或加载新地址的 Advance/load 输入。当该信号为高电平 (并且 CEN 为低电
平)时,内部突发计数器将增加。当该信号为低电平时,可以将新的地址加载到器件内,以便进行访问。
取消选择后,为了加载新的地址,需要将 ADV/LD 置为低电平。
CLK
时钟输入
时钟输入。用于将所有同步输入捕获到器件内。CLK 由 CEN 控制。只有 CEN 为低电平有效时,CLK 才
有效。
CE1
同步输入
低电平有效的芯片使能 1 输入。在 CLK 时钟的上升沿上被采样。同 CE2 和 CE3 一起使用时,可以选择
/ 取消选择器件。
CE2
同步输入
高电平有效的芯片使能 2 输入。在 CLK 时钟的上升沿上被采样。同 CE1 和 CE3 一起使用时,可以选择
/ 取消选择器件。
CE3
同步输入
低电平有效的芯片使能 3 输入。在 CLK 时钟的上升沿上被采样。同 CE1 和 CE2 一起使用时,可以选择
/ 取消选择器件。
OE
异步输入
低电平有效的输出使能。通过与器件中的同步逻辑模块结合使用,可以控制 I/O 引脚的方向。当该输入
为低电平时,I/O 引脚可作为输出使用。取消置位为高电平时,I/O 引脚是三态的,并作为输入数据引脚
使用。 OE 在写序列的数据传输期间、退出取消选择状态后的第一个时钟周期以及取消选择器件时均被
屏蔽。
CEN
同步输入
低电平有效的时钟使能输入。该时钟信号为低电平时,SRAM 可检测到它。该信号为高电平时将被屏蔽。
由于 CEN 被取消激活时仍会选中器件,所以如果需要,可以通过 CEN 延续前一个周期。
DQS
同步 I/O
双向数据 I/O 线。作为输入使用时,这些线将数据发送到片上数据寄存器内,该操作在 CLK 的上升沿上
触发。作为输出时,在读取周期的前时钟上升沿,它们将发送存储器中由 A[17:0] 指定位置的数据。这些
引脚的方向由 OE 和内部控制逻辑控制。当 OE 被确认为低电平时,这些引脚可作为输出使用。该信号
被确认为高电平时, DQa–DQd 都处于三态。无论 OE 的状态如何,在写序列的数据传输期间、信号退
出取消选择状态后的第一个时钟周期以及取消选择器件时,这些输出都会自动处于三态。
DQPX
同步 I/O
双向数据奇偶校验 I/O 线。从功能的角度来看,这些信号与 DQs 完全相同。在写入序列中, DQPa 由
BWa 控制, DQPb 由 BWb 控制, DQPc 由 BWc 控制, DQPd 由 BWd 控制。
MODE
引脚 strap 模式输入。用于选择器件的突发顺序。将该信号设置为高电平时,会选择交错突发顺序。将该信号置为
输入
低电平时,将选择线性突发顺序。在操作过程中,不应更改 MODE 信号的状态。被悬浮时, MODE 信
号默认为高电平,这样可以选择交错突发模式。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
引脚定义 (续)
引脚名称
I/O 类型
引脚说明
TDO
同步的
JTAG 电路的串行数据输出。在 TCK 时钟的下降沿上发送数据。
JTAG 串行
输出
TDI
同步的
JTAG 电路的串行数据输入。在 TCK 时钟的上升沿上被采样。
JTAG 串行
输入
TMS
同步的测试 该引脚控制着测试存取端口状态机。在 TCK 时钟的上升沿上被采样。
模式选择
TCK
JTAG 时钟 JTAG 电路的时钟输入。
输入
VDD
VDDQ
VSS
NC
NC/36M、
NC/72M、
NC/144M、
NC/288M、
NC/576M、
NC/1G
ZZ
电源
器件内核的电源输入。
I/O 电源
I/O 电路的供电电源。
接地
–
–
器件接地。需要连接至系统地。
无连接。该引脚未连接到芯片 (die)。
未连接这些引脚。在使芯片容量扩展为 36 M、72 M、144 M、288 M、576 M 以及 1 G 的情况下将使用
这些引脚。
异步输入
ZZ“ 睡眠 ” 输入。该高电平有效输入可使器件处于非时间关键 “ 睡眠 ” 条件,并且保存数据的完整
性。正常工作时,必须将该引脚设为低电平或处于悬空状态。 ZZ 引脚使用内部下拉电阻。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
功能概述
CY7C1370KV25 和 CY7C1372KV25 都是同步流水线式突发
NoBL SRAM,其设计目的是为了消除读 / 写切换操作中的等待状
态。所有同步输入均通过由时钟的上升沿控制的输入寄存器。时
钟信号由时钟使能输入信号(CEN)控制。如果 CEN 为高电平,
将不会检测到时钟信号,并且保持所有的内部状态。所有的同步
操作均由 CEN 控制。所有数据输出均通过时钟的上升沿控制的
输出寄存器。从时钟上升沿的最大访问延迟(tCO)为 3.2 ns (对
于 200 MHz 器件)。
通过在时钟的上升沿上激活全部三个芯片使能 (CE1、 CE2 和
CE3)信号,可以对 SRAM 进行访问。如果时钟使能(CEN)为
低电平有效,并且 ADV/LD 被置为低电平,那么传输到器件的地
址将被锁存。根据写入使能 (WE)状态,进行的访问可能是读
取或写入操作。 BWX 可用于实现字节写操作。
写操作由写使能 (WE)信号所控制。通过片上同步自定时写电
路,可轻松实现所有写操作。
三个同步芯片使能 (CE1、 CE2、 CE3)和一个异步输出使能
(OE)简化了深度扩展。所有操作 (读取、写入和取消选择)均
是流水线模式的。一旦取消选择器件,则需要将 ADV/LD 置低,
这样可以加载下一个操作的新地址。
单一读取访问
如果在时钟上升沿时满足以下条件,将启动读取操作:(1) CEN
为低电平,(2) CE1、CE2 和 CE3 均被激活,(3) 写入使能输入信
号 WE 为高电平,以及 (4) ADV/LD 为低电平。发送到地址输入
端的地址被锁存到地址寄存器内,并被发送到存储器内核和控制
逻辑内。通过控制逻辑可以确定正在进行读访问,并允许将所需
数据传输到输出寄存器的输入端。在下一个时钟上升沿上,如果
OE 为低电平有效,那么所要求的数据将在 3.2 ns 的时间内(针对
200 MHz 器件)经过输出寄存器然后传输到数据总线上。读访问
的第一个时钟周期完成后,输出缓冲区将由 OE 和内部控制逻辑
控制。为了输出所需数据,必须将 OE 置为低电平。在第二个时
钟周期内,可以启动下一个操作 (读取 / 写入 / 取消选择)。取
消选择器件这一操作也是流水线模式下进行的。因此,通过一个
芯片使能信号在时钟的上升沿上取消选择 SRAM 时,其输出在下
一个上升沿上是三态的。
突发读访问
通过 CY7C1370KV25 和 CY7C1372KV25 的片上突发计数器,
用户可以提供单个地址,并可以实现四个读操作,而无需将地址
输入重新置位。为了将新的地址加载到SRAM内,必须将ADV/LD
置为低电平,如单一读取访问一节所述。突发计数器的序列由
MODE 输入信号决定。 MODE 上的低电平输入选择线性突发模
式,而高电平输入选择交错突发序列。这两个突发计数器在突发
序列中都使用 A0 和 A1,并且在递增至最大值时执行循环处理。
文档编号:001-98222 版本 *A
如果 ADV/LD 输入被置于高电平,无论芯片使能输入或 WE 的状
态如何,内部突发计数器都会递增。 WE 在突发周期开始时被锁
存。因此,在整个突发序列中将保持访问的类型(读取或写入)。
单一写访问
如果在时钟上升沿时满足以下条件,将启动写入访问:(1) CEN
为低电平, (2) CE1、 CE2 和 CE3 均被激活,以及 (3) 写入信号
WE 为低电平。所发送的地址会被存储在地址寄存器中。写信号
被锁存到控制逻辑模块中。
在后面的时钟上升沿上,无论 OE 输入信号的状态如何,都会自
动使数据线进入三态。这样,外部逻辑可以将数据传输到 DQ
和 DQP (DQa,b,c、 d/DQPa,b,c,d (CY7C1370KV25)和
DQa,b/DQPa,b (CY7C1372KV25))。另外,后续访问 (读 /
写 / 取消选择)的地址被锁存到地址寄存器内 (假定相应的控
制信号已经被置位)。
在下一个时钟上升沿上,传输到 DQ 和 DQP (CY7C1370KV25
的 DQa,b,c,d/DQPa,b,c,d 和 CY7C1372KV25 的 DQa,b/DQPa,b),
或字节写入操作子集中(请参考写入周期说明表中了解详情)的
数据输入被锁存到器件内,即完成了写入操作。
写操作中的数据传输由 BW (CY7C1370KV25 的 BWa,b,c,d 和
CY7C1372KV25 的 BWa,b )信号控制。
CY7C1370KV25/CY7C1372KV25 提供了字节写入功能,如写
周期说明表中介绍的内容。如果置位写使能输入 (WE)和所选
的字节写入选择 (BW)输入,那么只能对所需的字节进行写操
作。字节写入操作中未被选择的字节将保持不变。所提供的同步
自定时写入机制能够简化写入操作。通过集成字节写入能力,可
以明显简化读 / 修改 / 写序列,甚至可以将这些序列简化为简单
的字节写入操作。
由于 CY7C1370KV25 和 CY7C1372KV25 均为通用的 I/O 器
件,当输出在运行时,不应该将数据发送到器件内。将数据传输
到 DQ 和 DQP (CY7C1370KV25 的 DQa,b,c,d/DQPa,b,c,d 和
CY7C1372KV25 的 DQa,b/DQPa,b)输入前,可将输出使能
(OE)信号置于高电平。这样可使输出驱动处于三态。为安全
起见,在写周期的数据传输期间,无论 OE 的状态如何, DQ 和
DQP (CY7C1370KV25 的 DQa,b,c,d/DQPa,b,c,d 和
CY7C1372KV25 的DQa,b/DQPa,b)都自动 进入三态。
突发写访问
通过 CY7C1370KV25/CY7C1372KV25 的片上突发计数器,用户
可以提供单个地址,就可以实现四个读操作,而无需将地址输入
重新置位。为了加载初始地址,必须将 ADV/LD 置为低电平,如
第 8 页上的单一写访问一节所述。在后续的上升沿中,将 ADV/LD
置为高电平时,芯片使能(CE1、CE2 和 CE3)和 WE 输入均被
忽略,突发计数器将递增。在每个突发写周期中,必须驱动正确
的 BW (CY7C1370KV25 的 BWa,b,c,d 和 CY7C1372KV25 的
BWa,b)输入,这样可以写入正确的数据字节。
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CY7C1370KV25
CY7C1372KV25
睡眠模式
ZZ 输入引脚是一个异步输入。置位 ZZ 后,SRAM 将进入节能的
睡眠模式。进入或退出睡眠模式时,需要两个时钟周期。在该模
式中,数据完整性得到保证。进入睡眠模式时在等待的访问不被
视为有效访问,也不会确保能完成操作。进入睡眠模式之前,必
须取消选择器件。CE1、CE2 和 CE3 在 ZZ 输入返回低电平后的
tZZREC 时间内需要保持无效状态。
交错突发地址表
(MODE = 悬空或 VDD)
第一个地址
A1:A0
第二个地址
A1:A0
第三个地址
A1:A0
第四个地址
A1:A0
00
01
10
11
01
00
11
10
10
11
00
01
11
10
01
00
第一个地址
A1:A0
第二个地址
A1:A0
第三个地址
A1:A0
第四个地址
A1:A0
00
01
10
11
01
10
11
00
10
11
00
01
11
00
01
10
线性突发地址表
(MODE = GND)
ZZ 模式的电气特性
参数
IDDZZ
睡眠模式下的待机电流
说明
ZZ  VDD 0.2 V
最小值
–
最大值
65
单位
mA
tZZS
器件从运行状态进入 ZZ 模式的
时间
ZZ> VDD  0.2 V
–
2tCYC
ns
tZZREC
从 ZZ 恢复的时间
ZZ  0.2 V
2tCYC
–
ns
tZZI
从 ZZ 置为高电平到器件进入睡
眠状态的时间
采样数据
–
2tCYC
ns
tRZZI
从 ZZ 置为低电平到器件退出睡
眠状态的时间
采样数据
0
–
ns
文档编号:001-98222 版本 *A
测试条件
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CY7C1370KV25
CY7C1372KV25
真值表
CY7C1370KV25/CY7C1372KV25 的真值表如下所示。 [1、 2、 3、 4、 5、 6、 7]
说明
所使用的地址
CE ZZ ADV/LD WE BWx OE CEN CLK
DQ
取消选择周期
无
H
L
L
X
X
X
L
L–H
三态
继续取消选择周期
无
X
L
H
X
X
X
L
L–H
三态
读取周期 (开始传输)
外部地址
L
L
L
H
X
L
L
L–H 输出数据 (Q)
读取周期 (继续传输)
下一个地址
X
L
H
X
X
L
L
L–H 输出数据 (Q)
外部地址
L
L
L
H
X
H
L
L–H
三态
虚拟读取 (继续传输)
下一个地址
X
L
H
X
X
H
L
L–H
三态
写入周期 (开始传输)
外部地址
L
L
L
L
L
X
L
L–H 输入数据 (D)
写入周期 (继续传输)
下一个地址
X
L
H
X
L
X
L
L–H 输入数据 (D)
无
L
L
L
L
H
X
L
L–H
三态
下一个地址
X
L
H
X
H
X
L
L–H
三态
当前地址
X
L
X
X
X
X
H
L–H
–
无
X
H
X
X
X
X
X
X
三态
NOP/ 虚拟读取 (开始传输)
NOP/ 写入中止 (开始传输)
写入中止 (继续传输)
忽略时钟沿 (停止)
睡眠模式
注释:
1. X = “ 无需关注 ”, H = 逻辑高电平, L = 逻辑低电平, CE 表示所有芯片均处于活动状态。 BWx = L 表示至少有一个字节写入选择信号处于活动状态, BWx = 有
效表示所需的字节写入选择信号被置位;更加详细的信息,请参考 “ 写周期说明表 ” 中的内容。
2. 写操作由 WE 和 BWX 定义。详细信息,请参阅写周期说明表中的内容。
3. 当检测到写周期时 (即使是字节写周期期间),所有 I/O 都处于三态。
4. DQ 和 DQP 引脚由当前周期和 OE 信号控制。
5. CEN = H,将插入等待状态。
6. 无论 OE 的状态如何,器件上电时为非选择状态,并且全部 I/O 均处于三态。
7. OE 是异步信号,并不在时钟上升沿上进行采样。在写周期内,该信号被内部屏蔽。在读周期内, OE 无效或器件被取消选择时, DQs 和 DQPX 均为三态,并且在
OE 有效时, DQs= 数据。
8. 该表仅列出了字节写入组合的一部分。 BWX 的所有组合均有效。根据有效的字节写入,将执行相应的写操作。
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CY7C1370KV25
CY7C1372KV25
读 / 写操作的局部真值表
CY7C1370KV25 读 / 写操作的局部真值表如下所示。 [9、 10、 11、 12]
CY7C1370KV25
WE
BWd
BWc
BWb
BWa
读取
H
X
X
X
X
写入 — 未写入任何字节
L
H
H
H
H
写入字节 a — (DQa 和 DQPa)
L
H
H
H
L
写入字节 b — (DQb 和 DQPb)
L
H
H
L
H
写入字节 b 和 a
L
H
H
L
L
写入字节 c — (DQc 和 DQPc)
L
H
L
H
H
写入字节 c 和 a
L
H
L
H
L
写入字节 c 和 b
L
H
L
L
H
写入字节 c、 b 和 a
L
H
L
L
L
写入字节 d — (DQd 和 DQPd)
L
L
H
H
H
写入字节 d 和 a
L
L
H
H
L
写入字节 d 和 b
L
L
H
L
H
写入字节 d、 b 和 a
L
L
H
L
L
写入字节 d 和 c
L
L
L
H
H
写入字节 d、 c 和 a
L
L
L
H
L
写入字节 d、 c 和 b
L
L
L
L
H
写入所有字节
L
L
L
L
L
读 / 写操作的局部真值表
CY7C1372KV25 读 / 写操作的局部真值表如下所示。 [9、 10、 11、 12]
CY7C1372KV25
WE
BWb
BWa
读取
H
x
x
写入 — 未写入任何字节
L
H
H
写入字节 a — (DQa 和 DQPa)
L
H
L
写入字节 b — (DQb 和 DQPb)
L
L
H
写入两种字节
L
L
L
注释:
9. X = “ 无需关注 ”, H = 逻辑高电平, L = 逻辑低电平, CE 表示所有芯片均处于活动状态。 BWx = L 表示至少有一个字节写入选择信号处于活动状态, BWx = 有
效表示所需的字节写入选择信号被置位;更加详细的信息,请参考 “ 写周期说明表 ” 中的内容。
10. 写操作由 WE 和 BWX 定义。更多详细信息,请参考第 10 页上的真值表。
11. 当检测到写周期时 (即使是字节写周期期间),所有 I/O 都处于三态。
12. 该表仅列出了字节写入组合的一部分。 BWX 的所有组合均有效。根据有效的字节写入,将执行相应的写操作。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
IEEE 1149.1 串行边界扫描 (JTAG)
TAP 寄存器
CY7C1370KV25 集成了一个串行边界扫描测试端口(TAP)。该
器件完全符合 1149.1 标准。 TAP 在工作时采用了 JEDEC 标准
2.5 V 或 2.5 V IO 逻辑电平。
此类寄存器位于 TDI 和 TDO 接口之间,用于扫描 SRAM 测试电
路的数据输入和输出。指令寄存器每次只能选择一个寄存器。在
TCK 的上升沿上,数据会以串行方式加载到 TDI 接口。在 TCK
的下降沿上,数据会从 TDO 接口输出。
CY7C1370KV25 包含 TAP 控制器、指令寄存器、边界扫描寄存
器、旁路寄存器和 ID 寄存器。
指令寄存器
禁用 JTAG 特性
无需使用 JTAG 特性也可以运行 SRAM。要禁用 TAP 控制器,要
将 TCK 置为低电平 (VSS),以防止器件的时钟运行。 TDI 和
TMS 均被内部上拉,并可处于未连接状态。它们也可以通过上拉
电阻连接到 VDD 。 TDO 应该保持未连接状态。上电时,器件会
复位,这样不会干扰器件的工作。
三位指令会以串行方式加载到指令寄存器中。该寄存器在置于
TDI 和 TDO 接口之间时被加载,如第 15 页上的 TAP 控制器框图
所示。上电时,IDCODE 指令会被加载到指令寄存器中。即使控
制器处于复位状态,也会加载 IDCODE 指令,如上一节所述。
当 TAP 控制器处于 Capture-IR 状态时,两个最低有效位会以二
进制 “01” 的形式加载,以便实现模块级别串行测试数据路径
的故障隔离。
测试端口 (TAP)
旁路寄存器
测试时钟 (TCK)
按照串行方式将数据移位到寄存器时,跳过某些芯片能够节省时
间。旁路寄存器为单比特寄存器,可置于 TDI 和 TDO 接口之间,
这样可以使通过 SRAM 的数据移动的延迟较小。执行 BYPASS
指令时,旁路寄存器会置为低电平 (VSS)。
测试时钟仅能与 TAP 控制器配合使用。所有输入都在 TCK 的上
升沿上被捕获。所有输出都在 TCK 的下降沿上被输出。
测试模式选择 (TMS)
边界扫描寄存器
TMS 输入用于向 TAP 控制器提供指令,并在 TCK 的上升沿上被
采样。如果不使用 TAP,可以让该接口保持未连接状态。由于该
接口是内部上拉的,因此可产生逻辑高电平。
边界扫描寄存器连接到 SRAM 上的所有输入和双向接口。
测试数据输入 (TDI)
TDI 接口用于以串行方式将信息输入到寄存器中,并且可以连接
到任何寄存器的输入。 TDI 和 TDO 之间的寄存器由加载到 TAP
指令寄存器中的指令选择。有关加载指令寄存器的信息,请参见
第 14 页上的 TAP 控制器状态图。 TDI 是内部上拉。如果在应用
中未使用 TAP,TDI 可以保持未连接状态。TDI 连接到任何寄存
器中的最高有效位 (MSB)。
测试数据输出 (TDO)
TDO 输出接口用于以串行方式发送寄存器的时钟数据。输出是否
有效,这取决于 TAP 状态机的当前状态 (请参见第 18 页上的指
令代码)。输出会在 TCK 的下降沿上发生变化。 TDO 连接到任
何寄存器的最低有效位 (LSB)。
当 TAP 控制器处于 Capture-DR 状态时,边界扫描寄存器会加载
RAM I/O 环的内容。控制器转入 Shift-DR 状态后,该寄存器会被
置于 TDI 和 TDO 接口之间。EXTEST、SAMPLE/PRELOAD 和
SAMPLE Z 指令用于捕获 I/O 环的内容。
第 19 页上的边界扫描顺序显示了各个位的连接顺序。每个位都
与 SRAM 封装上的一个管脚相对应。寄存器的 MSB 连接到 TDI,
LSB 连接到 TDO。
标识 (ID)寄存器
当指令寄存器中加载了 IDCODE 指令时, ID 寄存器会在
Capture-DR 状态期间加载供货商特定的 32 位代码。IDCODE 已
硬连线到 SRAM 中,当 TAP 控制器处于 Shift-DR 状态时,可以
将其移出。 ID 寄存器具有供应商代码和第 18 页上的标识寄存器
定义中所述的其他信息。
执行 TAP 复位
通过在5个TCK上升沿的时间内将TMS强制置为高电平(VDD),
可进行复位。该复位不会影响 SRAM 的工作,并可在 SRAM 工
作期间执行。
在加电过程中,将内部复位 TAP,以确保 TDO 处于高阻状态。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
TAP 指令集
概况
三位指令寄存器可实现八个不同的指令。指令代码表列出了所有
组合形式。其中三个指令被列为 RESERVED,请勿使用这些指
令。下面详细说明了其他五个指令。
当指令寄存器置于 TDI 和 TDO 之间时,这些指令会在 Shift-IR 状
态期间加载到 TAP 控制器中。在此状态期间,会通过 TDI 和 TDO
接口将指令移位到指令寄存器内。要在移入指令后立即执行指
令,必须使 TAP 控制器转入 Update-IR 状态。
EXTEST
EXTEST 指令用于通过系统输出引脚输出预加载的数据。在
Shift-DR 控制器状态下,该指令还会将用于串行访问的边界扫描
寄存器置于 TDI 和 TDO 之间。
IDCODE
IDCODE 指令用于将供应商特定的 32 位代码加载到指令寄存器
中。它还会将指令寄存器置于 TDI 和 TDO 接口之间,并允许在
TAP 控制器进入 Shift-DR 状态后将 IDCODE 从器件移出。
上电时,或每当 TAP 控制器处于 Test-Logic-Reset 状态时,
IDCODE 指令都被加载到指令寄存器中。
SAMPLE Z
当 TAP 控制器处于 Shift-DR 状态时, SAMPLE Z 指令会将边界
扫描寄存器置于 TDI 和 TDO 接口之间。此外,它还使所有 SRAM
输出进入高阻态。
SAMPLE/PRELOAD
SAMPLE/PRELOAD 是符合 1149.1 标准的强制指令。当
SAMPLE/PRELOAD 指令被加载到指令寄存器中并且 TAP 控制
器处于 Capture-DR 状态时,边界扫描寄存器中会捕获输入和输
出引脚上数据的快照。
用户必须注意 TAP 控制器时钟的最高工作频率仅为 20 MHz,而
SRAM 时钟的工作频率要比它高一个数量级。由于在时钟频率方
面存在较大差异,因此在 Capture-DR 状态期间,输入或输出可
能会出现跃变。 TAP 可能在跃变 (亚稳态)期间尝试捕获信号。
虽然这并不会损坏器件,但无法保证捕获到的值是正确的。并且
结果可能无法重复。
文档编号:001-98222 版本 *A
为了保证边界扫描寄存器捕获到正确的信号值,SRAM 信号必须
在足够长的时间内保持稳定,以满足 TAP 控制器的捕获建立时间
和保持时间 (tCS 和 tCH)的要求。如果在设计中无法在 SAMPLE/PRELOAD 指令期间停止(或减慢)时钟,则可能无法正确
捕获 SRAM 时钟输入。即使存在该问题,但仍可以捕获所有其他
信号,只要忽略了边界扫描寄存器中所捕获的 CK 和 CK 的值即
可。
捕获数据后,通过使 TAP 进入 Shift-DR 状态,可以立即移出数
据。这会将边界扫描寄存器置于 TDI 和 TDO 引脚之间。
在选择另一个边界扫描测试操作之前,PRELOAD 允许在边界扫
描寄存器单元的已锁存并行输出处放置一个初始数据模式。
必要时,SAMPLE 和 PRELOAD 阶段的数据移位可以并发执行,
即可以在移出所捕获数据的同时,可移入预加载的数据。
BYPASS
当 BYPASS 指令加载到指令寄存器中并且 TAP 处于 Shift-DR 状
态时,旁路寄存器会被置于 TDI 和 TDO 球形焊盘之间。BYPASS
指令的优势是当电路板上有多个器件连接在一起时,可以缩短边
界扫描路径。
EXTEST 输出总线处于三态
IEEE 标准 1149.1 强制规定,TAP 控制器可以将输出总线进入三
态模式。
边界扫描寄存器在 89 位上有一个特殊位 (用于 165 球形焊盘
FBGA 封装)。当该扫描单元(称为 “ 外测试输出总线三态 ”)
在 TAP 控制器处于 Update-DR 状态期间被锁存到预加载的寄存
器中时,如果输入 EXTEST 作为当前指令,则该单元会直接控制
输出 (Q 总线)引脚的状态。在置于高电平时,它将允许输出缓
冲器控制输出总线。置于低电平时,该位会将输出总线置于高阻
状态。
通过输入 SAMPLE/PRELOAD或EXTEST 指令,然后在 Shift-DR
状 态 期 间 将 所 需 的 位 移 入 该 单 元 中,即 可 设 置 该 位。在
Update-DR 期间,加载到该移位寄存器单元中的值会被锁存到预
加载寄存器中。输入 EXTEST 指令后,该位会直接控制输出 Q
总线引脚。请注意,该位会预置为高电平,以便在器件上电时,
以及当 TAP 控制器处于 Test-Logic-Reset 状态时,使能输出。
Reserved
这些指令尚未创建,但可以留作日后使用。请勿使用这些指令。
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CY7C1370KV25
CY7C1372KV25
TAP 控制器状态图
1
TEST-LOGIC
RESET
0
0
RUN-TEST/
IDLE
1
SELECT
DR-SCAN
1
SELECT
IR-SCAN
0
1
0
1
CAPTURE-DR
CAPTURE-IR
0
0
SHIFT-DR
0
SHIFT-IR
1
1
EXIT1-IR
0
1
0
PAUSE-DR
0
PAUSE-IR
1
0
1
EXIT2-DR
0
EXIT2-IR
1
1
UPDATE-DR
1
0
1
EXIT1-DR
0
1
0
UPDATE-IR
1
0
每个状态旁边的 0/1 代表的是 TCK 上升沿上对应的 TMS 的值。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
TAP 控制器框图
0
Bypass Register
2 1 0
Selection
Circuitry
TDI
Instruction Register
31 30 29 .
.
. 2 1 0
Selection
Circuitry
TDO
Identification Register
x .
.
.
.
. 2 1 0
Boundary Scan Register
TCK
TMS
TAP CONTROLLER
TAP 时序
图 3. TAP 时序
1
2
Test Clock
(TCK)
3
tTH
tTMSS
tTMSH
tTDIS
tTDIH
t
TL
4
5
6
tCYC
Test Mode Select
(TMS)
Test Data-In
(TDI)
tTDOV
tTDOX
Test Data-Out
(TDO)
DON’T CARE
文档编号:001-98222 版本 *A
UNDEFINED
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CY7C1370KV25
CY7C1372KV25
TAP 交流开关特性
在工作范围内
参数 [13、 14]
说明
时钟
tTCYC
TCK 时钟周期时间
最小值
最大值
单位
50
–
ns
tTF
TCK 时钟频率
–
20
MHz
tTH
TCK 时钟为高电平的时间
20
–
ns
tTL
TCK 时钟为低电平的时间
20
–
ns
输出时间
tTDOV
从 TCK 时钟为低电平到 TDO 有效的时间
–
10
ns
tTDOX
从 TCK 时钟为低电平到 TDO 无效的时间
0
–
ns
建立时间
tTMSS
TCK 时钟上升沿前的 TMS 建立时间
5
–
ns
tTDIS
TCK 时钟上升沿前的 TDI 建立时间
5
–
ns
tCS
TCK 上升沿前的捕获数据建立时间
5
–
ns
保持时间
tTMSH
TCK 时钟上升沿后的 TMS 保持时间
5
–
ns
tTDIH
时钟上升沿后的 TDI 保持时间
5
–
ns
tCH
时钟上升沿之后捕获数据保持的时间
5
–
ns
注释:
13. tCS 和 tCH 是指从边界扫描寄存器锁存数据所需要的建立和保持时间。
14. 测试条件是通过使用 TAP 交流测试条件中的负载确定的。 tR/tF = 1 ns。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
2.5 V TAP 交流测试条件
2.5 V TAP 交流输出负载等效
1.25V
输入脉冲电平 ..................................................... VSS 到 2.5 V
输入上升和下降时间 (转换速率)............................... 2 V/ns
50Ω
输入时序参考电压........................................................ 1.25 V
输出参考电平 ............................................................... 1.25 V
TDO
测试负载终端供电电压 ................................................ 1.25 V
Z O= 50Ω
20pF
TAP 直流电气特性与工作条件
(除非另有说明,否则其工作条件为:0 °C < TA < +70 °C ; VDD = 2.5 V ± 0.125 V)
参数 [15]
说明
最小值
最大值
单位
IOH = –1.0 mA, VDDQ = 2.5 V
2.0
–
V
高电压输出
IOH = –100 µA, VDDQ = 2.5 V
2.1
–
V
VOL1
输出为低电平的电压
IOH = 8.0 mA, VDDQ = 2.5 V
–
0.4
V
VOL2
输出为低电平的电压
IOL = 100 µA
VIH
VOH1
高电压输出
VOH2
测试条件
VDDQ = 2.5 V
–
0.2
V
输入为高电平的电压
VDDQ = 2.5 V
1.7
VDD + 0.3
V
VIL
输入为低电平的电压
VDDQ = 2.5 V
–0.3
0.7
V
IX
输入负载电流
–5
5
µA
GND < VIN < VDDQ
注释:
15. 所有电压都参考 VSS (GND)电压。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
扫描寄存器大小
寄存器名称
指令
位大小 (× 18)
3
旁路
ID
32
边界扫描顺序 (165 球 FBGA 封装)
89
1
标识寄存器定义
指令字段
说明
CY7C1370KV25
版本编号 (31:29)
000
赛普拉斯公司器件 ID (28:12)
赛普拉斯 JEDEC ID (11:1)
ID 寄存器存在情况 (0)
01011001000010101
00000110100
1
保留,用于指出版本编号
留给将来使用
允许对 SRAM 供应商使用唯一标识
表示是否存在 ID 寄存器
指令代码
EXTEST
指令
代码
000
IDCODE
001
将供应商 ID 代码加载到 ID 寄存器中,并将该寄存器置于 TDI 和 TDO 之间。该操作不会影
响 SRAM 的工作。
SAMPLE Z
010
捕获 I/O 环内容。将边界扫描寄存器置于 TDI 和 TDO 之间。强制所有 SRAM 输出驱动器进
入高阻态。
RESERVED
011
请勿使用:该指令留给将来使用。
SAMPLE/PRELOAD
100
捕获 I/O 环内容。将边界扫描寄存器置于 TDI 和 TDO 之间。该操作不会影响 SRAM 的工作
RESERVED
101
请勿使用:该指令留给将来使用。
RESERVED
110
请勿使用:该指令留给将来使用。
BYPASS
111
将旁路寄存器置于 TDI 和 TDO 之间。该操作不会影响 SRAM 的工作。
文档编号:001-98222 版本 *A
说明
捕获 I/O 环内容。将边界扫描寄存器置于 TDI 和 TDO 之间。强制所有 SRAM 输出均进入高
阻态。
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CY7C1370KV25
CY7C1372KV25
边界扫描顺序
165 球形焊盘 FBGA [16、 17]
位编号
1
球形焊盘 ID
N6
位编号
31
球形焊盘 ID
D10
位#
61
球形焊盘 ID
G1
2
N7
32
C11
62
D2
3
N10
33
A11
63
E2
4
P11
34
B11
64
F2
5
P8
35
A10
65
G2
6
R8
36
B10
66
H1
7
R9
37
A9
67
H3
8
P9
38
B9
68
J1
9
P10
39
C10
69
K1
10
R10
40
A8
70
L1
11
R11
41
B8
71
M1
12
H11
42
A7
72
J2
13
N11
43
B7
73
K2
14
M11
44
B6
74
L2
15
L11
45
A6
75
M2
16
K11
46
B5
76
N1
17
J11
47
A5
77
N2
18
M10
48
A4
78
P1
19
L10
49
B4
79
R1
20
K10
50
B3
80
R2
21
J10
51
A3
81
P3
22
H9
52
A2
82
R3
23
H10
53
B2
83
P2
24
G11
54
C2
84
R4
25
F11
55
B1
85
P4
26
E11
56
A1
86
N5
27
D11
57
C1
87
P6
28
G10
58
D1
88
R6
89
内部
29
F10
59
E1
30
E10
60
F1
注释:
16. NC (未连接)的球形焊盘被预设为低电平。
17. 位 #89 被预设为高电平。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
最大额定值
工作范围
超过最大额定值可能会缩短器件的使用寿命。用户指南未经过
测试。
商业级
范围
存放温度 .................................................... –65 °C ~ +150 °C
环境温度
VDD/VDDQ
0 °C 至 +70 °C
2.5 V ± 5%
抗中子软失效能力
通电状态下的环境温度............................... –55 °C ~ +125 °C
VDD 上相对于 GND 的供电电压 ................... –0.5 V ~ +3.6 V
参数
说明
测试条件 典型值 最大值 * 单位
LSBU
25 °C
197
216
FIT/
逻辑单比特
Mb
错误
(无 ECC 的
器件)
25 °C
0
0.01
FIT/
LMBU
逻辑多比特
Mb
错误
SEL
85 °C
0
0.1
FIT/
单粒子闩锁
Dev
VDDQ 上相对于 GND 的供电电压.................... –0.5 V ~ +VDD
在三态模式下输出的直流电压.............–0.5 V ~ VDDQ + 0.5 V
直流输入电压 ........................................ –0.5 V ~ VDD + 0.5 V
输出电流 (低电平).................................................... 20 mA
静电放电电压
(根据 MIL-STD-883,方法 3015) ........................ > 2001 V
闩锁电流 ................................................................. > 200 mA
* 测试期间未出现 LMBU 或 SEL 事件;该列为统计得出的 2,按 95% 置信区间
计算。如需详细信息,请参考应用笔记 AN 54908“ 加速抗中子 SER 测试和陆生
故障率的计算 ”。
电气特性
在工作范围内
参数 [18、 19]
说明
测试条件
最小值
最大值
单位
2.375
2.625
V
2.375
VDD
V
VDD
供电电压
VDDQ
I/O 供电电压
2.5 V I/O
VOH
输出为高电平的电压
2.5 V I/O, IOH = -1.0 mA
2.0
–
V
VOL
输出为低电平的电压
2.5 V I/O, IOL = 1.0 mA
–
0.4
V
VIH
输入为高电平的电压 [18]
2.5 V I/O
1.7
VDD + 0.3 V
V
VIL
输入为低电平的电压 [18]
2.5 V I/O
–0.3
0.7
V
IX
输入漏电流
(ZZ 和 MODE 除外)
GND  VI  VDDQ
–5
5
A
MODE 的输入电流
输入电压 = VSS
–30
–
输入电压 = VDD
–
5
输入电压 = VSS
–5
–
输入电压 = VDD
–
30
GND VI  VDD, 输出被禁用
–5
5
ZZ 的输入电流
IOZ
输出漏电流
A
注释:
18. 过冲:VIH(AC) < VDD + 1.5 V (脉冲宽度小于 tCYC/2),下冲:VIL(AC) > –2 V (脉冲宽度小于 tCYC/2)。
19. TPower-up:假设在至少 200 ms 内从 0 V 的电压线性上升至 VDD (最小值)。在此期间, VIH < VDD 和 VDDQ < VDD。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
电气特性 (续)
在工作范围内
参数 [18、 19]
IDD
ISB1
ISB2
ISB3
ISB4
说明
VDD 的工作电流
自动 CE 断电电流 —
TTL 输入
测试条件
VDD = 最大值, IOUT = 0 mA,
f = fMAX = 1/tCYC
最大 VDD,取消选择器件,
VIN  VIH 或 VIN  VIL,
f = fMAX = 1/tCYC
最小值
最大值
5 ns 周期,
200 MHz
× 18
–
158
× 36
–
178
6 ns 周期,
167 MHz
× 18
–
143
× 36
–
163
5 ns 周期,
200 MHz
× 18
–
75
× 36
–
80
6 ns 周期,
167 MHz
× 18
–
75
× 36
–
80
自动 CE 断电电流 —
CMOS 输入
所有速度范围
最大 VDD,取消选择器件,
VIN  0.3 V 或 VIN  VDDQ - 0.3 V,
f=0
× 18
–
65
× 36
–
70
自动 CE 断电电流 —
CMOS 输入
最大 VDD,取消选择器件,
5 ns 周期,
VIN  0.3 V 或 VIN  VDDQ - 0.3 V, 200 MHz
f = fMAX = 1/tCYC
6 ns 周期,
167 MHz
× 18
–
75
× 36
–
80
× 18
–
75
× 36
–
80
最大 VDD,取消选择器件,
VIN  VIH 或 VIN  VIL, f = 0
× 18
–
65
× 36
–
70
自动 CE 断电电流 —
TTL 输入
文档编号:001-98222 版本 *A
所有速度范围
单位
mA
mA
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CY7C1370KV25
CY7C1372KV25
电容
参数
100-TQFP
封装
165 球 FBGA
封装
单位
5
5
pF
5
5
pF
5
5
pF
测试条件
100-TQFP
封装
165 球 FBGA
封装
单位
无气流 (0 m/s)
根据 EIA/JESD51 的要求,
测试条件遵循测试热阻的标
存在气流 (1 m/s)
准测试方法和过程。
存在气流 (3 m/s)
37.95
17.34
°C/W
33.19
14.33
°C/W
30.44
12.63
°C/W
24.07
8.95
°C/W
8.36
3.50
°C/W
说明
CIN
输入电容
CCLK
时钟输入电容
CI/O
输入 / 输出电容
测试条件
TA = 25 °C, f = 1 MHz,
VDD = 2.5 V, VDDQ = 2.5 V
热电阻
参数
说明
热阻 (结至环境)
JA
JB
热阻 (结至板)
JC
热阻 (结到外壳)
--
交流测试负载和波形
图 4. 交流测试负载和波形
2.5 V I/O 测试负载
R = 1667 
2.5 V
输出
Z0 = 50 
RL = 50 
10%
R =1538 
VT = 1.25 V
文档编号:001-98222 版本 *A
包括 JIG 和
SCOPE
90%
10%
90%
GND
5 pF
(a)
所有输入脉冲
VDDQ
输出
(b)
 1 ns
 1 ns
(c)
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CY7C1370KV25
CY7C1372KV25
开关特性
在工作范围内
参数 [20、 21]
说明
-200
-167
单位
最小值
最大值
最小值
最大值
从电压为 VCC (典型值)到第一次执行读取或写入操作的
时间
1
–
1
–
tCYC
时钟周期时间
5
–
6
–
ns
FMAX
最大工作频率
–
200
–
167
MHz
tCH
时钟为高电平的时间
2.0
–
2.2
–
ns
tCL
时钟为低电平的时间
2.0
–
2.2
–
ns
tPower[22]
ms
时钟
输出时间
tCO
CLK 上升沿后数据输出有效的时间
–
3.2
–
3.4
ns
tEOV
OE 为低电平到输出有效的时间
–
3.0
–
3.4
ns
tDOH
CLK 上升沿后数据输出保持的时间
1.5
–
1.5
–
ns
tCHZ
tCLZ
tEOHZ
tEOLZ
时钟上升沿到数据输入 /
输出转为高阻态的时间 [23、 24、 25]
–
3.0
–
3.4
ns
1.3
–
1.5
–
ns
OE
为高电平到输出为高阻态的时间 [23、 24、 25]
–
3.0
–
3.4
ns
OE
为低电平到输出为低阻态的时间 [23、 24、 25]
0
–
0
–
ns
从时钟上升沿到数据输入 /
输出为低阻态的时间 [23、 24、 25]
建立时间
tAS
CLK 上升沿前的地址建立时间
1.4
–
1.5
–
ns
tDS
CLK 上升沿前的数据输入建立时间
1.4
–
1.5
–
ns
tCENS
CLK 上升沿前的 CEN 建立时间
1.4
–
1.5
–
ns
tWES
CLK 上升沿前的 WE、 BWx 建立时间
1.4
–
1.5
–
ns
tALS
CLK 上升沿前的 ADV/LD 建立时间
1.4
–
1.5
–
ns
tCES
片选建立时间
1.4
–
1.5
–
ns
tAH
CLK 上升沿后的地址保持时间
0.4
–
0.5
–
ns
tDH
CLK 上升沿后的数据输入保持时间
0.4
–
0.5
–
ns
tCENH
CLK 上升沿后的 CEN 保持时间
0.4
–
0.5
–
ns
tWEH
CLK 上升沿后的 WE 和 BWx 保持时间
0.4
–
0.5
–
ns
tALH
CLK 上升沿后的 ADV/LD 保持时间
0.4
–
0.5
–
ns
tCEH
CLK 上升沿后的片选保持时间
0.4
–
0.5
–
ns
保持时间
注释:
20. VDDQ = 2.5 V 时,时序参考电压为 1.25 V。
21. 除非另有说明,否则测试条件都如第 22 页上的图 4 的 (a) 情况显示。
22. 该器件内部使用了一个电压调节器; tPOWER 是指启动读取 / 写入操作前供电电压超过 VDD(minimum) 所需的时间。
23. tCHZ、 tCLZ、 tEOLZ 和 tEOHZ 都是在第 22 页上的图 4 的 (b) 情况所示的交流电测试条件下指定的。跳变在稳定状态电压 ± 200 mV 下进行测量。
24. 在任何给定的电压和温度情况下, tEOHZ 小于 tEOLZ, tCHZ 小于 tCLZ,这样在共享同一个数据总线时能够排除总线冲突。这些规范并不表示一个总线冲突条件,但反
映在最坏的情况下得到保证的参数。设计器件是为了在同一个系统条件下进入低阻态前处于高阻态。
25. 定期采样数据,并非 100% 经过了测试。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
开关波形
图 5. 读 / 写周期时序 [26、 27、 28]
1
2
3
t CYC
4
5
6
A3
A4
7
8
9
A5
A6
A7
10
CLK
tCENS
tCENH
tCH
tCL
CEN
tCES
tCEH
CE
ADV/LD
WE
BWx
A1
ADDRESS
A2
tCO
tAS
tDS
tAH
Data
In-Out (DQ)
tDH
D(A1)
tCLZ
D(A2)
D(A2+1)
tDOH
Q(A3)
tOEV
Q(A4)
tCHZ
Q(A4+1)
D(A5)
Q(A6)
tOEHZ
tDOH
tOELZ
OE
WRITE
D(A1)
WRITE
D(A2)
BURST
WRITE
D(A2+1)
READ
Q(A3)
READ
Q(A4)
DON’T CARE
BURST
READ
Q(A4+1)
WRITE
D(A5)
READ
Q(A6)
WRITE
D(A7)
DESELECT
UNDEFINED
注释:
26. 在该波形中, ZZ 被置为低电平。
27. 如果 CE 为低电平, CE1 和 CE3 为低电平, CE2 为高电平。当 CE 为高电平时, CE1 或 CE3 为高电平,或 CE2 为低电平。
28. MODE 的状态会决定突发的顺序 (0 = 线性, 1 = 交错)。突发操作是可选的。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
开关波形 (续)
图 6. NOP、 STALL 和 DESELECT 周期 [29、 30、 31]
1
2
A1
A2
3
4
5
A3
A4
6
7
8
9
10
CLK
CEN
CE
ADV/LD
WE
BWx
ADDRESS
A5
tCHZ
D(A1)
Data
Q(A2)
D(A4)
Q(A3)
Q(A5)
In-Out (DQ)
WRITE
D(A1)
READ
Q(A2)
STALL
READ
Q(A3)
WRITE
D(A4)
STALL
DON’T CARE
NOP
READ
Q(A5)
DESELECT
CONTINUE
DESELECT
UNDEFINED
图 7. ZZ 模式时序 [32、 33]
CLK
t ZZ
ZZ
I
t ZZREC
t ZZI
SUPPLY
I DDZZ
t RZZI
ALL INPUTS
(except ZZ)
Outputs (Q)
DESELECT or READ Only
High-Z
DON’T CARE
注释:
29. 在该波形中, ZZ 被置为低电平。
30. 如果 CE 为低电平, CE1 和 CE3 为低电平, CE2 为高电平。当 CE 为高电平时, CE1 或 CE3 为高电平,或 CE2 为低电平。
31. IGNORE CLOCK EDGE 或 STALL 周期 (时钟 3)说明 CEN 用于创建一个暂停。在该周期中,不执行写入操作。
32. 进入 ZZ 模式时,必须取消选择该器件。有关取消选择器件的所有可能发生的信号条件,请参考周期说明表。
33. 退出 ZZ 睡眠模式后, I/O 处于高阻态。
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
订购信息
赛普拉斯提供此类型产品的其他版本,可使用不同的配置和功能。下表仅包含目前可以供应的器件列表。
有关所有选项的完整列表,请访问赛普拉斯网站 www.cypress.com 并参考 http://www.cypress.com/products 上的产品汇总页或联
系您的当地销售代表。
赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要查找距您最近的办事处,请访问
http://www.cypress.com/go/datasheet/offices。
速度
(MHz)
167
封装图
订购代码
CY7C1370KV25-167AXC
器件和封装类型
51-85050 100-TQFP (14 × 20 × 1.4 mm)无铅
工作范围
商业级
CY7C1372KV25-167AXC
200
CY7C1370KV25-167BZC
51-85180 165 球 FBGA (13 × 15 × 1.4 mm)
CY7C1370KV25-200AXC
51-85050 100-TQFP (14 × 20 × 1.4 mm)无铅
CY7C1370KV25-200BZC
51-85180 165 球 FBGA (13 × 15 × 1.4 mm)
商业级
订购代码定义
CY
7
C 13XX K V25 - XXX XX X
C
温度范围:
C = 商业级 = 0 °C ~ +70 °C
X = 无铅;无 X = 含铅
封装类型:XX = A 或 BZ
A = 100-TQFP
BZ = 165 球 FBGA
速度等级:XXX = 167 MHz 或 200 MHz
V25 = 2.5 V VDD
加工技术:K = 65 nm
器件标识符:13XX = 1370 或 1372
1370 = PL, 512 Kb × 36 (18 Mb)
1372 = PL, 1 Mb × 18 (18 Mb)
技术代码:C = CMOS
市场代码:7 = SRAM
公司 ID:CY = 赛普拉斯
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
封装图
图 8. 100-TQFP (14 × 20 × 1.4 mm) A100RA 封装外形, 51-85050
51-85050 *E
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
封装图 (续)
图 9. 165 球 FBGA (13 × 15 × 1.4 mm) BB165D/BW165D (0.5 球形焊盘直径)封装外形, 51-85180
51-85180 *G
文档编号:001-98222 版本 *A
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CY7C1370KV25
CY7C1372KV25
缩略语
文档规范
缩略语
说明
测量单位
CE
芯片使能
CEN
时钟使能
°C
摄氏度
CMOS
互补金属氧化物半导体
MHz
兆赫兹
EIA
电子工业联盟
µA
微安
FBGA
小间距球栅阵列
mA
毫安
I/O
输入 / 输出
mm
毫米
JEDEC
联合电子器件工程委员会
ms
毫秒
JTAG
联合测试行动小组
mV
毫伏
LSB
最低有效位
ns
纳秒
MSB
最高有效位

欧姆
NoBL
无总线延迟
%
百分比
OE
输出使能
pF
皮法
SRAM
静态随机存取存储器
V
伏特
TAP
测试访问端口
W
瓦特
TCK
测试时钟
TDI
测试数据输入
TDO
测试数据输出
TMS
测试模式选择
TQFP
薄型四方扁平封装
TTL
晶体管 - 晶体管逻辑
WE
写使能
文档编号:001-98222 版本 *A
符号
测量单位
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CY7C1370KV25
CY7C1372KV25
文档修订记录
文档标题:CY7C1370KV25/CY7C1372KV25,带有 NoBL™ 架构的 18 Mbit (512 K × 36/1 M × 18)流水线 SRAM
文档编号:001-98222
版本
**
ECN 编号
4854100
变更者
LISZ
提交日期
07/27/2015
本文档版本号为 Rev**,译自英文版 001-97851 Rev**。
*A
5013017
LISZ
11/16/2015
本文档版本号为 Rev*A,译自英文版 001-97851 Rev*B。
文档编号:001-98222 版本 *A
变更说明
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CY7C1370KV25
CY7C1372KV25
销售、解决方案和法律信息
全球销售和设计支持
赛普拉斯公司具有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要想找到离您最近的办事处,请访问赛普拉
斯所在地。
PSoC® 解决方案
产品
汽车级产品
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时钟与缓冲器
cypress.com/go/clocks
接口
照明与电源控制
cypress.com/go/interface
cypress.com/go/powerpsoc
存储器
PSoC
触摸感应产品
USB 控制器
无线 / 射频
cypress.com/go/memory
cypress.com/go/psoc
cypress.com/go/touch
psoc.cypress.com/solutions
PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP
赛普拉斯开发者社区
社区 | 论坛 | 博客 | 视频 | 培训
技术支持
cypress.com/go/support
cypress.com/go/USB
cypress.com/go/wireless
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他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议,否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外,对于可能发生
运转异常和故障并对用户造成严重伤害的生命支持系统,赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统,则表示制造商将承担因此类使用而招致的所有风险,
并确保赛普拉斯免于因此而受到任何指控。
所有源代码 (软件和 / 或固件)均归赛普拉斯半导体公司 (赛普拉斯)所有,并受全球专利法规 (美国和美国以外的专利法规)、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可
者授予适用于个人的、非独占性、不可转让的许可,用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品,并且其目的只能是创建自定义软件和 / 或固件,以支
持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外,未经赛普拉斯明确的书面许可,不得对此类源代码进行任何复制、修改、转换、编译或演
示。
免责声明:赛普拉斯不针对此材料提供任何类型的明示或暗示保证,包括 (但不限于)针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的权
利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于可能发生运转异常和故障,并对用户造成严重伤害的生命支持系统,赛普拉斯不授权将其产品用作此类系统的关键组件。
若将赛普拉斯产品使用于生命支持系统中,则表示制造商将承担因此类使用而招致的所有风险,并确保赛普拉斯免于因此而受到任何指控。
产品使用可能适用于赛普拉斯软件许可协议的限制。
文档编号:001-98222 版本 *A
修订日期 November 16, 2015
NoBL 和 No Bus Latency (无总线延迟)是赛普拉斯半导体公司的商标。 ZBT 是集成器件技术公司的注册商标。 本文件中所提及的所有产品和公司名称均为其各自所有者的商标。
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