CY7C1565KV18 72-Mbit QDR II+ SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency) Datasheet (Chinese).pdf

CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
72-Mbit QDR® II+ SRAM 4 字突发架构
(2.5 周期读延迟)
配置
72-Mbit QDR® II+ SRAM 4 字突发架构 (2.5 周期读延迟)
特性
具有 2.5 周期的读周期延迟
■
分立的独立读和写数据端口
❐ 支持并发事务处理
■
550 MHz 时钟实现高带宽
■
4 字突发降低地址总线频率
■
读端口和写端口上均具有双倍数据速率 (DDR) 接口,在 550
MHz 下能够实现 1100 MHz 的数据传输速率
■
可提供 2.5 时钟周期延迟
■
CY7C1561KV18: 8M ×8
CY7C1576KV18: 8M × 9
CY7C1565KV18: 2M × 36
功能描述
两个输入时钟 (K 和 K),能够实现精确的 DDR 时序
SRAM 仅使用上升沿
❐
■
随路时钟 (CQ 和 CQ),能够简化高速系统中的数据捕获
■
数据有效引脚 (QVLD) 表示输出上的有效数据
■
单个复用地址输入总线,能够为读端口和写端口锁存地址输入
■
单独的端口选择,能够实现深度扩展 (Depth Expansion)
■
同步内部自定时写入
■
当 DOFF 置为高电平时,四倍数据速率 (QDR®) II+ 会有 2.5 个
周期的读延迟
■
当 DOFF 置为低电平时,其工作方式与 QDR I 器件类似,会有
1 个周期的读延迟
■
供应 ×8、×9 和 ×36 配置
■
完整的数据连贯性,能够提供最新数据
■
CY7C1561KV18、CY7C1576KV18 和 CY7C1565KV18 都是包
含 QDR II+ 架构的 1.8V 同步流水线 SRAM。 与 QDR II 架构类
似,QDR II+ 架构由两个单独的端口组成:访问存储器阵列的读
端口和写端口。 读端口有专用的数据输出来支持读操作,写端口
则有专用的数据输入来支持写操作。 QDR II+ 架构具有单独的数
据输入和数据输出,完全消除了公用 I/O 器件上存在的 “ 转换 ” 数
据总线方面的需要。 每个端口都可以通过一个公用地址总线访
问。 用于读和写的地址被锁止在输入 (K) 时钟的备选上升沿。 对
QDR II+ 读端口和写端口的访问完全相互独立。 为了获得最大的
数据吞吐量,读端口和写端口上都配备有 DDR 接口。 每个地址
都与四个 8 位字 (CY7C1561KV18)、9 位字 (CY7C1576KV18)
或 36 位字 (CY7C1565KV18) 相关联,这些字以突发 (Burst) 模
式按顺序传入或传出器件。 由于数据可以在两个输入时钟(K 和
K)的每个上升沿传入和传出器件,因此通过消除总线 “ 转换 ”,
能够在获得最大内存带宽的同时,简化系统设计。
深度扩展 (Depth Expansion) 是通过端口选择实现的,能够使每
个端口独立工作。
所有同步输入都会通过由 K 或 K 控制的输入寄存器。 所有数据
输出都会通过由 K 或 K 输入时钟控制的输出寄存器。 写操作通
过片上同步自定时写电路进行。
内核 VDD = 1.8 V± 0.1 V ; I/O VDDQ = 1.4 V 至 VDD [1]
❐ 支持 1.5V 和 1.8 V I/O 电源
■
高速收发器逻辑 (HSTL) 输入和驱动能力可调的 HSTL 输出缓
冲器
■
可提供 165 脚小间距 BGA (FBGA) 封装 (13 × 15 × 1.4 mm)
■
有含铅和不含铅封装可供选择
■
JTAG 1149.1 兼容测试端口
■
锁相环 (PLL),能够实现精确的数据放置
产品选择指南
说明
550 MHz
500 MHz
450 MHz
400 MHz
单位
550
500
450
400
MHz
×8
900
830
760
690
mA
×9
900
830
760
690
×36
1310
1210
1100
1000
最大工作频率
最大工作电流
注:
1. 赛普拉斯 QDR II+ 器件超过了 QDR 联盟规范,可支持 VDDQ = 1.4 V 到 VDD。
赛普拉斯半导体公司
文档编号:001-63442 修订版 *B
•
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
修订时间 2014 年 5 月 22
CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
逻辑框图 (CY7C1561KV18)
8
写
寄存器
写地址 解码
2M × 8 Array
2M × 8 Array
K
时钟
发生器
2M × 8 Array
K
Address
寄存器
2M × 8 Array
A(20:0)
21
写
写
写
寄存器 寄存器 寄存器
21
Address
寄存器
读地址 解码
D[7:0]
A(20:0)
RPS
控制
逻辑
读数据寄存器
DOFF
CQ
32
VREF
WPS
16
控制
逻辑
寄存器
16
NWS[1:0]
寄存器
寄存器
CQ
8
8
8
8
8
Q[7:0]
QVLD
逻辑框图 (CY7C1576KV18)
D[8:0]
9
写
写
写
写
寄存器 寄存器 寄存器 寄存器
读地址 解码
写地址 解码
2M × 9 Array
2M × 9 Array
K
时钟
发生器
2M × 9 Array
K
Address
寄存器
2M × 9 Array
A(20:0)
21
21
Address
寄存器
A(20:0)
RPS
控制
逻辑
读数据寄存器
DOFF
CQ
36
VREF
WPS
控制
逻辑
BWS[0]
18
18
寄存器
寄存器
寄存器
9
9
9
9
CQ
9
Q[8:0]
QVLD
文档编号:001-63442 修订版 *B
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
逻辑框图 (CY7C1565KV18)
D[35:0]
36
写
写
写
写
寄存器 寄存器 寄存器 寄存器
读地址 解码
写地址 解码
512K × 36 Array
512K × 36 Array
K
时钟
发生器
512K × 36 Array
K
Address
寄存器
512K × 36 Array
A(18:0)
19
19
Address
寄存器
A(18:0)
RPS
控制
逻辑
读数据寄存器
DOFF
CQ
144
VREF
WPS
控制
逻辑
BWS[3:0]
72
72
寄存器
寄存器
寄存器
36
36
36
36
CQ
36
Q[35:0]
QVLD
文档编号:001-63442 修订版 *B
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
目录
72-Mbit QDR® II+ SRAM 4 字突发架构 (2.5 周期读延迟)1
特性 ....................................................................................1
配置 ....................................................................................1
功能描述 .............................................................................1
产品选择指南 ......................................................................1
逻辑框图 (CY7C1561KV18) ................................................2
逻辑框图 (CY7C1576KV18) ................................................2
逻辑框图 (CY7C1565KV18) ................................................3
引脚配置 .............................................................................5
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 引脚分布 ......... 5
引脚定义 .............................................................................7
功能概述 .............................................................................8
读操作 .......................................................................... 8
写操作 .......................................................................... 8
字节写操作 .................................................................. 8
并发数据操作 ............................................................... 8
深度扩展 (Depth Expansion) ....................................... 9
可编程阻抗 .................................................................. 9
随路时钟 ...................................................................... 9
有效数据指示器 (QVLD) .............................................. 9
PLL .............................................................................. 9
应用示例 .............................................................................9
真值表 ...............................................................................10
写周期说明 ........................................................................10
写周期说明 ........................................................................11
写周期说明 ........................................................................11
IEEE 1149.1 串行边界扫描 (JTAG) ..................................12
禁用 JTAG 特性 ......................................................... 12
测试端口 - 测试时钟 ................................................ 12
测试模式选择 (TMS) .................................................. 12
测试数据输入 (TDI) .................................................... 12
测试数据输出 (TDO) .................................................. 12
执行 TAP 复位 ........................................................... 12
TAP 寄存器 ................................................................ 12
TAP 指令集 ................................................................ 12
文档编号:001-63442 修订版 *B
TAP 控制器状态图 ........................................................... 14
TAP 控制器框图 ............................................................... 15
TAP 电气特性 ................................................................... 15
TAP 交流开关特性 ........................................................... 16
TAP 时序和测试条件 ........................................................ 16
标识寄存器定义 ................................................................ 17
扫描寄存器大小 ................................................................ 17
指令代码 ........................................................................... 17
边界扫描顺序 ................................................................... 18
QDR II+ SRAM 中的加电顺序 .......................................... 19
加电顺序 .................................................................... 19
PLL 限制 .................................................................... 19
最大额定值 ....................................................................... 20
工作范围 ........................................................................... 20
抗中子软失效 ................................................................... 20
电气特性 ........................................................................... 20
DC Electrical Characteristics ..................................... 20
交流电气特性 ............................................................. 21
电容 .................................................................................. 22
热阻 .................................................................................. 22
开关特性 ........................................................................... 23
开关波形 ........................................................................... 24
读 / 写 / 取消选中操作过程 [31, 32, 33] .......................... 24
订购信息 ........................................................................... 25
订购代码定义 ............................................................. 25
封装图 .............................................................................. 26
缩略语 .............................................................................. 27
销售、解决方案和法律信息 .............................................. 28
全球销售和设计支持 .................................................. 28
文档修订记录页 ................................................................ 28
产品 ........................................................................... 28
PSoC 解决方案 .......................................................... 28
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
引脚配置
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 引脚分布
CY7C1561KV18 (8M × 8)
1
2
3
4
5
6
7
8
9
10
11
A
CQ
A
A
WPS
NWS1
K
NC/144M
RPS
A
A
CQ
B
NC
NC
NC
A
NC/288M
K
NWS0
A
NC
NC
Q3
C
NC
NC
NC
VSS
A
NC
A
VSS
NC
NC
D3
D
NC
D4
NC
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
E
NC
NC
Q4
VDDQ
VSS
VSS
VSS
VDDQ
NC
D2
Q2
F
NC
NC
NC
VDDQ
VDD
VSS
VDD
VDDQ
NC
NC
NC
G
NC
D5
Q5
VDDQ
VDD
VSS
VDD
VDDQ
NC
NC
NC
H
DOFF
VREF
VDDQ
VDDQ
VDD
VSS
VDD
VDDQ
VDDQ
VREF
ZQ
J
NC
NC
NC
VDDQ
VDD
VSS
VDD
VDDQ
NC
Q1
D1
K
NC
NC
NC
VDDQ
VDD
VSS
VDD
VDDQ
NC
NC
NC
L
NC
Q6
D6
VDDQ
VSS
VSS
VSS
VDDQ
NC
NC
Q0
M
NC
NC
NC
VSS
VSS
VSS
VSS
VSS
NC
NC
D0
N
NC
D7
NC
VSS
A
A
A
VSS
NC
NC
NC
P
NC
NC
Q7
A
A
QVLD
A
A
NC
NC
NC
R
TDO
TCK
A
A
A
NC
A
A
A
TMS
TDI
CY7C1576KV18 (8M × 9)
A
1
2
3
4
5
6
7
8
9
10
11
CQ
A
A
WPS
NC
K
NC/144M
RPS
A
A
CQ
B
NC
NC
NC
A
NC/288M
K
BWS0
A
NC
NC
Q4
C
NC
NC
NC
VSS
A
NC
A
VSS
NC
NC
D4
D
NC
D5
NC
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
E
NC
NC
Q5
VDDQ
VSS
VSS
VSS
VDDQ
NC
D3
Q3
F
NC
NC
NC
VDDQ
VDD
VSS
VDD
VDDQ
NC
NC
NC
G
NC
D6
Q6
VDDQ
VDD
VSS
VDD
VDDQ
NC
NC
NC
H
DOFF
VREF
VDDQ
VDDQ
VDD
VSS
VDD
VDDQ
VDDQ
VREF
ZQ
J
NC
NC
NC
VDDQ
VDD
VSS
VDD
VDDQ
NC
Q2
D2
K
NC
NC
NC
VDDQ
VDD
VSS
VDD
VDDQ
NC
NC
NC
L
NC
Q7
D7
VDDQ
VSS
VSS
VSS
VDDQ
NC
NC
Q1
M
NC
NC
NC
VSS
VSS
VSS
VSS
VSS
NC
NC
D1
N
NC
D8
NC
VSS
A
A
A
VSS
NC
NC
NC
P
NC
NC
Q8
A
A
QVLD
A
A
NC
D0
Q0
R
TDO
TCK
A
A
A
NC
A
A
A
TMS
TDI
注:
2. NC/144M 和 NC/288M 未连接到 Die,可连接到任何电压电平。
文档编号:001-63442 修订版 *B
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 引脚分布
CY7C1565KV18 (2M × 36)
1
2
3
4
5
6
7
8
9
10
11
A
CQ
NC/288M
A
WPS
BWS2
K
BWS1
RPS
A
NC/144M
CQ
B
Q27
Q18
D18
A
BWS3
K
BWS0
A
D17
Q17
Q8
C
D27
Q28
D19
VSS
A
NC
A
VSS
D16
Q7
D8
D
D28
D20
Q19
VSS
VSS
VSS
VSS
VSS
Q16
D15
D7
E
Q29
D29
Q20
VDDQ
VSS
VSS
VSS
VDDQ
Q15
D6
Q6
F
Q30
Q21
D21
VDDQ
VDD
VSS
VDD
VDDQ
D14
Q14
Q5
G
D30
D22
Q22
VDDQ
VDD
VSS
VDD
VDDQ
Q13
D13
D5
H
DOFF
VREF
VDDQ
VDDQ
VDD
VSS
VDD
VDDQ
VDDQ
VREF
ZQ
J
D31
Q31
D23
VDDQ
VDD
VSS
VDD
VDDQ
D12
Q4
D4
K
Q32
D32
Q23
VDDQ
VDD
VSS
VDD
VDDQ
Q12
D3
Q3
L
Q33
Q24
D24
VDDQ
VSS
VSS
VSS
VDDQ
D11
Q11
Q2
M
D33
Q34
D25
VSS
VSS
VSS
VSS
VSS
D10
Q1
D2
N
D34
D26
Q25
VSS
A
A
A
VSS
Q10
D9
D1
P
Q35
D35
Q26
A
A
QVLD
A
A
Q9
D0
Q0
R
TDO
TCK
A
A
A
NC
A
A
A
TMS
TDI
文档编号:001-63442 修订版 *B
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
引脚定义
引脚名称
I/O
引脚说明
D[x:0]
输入
同步
WPS
输入
同步
写端口选择  低电平有效。 在 K 时钟的上升沿被采样。置为有效时会启动写操作,否则会取消选中写端
口。取消选中写端口会忽略 D[x:0]。
NWS0、
NWS1、
输入
同步
半字节写选择 0、1  低电平有效 (仅限 CY7C1561KV18)。在有效的写操作期间,在 K 和 K 时钟的上
升沿被采样。用于选择在写操作的当前部分,
将哪个半字节写入器件。NWS0 控制 D[3:0] 和 NWS1 控制 D[7:4]。
所有 “ 半字节写选择 (Nibble Write Select)” 均在数据采样的相同沿被采样。 取消选中 “ 半字节写选择
(Nibble Write Select)” 会忽略相应的数据半字节,并且不会将其写入到器件中。
BWS0、
BWS1、
BWS2、
BWS3
输入
同步
字节写选择 (BWS) 0、1、2 和 3  低电平有效。 在有效的写操作期间,在 K 和 K 时钟的上升沿被采样。
用于选择在写操作的当前部分,将哪个字节写入到器件中。不写入的字节将保持不变。
CY7C1576KV18 BWS0 控制 D[8:0]
CY7C1563KV18  BWS0 控制 D[8:0] 和 BWS1 控制 D[17:9]。
CY7C1565KV18  BWS0 控制 D[8:0]、BWS1 控制 D[17:9]。
BWS2 控制 D[26:18] 和 BWS3 控制 D[35:27]。
所有 “ 字节写选择 (Byte Write Select)” 均在数据采样的相同沿被采样。取消选中 BWS 会忽略相应的数据
字节,并且不会将其写入到器件中。
A
输入
同步
地址输入。在有效的读操作和写操作期间,在 K 时钟的上升沿被采样。 这些地址输入复用于读操作和写
操作。在器件内部,CY7C1561KV18 采取的是 8M × 8(4 个阵列,每个阵列均为 2M × 8)的组织方式,
CY7C1576KV18 采取的是 8M × 9(4 个阵列,每个阵列均为 2M × 9)的组织方式,CY7C1563KV18 采
取 4M × 18 (4 个阵列,每个阵列均为 1M × 18)的组织方式,CY7C1565KV18 采取 2M × 36 (4 个阵
列,每个阵列均为 512K × 36)组织方式。因此,只需要 21 个地址输入,即可访问 CY7C1561KV18 和
CY7C1576KV18 的整个存储器阵列,CY7C1563KV18 只需要 20 个地址输入,CY7C1565KV18 只需要
19 个地址输入。未选中相应端口时,这些输入会被忽略。
Q[x:0]
输出 同步
数据输出信号。在有效的读操作期间,这些引脚会输出所请求的数据。 在读操作期间,在 K 和 K 时钟的
上升沿输出有效数据。在未选中读端口时,Q[x:0] 自动进入三态。
CY7C1561KV18  Q[7:0]
CY7C1576KV18  Q[8:0]
CY7C1563KV18  Q[17:0]
CY7C1565KV18  Q[35:0]
RPS
输入
同步
读端口选择  低电平有效。 在正向输入时钟 (K) 的上升沿被采样。 置为有效时会启动读操作,否则会取
消选中读端口。未选中读端口时,待完成待定访问后,输出驱动器会在 K 时钟的下一个上升沿自动进入
三态。每次读访问均包含一个突发,每个突发由四个连续的传输组成。
QVLD
数据输入信号。在有效的写操作期间,在 K 和 K 时钟的上升沿被采样。
CY7C1561KV18  D[7:0]
CY7C1576KV18  D[8:0]
CY7C1563KV18  D[17:0]
CY7C1565KV18  D[35:0]
有效输出指示 有效输出指示器。Q 有效表示有效输出数据。 QVLD 与 CQ 和 CQ 的边沿对齐。
器
K
输入时钟
正向输入时钟输入。K 的上升沿用于捕获器件的同步输入,并通过 Q[x:0] 输出数据。所有访问都在 K 的上
升沿启动。
K
输入时钟
负向输入时钟输入。K 用于捕获器件的同步输入,并通过 Q[x:0] 输出数据。
CQ
随路时钟
同步随路时钟输出。这是一个自由运行的时钟,与 QDR II+ 的输入时钟 (K) 保持同步。随路时钟的时序
如 第 23 页的 开关特性所示。
CQ
随路时钟
同步随路时钟输出。这是一个自由运行时钟,与 QDR II+ 的输入时钟 (K) 保持同步。随路时钟的时序如
第 23 页的 开关特性所示。
ZQ
输入
输出阻抗匹配输入。此输入用于调整器件输出相对于系统数据总线的阻抗。 CQ、CQ 和 Q[x:0] 输出阻抗
为 0.2 x RQ。其中,RQ 是位于 ZQ 与接地之间的电阻。也可以将此引脚直接连接到 VDDQ,这样会启用
最小阻抗模式。此引脚不能直接连接到 GND,也不能保持未连接状态。
DOFF
输入
PLL 关闭  低电平有效。 将此引脚接地会关闭器件内部的 PLL。PLL 处于关闭状态时,工作时序会与本
数据表中列出的时序有所不同。在正常工作时,请将此引脚通过一个 10 K 或更小的电阻上拉。PLL 处
于关闭状态时,器件会以 QDR I 模式工作。在此模式下,器件能够以高达 167 MHz 的频率工作,同时满
足 QDR I 时序要求。
TDO
输出
JTAG 的测试数据输出 (TDO)
文档编号:001-63442 修订版 *B
第 7 页,共 28 页
CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
引脚定义 (continued)
引脚名称
TCK
I/O
输入
引脚说明
JTAG 的测试时钟 (TCK) 引脚
TDI
输入
JTAG 的测试数据输入 (TDI) 引脚
TMS
输入
JTAG 的测试模式选择 (TMS) 引脚
NC
不可用
未连接到 die。 可连接到任何电压电平。
NC/144M
不可用
未连接到 die。 可连接到任何电压电平。
NC/288M
不可用
未连接到 die。 可连接到任何电压电平。
VREF
输入 参考
参考电压输入。静态输入,用于设置 HSTL 输入、输出和 AC 测量点的参考电平。
VDD
电源
器件内核的电源输入
VSS
接地
器件的接地
VDDQ
电源
器件输出的电源输入
功能概述
CY7C1561KV18、CY7C1576KV18、CY7C1565KV18 是同步的
流水线突发 SRAM,包含读端口和写端口。 读端口专用于读操
作,写端口则专用于写操作。数据通过写端口输入到 SRAM 中,
并通过读端口输出。 这些器件会复用地址输入,以便最大限度地
减少所需的地址引脚。 由于具有单独的读端口和写端口,QDR
II+ 完全消除了 “ 转换 ” 数据总线方面的需要,并避免了可能出现
的数据争用,从而简化了系统设计。 在两个时钟周期中,在
CY7C1561KV18 中,每次访问由四个 8 位数据传输组成,在
CY7C1576KV18 中,每次访问由四个 9 位数据传输组成,在
CY7C1565KV18 中,每次访问由四个 36 位数据传输组成。
当 DOFF 引脚连接到高电平时,这些器件会有 2.5 个周期的读延
迟。 当 DOFF 引脚置为低电平或连接到 VSS 时,器件会以 QDR
I 模式工作,并有 1 个时钟周期的读延迟。
对两个端口的访问都在正向输入时钟 (K) 上启动。 所有同步的输
入和输出时序都参照输入时钟 (K 和 K)的上升沿。
所有同步数据输入 (D[x:0]) 都会通过由输入时钟 (K 和 K)控制
的输入寄存器。 所有同步数据输出 (Q[x:0]) 都会通过由输入时钟
(K 和 K)控制的输出寄存器。
所有同步控制 (RPS、WPS、NWS[x:0]、BWS[x:0])输入都会通
过由输入时钟 (K 和 K)的上升沿控制的输入寄存器。
CY7C1565KV18 在以下章节中进行了说明。 这些基本说明同样
适用于 CY7C1561KV18 和 CY7C1576KV18。
读操作
CY7C1565KV18 在器件内部采取的是 512K × 36 的四个阵列的
组织方式。 访问在四个连续的 36 位数据字的突发中完成。 通过
在正向输入时钟 (K) 的上升沿将 RPS 置为有效,即可启动读操
作。输入的地址会存储在读地址寄存器中。在 K 时钟的下两个上
升沿,会使用 K 作为输出时序参考,将相应的低 36 位数据字写
入到 Q[35:0]。 在接下来的 K 上升沿,下一个 36 位数据字会写入
到 Q[35:0]。 该过程继续,直到所有四个 36 位数据字都被写入到
Q[35:0] 中为止。 所请求的数据在输入时钟(K 或 K)上升沿后的
0.45 ns 内有效。 若要保持内部逻辑,必须完成每次读访问。 每
次读访问由四个 36 位数据字组成,并需要两个时钟周期才完成。
因此,对器件的读访问无法在两个连续的 K 时钟上升沿启动。 器
件的内部逻辑忽略第二个读取请求。读取访问可以每隔一个 K 时
钟上升沿启动一次。 这样做即可传输数据流,从而在每个输入时
钟 (K 和 K)的上升沿将数据传出器件。
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未选中读端口时,CY7C1565KV18 首先完成待处理的读数据操
作。 内部同步电路会在负向输入时钟 (K) 的下一个上升沿自动使
输出进入三态。这样一来,在深度扩展的情况下,无需插入等待
状态,即可在器件之间实现无缝切换。
写操作
通过在正向输入时钟 (K) 的上升沿将 WPS 置为有效,即可启动
写操作。 如果 BWS[3:0] 均置为有效,则在以下 K 时钟上升沿,
呈现给 D[35:0] 的数据会被锁存,并会存储到低 36 位写数据寄存
器中。 如果 BWS[3:0] 均置为有效,则在接下来的负向输入时钟
(K) 上升沿,呈现给 D[35:0] 的信息将被存储到写数据寄存器中。
该过程再继续一个周期,直到四个 36 位数据字 (总共 144 位)
储存在 SRAM 中。 144 位数据随后会写入到存储器阵列的指定
位置。 因此,对器件的写访问无法在两个连续的 K 时钟上升沿启
动。器件的内部逻辑忽略第二个写入请求。写访问每隔一个正向
输入时钟 (K) 的上升沿启动。 这样做即可传输数据流,从而在每
个输入时钟 (K 和 K)的上升沿将 36 位数据传入器件。
未选中时,写端口会在待定写操作完成之后忽略所有输入。
字节写操作
CY7C1565KV18 支持字节写操作。 关于写操作的启动,请参见
写操作 一节。 写入哪些字节由 BWS0、BWS1、BWS2 和 BWS3
决定,并且字节会以每组 36 位数据字的方式被采样。 在写操作
的数据部分,如果将相应的 “ 字节写选择 (Byte Write Select)” 置
为输入,则会锁存当前呈现的数据并将其写入到器件中。 否则,
器件中存储的该字节的数据将保持不变。 此特性用于将读操作、
修改操作或写操作简化为字节写操作。
并发数据操作
CY7C1565KV18 上的读端口和写端口在工作时完全相互独立。
由于每个端口在不同的时钟沿锁存地址输入,因此用户可以对任
何地址进行读或写,而不受其他端口上数据操作的影响。 连续的
时钟周期中,在写入之后读取时,如果端口访问相同位置,则
SRAM 提供与指定地址位置相关联的最新信息。 这包括在上一
个 K 时钟上升沿刚写进来的数据。
必须计划读访问和写访问使任何时钟周期上启动一个数据操作。
如果在相同的 K 时钟上升沿选择两个端口,则仲裁取决于 SRAM
的上一个状态。如果两个端口都未选中,则读端口优先。 如果在
上一个周期启动读取,则写端口优先(因为不能在连续的周期启
动读操作)。如果在上一个周期启动写入,则读端口优先 (因为
不能在连续的周期启动写操作)。 因此,在未选中状态将两个端
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
口都置为有效,会交替正在启动的读或写操作,第一个访问是读
取。
深度扩展 (Depth Expansion)
CY7C1565KV18 为每个端口提供了一个端口选择输入, 可以轻
松实现深度扩展 (Depth Expansion)。 两个端口选择都只在正向
输入时钟 (K) 的上升沿被采样。 每个端口选择输入均可取消选中
指定端口。取消选中某个端口不会影响其他端口。在取消选中器
件之前,会完成所有待定数据操作 (读和写)。
可编程阻抗
SRAM 上的 ZQ 引脚与 VSS 之间必须连接一个外部电阻 RQ,
以便 SRAM 能够调整其输出驱动器阻抗。 RQ 的值必须相当于
SRAM 控制的目标线路阻抗的 5 倍,当 VDDQ = 1.5 V 时,保证
阻抗容错性不超过 ±15% 的 RQ 允许范围为 175 W 至 350 W。
输出阻抗在加电后每 1024 个周期调整一次,以补偿电源电压漂移和温度
漂移。
有效数据指示器 (QVLD)
QDR II+ 上提供了 QVLD,能够简化高速系统中的数据捕获。
QVLD 由 QDR II+ 器件和数据输出一起生成。该信号与随路时钟
边沿对齐,并遵循任何数据引脚的时序。 有效数据返回之前的半
个周期,该信号被激活。
PLL
这些芯片使用了一个 PLL,其工作频率介于 120 MHz 与指定的
最大时钟频率之间。 在加电期间,当 DOFF 连接到高电平时,
PLL 在时钟稳定 20 ms 后被锁定。 通过使输入时钟 K 和 K 减慢
或停止至少 30 ns,可以将 PLL 复位。不过,无需复位 PLL,即
可将其锁定至所需的频率。在时钟稳定 20 ms 后,PLL 会自动锁
定。 通过将 DOFF 引脚接地,可禁用 PLL。 当 PLL 处于关闭状
态时,器件会以 QDR I 模式工作 (具有 1 个周期的延迟,并且
访问时间更长) 。
有关信息请参考应用笔记,PLL
Considerations
in
QDRII/DDRII/QDRII+/DDRII+
(QDRII/DDRII/QDRII+/DDRII+ 中的 PLL 注意事项)。
随路时钟
QDR II+ 上提供了随路时钟,能够简化高速系统中的数据捕获。
两个随路时钟由 QDR II+ 生成。 CQ 参照 K,CQ 参照 K。它们
是自由运行时钟,与 QDR II+ 的输入时钟保持同步。 随路时钟的
时序如 第 23 页的 开关特性所示。
应用示例
图 1 显示两个 DDR II+ 在一个应用程序中运行。
Figure 1. 应用示例
Vt
R
DATA IN
DATA OUT
Address
ZQ
SRAM #1 CQ/CQ
Q
D
A RPS WPS BWS K K
RQ = 250 ohms
SRAM #2
RQ = 250 ohms
CQ/CQ
Q
RPS WPS BWS K K
D
A
R
R
BUS MASTER RPS
(CPU or ASIC) WPS
ZQ
Vt
Vt
BWS
CLKIN1/CLKIN1
CLKIN2/CLKIN2
Source K
Source K
R
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R = 50ohms, Vt = VDDQ /2
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
真值表
以下是 CY7C1561KV18、CY7C1576KV18 和 CY7C1565KV18 的真值表。 [3, 4, 5, 6, 7, 8]
操作
K
写周期:
在 K 的上升沿加载地址;
在两个连续 K 和 K 上升沿
输入写数据。
L-H
RPS WPS
H [9] L [10] 在 K(t + 1)­,为
D(A)
DQ
在 K(t + 1)­,为 D(A 在 K(t + 2)­,为 D(A 在 K(t + 2)­,为 D(A
+ 1)
+ 2)
+ 3)
DQ
DQ
DQ
读周期:
(2.5 周期延迟)
在 K 的上升沿加载地址;
等待两个或半个周期;在
两个连续 K 和 K 上升沿读
取数据。
L-H
L [10]
×
在 K(t + 2)­,为
Q(A)
在 K(t + 3)­,为 Q(A 在 K(t + 3)­,为 Q(A 在 K(t + 4)­,为 Q(A
+ 1)
+ 2)
+ 3)
NOP:无操作
L-H
H
H
D=X
Q = High Z
D=X
Q = High Z
D=X
Q = High Z
D=X
Q = High Z
待机:时钟停止
停止
X
X
上一个状态
上一个状态
上一个状态
前一个状态
写周期说明
CY7C1561KV18 的写周期说明表如下所示。 [3, 11]]
NWS0
NWS1
K
K
L
L
L–H
–
L
L
–
L
H
L–H
L
H
–
H
L
L–H
H
L
–
H
H
L–H
H
H
–
注释
在写过程的数据部分 
CY7C1561KV18 两个半字节 (D[7:0]) 均写入到器件中。
L-H 在写过程的数据部分 
CY7C1561KV18 两个半字节 (D[7:0]) 均写入到器件中。
–
在写过程的数据部分 
CY7C1561KV18 仅低位半字节 (D[3:0]) 写入到器件中,D[7:4] 将保持不变。
L–H 在写过程的数据部分 
CY7C1561KV18 仅低位半字节 (D[3:0]) 写入到器件中,D[7:4] 将保持不变。
–
在写过程的数据部分 
CY7C1561KV18 仅高位半字节 (D[7:4]) 写入到器件中,D[3:0] 将保持不变。
L–H 在写过程的数据部分 
CY7C1561KV18 仅高位半字节 (D[7:4]) 写入到器件中,D[3:0] 将保持不变。
–
在写操作的这一部分,不会有任何数据写入到器件中。
L–H 在写操作的这一部分,不会有任何数据写入到器件中。
注:
3. X = “ 无需关注 ”,H = 逻辑高电平,L = 逻辑低电平,  代表上升沿。
4. 器件加电时将处于非选中状态,并且输出处于三态。
5. “A” 代表在启动数据操作时,由器件锁存的地址。 A + 1、A + 2 和 A + 3 代表突发中的地址序列。
6. “t” 代表开始读 / 写操作的周期。t + 1、t + 2 和 t + 3 分别代表 “t” 时钟周期之后的第一个、第二个和第三个时钟周期。
7. 数据输入会在 K 和 K 上升沿被寄存。 数据输出也在 K 和 K 上升沿提供。
8. 建议时钟停止时 K = K = 高电平。 虽然这并不是必须的,但可以通过对称地克服传输线路充电,帮助实现最快的重启。
9. 如果该信号是触发上一个周期的低电平,则该信号对于该操作会成为 “ 无需关注 ”。
10. 该信号在上一个 K 时钟上升沿是高电平。 不允许在 K 时钟上升沿启动连续读取或写入操作。 器件将忽略第二个读取或写入请求。
11. 基于根据表 启动的写周期。 可以在写周期的不同部分更改 NWS0、NWS1、BWS0、BWS1、BWS2 和 BWS3,只要满足建立和保持要求即可。
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
写周期说明
CY7C1576KV18 的写周期说明表如下所示。 [3, 11]
BWS0
K
K
注释
L
L–H
–
在写过程的数据部分,单个字节 (D[8:0]) 写入到器件中。
L
–
L–H
在写过程的数据部分,单个字节 (D[8:0]) 写入到器件中。
H
L–H
–
在写操作的这一部分,不会有任何数据写入到器件中。
H
–
L–H
在写操作的这一部分,不会有任何数据写入到器件中。
写周期说明
CY7C1565KV18 的写周期说明表如下所示。 [3, 11]
BWS0
BWS1
BWS2
BWS3
K
K
L
L
L
L
L–H
–
L
L
L
L
–
L
H
H
H
L–H
L
H
H
H
–
H
L
H
H
L–H
H
L
H
H
–
H
H
L
H
L–H
H
H
L
H
–
H
H
H
L
L–H
H
H
H
L
–
H
H
H
H
L–H
H
H
H
H
–
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注释
在写过程的数据部分,全部四个字节 (D[35:0]) 都写入到器件中。
L–H 在写过程的数据部分,全部四个字节 (D[35:0]) 都写入到器件中。
–
在写过程的数据部分,仅低位字节 (D[8:0]) 写入到器件中。 D[35:9] 将保持不变。
L–H 在写过程的数据部分,仅低位字节 (D[8:0]) 写入到器件中。 D[35:9] 将保持不变。
–
在写过程的数据部分,仅字节 (D[17:9]) 写入到器件中。D[8:0] 和 D[35:18] 将保持不
变。
L–H 在写过程的数据部分,仅字节 (D[17:9]) 写入到器件中。D[8:0] 和 D[35:18] 将保持不
变。
–
在写过程的数据部分,仅字节 (D[26:18]) 写入到器件中。 D[17:0] 和 D[35:27] 将保持
不变。
L–H 在写过程的数据部分,仅字节 (D[26:18]) 写入到器件中。 D[17:0] 和 D[35:27] 将保持
不变。
–
在写过程的数据部分,仅字节 (D[35:27]) 写入到器件中。 D[26:0] 将保持不变。
L–H 在写过程的数据部分,仅字节 (D[35:27]) 写入到器件中。 D[26:0] 将保持不变。
–
在写操作的这一部分,不会有任何数据写入到器件中。
L–H 在写操作的这一部分,不会有任何数据写入到器件中。
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
IEEE 1149.1 串行边界扫描 (JTAG)
这些 SRAM 在 FBGA 封装中加入了串行边界扫描测试端口
(TAP)。此部件完全符合 IEEE 标准 #1149.1-2001。TAP 在工作
时采用 JEDEC 标准 1.8 V I/O 逻辑电平。
禁用 JTAG 特性
可以在不使用 JTAG 特性的情况下运行 SRAM。 要禁用 TAP 控
制器,必须将 TCK 连接到低电平 (VSS),以防止额外的时钟输入
到器件中。 TDI 和 TMS 在内部上拉,并可处于未连接状态。 它
们也可以通过电阻上拉到 VDD。 TDO 必须保持未连接状态。 在
加电时,器件会复位,这不会干扰器件的工作。
器。 在 TCK 的上升沿,数据会以串行方式加载到 TDI 引脚。 在
TCK 的下降沿,数据会从 TDO 引脚输出。
指令寄存器
三位指令会以串行方式加载到指令寄存器中。 此寄存器在置于
TDI 和 TDO 引脚之间时被加载,如 第 15 页的 TAP 控制器框图
所示。在加电时,指令寄存器会加载 IDCODE 指令。即使控制器
处于复位状态,也会加载 IDCODE 指令,如上一节所述。
当 TAP 控制器处于 Capture-IR 状态时,两个最低有效位会加载
二进制 “01” 样本,以便实现模块级别串行测试路径的故障隔离。
旁路寄存器
测试时钟仅能与 TAP 控制器配合使用。所有输入都在 TCK 的上
升沿被捕获。 所有输出都从 TCK 的下降沿被输出。
当数据以串行方式写入寄存器时,跳过某些芯片可能会有助于节
省时间。 旁路寄存器为单比特寄存器,可置于 TDI 和 TDO 引脚
之间, 从而使数据在写入 SRAM 时具有较小的延迟。 执行
BYPASS 指令时,旁路寄存器会置为低电平 (VSS)。
测试模式选择 (TMS)
边界扫描寄存器
TMS 输入用于向 TAP 控制器提供指令,并在 TCK 的上升沿被采
样。如果未使用 TAP,此引脚可以保持未连接状态。此引脚在内
部上拉,从而产生逻辑高电平。
边界扫描寄存器连接到 SRAM 上的所有输入和输出引脚。 扫描
寄存器中还包含一些无连接 (NC) 引脚,以便供更高密度的器件
使用。
测试数据输入 (TDI)
当 TAP 控制器处于 Capture-DR 状态时,边界扫描寄存器会加载
RAM 输入和输出环的内容。当控制器转入 Shift-DR 状态后,该
寄存器会被置于 TDI 和 TDO 引脚之间。 EXTEST、
SAMPLE/PRELOAD 和 SAMPLE Z 指令用于捕获输入和输出环
的内容。
测试端口 - 测试时钟
TDI 引脚用于以串行方式将信息输入到寄存器中,并可以连接到
任何寄存器的输入。TDI 和 TDO 之间的寄存器由加载到 TAP 指
令寄存器中的指令进行选择。 有关加载指令寄存器的信息,请参
见 第 14 页的 TAP 控制器状态图。TDI 在内部上拉。如果未使用
TAP,此引脚可以保持未连接状态。 TDI 连接到任何寄存器的最
高有效位 (MSB)。
测试数据输出 (TDO)
TDO 输出引脚用于以串行方式从寄存器输出时钟数据。 输出有
效,取决于 TAP 状态机的当前状态 (请参见 第 17 页的 指令代
码)。 输出会在 TCK 的下降沿改变。 TDO 连接到任何寄存器的
最低有效位 (LSB)。
执行 TAP 复位
通过将 TMS 强制置为高电平 (VDD) 达 5 个 TCK 上升沿,即可进
行复位。 此复位不会影响 SRAM 的工作,并且在 SRAM 工作期
间执行。 在加电时,TAP 会在内部复位,以确保 TDO 处于
High-Z 状态。
TAP 寄存器
此类寄存器位于 TDI 和 TDO 引脚之间,用于扫描 SRAM 测试电
路的数据输入和输出。 一次只能通过指令寄存器选择一个寄存
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章节 第 18 页的 边界扫描顺序显示了各个位的连接顺序。 每个
位都对应于 SRAM 封装上的一个管脚。 寄存器的 MSB 连接到
TDI,LSB 连接到 TDO。
标识 (ID) 寄存器
当指令寄存器中加载了 IDCODE 指令时,ID 寄存器会在
Capture-DR 状态期间加载供货商特定的 32 位代码。 IDCODE
已硬连线到 SRAM 中,当 TAP 控制器处于 Shift-DR 状态时,可
以将其读出。 ID 寄存器具有供货商代码和 第 17 页的 标识寄存
器定义中所述的其他信息。
TAP 指令集
三位指令寄存器可实现八个不同的指令。 第 17 页的 指令代码中
列出了所有组合。 其中三个指令列为了 RESERVED,请勿使用
这些指令。 本节将详细说明其他五个指令。
当指令寄存器置于 TDI 和 TDO 之间时,这些指令会在 Shift-IR
状态期间加载到 TAP 控制器中。在此状态期间,指令会通过 TDI
和 TDO 引脚被写入指令寄存器。 要在写入指令后执行指令,必
须使 TAP 控制器转入 Update-IR 状态。
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CY7C1576KV18
CY7C1565KV18
IDCODE
IDCODE 指令用于将供货商特定的 32 位代码加载到指令寄存器
中。 它还会将指令寄存器置于 TDI 和 TDO 引脚之间,并会在
TAP 控制器进入 Shift-DR 状态后,将 IDCODE 移出器件。 在加
电时,或 每 当 TAP 控 制 器 处 于 Test-Logic-Reset 状态时,
IDCODE 指令都会加载到指令寄存器中。
SAMPLE Z
当 TAP 控制器处于 Shift-DR 状态时,SAMPLE Z 指令会将边界
扫描寄存器置于 TDI 和 TDO 引脚之间。SAMPLE Z 指令会将输
出总线置于 High Z 状态,直到在 Update-IR 状态期间提供了下
一条指令为止。
SAMPLE/PRELOAD
SAMPLE/PRELOAD
是
1149.1
强 制 指 令。
当
SAMPLE/PRELOAD 指令加载到指令寄存器中并且 TAP 控制器
处于 Capture-DR 状态时,边界扫描寄存器中会捕获输入和输出
引脚上数据的快照。
TAP 控制器时钟的最高工作频率仅为 20 MHz,而 SRAM 时钟的
工作频率要比它高一个数量级。由于在时钟频率方面存在较大差
距,因此在 Capture-DR 状态期间,输入或输出可能会出现跃变。
TAP 则可能会在跃变(半稳态)期间尝试捕获信号。 虽然这并不
会损坏器件,但无法保证捕获到的值是正确的, 并且结果可能无
法重复。
为了确保边界扫描寄存器捕获到正确的信号值,SRAM 信号必须
在足够长的时间内保持稳定,以达到 TAP 控制器的捕获建立加
保持时 间 (tCS
和
tCH)要 求。 如 果 在 设 计上无法在
SAMPLE/PRELOAD 指令期间停止 (或减慢)时钟,则可能无
法正确捕获 SRAM 时钟输入。即使存在这一问题,仍可以捕获所
有其他信号,只要忽略边界扫描寄存器中捕获的 CK 和 CK 的值
即可。
捕获数据后,通过将 TAP 置于 Shift-DR 状态,可以读出数据。
这会将边界扫描寄存器置于 TDI 和 TDO 引脚之间。
在选择另一个边界扫描测试操作之前,PRELOAD 用于在边界扫
描寄存器单元的已锁存并行输出处放置一个初始数据样本。
必要时,SAMPLE 和 PRELOAD 阶段的数据读写可以并发执行,
即可以在读出所捕获数据的同时,读入预加载的数据。
BYPASS
当 BYPASS 指令加载到指令寄存器中并且 TAP 处于 Shift-DR 状
态时,旁路寄存器会被置于 TDI 和 TDO 引脚之间。 BYPASS 指
令的优势是当模块上有多个器件连接在一起时,可以缩短边界扫
描路径。
EXTEST
EXTEST 指令用于通过系统输出引脚输出预加载的数据。 在
Shift-DR 控制器状态下,此指令还会将用于串行访问的边界扫描
寄存器置于 TDI 和 TDO 之间。
EXTEST OUTPUT BUS TRI-STATE
IEEE 标准 1149.1 强制规定,TAP 控制器需要能够将输出总线置
于三态模式。
边界扫描寄存器在 108 位有一个特殊位。当此扫描单元 (称为 “
外测试输出总线三态 ”)在 TAP 控制器处于 Update-DR 状态期
间被锁存到预加载寄存器中时,如果输入 EXTEST 作为当前指
令,则该单元会直接控制输出(Q 总线)引脚的状态。 在置于高
电平时,它将允许输出缓冲器控制输出总线。 在置于低电平时,
此位会将输出总线置于 High-Z 状态。
通过输入 SAMPLE/PRELOAD 或 EXTEST 指令,然后在
Shift-DR 状态期间将所需的位读入到该单元中,即可设置该位。
在 Update-DR 期间,加载到该移位寄存器单元中的值会被锁存
到预加载寄存器中。输入 EXTEST 指令后,此位会直接控制输出
Q 总线引脚。 请注意,此位会预置为高电平,以便在器件加电
时,以及当 TAP 控制器处于 Test-Logic-Reset 状态时,启动输
出。
Reserved
这些指令尚未实现,但可以留作日后使用。请勿使用这些指令。
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CY7C1561KV18
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TAP 控制器状态图
TAP 控制器的状态图如下所示。 [12]
1
TEST-LOGIC
RESET
0
0
TEST-LOGIC/
IDLE
1
SELECT
DR-SCAN
1
1
SELECT
IR-SCAN
0
0
1
1
CAPTURE-DR
CAPTURE-IR
0
0
SHIFT-DR
0
SHIFT-IR
1
1
EXIT1-DR
1
1
EXIT1-IR
0
0
PAUSE-DR
0
PAUSE-IR
1
0
1
0
EXIT2-DR
0
EXIT2-IR
1
1
UPDATE-IR
UPDATE-DR
1
0
0
1
0
注:
12. 每个状态旁边的 0/1 代表 TCK 上升沿上对应的 TMS 的值。
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CY7C1576KV18
CY7C1565KV18
TAP 控制器框图
0
旁路寄存器
2
选择
电路
TDI
1
0
选择
电路
指令寄存器
31
30
29
.
.
2
1
0
.
2
1
0
TDO
标识寄存器
108
.
.
.
边界扫描寄存器
TCK
TAP 控制器
TMS
TAP 电气特性
超出工作范围 [13, 14, 15]
参数
说明
测试条件
最小值
最大值
单位
VOH1
输出高电平电压
IOH =2.0 mA
1.4
V
VOH2
输出高电平电压
IOH =100 A
1.6
V
VOL1
输出低电平电压
IOL = 2.0 mA
0.4
V
VOL2
输出低电平电压
IOL = 100 A
0.2
V
VIH
输入高电平电压
VIL
输入低电平电压
IX
输入和输出负载电流
0.65VDD VDD + 0.3
GND  VI  VDD
V
–0.3
0.35VDD
V
–5
5
A
注:
13. 这些特性为 TAP 输入 (TMS、TCK、TDI 和 TDO)的特性。 并行负载电平在电气特性表中指定。
14. 过冲:VIH (交流)< VDDQ + 0.35 V (脉冲宽度小于 tCYC/2),下冲:VIL (交流)> 0.3 V (脉冲宽度小于 tCYC/2)。
15. 所有电压都是相对于接地的电压。
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
TAP 交流开关特性
超出工作范围 [16, 17]
参数
说明
最小值
最大值
单位
20
MHz
tTCYC
TCK 时钟周期时间
tTF
TCK 时钟频率
tTH
TCK 时钟高电平
20
ns
tTL
TCK 时钟低电平
20
ns
tTMSS
从 TMS 建立到 TCK 时钟上升沿的时间
5
ns
tTDIS
从 TDI 建立到 TCK 时钟上升沿的时间
5
ns
tCS
从捕获建立到 TCK 上升沿的时间
5
ns
tTMSH
TCK 时钟上升沿之后的 TMS 保持时间
5
ns
tTDIH
时钟上升沿之后的 TDI 保持时间
5
ns
tCH
时钟上升沿之后的捕获保持时间
5
ns
50
ns
建立时间
保持时间
输出时间
tTDOV
从 TCK 时钟为低到 TDO 有效的时间
tTDOX
从 TCK 时钟为低到 TDO 无效的时间
10
0
ns
ns
TAP 时序和测试条件
图 2 shows the TAP timing and test conditions. [17]
Figure 2. TAP 时序和测试条件
0.9 V
所有输入脉冲
1.8 V
50W
TDO
0V
Z0 = 50W
(a)
0.9 V
CL = 20 pF
tTH
GND
tTL
测试时钟
TCK
tTMSH
tTMSS
tTCYC
测试模式选择
TMS
tTDIS
tTDIH
测试数据输入
TDI
测试数据输出
TDO
tTDOV
tTDOX
注:
16. tCS and tCH 指从边界扫描寄存器锁存数据的建立和保持时间要求。
17. 测试条件是使用 TAP 交流测试条件中的负载确定的。tR/tF = 1 ns。
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
标识寄存器定义
指令字段
值
CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
000
000
000
赛普拉斯公司器件 ID
(28:12)
11010010001000100
11010010001001100
11010010001100100
赛普拉斯公司 JEDEC
ID (11:1)
00000110100
00000110100
00000110100
ID 寄存器存在情况 (0)
1
1
1
版本号 (31:29)
说明
版本号。
定义 SRAM 的类型。
允许对 SRAM 供货商使
用唯一标识。
指示是否存在 ID 寄存
器。
扫描寄存器大小
寄存器名称
位大小
指令
3
绕过
1
ID
32
边界扫描
109
指令代码
指令
代码
说明
EXTEST
000
捕获输入和输出环的内容。
IDCODE
001
在 ID 寄存器中加载供货商 ID 代码,并将该寄存器置于 TDI 和 TDO 之间。 此操作不会影响
SRAM 的工作。
SAMPLE Z
010
捕获输入和输出内容。将边界扫描寄存器置于 TDI 和 TDO 之间。强制使所有 SRAM 输出驱
动器均进入 High Z 状态。
RESERVED
011
请勿使用:此指令留作日后使用。
SAMPLE/PRELOAD
100
捕获输入和输出环的内容。将边界扫描寄存器置于 TDI 和 TDO 之间。不会影响 SRAM 的工
作。
RESERVED
101
请勿使用:此指令留作日后使用。
RESERVED
110
请勿使用:此指令留作日后使用。
BYPASS
111
将旁路寄存器置于 TDI 和 TDO 之间。此操作不会影响 SRAM 的工作。
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
边界扫描顺序
位编号
管脚 ID
位编号
管脚 ID
位编号
管脚 ID
位编号
管脚 ID
0
6R
28
10G
56
6A
84
1J
1
6P
29
9G
57
5B
85
2J
2
6N
30
11F
58
5A
86
3K
3
7P
31
11G
59
4A
87
3J
4
7N
32
9F
60
5C
88
2K
5
7R
33
10F
61
4B
89
1K
6
8R
34
11E
62
3A
90
2L
7
8P
35
10E
63
2A
91
3L
8
9R
36
10D
64
1A
92
1M
9
11P
37
9E
65
2B
93
1L
10
10P
38
10C
66
3B
94
3N
11
10N
39
11D
67
1C
95
3M
12
9P
40
9C
68
1B
96
1N
13
10M
41
9D
69
3D
97
2M
14
11N
42
11B
70
3C
98
3P
15
9M
43
11C
71
1D
99
2N
16
9N
44
9B
72
2C
100
2P
17
11L
45
10B
73
3E
101
1P
18
11M
46
11A
74
2D
102
3R
19
9L
47
10A
75
2E
103
4R
20
10L
48
9A
76
1E
104
4P
21
11K
49
8B
77
2F
105
5P
22
10K
50
7C
78
3F
106
5N
23
9J
51
6C
79
1G
107
5R
108
内部
24
9K
52
8A
80
1F
25
10J
53
7A
81
3G
26
11J
54
7B
82
2G
27
11H
55
6B
83
1H
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
QDR II+ SRAM 中的加电顺序
PLL 限制
QDR II+ SRAM 必须按预定义的方式加电并初始化,以免执行未
定义的操作。
■
PLL 使用 K 时钟作为其同步输入。输入必须具有较低的相位抖
动 (以 tKC Var 表示)。
加电顺序
■
PLL 能够正常工作的最低频率为 120 MHz。
■
如果输入时钟不稳定并且启用了 PLL,则 PLL 可能会锁定到不
正确的频率,从而导致 SRAM 工作不稳定。为了避免这种情
况,请提供 20 ms 的稳定时钟,以便重新锁定到所需的时钟频
率。
■
通电并将 DOFF 置为高电平或低电平 (所有其他输入都可以
是高电平或低电平)。
❐ 在施加 VDDQ 之前施加 VDD。
❐ 在施加 VREF 之前或与 VREF 同时施加 VDDQ。
❐ 将 DOFF 置为高电平。
■
提供连续 20 ms 的稳定 DOFF (高电平)、电源和时钟 (K、
K),以便锁定 PLL。
~
~
Figure 3. 加电波形
K
K
~
~
Unstable Clock
> 20μs Stable clock
Start Normal
Operation
Clock Start (Clock Starts after V DD / V DDQ Stable)
VDD / VDDQ
DOFF
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V DD / V DDQ Stable (< +/- 0.1V DC per 50ns )
Fix HIGH (or tie to VDDQ)
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
最大额定值
超过最大额定值可能会缩短器件的使用寿命。用户指导未经过测
试。
抗中子软失效
说明
测试
条件
典
型
值
最大
值*
单位
LSBU
逻辑单比特
错误
25 °C
197
216
FIT/
Mb
LMBU
逻辑多比特
错误
25 °C
0
0.01
FIT/
Mb
软栓锁
85 °C
0
0.1
FIT/
Dev
参数
存放温度 .................................................. –65 °C 至 +150 °C
通电状态下的环境温度 ............................. –55 °C 到 +125 °C
VDD 上相对于 GND 的供电电压......................-0.5V 到 +2.9V
VDDQ 上相对于 GND 的供电电压 GND ......... –0.5 V 到 +VDD
High Z 状态下为输出施加的直流电压 –0.5 V 到 VDDQ + 0.3 V
直流输入电压 [14] .................................–0.5 V 到 VDD + 0.3 V
输出电流 (低电平).................................................... 20 mA
静电放电电压 (MIL-STD-883、M. 3015)............. > 2,001V
栓锁电流 ................................................................ > 200 mA
工作范围
环境
温度 (TA)
VDD [18]
VDDQ [18]
商用
0 °C 至 +70 °C
1.8 ± 0.1 V
工业
–40 °C 至 +85 °C
1.4 V 至
VDD
范围
SEL
* 测试期间未出现 LMBU 或 SEL 事件;此列为统计得出的 c2,按 95% 置信区间
计算。 如需详细信息,请参考应用笔记 AN54908 “Accelerated Neutron SER
Testing and Calculation of Terrestrial Failure Rates”。
电气特性
DC Electrical Characteristics
Over the Operating Range [15]
参数
VDD
VDDQ
VOH
VOL
VOH(LOW)
VOL(LOW)
VIH
VIL
IX
IOZ
VREF
说明
电源电压
I/O 供电电压
输出高电平电压
输出低电平电压
输出高电平电压
输出低电平电压
输入高电平电压
输入低电平电压
输入漏电流
输出漏电流
输入参考电压 [21]
测试条件
注 19
注 20
IOH =0.1 mA,额定阻抗
IOL = 0.1 mA,额定阻抗
GND  VI  VDDQ
GND  VI  VDDQ, 输出被禁用
典型值 = 0.75V
典型
最大值
单位
值
1.7
1.8
1.9
V
1.4
1.5
VDD
V
VDDQ/2 – 0.12
–
VDDQ/2 + 0.12 V
VDDQ/2 – 0.12
–
VDDQ/2 + 0.12 V
VDDQ – 0.2
–
VDDQ
V
VSS
–
0.2
V
VREF + 0.1
–
VDDQ + 0.15
V
–0.15
–
VREF – 0.1
V
2
–
2
A
2
–
2
A
0.68
0.75
0.95
V
最小值
注:
18. 加电:假设在 200 ms 内从 0 V 线性上升到 VDD(min)。 在此期间,VIH < VDD 且 VDDQ < VDD。
19. 输出受阻抗控制。 对于 175 欧姆 <= RQ <= 350 欧姆的值,IOH = (VDDQ/2)/(RQ/5) 。
20. 输出受阻抗控制。 对于 175 欧姆 <= RQ <= 350 欧姆的值,IOL = (VDDQ/2)/(RQ/5) 。
21. VREF (min) = 0.68V 或 0.46VDDQ 中的较大者; VREF (max) = 0.95V 或 0.54VDDQ 中的较小者。
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
电气特性
(continued)
DC Electrical Characteristics
Over the Operating Range [15]
参数
IDD [22]
说明
VDD 的工作电流
(x8)
(x9)
(x36)
500 MHz (x8)
(x9)
(x36)
450 MHz (x8)
(x9)
–
–
–
–
–
–
–
–
典型
值
–
–
–
–
–
–
–
–
(x36)
(x8)
(x9)
(x36)
(x8)
(x9)
(x36)
(x8)
(x9)
(x36)
(x8)
(x9)
(x36)
(x8)
(x9)
(x36)
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
1100
690
690
1000
380
380
380
360
360
360
340
340
340
320
320
320
最小值
典型
值
最大值
单位
测试条件
VDD = 最大值,
IOUT = 0 mA、
f = fMAX = 1/tCYC
最小值
550 MHz
400 MHz
ISB1
自动断电
电流
最大值 VDD,
两个端口均未选中,
VIN  VIH 或 VIN  VIL
f = fMAX = 1/tCYC、
输入静态
550 MHz
500 MHz
450 MHz
400 MHz
最大值
单位
900
900
1310
830
830
1210
760
760
mA
mA
mA
mA
mA
mA
mA
mA
交流电气特性
Over the Operating Range [14]
参数
说明
测试条件
VIH
输入高电平电压
VREF + 0.2
–
VDDQ + 0.24
V
VIL
输入低电平电压
–0.24
–
VREF – 0.2
V
注:
22. 工作电流根据 50% 读周期和 50% 写周期计算得出。
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
电容
进行可能会影响这些参数的任何设计或工艺更改之前和之后测试。
参数
说明
CIN
输入电容
CO
输出电容
测试条件
最大值
单位
4
pF
4
pF
测试条件
165 FBGA 封
装
单位
根据 EIA/JESD51 的要求,测试条件遵循测试热阻的标准测
试方法和过程。
13.7
°C/W
3.73
°C/W
TA = 25C、f = 1 MHz、VDD = 1.8 V、VDDQ = 1.5 V
热阻
在进行可能会影响这些参数的任何设计或工艺更改之前和之后测试。
参数
说明
JA
热电阻
(结温)
JC
热电阻
(壳温)
Figure 4. 交流测试负载和波形
VREF = 0.75 V
VREF
0.75 V
VREF
输出
Z0 = 50 W
器件
以下
测试
ZQ
(a)
RL = 50 W
R = 50 W
输出
器件
以下
VREF = 0.75 V 测试
RQ =
250 W
0.75V
ZQ
包括
JIG 和
SCOPE
5 pF
RQ =
250 W
0.25 V
所有输入脉冲
1.25V
0.75 V
[23]
斜率 = 2 V/ns
(b)
注:
23. 除非另行指定,否则测试条件基于 2V/ns 的信号跃变时间、0.75V 的时序参考电平、Vref = 0.75 V、RQ = 250 、VDDQ = 1.5 V、0.25V 至 1.25V 的输入脉冲电平以
及具有指定 IOL/IOH 和负载电容的输出负载,如 图 4 的 (a) 所示。
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
开关特性
Over the Operating Range [23, 24]
赛普拉斯
参数
tPOWER
tCYC
tKH
tKL
tKHKH
建立时间
tSA
联盟参数
tKHKH
tKHKL
tKLKH
tKHKH
说明
从 VDD (典型值)到第一次访问的时间 [25]
K 时钟周期时间
550 MHz
500 MHz
450 MHz
400 MHz
最小 最大 最小 最大 最小 最大 最小 最大
值
值
值
值
值
值
值
值
1
–
1
–
1
–
1
–
1.81 8.4 2.0 8.4 2.2 8.4 2.5 8.4
单位
ms
ns
输入时钟 (K/K) 高电平
输入时钟 (K/K) 低电平
K 时钟上升沿到 K 时钟上升沿的时间
(从上升沿到上升沿)
0.4
0.4
0.77
–
–
–
0.4
0.4
0.85
–
–
–
0.4
0.4
0.94
–
–
–
0.4
0.4
1.06
–
–
–
ns
ns
ns
从地址建立到 K 时钟上升沿的时间
0.23
0.23
–
–
0.25
0.25
–
–
0.275
0.275
–
–
0.4
0.4
–
–
ns
ns
0.18
–
0.20
–
0.22
–
0.28
–
ns
从 D[X:0] 建立到时钟 (K/K) 上升沿的时间
0.18
–
0.20
–
0.22
–
0.28
–
ns
tSC
tAVKH
tIVKH
tSCDDR
tIVKH
tSD
保持时间
tHA
tHC
tDVKH
tKHAX
tKHIX
K 时钟上升沿之后的地址保持时间
K 时钟上升沿之后的控制保持时间 (RPS、
WPS)
0.23
0.23
–
–
0.25
0.25
–
–
0.275
0.275
–
–
0.4
0.4
–
–
ns
ns
tHCDDR
tKHIX
0.18
–
0.20
–
0.28
–
0.28
–
ns
tHD
tKHDX
时钟 (K/K) 上升沿 (BWS0、BWS1、 BWS2、
BWS3)之后的双倍数据速率控制保持时间
时钟 (K/K) 上升沿之后的 D[X:0] 保持时间
0.18
–
0.20
–
0.28
–
0.28
–
ns
K/K 时钟上升沿到数据有效的时间
输出 K/K 时钟上升沿之后的数据输出保持时间
(从有效到有效)
从 K/K 时钟上升沿到随路时钟有效的时间
K/K 时钟上升沿之后的随路时钟保持时间
从随路时钟为高到数据有效的时间
从随路时钟为高到数据无效的时间
输出时钟 (CQ/CQ) 高电平 [26]
从 CQ 时钟上升沿到 CQ 时钟上升沿的时间
(从上升沿到上升沿)[26]
–
0.45
–
0.45
–
0.45
–
0.45
–0.45 – –0.45 – –0.45 – –0.45 –
ns
ns
–
0.45
–
0.45
–
0.45
–
0.45
–0.45 – –0.45 – –0.45 – –0.45 –
0.15
0.15
0.15
0.20
–0.15 – –0.15 – –0.15 – –0.20 –
0.655 –
0.75
–
0.85
–
1.0
–
0.655 –
0.75
–
0.85
–
1.0
–
ns
ns
ns
ns
ns
ns
输出时间
tCO
tDOH
tCHQV
tCHQX
从控制建立到 K 时钟上升沿的时间 (RPS、
WPS)
双倍数据速率控制建立到时钟 (K/K) 上升沿
(BWS0、BWS1、BWS2、BWS3)的时间
tCCQO
tCQOH
tCQD
tCQDOH
tCQH
tCQHCQH
tCHCQV
tCHCQX
tCQHQV
tCQHQX
tCQHCQL
tCQHCQH
tCHZ
tCHQZ
tCLZ
tQVLD
PLL 时序
tKC Var
tKC 时钟
tKC 复位
tCHQX1
tCQHQVLD
从时钟 (K/K) 上升沿到 Low Z 的时间 [27, 28]
从随路时钟为高到 QVLD 有效的时间 [29]
tKC Var
tKC 时钟
时钟相位抖动
PLL 锁定时间 (K)
–
20
从 K 为静态到 PLL 复位的时间 [30]
30
tKC 复位
从时钟 (K/K) 上升沿到 High Z 的时间
(从有效到 High Z) [27, 28]
–
0.45
0.45
ns
–0.45 – –0.45 – –0.45 – –0.45 –
–0.15 0.15 –0.15 0.15 –0.15 0.15 –0.20 0.20
ns
ns
0.15
–
–
–
20
30
0.45
0.15
–
–
–
20
0.45
0.15
–
30
–
–
20
30
0.20
–
ns
s
ns
注:
24. 当最大频率高于 400 MHz 的部件在较低时钟频率下工作时,它需要工作频率范围的输入时序,并会以该频率范围的输出时序来输出数据。
25. 此部件内部拥有电压调节器; tPOWER 为要启动读操作或写操作,开始提供的电源必须高于 VDD 最小值的时间。
26. 这些参数是根据输入时序参数 (tCYC/2 - 250 ps,其中 250 ps 是内部抖动)推导出来的。 这些参数仅由设计保证,未在生产中进行过测试。
27. 如第 22 页的图 4 的 (b) 部分所示,tCHZ、tCLZ 是用一个 5 pF 的负载电容确定的。 跃变在稳定状态电压 ± 100 mV 的条件下测量。
28. 在任何电压和温度下,tCHZ 均小于 tCLZ,且 tCHZ 均小于 tCO。
29. tQVLD 规范适用于 QVLD 信号的上升沿和下降沿。
30. 保持为 >VIH 或 <VIL。
文档编号:001-63442 修订版 *B
第 23 页,共 28 页
CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
开关波形
读 / 写 / 取消选中操作过程 [31, 32, 33]
Figure 5. 2.5 个周期读取延迟的波形
NOP
1
READ
2
WRITE
3
READ
4
NOP
6
WRITE
5
7
8
K
t KH
t KL
t CYC
t KHKH
K
RPS
t SC
tHC
t SC
t HC
WPS
A
A0
t SA
A1
A3
A2
t HD
t HA
t SD
D
t HD
t SD
D10
D11
D12
D30
D13
D31
D32
tQVLD
t QVLD
QVLD
D33
t CLZ
tDOH
t
CO
Q
Q00
tCQDOH
tCQD
Q01
(Read Latency = 2.5 Cycles)
Q02
Q03
Q20
Q21
tCHZ
Q22
Q23
tCCQO
tCQOH
CQ
t CQH
t CQHCQH
tCQOH
t CCQO
CQ
DON’T CARE
UNDEFINED
注:
31. Q00 指地址 A0 的输出。 Q01 指 A0 后的下一个内部突发 (Burst) 地址 (即 A0+1)的输出。
32. 在 NOP 后的一个时钟周期内会禁用输出 (High Z)。
33. 在此示例中,如果地址 A2 = A1,则数据 Q20 = D10、Q21 = D11、Q22 = D12 和 Q23 = D13。 写数据会立即作为读结果往前传。 此注解适用于整个示意图。
文档编号:001-63442 修订版 *B
第 24 页,共 28 页
CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
订购信息
下表仅包含目前可以供应的部件。如果您没有看到自己需要的部件,请与当地销售代表联系。如需更多信息,请访问赛普拉斯公司网
站 www.cypress.com,并参考 http://www.cypress.com/products 上的产品汇总页。
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速度
(MHz)
500
订购代码
CY7C1565KV18-500BZC
封装
框图
51-85180 165 脚 Ball FBGA (13 × 15 × 1.4 mm)
CY7C1565KV18-500BZXC
CY7C1565KV18-500BZI
CY7C1565KV18-450BZC
51-85180 165 脚 Ball FBGA (13 × 15 × 1.4 mm)
51-85180 165 脚 Ball FBGA (13 × 15 × 1.4 mm)
CY7C1565KV18-400BZC
51-85180 165 脚 Ball FBGA (13 × 15 × 1.4 mm)
商用
工业
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 不含铅
51-85180 165 脚 Ball FBGA (13 × 15 × 1.4 mm)
CY7C1565KV18-400BZXC
CY7C1565KV18-400BZI
工业
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 不含铅
CY7C1565KV18-450BZXI
400
商用
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 不含铅
CY7C1565KV18-450BZXC
CY7C1565KV18-450BZI
工作
范围
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 不含铅
CY7C1565KV18-500BZXI
450
部件和封装类型
商用
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 不含铅
51-85180 165 脚 Ball FBGA (13 × 15 × 1.4 mm)
CY7C1565KV18-400BZXI
工业
165 脚 Ball FBGA (13 × 15 × 1.4 mm) 不含铅
订购代码定义
CY 7 C 15XX K V18
Voltage: 1.8 V
Die Revision
72-Mbit QDR II+ 4-word burst architecture
Technology: CMOS
Marketing Code : 7 = SRAM
Company ID: CY = Cypress
文档编号:001-63442 修订版 *B
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CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
封装图
Figure 6. 165 脚 Ball FBGA (13 × 15 × 1.4 mm)
51-85180 *F
文档编号:001-63442 修订版 *B
第 26 页,共 28 页
CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
缩略语
缩略语
说明
DDR
双倍数据速率
FBGA
小间距 BGA
HSTL
高速收发器逻辑
JEDEC
联合电子设备工程委员会
JTAG
联合测试行动小组
ODT
中断电阻
PLL
锁相环
QDR
四倍数据传输率
TAP
测试端口
TCK
测试时钟
TDO
测试数据输出
TDI
测试数据输入
TMS
测试模式选择
文档编号:001-63442 修订版 *B
第 27 页,共 28 页
CY7C1561KV18
CY7C1576KV18
CY7C1565KV18
文档修订记录页
文档标题:CY7C1561KV18/CY7C1576KV18/CY7C1565KV18, 72-Mbit QDR® II+ SRAM 4 字突发架构 (2.5 周期读延迟)
文档编号:001-63442
修订版
ECN
变更人
提交日期
变更说明
**
3002218 08/06/2010
VKN
Translation of spec 001-15878 *J.
*A
3379011 09/21/2011
VLX
从订购信息表中删除了下列部件:
CY7C1565KV18-550BZC, CY7C1565KV18-550BZXC、
CY7C1565KV18-550BZI 和 CY7C1565KV18-550BZXI。
模板更新。
*B
4387112 05/22/2014
SCHC
Updated 封装图 :
spec 51-85180 – Changed revision from *C to *F.
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时钟与缓冲器
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cypress.com/go/powerpsoc
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cypress.com/go/memory
光学与图像传感器
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PSoC
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cypress.com/go/touch
USB 控制器
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产品使用可能受到适用的赛普拉斯软件许可协议限制。
文档编号:001-63442 修订版 *B
修订时间 2014 年 5 月 22 日
第 28 页,共 28 页
QDR RAM 和四倍数据速率 RAM 构成了由赛普拉斯、IDT、NEC、Renesas 和 Samsung 开发的新产品系列。 本文件中提及的所有产品和公司名称均为其各自所有者的商标。