CY7C4021KV13/CY7C4021KV13 72 Mbit QDR™-IV HP SRAM 72-Mbit QDR™-IV SRAM 特性 配置 ■ 72 Mbit 容量 (4 M × 18, 2 M × 36) CY7C4021KV13 – 4 M × 18 ■ 总随机事务处理速率 [1] 为 1334 MT/s CY7C4021KV13 – 2 M × 36 ■ 最大工作频率为 667 MHz 功能说明 ■ 读延迟为 5.0 个时钟周期，写延迟为 3.0 个时钟周期 ■ 所有访问均为 2 字批量访问 ■ 两个独立的双向数据端口 双倍数据速率 （DDR）数据端口 ❐ 在两个端口上都支持并发读 / 写数据操作 这两个端口被指定为端口 A 和端口 B。这两个数据端口的访问同 时进行并完全相互独立。对每个端口进行的访问都是通过一个公 用地址总线 （以双倍数据速率 DDR 运行）进行的。以单倍数据 速率（SDR）运行的控制信号用于确定是否执行了读或写操作。 ❐ ■ 单地址端口，用于控制两个数据端口 DDR 地址信令 ❐ ■ ■ 单倍数据速率 （SDR）的控制信令 高速收发器逻辑 （HSTL）和短线串行端接逻辑 （SSTL） I/O VDDQ = 1.2 V ± 50 mV or 1.25 V ± 50 mV ❐ ■ 伪开漏 （POD）信令 （符合 JESD8-24） I/O VDDQ = 1.1 V ± 50 mV or 1.2 V ± 50 mV ❐ ■ ■ ■ 差分时钟共有下面三种： ❐ （CK、 CK#），用于为地址和指令提供时钟脉冲 ❐ （DKA、 DKA#、 DKB、 DKB#），用于为数据输入提供时钟 脉冲 ❐ （QKA、QKA#、QKB、QKB#），用于为数据输出提供时钟 脉冲 端口 A 地址在输入时钟 （CK）的上升沿上被锁存，而端口 B 地 址在输入时钟 （CK）的下降沿上被锁存。 ❐ 内核电压 VDD = 1.3 V ± 40 mV QDR-IV XP SRAM 包括总线宽度为 × 18 和 × 36 的两种配置，并 能够以两字批量方式来访问数据。 片内终端 （ODT） 可以为时钟、地址 / 指令和数据输入编程该值。 ×18 总线宽度配置有 22 个地址位，则 ×36 总线宽度配置有 21 个 地址位。 通过 ZQ 引脚，可以对输出阻抗进行内部自校准 片上 ECC 电路检测并校正所有单位存储器上的错误，包括由软 错误事件 （如宇宙射线和 α 粒子）导致的错误。因此，这些器件 的 SER 预期小于 0.01 FITs/Mb，比先前的各代 SRAM 已提高了 4 个数量级。 ❐ ■ QDR-IV HP （高性能） SRAM 是一个已经优化的高性能存储器 器件；通过使用两个独立的双向数据端口，可以使每秒内随机事 务处理的次数最大化。 可反转总线，以降低开关噪声和功耗。 可以为地址和数据使能或禁用该性能 ❐ ■ 地址总线奇偶校验错误保护 ■ 逐位校正的训练序列 ■ 片上纠错码 （ECC）可降低软错误率 （SER） JTAG 1149.1 测试访问端口 （符合 JESD8-26） ❐ 1.3 V LVCMOS 信令 ■ 采用了 361-ball FCBGA 无铅 （21 × 21mm）封装形式。 ■ 产品选择指南 QDR-IV 1334 （MT/s） 667 QDR-IV 1200 （MT/s） 600 MHz × 18 2500 2300 mA × 36 3200 2700 说明 最大工作频率 最大工作电流 单位 注意： 1. RTR （随机事务处理速率）被定义为存储器可以执行的完全随机存储器访问 （读或写）的次数。 RTR 的测量单位为每秒处理百万条事务。 赛普拉斯半导体公司 文档编号：001-91748 版本 *A • 198 Champion Court • San Jose， CA 95134-1709 • 408-943-2600 修订时间：May 6, 2014 CY7C4021KV13/CY7C4021KV13 逻辑框图 — CY7C4021KV13 文档编号：001-91748 版本 *A 页 2/45 CY7C4021KV13/CY7C4021KV13 逻辑框图 — CY7C4021KV13 文档编号：001-91748 版本 *A 页 3/45 CY7C4021KV13/CY7C4021KV13 目录 引脚配置 ............................................................................ . 5 引脚定义 ............................................................................ . 7 功能概述 ............................................................................ . 9 指令周期 ...................................................................... 9 读和写数据周期 ........................................................... 9 地址和数据总线反转 .................................................... 9 地址奇偶校验 ............................................................... 9 端口使能 ...................................................................... 9 片内终端 （ODT）操作 ............................................. 10 JTAG 操作 ................................................................. 10 上电与复位 ................................................................ 10 工作模式 .................................................................... 10 校正训练序列............................................................. 11 I/O 信令标准 .............................................................. 11 初始化........................................................................ 12 配置寄存器 ................................................................ 13 配置寄存器的说明 ...................................................... 14 配置寄存器的定义...................................................... 14 I/O 类型和端口使能位的定义 ..................................... 16 ODT 终端位定义 ........................................................ 17 驱动强度位定义 ......................................................... 18 IEEE 1149.1 串行边界扫描 （JTAG）............................. . 19 测试端口 .................................................................... 19 TAP 寄存器 ................................................................ 19 TAP 指令集................................................................ 19 TAP 控制器状态图 ........................................................... .21 TAP 控制器框图 .............................................................. . 22 TAP 的电气特性 .............................................................. . 23 文档编号：001-91748 版本 *A TAP 交流开关特性........................................................... . 23 TAP 时序图...................................................................... . 24 标识寄存器定义 ............................................................... . 25 扫描寄存器大小 ............................................................... . 25 指令代码 .......................................................................... .25 边界扫描顺序 ................................................................... . 26 最大额定值....................................................................... . 29 工作范围 .......................................................................... .29 抗中子软失效 ................................................................... .29 电气特性 .......................................................................... .29 电容 ................................................................................. .31 热电阻 .............................................................................. .31 交流测试负载和波形 ........................................................ .31 开关特性 .......................................................................... . 32 开关波形 .......................................................................... . 34 订购信息 .......................................................................... . 41 订购代码定义............................................................. 41 封装图 .............................................................................. .42 缩略语.............................................................................. . 43 文档规范 .......................................................................... . 43 测量单位 .................................................................... 43 文档修订记录页 ............................................................... .44 销售、解决方案和法律信息 ............................................. .45 全球销售和设计支持 .................................................. 45 产品 ........................................................................... 45 PSoC® 解决方案 ........................................................ 45 赛普拉斯开发者社区 .................................................. 45 技术支持 .................................................................... 45 页 4/45 CY7C4021KV13/CY7C4021KV13 引脚配置 图 1. 361-ball FCBGA 引脚分布 CY7C4021KV13 （4 M × 18） 文档编号：001-91748 版本 *A 页 5/45 CY7C4021KV13/CY7C4021KV13 引脚配置 图 2. 361-ball FCBGA 引脚分布 CY7C4021KV13 （2 M × 36） 文档编号：001-91748 版本 *A 页 6/45 CY7C4021KV13/CY7C4021KV13 引脚定义 引脚名称 I/O 引脚说明 输入时钟 地址 / 指令输入时钟。 CK 和 CK# 均是差分时钟输入。所有控制和地址输入信号都是在 CK 的上升 沿和下降沿上被采样的。在 CK 的上升沿上采样端口 A 的控制和地址输入，而在其下降沿上采样端 口 B 的控制和地址输入。 CK# 和 CK 之间的相位相差 180 度。 A[x:0] 输入 地址输入。在有效的读和写操作期间，在 CK 和 CK# 时钟的上升沿上进行采样。这些地址输入可用 于在两个端口上进行的读和写操作。通过较低的三个地址引脚 （A0、 A1 和 A2）选择将被访问的 组。这些地址输入也被视为组地址引脚。 对于 （× 36）数据宽度：使用地址引脚 A[19:0]，并保留 A[24:20]。 对于 （× 18）数据宽度：使用地址引脚 A[20:0]，并保留 A[24:21]。 保留的地址输入未被连接。它们可能被连接至高电平、低电平或处于悬空状态。 AP 输入 地址奇偶校验输入。通过该输入可以在各地址引脚上进行偶校验。 对于 （×36）数据宽度：AP 提供偶校验给地址输入 A[20:0] 对于 （×18）数据宽度：AP 提供偶校验给地址输入 A[21:0] PE# 输出 地址奇偶校验错误标志。 如果检测到地址奇偶校验错误，则该标志将被置为低电平。激活时， PE# 将保持低电平状态，直到通过配置寄存器指令被清除为止。 AINV 输入 使用于地址和地址奇偶校验输入的地址反转引脚。 对于 （×36）数据宽度：AINV 用以反转地址输入 A[20:0] 和地址奇偶校验输入 （AP）。 对于 （×18）数据宽度：AINV 用以地址输入 A[21:0] 和地址奇偶校验输入 （AP）。 DKA[1:0]、 DKA#[1:0]、 DKB[1:0]、 DKB#[1:0] 输入 数据输入时钟。 DKA[0] / DKA#[0] 分别控制着 ×36 配置的 DQA[17:0] 输入和 ×18 配置的 DQA[8:0] 输入 DKA[1] / DKA#[1] 分别控制着 ×36 配置的 DQA[35:18] 输入和 × 18 配置的 DQA[17:9] 输入 DKB[0] / DKB#[0] 分别控制着 ×36 配置的 DQB[17:0] 输入和 ×18 配置的 DQB[8:0] 输入 DKB[1] / DKB#[1] 分别控制着 ×36 配置的 DQB[35:18] 输入和 × 18 配置的 DQB[17:9] 输入 QKA[1:0]、 QKA#[1:0]、 QKB[1:0]、 QKB#[1:0] 输出 数据输出时钟。 QKA[0] / QKA#[0] 分别控制 ×36 配置的 DQA[17:0] 输出和 × 18 配置的 DQA[8:0] 输出 QKA[1] / QKA#[1] 分别控制 ×36 配置的 DQA[35:18] 输出和 × 18 配置的 DQA[17:9] 输出 QKB[0] / QKB#[0] 分别控制 ×36 配置的 DQB[17:0] 输出和 × 18 配置的 DQB[8:0] 输出 QKB[1] / QKB#[1] 分别控制 ×36 配置的 DQB[35:18] 输出和 × 18 配置的 DQB[17:9] 输出 DQA[x:0]、 DQB[x:0] 输入 / 输出 CK， CK# 数据输入 / 输出。双向数据总线。 对于 （× 36）数据宽度 — DQA[35:0] ； DQB[35:0] 对于 （× 18）数据宽度 — DQA[17:0] ； DQB[17:0] LDA#、 LDB# 输入 同步负载输入。LDA# 在 CK 时钟的上升沿上进行采样，则 LDB# 在 CK 时钟的下降沿上进行采样。 LDA# 使能数据端口 A 的指令，则 LDB# 使能数据端口 B 的指令。当 LDx# 为低电平时，它将使能 这些指令；当它为高电平时，则会禁用这些指令。如果禁用该指令，新的指令会被忽略，但仍会继 续进行内部操作。 RWA#、RWB# 输入 同步读 / 写输入。 RWA# 输入在 CK 时钟的上升沿上被采样，则 RWB# 则在 CK 时钟的下降沿上被 采样。同时使用 RWA# 输入和 LDA# 输入，以选择读或写操作。同样的，同时使用 RWB# 输入和 LDB# 输入，以选择读或写操作。 QVLDA[1:0]、 QVLDB[1:0] 输出 输出数据有效的指示器。 QVLD 引脚表示有效的输出数据。 QVLD 与 QKx 和 QKx# 边沿对齐。 ZQ/ZT 输入 输出阻抗匹配输入。使用此输入调整器件输出，使它的阻抗与系统数据总线的阻抗相对应。 CFG# 输入 配置位。该引脚用于配置不同的模式寄存器。 RST# 输入 异步低电平有效 RST。 RST# 为低电平时，该引脚则有效； RST# 为高电平时，该引脚将无效。 RST# 引脚具有一个内部下拉电阻。 LBK0#、 LBK1# 输入 用于校正控制和地址 / 指令 / 时钟的环回模式。 TMS 输入 JTAG 测试模式选择输入引脚。如果电路中未使用 JTAG 功能，可以保持此引脚为未连接状态。 文档编号：001-91748 版本 *A 页 7/45 CY7C4021KV13/CY7C4021KV13 引脚定义 引脚名称 引脚说明 I/O TDI 输入 JTAG 测试数据输入引脚。如果电路中未使用 JTAG 功能，可以保持此引脚为未连接状态。 TCK 输入 JTAG 测试时钟输入引脚。如果电路中未使用 JTAG 功能，必须将此引脚连接到 VSS。 TDO 输出 JTAG 测试数据输出引脚。如果电路中未使用 JTAG 功能，此引脚可以保持未连接状态。 TRST# 输入 JTAG 测试复位输入引脚。如果系统中未使用 JTAG，必须将此引脚连接到 VDD。TRST# 输入仅适 用于 JTAG 模式。 DNU N/A 请勿使用。请勿使用这些引脚。 VREF 参考电压 VDD 电源 器件内核的电源输入。 VDDQ 电源 器件输出的电源输入。 VSS 接地 器件接地。 文档编号：001-91748 版本 *A 参考电压输入。静态输入用于设置输入、输出和交流测量点的参考电平。 页 8/45 CY7C4021KV13/CY7C4021KV13 功能概述 ■ 对于 ×36 配置的器件，20 个地址引脚和一个奇偶校验位都应用 于地址组中的 21 个信号。如果地址组中 ‘0’ 的数量 > 11，则控 制器将 AINV 设置为 ‘1’。因此，在每位期间，只有 11 个引脚 能按同一方向进行切换。 ■ 对于 ×18 数据带宽的器件，21 个地址引脚和一个奇偶校验位均 用于地址组中的 22 个信号。如果地址组中的 ‘0’ 数量 > 12，则 控制器将 AINV 设置为 1。 因此，在每位期间，地址组中 0 数 量的 12 个引脚以上不能以同一方向进行切换。 QDR-IV HP SRAM 是包含两个独立双向数据端口的两字批量同 步 SRAM。下面内容介绍的是 QDR-IV HP SRAM 的操作。 时钟 时钟信号共有三组：CK/CK#、DKx/DKx# 和 QKx/QKx#，其中 x 可以为 A 或 B （表示相应的端口）。 CK/CK# 时钟与下面的地址和控制引脚相关联：A[24:0]、LDA#、 LDB#、RWA#、RWB#。CK/CK# 时钟转换与地址和控制信号转 换是中心对齐的。 DINVA 和 DINVB 引脚指示是否反转了相应的 DQA 和 DQB 引 脚。 ■ 对于 ×36 数据宽度的器件，可将每个端口的数据总线拆分为有 18 个引脚的组。在任何已给的周期内，可以将每个 18 引脚的 数据组驱动给不多于 10 个低电平引脚。如果数据组中 ‘0’ 的数 量 >10，则 DINV 被设置为 1。因此，在每位期间，以同一方 向进行切换的引脚数量不会超过 10 个。 ■ QDR-IV HP SRAM 读和写指令由控制输入 （LDA#、 LDB#、 RWA# 和 RWB#）以及地址总线驱动。 对于×18数据带宽的器件，每个端口的数据总线可拆分为有9个 引脚的组。保证在任何已给的周期内，将每个 9 引脚数据组驱 动到不超过 5 个低电平引脚。如果数据组中的 ‘0’ 数量 >5，DINV 被设置为 1。因此，在每位期间，以同一方向进行切换的引脚 数量不会超过 5 个。 在输入时钟的上升沿上对端口 A 的控制输入 （LDA# 和 RWA#） 进行采样。在输入时钟的下降沿上对端口 B 的控制输入 （LDB# 和 RWB#）进行采样。 AINV、DINVA[1:0]、DINVB[1:0] 都是高电平有效的引脚。将它们 设置为 1 时，将反转其相应的总线。如果禁用了数据转换性能， 则 DINVA/DINVB 的输出位始终被设置为 0。 对于端口 A： 通过各个配置寄存器，可以对这些功能进行编程，另外还可以针 对地址总线和数据总线独立使能或禁用它们。 DKx/DKx# 时钟与写数据相关联。 DKx/DKx# 时钟作为写数据的 输入时钟使用时，它可作为双培数据速率 DQx 和 DINVx 引脚的 源中心时钟。 QKx/QKx# 时钟与读数据相关联。当双倍数据速率 DQx 和 DINVx 引脚作为读数据的输出时，QKx/QKx# 时钟将充当这些引脚的源 同步时钟。 指令周期 LDA# = 0 和 RWA# = 1 时，将启动读操作。 对于端口 B： 在配置寄存器的读和写周期中，会忽略地址转换输入；当在数据 总线驱动寄存器读取数据时，数据转换输出始终被驱动为 0。尤 其，在 DQA[7:0] 上驱动寄存器读取数据，并将 DINVA[0] 位驱动 为 0。所有其他 DQA/DQB 数据位和 DINVA/DINVB 位均为三态。 此外，忽略地址奇偶校验输入 （AP）。 LDB# = 0 和 RWB# = 1 时，将启动读操作。 地址奇偶校验 LDB# = 0 和 RWB# = 0 时，将启动写操作。 QDR-IV HP SRAM 提供了一个地址奇偶校验特性，以保证地址 总线的完整性。提供了以下两个引脚用以支持该功能：AP 和 PE#。 LDA# = 0 和 RWA# = 0 时，将启动写操作。 在输入时钟的上升沿上对该地址进行采样。 在输入时钟的下降沿上对该地址进行采样。 读和写数据周期 从 CK 信号 （与初始化读指令的周期相应）的上升沿算起，在整 五个时钟周期内向 DQA 引脚提供读数据。在总线上驱动第一个 数据字前半个周期置位 QVLDA，并在总线上驱动最后一个数据 字的半周期前取消激活它。紧随最后的数据字，时钟内的数据输 出均是三态的。 从 CK 信号 （与初始化读指令的周期相应）的下降沿算起，在整 五个时钟周期内向 DQB 引脚提供读数据。在总线上驱动第一个 数据字的前半个周期前置位 QVLDB，并在总线上驱动最后一个 数据字的半个周期前取消激活它。紧随最后的数据字，时钟内的 数据输出均是三态的。 从 CK 信号 （与初始化写指令的周期相应）的上升沿算起，在整 三个时钟周期内向 DQA 引脚提供写数据。 从 CK 信号 （与初始化写指令的周期相应）的下升沿算起，在整 三个时钟周期内向 DQB 引脚提供写数据。 地址和数据总线反转 为了降低同时切换引起的噪声和 I/O 电流，QDR-IV HP SRAM 允 许所有地址之间或数据引脚之间进行转换。 AINV 引脚表示是否转换了地址总线 A[24:0] 和地址奇偶校验位 AP。地址总线和奇偶校验位被视为一组。 AINV 引脚的功能由存 储器控制器控制。然而，系统设计中应遵循下面规则。 文档编号：001-91748 版本 *A 通过 AP 引脚，可以为各个地址引脚提供偶校验。设置 AP 值， 使 ‘1’ 的总个数 （含 AP 位）是偶数。 AP 引脚是 DDR 输入。 在内部，当检测到一个地址奇偶校验错误时，如果对存储器阵列 进行写周期访问，则该访问被忽略。如果存储器阵列进行读访 问，则继续进行。 在外部，通过 PE# 引脚指示已经发生了地址奇偶校验错误。当检 测到地址奇偶校验错误时，该引脚是低电平有效的，并在 RL 周 期内被设置为 0。它保持激活状态，直到通过配置寄存器清除错 误为止。 地址校验功能是可选的，可以通过配置寄存器来使能或禁用该功 能。 在配置寄存器的读和写周期中，地址奇偶校验输入被忽略。在这 些周期内，将不再检查奇偶校验。 注意：存储器控制器首先要根据地址总线生成地址奇偶校验。然 后，在地址总线和地址奇偶位上进行地址反转。 端口使能 QDR-IV HP SRAM 拥有两个独立的双向数据端口。然而，某些 系统设计师可能会选择仅使用一个端口；或者将其中一个作为只 读端口，另一个作为只写端口。 页 9/45 CY7C4021KV13/CY7C4021KV13 如 果 在 单 向 模 式 下 使 用 了 一 个 端 口，请 禁 用 数 据 时 钟 （DKx/DKx# 或 QKx/QKx#）以降低 EMI 对系统的影响。此外， 还需要禁用相应的控制输入 （RWx#）。 可以通过编程端口 B 禁用它。如果不使用端口 B，必须进行下面 各项操作： ■ 必须禁用数据时钟（DKB/DKB# 和 QKB/QKB#）以及控制输入 （LDB# 和 RWB#）。 DQB、 DINVB ■ 所有数据总线信号必须为三态。其包括 QVLDB。 ■ 所有与端口 B 相关联的输入信号可以保持为悬空状态，或者绑 定为 1 或 0，而不会对端口 A 的操作产生任何不利影响。 ■ 和 未使用端口 B 时，与端口 B 相关联的所有输出信号均无效。 通过选择一个配置寄存器，可以指出其中一个端口当前未被使用 还是运行于单向模式。 片内终端 （ODT）操作 使能时，芯片的 ODT 电路将在所有 NOP 和写周期内被使能。因 为读取的数据被输出，一次只在读周期中 ODT 被暂时禁用。 特别是在数据总线上驱动第一个读取数据节拍的半个时钟周期前 禁用 ODT，并在整个读操作中保持其禁用状态。在数据总线上驱 动最后一个读取数据节拍的半个时钟周期后再次使能 ODT。 JTAG 操作 4. 复位仍保持激活状态，但至少在 200 µs （tRSS）的时间内， 所有其他控制输入均被取消激活。 5. 在复位的上升沿上，对各个地址位 A[13:0] 进行采样，以加载 ODT 值以及端口使能值。复位后，将启动器件的内部操作。 包括 PLL 初始化和复位内部寄存器等操作。 6. 然而，所有外部控制信号至少在 400000 的时钟周期 （tRSH） 内必须保持取消激活的状态。在这段时间中，应将所有其他信 号 （数据总线和地址总线）应被驱动为一个有效的值。应使 用一个有效的电平驱动器件上的所有输入。 7. 然后，器件会处于正常的操作模式，并能够对控制输入做出响 应。 一般情况下，在一个复位序列后，系统会开始执行训练序列，包 括下面一节中所概述的步骤。 然而，系统可随时激活 RST#， 并且系统需要在复位序列后开始 正常的读 / 写操作，而无需经过另一个训练序列。在对 RST# 取 消激活的 tRSH 期间后，芯片应能够立即接受正常的读 / 写操作。 PLL 复位操作 配置寄存器中包含一位用以复位 PLL。未使能 PLL 时不支持运行 QDR-IV HP SRAM 器件，即禁用 PLL 时不保证时序特性。然而， 仍需要通过该位允许系统能够复位 PLL 锁定电路。 首先将 PLL 复位位编程为 1 以禁用 PLL，然后将该位编程为 0 来 使能 PLL，这样实现复位 PLL。进行这些步骤之后，PLL 将重新 锁定输入时钟。需要 tPLL 的等待时间。 JTAG 接口使用以下 5 个信号：TRST#、 TCK、 TMS、 TDI 和 TDO。在 JTAG 正常操作中，此器件不可选用 TRST#。 工作模式 在 JTAG 模式下，要满足下面各条件： 1. 配置 2. 环回 3. 存储器访问 ■ 禁用所有引脚的 ODT。 如果系统没有使用 JTAG 功能，则 TRST# 引脚必须连接到 VDD，同时 TCK 输入必须驱动为低电平或将其连接至 VSS。 TMS、 TDI 和 TDO 可能处于悬空状态。 上电与复位 QDR-IV HP SRAM 具有特定的上电和复位要求，以保证操作可 靠。 上电序列 ■ 在 VDDQ 上电前先为 VDD 上电。 ■ 在 VREF 前上电先为 VDDQ 上电，或 VREF 与之同时上电。 复位序列 请参考复位时序图 （即第 40 页上的图 16）。 1. 上电时，除了 RST# 和 TRST# （在 tPWR 时间内必须为低电 平）以外，所有输入可能都处于未定义状态。 2. 第一个需要驱动到器件的信号是输入时钟 （CK/CK#） ，在 tPWR 期间，该信号可能不稳定。 3. 当输入时钟稳定后，所有的控制输入应被驱动为一个有效的 数值，具体如下： a. RST# = 0 b. CFG# = 1 c. LBK0# = 1 d. LBK1# = 1 e. LDA# = 1 f. LDB# = 1 文档编号：001-91748 版本 *A QDR-IV HP SRAM 具有以下三个独特的操作模式： 根据控制信号 CFG#、LBK0#、LBK1#、LDA#、LDB# 的电平定 义上述模式。 这样做的目的是为了使这些操作模式相互排斥。亦即一个操作模 式不能与其他操作模式同时进行。 如果在错误的时间内不经意激活了控制信号，将不提供任何优先 级。非正确的控制信号确认没有定义对应的芯片内部行为。系统 必须严格遵守下面一节所定义的正确模式转换，让器件能够正常 操作。 配置 当激活 CFG# 信号时，器件会进入配置操作模式。在进入该模式 前至少 32 个时钟周期内，不应该执行存储器访问或环回模式。 在该模式下，千万不要激活 LDB#、 LBK0# 和 LBK1# 等控制信 号。然而，可以使用 LDA# 来执行实际的寄存器读和写操作。 在退出该模式后至少 32 个时钟周期内，不应执行存储器访问或 环回模式。 环回 激活了 LBK0# 和 / 或 LBK1# 信号时，会进入环回模式。在进入 该模式前至少 32 个时钟周期内，不应该执行存储器访问或配置 模式。 刚进入这种模式时，器件需要额外 32 个时钟周期来准备好接收 切换有效输入用于训练。 在该模式下，可切换 LDA# 和 LDB#，以进行训练。 退出该模式后至少在 32 个时钟周期内，不应执行存储器访问或 配置模式。 页 10/45 CY7C4021KV13/CY7C4021KV13 在环回模式下，将不使用数据转换。即使配置寄存器的此特性已 被使能，在环回模式下仍会暂时忽略此转换。 第一和第二个数据节拍都是从数据总线采样的，这是正常的操 作。 存储器访问 写入训练使能位不会对读数据周期产生任何影响。 如果未激活 CFG#、 LBK0# 和 LBK1# 等控制信号，则器件会处 于存储器访问模式。该模式是器件的正常工作模式。 将数据模型写入到存储器后，标准的读指令允许系统能够校正下 列与 QK/QK# 数据输出时钟有关的信号： 在该模式下，当激活了 LDA# 和 / 或 LDB# 信号时，将执行一个 存储器访问周期。在存储器访问周期内，请勿激活CFG#、LBK0# 和 LBK1# 等控制信号。 DQA、 DINVA、 QVLDA、 DQB、 DINVB、 QVLDB 在退出该模式前至少 32 个时钟周期内，不应执行存储器访问。 校正训练序列 写数据校正 使用读指令后，通过使用存储器的写指令可校正写数据。 所校正的读数据路径用于确认器件是否已经正确地接收了写数 据。 QDR-IV HP SRAM 支持存储器控制器能够为高速操作校正信号。 如果需要校正，存储器控制器会提供校正功能。在进行校正时， QDR-IV HP SRAM 会在环回模式下工作。 这样允许系统校正下述与 DK/DK# 输入数据时钟有关的信号： 请参见环回时序图 （第 39 页上的图 15）。 I/O 信令标准 校正的实现包括以下三步 1. 控制 / 地址校正 2. 读数据校正 3. 写数据校正 QDR-IV HP SRAM 支持一些 I/O 信号标准，用户可随意对这些 标准进行编程。它们分别是： 控制 / 地址校正 通过对地址总线输入进行采样，可在复位的上升沿上编程 I/O 信 号标准。编程后，数值就不可更改。仅在另一个复位的上升沿上 才能更改该值。 将 LBK0# 设定为 0，和 / 或 LBK1# 设定为 0。 此时将回送下面 39 个信号： ■ DKA0、 DKA0#、 DKA1、 DKA1# ■ DKB0、 DKB0#、 DKB1、 DKB1# ■ LDA#、 RWA#、 LDB#、 RWB# ■ A[24:0]、 AINV、 AP DKA0、DKA0#、DKA1#、DKB0、DKB0#、DKB1 和 DKB1# 等 时钟输入均为自由运行的时钟输入，并在训练序列中仍会继续运 行。此外，还需要经过 tPLL 的等待时间。 DQA、 DINVA、 DQB、 DINVB ■ 1.2 V 和 1.25 V HSTL/SSTL ■ 1.1 V 和 1.2 V POD 除了在 LVCMOS 信令一节中被列为 LVCMOS 的六个引脚以 外，所有地址、控制和数据 I/O 信号都会进行编程，以符合 HSTL/SSTL、或 POD 标准。 HSTL/SSTL 信令 VDDQ 电压为1.2 V 并且额定电压为1.25 V时，支持 HSTL/SSTL。 可以将 ODT 终端值设置为： ■ 40、 60 或 120 欧姆 （参考电阻为 220 欧姆） ■ 50 或 100 欧姆 （参考电阻为 180 欧姆）。 请参考第 13 页上的表 1，了解环回信号的映射情况。 可以将驱动强度编程为： 对于每个被回送的引脚，通过使用输入时钟 （CK/CK#）可在上 升沿和下降沿上对输入引脚进行采样。 ■ 40 或 60 欧姆 （参考电阻为 220 欧姆） ■ 50 欧姆 （参考电阻为 180 欧姆） 在输出时钟（QKA/QKA#）的上升沿上采样的输出值既是在输入 时钟的上升沿上所采样的值。 在输出时钟（QKA/QKA#）的下降沿上采样的输出值既是在输入 时钟的下降沿上所采样的反转值。 从输入引脚到 DQA 输出的延迟是 tLBL，它等于 16 个时钟周期。 读数据校正 此时，地址、控制和数据输入时钟都已经得到了校正。 读数据校正需要使用常数值将训练模型写入到存储器内。 通过使用未校正的 DQA 和 / 或 DQB 信号和写入训练使能位，可 以将复杂的数据模型写入到存储器内。 将写训练使能位设置为 1： 在写数据周期中： 第一个数据节拍 （第一个数据突发）是从数据总线进行采样的。 第二个数据节拍（第二个数据突发）是从数据总线采样的反转样 本。 将写入训练使能位设置为 0： 在写数据周期中： 文档编号：001-91748 版本 *A 通过 HSTL/SSTL 信令，可支持一个 180 或 220 欧姆的电阻。 POD 信令 VDDQ 电压为 1.1 V 和额定电压为 1.2 V 时， POD 受支持。 可以将 ODT 终端值设置为： ■ 50 或 100 欧姆 （参考电阻为 180 欧姆） ■ 60 或 120 欧姆 （参考电阻为 220 欧姆） 可以将驱动强度编程为： ■ 50 欧姆 （参考电阻为 180 欧姆） ■ 40 或 60 欧姆 （参考电阻为 220 欧姆） 通过 POD 信令，可以支持一个 180 或 220 欧姆的电阻。 LVCMOS 信令 通过永久设置六个 I/O 信号，可以在额定电压为 1.3 V 时使用 LVCMOS信令。这些信号参考了内核供电电压VDD。它们分别为： RST#、 TRST#、 TCK、 TMS、 TDI 和 TDO 页 11/45 CY7C4021KV13/CY7C4021KV13 所有五个 JTAG 信号和主复位输入都是 1.3 V 的 LVCMOS 信号。 下面的流程图显示的是初始化过程： 另外，在这些 LVCMOS 信号上， ODT 始终被禁用。 图 3. 描述初始化过程的流程图 初始化 QDR-IV HP SRAM 初始化后才能在正常模式下运行。进行初始 化时需要使用下面四个特殊引脚： ■ RST# 引脚，用于复位器件 ■ CFG# 引脚，用于编程配置寄存器 ■ LBK0# 和 LBK1# 引脚，用于环回功能 上电 根据 “ 上电序列 ” 一节中所述的内容，向芯片供电。 复位芯片 根据“复位序列”一节中所介绍的内容复位QDR-IV HP SRAM。 配置阻抗 确认配置 （CFG# = 0）并对阻抗控制寄存器进行编程。 等待 PLL 锁相 由于输入阻抗被更新，所以将 PLL 时间（tPLL）锁存到输入时钟。 配置训练选项 这时，需要对地址和数据反转选项进行编程。另外，还需要使能 写训练功能。 确认配置 （CFG# = 0）和编程： a. 写训练 （打开） 文档编号：001-91748 版本 *A 页 12/45 CY7C4021KV13/CY7C4021KV13 b. 地址反转使能 c. 数据反转使能 控制 / 地址校正 这时，存储器控制器可以执行控制和地址校正。 读数据校正 校正控制和地址后，将根据 “ 校正训练序列 ” 一节中介绍的情 况校正读数据路径。 写数据校正 校正读数据路径后，将校正写数据路径。 配置运行时间选项 完成训练后，请禁用写训练功能。然后，使能地址奇偶校验选项。 确认配置 （CFG# = 0）和编程： a. 写训练 （关闭） b. 奇偶校验使能 正常操作 如果系统检测到需要重新进行校正，那么需要从配置训练选项 ’ 这一步重新开始操作。下表定义了环回映像情况： 表 1. 环回信号映射 输入引脚 输入引脚 输入引脚 输出引脚 LBK0# = 0 LBK1# = 0 LBK0# = 0 LBK1# = 1 LBK0# = 1 LBK1# = 0 A0 A13 DKA0 DQA0 A1 A14 DKA0# DQA1 A2 A15 DKA1 DQA2 A3 A16 DKA1# DQA3 A4 A17 LDA# DQA4 A5 A18 RWA# DQA5 A6 A19 DKB0 DQA6 A7 A20 DKB0# DQA7 A8 A21 DKB1 DQA8 A9 A22 DKB1# DQA9 A10 A23 LDB# DQA10 A11 A24 RWB# DQA11 A12 AINV AP DQA12 配置寄存器 QDR-IV HP SRAM 包含多个内部寄存器。系统使用特殊的配置 周期可以对它们进行编程。这些寄存器可用于使能并控制若干选 项，如本节中所述。所有寄存器的宽度均为 8 位。只要使用地址 引脚定义寄存器地址和寄存器写数据，即可进行写操作。对于读 操作，会在数据端口 A 的输出引脚上提供寄存器读数据。更多详 细信息，请参考第 38 页上的图 14 。 在 RST# 的上升沿上对各地址引脚 A[13:0] 进行采样。采样值会 变为特定位在下面定义的寄存器中的复位值。复位操作一结束便 立即使用此值来设置终止、阻抗和端口配置值。后面可以通过一 个寄存器的写操作覆盖这些值。 一旦发生奇偶校验错误，第一个错误的完整地址和端口 A/B 的错 误位均被记录到寄存器 4、5、6 和 7 中。端口 A/B 错误位表示产 生地址奇偶错误的端口 （0：表示端口 A， 1：表示端口 B）。持 续锁存该信息，直到向寄存器 3 中的地址奇偶错误清除位写入 1 来清除该信息为止。 通过两个计数器，可以表示是否发生了多个地址奇偶校验错误。 端口 A 错误计数是指端口 A 地址上奇偶错误数量的运行计数。同 样，端口 B 错误计数是指端口 B 地址上奇偶错误数量的运行计 数。每个计数器都会单独计数到最大值 3，然后停止计数。这些 计数器均为自由运行；向寄存器 3 中的地址奇偶错误清除位写入 1，可复位它们。 文档编号：001-91748 版本 *A 页 13/45 CY7C4021KV13/CY7C4021KV13 配置寄存器的说明 表 2. 配置寄存器表 寄存器地址 0 1 2 3 4 5 6 7 说明 终端控制寄存器 阻抗控制寄存器 选项控制寄存器 功能控制寄存器 地址奇偶状态寄存器 0 地址奇偶状态寄存器 1 地址奇偶状态寄存器 2 地址奇偶状态寄存器 3 配置寄存器的定义 表 3. 地址 0：终端控制寄存器 （读 / 写） 位的位置 ODT 全局使能 7 ODT/ZQ 自动更新 6 复位值 A7 A6 描述 地址 / 指令 地址 / 指令 地址 / 指令 输入组 IU[2] 输入组 IU[1] 输入组 IU[0] 5 4 3 A5 A4 时钟输入组 KU[2] 时钟输入组 KU[1] 时钟输入组 KU[0] 2 1 0 A3 A2 A1 A0 未使用 数据输入组 QU[2] 数据输入组 QU[1] 数据输入组 QU[0] 注意：如果修改了 ODT/ZQ 配置，则需要使能 ODT/ZQ 自动更新功能 表 4. 地址 1：阻抗控制寄存器 （读 / 写） 描述 下拉组 PD[1] 下拉组 PD[0] 上拉组 PU[1] 上拉组 PU[0] 位的位置 7 6 5 4 3 2 1 0 复位值 1 0 1 0 0 A10 A9 A8 表 5. 地址 2：选项控制寄存器 （读 / 写位 7-3）（只读位 2-0） [2] 地址反转 使能 5 地址奇偶 使能 4 PLL 复位 I/O 类型 7 数据反转 使能 6 3 2 1 0 0 0 0 0 0 A13 A12 A11 描述 写训练使能 位的位置 复位值 端口使能 [1] 端口使能 [0] 表 6. 地址 3：功能控制寄存器 （只写） 描述 未使用 未使用 未使用 未使用 未使用 未使用 未使用 位的位置 7 6 5 4 3 2 1 地址奇偶 校验错误清 除位 0 复位值 0 0 0 0 0 0 0 0 注意： 2. 位 2-0 是只读位，只能在复位上升沿过程中进行修改。 文档编号：001-91748 版本 *A 页 14/45 CY7C4021KV13/CY7C4021KV13 表 7. 地址 4：地址奇偶状态寄存器 0 （只读） 端口 A 错误计数 （1:0） 5:4 端口 A/B 错误 AINV 位 未使用 未使用 位的位置 端口 B 错误计数 （1:0） 7:6 3 2 1 0 复位值 00 00 0 0 0 0 描述 表 8. 地址 5：地址奇偶状态寄存器 1 （只读） 描述 位的位置 地址 （23:16） 7:0 复位值 00000000 注意：读取未使用的地址位置将得到 0 表 9. 地址 6：地址奇偶状态寄存器 2 （只读） 位的位置 描述 地址 （15:8） 7:0 复位值 00000000 表 10. 地址 7：地址奇偶状态寄存器 3 （只读） 描述 位的位置 地址 （7:0） 7:0 复位值 00000000 文档编号：001-91748 版本 *A 页 15/45 CY7C4021KV13/CY7C4021KV13 I/O 类型和端口使能位的定义 表 11. 指定在 ‘ 地址 2：选项控制寄存器 ’ 中的 I/O 典型位定义 I/O 类型 0 描述 HSTL / SSTL 1 POD 表 12. 指定在 ‘ 地址 2：选项控制寄存器 ’ 中的端口使能位定义 端口使能 [1:0] 描述 端口 B 模式 端口 A 模式 端口 B 时钟与控制 端口 A 时钟与控制 固定端口模式 只写 只读 DKB — 开 QKB — 关 LDB# — 开 RWB# — 关 DKA — 关 QKA — 开 LDA# — 开 RWA# — 关 使能 DKB — 关 QKB — 关 LDB# — 关 RWB# — 关 DKA — 开 QKA — 开 LDA# — 开 RWA# — 开 DKA — 关 QKA — 关 LDA# — 关 RWA# — 关 DKA — 开 QKA — 开 LDA# — 开 RWA# — 开 0 0 0 1 1 0 不支持 禁用 禁用 DKB — 关 QKB — 关 LDB# — 关 RWB# — 关 1 1 使能两个端口 使能 使能 DKB — 开 QKB — 开 LDB# — 开 RWB# — 开 文档编号：001-91748 版本 *A 仅使能端口 A 禁用 页 16/45 CY7C4021KV13/CY7C4021KV13 ODT 终端位定义 表 13. 指定在 ‘ 地址 0：终端控制寄存器 ’ 中时钟输入组的位定义 ODT 全局使能 0 1 1 1 1 1 1 1 1 除数值 KU[2:0] X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 – – 8.33% 12.50% 16.67% 25% 50% – – 终端值 HSTL/ SSTL 模式 ZT 180 欧姆 ZT 220 欧姆 禁用 禁用 禁用 禁用 不支持 不支持 不支持 不支持 不支持 40 欧姆 50 欧姆 60 欧姆 100 欧姆 120 欧姆 不支持 不支持 不支持 不支持 终端值 POD 模式 ZT 180 欧姆 ZT 220 欧姆 禁用 禁用 禁用 禁用 不支持 不支持 不支持 不支持 不支持 不支持 50 欧姆 60 欧姆 100 欧姆 120 欧姆 不支持 不支持 不支持 不支持 注意：终端值的精确度为 +/- 15% ZQ 容差为 1% 表 14. 指定在 ‘ 地址 0：终端控制寄存器 ’ 中地址 / 指令输入组的位定义 ODT 全局使能 0 1 1 1 1 1 1 1 1 除数值 IU[2:0] X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 – – 8.33% 12.50% 16.67% 25% 50% – – 终端值 HSTL/ SSTL 模式 ZT 180 欧姆 ZT 220 欧姆 禁用 禁用 禁用 禁用 不支持 不支持 不支持 不支持 不支持 40 欧姆 50 欧姆 60 欧姆 100 欧姆 120 欧姆 不支持 不支持 不支持 不支持 终端值 POD 模式 ZT 180 欧姆 ZT 220 欧姆 禁用 禁用 禁用 禁用 不支持 不支持 不支持 不支持 不支持 不支持 50 欧姆 60 欧姆 100 欧姆 120 欧姆 不支持 不支持 不支持 不支持 注意：终端值的精确度为 +/- 15% ZQ 容差为 1% 表 15. 指定在 ‘ 地址 1：阻抗控制寄存器 ’ 中数据输入组的位定义 ODT 全局使能 0 1 1 1 1 1 1 1 1 除数值 QU[2:0] X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 – – 8.33% 12.50% 16.67% 25% 50% – – 终端值 HSTL/ SSTL 模式 ZT 180 欧姆 ZT 220 欧姆 禁用 禁用 禁用 禁用 不支持 不支持 不支持 不支持 不支持 40 欧姆 50 欧姆 60 欧姆 100 欧姆 120 欧姆 不支持 不支持 不支持 不支持 终端值 POD 模式 ZT 180 欧姆 ZT 220 欧姆 禁用 禁用 禁用 禁用 不支持 不支持 不支持 不支持 不支持 不支持 50 欧姆 60 欧姆 100 欧姆 120 欧姆 不支持 不支持 不支持 不支持 注意：终端值的精确度为 +/- 15% ZQ 容差为 1% 文档编号：001-91748 版本 *A 页 17/45 CY7C4021KV13/CY7C4021KV13 驱动强度位定义 表 16. 指定在 ‘ 地址 1：阻抗控制寄存器 ’ 中上拉驱动的位定义 除数值 PU[1:0] 阻抗值 HSTL/ SSTL 模式 ZT 180 欧姆 阻抗值 POD 模式 ZT 220 欧姆 ZT 180 欧姆 ZT 220 欧姆 0 0 14.17% 不支持 不支持 不支持 不支持 0 1 16.67% 不支持 40 欧姆 不支持 40 欧姆 1 0 25% 50 欧姆 60 欧姆 50 欧姆 60 欧姆 1 1 – 不支持 不支持 不支持 不支持 注意：终端值的精确度为 +/- 15% ZQ 容差为 1% 表 17. 下拉驱动的位定义 除数值 PD[1:0] 阻抗值 HSTL/ SSTL 模式 ZT 180 欧姆 阻抗值 POD 模式 ZT 220 欧姆 ZT 180 欧姆 ZT 220 欧姆 0 0 14.17% 不支持 不支持 不支持 不支持 0 1 16.67% 不支持 40 欧姆 不支持 40 欧姆 1 0 25% 50 欧姆 60 欧姆 50 欧姆 60 欧姆 1 1 – 不支持 不支持 不支持 不支持 注意：终端值的精确度为 +/- 15% ZQ 容差为 1% 文档编号：001-91748 版本 *A 页 18/45 CY7C4021KV13/CY7C4021KV13 IEEE 1149.1 串行边界扫描 （JTAG） TCK 的上升沿上，数据会以串行方式加载到 TDI 引脚。在 TCK 的下降沿上，数据会从 TDO 引脚输出。 这些 QDR-IV HP SRAM 在 FCBGA 封装中包含了串行边界扫描 测试端口 （TAP）。此器件完全符合 IEEE 标准 #1149.1-2001。 在 JTAG 模式下，所有引脚的 ODT 特性均被禁用。 指令寄存器 如果电路中不使用 JTAG 功能，则 TCK 输入必须驱动为低电平或 连接至 VSS。TRST#、TMS、TDI 和 TDO 可能会处于悬空状态。 将在 TRST#、 TMS 和 TDI 输入上实现内部上拉电阻，以确保在 tPWR 期间这些输入均保持高电平。 三位指令会以串行方式被加载到指令寄存器中。此寄存器在置于 TDI 和 TDO 引脚之间时被加载，如第 22 页上的图 5 所示。在上 电时，指令寄存器会加载 IDCODE 指令。即使控制器处于 RST （复位）状态，也会加载 IDCODE 指令，如上一节所述。 测试端口 当 TAP 控制器处于 Capture-IR 状态时，两个最低有效位会以二 进制 “01” 的形式加载，以便实现模块级别串行测试路径的故 障隔离。 测试时钟 （TCK） 旁路寄存器 测试时钟仅能与 TAP 控制器配合使用。所有输入都在 TCK 的上 升沿上被捕获。所有输出都在 TCK 的下降沿上被输出。 当数据以串行方式写入到寄存器时，跳过某些芯片可以节省时 间。旁路寄存器为单比特寄存器，可置于 TDI 和 TDO 引脚之间， 从而在写入 SRAM 时最小化数据延迟。执行 BYPASS 指令时， 旁路寄存器会置为低电平 （VSS）。 测试模式选择 （TMS） TMS 输入用于向 TAP 控制器提供指令，并在 TCK 的上升沿上被 采样。如果未使用 TAP，此引脚会保持为未连接状态。由于此引 脚是内部上拉的，因此可产生逻辑高电平。 测试数据输入 （TDI） TDI 引脚用于以串行方式将信息输入到寄存器中，并能够与任何 寄存器的输入相连接。由加载到 TAP 指令寄存器中的指令进行选 择 TDI 或 TDO 寄存器。有关加载指令寄存器的信息，请参见第 21 页上的图 4。TDI 通过内部上拉。如果未使用 TAP，此引脚可 以保持未连接状态。 TDI 被连接到任何寄存器的最高有效位 （MSB）。 测试数据输出 (TDO) TDO 输出引脚用于以串行方式从寄存器输出时钟数据。输出有 效，这取决于 TAP 状态机的当前状态 （请参见 第 25 页上的指 令代码）。输出会在 TCK 的下降沿上发生改变。 TDO 连接到任 何一个寄存器的最低有效位 （LSB）。 测试复位 （TRST#） TRST# 输入引脚用于复位 TAP 控制器。 另外，在 5 个 TCK 上升沿的时间内，通过强制将 TMS 设置为高 电平 （VDD），可使其复位。 此复位不会影响 SRAM 的工作，并且是在 SRAM 工作期间执行 的。上电时， TAP 会内部复位，以确保 TDO 处于高阻态。 TAP 寄存器 此类寄存器位于 TDI 和 TDO 引脚之间，用于扫描 SRAM 测试电 路的数据输入和输出。指令寄存器每次只能选择一个寄存器。在 文档编号：001-91748 版本 *A 边界扫描寄存器 边界扫描寄存器连接到 SRAM 上的所有输入和输出引脚。扫描寄 存器中还包含一些无连接 （NC）引脚，以便供更高密度的器件 使用。 当 TAP 控制器处于 Capture-DR 状态时，边界扫描寄存器会加载 RAM 输入和输出环的内容。当控制器转入 Shift-DR 状态后，该 寄存器会被置于 TDI 和 TDO 引脚之间。 EXTEST、 SAMPLE/PRELOAD 和 SAMPLE Z 指令用于捕获输入和输出环 的内容。 第 26 页上的边界扫描顺序显示了各个位的连接顺序。每个位都 与 SRAM 封装上的一个管脚相对应。寄存器的 MSB 被连接到 TDI， LSB 被连接到 TDO。 标识 (ID) 寄存器 当指令寄存器中加载了 IDCODE 指令时， ID 寄存器会在 Capture-DR 状态期间加载供货商特定的 32 位代码。IDCODE 已 硬连线到 SRAM 中，当 TAP 控制器处于 Shift-DR 状态时，可以 将其读出。ID 寄存器具有供应商代码和 第 25 页上的标识寄存器 定义中所述的其他信息。 TAP 指令集 三位指令寄存器可实现八个不同的指令。 第 25 页上的指令代码 中列出了所有组合。其中三个指令被列为 RESERVED，请勿使 用这些指令。本节将详细说明其他五个指令。 当指令寄存器被置于 TDI 和 TDO 之间时，这些指令会在 Shift-IR 状态期间加载到 TAP 控制器中。在此状态期间，会通过 TDI 和 TDO 引脚将指令写入到指令寄存器内。要在写入指令后执行指 令，必须使 TAP 控制器转入 Update-IR 状态。 页 19/45 CY7C4021KV13/CY7C4021KV13 IDCODE IDCODE 指令用于将供货商特定的 32 位代码加载到指令寄存器 中。它还会将指令寄存器置于 TDI 和 TDO 引脚之间，并在 TAP 控制器进入 Shift-DR 状态后，将 IDCODE 移出器件。在上电时， 或每当 TAP 控制器处于 Test-Logic-RST 状态时， IDCODE 指令 都会被加载到指令寄存器中。 SAMPLE Z 当 TAP 控制器处于 Shift-DR 状态时， SAMPLE Z 指令会将边界 扫描寄存器置于 TDI 和 TDO 引脚之间。SAMPLE Z 指令会将输 出总线置于高阻状态，直到在 Update-IR 状态期间提供了下一条 指令为止。一旦执行了该指令，将使能端口 A 和端口 B。 SAMPLE/PRELOAD 必要时，SAMPLE 和 PRELOAD 阶段的数据读写可以并发执行， 即可以在读出所捕获数据的同时，读入预加载的数据。 BYPASS 当 BYPASS 指令加载到指令寄存器中并且 TAP 处于 Shift-DR 状 态时，旁路寄存器会被置于 TDI 和 TDO 引脚之间。BYPASS 指 令的优势是当模块上有多个器件连接在一起时，可以缩短边界扫 描路径。 EXTEST EXTEST 指令用于通过系统输出引脚输出预加载的数据。在 Shift-DR 控制器状态下，此指令还会将用于串行访问的边界扫描 寄存器置于 TDI 和 TDO 之间。一旦执行了该指令，将使能端口 A 和端口 B。 SAMPLE/PRELOAD 是 1149.1 标 准 的 强 制指令。当 SAMPLE/PRELOAD 指令加载到指令寄存器中并且 TAP 控制器 处于 Capture-DR 状态时，边界扫描寄存器中会捕获输入和输出 引脚上数据的快照。 EXTEST OUTPUT BUS TRISTATE 请注意，TAP 控制器时钟的最高工作频率仅为 20 MHz，而 SRAM 时钟的工作频率要比它高一个数量级。由于在时钟频率方面存在 较大差异，因此在 Capture-DR 状态期间，输入或输出可能会出 现跃变。TAP 可能会在跃变（半稳态）期间尝试捕获信号。虽然 这并不会损坏器件，但无法保证捕获到的值是正确的，并且结果 可能无法重复。 边界扫描寄存器含有输出使能控制位 （即第 49 到和第 50 位）。 第49位可使能DQB的输出引脚，第50位可使能DQA和PE#引脚。 为了保证边界扫描寄存器捕获到正确的信号值，SRAM 信号必须 在足够长的时间内保持稳定，以满足 TAP 控制器对捕获建立加保 持时间 （tCS 和 tCH）的 要 求。如 果 在 设 计 上无法在 SAMPLE/PRELOAD 指令期间停止 （或减慢）时钟，则可能无 法正确捕获 SRAM 时钟输入。即使存在这一问题，仍可以捕获所 有其他信号，只要忽略边界扫描寄存器中捕获的 CK 和 CK 的值 即可。 捕获数据后，通过将 TAP 置于 Shift-DR 状态，可以读出数据。 这会将边界扫描寄存器置于 TDI 和 TDO 引脚之间。 在选择另一个边界扫描测试操作之前，PRELOAD 用于在边界扫 描寄存器单元的已锁存并行输出处放置一个初始数据样本。 文档编号：001-91748 版本 *A IEEE 标准 1149.1 强制要求 TAP 控制器应能够将输出总线置于 三态模式。 在 TAP 控制器处于 Update-DR 状态期间，将当这些扫描单元（称 为 “ 外测试输出总线三态 ”）锁存到预加载寄存器中时，如果 输入 EXTEST 作为当前指令，则这些单元会直接控制输出 （Q 总线）引脚的状态。置于高电平时，它将允许输出缓冲器控制输 出总线。置于低电平时，该位会将输出总线置于高阻 状态。 通过输入SAMPLE/PRELOAD或 EXTEST 指令，然后在Shift-DR 状 态 期 间 将 所 需 位 读 入 到 此 单 元 中，即 可 设 置 这 些 位。在 Update-DR 期间，被加载到该移位寄存器单元中的值会被锁存到 预加载寄存器中。输入 EXTEST 指令后，这些位会直接控制输出 Q 总线引脚。请注意，这些位都被预置为低电平，以便在器件上 电时，以及当 TAP 控制器处于 Test-Logic-RST 状态时，都将禁 用输出。 保留 这些指令尚未实现，但可以留作日后使用。请勿使用这些指令。 页 20/45 CY7C4021KV13/CY7C4021KV13 TAP 控制器状态图 图 4. TAP 控制器状态图 [3] 1 TEST-LOGIC RST 0 0 TEST-LOGIC/ 1 IDLE 1 1 SELECT SELECT IR-SCAN DR-SCAN 0 0 1 1 CAPTURE-DR CAPTURE-IR 0 0 SHIFT-DR 0 SHIFT-IR 1 1 EXIT1-DR 1 EXIT1-IR 0 1 0 PAUSE-DR 0 PAUSE-IR 0 1 1 0 EXIT2-DR 0 EXIT2-IR 1 1 UPDATE-IR UPDATE-DR 1 0 0 1 0 注意： 3. 每个状态旁边的 0/1 代表的是 TCK 上升沿上对应的 TMS 的值。 文档编号：001-91748 版本 *A 页 21/45 CY7C4021KV13/CY7C4021KV13 TAP 控制器框图 图 5. TAP 控制器框图 0 Bypass Register 2 Selection Circuitry TDI 1 0 Selection Circuitry Instruction Register 31 30 29 . . 2 1 TDO 0 Identification Register 135 . . . . 2 1 0 Boundary Scan Register TCK TMS TAP Controller TRST# 文档编号：001-91748 版本 *A 页 22/45 CY7C4021KV13/CY7C4021KV13 TAP 的电气特性 在工作范围内 参数 最小值 最大值 单位 LVCMOS 高电平输出电压 IOH = 100µA VDD × 0.8 – V VOL LVCMOS 低电平输出电压 IOL = 100 µA – VDD × 0.2 V VIH LVCMOS 高电平输入电压 （直 流） VDD × 0.7 VDD + 0.2 V VIL LVCMOS 低电平输入电压 （直 流） –0.2 VDD × 0.3 V IX LVCMOS 输入漏电流 – 10 mA IOZ LVCMOS 输出漏电流 – 10 mA 最小值 50 最大值 – 单位 ns VOH 说明 测试条件 TAP 交流开关特性 在工作范围内 参数 tTCYC 说明 TCK 时钟周期时间 tTF TCK 时钟频率 – 20 MHz tTH TCK 时钟为高电平的时间 20 – ns tTL TCK 时钟为低电平的时间 20 – ns 建立时间 tTMSS 从 TMS 建立到 TCK 时钟上升沿的时间 5 – ns tTDIS 从 TDI 建立到 TCK 时钟上升沿的时间 5 – ns tCS 从捕获建立到 TCK 上升沿的时间 5 – ns 保持时间 tTMSH TCK 时钟上升沿之后的 TMS 保持时间 5 – ns tTDIH 时钟上升沿之后 TDI 保持的时间 5 – ns tCH 时钟上升沿之后的捕获保持时间 5 – ns 输出时间 tTDOV 从 TCK 时钟为低到 TDO 有效的时间 – 10 ns 从 TCK 时钟为低到 TDO 无效的时间 0 – ns tTDOX 注意：tCS 和 tCH 表示从边界扫描寄存器锁存数据的建立和保持的时间要求。 文档编号：001-91748 版本 *A 页 23/45 CY7C4021KV13/CY7C4021KV13 TAP 时序图 图 6. TAP 时序图 文档编号：001-91748 版本 *A 页 24/45 CY7C4021KV13/CY7C4021KV13 标识寄存器定义 数值 指令字段 版本号 （31:29） 赛普拉斯器件 ID (28:12) 赛普拉斯 JEDEC ID （11:1） ID 寄存器存在情况 (0) CY7C4021KV13 CY7C4021KV13 000 000 11011010001010100 11011010001100100 00000110100 00000110100 1 1 说明 版本号。 定义 SRAM 的类型。 允许对 SRAM 供应商使用唯一标识。 表示是否存在 ID 寄存器。 扫描寄存器大小 指令 寄存器名称 位大小 3 旁路 ID 32 边界扫描 136 1 指令代码 EXTEST 指令 代码 000 IDCODE 001 将供货商 ID 代码加载到 ID 寄存器中，并将该寄存器置于 TDI 和 TDO 之间。此操作不会影 响 SRAM 的工作。 SAMPLE Z 010 捕获输入和输出内容。将边界扫描寄存器置于 TDI 和 TDO 之间。强制使所有 SRAM 输出驱 动进入高阻态 （High Z）。 RESERVED 011 请勿使用：此指令留作日后使用。 SAMPLE/PRELOAD 100 捕获输入和输出的内容。将边界扫描寄存器置于 TDI 和 TDO 之间。此操作不会影响 SRAM 的工作。 RESERVED 101 请勿使用：此指令留作日后使用。 RESERVED 110 请勿使用：此指令留作日后使用。 BYPASS 111 将旁路寄存器置于 TDI 和 TDO 之间。此操作不会影响 SRAM 的工作。 文档编号：001-91748 版本 *A 说明 捕获输入和输出环的内容。 页 25/45 CY7C4021KV13/CY7C4021KV13 边界扫描顺序 位 管脚 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 12A 13B 14A 15B 16A 18B 17C 16C 14C 12C 12D 13D 15D 17D 18E 15F 16F 17F 18G 16G 17H 15H 16J 18J 18K 18L 16L 15M 17M 18N 16N 15P 16P 17P 18R 17T 15T 13T 12T 12U 14U 16U 17U 18V 15V 13V 12W 文档编号：001-91748 版本 *A CY7C4021KV13 × 36 器件 DQA<26> DQA<19> DQA<25> DQA<35> DQA<23> DQA<31> QVLDA<1> QKA<1> DQA<20> DQA<18> DINVA<1> DQA<22> DQA<21> QKA#<1> DQA<32> DQA<24> DKA<1> DKA#<1> DQA<33> DQA<34> DQA<27> DQA<28> DQA<30> DQA<29> RST# DQB<29> DQB<30> DQB<28> DQB<27> DQB<33> DQB<34> DQB<24> DKB<1> DKB#<1> DQB<32> QKB#<1> DQB<21> DQB<22> DINVB<1> DQB<18> DQB<20> QKB<1> QVLDB<1> DQB<31> DQB<35> DQB<19> DQB<26> CY7C4021KV13 × 18 器件 DQA<17> DQA<10> DQA<16> NC DQA<14> NC QVLDA<1> QKA<1> DQA<11> DQA<9> DINVA<1> DQA<13> DQA<12> QKA#<1> NC DQA<15> DKA<1> DKA#<1> NC NC NC NC NC NC RST# NC NC NC NC NC NC DQB<15> DKB<1> DKB#<1> NC QKB#<1> DQB<12> DQB<13> DINVB<1> DQB<9> DQB<11> QKB<1> QVLDB<1> NC NC DQB<10> DQB<17> 页 26/45 CY7C4021KV13/CY7C4021KV13 边界扫描顺序 位 管脚 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 14W 16W 文档编号：001-91748 版本 *A 10V 8P 7N 9N 10P 10N 11N 12P 13N 13L 12M 11L 10L 10M 9L 8M 7L 7J 9J 10K 10J 11J 13J 12H 10H 8H 7G 9G 10G 11G 13G 12F 10F 8F 10D 10B 10A 8A 7B 6A 5B 4A 2B 3C 4C CY7C4021KV13 × 36 器件 DQB<25> DQB<23> Internal_DQB Internal_DQA PE# A<15> A<9> NC/1152M AP A<2> NC/2304M A<16> A<10> A<8> A<12> A<18> RWB# AINV A<17> A<11> A<7> A<5> A<19> CK# CK NC/144M A<6> LDB# RWA# LDA# A<3> NC/288M A<1> NC/576M A<4> A<14> A<0> A<13> CFG# LBK#<1> LBK#<0> DQA<8> DQA<1> DQA<7> DQA<17> DQA<5> DQA<13> QVLDA<0> QKA<0> CY7C4021KV13 × 18 器件 DQB<16> DQB<14> Internal_DQB Internal_DQA PE# A<15> A<9> NC/576M AP A<2> NC/1152M A<16> A<10> A<8> A<12> A<18> RWB# AINV A<17> A<11> A<7> A<5> A<19> CK# CK A<20> A<6> LDB# RWA# LDA# A<3> NC/144M A<1> NC/288M A<4> A<14> A<0> A<13> CFG# LBK#<1> LBK#<0> DQA<8> DQA<1> DQA<7> NC DQA<5> NC QVLDA<0> QKA<0> 页 27/45 CY7C4021KV13/CY7C4021KV13 边界扫描顺序 位 管脚 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 6C 8C 8D 7D 5D 3D 2E 3F 4F 5F 4G 2G 3H 5H 4J 2J 2L 4L 5M 3M 2N 4N 5P 4P 3P 2R 3T 5T 7T 8T 8U 6U 4U 3U 2V 5V 7V 8W 6W 4W 文档编号：001-91748 版本 *A CY7C4021KV13 × 36 器件 DQA<2> DQA<0> DINVA<0> DQA<4> DQA<3> QKA#<0> DQA<14> DKA#<0> DKA<0> DQA<6> DQA<16> DQA<15> DQA<9> DQA<10> DQA<12> DQA<11> DQB<11> DQB<12> DQB<10> DQB<9> DQB<15> DQB<16> DQB<6> DKB<0> DKB#<0> DQB<14> QKB#<0> DQB<3> DQB<4> DINVB<0> DQB<0> DQB<2> QKB<0> QVLDB<0> DQB<13> DQB<17> DQB<1> DQB<8> DQB<7> DQB<5> CY7C4021KV13 × 18 器件 DQA<2> DQA<0> DINVA<0> DQA<4> DQA<3> QKA#<0> NC DKA#<0> DKA<0> DQA<6> NC NC NC NC NC NC NC NC NC NC NC NC DQB<6> DKB<0> DKB#<0> NC QKB#<0> DQB<3> DQB<4> DINVB<0> DQB<0> DQB<2> QKB<0> QVLDB<0> NC NC DQB<1> DQB<8> DQB<7> DQB<5> 页 28/45 CY7C4021KV13/CY7C4021KV13 最大额定值 工作范围 超过最大额定值可能会影响器件的使用寿命。这些用户指导未经 过测试。 商业级 范围 存储温度 .................................................. –65 °C 到 +150 °C 通电时的 环境温度 .................................................. –55 °C 到 +125 °C 最高结温 .................................................................... 125 °C VDD 上相对于 GND 的供电电压 ....................................... –0.3 V 到 +1.35 V 输出端 （低电平）的电流为 ........................................ 20 mA 参数 LSBU VDDQ 1.3V ± 40 mV 1.1 V ± 50 mV 1.2 V ± 50 mV 说明 逻辑 单比特 翻转 测试条件 典型值 25 °C 0 最大值 * 0.01 单位 FIT/ Mb LMBU 逻辑 多比特 翻转 25 °C 0 0.01 FIT/ Mb SEL 单粒子 锁定 85 °C 0 0.1 FIT/ Dev 静电放电电压 （MIL-STD-883、 M. 3015）.................................... > 2001 V 闩锁电流 ................................................................. > 200 mA VDD 0 °C 到 +70 °C 抗中子软失效 VDDQ 上相对于 GND 的供电电压 ........................................–0.3 V to +1.35 V 直流输入电压 ............................................ –0.3 V 到 +1.35 V 表面温度 （TC） * 测试期间未发生 LMBU 或 SEL 事件；此列为统计得出的 χ2，按 95% 置信区间 计算。如需详细信息，请参考应用笔记 加速中子 SER 测试和地面故障率的计算 — AN54908 电气特性 在工作范围内 参数 说明 POD 信令模式 VDD[4] 内核供电电压 （1.3 V ± 40 mV） VDDQ [4] POD I/O 供电电压 （1.1 V ± 50 mV） POD I/O 供电电压 （1.2 V ± 50 mV） VREF [4、 5] POD 参考电压 VOL(DC) [4] POD 低电平输出电压 （直流） VIH(DC) [4、 6] POD 高电平输入电压 （直流） VIL(DC) [4、 6] POD 低电平输入电压 [4、 7] VIH(AC) POD 高电平输入电压 （直流） VIL(AC) [4、 7] POD 低电平输入电压 VMP(DC) POD 差分输入中点电压；引脚和引脚 # VID(DC) POD 差分输入差分电压 （直流）；引脚和引脚 # VID(AC) POD 差分输入差分电压 （交流）；引脚和引脚 # VIN POD 单端输入电压；引脚和引脚 # VINS POD 单端输入电压的转换速率；引脚和引脚 # VIX(AC) POD 差分输入交叉点电压 （交流）；引脚和引脚 # 最小值 典型值 最大值 单位 1.26 1.05 1.15 VDDQ × 0.69 – VREF + 0.08 –0.15 VREF + 0.15 – VREF – 0.08 0.16 0.30 0.27 3 VREF – 0.08 1.3 1.1 1.2 VDDQ × 0.7 – – – – – – – – – – – 1.34 1.15 1.25 VDDQ × 0.71 0.5 VDDQ + 0.15 VREF – 0.08 – VREF – 0.15 VREF + 0.08 – – VDDQ + 0.15 – VREF + 0.08 V V V V V V V V V V V V V V/ns V 注释 4. 所有电压都参考了 VSS （接地）电压。 5. VREF 上的峰峰值交流噪声决不能超过 +/–2% VDDQ （直流） 6. 禁用 ODT 时，会指定 VIH/VIL （直流）。 7. VIH/VIL （交流）是一个测试条件，用以保证当 ODT 使能时，接收器必须满足其时序规范。 文档编号：001-91748 版本 *A 页 29/45 CY7C4021KV13/CY7C4021KV13 电气特性 在工作范围内 参数 IX [8] IOZ [8] IDD[9、 10] 说明 POD 输入漏电流 POD 输出漏电流 VDD 工作电流 （667 MHz， ×18） VDD 工作电流 （667 MHz， ×36） VDD 工作电流 （600 MHz， ×18） VDD 工作电流 （600 MHz， ×36） HSTL/SSTL 信令模式 VDD[11] 内核供电电压 （1.3 V ± 40 mV） VDDQ [11] I/O 供电电压 （1.2 V ± 50 mV） VREF(DC) [11、 12] VREF(AC) [11、 12] VIH(DC) [11、 13] VIL(DC) [11、 13] VIH(AC) [11、 14] VIL(AC) [11、 14] VOH(DC) [11] VOL(DC) [11] VIX VDIF(AC) VDIF(DC) VDIF(CM) VOX VOUT(AC) VOUT(DC) IX [8] IOZ [8] IDD[9、 10] I/O 供电电压 （1.25 V ± 50 mV） HSTL/SSTL 参考电压 （直流） HSTL/SSTL 参考电压 （交流） HSTL/SSTL 高电平输入电压 （直流） HSTL/SSTL 低电平输入电压 （直流） HSTL/SSTL 高电平输入电压 （交流） HSTL/SSTL 低电平输入电压 （交流） HSTL/SSTL 高电平输出电压 （直流） — IOH = –0.25 × VDDQ/ROH HSTL/SSTL 低电平输出电压 （直流） — IOL = 0.25 × VDDQ/ROL HSTL/SSTL 输入电压交叉点 HSTL/SSTL 交流输入差分电压 HSTL/SSTL 直流输入差分电压 HSTL/SSTL 直流共模输入电压 HSTL/SSTL 输出电压交叉点 HSTL/SSTL 交流输出电压 HSTL/SSTL 直流输出电压 HSTL/SSTL 输入漏电流 HSTL/SSTL 输出漏电流 VDD 工作电流 （667 MHz， ×18） VDD 工作电流 （667 MHz， ×36） VDD 工作电流 （600 MHz， ×18） VDD 工作电流 （600 MHz， ×36） 最小值 – – – – – – 典型值 – – 1710 2150 1600 2010 最大值 200 200 2500 3200 2300 2700 单位 µA µA mA mA mA mA 1.34 1.25 1.3 VDDQ × 0.52 VDDQ × 0.53 VDDQ + 0.15 VREF – 0.08 VDDQ + 0.24 VREF – 0.15 – V V V V V V V V V V VDDQ × 0.25 VDDQ × 0.288 V 1.26 1.3 1.15 1.2 1.2 1.25 VDDQ × 0.48 VDDQ × 0.5 VDDQ × 0.47 VDDQ × 0.5 VREF + 0.08 – –0.15 – VREF + 0.15 – –0.24 – VDDQ × 0.712 VDDQ × 0.75 – – 0.30 0.16 VDDQ × 0.4 – –0.24 –0.15 – – – – – – VDDQ × 0.5 – – VDDQ × 0.5 VDDQ × 0.5 – – – – 1710 2150 1600 2010 – VDDQ + 0.48 VDDQ + 0.30 VDDQ x 0.6 – VDDQ + 0.24 VDDQ + 0.15 200 200 2500 3200 2300 2700 V V V V V V V µA µA mA mA mA mA 注释 8. 禁用 ODT 时，输出驱动将进入高阻态。 9. 工作电流是按 50% 的读周期和 50% 的写周期计算得出的。 10. 典型的工作电流参数在 VDD 为 1.3 V 时测试得到。 11. 所有电压都参考了 VSS （接地）电压。 12. VREF 上的峰 - 峰交流噪声不能超过 VDDQ （直流）的 +/–2%。 13. 禁用 ODT 时，会指定 VIH/VIL （直流）。 14. VIH/VIL （交流）采用特定的测试条件，以保证当 ODT 使能时，接收器满足其时序规范。 文档编号：001-91748 版本 *A 页 30/45 CY7C4021KV13/CY7C4021KV13 电容 表 18. 电容 参数 [15] CIN CO 说明 输入电容 测试条件 最大值 TA = 25 °C，f = 1 MHz，VDD = 1.3 V，VDDQ = 1.25 V 输出电容 单位 4 pF 4 pF 热电阻 表 19. 热电阻 参数 [15] ΘJA 测试条件 361-ball FCBGA 封装 单位 根据 EIA/JESD51 的要求，测试 在静止空气条件下 （0 m/s） 条件遵循测试热阻的标准测试方 在空气流动条件下 （1 m/s） 法和过程。 在空气流动条件下 （3 m/s） 12.00 °C/W 说明 热电阻 （结温） 10.57 °C/W 9.09 °C/W ΘJB 热电阻 （结至电路板） 3.03 °C/W ΘJC 热电阻 （结温至壳温） 0.029 °C/W 交流测试负载和波形 图 7. 交流测试负载和波形 注释： 15. 在任何设计或工艺更改之前和之后进行测试都对这些参数产生影响。 文档编号：001-91748 版本 *A 页 31/45 CY7C4021KV13/CY7C4021KV13 开关特性 在工作范围内 [16、 17、 18、 19、 20、 21、 22、 23] 赛普拉斯参数 说明 667 MHz CK、 DKx、 QKx 时钟周期 最小值 1.5 tCKL CK、 DKx 为低电平的时间 0.45* tCKH CK、 DKx 为高电平的时间 tCK tJIT(per) 时钟周期抖动的时间 tJIT(cc) 周期间抖动 tAS tAH 600 MHz 单位 最大值 3.0 最小值 1.667 最大值 3.333 – 0.45* – tCK ns 0.45* – 0.45* – tCK –0.070 0.070 –0.080 0.080 ns – 0.140 – 0.160 ns 从 A 至 CK 的设置时间 0.160 – 0.180 – ns 从 CK 到 A 的保持时间 0.160 – 0.180 – ns tCS 从 LDx#、 RWx# 到 CK 的建立时间 0.200 – 0.240 – ns tCH 从 CK 到 LDx#、 RWx# 的保持时间 0.200 – 0.240 – ns tCKDK CK 至 DKx 的偏移时间 –0.24 0.24 –0.267 0.267 ns tIS DQx、 DINVx 至 DKx 的建立时间 0.160 – 0.180 – ns tIH DKx 至 DQx、 DINVx 的保持时间 0.160 – 0.180 – ns tRise (se) 单端输出信号 （从达到 20% 至 80% 时）的上升时间 2 6 2 6 V/ns tFall (se) 单端输出信号 （从达到 20% 至 80% 时）的下降时间 2 6 2 6 V/ns tRise (diff) 差分输出信号 （从达到 20% 至 80% 时）的上升时间 3 10 3 10 V/ns tFall (diff) 差分输出信号 （从达到 20% 至 80% 时）的下降时间 3 10 3 10 V/ns tQKL QKx 为低电平的时间 0.45* – 0.45* – tCK tQKH QKx 为高电平的时间 0.45* – 0.45* – tCK tCKQK 从 CK 至 QKx 的偏移时间 –0.358 0.358 –0.400 0.400 ns 0.120 – 0.132 ns tQKQ0 从 QKx[0] 至 DQx[17:0]、 DINVx[0] (×36) 或从 QKx[0] 至 DQx[8:0]、 DINVx[0] (×18) 的时间 – tQH0 从 QKx[0] 至 DQx[17:0]、 DINVx[0] (×36) 或从 QKx[0] 至 DQx[8:0]、 DINVx[0] (×18) 的时间 0.40* – 0.40* – tCK tQKQ1 从 QKx[1] 至 DQx[35:18]、 DINVx[1] (×36) 或从 QKx[1] 至 DQx[17:9]、 DINVx[1] (×18) 的时间 – 0.120 – 0.132 ns tQH1 从 QKx[1] 至 DQx[35:18]、 DINVx[1] (×36) 或从 QKx[1] 至 DQx[17:9]、 DINVx[1] (×18) 的时间 0.40* – 0.40* – tCK tQKQV0 从 QKx[0] 到 QVLDx 的时间 – 0.150 – 0.200 ns tQVH0 从 QKx[0] 到 QVLDx 的时间 0.85* – 0.85* – tCK tQKQV1 从 QKx[1] 到 QVLDx 的时间 – 0.150 – 0.200 ns tQVH1 从 QKx[1] 到 QVLDx 的时间 0.85* – 0.85* – tCK 200 – 200 – ns 200 – 200 – µs 400000* – 400000* – tCK tPWR 从 VDD （典型值）到第一次访问的时间 tRSS RST# 脉冲宽度 tRSH 从取消激活 RST# 到第一个指令有效的时间 注释 16. ‘x’ 表示端口 A 和端口 B。例如， DQx 表示 DQA 和 DQB。 17. 所有输入保持时序均假设 4 V/ns 上升沿转换速率，通过测量 VIL/VIH （直流）到 VREF 得到。 18. 所有输入设置时序均假设 4 V/ns 下降沿转换速率，通过测量 VREF 到 VIL/VIH （交流）得到。 19. 所有输出时序假设的负载均显示在图 7 中。 20. 建立 / 保持时间、 tASH、 tCSH、 tISH 都是基于电气仿真得到的，并可用于校正时序预算。如果未进行校正，则不能直接测量这些值。 21. 时钟相位抖动是从前一个时钟上升沿到下一个时钟上升沿的差异。 22. 禁止频率漂移。 23. tQKQ、 tQKQX 由设计保证。 文档编号：001-91748 版本 *A 页 32/45 CY7C4021KV13/CY7C4021KV13 开关特性 在工作范围内 [16、 17、 18、 19、 20、 21、 22、 23] 赛普拉斯参数 说明 667 MHz 600 MHz 最大值 – 最小值 500* 最大值 – 单位 tRDS 从 A 到 RST 的设置时间 最小值 500* tRDH 从 A 到 RST# 的保持时间 500* – 500* – tCK tTSS TRST# 脉冲宽度 200 – 200 – µs tTSH 从取消激活 TRST# 到第一个 JTAG 指令的时间 200 – 200 – µs tPLL 复位后 PLL 进入稳定状态需要的时间 tLBL 环回延迟 tCD 环回输出延迟 tCFGS 从活跃模式转到配置模式的时间 tCFGH 从配置模式转换为活跃模式寄存器访问 （不包含 ODT 或 PLL 编程更新）的时间 tCFGH tCK – 100 – 100 µs 16* 16* 16* 16* tCK – 5 – 5 ns 32* – 32* – tCK 32* – 32* – tCK 从配置模式转换为活跃模式寄存器访问 （包含 ODT 编程 更新）的时间 4096* – 4096* – tCK tCFGH 从配置模式转换为活跃模式寄存器访问 （包含 PLL 编程 更新）的时间 100 – 100 – µs tCFGD 配置各指令之间的时间 80* – 80* – tCK tCLDS CFG# 激活到 LDA# 激活的时间 32* – 32* – tCK tCLDH LDA# 取消激活到 CFG# 取消激活的时间 32* – 32* – tCK tCLDW 配置指令的 LDA# 脉冲宽度 16* – 16* – tCK tCRDL LDA# 激活到读取数据的延迟 – 32* – 32* tCK tCRDH CFG# 取消激活到读取数据的保持时间 0* 32* 0* 32* tCK tDQVLD 在配置模式中从 DQAx 到 QVLDA<0> 的时间 –2 2 –2 2 tCK 文档编号：001-91748 版本 *A 页 33/45 CY7C4021KV13/CY7C4021KV13 开关波形 图 8. 输出信号的上升和下降时间的定义 单端输出信号的正常上升 - 下降时间定义 差分输入信号的正常上升 - 下降时间定义 文档编号：001-91748 版本 *A 页 34/45 CY7C4021KV13/CY7C4021KV13 开关波形 图 9. 输入和输出的时序波形 地 址和指令输入 时序 数据输入时 序 数据输出时序 文档编号：001-91748 版本 *A 页 35/45 CY7C4021KV13/CY7C4021KV13 开关波形 图 10. 5.0 周期读延迟的波形 （从读到写的时序波形） 图 11. 5.0 周期读延迟的波形 （从写到读的时序波形） 文档编号：001-91748 版本 *A 页 36/45 CY7C4021KV13/CY7C4021KV13 开关波形 图 12. 配置写入操作的时序波形 图 13. 配置读取操作的时序波形 注意 ： 在配置模式下，无需关注 DQA[x:8] 和 DQB 数据总线 文档编号：001-91748 版本 *A 页 37/45 CY7C4021KV13/CY7C4021KV13 开关波形 图 14. 配置写入和读取操作的时序波形 (a) 配置多周期 — 读操作之后进行写操作 注意 ：在配置模式下无需关注 DQA[x:8] 和 DQB 数据总线 (b) 配置多周期 — 连续读操作 注意 ：在配置模式下无需关注 DQA[x:8] 和 DQB 数据总线 文档编号：001-91748 版本 *A 页 38/45 CY7C4021KV13/CY7C4021KV13 开关波形 图 15. 环回时序波形 环回时序 文档编号：001-91748 版本 *A 页 39/45 CY7C4021KV13/CY7C4021KV13 开关波形 图 16. 复位时序波形 文档编号：001-91748 版本 *A 页 40/45 CY7C4021KV13/CY7C4021KV13 订购信息 下表仅包含目前可以供应的器件。如果您未能找到所需的器件，请与您当地销售代表联系。如需更多信息，请访问赛普拉斯公司网站 www.cypress.com，并参考 http://www.cypress.com/products 上的产品汇总页。 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要查找距您最近的办事处，请访问 http://www.cypress.com/go/datasheet/offices。 表 20. 订购信息 速度 订购代码 （MHz） 667 CY7C4021KV13-667FCXC 封装类型 封装图 001-70319 361-all FCBGA （21 × 21 × 2.515 mm）（无铅） 工作范围 001-70319 361-ball FCBGA （21 × 21 × 2.515 mm）（无铅） 商用 商用 CY7C4041KV13-667FCXC 600 CY7C4021KV13-600FCXC CY7C4041KV13-600FCXC 订购代码定义 CY 7 C 40x1 K V13 - XXX FC X C Temperature Range: C = Commercial Pb-free Package Type: 361-ball Flip Chip BGA Speed Grade: 667 = 667 MHz or 600 = 600 MHz VDD = 1.3 V Die Revision: K = 65nm Part Identifier: 4021 or 4041 Technology Code: C = CMOS Marketing Code: 7 = SRAM Company ID: CY = Cypress 文档编号：001-91748 版本 *A 页 41/45 CY7C4021KV13/CY7C4021KV13 封装图 图 17. 361-ball FCBGA （21 × 21 × 2.515 mm） FR0AA 封装外形， 001-70319 001-70319*C 文档编号：001-91748 版本 *A 页 42/45 CY7C4021KV13/CY7C4021KV13 缩略语 文档规范 表 21. 本文档中使用的缩略语 测量单位 缩略语 DDR 双倍数据速率 （Double Data Rate） 说明 RTR 随机事务处理速率 （Random Transaction Rate） °C 摄氏度 表 22. 测量单位 符号 测量单位 EIA 电子工业联盟 （Electronic Industries Alliance） MHz 兆赫兹 EMI 电磁干扰 （Electromagnetic Interference） µA 微安 FCBGA 翻转芯片上的球栅阵列 （Flip-Chip Ball Grid Array） µs 微秒 mA 毫安 mm 毫米 ms 毫秒 mV 毫伏 ns 纳秒 Ω 欧姆 % 百分比 pF 皮法 V 伏特 W 瓦特 I/O 输入 / 输出 （Input/Output） JEDEC 联合电子器件工程委员会 （Joint Electron Devices Engineering Council） JTAG 联合测试行动小组 （Joint Test Action Group） LMBU 多比特逻辑错误 （Logical Multiple Bit Upset） LSB 最低有效位 （Least Significant Bit） LSBU 单比特逻辑错误 （Logical Single Bit Upset） MSB 最高有效位 （Most Significant Bit） ODT 片内终端 （On-Die Termination） PLL 锁相环 （Phase Locked Loop） QDR 四倍数据速率 （Quad Data Rate） SDR 单倍数据速率 （Single Data Rate） SEL 单事件闭锁 （Single Event Latch-up) SER 软错误率 （Soft Error Rate） SRAM 静态随机存取存储器 （Static Random Access Memory） TAP 测试端口 （Test Access Port） TCK 测试时钟 （Test Clock） TDI 测试数据输入 （Test Data-In） TDO 测试数据输出 （Test Data-Out） TMS 测试模式选择 （Test Mode Select） 文档编号：001-91748 版本 *A 页 43/45 CY7C4021KV13/CY7C4021KV13 文档修订记录页 文档标题： CY7C4021KV13/CY7C4021KV13， 72 Mbit QDR™-IV HP SRAM 文档编号 :001-91748 ECN 修订版本 提交日期 变更人 *A 4370578 05/05/2014 文档编号：001-91748 版本 *A YUXI 更改说明 本文档版本号为 Rev*A，译自英文版 001-79553 Rev*G。 页 44/45 CY7C4021KV13/CY7C4021KV13 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到离您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车用产品 cypress.com/go/automotive cypress.com/go/clocks 时钟与缓冲器 cypress.com/go/interface 接口 照明与电源控制 cypress.com/go/powerpsoc cypress.com/go/plc 存储器 PSoC 触摸感应产品 USB 控制器 无线 /RF cypress.com/go/memory cypress.com/go/psoc psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2014。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路以外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不根据专利或其 他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于合理预计 会发生运行异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯将不批准将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的 所有风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对该材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不另行通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而导致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用的赛普拉斯软件许可协议限制。 文档编号：001-91748 版本 *A 修订日期 May 6, 2014 页 45/45