CY7C4121KV13, CY7C4141KV13 144-Mbit QDR-IV HP SRAM Datasheet (Japanese).pdf

CY7C4121KV13 / CY7C4141KV13
144M ビ ッ ト QDR™-IV HP SRAM
特長
■
■
361 ボール FCBGA 無鉛 パ ッ ケージ (21×21mm) で出荷
構成
144M ビ ッ ト の容量 (8M×18、 4M×36)
[1]
■
1334MT/s の総合ラ ン ダム ト ラ ンザク シ ョ ン レー ト
■
667MHz の最大動作周波数
CY7C4141KV13 : 4M×36
■
5.0 ク ロ ッ ク サイ クルの読み出 し レ イ テ ン シ、3.0 ク ロ ッ ク サ
イ ク ルの書き込みレ イ テ ン シ
機能の詳細
■
2 ワー ド バース ト のア ク セス
QDR-IV HP (High-Performance) SRAM は、2 個の互いに独立 し
た双方向デー タ ポー ト を使用 し て 1 秒当た り のラ ン ダムな ト ラ
ンザク シ ョ ン回数を最大限にする よ う に最適化 さ れた高性能 メ
モ リ デバイ スです。
■
独立 し た 2 つの双方向デー タ ポー ト
ダブル デー タ レー ト (DDR) デー タ ポー ト
❐ 両ポー ト で同時読み出 し /書き込み処理をサポー ト
❐
■
両デー タ ポー ト を制御する シ ングル ア ド レ ス ポー ト
DDR ア ド レ ス信号方式
❐
■
シ ングル デー タ レー ト (SDR) 制御信号方式
■
高速 ト ラ ン シーバ ロ ジ ッ ク (HSTL) お よびス タ ブ直列終端
ロ ジ ッ ク (SSTL) と 互換性がある信号方式(JESD8-16A 準拠)
❐ I/O VDDQ=1.2V±50mV または 1.25V±50mV
■
疑似オープ ン ド レ イ ン (POD) 信号方式 (JESD8-24 準拠)
I/O VDDQ=1.1V±50mV または 1.2V±50mV
❐
■
コ ア電圧
VDD=1.3V±40mV
❐
■
オン ダ イ終端 (ODT)
ク ロ ッ ク 、 ア ド レ ス/ コ マ ン ド 、 デー タ 入力を プ ロ グ ラ ム
可能
❐
■
ZQ ピ ン を使 っ た出力イ ン ピーダ ン ス内部自己較正
■
ス イ ッ チ ング ノ イ ズ と 消費電力を減少 さ せるバス反転
❐ ア ド レ ス と デー タ バス で機能のオ ン/オ フ を プ ロ グ ラ ム可
能
■
ア ド レ ス バス パ リ テ ィ ー エ ラ ー保護
■
ビ ッ ト 毎のデスキ ュ ー ト レーニ ング シーケ ン ス
■
ソ フ ト エ ラ ー レー ト (SER) を低減する ためのエ ラ ー訂正
コ ー ド (ECC) を内蔵
■
JTAG 1149.1 テ ス ト ア ク セス ポー ト (JESD8-26 準拠)
❐ 1.25V LVCMOS 信号方式
CY7C4121KV13 : 8M×18
これらのポー ト は DDR イ ン タ ー フ ェ ース を備えてお り 、 それ
ぞれポー ト A、 ポー ト B と 名付け ら れます。 両デー タ ポー ト へ
のア ク セスは同時に行われ、 完全に互いに独立 し ます。 各ポー
ト へのア ク セスは、 DDR で動作する コ モ ン ア ド レ ス バス を介
し て行われます。 制御信号は SDR で動作 し 、 読み出 し 動作 と
書き込み動作のど ち ら を行 う か決めます。
差動ク ロ ッ クが 3 種類あ り ます :
❐ ア ド レ ス と コ マ ン ド ク ロ ッ ク 用の (CK、 CK#)
❐ デー タ 入力ク ロ ッ ク用の (DKA、 DKA#、 DKB、 DKB#)
❐ デー タ 出力ク ロ ッ ク用の (QKA、 QKA#、 QKB、 QKB#)
ポー ト A のア ド レ スは入力ク ロ ッ ク (CK) の立ち上が り エ ッ
ジ で ラ ッ チ さ れ、 ポー ト B のア ド レ スは入力ク ロ ッ ク (CK) の
立ち下が り エ ッ ジ で ラ ッ チ さ れます。
QDR-IV HP SRAM デバイ スは 2 ワー ド バース ト でデー タ ア ク
セス し 、 ×18 と ×36 バス幅構成の 2 種類があ り ます。
×18 バス幅構成には、 22 ア ド レ ス ビ ッ ト があ り 、 ×36 バス幅
構成では、 21 ア ド レ ス ビ ッ ト があ り ます。
内蔵 ECC 回路は、 宇宙線やアルフ ァ 粒子な ど ソ フ ト エ ラ ー イ
ベン ト に起因 し た ものを含む全ての 1 ビ ッ ト メ モ リ エ ラ ーを
検出 し て、 訂正 し ます。 結果 と し て、 こ れ らのデバイ スの SER
は 0.01FIT/Mb よ り 小 さ く な り 、 前世代の SRAM よ り 4 桁改善
さ れま し た。
セレ ク シ ョ ンガイ ド
項目
最大動作周波数
最大動作電流
×18
×36
QDR-IV
1334 (MT/s)
667
2500
3200
QDR-IV
1200 (MT/s)
600
2300
2700
単位
MHz
mA
注
1. RTR (ラ ン ダム ト ラ ンザ ク シ ョ ン レー ト ) は、 メ モ リ で実行で き る完全な ラ ン ダム メ モ リ ア ク セス (読み出 し ま たは書き込み) の回数 と し て定義 さ れます。
RTR の単位は百万 ト ラ ンザ ク シ ョ ン / 秒 (MT/s) です。
Cypress Semiconductor Corporation
文書番号 : 001-91752 Rev. **
•
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
改訂日 2014 年 3 月 24 日
CY7C4121KV13 / CY7C4141KV13
ブ ロ ッ ク図 - CY7C4121KV13
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ブ ロ ッ ク図 - CY7C4141KV13
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
目次
ピ ン配置 ............................................................................. 5
ピ ンの機能 .......................................................................... 7
機能の概要 .......................................................................... 9
ク ロ ッ ク ...................................................................... 9
コ マ ン ド サイ クル ....................................................... 9
読み出 し と 書き込みデー タ サイ クル .......................... 9
ア ド レ スおよびデー タ バス反転 ................................. 9
ア ド レ ス パ リ テ ィ ..................................................... 10
ポー ト イ ネーブル ..................................................... 10
オ ン ダ イ終端 (ODT) 動作 ....................................... 10
JTAG 動作 ................................................................. 10
電源投入および リ セ ッ ト ........................................... 10
動作モー ド ................................................................ 11
デスキ ュ ー ト レーニ ン グ シーケ ン ス ....................... 11
入出力の信号規格 ...................................................... 12
初期化 ........................................................................ 12
コ ン フ ィ ギ ュ レーシ ョ ン レ ジス タ ........................... 14
コ ン フ ィ ギ ュ レーシ ョ ン レ ジス タ の説明 ................. 14
コ ン フ ィ ギ ュ レーシ ョ ン レ ジス タ の定義 ................. 14
I/O 形式およびポー ト イ ネーブル ビ ッ ト の定義 ...... 16
ODT 終端ビ ッ ト の定義 ............................................. 17
駆動能力ビ ッ ト の定義 .............................................. 18
IEEE 1149.1 シ リ アル バウン ダ リ スキ ャ ン (JTAG) ....... 19
Test Access Port (テ ス ト ア ク セス ポー ト ) ............ 19
TAP レ ジ ス タ ............................................................ 19
TAP 命令セ ッ ト ........................................................ 19
TAP コ ン ト ロー ラ状態遷移図 .......................................... 21
TAP コ ン ト ロー ラのブ ロ ッ ク図 ...................................... 22
TAP 電気的特性 ............................................................... 23
TAP AC ス イ ッ チ ング特性 .............................................. 23
TAP タ イ ミ ング図 ............................................................ 24
文書番号 : 001-91752 Rev. **
ID レ ジ ス タ の定義 ............................................................ 25
スキ ャ ン レ ジ ス タ サイ ズ ................................................ 25
命令 コ ー ド ........................................................................ 25
バウン ダ リ スキ ャ ン順序 ................................................. 26
最大定格 ........................................................................... 29
動作範囲 ........................................................................... 29
中性子ソ フ ト エ ラ ー耐性 ................................................. 29
電気的特性 ........................................................................ 29
静電容量 ........................................................................... 31
熱抵抗 ............................................................................... 31
AC テ ス ト の負荷 と 波形 ................................................... 31
ス イ ッ チ ング特性 ............................................................. 32
ス イ ッ チ ング波形 ............................................................. 34
注文情報 ........................................................................... 41
注文コ ー ド の定義 ...................................................... 41
パ ッ ケージの外形図 ......................................................... 42
略語 .................................................................................. 43
本書の表記法 .................................................................... 43
測定単位 .................................................................... 43
改訂履歴 ........................................................................... 44
セールス、 ソ リ ュ ーシ ョ ンおよび法律情報 ..................... 45
ワール ド ワ イ ド な販売 と 設計サポー ト ..................... 45
製品 ........................................................................... 45
PSoC® ソ リ ュ ーシ ョ ン ............................................ 45
サイ プ レ ス開発者コ ミ ュ ニ テ ィ ................................ 45
テ ク ニ カル サポー ト ................................................. 45
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CY7C4121KV13 / CY7C4141KV13
ピ ン配置
図 1. 361 ボール FCBGA ピ ン配置
CY7C4121KV13 (8M×18)
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ピ ン配置 (続き)
図 2. 361 ボール FCBGA ピ ン配置
CY7C4141KV13 (4M×36)
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ピ ンの機能
I/O
説明
入力 ク ロ ッ ク
ア ド レ ス/ コ マ ン ド 入力ク ロ ッ ク。 CK および CK# は差動ク ロ ッ ク入力です。 制御およびア ド レ ス
入力信号は CK の立ち上が り エ ッ ジ と 立ち下 り エ ッ ジの両方でサン プ リ ング さ れます。 CK の立ち
上 り エ ッ ジではポー ト A 用に制御およびア ド レ ス入力をサン プ リ ング し 、 CK の立ち下が り エ ッ ジ
ではポー ト B 用に制御およびア ド レ ス入力をサン プ リ ング し ます。 CK# は CK と 180 度位相がず
れています。
A[x:0]
入力
ア ド レ ス入力。 読み出 し 、 書き込み動作中に CK、 CK# ク ロ ッ ク の立ち上が り エ ッ ジでサン プ リ ン
グ さ れます。 こ のア ド レ ス入力は両ポー ト の読み出 し 、 書き込み動作に使用 さ れます。
(×36) デー タ 幅の場合、 ア ド レ ス入力 A[20:0] が使用 さ れ、 A[24:21] が予約 さ れます。
(×18) デー タ 幅の場合、 ア ド レ ス入力 A[21:0] が使用 さ れ、 A[24:22] が予約 さ れます。
予備のア ド レ ス入力は無接続であ り 、 ハイ レ ベルかローレ ベルに固定 さ れるかフ ローテ ィ ング状態
に さ れます。
AP
入力
ア ド レ ス パ リ テ ィ 入力。 偶数パ リ テ ィ を ア ド レ ス ピ ンに提供するのに使用 さ れます。
(×36) デー タ 幅の場合、 AP は、 ア ド レ ス入力 A[20:0] に対応 し ます。
(×18) デー タ 幅の場合、 AP は、 ア ド レ ス入力 A[21:0] に対応 し ます。
PE#
出力
ア ド レ ス パ リ テ ィ エ ラ ー フ ラ グ . ア ド レ ス パ リ テ ィ エ ラ ー が検出 さ れた時に、 ローレ ベルにア
サー ト さ れます。 アサー ト さ れる と 、 コ ン フ ィ ギ ュ レーシ ョ ン レ ジ ス タ のコ マ ン ド によ り ク リ ア さ
れる ま で、 PE# がローレ ベルのま まにな り ます。
AINV
入力
ア ド レ ス と ア ド レ ス パ リ テ ィ 入力用のア ド レ ス反転ピ ン。
(×36) デー タ 幅の場合、 AINV はア ド レ ス入力 A[20:0] およびア ド レ ス パ リ テ ィ 入力 (AP) に対
応 し ます。
(×18) デー タ 幅の場合、 AINV はア ド レ ス入力 A[21:0] およびア ド レ ス パ リ テ ィ 入力 (AP) に対
応 し ます。
DKA[1:0]、
DKA#[1:0]、
DKB[1:0]、
DKB#[1:0]
入力
デー タ 入力 ク ロ ッ ク。
DKA[0]/DKA#[0] は、×36 デー タ 幅構成の場合は DQA[17:0] 入力、×18 デー タ 幅構成の場合は QA[8:0]
入力を制御 し ます。
DKA[1]/DKA#[1] は、 ×36 デー タ 幅構成の場合は DQA[35:18] 入力、 ×18 デー タ 幅構成の場合は
DQA[17:9] 入力を制御 し ます。
DKB[0]/DKB#[0] は、×36デー タ 幅構成の場合はDQB[17:0]入力、×18デー タ 幅構成の場合はDQB[8:0]
入力を制御 し ます。
DKB[1]/DKB#[1] は、 ×36 デー タ 幅構成の場合は DQB[35:18] 入力、 ×18 デー タ 幅構成の場合は
DQB[17:9] 入力を制御 し ます。
QKA[1:0]、
QKA#[1:0]、
QKB[1:0]、
QKB#[1:0]
出力
デー タ 出力 ク ロ ッ ク。
QKA[0]/QKA#[0]は、×36デー タ 幅構成の場合はDQA[17:0]出力、×18デー タ 幅構成の場合はDQA[8:0]
出力を制御 し ます。
QKA[1]/QKA#[1] は、 ×36 デー タ 幅構成の場合は DQA[35:18] 出力、 ×18 デー タ 幅構成の場合は
DQA[17:9] 出力を制御 し ます。
QKB[0]/QKB#[0]は、×36デー タ 幅構成の場合はDQB[17:0]出力、×18デー タ 幅構成の場合はDQB[8:0]
出力を制御 し ます。
QKB[1]/QKB#[1] は、 ×36 デー タ 幅構成の場合は DQB[35:18] 出力、 ×18 デー タ 幅構成の場合は
DQB[17:9] 出力を制御 し ます。
DQA[x:0]、
DQB[x:0]
入力/出力
デー タ 入出力。 双方向デー タ バス
(×36) デー タ 幅 -DQA[35:0] ; DQB[35:0]
(×18) デー タ 幅 -DQA[17:0] ; DQB[17:0]
DINVA[1:0]、
DINVB[1:0]
入力/出力
DQ デー タ バスのデー タ 反転ピ ン。
DINVA[0] は、x36 デー タ 幅構成の場合は DQA[17:0] に対応 し 、x18 デー タ 幅構成の場合は DQA[8:0]
に対応 し ます。
DINVA[1] は、x36 デー タ 幅構成の場合はDQA[35:18] に対応 し 、x18 デー タ 幅構成の場合はDQA[17:9]
に対応 し ます。
DINVB[0] は、x36 デー タ 幅構成の場合は DQB[17:0] に対応 し 、x18 デー タ 幅構成の場合は DQB[8:0]
に対応 し ます。
DINVB[1]は、x36 デー タ 幅構成の場合はDQB[35:18] に対応 し 、x18 デー タ 幅構成の場合はDQB[17:9]
に対応 し ます。
名称
CK、 CK#
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ピ ンの機能 (続き)
I/O
説明
LDA#、
LDB#
入力
同期ロー ド 入力。 LDA# は CK ク ロ ッ ク の立ち上が り エ ッ ジ で、 LDB# は立ち下が り エ ッ ジでサン
プ リ ング さ れます。 LDA# はデー タ ポー ト A 用の コ マ ン ド 、 LDB# はデー タ ポー ト B 用のコ マ ン
ド を有効に し ます。 LDx# は、 LDx# がローレ ベルの時に コ マ ン ド を有効に し 、 LDx# がハイ レ ベル
の時に コ マ ン ド を無効に し ます。 コ マ ン ド が無効の時、 新たな コ マ ン ド は無視 さ れますが内部動作
は継続 し ます。
RWA#、
RWB#
入力
同期読み出 し /書き込み入力。 RWA# 入力は CK ク ロ ッ クの立ち上が り エ ッ ジ で、 RWB# は立ち下
が り エ ッ ジでサン プ リ ング さ れます。 RWA# 入力は、 読み出 し または書き込み動作を選択するのに
LDA# 入力 と 共に使用 さ れます。 同様に、 RWB# 入力は読み出 し か書き込み動作を選択する ために
LDB# 入力 と 共に使用 さ れます。
QVLDA[1:0]、
QVLDB[1:0]
出力
出力デー タ 有効イ ン ジケー タ 。 QVLD ピ ンは出力デー タ が有効である こ と 示 し ます。 QVLD の信号
は QKx、 QKx# の信号 と エ ッ ジが揃っ ています。
ZQ/ZT
入力
出力イ ン ピーダ ン ス マ ッ チ ン グ入力。 こ の入力は、 デバイ ス 出力を シ ス テム デー タ バスのイ ン
ピーダ ン スに整合するのに使用 さ れます。
CFG#
入力
コ ン フ ィ ギ ュ レーシ ョ ン ビ ッ ト 。 こ のピ ンは異な る モー ド レ ジ ス タ を設定するのに使用 さ れます。
RST#
入力
ローア ク テ ィ ブ非同期 RST。 こ のピ ンは、 RST# がロー レ ベルの時にア ク テ ィ ブにな り 、 RST# が
ハイ レ ベルの時に非ア ク テ ィ ブにな り ます。 RST# ピ ンは内部プルダウン抵抗を持ち ます。
LBK0#、
LBK1#
入力
制御およびア ド レ ス、 コ マ ン ド 、 ク ロ ッ クの信号に対するデスキ ュ ー用のループバ ッ ク モー ド 。
TMS
入力
JTAG 用のテ ス ト モー ド 選択入力ピ ン。 JTAG 機能が回路で使用 さ れない場合、 こ のピ ンは未接続
で も構いません。
TDI
入力
JTAG 用のテ ス ト デー タ 入力ピ ン。 JTAG 機能が回路で使用 さ れない場合、 こ のピ ンは未接続で も
構いません。
TCK
入力
JTAG 用のテ ス ト ク ロ ッ ク入力ピ ン。 JTAG 機能が回路で使用 さ れない場合、 こ のピ ンは VSS に
接続 し なければな り ません。
TDO
出力
JTAG 用のテ ス ト デー タ 出力ピ ン。 JTAG 機能が回路で使用 さ れない場合、 こ のピ ンは未接続で も
構いません。
TRST#
入力
JTAG 用のテ ス ト リ セ ッ ト 入力ピ ン。 JTAG 機能がシス テムで使用 さ れない場合、 こ のピ ンは VDD
に接続 し なければな り ません。 TRST# 入力は JTAG モー ド にのみ適用可能です。
名称
DNU
VREF
該当な し
未使用。 未使用ピ ン。
リ フ ァ レ ン ス 基準電圧入力。 入力、 出力および AC 測定ポ イ ン ト の参照レ ベルを設定するのに使用 さ れる静的入
力です。
VDD
電源
デバイ ス コ アへの電源入力。
VDDQ
電源
デバイ ス出力回路への電源入力。
VSS
グラ ン ド
文書番号 : 001-91752 Rev. **
デバイ スのグ ラ ン ド 。
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CY7C4121KV13 / CY7C4141KV13
機能の概要
QDR-IV HP SRAM は、 2 つの独立 し た双方向デー タ ポー ト を
備えた 2 ワー ド バース ト 同期 SRAM です。以下の節は QDR-IV
HP SRAM の動作を説明 し ます。
クロッ ク
ク ロ ッ ク信号は CK/CK#、DKx/DKx#、QKx/QKx# の 3 グループ
に分け られています。 こ こ で、 x は A か B であ り 、 対応する
ポー ト を示 し ます。
CK/CK# ク ロ ッ ク は、 ア ド レ ス と 制御 ピ ン (A[24:0]、 LDA#、
LDB#、 RWA#、 RWB#) に対応 し ます。 ア ド レ ス と 制御信号の
遷移 と 遷移の中央で CK/CK# が遷移 し ます。
DKx/DKx# ク ロ ッ ク は書き込みデー タ に対応 し ます。DKx/DKx#
ク ロ ッ クは、 デー タ 書き込みの入力 と し て動作する時、 DDR 動
作するDQx と DINVx信号の遷移 と 遷移の中央で遷移する ク ロ ッ
ク と し て使用 さ れます。
QKx / QKx# ク ロ ッ クは読み出 し デー タ に対応 し ます。QKx /
QKx# ク ロ ッ ク は、 デー タ 読み出 し の出力 と し て動作す る時、
DDR 動作する DQx と DINVx 信号 と 同期 し た ク ロ ッ ク と し て使
用 さ れます。
コ マ ン ド サイ クル
書き込みデー タ は、 書き込みコ マ ン ド の発行完了時点に対応す
る CK 信号の立ち上が り エ ッ ジから 3 ク ロ ッ ク サイ ク ル後に
DQA ピ ンに供給 さ れます。
書き込みデー タ は、 書き込みコ マ ン ド の発行完了時点に対応す
る CK 信号の立ち下が り エ ッ ジから 3 ク ロ ッ ク サイ ク ル後に
DQB ピ ンに供給 さ れます。
ア ド レ スおよびデー タ バス反転
QDR-IV HP SRAM は、 同期ス イ ッ チ ング ノ イ ズ と I/O 電流を
減少 さ せる ために全てのア ド レ ス ま たはデー タ ピ ン を反転す
る こ と がで き ます。
AINV ピ ンは、 ア ド レ ス バス A[24:0] およびア ド レ ス パ リ テ ィ
ビ ッ ト AP が反転 さ れるかを示 し ます。 ア ド レ ス バス と ア ド レ
ス パ リ テ ィ ビ ッ ト は 1 つのグループ と 見な さ れます。 AINV の
機能は メ モ リ コ ン ト ロー ラ によ っ て制御 さ れます。 但 し 、 シ ス
テム設計では以下のルールに従っ て く だ さ い。
■
×36 構成の製品では、21 ア ド レ ス ピ ン と 1 パ リ テ ィ ビ ッ ト の
22 信号が 1 つのア ド レ ス グループ と し て使用 さ れます。 ア
ド レ ス グループ内の論理 0 の数が >11 の場合、 AINV はコ ン
ト ロー ラ によ っ て 1 にセ ッ ト さ れます。 結果 と し て、 各ビ ッ
ト 時間中に同 じ 方向に切 り 替わる ピ ン数は 11 以下です。
■
×18 デー タ 幅の製品では、22 ア ド レ ス ピ ン と 1 パ リ テ ィ ビ ッ
ト はア ド レ ス グループ内の 23 信号に使用 さ れます。 ア ド レ
ス グループ内の論理 0 の数が >12 の場合、AINV はコ ン ト ロー
ラ によ っ て 1 にセ ッ ト さ れます。 結果 と し て、 各ビ ッ ト 時間
中に同 じ 方向に切 り 替わる ピ ン数は 12 以下です。
QDR-IV HP SRAM 読み出 し と 書き込み コ マ ン ド は、 制御入力
(LDA#、 LDB#、 RWA#、 お よび RWB#) と ア ド レ ス バスによ っ
て駆動 さ れます。
ポー ト A の制御入力 (LDA# および RWA#) は、 入力ク ロ ッ ク
の立ち上が り エ ッ ジ でサン プ リ ング さ れます。 ポー ト B の制御
入力 (LDB# お よび RWB#) は、入力 ク ロ ッ ク の立ち下が り エ ッ
ジでサン プ リ ング さ れます。
DINVA と DINVB ピ ンは、 それぞれ DQA と DQB ピ ンが反転 さ
れるかを示 し ます。
■
×36 デー タ 幅の製品では、各ポー ト 用のデー タ バスは 18 ピ ン
のグループに分け られています。 各 18 ピ ン デー タ グループ
に対 し て特定のサイ クルで 10 ピ ン以下がロー レ ベルに駆動
さ せる こ と を保証 し ます。 デー タ グループ内の論理 0 の数が
>10 の場合、 DINV は 1 にセ ッ ト さ れます。 その結果 と し て、
各ビ ッ ト 時間中に同 じ 方向に切 り 替わる ピ ン数は 10 以下で
す。
■
×18デー タ 幅の製品では、各ポー ト 用のデー タ バスは9 ピ ンの
グループに分け られています。 各 9 ピ ンのデー タ グループに
対 し て特定のサイ クルで 5 ピ ン以下がロー レ ベルに駆動 さ れ
る こ と を保証 し ます。 デー タ グループ内の論理 0 の数が >5
の場合、 DINV は 1 にセ ッ ト さ れます。 結果 と し て、 各ビ ッ ト
時間中に同 じ 方向に切 り 替わる ピ ン数は 5 以下です。
ポー ト A では :
LDA#=0 お よび RWA#=1 の時、 読み出 し 動作が開始 さ れます。
LDA#=0 お よび RWA#=0 の時、 書き込み動作が開始 さ れます。
ア ド レ スは入力 ク ロ ッ クの立ち上が り エ ッ ジ でサン プ リ ング さ
れます。
ポー ト B では :
LDB#=0 お よび RWB#=1 の時、 読み出 し 動作が開始 さ れます。
LDB#=0 お よび RWB#=0 の時、 書き込み動作が開始 さ れます。
ア ド レ スは入力 ク ロ ッ クの立ち下が り エ ッ ジ でサン プ リ ング さ
れます。
読み出 し と 書き込みデー タ サイ ク ル
読み出 し デー タ は、 読み出 し コ マ ン ド 開始に対応する CK 信号
の立ち上が り エ ッ ジの 5 ク ロ ッ ク サイ ク ル後に DQA ピ ンに供
給 さ れます。 QVLDA は、 最初のデー タ ワー ド がバスで駆動 さ
れる半 ク ロ ッ ク サイ クル前にアサー ト さ れ、最後のデー タ ワー
ド がバス で駆動 さ れる半 ク ロ ッ ク サ イ ク ル前にデアサー ト さ
れます。 デー タ 出力は、 最後のデー タ ワー ド の後のク ロ ッ ク で
ト ラ イ ス テー ト にな り ます。
読み出 し デー タ は、 読み出 し コ マ ン ド の発行完了時点に対応す
る CK 信号の立ち下が り エ ッ ジか ら 5 ク ロ ッ ク サイ ク ル後に
DQB ピ ンに出力 さ れます。 QVLDB は、 最初のデー タ ワー ド が
バスで駆動 さ れる半 ク ロ ッ ク サイ クル前にアサー ト さ れ、最後
のデー タ ワー ド がバスで駆動 さ れる半 ク ロ ッ ク サイ ク ル前に
デアサー ト さ れます。 デー タ 出力は、 最後のデー タ ワー ド の後
のク ロ ッ ク で ト ラ イ ス テー ト にな り ます。
文書番号 : 001-91752 Rev. **
AINV、 DINVA[1:0]、 DINVB[1:0] は全てハイ ア ク テ ィ ブ です。 1
にセ ッ ト さ れる と 、 対応するバスは反転 さ れます。 デー タ 反転
機能がオ フ にプ ロ グ ラ ム さ れた場合、 DINVA/DINVB 出力ビ ッ
ト は常に 0 に駆動 さ れます。
こ れ ら の機能は コ ン フ ィ ギ ュ レ ーシ ョ ン レ ジ ス タ を使用 し て
プ ロ グ ラ ムする こ と がで き、 ア ド レ ス バス と デー タ バス用に
独立に有効か無効にする こ と がで き ます。
コ ン フ ィ ギ ュ レ ーシ ョ ン レ ジ ス タ の読み出 し お よ び書き込み
サイ ク ル中、 ア ド レ ス反転入力は無視 さ れます。 さ ら に レ ジ ス
タ 読み出 し デー タ がデー タ バスに出力 さ れてい る時、デー タ 反
転出力は常に 0 に駆動 さ れます。 つま り レ ジ ス タ 読み出 し デー
タ は DQA[7:0] で駆動 さ れ、 DINVA[0] ビ ッ ト は 0 に駆動 さ れま
す。他の全ての DQA/DQB デー タ ビ ッ ト と DINVA/DINVB ビ ッ
ト は ト ラ イ ス テー ト にな り ます。 さ ら にア ド レ ス パ リ テ ィ 入力
(AP) は無視 さ れます。
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CY7C4121KV13 / CY7C4141KV13
ア ド レス パリ テ ィ
QDR-IV HP SRAM は、 ア ド レ ス バスでの整合性を保証する た
めにア ド レ ス パ リ テ ィ 機能を備えています。 こ の機能をサポー
ト する ピ ンは、 AP と PE# の 2 本あ り ます。
AP ピ ンはア ド レ ス ピ ンに偶数パ リ テ ィ を提供するのに使用 さ
れます。 AP 値は、 ビ ッ ト 1 の総数 (AP を含む) が偶数である
よ う にセ ッ ト さ れます。 AP ピ ンは DDR 入力です。
内部では、 ア ド レ ス パ リ テ ィ エ ラ ーが検出 さ れ、 メ モ リ ア レ
イ へのア ク セ スが書 き 込みサ イ ク ルで あ る 場合は無視 さ れま
す。 読み出 し ア ク セスは、 ア ド レ ス パ リ テ ィ エ ラ ーが検出 さ
れて も正常に継続 し ます。
外部には、 PE# ピ ンがア ド レ ス パ リ テ ィ エ ラ ーの発生を示 し
ます。 こ のピ ンはローア ク テ ィ ブ であ り 、 パ リ テ ィ エ ラ ーが検
出 さ れてから RL サイ ク ル以内に 0 にセ ッ ト さ れます。 エ ラ ー
が コ ン フ ィ ギ ュ レ ーシ ョ ン レ ジ ス タ で ク リ ア さ れる ま で、 ア
サー ト さ れたま まにな り ます。
ア ド レ ス パ リ テ ィ 機能は任意であ り 、 コ ン フ ィ ギ ュ レーシ ョ ン
レ ジ ス タ で有効か無効にする こ と がで き ます。
コ ン フ ィ ギ ュ レ ーシ ョ ン レ ジ ス タ の読み出 し お よ び書 き込み
サ イ ク ル中に、 ア ド レ ス パ リ テ ィ 入力は無視 さ れま す。 パ リ
テ ィ は これ らのサイ クル中に確認 さ れません。
注 メ モ リ コ ン ト ロー ラは、 まずア ド レ ス バスに基づいてア ド
レ ス パ リ テ ィ を生成する必要があ り ます。 ア ド レ ス反転はその
後で、ア ド レ ス バス と ア ド レ ス パ リ テ ィ ビ ッ ト で行われます。
つま り ODT はデー タ 読み出 し の最初の段階がデー タ バスで駆
動 さ れる半ク ロ ッ ク サイ クル前に無効にな り 、読み出 し 動作が
終る ま で無効のま ま です。 読み出 し デー タ の最後の段階がデー
タ バスで駆動 さ れてから 半ク ロ ッ ク サイ クル後、 ODT は再度
有効にな り ます。
JTAG 動作
JTAG イ ン タ ー フ ェ ースは 5 つの信号を使用 し ます : TRST#、
TCK、 TMS、 TDI、 TDO。 通常の JTAG 動作の場合、 こ のデバ
イ スでは、 TRST# の使用は任意ではあ り ません。
JTAG モー ド の時、 以下の条件が真です。
■
全てのピ ンの ODT 機能が無効に さ れます。
JTAG 機能がシ ス テム内で使用 さ れない場合、 TRST# ピ ン を
VDD に接続 し 、TCK 入力を ロー レ ベルに駆動するか VSS に接
続する必要があ り ます。 TMS、 TDI、 TDO はど こ に も 接続 し な
い こ と があ り ます。
電源投入および リ セ ッ ト
QDR-IV HP SRAM には、信頼性がある動作を保証する ため、電
源投入および リ セ ッ ト 要件があ り ます。
電源投入シーケン ス
■
VDD を VDDQ の前に印加 し ます。
■
VDDQ を VREF の前に、 または VREF と 同時に印加 し ます。
ポー ト イ ネーブル
リ セ ッ ト シーケ ン ス
QDR-IV HP SRAM は、 2 個の独立 し た双方向デー タ ポー ト を
備えています。 設計者によ っ て、 1 個だけを使用する場合、 読
み出 し 専用 と 書き込み専用を それぞれ 1 個使用する場合があ り
ます。
リ セ ッ ト タ イ ミ ング図 (40 ページの図 16) を参照 し て く だ さ
い。
ポー ト を単向モー ド で使用する場合、 シ ス テム内の EMI の影響
を 減 少 さ せ る た め に デ ー タ ク ロ ッ ク (DKx/DKx# ま た は
QKx/QKx#) を無効に し ます。 さ ら に対応する制御入力 (RWx#)
を無効に し ます。
ポー ト B は完全に無効である よ う プ ログ ラ ムで き ます。 ポー ト
B を使用 し ない場合、 以下の こ と を行わなければな り ません。
■
デー タ ク ロ ッ ク (DKB/DKB# と QKB/QKB#) と 制御入力
(LDB# と RWB#) を無効に し ます。
■
全てのデー タ バス信号 (DQB、 DINVB、 QVLDB を含む) を
ト ラ イ ス テー ト に し ます。
■
ポー ト B に対応する全ての入力信号を フ ローテ ィ ング状態 と
するか、 ポー ト A の動作に悪影響を与えないよ う 1 か 0 に接
続 し ます。
■
ポー ト Bが使用 さ れない場合、ポー ト Bに対応する全ての出力
信号は非ア ク テ ィ ブにな り ます。
コ ン フ ィ ギ ュ レーシ ョ ン レ ジス タ に、 1 つのポー ト を使用 し な
いか、 単向モー ド で動作 さ せるかを指定する項目があ り ます。
オ ン ダ イ終端 (ODT) 動作
有効な場合、 チ ッ プの ODT 回路は全ての NOP および書き込み
サイ クル中に有効にな り ます。 読み出 し サイ ク ル中にのみ、 読
み出 し デー タ が駆動 さ れる ため、ODT は一時的に無効にな り ま
す。
文書番号 : 001-91752 Rev. **
1. 電源投入時、tPWR の間にローレ ベルである必要がある RST#
と TRST# を除き、 全ての入力は未定状態である こ と があ り
ます。
2. デバイ スに加え る最初の信号は、 tPWR の間に安定 し ていな
いかも 知れませんが入力ク ロ ッ ク (CK/CK#) です。
3. 入力ク ロ ッ ク が安定 し た後、全ての制御入力を以下の値に駆
動する必要があ り ます。
a. RST#=0
b. CFG#=1
c. LBK0#=1
d. LBK1#=1
e. LDA#=1
f. LDB#=1
4. 他の全ての制御入力がデアサー ト さ れている間、少な く と も
200µs (tRSS) の間、 リ セ ッ ト を アサー ト し たま まに し ます。
5. リ セ ッ ト の立ち上が り エ ッ ジ で、ア ド レ ス ビ ッ ト A[13:0] が、
ODT 値 と ポー ト イ ネーブル値にロー ド する ためにサン プ リ
ング さ れます。 リ セ ッ ト 後、 デバイ スの内部動作が開始で き
ます。 こ れ ら の動作は、 PLL の初期化 と 内部レ ジ ス タ の リ
セ ッ ト を含む こ と があ り ます。
6. 但 し 、 全ての外部制御信号は少な く と も 400000 ク ロ ッ ク
(tRSH) の間、 デアサー ト さ れたま ま でなければな り ません。
こ の間、 他の全ての信号 (デー タ お よ びア ド レ ス バス) は
有効な レ ベルに駆動する必要があ り ます。デバイ スの入力は
有効な レ ベルに駆動する必要があ り ます。
7. その後、 デバイ スは通常動作モー ド に入 り 、 制御入力に応答
で き る よ う にな り ます。
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通常、 リ セ ッ ト シーケ ン スの後、 シ ス テムは、 次の節で記述 さ
れる手順に従 っ て ト レーニ ング シーケ ン ス を実行 し 始めます。
し か し 、 RST# はいつで も シ ス テムによ り アサー ト さ れ、 シ ス
テムは リ セ ッ ト シーケ ン ス後、 他の ト レ ーニ ン グ シーケ ン ス
を経ずに通常の読み出 し /書き込み動作を開始 し たい場合があ
り ます。 チ ッ プは RST# のデアサー ト 後、 tRSH の直後に通常の
読み出 し /書き込みを受け取れる よ う にな り ます。
PLL リ セ ッ ト 動作
コ ン フ ィ ギ ュ レ ーシ ョ ン レ ジ ス タ には、 PLL を リ セ ッ ト する
ビ ッ ト があ り ます。 PLL が有効でない QDR-IV HP SRAM デバ
イ スの動作はサポー ト さ れません。 タ イ ミ ング特性は、 PLL が
無効の時に保証 さ れません。 し か し このビ ッ ト は、 シ ス テムが
PLL ループ回路を リ セ ッ ト で き る よ う に意図 さ れています。
PLL を リ セ ッ ト するには、まず PLL リ セ ッ ト ビ ッ ト を 1 にセ ッ
ト し PLL を無効に し 、その後 こ のビ ッ ト を 0 に ク リ ア し て PLL
を有効に し ます。 この手順の後に、 PLL は入力ク ロ ッ ク に再度
ロ ッ ク し ます。 tPLL の待機時間が必要です。
動作モー ド
QDR-IV HP SRAM には 3 つの動作モー ド があ り ます。
1. コ ン フ ィ ギ ュ レーシ ョ ン
2. ループバ ッ ク
3. メ モ リ ア ク セス
このモー ド は、 CFG#、 LBK0#、 LBK1#、 LDA#、 LDB# の制御
信号レ ベルによ り 定義 さ れます。
この動作が相互排他的な関係にな る よ う に し ています。それは、
ある動作モー ド が他の動作モー ド と 同時に実行 さ れない と い う
こ と です。
誤っ た時間で制御信号を不注意にアサー ト し て も、 何の影響も
あ り ません。 内部チ ッ プの動作は、 誤 っ た制御信号のアサー ト
には定義 さ れません。 デバイ スの正常な動作のために、 シ ス テ
ムは以下の節で定義 さ れる よ う に、 正常なモー ド 遷移手順を厳
守する必要があ り ます。
設定
CFG# 信号がアサー ト さ れる と 、 デバイ スは設定動作モー ド に
移行 し ます。 メ モ リ ア ク セスまたはループバ ッ ク動作は、 こ の
モー ド に移行する少な く と も 32 ク ロ ッ ク前に実行 し てはいけ
ません。
このモー ド 中に、 制御信号 LDB#、 LBK0#、 LBK1# を アサー ト
し てはいけません。 但 し 、 LDA# はレ ジ ス タ の実際の読み出 し
と 書き込み動作を実行するのに使用 さ れます。
メ モ リ ア ク セス またはループバ ッ ク動作は、 こ のモー ド を終了
し てから少な く と も 32 ク ロ ッ ク 以内に実行 し てはいけません。
ループバ ッ ク
LBK0#、 LBK1# の内 1 つで も アサー ト さ れる と 、 デバイ スは
ループバ ッ ク動作モー ド に移行 し ます。 メ モ リ ア ク セス または
設定動作は、 このモー ド に移行する ま で少な く と も 32 ク ロ ッ
ク以内に実行 し てはいけません。
ループバ ッ ク モー ド 中に、 デー タ 反転機能は使用 さ れません。
こ の機能は コ ン フ ィ ギ ュ レ ーシ ョ ン レ ジ ス タ で有効に な っ て
も、 ループバ ッ ク モー ド 中に一時的に無視 さ れます。
メ モ リ ア ク セス
制御信号 CFG#、 LBK0#、 LBK1# がアサー ト さ れない場合、 デ
バイ スは メ モ リ ア ク セス モー ド に切 り 替わ り ます。 こ のモー
ド はデバイ スの通常の動作モー ド です。
こ のモー ド 中に、 LDA#、 LDB# の内 1 つで も アサー ト さ れる
と 、メ モ リ ア ク セス サイ クルが実行 さ れます。制御信号 CFG#、
LBK0#、 LBK1# は、 メ モ リ ア ク セス サイ ク ルを実行する時に
アサー ト し てはいけません。
こ のモー ド を終了する少な く と も 32 ク ロ ッ ク 以内に、 メ モ リ
ア ク セス を実行 し てはいけません。
デスキ ュ ー ト レ ーニ ン グ シーケ ン ス
QDR-IV HP SRAM は、 メ モ リ コ ン ト ロー ラが高速動作のため
に信号をデスキ ュ ーする こ と に対応 し ています。 デスキ ュ ーが
必要な時、 メ モ リ コ ン ト ロ ー ラ はデスキ ュ ー機能を提供 し ま
す。 デスキ ュ ー動作中に、 QDR-IV HP SRAM はループバ ッ ク
モー ド で動作 し ます。
ループバ ッ ク タ イ ミ ング図 (39 ページの図 15) を参照 し て く
だ さ い。
デスキ ュ ーは、 3 つのス テ ッ プ で実行 さ れます。
1. 制御/ア ド レ スのデスキ ュ ー
2. 読み出 し デー タ のデスキ ュ ー
3. 書き込みデー タ のデスキ ュ ー
制御/ア ド レ スのデスキ ュ ー
LBK0、 LBK1# の内少な く と も 1 つを 0 にアサー ト
以下の 39 信号がループバ ッ ク さ れます。
■
DKA0、 DKA0#、 DKA1、 DKA1#
■
DKB0、 DKB0#、 DKB1、 DKB1#
■
LDA#、 RWA#、 LDB#、 RWB#
■
A[24:0]、 AINV、 AP
ク ロ ッ ク 入力 DKA0、 DKA0#、 DKA1#、 DKB0、 DKB0#、 DKB1、
DKB1# はフ リ ー ラ ンの ク ロ ッ ク入力であ り 、ト レーニ ング シー
ケ ン スの間に継続 し て動作 し ます。 また tPLL の待機時間が必要
です。
ループバ ッ ク 信号マ ッ ピ ングについては、14 ページの表 1 を参
照 し て く だ さ い。
ループバ ッ ク さ れた各ピ ンに対 し ては、 入力ピ ンは入力ク ロ ッ
ク (CK/CK#) の立ち上が り エ ッ ジ と 立ち下が り エ ッ ジの両方
でサン プ リ ング さ れます。
出力ク ロ ッ ク (QKA / QKA#) の立ち上が り エ ッ ジ で出力 さ れ
る値は、 入力ク ロ ッ ク の立ち上が り エ ッ ジ でサン プ リ ング さ れ
た値 と な り ます。
このモー ド に入 っ た直後に、 製品が ト レーニ ング用の有効な入
力を ト グルする準備がで き る ま で、 32 ク ロ ッ ク が必要です。
出力ク ロ ッ ク (QKA / QKA#) の立ち下が り エ ッ ジ で出力 さ れ
る値は、 入力ク ロ ッ ク の立ち下が り エ ッ ジ でサン プ リ ング さ れ
た値を反転 し た も のにな り ます。
このモー ド 中に、 LDA# と LDB# は ト レーニ ング用に切 り 替わ
る こ と があ り ます。
入力ピ ンから DQA 出力ま での遅延は tLBL で、16 ク ロ ッ ク です。
メ モ リ ア ク セス または設定動作は、 このモー ド を終了 し てから
少な く と も 32 ク ロ ッ ク以内に実行 し てはいけません。
文書番号 : 001-91752 Rev. **
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読み出 し デー タ のデスキ ュ ー
この時点で、 ア ド レ ス、 制御およびデー タ 入力ク ロ ッ ク は既に
デスキ ュ ー さ れています。
入出力信号は、HSTL/SSTL または POD と 互換性がある よ う に
プ ログ ラ ム さ れます。
HSTL/SSTL 信号方式
読み出 し デー タ デスキ ュ ーは、一定の値に保持 さ れたデー タ を
使用 し て メ モ リ に書 き込まれる ト レ ーニ ン グ パ タ ー ン を必要
と し ます。
HSTL/SSTL は公称電圧 1.2 V および 1.25 V の VDDQ 電圧に対
応 し ます。
複雑なデー タ パ タ ーンが、 デスキ ュ ー さ れない DQA、 DQB 信
号の少な く と も 1 本 と 書き込み ト レーニ ング イ ネーブル ビ ッ
ト を使用 し て メ モ リ に書き込まれる こ と があ り ます。
■
220Ω の リ フ ァ レ ン ス抵抗の場合は、 40、 60、 120Ω
■
180Ω の リ フ ァ レ ン ス抵抗の場合は、 50 または 100Ω
書き込み ト レーニ ング イ ネーブルを 1 にセ ッ ト し :
書き込みデー タ サイ クル中に :
最初のデー タ 段階 (最初のデー タ バース ト ) がデー タ バス上
でサン プ リ ング さ れます。
2 番目のデー タ 段階 (2 番目のデー タ バース ト ) はデー タ バス
を反転 し たサン プルです。
書き込み ト レーニ ング イ ネーブルを 0 に ク リ ア し :
書き込みデー タ サイ クル中に :
通常の動作 と し て、 1 番目 と 2 番目両方のデー タ 段階がデー タ
バスからサン プ リ ング さ れます。
書き込み ト レーニ ング イ ネーブル ビ ッ ト は読み出 し デー タ サ
イ クルに影響を与え ません。
デー タ パ タ ーンが メ モ リ に書き込まれた後、標準読み出 し コ マ
ン ド は、 QK / QK# デー タ 出力 ク ロ ッ ク に対 し てシ ス テムが以
下の信号をデスキ ュ ーする こ と を許可 し ます。
DQA、 DINVA、 QVLDA、 DQB、 DINVB、 QVLDB
ODT 終端値は以下のよ う に設定 さ れます。
駆動能力は以下のよ う にプ ログ ラ ム さ れます。
■
220Ω の リ フ ァ レ ン ス抵抗の場合は、 40 または 60Ω
■
180Ω の リ フ ァ レ ン ス抵抗の場合は 50Ω
180Ω または 220Ω の リ フ ァ レ ン ス抵抗は HSTL/SSTL 信号でサ
ポー ト さ れます。
POD 信号方式
POD は公称電圧 1.1 V および 1.2 V の VDDQ 電圧に対応 し ます。
ODT 終端値は以下のよ う に設定 さ れます。
■
180Ω の リ フ ァ レ ン ス抵抗の場合は、 50 または 100Ω
■
220Ω の リ フ ァ レ ン ス抵抗の場合は、 60 または 120Ω
駆動能力は以下のよ う にプ ログ ラ ム さ れます。
■
180Ω の リ フ ァ レ ン ス抵抗の場合は 50Ω
書き込みデー タ のデスキ ュ ー
■
220Ω の リ フ ァ レ ン ス抵抗の場合は、 40 または 60Ω
書き込みデー タ デスキ ュ ーは、読み出 し コ マ ン ド に続いて メ モ
リ への書き込み コ マ ン ド を使用 し て実行 さ れます。
180Ω または 220Ω の リ フ ァ レ ン ス抵抗は POD 信号でサポー ト
さ れます。
デスキ ュ ー読み出 し デー タ パスは、書き込みデー タ がデバイ ス
によ っ て正常に受信 さ れたかを判定する ために使用 さ れます。
LVCMOS 信号方式
これによ っ てシ ス テムが DK/DK#入力デー タ ク ロ ッ ク に対 し て
以下の信号をデスキ ュ ーする こ と を許可 し ます。
6 つの入出力信号は、 公称電圧 1.25V の LVCMOS 信号方式に
固定的に設定 さ れます。 こ れ ら の信号は コ ア電圧源 (VDD) を
基準 と し ます。 以下の信号です。
DQA、 DINVA、 DQB、 DINVB
RST#、 TRST#、 TCK、 TMS、 TDI、 および TDO
入出力の信号規格
5つのJTAG信号 と メ イ ン リ セ ッ ト 入力は1.25V LVCMOS です。
QDR-IV HP SRAM は、 プ ログ ラ ムで き る幾つかの入出力信号
規格をサポー ト し ます。 以下の信号です。
また ODT は LVCMOS 信号上で常に無効状態です。
■
1.2V と 1.25V HSTL/SSTL
■
1.1V と 1.2V POD
入出力信号規格は、 ア ド レ ス バス入力をサン プ リ ングする こ と
で リ セ ッ ト の立ち上が り エ ッ ジ で プ ログ ラ ム さ れます。 プ ログ
ラ ム さ れた値は変更する こ と がで き ません。 リ セ ッ ト の立ち上
が り エ ッ ジ でのみ値を変更で き ます。
(「LVCMOS 信号方式」 節で示 さ れた LVCMOS と し て リ ス ト さ
れている) 6 本のピ ン を除き、 全てのア ド レ ス、 制御、 デー タ
文書番号 : 001-91752 Rev. **
初期化
QDR-IV HP SRAM は、 通常機能モー ド で動作する前に初期化
し なければな り ません。 初期化には、 4 本の特別な ピ ン を使用
し ます :
■
デバイ ス を リ セ ッ ト する RST# ピ ン
■
コ ン フ ィ ギ ュ レーシ ョ ン レ ジ ス タ を プ ログ ラ ムする ための
CFG# ピ ン
■
ループバ ッ ク機能用の LBK0# と LBK1# ピ ン
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以下の フ ローチ ャ ー ト に初期化手順を示 し ます。
図 3. 初期化手順の フ ローチ ャ ー ト
「 リ セ ッ ト シーケ ン ス」 で説明 し た よ う に、 QDR-IV HP SRAM
を リ セ ッ ト し ます。
イ ン ピーダ ン ス を設定
Config を アサー ト し て (CFG#=0)、 イ ン ピーダ ン ス制御レ ジ ス
タ を プ ログ ラ ム し ます。
PLL がロ ッ ク する まで待機
入力イ ン ピーダ ン スが変更 さ れたため、入力ク ロ ッ ク に PLL が
ロ ッ ク する ま で PLL 時間 (tPLL) 待ち ます。
ト レーニ ング オプ シ ョ ン を設定
こ の時点で、 ア ド レ スおよびデー タ 反転オプ シ ョ ン を プ ログ ラ
ムする必要があ り ます。 さ ら に書き込み ト レーニ ング機能を有
効にする必要も あ り ます。
Config を アサー ト し て (CFG#=0)、 以下を プ ログ ラ ム し ます。
■
書き込み ト レーニ ング (オンにする)
■
ア ド レ ス反転イ ネーブル
■
デー タ 反転イ ネーブル
制御/ア ド レ スのデスキ ュ ー
こ の時点で、制御 と ア ド レ スのデスキ ュ ーは メ モ リ コ ン ト ロー
ラ で実行で き る よ う にな り ます。
読み出 し デー タ のデスキ ュ ー
制御およびア ド レ スのデスキ ュ ー後、 読み出 し デー タ パスは、
デスキ ュ ー ト レ ーニ ン グ シーケ ン ス で説明 さ れた よ う にデス
キ ュ ー さ れます。
書き込みデー タ のデスキ ュ ー
書 き 込みデ ー タ パ ス は、 読み出 し デ ー タ パ ス の後 に デ ス
キ ュ ー さ れます。
実行時のオプ シ ョ ンの設定
ト レーニ ングが完了 し た後、 書き込み ト レーニ ング機能を無効
に し ます。 最後に、 ア ド レ ス パ リ テ ィ オプ シ ョ ン を有効に し
ます。
Config を アサー ト し て (CFG#=0)、 以下を プ ログ ラ ム し ます。
電源投入
■
書き込み ト レーニ ング (オ フ にする)
「電源投入シーケ ン ス」 で説明 し た よ う に、 チ ッ プに電源を供給
し ます。
■
パ リ テ ィ イ ネーブル
チ ッ プを リ セ ッ ト
シ ス テムが再びデスキ ュ ーする必要性を検出 し た場合、 プ ロ セ
スは ト レ ーニ ン グ オ プ シ ョ ン を設定のス テ ッ プか ら 再度開始
する必要があ り ます。 次にループバ ッ ク マ ッ ピ ングの表を示 し
ます。
文書番号 : 001-91752 Rev. **
通常動作
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CY7C4121KV13 / CY7C4141KV13
コ ン フ ィ ギ ュ レーシ ョ ン レ ジ ス タ
表 1. ループバ ッ ク信号マ ッ ピ ン グ
入力ピ ン
入力ピ ン
入力ピ ン
LBK0#=0
LBK1#=0
LBK0#=0
LBK1#=1
LBK0#=1
LBK1#=0
QDR-IV HP SRAM には、 特別な設定サイ ク ルを使用 し てシ ス
テ ムに よ っ て プ ロ グ ラ ム さ れ る 内部 レ ジ ス タ が含まれて い ま
す。 こ れら のレ ジ ス タ は本節で説明する よ う に、 幾つかのオプ
シ ョ ン を有効に し 、 制御するのに使用 さ れます。 全てのレ ジ ス
タ は 8 ビ ッ ト 幅です。 書き込み動作は、 レ ジス タ ア ド レ ス と レ
ジ ス タ 書き込みデー タ を定義する ために、 ア ド レ ス ピ ンのみを
使用 し て実行 さ れます。 読み出 し 動作に対 し ては、 レ ジ ス タ 読
み出 し デー タ がデー タ ポー ト A 出力ピ ン に提供 さ れます。プ ロ
グ ラ ミ ングの詳細については、 38 ページの図 14 を参照 し て く
だ さ い。
出力ピ ン
A0
A13
DKA0
DQA0
A1
A14
DKA0#
DQA1
A2
A15
DKA1
DQA2
A3
A16
DKA1#
DQA3
A4
A17
LDA#
DQA4
A5
A18
RWA#
DQA5
A6
A19
DKB0
DQA6
A7
A20
DKB0#
DQA7
A8
A21
DKB1
DQA8
A9
A22
DKB1#
DQA9
A10
A23
LDB#
DQA10
A11
A24
RWB#
DQA11
A12
AINV
AP
DQA12
RST# の立ち上 り エ ッ ジ でア ド レ ス ピ ン A[9:0] がサン プ リ ング
さ れます。 サン プ リ ング さ れた値は、 表 2 に定義する レ ジ ス タ
の特定のビ ッ ト の リ セ ッ ト 値にな り ます。 こ れは リ セ ッ ト し た
直後に終端、 イ ン ピーダ ン ス、 ポー ト 構成の値を設定するのに
使用 さ れます。 こ れら の値は、 レ ジ ス タ 書き込み動作によ り 後
で上書き する こ と がで き ます。
パ リ テ ィ エ ラ ーが発生 し た場合、 最初のエ ラ ーの完全なア ド レ
スが、 ポー ト A/B エ ラ ー ビ ッ ト と 共に レ ジ ス タ 4、 5、 6、 7 に
記録 さ れます。ポー ト A/B エ ラ ー ビ ッ ト は、ア ド レ ス パ リ テ ィ
エ ラ ーが発生するポー ト を示 し ます (0 がポー ト A、 1 がポー
ト B を示 し ます)。 こ の情報は、 レ ジ ス タ 3 内のア ド レ ス パ リ
テ ィ エ ラ ー ク リ ア ビ ッ ト に 1 を書き込む こ と で ク リ ア さ れる
ま で、 ラ ッ チ さ れた ま ま です。
2 つのカ ウン タ は、複数のア ド レ ス パ リ テ ィ エ ラ ーが発生 し た
かを示 し ます。 ポー ト A エ ラ ー カ ウン ト は、 ポー ト A ア ド レ
スのパ リ テ ィ エ ラ ー数のラ ン ニ ン グ カ ウン ト です。同様にポー
ト B エ ラ ー カ ウン ト は、 ポー ト B ア ド レ スのパ リ テ ィ エ ラ ー
数のラ ン ニ ング カ ウン ト です。それぞれ最大値 3 ま で カ ウン ト
し て、 停止 し ます。 両方のカ ウン タ はフ リ ー ラ ン であ り 、 レ ジ
ス タ 3 のア ド レ ス パ リ テ ィ エ ラ ー ク リ ア ビ ッ ト に 1 を書き込
む こ と で リ セ ッ ト さ れます。
コ ン フ ィ ギ ュ レーシ ョ ン レ ジ ス タ の説明
表 2. コ ン フ ィ ギ ュ レーシ ョ ン レ ジ ス タ の表
レジス タ
のア ド レ ス
0
1
2
3
4
5
6
7
項目
終端制御レ ジ ス タ
イ ン ピーダ ン ス制御レ ジ ス タ
オプ シ ョ ン制御レ ジ ス タ
機能制御レ ジ ス タ
ア ド レ ス パ リ テ ィ ス テー タ ス レ ジ ス タ
ア ド レ ス パ リ テ ィ ス テー タ ス レ ジ ス タ
ア ド レ ス パ リ テ ィ ス テー タ ス レ ジ ス タ
ア ド レ ス パ リ テ ィ ス テー タ ス レ ジ ス タ
0
1
2
3
コ ン フ ィ ギ ュ レーシ ョ ン レ ジ ス タ の定義
表 3. ア ド レ ス 0 : 終端制御レ ジス タ (読み出 し /書き込み)
機能
ODT
グローバル
イ ネーブル
ODT/ZQ
自動更新
ア ド レ ス/
コマン ド入
力グループ
IU[2]
ア ド レ ス/
コマン ド入
力グループ
IU[1]
ア ド レ ス/
コマン ド入
力グループ
IU[0]
ク ロ ッ ク入
力グループ
KU[2]
ク ロ ッ ク入
力グループ
KU[1]
ク ロ ッ ク入
力グループ
KU[0]
ビ ッ ト 位置
7
6
5
4
3
2
1
0
リセッ ト値
A7
A6
A5
A4
A3
A2
A1
A0
注 : ODT / ZQ コ ン フ ィ ギ ュ レ ーシ ョ ン を変更する場合、 ODT / ZQ 自動更新機能を オ ン にする必要があ り ます。
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
表 4. ア ド レ ス 1 : イ ン ピーダ ン ス制御レ ジス タ (読み出 し /書き込み)
機能
プルダウン
グループ
PD[1]
プルダウン
グループ
PD[0]
プルア ッ プ
グループ
PU[1]
プルア ッ プ
グループ
PU[0]
未使用
デー タ 入力
グループ
QU[2]
デー タ 入力
グループ
QU[1]
デー タ 入力
グループ
QU[0]
ビ ッ ト 位置
7
6
5
4
3
2
1
0
リセッ ト値
1
0
1
0
0
A10
A9
A8
表 5. ア ド レ ス 2 : オプ シ ョ ン制御レ ジス タ (読み出 し /書き込みビ ッ ト 7–3) (読み出 し 専用ビ ッ ト 2-0) [2]
デー タ
反転
イ ネーブル
6
ア ド レス
反転
イ ネーブル
5
ア ド レス
パリ テ ィ
イ ネーブル
4
PLL
リセッ ト
ビ ッ ト 位置
書き込み ト
レーニ ング
イ ネーブル
7
3
2
1
0
リセッ ト値
0
0
0
0
0
A13
A12
A11
機能
I/O 形式
ポー ト
イ ネーブル
[1]
ポー ト
イ ネーブル
[0]
表 6. ア ド レ ス 3 : 機能制御レ ジス タ (書き込み専用)
機能
未使用
未使用
未使用
未使用
未使用
未使用
未使用
ビ ッ ト 位置
7
6
5
4
3
2
1
ア ド レス
パリ テ ィ
エ ラー ク リ ア
0
リセッ ト値
0
0
0
0
0
0
0
0
表 7. ア ド レ ス 4 : ア ド レ ス パ リ テ ィ ス テー タ ス レ ジス タ 0 (読み出 し 専用)
ポー ト A エ ラ ー
カ ウン ト (1:0)
5:4
ポー ト A/B エ ラ ー
AINV ビ ッ ト
未使用
未使用
ビ ッ ト 位置
ポー ト B エ ラ ー
カ ウン ト (1:0)
7:6
3
2
1
0
リセッ ト値
00
00
0
0
0
0
機能
表 8. ア ド レ ス 5 : ア ド レ ス パ リ テ ィ ス テー タ ス レ ジス タ 1 (読み出 し 専用)
ビ ッ ト 位置
機能
ア ド レ ス (23:16)
7:0
リセッ ト値
00000000
注 : 未使用のア ド レ ス位置は 0 と し て読み込まれます。
表 9. ア ド レ ス 6 : ア ド レ ス パ リ テ ィ ス テー タ ス レ ジス タ 2 (読み出 し 専用)
ビ ッ ト 位置
機能
ア ド レ ス (15:8)
7:0
リセッ ト値
00000000
表 10. ア ド レ ス 7 : ア ド レ ス パ リ テ ィ ス テー タ ス レ ジ ス タ 3 (読み出 し 専用)
機能
ビ ッ ト 位置
ア ド レ ス (7:0)
7:0
注
2. ビ ッ ト 2-0 は読み出 し 専用で、 リ セ ッ ト の立ち上が り エ ッ ジ でのみ変更で き ます。
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
表 10. ア ド レ ス 7 : ア ド レ ス パ リ テ ィ ス テー タ ス レ ジ ス タ 3 (読み出 し 専用)
機能
ア ド レ ス (7:0)
00000000
リセッ ト値
I/O 形式お よびポー ト イ ネーブル ビ ッ ト の定義
表 11.
表 12.
「ア ド レ ス 2 : オプ シ ョ ン制御レ ジス タ 」 の I/O 形式 ビ ッ ト 定義
I/O 形式
0
機能
HSTL/SSTL
1
POD
「ア ド レ ス 2 : オプ シ ョ ン制御レ ジ ス タ 」 のポー ト イ ネーブル ビ ッ ト 定義
ポー ト イ ネーブル
[1:0]
機能
ポー ト B
モー ド
ポー ト A
モー ド
ポー ト B
ク ロ ッ ク お よび
制御
ポー ト A
ク ロ ッ ク および
制御
0
0
固定ポー ト
モー ド
書き込み専用
読み出 し 専用
DKB - オン
QKB - オ フ
LDB# - オン
RWB# - オ フ
DKA - オ フ
QKA - オン
LDA# - オン
RWA# - オ フ
0
1
ポー ト A のみ
イ ネーブル
無効
有効
DKB - オ フ
QKB - オ フ
LDB# - オ フ
RWB# - オ フ
DKA - オン
QKA - オン
LDA# - オン
RWA# - オン
1
0
非対応
無効
無効
DKB - オ フ
QKB - オ フ
LDB# - オ フ
RWB# - オ フ
DKA - オ フ
QKA - オ フ
LDA# - オ フ
RWA# - オ フ
1
1
両方のポー ト
が有効
有効
DKB - オン
QKB - オン
LDB# - オン
RWB# - オン
DKA - オン
QKA - オン
LDA# - オン
RWA# - オン
文書番号 : 001-91752 Rev. **
有効
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CY7C4121KV13 / CY7C4141KV13
ODT 終端ビ ッ ト の定義
表 13.
「ア ド レ ス 0 : 終端制御レ ジ ス タ 」 の ク ロ ッ ク入力グループ ビ ッ ト 定義
ODT グ
ローバル
イ ネーブ
ル
0
1
1
1
1
1
1
1
1
HSTL/SSTL モー ド の終端値
KU[2:0]
X
0
0
0
0
1
1
1
1
X
0
0
1
1
0
0
1
1
除数値
X
0
1
0
1
0
1
0
1
–
–
8.33%
12.50%
16.67%
25%
50%
–
–
POD モー ド の終端値
ZT180Ω
ZT220Ω
ZT180Ω
ZT220Ω
オフ
オフ
非対応
非対応
非対応
50Ω
100Ω
オフ
オフ
非対応
非対応
40Ω
60Ω
120Ω
オフ
オフ
非対応
非対応
非対応
50Ω
100Ω
オフ
オフ
非対応
非対応
非対応
60Ω
120Ω
非対応
非対応
非対応
非対応
非対応
非対応
非対応
非対応
注 : 終端値の誤差は +/–15%
ZQ の誤差は 1%
表 14.
「ア ド レ ス 0 : 終端制御レ ジ ス タ 」 のア ド レ ス/コ マ ン ド 入力グループ ビ ッ ト 定義
ODT グ
ローバル
イ ネーブ
ル
0
1
1
1
1
1
1
1
1
HSTL/SSTL モー ド の終端値
IU[2:0]
X
0
0
0
0
1
1
1
1
X
0
0
1
1
0
0
1
1
除数値
X
0
1
0
1
0
1
0
1
–
–
8.33%
12.50%
16.67%
25%
50%
–
–
POD モー ド の終端値
ZT180Ω
ZT220Ω
ZT180Ω
ZT220Ω
オフ
オフ
非対応
非対応
非対応
50Ω
100Ω
オフ
オフ
非対応
非対応
40Ω
60Ω
120Ω
オフ
オフ
非対応
非対応
非対応
50Ω
100Ω
オフ
オフ
非対応
非対応
非対応
60Ω
120Ω
非対応
非対応
非対応
非対応
非対応
非対応
非対応
非対応
注 : 終端値の誤差は +/– 15%
ZQ の誤差は 1%
表 15.
「ア ド レ ス 1 : イ ン ピーダ ン ス制御レ ジ ス タ 」 のデー タ 入力グループ ビ ッ ト 定義
ODT グ
ローバル
イ ネーブ
ル
0
1
1
1
1
1
1
1
1
HSTL/SSTL モー ド の終端値
QU[2:0]
X
0
0
0
0
1
1
1
1
X
0
0
1
1
0
0
1
1
除数値
X
0
1
0
1
0
1
0
1
–
–
8.33%
12.50%
16.67%
25%
50%
–
–
POD モー ド の終端値
ZT180Ω
ZT220Ω
ZT180Ω
ZT220Ω
オフ
オフ
非対応
非対応
非対応
50Ω
100Ω
オフ
オフ
非対応
非対応
40Ω
60Ω
120Ω
オフ
オフ
非対応
非対応
非対応
50Ω
100Ω
オフ
オフ
非対応
非対応
非対応
60Ω
120Ω
非対応
非対応
非対応
非対応
非対応
非対応
非対応
非対応
注 : 終端値の誤差は +/–15%
ZQ の誤差は 1%
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
駆動能力ビ ッ ト の定義
表 16.
「ア ド レ ス 1 : イ ン ピーダ ン ス制御レ ジ ス タ 」 のプルア ッ プ ド ラ イバ ビ ッ ト 定義
PU[1:0]
除数値
HSTL/ SSTL モー ド のイ ン ピーダ ン ス値
ZT180Ω
ZT220Ω
0
0
14.17%
非対応
0
1
16.67%
1
0
25%
非対応
50Ω
1
1
–
非対応
非対応
40Ω
POD モー ド のイ ン ピーダ ン ス値
ZT180Ω
ZT220Ω
非対応
60Ω
非対応
50Ω
非対応
非対応
非対応
40Ω
60Ω
非対応
注 : 終端値の誤差は +/–15%
ZQ の誤差は 1%
表 17.
「ア ド レ ス 1 : イ ン ピーダ ン ス制御レ ジ ス タ 」 のプルダウン ド ラ イバ ビ ッ ト 定義
PD[1:0]
除数値
HSTL/ SSTL モー ド のイ ン ピーダ ン ス値
ZT180Ω
ZT220Ω
0
0
14.17%
非対応
0
1
16.67%
1
0
25%
非対応
50Ω
1
1
–
非対応
非対応
40Ω
POD モー ド のイ ン ピーダ ン ス値
ZT180Ω
ZT220Ω
非対応
60Ω
非対応
50Ω
非対応
非対応
非対応
40Ω
60Ω
非対応
注 : 終端値の誤差は +/–15%
ZQ の誤差は 1%
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
IEEE 1149.1 シ リ アル バウン ダ リ スキ ャ ン
(JTAG)
QDR-IV HP SRAM は、 FCBGA パ ッ ケージにシ リ アル バウン
ダ リ スキ ャ ン テ ス ト ア ク セス ポー ト (TAP) を内蔵 し ます。
これは IEEE 標準 #1149.1-2001 に完全に準拠 し ています。JTAG
モー ド では、 全てのピ ンの ODT 機能は無効にな り ます。
TCK の立ち上が り エ ッ ジ で TDI ピ ンにロー ド さ れます。デー タ
は TCK の立ち下が り エ ッ ジ で TDO ピ ンに出力 さ れます。
命令レ ジス タ
3 ビ ッ ト の命令を命令レ ジ ス タ に ロ ー ド す る こ と がで き ます。
こ のレ ジ ス タ は 22 ページの TAP コ ン ト ロー ラのブ ロ ッ ク 図に
示すよ う に、TDI と TDO ピ ン間に配置 さ れた時にロー ド さ れま
す。 電源投入時に、 IDCODE 命令が命令レ ジ ス タ にロー ド さ れ
ます。前述 し た よ う に、 コ ン ト ロー ラが RST 状態にな る場合に
も、 IDCODE 命令が命令レ ジ ス タ にロー ド さ れます。
JTAG 機能を回路で使用 し ない場合は、 TCK 入力を ローレ ベル
に駆動す る か、 VSS に接続 し な ければい け ま せん。 TRST#、
TMS、 TDI、 TDO はど こ に も接続 し ない こ と があ り ます。 tPWR
の間に TRST#、 TMS、 TDI 入力がハイ レ ベルである こ と を確保
する ために、 内部プルア ッ プ抵抗が これ ら の入力に実装 さ れて
います。
TAP コ ン ト ロー ラが Capture-IR 状態にな る時、 基板レ ベルの
シ リ アル テ ス ト パスの障害分離を可能にする ために、 2 進数
「01」 パ タ ーンが最下位 2 ビ ッ ト にロー ド さ れます。
Test Access Port (テ ス ト ア ク セス ポー ト )
バイパス レ ジス タ
テ ス ト ク ロ ッ ク (TCK)
テ ス ト ク ロ ッ クは TAP コ ン ト ロー ラ と 共にのみ使用 さ れます。
全ての入力を TCK の立ち上が り エ ッ ジで取 り 込みます。全ての
出力を TCK の立ち下が り エ ッ ジで駆動 し ます。
テ ス ト モー ド 選択 (TMS)
TMS 入力は、TAP コ ン ト ロー ラ に コ マ ン ド を送信するのに使用
さ れ、 TCK の立ち上が り エ ッ ジでサン プ リ ング さ れます。 TAP
を使用 し ない場合、 このピ ンはど こ に も接続 し ない こ と があ り
ます。 ピ ンは内部で プルア ッ プ さ れ、 その結果ハイ レ ベルにな
り ます。
テ ス ト デー タ イ ン (TDI)
TDI ピ ンは、レ ジ ス タ に情報を シ リ アル入力するのに使用 さ れ、
どのレ ジ ス タ の入力に も接続する こ と がで き ます。 TDI と TDO
の間につながる レ ジ ス タ は、 TAP 命令レ ジ ス タ にロー ド さ れる
命令によ っ て選択 さ れます。 命令レ ジ ス タ にロー ド する方法に
ついては、 21 ページの TAP コ ン ト ロー ラ状態遷移図を参照 し
て く だ さ い。 TAP がア プ リ ケーシ ョ ン で使用 さ れていない場合
TDI は内部で プルア ッ プ さ れ、 開放する こ と がで き ます。 TDI
はレ ジ ス タ の最上位ビ ッ ト (MSB) に接続 さ れます。
テ ス ト デー タ アウ ト (TDO)
TDO 出力ピ ンは、レ ジ ス タ か ら デー タ を シ リ アル出力するのに
使用 さ れます。 TAP ス テー ト マシ ンの状態に応 じ て、 出力はア
ク テ ィ ブ です (25 ページの命令 コ ー ド を参照)。 出力は TCK の
立ち下が り エ ッ ジ で変化 し ます。 TDO は、 レ ジ ス タ の最下位
ビ ッ ト (LSB) に接続 さ れます。
テ ス ト レ ジス タ (TRST#)
TRST# 入力ピ ンは TAP コ ン ト ロー ラ を リ セ ッ ト するのに使用
さ れます。
リ セ ッ ト は、 TCK の立ち上が り エ ッ ジ 5 つ分の時間、 TMS を
ハイ レ ベル (VDD) にする こ と で も実行 さ れます。
この リ セ ッ ト は、 SRAM の動作に影響を与えず、 SRAM の動作
中に実行で き ます。 電源投入時に、 TDO を High Z 状態にする
ため、 TAP は内部で リ セ ッ ト さ れます。
TAP レ ジ ス タ
SRAM テ ス ト 回路の入力 と 出力デー タ を スキ ャ ンする ために、
TDI と TDO の間に レ ジ ス タ が接続 さ れます。命令レ ジ ス タ を通
し て、 一度に 1 つのレ ジ ス タ のみが選択 さ れます。 デー タ は
文書番号 : 001-91752 Rev. **
レ ジ ス タ を通 し てデー タ を シ フ ト する際の時間を節約する ため
に、特定のチ ッ プ を スキ ッ プする こ と が有利な場合も あ り ます。
バイパス レ ジ ス タ は、TDI と TDO ピ ンの間に配置 さ れる 1 ビ ッ
ト のレ ジ ス タ です。 こ れによ り 、 最小限の遅延で SRAM を介 し
てデー タ を シ フ ト する こ と がで き ます。 BYPASS 命令が実行 さ
れる時、 バイパス レ ジ ス タ はローレ ベル (VSS) に設定 さ れま
す。
バウンダ リ スキ ャ ン レ ジス タ
バウン ダ リ スキ ャ ン レ ジ ス タ は、 SRAM 上の全ての入力 と 出
力ピ ン に接続 さ れま す。 ま た幾つかの接続な し (NC) のピ ン
は、 容量の大き いデバイ スにピ ン を予約する ために、 スキ ャ ン
レ ジ ス タ に含まれています。
バ ウ ン ダ リ ス キ ャ ン レ ジ ス タ は、 TAP コ ン ト ロ ー ラ が
Capture-DR 状態にな る時に RAM 入力 と 出力 リ ングの内容が
ロー ド さ れ、 そ し て コ ン ト ロー ラが Shift-DR 状態に遷移する時
に TDI
と
TDO
ピ ン 間 に 配置 さ れ ま す。 EXTEST、
SAMPLE/PRELOAD、 SAMPLE Z 命令は、 入力 と 出力 リ ングの
内容を取 り 込むのに使用 さ れます。
26 ページのバウン ダ リ スキ ャ ン順序の表は、 ビ ッ ト が接続 さ
れている順序を示 し ます。 各ビ ッ ト は、 SRAM パ ッ ケージ上の
1 つの端子に対応 し ます。 レ ジ ス タ の MSB は TDI に、 LSB は
TDO に接続 さ れます。
識別 (ID) レ ジス タ
IDCODE
コ マ ン ド が命令 レ ジ ス タ に ロ ー ド さ れ る 時、
Capture-DR 状態の間に、ID レ ジス タ にベン ダ固有の 32 ビ ッ ト
コ ー ド がロ ー ド さ れます。 IDCODE は、 TAP コ ン ト ロ ー ラ が
Shift-DR 状態の間に SRAM に接続 さ れ、 シ フ ト アウ ト さ れま
す。 ID レ ジ ス タ のベン ダ コ ー ド および他の情報は 25 ページの
ID レ ジス タ の定義の通 り です。
TAP 命令セ ッ ト
3 ビ ッ ト の命令レ ジ ス タ によ り 、 8 つの異な る命令があ り ます。
全ての組み合わせを 25 ページの命令コ ー ド に示 し ます。 こ れ
ら の命令の内 3 つが RESERVED であ り 、 使用 し てはいけませ
ん。 他の 5 つの命令を本節で詳 し く 説明 し ます。
命令レ ジ ス タ がTDI と TDOの間に配置 さ れる時、命令はShift-IR
状態の間に TAP コ ン ト ロー ラ にロー ド さ れます。こ の状態の間
に、 命令レ ジ ス タ を通 し て命令は TDI から TDO ま で シ フ ト さ
れます。 シ フ ト イ ン さ れた命令を実行する ために、 TAP コ ン ト
ロー ラ を Update-IR 状態に遷移 さ せる必要があ り ます。
19/45
CY7C4121KV13 / CY7C4141KV13
IDCODE
IDCODE 命令はベン ダ固有の 32 ビ ッ ト コ ー ド を命令レ ジ ス タ
に ロー ド し ます。 また、 命令レ ジ ス タ を TDI と TDO ピ ンの間
に配置 し て、 TAP コ ン ト ロ ー ラ が Shift-DR 状態に入 る 時に
IDCODE を デバ イ スか ら シ フ ト アウ ト し ます。 IDCODE 命令
は、 電源投入時または TAP コ ン ト ロー ラが Test-Logic-RST 状
態に入る たびに、 命令レ ジ ス タ にロー ド さ れます。
SAMPLE Z
TAP コ ン ト ロー ラが Shift-DR 状態の時に、 SAMPLE Z 命令は
バウン ダ リ スキ ャ ン レ ジス タ を TDI と TDO ピ ンの間に接続 し
ます。 SAMPLE Z コ マ ン ド は、 Update-IR 状態中に次のコ マ ン
ド が発行 さ れる ま で出力バス を High Z 状態に移行 さ せます。こ
の コ マ ン ド が実行 さ れる と 、ポー ト A と ポー ト B の両方が有効
にな り ます。
SAMPLE/PRELOAD
SAMPLE/PRELOAD
は 1149.1
標 準 の 必 須 命令 で す。
SAMPLE/PRELOAD 命令が命令レ ジ ス タ にロー ド さ れ、TAP コ
ン ト ロー ラが Capture-DR 状態にな っ ている場合、 入力 と 出力
ピ ン上のデー タ のスナ ッ プ シ ョ ッ ト は、バウン ダ リ スキ ャ ン レ
ジ ス タ に取 り 込まれます。
TAP コ ン ト ロー ラ ク ロ ッ クは最大 20MHz の周波数で動作する
のに対 し て、 SRAM ク ロ ッ クは桁違いに速い周波数で動作する
こ と に注意 し て く だ さ い。 ク ロ ッ ク周波数に大き な差がある た
め、入出力は Capture-DR 状態中に遷移する可能性があ り ます。
その後、 TAP は遷移中 ( メ タ ス テーブル状態) の信号を取 り 込
も う と するか も し れません。 これはデバイ スに悪影響を及ぼ し
ませんが、 取 り 込まれた値に対する保証があ り ません。 結果を
再現で き ない場合があ り ます。
バウン ダ リ スキ ャ ン レ ジ ス タ が信号の正 し い値を取 り 込むた
めに、 SRAM 信号は、 TAP コ ン ト ロー ラのキ ャ プ チ ャ セ ッ ト
ア ッ プ + ホール ド 時間 (tCS+tCH) を満たすのに十分な安定時間
を と ら なければいけません。SAMPLE/PRELOAD 命令の間に ク
ロ ッ ク を停止す る (ま たは遅 く す る) 方法が設計に ない場合、
SRAM ク ロ ッ ク 入力は正常に取 り 込まれな い可能性があ り ま
す。 これが問題にな っ て も、 他の全ての信号を取 り 込む こ と は
まだ可能で、 単にバウン ダ リ スキ ャ ン レ ジ ス タ に取 り 込まれ
た CK および CK の値を無視 し て も かまいません。
デー タ が取 り 込まれた後 TAP を Shift-DR 状態に移行 さ せる こ
と で、 デー タ を シ フ ト アウ ト する こ と がで き ます。 こ れはバウ
ン ダ リ スキ ャ ン レ ジス タ を TDI と TDO ピ ンの間に配置 し ます。
PRELOAD は、 他のバウン ダ リ スキ ャ ン テ ス ト 動作の選択の
前に、 初期デー タ パ タ ーン をバウン ダ リ スキ ャ ン レ ジス タ セ
ルのラ ッ チ さ れたパ ラ レル出力に配置 し ます。
文書番号 : 001-91752 Rev. **
SAMPLE および PRELOAD フ ェ ーズ用のデー タ のシ フ ト は、必
要に応 じ て同時に発生する こ と がで き ます。 つま り 取 り 込まれ
たデー タ がシ フ ト アウ ト さ れている間にプ リ ロー ド さ れたデー
タ がシ フ ト イ ン さ れます。
BYPASS
BYPASS 命令が命令レ ジ ス タ にロー ド さ れ、TAP が Shift-DR 状
態にな る時、 バイパス レ ジス タ は TDI と TDO ピ ンの間に配置
さ れます。 BYPASS 命令の利点は、 複数のデバイ スが基板上で
互いに接続 さ れてい る時に、 バウ ン ダ リ スキ ャ ン パス を短縮
する こ と です。
EXTEST
EXTEST 命令は、 シ ス テム出力ピ ン を通 し て プ リ ロー ド さ れた
デー タ を駆動 し ます。 ま た コ ン ト ロ ー ラ が Shift-DR 状態の間
に、 こ の命令はシ リ アル ア ク セスのためにバウ ン ダ リ スキ ャ
ン レ ジス タ を TDI と TDO の間に接続 し ます。 こ のコ マ ン ド が
実行 さ れた後、 ポー ト A と ポー ト B の両方が有効にな り ます。
EXTEST OUTPUT BUS TRISTATE
IEEE 標準 1149.1 によ る と 、 TAP コ ン ト ロー ラが出力バス を ト
ラ イ ス テー ト にで き る こ と が必須です。
バウン ダ リ スキ ャ ン レ ジス タ にはビ ッ ト #49 と ビ ッ ト #50 と
い う 出力イ ネーブル制御ビ ッ ト があ り ます。ビ ッ ト #49 は DQB
の出力ピ ン を有効に し 、 ビ ッ ト #50 は DQA および PE# ピ ン を
有効に し ます。
「extest 出力バス ト ラ イ ス テー ト 」 と 呼ばれる こ れら のスキ ャ
ン セルは、 TAP コ ン ト ロー ラ で Update-DR 状態中にプ リ ロー
ド レ ジ ス タ に ラ ッ チ さ れた時、EXTEST が現時点の命令 と し て
入力 さ れる と 、 出力 (Q バス) ピ ンの状態を直接制御 し ます。
ハイ レ ベルの時、 出力バ ッ フ ァ が出力バス を駆動 し ます。 ロー
レ ベルの時、 出力バス を High Z 状態に移行 さ せます。
Shift-DR 状態中に、 SAMPLE/PRELOAD または EXTEST コ マ
ン ド を入力 し て、所望のビ ッ ト を そのセルにシ フ ト する こ と で、
こ れら のビ ッ ト を セ ッ ト し ます。 Update-DR の間に、 そのシ フ
ト レ ジ ス タ セルに ロ ー ド さ れた値はプ リ ロ ー ド レ ジ ス タ に
ラ ッ チ し ます。 EXTEST 命令に入っ た時、 こ れら のビ ッ ト は出
力 Q バス ピ ン を直接制御 し ます。 デバイ スの電源投入時およ
び TAP コ ン ト ロー ラが Test-Logic-RST 状態にな る時に出力を
無効にする ために、 こ れら のビ ッ ト はローレ ベルにあ ら か じ め
セ ッ ト さ れる こ と に注意 し て く だ さ い。
Reserved
命令は実装 さ れてい ませんが、 将来のために予約 さ れま し た。
こ の命令を使用 し ないで く だ さ い。
20/45
CY7C4121KV13 / CY7C4141KV13
TAP コ ン ト ロー ラ状態遷移図
図 4. TAP コ ン ト ロー ラ状態遷移図 [3]
1
TEST-LOGIC
RST
0
0
TEST-LOGIC/
IDLE
1
SELECT
DR-SCAN
1
1
SELECT
IR-SCAN
0
0
1
1
CAPTURE-DR
CAPTURE-IR
0
0
SHIFT-DR
0
SHIFT-IR
1
1
EXIT1-DR
1
EXIT1-IR
0
0
PAUSE-IR
1
0
1
EXIT2-DR
0
EXIT2-IR
1
1
UPDATE-IR
UPDATE-DR
1
1
0
PAUSE-DR
0
0
0
1
0
注
3. 状態遷移の 0 / 1 は、 TCK の立ち上が り エ ッ ジ での TMS の値を表 し ます。
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
TAP コ ン ト ロー ラのブ ロ ッ ク図
図 5. TAP コ ン ト ロー ラのブ ロ ッ ク図
0
Bypass Register
2
Selection
Circuitry
TDI
1
0
Selection
Circuitry
Instruction Register
31
30
29
.
.
2
1
0
1
0
TDO
Identification Register
135
.
.
.
.
2
Boundary Scan Register
TCK
TMS
TAP Controller
TRST#
文書番号 : 001-91752 Rev. **
22/45
CY7C4121KV13 / CY7C4141KV13
TAP 電気的特性
動作範囲
Min
Max
単位
LVCMOS ハイ レ ベル出力電圧
IOH= 100µA
VDD×0.8
–
V
VOL
LVCMOS ロー レ ベル出力電圧
IOL=100µA
–
VDD×0.2
V
VIH
LVCMOS ハイ レ ベル入力電圧 (DC)
VDD×0.7
VDD+0.2
V
VIL
LVCMOS ロー レ ベル入力電圧 (DC)
–0.2
VDD×0.3
V
10
μA
記号
VOH
項目
テ ス ト 条件
IX
LVCMOS 入力漏れ電流
–
IOZ
LVCMOS 出力漏れ電流
–
10
μA
Min
Max
50
–
単位
ns
TAP AC ス イ ッ チ ング特性
動作範囲において
記号
tTCYC
項目
TCK ク ロ ッ ク サイ クル時間
tTF
TCK ク ロ ッ ク 周波数
–
20
MHz
tTH
TCK ク ロ ッ ク ハイ レ ベル
20
–
ns
tTL
TCK ク ロ ッ ク ロー レ ベル
20
–
ns
セ ッ ト ア ッ プ時間
tTMSS
TMS セ ッ ト ア ッ プか ら TCK ク ロ ッ ク の立ち上が り ま での時間
tTDIS
TDI セ ッ ト ア ッ プか ら TCK ク ロ ッ クの立ち上が り ま での時間
5
–
ns
5
–
ns
tCS
キ ャ プ チ ャ セ ッ ト ア ッ プか ら TCK の立ち上が り ま での時間
5
–
ns
ホール ド 時間
tTMSH
TCK ク ロ ッ ク 立ち上が り 後の TMS ホール ド 時間
5
–
ns
tTDIH
ク ロ ッ ク立ち上が り 後の TDI ホール ド 時間
5
–
ns
tCH
ク ロ ッ ク立ち上が り 後のキ ャ プ チ ャ ホール ド 時間
5
–
ns
出力時間
tTDOV
TCK ク ロ ッ ク がローレ ベルにな っ てから TDO が有効にな る ま での時間
–
10
ns
TCK ク ロ ッ ク がローレ ベルにな っ てから TDO 無効ま での時間
0
–
ns
tTDOX
注 : tCS と tCH は、 バウ ン ダ リ スキ ャ ン レ ジ ス タ か ら デー タ を ラ ッ チする ためのセ ッ ト ア ッ プ と ホール ド 時間を示 し ます。
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
TAP タ イ ミ ング図
図 6. TAP タ イ ミ ング図
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ID レ ジ ス タ の定義
値
命令フ ィ ール ド
改訂番号 (31:29)
サイ プ レ スのデバイ ス ID (28:12)
サイ プ レ スの JEDEC ID (11:1)
ID レ ジス タ の有無 (0)
説明
CY7C4121KV13
CY7C4141KV13
000
000
11011010001010011
11011010001100011
00000110100
00000110100
SRAM ベン ダーを識別 し ます。
1
1
ID レ ジ ス タ の有無を示 し ます。
バージ ョ ン番号。
SRAM の種類を定義 し ます。
スキ ャ ン レ ジ ス タ サイ ズ
レ ジス タ 名
ビ ッ ト サイ ズ
3
命令
1
バイパス
ID
32
バウン ダ リ スキ ャ ン
136
命令 コ ー ド
EXTEST
命令
コー ド
000
IDCODE
001
ベン ダ ID コ ー ド を ID レ ジ ス タ にロー ド し 、 レ ジ ス タ を TDI と TDO の間に配置 し ます。
こ の動作は SRAM 動作に影響を与え ません。
SAMPLE Z
010
入力 と 出力の内容を取 り 込みます。 バウン ダ リ スキ ャ ン レ ジ ス タ を TDI と TDO の間に配
置 し ます。 全ての SRAM 出力 ド ラ イバを High Z 状態に移行 さ せます。
RESERVED
011
未使用 : こ の命令は将来のために予約 さ れます。
SAMPLE/PRELOAD
100
入力 と 出力の内容を取 り 込みます。 バウン ダ リ スキ ャ ン レ ジ ス タ を TDI と TDO の間に配
置 し ます。 SRAM 動作に影響を与え ません。
RESERVED
101
未使用 : こ の命令は将来のために予約 さ れます。
RESERVED
110
未使用 : こ の命令は将来のために予約 さ れます。
BYPASS
111
バイパス レ ジ ス タ を TDI と TDO の間に配置 し ます。 こ の動作は SRAM 動作に影響を与え
ません。
文書番号 : 001-91752 Rev. **
説明
入力および出力 リ ングの内容をキ ャ プ チ ャ し ます。
25/45
CY7C4121KV13 / CY7C4141KV13
バウン ダ リ スキ ャ ン順序
ビッ ト
端子
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
12A
13B
14A
15B
16A
18B
17C
16C
14C
12C
12D
13D
15D
17D
18E
15F
16F
17F
18G
16G
17H
15H
16J
18J
18K
18L
16L
15M
17M
18N
16N
15P
16P
17P
18R
17T
15T
13T
12T
12U
14U
16U
17U
18V
15V
13V
12W
文書番号 : 001-91752 Rev. **
CY7C4141KV13
×36 デバイ ス
DQA<26>
DQA<19>
DQA<25>
DQA<35>
DQA<23>
DQA<31>
QVLDA<1>
QKA<1>
DQA<20>
DQA<18>
DINVA<1>
DQA<22>
DQA<21>
QKA#<1>
DQA<32>
DQA<24>
DKA<1>
DKA#<1>
DQA<33>
DQA<34>
DQA<27>
DQA<28>
DQA<30>
DQA<29>
RST#
DQB<29>
DQB<30>
DQB<28>
DQB<27>
DQB<33>
DQB<34>
DQB<24>
DKB<1>
DKB#<1>
DQB<32>
QKB#<1>
DQB<21>
DQB<22>
DINVB<1>
DQB<18>
DQB<20>
QKB<1>
QVLDB<1>
DQB<31>
DQB<35>
DQB<19>
DQB<26>
CY7C4121KV13
×18 デバイ ス
DQA<17>
DQA<10>
DQA<16>
NC
DQA<14>
NC
QVLDA<1>
QKA<1>
DQA<11>
DQA<9>
DINVA<1>
DQA<13>
DQA<12>
QKA#<1>
NC
DQA<15>
DKA<1>
DKA#<1>
NC
NC
NC
NC
NC
NC
RST#
NC
NC
NC
NC
NC
NC
DQB<15>
DKB<1>
DKB#<1>
NC
QKB#<1>
DQB<12>
DQB<13>
DINVB<1>
DQB<9>
DQB<11>
QKB<1>
QVLDB<1>
NC
NC
DQB<10>
DQB<17>
26/45
CY7C4121KV13 / CY7C4141KV13
バウン ダ リ スキ ャ ン順序 (続き)
ビッ ト
端子
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
14W
16W
文書番号 : 001-91752 Rev. **
10V
8P
7N
9N
10P
10N
11N
12P
13N
13L
12M
11L
10L
10M
9L
8M
7L
7J
9J
10K
10J
11J
13J
12H
10H
8H
7G
9G
10G
11G
13G
12F
10F
8F
10D
10B
10A
8A
7B
6A
5B
4A
2B
3C
4C
CY7C4141KV13
×36 デバイ ス
DQB<25>
DQB<23>
Internal_DQB
Internal_DQA
PE#
A<15>
A<9>
NC/1152M
AP
A<2>
NC/2304M
A<16>
A<10>
A<8>
A<12>
A<18>
RWB#
AINV
A<17>
A<11>
A<7>
A<5>
A<19>
CK#
CK
A<20>
A<6>
LDB#
RWA#
LDA#
A<3>
NC/288M
A<1>
NC/576M
A<4>
A<14>
A<0>
A<13>
CFG#
LBK#<1>
LBK#<0>
DQA<8>
DQA<1>
DQA<7>
DQA<17>
DQA<5>
DQA<13>
QVLDA<0>
QKA<0>
CY7C4121KV13
×18 デバイ ス
DQB<16>
DQB<14>
Internal_DQB
Internal_DQA
PE#
A<15>
A<9>
NC/576M
AP
A<2>
NC/1152M
A<16>
A<10>
A<8>
A<12>
A<18>
RWB#
AINV
A<17>
A<11>
A<7>
A<5>
A<19>
CK#
CK
A<20>
A<6>
LDB#
RWA#
LDA#
A<3>
A<21>
A<1>
NC/288M
A<4>
A<14>
A<0>
A<13>
CFG#
LBK#<1>
LBK#<0>
DQA<8>
DQA<1>
DQA<7>
NC
DQA<5>
NC
QVLDA<0>
QKA<0>
27/45
CY7C4121KV13 / CY7C4141KV13
バウン ダ リ スキ ャ ン順序 (続き)
ビッ ト
端子
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
6C
8C
8D
7D
5D
3D
2E
3F
4F
5F
4G
2G
3H
5H
4J
2J
2L
4L
5M
3M
2N
4N
5P
4P
3P
2R
3T
5T
7T
8T
8U
6U
4U
3U
2V
5V
7V
8W
6W
4W
文書番号 : 001-91752 Rev. **
CY7C4141KV13
×36 デバイ ス
DQA<2>
DQA<0>
DINVA<0>
DQA<4>
DQA<3>
QKA#<0>
DQA<14>
DKA#<0>
DKA<0>
DQA<6>
DQA<16>
DQA<15>
DQA<9>
DQA<10>
DQA<12>
DQA<11>
DQB<11>
DQB<12>
DQB<10>
DQB<9>
DQB<15>
DQB<16>
DQB<6>
DKB<0>
DKB#<0>
DQB<14>
QKB#<0>
DQB<3>
DQB<4>
DINVB<0>
DQB<0>
DQB<2>
QKB<0>
QVLDB<0>
DQB<13>
DQB<17>
DQB<1>
DQB<8>
DQB<7>
DQB<5>
CY7C4121KV13
×18 デバイ ス
DQA<2>
DQA<0>
DINVA<0>
DQA<4>
DQA<3>
QKA#<0>
NC
DKA#<0>
DKA<0>
DQA<6>
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
DQB<6>
DKB<0>
DKB#<0>
NC
QKB#<0>
DQB<3>
DQB<4>
DINVB<0>
DQB<0>
DQB<2>
QKB<0>
QVLDB<0>
NC
NC
DQB<1>
DQB<8>
DQB<7>
DQB<5>
28/45
CY7C4121KV13 / CY7C4141KV13
最大定格
動作範囲
最大定格を超え る と 、 デバイ スの寿命が短 く な る可能性があ り
ます。 これ らのユーザ ガ イ ド ラ イ ンはテス ト さ れていません。
商用
範囲
保存温度 .................................................... –65 ℃~ +150 ℃
ケース温度 (TC)
VDD
VDDQ
0 ℃~ +70 ℃
1.3V±40mV
1.1V±50mV
1.2V±50mV
通電時
の周囲温度 ................................................. –55 ℃~ +125 ℃
最大接合部温度 .......................................................... 125 ℃
GND を基準 と し た
VDD 電源電圧 .............................................. –0.3V ~ +1.35V
GND を基準 と し た
VDDQ 電源電圧 ........................................... –0.3V ~ +1.35V
DC 入力電圧 ............................................... –0.3V ~ +1.35V
出力への電流 (ローレ ベル)......................................... 20mA
静電気放電電圧
(MIL-STD-883、 M. 3015) ........................................ >2001V
ラ ッ チア ッ プ電流 .................................................... >200mA
中性子ソ フ ト エ ラ ー耐性
記号
LSBU
LMBU
SEL
項目
単一論理
ビ ッ ト 反転
テ ス ト 条件 Typ Max* 単位
0 0.01 FIT/Mb
25 ℃
複数論理
ビ ッ ト 反転
25 ℃
0
0.01 FIT/Mb
シ ングル
イベン ト
ラ ッ チア ッ プ
85 ℃
0
0.1
FIT/Dev
* テス ト 中に LMBU または SEL イ ベン ト は発生 し ない ; 本項は χ2 分布の 95%
信頼上限を示 し ます。詳細は、「Accelerated Neutron SER Testing and Calculation
of Terrestrial Failure Rates – AN54908」 のア プ リ ケーシ ョ ン ノ ー ト を参照 し て
く だ さ い。
電気的特性
動作範囲において
記号
項目
POD 信号モー ド
VDD [4]
コ ア電源電圧 (1.3V±40mV)
VDDQ [4]
POD I/O 電源電圧 (1.1V±50mV)
POD I/O 電源電圧 (1.2V±50mV)
VREF [4、 5]
POD 基準電圧
VOL(DC) [4]
POD ロー レ ベル出力電圧 (DC)
VIH(DC) [4、 6]
POD ハイ レ ベル入力電圧 (DC)
VIL(DC) [4、 6]
POD ロー レ ベル入力電圧
[4、 7]
VIH(AC)
POD ハイ レ ベル入力電圧 (DC)
VIL(AC) [4、 7]
VMP(DC)
VID(DC)
VID (AC)
VIN
VINS
VIX(AC)
注
4.
5.
6.
7.
POD ロー レ ベル入力電圧
POD 差動入力中点電圧 ; ピ ン と ピ ン #
POD 差動入力差動電圧 (DC) ; ピ ン と ピ ン #
POD 差動入力差動電圧 (AC) ; ピ ン と ピ ン #
POD シ ン グルエ ン ド 入力電圧 ; ピ ン と ピ ン #
POD シ ン グルエ ン ド 入力電圧のスルーレー ト ; ピ ン と ピ ン #
POD 差動入力交差点電圧 (AC) ; ピ ン と ピ ン #
Min
Typ
Max
単位
1.26
1.05
1.15
VDDQ×0.69
–
VREF+0.08
1.3
1.1
1.2
VDDQ×0.7
–
–
1.34
1.15
1.25
VDDQ×0.71
0.5
VDDQ+0.15
V
V
V
V
V
V
–0.15
VREF+0.15
–
VREF–0.08
0.16
0.30
0.27
–
–
–
–
–
–
–
VREF–0.08
–
VREF–0.15
VREF+0.08
–
–
VDDQ+0.15
V
V
V
V
V
V
V
3
VREF –0.08
–
–
–
VREF+0.08
V/ns
V
全ての電圧は VSS (GND) を基準に し ています。
VREF でのピー ク ツー ピー ク AC ノ イ ズは、 VDDQ (DC) の +/–2% を超え てはいけません。
VIH/VIL (DC) は、 ODT が無効にな っ ている状態で規定 さ れます。
VIH/VIL (AC) は、 ODT が有効にな っ てい る状態で レ シーバがその タ イ ミ ン グ仕様を満たすよ う に規定 さ れた テ ス ト 条件です。
文書番号 : 001-91752 Rev. **
29/45
CY7C4121KV13 / CY7C4141KV13
電気的特性 (続き)
動作範囲において
記号
IX [8]
IOZ [8]
IDD [9、 10]
Min
–
–
–
–
–
–
Typ
–
–
1710
2150
1600
2010
Max
200
200
2500
3200
2300
2700
単位
µA
µA
mA
mA
mA
mA
I/O 電源電圧 (1.25V±50mV)
HSTL/SSTL 基準電圧 (DC)
1.26
1.15
1.2
VDDQ×0.48
1.3
1.2
1.25
VDDQ×0.5
1.34
1.25
1.3
VDDQ×0.52
V
V
V
V
HSTL/SSTL 基準電圧 (AC)
VDDQ×0.47
VDDQ×0.5
VDDQ×0.53
V
VREF+0.08
–0.15
VREF+0.15
–0.24
VDDQ×0.712
–
–
–
–
VDDQ×0.75
VDDQ+0.15
VREF– 0.08
VDDQ+0.24
VREF–0.15
–
V
V
V
V
V
–
VDDQ×0.25
VDDQ×0.288
V
–
0.30
0.16
VDDQ×0.4
–
–0.24
–0.15
–
–
–
–
–
–
VDDQ×0.5
–
–
VDDQ×0.5
VDDQ×0.5
–
–
–
–
1710
2150
1600
2010
–
VDDQ+0.48
VDDQ+0.30
VDDQ×0.6
–
VDDQ+0.24
VDDQ+0.15
200
200
2500
3200
2300
2700
V
V
V
V
V
V
V
µA
µA
mA
mA
mA
mA
項目
POD 入力漏れ電流
POD 出力漏れ電流
VDD 動作電源 (667MHz、
VDD 動作電源 (667MHz、
VDD 動作電源 (600MHz、
VDD 動作電源 (600MHz、
×18)
×36)
×18)
×36)
HSTL/SSTL 信号モー ド
VDD[11]
コ ア電源電圧 (1.3V±40mV)
VDDQ [11]
I/O 電源電圧 (1.2V±50mV)
VREF(DC) [11、
12]
VREF(AC)
12]
[11、
VIH(DC) [11、 13]
VIL(DC) [11、 13]
VIH(AC) [11、 14]
VIL(AC) [11、 14]
HSTL/SSTL ハイ
HSTL/SSTL ロー
HSTL/SSTL ハイ
HSTL/SSTL ロー
レ ベル入力電圧
レ ベル入力電圧
レ ベル入力電圧
レ ベル入力電圧
(DC)
(DC)
(AC)
(AC)
VOH (DC) [11]
HSTL/SSTL ハイ レ ベル出力電圧 (DC) –
IOH=–0.25×VDDQ/ROH
VOL (DC) [11]
HSTL/SSTL ロー レ ベル出力電圧 (DC) –
IOL=0.25×VDDQ/ROL
VIX
HSTL/SSTL 入力交差点電圧
HSTL/SSTL AC 入力差動電圧
HSTL/SSTL DC 入力差動電圧
HSTL/SSTL DC コ モ ン モー ド 入力
HSTL/SSTL 出力交差点電圧
HSTL/SSTLAC 出力電圧
HSTL/SSTLDC 出力電圧
HSTL/SSTL 入力漏れ電流
HSTL/SSTL 出力漏れ電流
VDIF (AC)
VDIF (DC)
VDIF (CM)
VOX
VOUT (AC)
VOUT (DC)
IX [8]
IOZ [8]
IDD[9、 10]
VDD 動作電源
VDD 動作電源
VDD 動作電源
VDD 動作電源
(667MHz、
(667MHz、
(600MHz、
(600MHz、
×18)
×36)
×18)
×36)
注
8. ODT が無効にな っ てい る状態で出力 ド ラ イバを High Z にする
9. 動作電流は、 読み出 し サイ ク ル 50%、 書き込みサイ ク ル 50% で計算 さ れます。
10. 標準動作電流の仕様は 1.3V の VDD で テ ス ト さ れます。
11. 全ての電圧は VSS (GND) を基準に し ています。
12. VREF でのピー ク ツー ピー ク AC ノ イ ズは、 VDDQ (DC) の +/–2% を超え てはいけません。
13. VIH/VIL (DC) は、 ODT が無効にな っ ている状態で規定 さ れます。
14. VIH/VIL (AC) は、 ODT が有効にな っ てい る状態で レ シーバがその タ イ ミ ン グ仕様を満たすよ う に規定 さ れたテ ス ト 条件です。
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
静電容量
表 18. 静電容量
記号 [15]
CIN
項目
TA=25 ℃、 f=1MHz、 VDD=1.3V、 VDDQ=1.25V
入力容量
CO
テ ス ト 条件
出力容量
Max
単位
4
pF
4
pF
熱抵抗
表 19. 熱抵抗
記号 [15]
項目
QJA
熱抵抗
(接合部か ら周囲)
QJC
熱抵抗
( 接合部か ら ケース )
テ ス ト 条件
テ ス ト 条件は、 EIA/JESD51 によ る、 熱イ ン ピーダ ン
ス を測定する ための標準的な テ ス ト 方法 と 手順に従い
ます。
361 ボール FCB- 単位
GA パ ッ ケージ
11.4
℃ /W
0.04
℃ /W
AC テ ス ト の負荷 と 波形
図 7. AC テ ス ト の負荷 と 波形
注
15. 開発時 と こ れ ら のパ ラ メ ー タ が影響を受ける設計ま たはプ ロ セス変更があ っ た後テ ス ト さ れます。
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング特性
動作範囲において [16、 17、 18、 19、 20、 21、 22、 23]
記号
項目
667MHz
600MHz
Min
Max
Min
Max
単位
tCK
CK、 DKx、 QKx ク ロ ッ ク 周期
1.5
3.0
1.667
3.333
ns
tCKL
CK、 DKx ローレ ベル時間
0.45*
–
0.45*
–
tCK
tCKH
CK、 DKx ハイ レ ベル時間
0.45*
–
0.45*
–
tCK
–0.070
0.070
–0.080
0.080
ns
–
0.140
–
0.160
ns
–
0.180
–
ns
tJIT (per)
ク ロ ッ ク 周期ジ ッ タ
tJIT (cc)
tAS
サイ ク ルツーサイ ク ルジ ッ タ
A から CK ま でのセ ッ ト ア ッ プ時間
0.160
tAH
CK か ら A ま でのホール ド 時間
0.160
–
0.180
–
ns
tCS
LDx#、 RWx# から CK ま でのセ ッ ト ア ッ プ時間
0.200
–
0.240
–
ns
tCH
CK か ら LDx#、 RWx# ま でのホール ド 時間
0.200
–
0.240
–
ns
tCKDK
CK か ら DKx ま でのスキ ュ ー時間
–0.24
0.24
–0.267
0.267
ns
tIS
DQx、 DINVx から DKx ま でのセ ッ ト ア ッ プ時間
0.160
–
0.180
–
ns
tIH
DKx から DQx、 DINVx ま でのホール ド 時間
0.160
–
0.180
–
ns
tRise (se)
シ ン グルエ ン ド 出力信号の立ち上が り 時間 (20% ~ 80%)
2
6
2
6
V/ns
tFall (se)
シ ン グルエ ン ド 出力信号の立ち下が り 時間 (20% ~ 80%)
2
6
2
6
V/ns
tRise (diff)
差動出力信号の立ち上が り 時間 (20% ~ 80%)
3
10
3
10
tFall (diff)
tQKL
差動出力信号の立ち下が り 時間 (20% ~ 80%)
3
10
3
10
V / ns
V/ns
QKx ロー レ ベル時間
0.45*
–
0.45*
–
tCK
tQKH
QKx ハイ レ ベル時間
0.45*
–
0.45*
–
tCK
–0.358
0.358
–0.400
0.400
ns
tCKQK
CK か ら QKx ま でのスキ ュ ー時間
tQKQ0
QKx[0] か ら DQx[17:0]、 DINVx[0] ま での時間 (×36 の場合)、 または
QKx[0] か ら DQx[8:0]、 DINVx[0] ま での時間 (×18 の場合)
–
0.120
–
0.132
ns
tQH0
QKx[0] か ら DQx[17:0]、 DINVx[0] ま での時間 (×36 の場合)、 または
QKx[0] か ら DQx[8:0]、 DINVx[0] ま での時間 (×18 の場合)
0.40*
–
0.40*
–
tCK
tQKQ1
QKx[1] か ら DQx[35:18]、 DINVx[1] ま での時間 (×36 の場合)、 または
QKx[1] か ら DQx[17:9]、 DINVx[1] ま での時間 (×18 の場合)
–
0.120
–
0.132
ns
tQH1
QKx[1] か ら DQx[35:18]、 DINVx[1] ま での時間 (×36 の場合)、 または
QKx[1] か ら DQx[17:9]、 DINVx[1] ま での時間 (×18 の場合)
0.40*
–
0.40*
–
tCK
tQKQV0
QKx[0] か ら QVLDx ま での時間
–
0.150
–
0.200
ns
tQVH0
QKx[0] か ら QVLDx ま での時間
0.85*
–
0.85*
–
tCK
tQKQV1
QKx[1] か ら QVLDx ま での時間
–
0.150
–
0.200
ns
tQVH1
QKx[1] か ら QVLDx ま での時間
0.85*
–
0.85*
–
tCK
tPWR
VDD (Typ) から 最初のア ク セ ス ま での時間
200
–
200
–
ms
tRSS
RST# パルス幅
200
–
200
–
µs
tRSH
RST# デアサー ト から 最初のア ク テ ィ ブ な コ マ ン ド ま での時間
400000*
–
400000*
–
tCK
注
16. x はポー ト A と ポー ト B を示 し ます。 例えば、 DQx は DQA と DQB を示 し ます。
17. 全ての入力ホール ド タ イ ミ ン グは、 VIL/VIH (DC) か ら VREF ま での立ち上が り エ ッ ジのスルーレー ト が 4V/ns であ る こ と を前提に し ています。
18. 全ての入力セ ッ ト ア ッ プ タ イ ミ ン グは、 VREF か ら VIL/VIH (AC) ま で立ち下が り エ ッ ジのスルーレー ト が 4V/ns であ る こ と を前提に し ています。
19. 全ての出力 タ イ ミ ン グは図 8 に示 さ れる負荷を前提に し ています。
20. セ ッ ト ア ッ プ/ホール ド 、 tASH、 tCSH、 tISH はスキ ュ ー タ イ ミ ン グ計算に使用 さ れ、 電気的シ ミ ュ レーシ ョ ン に基づいています。 デスキ ュ ー ト レ ーニ ン グ を行わ
ない と 、 こ れ ら のパ ラ メ ー タ を直接測定する こ と はで き ません。
21. ク ロ ッ ク 位相ジ ッ タ は、 実際の ク ロ ッ ク 立ち上が り エ ッ ジか ら 次の理想的な ク ロ ッ ク 立ち上が り エ ッ ジ ま でのば ら つ き です。
22. 周波数変動は許容 し ません。
23. tQKQ、 tQKQX は設計保証です。
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング特性
(続き)
動作範囲において [16、 17、 18、 19、 20、 21、 22、 23]
記号
項目
667MHz
600MHz
Min
Max
Min
Max
単位
tRDS
A から RST# ま でのセ ッ ト ア ッ プ時間
500*
–
500*
–
tCK
tRDH
A から RST# ま でのホール ド 時間
500*
–
500*
–
tCK
tTSS
TRST# パルス幅
200
–
200
–
µs
tTSH
TRST# デアサー ト か ら 最初の JTAG コ マ ン ド ま での時間
200
–
200
–
µs
tPLL
PLL が リ セ ッ ト 後に安定する ま での時間
tLBL
ループバ ッ ク レ イ テ ン シ
tCD
ループバ ッ ク 出力遅延
tCFGS
ア ク テ ィ ブ モー ド か ら コ ン フ ィ ギ ュ レーシ ョ ン モー ド への移行時間
tCFGH
コ ン フ ィ ギ ュ レーシ ョ ン モー ド から ア ク テ ィ ブ モー ド レ ジ ス タ ア ク セ
ス ま での時間 (ODT な し か PLL プ ロ グ ラ ミ ン グの更新がない時)
tCFGH
tCFGH
–
100
–
100
µs
16*
16*
16*
16*
tCK
–
5
–
5
ns
32*
–
32*
–
tCK
32*
–
32*
–
tCK
コ ン フ ィ ギ ュ レーシ ョ ン モー ド から ア ク テ ィ ブ モー ド レ ジ ス タ ア ク セ
ス ま での時間 (ODT または PLL プ ロ グ ラ ミ ン グの更新があ る時)
4096*
–
4096*
–
tCK
コ ン フ ィ ギ ュ レーシ ョ ン モー ド から ア ク テ ィ ブ モー ド レ ジ ス タ ア ク セ
ス ま での時間 (PLL プ ロ グ ラ ミ ン グの更新あ り )
100
–
100
–
µs
tCFGD
コ ン フ ィ ギ ュ レーシ ョ ン コ マ ン ド 間の時間
80*
–
80*
–
tCK
tCLDS
CFG# アサー ト から LDA# アサー ト ま での時間
32*
–
32*
–
tCK
tCLDH
LDA# デアサー ト か ら CFG# デアサー ト ま での時間
32*
–
32*
–
tCK
tCLDW
コ ン フ ィ ギ ュ レーシ ョ ン コ マ ン ド 用の LDA# パルス幅
16*
–
16*
–
tCK
–
32*
–
32*
tCK
tCRDL
LDA# アサー ト か ら 読み出 し デー タ レ イ テ ン シ ま での時間
tCRDH
CFG# デアサー ト から 読み出 し デー タ ホール ド ま での時間
0*
32*
0*
32*
tCK
tDQVLD
DQAx か ら QVLDA<0> ま で ( コ ン フ ィ ギ ュ レーシ ョ ン モー ド 中) の時
間
–2
2
–2
2
tCK
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング波形
図 8. 出力信号の立ち上が り 、 立ち下が り 時間の定義
Nominal Rise-Fall Time Definition for Single-Ended Output Signals
Nominal Rise-Fall Time Definition for Differential Output Signals
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング波形 (続き)
図 9. 入出力 タ イ ミ ング波形
Address and Command Input Timing
Data Input Timing
Data Output Timing
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング波形 (続き)
図 10. 5.0 サイ クル読み出 し レ イ テ ン シの波形 (読み出 し タ イ ミ ン グから書き込み タ イ ミ ングま での波形 )
図 11. 5.0 サイ クル リ ー ド レ イ テ ン シの波形 (書き込み タ イ ミ ングから 読み出 し タ イ ミ ングま での波形 )
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング波形 (続き)
図 12. コ ン フ ィ ギ ュ レーシ ョ ン書き込み タ イ ミ ング波形
図 13. コ ン フ ィ ギ ュ レーシ ョ ン読み出 し タ イ ミ ング波形
Note: DQA[x:8] and DQB data bus is a don’t care in Configuration Mode
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング波形 (続き)
図 14. コ ン フ ィ ギ ュ レーシ ョ ン読み書き タ イ ミ ング波形
(a) Configuration Multiple Cycle - Write followed by Read Operation
Note: DQA[x:8] and DQB data bus is a don’t care in Configuration Mode
(b) Configuration Multiple Cycle - Back to Back Read Operation
Note: DQA[x:8] and DQB data bus is a don’t care in Configuration Mode
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング波形 (続き)
図 15. ループバ ッ ク タ イ ミ ング
Loopback Timing
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
ス イ ッ チ ング波形 (続き)
図 16. リ セ ッ ト タ イ ミ ング
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
注文情報
以下の表には、 現在在庫 と し てある部品のみを示 し ます。 お探 し 物が見つから ない場合は、 最寄 り の販売代理店にお問い合わせ く
だ さ い。 詳細は、 サイ プ レ スのウ ェ ブサイ ト www.cypress.com を訪問 し 、 製品概要のページ http://www.cypress.com/products を
参照 し て下 さ い。
サイ プ レ スは、 事業所、 ソ リ ュ ーシ ョ ン セ ン タ ー、 メ ー カ ー代理店および販売代理店の世界的なネ ッ ト ワー ク を保持 し ています。
お客様の最寄 り のオ フ ィ スについては、 サイ プ レ スの http://www.cypress.com/go/datasheet/offices を ご覧 く だ さ い。
表 20. 注文情報
速度
(MHz)
667
パ ッ ケー
ジ図
注文 コ ー ド
CY7C4121KV13-667FCXC
パ ッ ケージ タ イ プ
動作範囲
001-70319 361 ボール FCBGA (21×21×2.515 mm) 無鉛品
商用
001-70319 361 ボール FCBGA (21×21×2.515 mm) 無鉛品
商用
CY7C4141KV13-667FCXC
600
CY7C4121KV13-600FCXC
CY7C4141KV13-600FCXC
注文 コ ー ド の定義
CY
7
C
41x1
K
V13 - XXX
FC
X
C
Temperature Range: C = Commercial
Pb-free
Package Type: 361-ball Flip Chip BGA
Speed Grade: 667 = 667 MHz or 600 = 600 MHz
VDD = 1.3 V
Die Revision: K = 65nm
Part Identifier: 4121 or 4141
Technology Code: C = CMOS
Marketing Code: 7 = SRAM
Company ID: CY = Cypress
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
パ ッ ケージの外形図
図 17. 361 ボール FCBGA (21×21×2.515mm) FR0AA パ ッ ケージの外形図、 001-70319
001-70319 *B
文書番号 : 001-91752 Rev. **
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CY7C4121KV13 / CY7C4141KV13
略語
本書の表記法
表 21. 本書で使用する略語
測定単位
略語
DDR
説明
RTR
Double Data Rate (ダブル デー タ レー ト )
Random Transaction Rate
(ラ ン ダム ト ラ ンザク シ ョ ン レー ト )
EIA
Electronic Industries Alliance (米国電子工業会)
EMI
Electromagnetic Interference (電磁妨害)
Flip-Chip Ball Grid Array
( フ リ ッ プ チ ッ プ ボール グ リ ッ ド ア レ イ)
表 22. 測定単位
記号
測定単位
℃
MHz
摂氏温度
µA
マ イ ク ロ ア ンペア
µs
マ イ ク ロ秒
mA
ミ リ ア ンペア
input/output (入力/出力)
Joint Electron Devices Engineering Council
(半導体技術協会 ( 旧電子機器技術評議会))
Joint Test Action Group
(ジ ョ イ ン ト テ ス ト ア ク シ ョ ン グループ)
mm
ミ リ メートル
ms
ミ リ秒
Ω
Logical Multiple Bit Upset (複数論理ビ ッ ト 反転)
オーム
LSB
%
Least Significant Bit (最下位ビ ッ ト )
百分率 (パーセ ン ト )
LSBU
pF
Logical Single Bit Upset (単一論理ビ ッ ト 反転)
ピコフ ァ ラ ッ ド
MSB
V
Most significant bit (最上位ビ ッ ト )
ボル ト
ODT
W
On-Die Termination (オ ン ダ イ終端)
ワッ ト
PLL
Phase Locked Loop (位相ロ ッ ク ループ)
QDR
Quad Data Rate ( ク ワ ッ ド デー タ レー ト )
SDR
Single Data Rate (シ ングル デー タ レー ト )
Single Event Latch-up
(シ ン グル イ ベン ト ラ ッ チア ッ プ)
FCBGA
I/O
JEDEC
JTAG
LMBU
SEL
SER
SRAM
Soft Error Rate ( ソ フ ト エ ラ ー レー ト )
static random access memory
(ス タ テ ィ ッ ク ラ ン ダム ア ク セス メ モ リ )
TAP
Test Access Port (テ ス ト ア ク セス ポー ト )
TCK
Test Clock (テ ス ト ク ロ ッ ク )
TDI
Test Data-In (テ ス ト デー タ 入力)
TDO
Test Data-Out (テス ト デー タ 出力)
TMS
Test Mode Select (テ ス ト モー ド 選択)
文書番号 : 001-91752 Rev. **
メ ガヘルツ
mV
ミ リ ボル ト
ns
ナノ秒
43/45
CY7C4121KV13 / CY7C4141KV13
改訂履歴
文書名 : CY7C4121KV13 / CY7C4141KV13、 144M ビ ッ ト QDR™-IV HP SRAM
文書番号 : 001-91752
ECN
版
発行日
担当
**
4321935
03/26/2014
文書番号 : 001-91752 Rev. **
HZEN
変更内容
こ れは英語版 001-79343 Rev *H を翻訳 し た日本語版 Rev. ** です。
44/45
CY7C4121KV13 / CY7C4141KV13
セールス、 ソ リ ュ ーシ ョ ンおよび法律情報
ワール ド ワ イ ド な販売 と 設計サポー ト
サイ プ レ スは、 事業所、 ソ リ ュ ーシ ョ ン セ ン タ ー、 メ ー カ ー代理店および販売代理店の世界的なネ ッ ト ワー ク を保持 し ています。
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cypress.com/go/plc
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© Cypress Semiconductor Corporation, 2012-2014. 本文書に記載 さ れる情報は、 予告な く 変更 さ れる場合があ り ます。 Cypress Semiconductor Corporation (サイ プ レ ス セ ミ コ ン ダ ク タ 社) は、 サ
イ プ レ ス製品に組み込まれた回路以外のいかな る回路を使用する こ と に対 し て一切の責任を負いません。 サイ プ レ ス セ ミ コ ン ダ ク タ 社は、 特許またはその他の権利に基づ く ラ イ セ ン ス を譲渡する
こ と も、 または含意する こ と も あ り ません。 サイ プ レ ス製品は、 サイ プ レ ス と の書面によ る合意に基づ く ものでない限 り 、 医療、 生命維持、 救命、 重要な管理、 または安全の用途のために使用す
る こ と を保証する ものではな く 、 また使用する こ と を意図 し た もので も あ り ません。 さ ら にサイ プ レ スは、 誤動作や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命維
持シ ス テムの重要な コ ンポーネ ン ト と し てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら
ゆる リ ス ク を負 う こ と を意味 し 、 その結果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。
全ての ソ ース コ ー ド (ソ フ ト ウ ェ アおよび/またはフ ァ ームウ ェ ア) はサイ プ レ ス セ ミ コ ン ダ ク タ 社 (以下 「サイ プ レ ス」) が所有 し 、 全世界の特許権保護 (米国およびその他の国)、 米国の著作
権法な ら びに国際協定の条項によ り 保護 さ れ、 かつそれら に従います。 サイ プ レ スが本書面によ り ラ イ セ ン シーに付与する ラ イ セ ン スは、 個人的、 非独占的かつ譲渡不能のラ イ セ ン スであ り 、 適
用 さ れる契約で指定 さ れたサイ プ レ スの集積回路 と 併用 さ れる ラ イ セ ン シーの製品のみをサポー ト する カ ス タ ム ソ フ ト ウ ェ アおよび/またはカ ス タ ム フ ァ ームウ ェ ア を作成する目的に限 っ て、サ
イ プ レ スのソ ース コ ー ド の派生著作物を コ ピー、 使用、 変更そ し て作成する ための ラ イ セ ン ス、 な ら びにサイ プ レ スの ソ ース コ ー ド お よび派生著作物を コ ンパイルする ためのラ イ セ ン スです。 上
記で指定 さ れた場合を除き、 サイ プ レ スの書面によ る明示的な許可な く し て本ソ ース コ ー ド を複製、 変更、 変換、 コ ンパイル、 または表示する こ と は全て禁止 し ます。
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た こ と によ っ て生ずるいかな る責任も負いません。 サイ プ レ スは、 誤動作や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命維持シ ス テムの重要な コ ンポーネ ン ト と し
てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら ゆる リ ス ク を負 う こ と を意味 し 、 その結
果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。
ソ フ ト ウ ェ アの使用は、 適用 さ れるサイ プ レ ス ソ フ ト ウ ェ ア ラ イ セ ン ス契約によ っ て制限 さ れ、 かつ制約 さ れる場合があ り ます。
文書番号 : 001-91752 Rev. **
改訂日 2014 年 3 月 24 日
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