CY14C101I CY14B101I CY14E101I リアル タイム クロック付き 1-Mbit (128 K × 8) シリアル (I2C) nvSRAM リアルタイムクロック付き e1-Mbit (128K × 8) シリアル (I2C) nvSRAM 特長 1 M ビットの不揮発性スタティック RAM（nvSRAM） 128K x 8 としてメモリを内部的に編成 QuantumTrap不揮発性要素へSTOREは、 パワーダウン時に 自動的に (AutoStore)、または I2C コマンド ( ソフトウェア STORE) あるいは HSB ピン ( ハードウェア STORE) でイニ シエートされます。 SRAM への RECALL 処理は、パワーアップ ( パワーアップ RECALL) または I2C コマンド ( ソフトウェア RECALL) に よって実行 電源オフ時に小容量コンデンサにより、自動的に STORE 処理 高い信頼性 回数に制限のないリード、ライト、RECALL サイクル に対する 100 万回の STORE サイクル データ保存期間 : 85°C で 20 年 リアルタイムクロック (RTC) フル機能 RTC ウォッチドッグタイマ プログラマブル割り込みクロックアラーム バックアップ電源異常表示 プ ロ グ ラ マ ブ ル 周 波 数 の 方 形 波 出 力 (1 Hz、512 Hz、 4096Hz、32.768kHz) RTC コンデンサまたはバックアップバッテリ 0.45µA( 代表値 ) のバックアップ電流 高速 I2C インターフェイス [1] 業界標準 100kHz および 400kHz の速度 高速モードプラス： 1MHz の速度 高速： 3.4MHz 読み書きサイクルの遅延サイクルゼロ 書き込み保護 書き込み保護ピン（WP）を使ったハードウェアによる保護 アレイの 1/4、1/2、または全体を対象としたソフトウェア ブロック保護 QuantumTrap ロジックブロック図 特別機能への I2C アクセス 不揮発性 STORE/RECALL 8 バイトのシリアル番号 メーカー ID および製品 ID スリープ モード 低消費電力 3.4MHz 動作で平均 1mA のアクティブ電流 スタンバイモードの平均電流 250µA スリープモードの電流 8µA 業界標準の構成 動作電圧： • CY14C101I: VCC =2.4V ∼ 2.6V • CY14B101I: VCC=2.7V ∼ 3.6V • CY14E101I: VCC=4.5V ∼ 5.5V 工業用温度 16 ピン小型外形集積回路（SOIC）パッケージ RoHS 準拠 概要 サイプレスの CY14C101I/CY14B101I/CY14E101I は、1-Mbit nvSRAM[2] にフル機能の RTC を組み合わせ、シリアル I2C イ ンターフェイスを持つモノリシック集積回路とした素子です。 このメモリは、128K ワード x 8 ビットで編成されています。組 み込み不揮発性要素には、QuantumTrap テクノロジが組み込ま れており、世界でも最高レベルの信頼性を誇る不揮発性メモリ を作り上げます。回数に制限のない読み取りと書き込みを SRAM で可能にする一方、高い信頼性を提供する不揮発性デー タ記憶域を QuantumTrap セルで実現しています。SRAM から 不揮発性要素へのデータ転送 (STORE 処理 ) は、パワーダウン 時に自動的に実行されます。パワーアップ時には、不揮発性メ モリから SRAM にデータが復元されます (RECALL 処理 )。ユー ザーが I2C コマンドを使って明示的に STORE 動作と RECALL 動作を実行することもできます。 Serial Number 8x8 VCC VCAP VRTCcap VRTCbat Manufacturer ID / Product ID Power Control Block Memory Control Register Quantum Trap 128 K x 8 Command Register Sleep SDA SCL A2, A1 WP Control Registers Slave 2 I C Control Logic Slave Address Decoder Memory Slave RTC Slave X in INT/SQW Xout Memory Address and Data Control SRAM 128 K x 8 STORE RECALL RTC Control Logic Registers Counters 注 1. I2C nvSRAM は、以下の分野における NXP I2C の仕様には準拠していません。VOL/IOL、I/O ヒステリシス、および tf/tOF 仕様です。詳細は DC 特性 および AC ス イッチング特性の表をご覧ください。 2. シリアル (I2C)nvSRAM は、データシート全ページで nvSRAM と示されています。 Cypress Semiconductor Corporation Document Number: 001-87275 Rev. ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 Revised April 24, 2013 CY14C101I CY14B101I CY14E101I 目次 ピン配列 ............................................................................... 3 ピン機能 ................................................................................3 I2C インターフェイス .......................................................... 4 プロトコル概要 ....................................................................4 I2C プロトコル – データ転送 ...................................... 4 データ有効性 ............................................................... 5 START コンディション (S) ......................................... 5 STOP コンディション (P) ........................................... 5 反復 START(Sr) ........................................................... 5 バイト形式 .................................................................. 5 アクノレッジ / ノー アクノレッジ ............................... 5 高速モード (Hs モード ) .............................................. 6 スレーブデバイスアドレス ......................................... 7 書き込み保護 (WP) ...................................................... 9 AutoStore 動作 ........................................................... 9 ハードウェア STORE 動作および HSB ピン動作 ....... 9 ハードウェア RECALL( パワーアップ ) ................... 10 書き込み動作 ............................................................. 10 読み取り動作 ............................................................. 10 メモリスレーブアクセス ........................................... 10 RTC レジスタスレーブアクセス ............................... 14 制御レジスタスレーブ .............................................. 16 シリアル番号 ......................................................................18 シリアル番号書き込み .............................................. 18 シリアル番号ロック .................................................. 18 シリアル番号読み取り .............................................. 18 デバイス ID .........................................................................19 コマンドレジスタを使用したコマンドの実行 .......... 19 リアルタイムクロック動作 ...............................................20 nvTIME の動作 ......................................................... 20 クロックの動作 ......................................................... 20 クロックの読み取り ................................................. 20 クロックの時間設定 .................................................. 20 バックアップ電源 ..................................................... 20 発振器の停止と開始 ................................................. 20 クロックの校正 ........................................................ 21 Document Number: 001-87275 Rev. ** アラーム ................................................................... 21 ウォッチドッグタイマ .............................................. 21 プログラマブル方形波発生器 .................................... 22 電源モニタ ................................................................ 22 バックアップ電源モニタ............................................ 22 割り込み ................................................................... 22 割り込みレジスタ ...................................................... 22 フラグレジスタ ......................................................... 23 最大定格 ..............................................................................29 動作範囲 .............................................................................29 DC 電気特性 ........................................................................29 データ保持期間および書き換え回数 .................................30 熱抵抗 .................................................................................30 AC テストの負荷および波形 ..............................................31 AC テスト条件 ....................................................................31 RTC 特性 ..............................................................................31 AC スイッチング特性 .........................................................32 スイッチング波形 ..............................................................32 nvSRAM 仕様 ......................................................................33 スイッチング波形 ..............................................................33 ソフトウェア制御 STORE/RECALL サイクル .....................34 スイッチング波形 ..............................................................34 ハードウェア STORE サイクル ..........................................35 スイッチング波形 ..............................................................35 製品名 ( 発注 ) 情報 ............................................................36 注文コードの定義 ...................................................... 36 パッケージ図 ...................................................................... 37 略号 .....................................................................................38 本書の表記法 ......................................................................38 測定単位 .................................................................... 38 改訂履歴 ..............................................................................39 販売、ソリューション、および法律情報 ..........................40 ワールドワイドな販売および設計サポート .............. 40 製品 ........................................................................... 40 PSoC ソリューション ............................................... 40 Page 2 of 40 CY14C101I CY14B101I CY14E101I ピン配列 図 1. 16 ピン SOIC ピン配列 NC 1 16 VCC VRTCbat 2 15 INT/SQW Xout 3 14 VCAP Xin 4 13 A2 Top View not to scale WP 5 12 SDA NC 6 11 SCL VRTCcap 7 10 A1 VSS 8 9 HSB ピン機能 ピン名 入出力 内容 SCL 入力 SDA 入出力 WP 入力 書き込み保護： すべての書き込みからメモリを保護します。このピンは内部的にLOWにプルダウン され、そのため接続されていない場合はオープンのままにすることができます。 A2-A1 入力 Slave Address(スレーブアドレス)：I2Cのスレーブアドレスを定義します。これらのピンは内部的に LOWにプルダウンされ、そのため接続されていない場合はオープンのままにすることができます。 HSB 入出力 ハードウェアSTOREビジー状態： 出力： LOWの時、nvSRAMのビジー状態を示します。ハードウェアおよびソフトウェアSTORE動作 の後、HSBはHIGH出力標準電流で短時間(tHHHD)HIGH駆動され、その後内部プルアップ抵抗でHIGH 状態を継続します(外部プルアップ抵抗接続はオプションです)。 入力：ハードウェアSTOREは、外部的にこのピンをLOWにプルダウンすることによって実装されま す。 VCAP 電源 AutoStoreコンデンサ： SRAMから不揮発性要素にデータを格納するため、電力損失時にnvSRAMへ 電源を供給します。不要な場合は、AutoStoreをディスエーブルにする必要があり、このピンは未接 続のままにします。これは絶対にグランドに接続しないでください。 VRTCcap[3] 電源 VRTCbat[3] RTCのコンデンサバックアップ：VRTCbatが使用される場合は、未接続のままになります。 電源 Xout[3] Xin[3] RTCのバッテリバックアップ：VRTCcapが使用される場合は、未接続のままになります。 出力 水晶出力接続 入力 水晶入力接続 [3] INT/SQW 出力 クロック：最大fSCLまでの速度で動作します。 I/O：I2Cインターフェイスを介してデータを入出力します。 出力：オープン ドレインで、外部プルアップ抵抗を必要とします。 出力/校正/方形波の割り込みが発生します。クロックアラーム、ウォッチドッグタイマ、および電力 モニタに対応するようにプログラム可能です。アクティブHIGH（プッシュまたはプル）またはLOW （オープン ドレイン）のいずれにもプログラム可能です。校正モードでは、512Hz方形波が出力され ます。方形波モードでは、ユーザーは連続出力として使用される1Hz、512Hz、4096Hz、または 32768Hzの周波数を選択することができます。 NC 接続なし VSS 電源 グランド VCC 電源 電源 未接続。このピンはダイに接続されません。 注 3. RTC 機能を使用しない場合は未接続のままにします。 Document Number: 001-87275 Rev. ** Page 3 of 40 CY14C101I CY14B101I CY14E101I I2C インターフェイス I2C バスは、バス上の複数デバイス間で情報を運ぶシリアルク ロックライン (SCL) とシリアルデータライン (SDA) の 2 つのラ インで構成されています。I2C はマルチマスタおよびマルチス レーブ構成をサポートしています。データは SDA ラインでトラ ンスミッタからレシーバに送信され、マスタによって生成され たクロック SCL と同期されます。 SCL と SDA ラインはオープンドレインラインで、抵抗を用い て VCC にプルアップされます。システムのプルアップ抵抗の選 択は、バス容量と動作の目的の速度に依存します。マスタがク ロックを生成し、すべてのデータ I/O はこのクロックに同期し て送信されます。CY14X101I は、SCL ライン上の最大 3.4MHz までのクロック速度をサポートします。 プロトコル概要 このデバイスは、7 ビットのアドレス指定可能なスキームをサ ポートしています。マスタが START コンディションを生成し、 通信を開始してスレーブ選択バイトを発行します。スレーブ選 択バイトはスレーブの 7 ビットアドレスで構成されており、こ れはマスタが通信するもので、読み取りまたは書き込み動作を 示す R/W ビットです。選択されたスレーブがこれにアクノレッ ジ (ACK) で応じます。スレーブが選択された後は、その後の通 信はマスタと選択されたスレーブ間で行われます。バスの他の デバイスは、STOP または反復 START コンディションが検出 されるまで SDA ラインの信号を無視します。データ転送は、マ スタによって生成された SCL クロックに同期して SDA ピンを 通して、マスタと選択されたスレーブデバイス間で行われます。 I2C プロトコル ‒ データ転送 I2C プロトコルの各トランザクションは、マスタによるバスの START コンディション生成から始まり、7 ビットスレーブアド レス、そしてその後に読み取り (1) と書き込み (0) 動作を示す 8 番目のビット (R/W) が続きます。すべての信号は、オープンド レイン SDA ラインで送信され、SCL ラインのクロックと同期 されます。I2C バスで送信されるデータの各バイトは、9 番目の クロックパルスで SDA 信号ラインを LOW に保持することでレ シーバによってアクノレッジされます。マスタによる書き込み 要求の後に、SDA ラインのメモリアドレスとデータバイトが続 きます。書き込みはデータの複数バイトを送信することによ り、バーストモードで行うことができます。9 番目のクロック サイクルの立ち下がりエッジで各バイトを送受信した後、メモ リアドレスが自動的にインクリメントされます。新しいアドレ スは、確認応答ビットを送受信する直前にラッチされます。こ れにより、追加のアドレス指定なしで次の連続バイトにアクセ スすることができます。最後のメモリ位置に到達すると、アド レスは 0x0000 にロールバックされ、書き込みが続行します。書 き込み動作中、スレーブがマスタによって送信された各バイト に ACK で応答します。書き込みシーケンスは、マスタが STOP または反復 START コンディションを生成することによって終 了することができます。 読み取り要求は、現在のアドレス位置 ( 読み取りまたは書き込 みのために最後にアクセスした位置の次のアドレス ) で行われ ます。メモリスレーブデバイスは、現在のアドレス位置のデー タをマスタに送信して、読み取り要求に応答します。最初に読 み取りの目的のアドレスで書き込み要求を送信することによっ て、ランダムアドレス読み取りも行うことができます。最後の アドレスバイトの直後にマスタは書き込みを中止し、書き込み 動作を防止するために反復 START または STOP 信号を発行す る必要があります。次の読み取り動作はこのアドレスから開始 されます。マスタは9番目のクロックパルスのSDAピンをLOW に保持することで、データの 1 バイトの受信にアクノレッジし ます。最後のデータバイトの後に、マスタが SDA ラインでノー アクノレッジ (NACK) 信号を送信することで、読み取りを終了 することができます。NACK 信号により CY14X101I が SDA ラ インを解放するため、マスタは STOP または反復 START コン ディションを生成して新しい動作を開始することができます。 図 2. シリアル (I2C) nvSRAM を用いたシステム構成 Vcc RPmin=(VCC-VOL 最大 )/IOL RPmax=tr /(0.8473 * Cb) SDA Microcontroller SCL Vcc Vcc A1 A2 SCL A1 SCL A1 SCL SDA A2 SDA A2 SDA WP CY14X101I #0 Document Number: 001-87275 Rev. ** WP CY14X101I #1 WP CY14X101I #3 Page 4 of 40 CY14C101I CY14B101I CY14E101I データ有効性 STOP コンディション (P) SDA ラインのデータは、クロックの HIGH 期間中は安定してい る必要があります。データを有効にするために、データライン の状態は SCL ラインのクロックが LOW の場合のみ変更するこ とができます。SDA が HIGH の状態で SCL ラインの状態を変 更することができるコンディションは、START および STOP コ ンディションの 2 つだけです。START および STOP コンディ ションはマスタにより生成され、I2C バスの通信シーケンスの 開始と終了を通知します。 SCL が HIGH になっている際の SDA ラインの LOW から HIGH への遷移は、STOP コンディションを示します。このコンディ ションは、進行中のトランザクションの終了を示すものです。 START および STOP コンディションは、常にマスタによって 生成されます。バスはSTARTコンディションの後はビジー状態 にあると見なされます。バスは STOP コンディションの後は解 放された状態にあると見なされます。 反復 START (Sr) START コンディション (S) STOP コンディションの代わりに反復 START コンディション が生成された場合は、バスのビジー状態が継続されます。I2C ラ インの進行中のトランザクションが停止され、バスは通信を再 開するためにマスタがスレーブ ID を送信するのを待ちます。 SCL が HIGH になっている際の SDA ラインの HIGH から LOW への遷移は、START コンディションを示すものです。I2C の各 トランザクションは、マスタが START コンディションを生成 することから始まります。 図 3. START および STOP コンディション full pagewidth SDA SDA SCL SCL S P STOP Condition START Condition 図 4. I2C バスのデータ転送 handbook, full pagewidth P SDA Acknowledgement signal from slave MSB SCL S or Sr 1 START or Repeated START condition 2 7 9 8 ACK Byte complete, interrupt within slave バイト形式 I2C の各動作は、8 ビットワードを使用して行われます。ビット は SDA ラインで MSB の最初の形式で送信され、各バイトの後 にレシーバによる ACK 信号が続きます。 レシーバから NACK が送信されるまで、またはマスタによって STOP か反復 START コンディションが生成されるまで、動作 は継続します。START または STOP コンディションを除き、ク ロック (SCL) が HIGH である時には SDA ラインは安定状態に ある必要があります。 アクノレッジ / ノー アクノレッジ データまたはアドレスの 1 バイトを送信した後、トランスミッ タは SDA ラインを解放します。レシーバは SDA ラインを LOW にプルダウンして、バイトの受信をアクノレッジします。動作 を継続するには、I2C バスで転送されるデータの各バイトがレ シーバによって ACK 信号で応答される必要があります。そうで ない場合は、NACK 状態と見なされます。NACK はレシーバが Document Number: 001-87275 Rev. ** Acknowledgement signal from receiver 1 2 3-8 9 ACK Clock line held LOW while interrupts are serviced Sr Sr or P STOP or Repeated START condition データ受信をアクノレッジしていない状態であり、動作が中止 されます。 次の場合に、読み取り動作中に NACK がマスタによって生成さ れる可能性があります。 ノイズが原因で、マスタが有効なデータを受信しなかった場 合です。 マスタは NACK を生成して、読み取りシーケンスを中止しま す。NACK がマスタによって発行された後、nvSRAM スレー ブが SDA ピンの制御を解放するので、マスタは反復 START または STOP コンディションを生成できるようになります。 次の場合に、書き込み動作中に NACK が nvSRAM スレーブに よって生成される可能性があります。 ノイズが原因で、nvSRAM が有効なデータを受信しなかった 場合です。 Page 5 of 40 CY14C101I CY14B101I CY14E101I マスタはnvSRAMの書き込み保護された位置にアクセスしよ うとします。マスタは STOP または反復 START コンディショ ンを生成することで通信を再開する必要があります。 図 5. I2C バスの確認応答 handbook, full pagewidth DATA OUTPUT BY MASTER Not acknowledge (A) DATA OUTPUT BY SLAVE Acknowledge (A) SCL FROM MASTER 1 2 8 9 S Clock pulse for acknowledgement START Condition 1. START コンディション (S) 2. 8 ビットマスタコード (0000 1XXXb) 3. ノー アクノリッジビット (A) 高速モード (Hs モード ) Hs モードでは、nvSRAM は最高 3.4 Mbit/s までのビットレート でデータを転送することができます。デバイスを高速モードに するには、マスタコード (0000 1XXXb) が発行される必要があ ります。これにより、最高 3.4MHz の速度のマスタ / スレーブ通 信が可能となります。STOP コンディションにより Hs モードが 終了します。 シングルおよびマルチバイトの読み取りと書き込みがサポート されています。デバイスが Hs モードに入った後に、マスタデバ イスによって STOP コンディションが送信されるまでデータ転 送は Hs モードで続行されます。STOP コンディション (P) 後、 スレーブは F/S モードに切り替わります。Hs モードでデータ転 送を続行するために、マスタが反復 START(Sr) を送信する必要 があります。 Hs モードにおけるシリアルデータフォーマット Hs モードでのシリアルデータ転送フォーマットは、I2C バス仕 様の標準モードを満たしています。Hs モードは、以下の条件下 でのみ開始することができます(F/S モードにあるものすべて)。 読み取りおよび書き込み動作の Hs モードのタイミングの詳細 については、11 ページの 図 13 および 12 ページの 図 16 をご 覧ください。 図 6. Hs モードにおけるデータ転送フォーマット handbook, full pagewidth F/S-mode S MASTER CODE Hs-mode A Sr SLAVE ADD. R/W A F/S-mode DATA n (bytes+ ack.) A/A P Hs-mode continues Sr SLAVE ADD. Document Number: 001-87275 Rev. ** Page 6 of 40 CY14C101I CY14B101I CY14E101I スレーブデバイスアドレス I2C バスの各スレーブデバイスには、デバイス選択アドレスが あります。START コンディションの後の最初のバイトには、マ スタが通信をしようとするスレーブデバイスアドレスが含まれ ています。7 つの MSB はデバイスアドレスであり、LSB (R/W ビット ) は読み取りまたは書き込み動作を示すために使用され ます。CY14X101I は、メモリ、RTC レジスタ、および制御レジ スタのアクセスのために、スレーブデバイスアドレスフィール ドに上位 4 つの MSB [7:4] を 3 セット有します。アクセスメカ ニズムについては、次のセクションで説明されています。 nvSRAM 製品は、3 つの異なる機能を提供します。メモリ、RTC レジスタ、および制御レジスタ機能 ( シリアル番号や製品 ID な ど ) です。デバイスの 3 つの機能は、異なるスレーブデバイス アドレスを介してアクセスされます。 デバイスアドレスレジスタの最初の 4 つの最上位ビット [7:4] は、nvSRAM 機能を選択するために使用されます。 表 1. スレーブデバイスアドレス指定 ビット 7 ビット 6 ビット 5 ビット 4 ビット 3 ビット 2 ビット 1 ビット 0 nvSRAM 機能選択 CY14X101I スレーブデバイス 1 0 1 0 デバイス選択 ID A16 R/W メモリ選択 メモリ、128K × 8 1 1 0 1 デバイス選択 ID X R/W RTCレジスタ選 択 RTC レジスタ、16 × 8 制御レジスタ - メモリ制御レジスタ、1 × 8 0 0 1 1 デバイス選択 ID X R/W - シリアル番号、8 × 8 制御レジスタ選 択 - デバイス ID、4 × 8 - コマンドレジスタ、1 × 8 メモリスレーブデバイス マスタが 1010b としてスレーブアドレスを発行し、その後に選 択されたデバイスの 2 ビットが続く場合、nvSRAM デバイスが 読み取り / 書き込み用に選択されます。マスタから送信された スレーブアドレスがメモリスレーブデバイスアドレスに一致し た場合、スレーブアドレスの R/W ビットに応じて、データは nvSRAM から読み取られる (R/W=「1」) または nvSRAM に書 き込まれる (R/W=「0」) かのどちらかです。 CY14X101I のアドレス長は 17 ビットで、したがって全体のメ モリアドレス位置をマッピングするためにそれには 3 つのアド レスバイトが必要です。メモリアドレス指定のために余分なバ イトを保存するには、17 番目のビット (A16) はスレーブアドレ ス選択ビット (A0) にマッピングされます。専用の 2 つのアドレ スバイトは、A0 ∼ A15 を表しています。 図 7. メモリスレーブデバイスアドレス MSB handbook, halfpage 1 LSB 0 1 0 Slave ID A2 A1 Device Select A16 R/W MSB of Address トに応じて、データは RTC レジスタから読み取られる (R/W= 「1」) または RTC レジスタに書き込まれる (R/W=「0」) かのど ちらかです。RTC レジスタスレーブアドレスの後に、読み取り / 書き込み動作用に RTC レジスタの 1 バイトアドレスが続きま す。RTC レジスタマップは 表 10 で説明されています。 図 8. RTC レジスタスレーブデバイスアドレス MSB handbook, halfpage 1 LSB 1 0 1 Slave ID A2 A1 X R/W Device Select 制御レジスタスレーブデバイス 制御レジスタスレーブデバイスには、シリアル番号、製品 ID、 メモリ制御、およびコマンドレジスタが含まれています。 マスタが 0011b としてスレーブアドレスを発行し、その後に選 択されたデバイスの 2 ビットが続く場合、nvSRAM 制御レジス タスレーブデバイスが読み取り/書き込み用に選択されます。ス レーブアドレスの R/W ビットに応じて、データはデバイスから 読み取られる (R/W= 「1」) またはデバイスに書き込まれる (R/W= 「0」) かのどちらかです。 RTC レジスタスレーブデバイス マスタが 1101b としてスレーブアドレスを発行し、その後に選 択されたデバイスの 2 ビットが続く場合、RTC レジスタが読み 取り/書き込み用に選択されます。スレーブアドレスのR/Wビッ Document Number: 001-87275 Rev. ** Page 7 of 40 CY14C101I CY14B101I CY14E101I 図 9. 制御レジスタスレーブデバイスアドレス MSB handbook, halfpage 0 LSB 1 0 1 A2 A1 X R/W Device Select Slave ID 表 2. 制御レジスタマップ アドレス 0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07 0x08 0x09 0x0A 0x0B 0x0C 0x0D 0xAA 内容 読み取り / 書き込み 詳細 読み取り / ブロック保護ビット 書き込み およびシリアル番号 ロックビットを含む シリアル番号 読み取り / プログラマブルシリ 8 バイト 書き込み アル番号 メモリ制御 (SNL が設 レジスタのシリアル 定されてい 番号ロックビットを る場合、 「1」に設定すること 読み取り によってロックされ る。 専用 ) メモリ制御 レジスタ デバイス ID 予約済み コマンド レジスタ 読み取り専 デバイスIDは工場出 用 荷時にプログラムさ れている。 予約済み 書き込み 専用 予約済み TORE、RECALL、 AutoStoreイネーブル/ ディスエーブル、 SLEEPモードのコマ ンドを許可 メモリ制御レジスタ メモリ制御レジスタには以下のビットが含まれています。 表 3. メモリ制御レジスタビット ビット ビット ビット ビット ビット ビット ビット ビット 7 6 5 4 3 2 1 0 0 SNL 0 0 BP1 BP0 0 0 (0) (0) (0) BP1:BP0： ブロック保護ビットは、1/4、1/2、またはフルメ モリアレイを保護するために使用されます。これらのビット は、制御レジスタスレーブ デバイスの 0x00 の位置への書き 込み命令を介して書き込むことができます。しかし、ブロッ クが保護されているかどうかにかかわらず、任意の STORE サイクルにより SRAM データが不揮発性セルへ転送されま す。工場出荷時の BP0 と BP1 のデフォルト値は「0」です。 表 4. ブロック保護 Level （レベル） 0 1/4 1/2 1 BP1:BP0 00 01 10 11 ブロック保護 なし 0x18000–0x1FFFF 0x10000–0x1FFFF 0x00000–0x1FFFF Document Number: 001-87275 Rev. ** SNL (S/Nロック)ビット：シリアル番号ロックビット(SNL)は、 シリアル番号をロックするために使用されます。ビットが一 旦「1」に設定されると、シリアル 番号レジスタがロックさ れ、変更できなくなります。このビットは「0」にクリアする ことはできません。シリアル番号は次の STORE 動作に固定 されます ( ソフトウェア STORE または AutoStore)。AutoStore がイネーブルでない場合、ユーザーはロックビット状態を確 保するために、ソフトウェア STORE 動作を実行する必要が あります。STORE が実行されない場合、シリアル番号ロック ビットはパワーサイクルに耐えられません。工場出荷時の SNL のデフォルト値は「0」です。 コマンドレジスタ コマンドレジスタは、制御レジスタスレーブデバイスのアド レス「AA」に入っています。これは書き込み専用レジスタで す。このレジスタに書き込まれたバイトにより、表 5に記載さ れているように、STORE、RECALL、AutoStoreイネーブル 化、AutoStoreディスエーブル化、スリープモード動作が開始 されます。コマンドレジスタバイトを実行する方法について は、19ページのコマンドレジスタを使用したコマンドの実行セ クションで説明されています。 表 5. コマンドレジスタバイト データ バイト [7:0] コマンド 0011 1100 STORE 0110 0000 RECALL 0101 1001 0001 1001 1011 1001 ASENB ASDISB SLEEP 内容 不揮発性メモリへのSTORE SRAMデータ 不揮発性メモリからSRAMへの RECALLデータ AutoStoreをイネーブル化 AutoStoreをディスエーブル化 低消費電力のためにスリープ モードに入る STORE：nvSRAM ソフトウェア STORE を開始します。この命 令が実行された後は、nvSRAM は tSTORE 時間にアクセスす ることはできません。開始されると、最後の NV 動作以降に 書き込みが行われたかどうかにかかわりなく、デバイスは STORE 動作を実行します。tSTORE サイクル時間が終了した 後、SRAM が読み取り / 書き込み動作のために再びアクティ ブ化されます。 RECALL：nvSRAM ソフトウェア RECALL を開始します。この 命令が実行された後は、nvSRAM は tRECALL 時間にアクセス することはできません。RECALL 処理では不揮発性素子内の データは変更されません。RECALL はハードウェアによる RECALL ( パワーアップで開始 ) およびソフトウェアによる RECALL (I2C 命令によって開始 ) の 2 つの方法で実行するこ とができます。 ASENB：nvSRAM AutoStore をイネーブルにします。この命令 が実行された後は、nvSRAM は tSS 時間にアクセスすること はできません。この設定は不揮発性ではなく、これがパワー サイクルで耐えられるようにするには、その後に手動で STORE シーケンスを行う必要があります。 工場出荷時 AutoStore はイネーブルになっており、すべてのセルに 0x00 と書き込まれています。 ASDISB： nvSRAM AutoStore をディスエーブルにします。こ の命令が実行された後は、nvSRAM は tSS 時間にアクセスす ることはできません。この設定は不揮発性ではなく、これが パワーサイクルで耐えられるようにするには、その後に手動 で STORE シーケンスを行う必要があります。 Page 8 of 40 CY14C101I CY14B101I CY14E101I 注 AutoStore がディスエーブルかつ VCAP が不要の場合、VCAP ピンはオープンのままにしておく必要があります。VCAPピンは 絶対にグランドに接続しないでください。電源オン RECALL 処 理は、どのような場合でもディスエーブル化できません。 SLEEP：SLEEP 命令により、nvSRAM はスリープモードとな ります。SLEEP 命令が取り込まれると、nvSRAM は tSS 時間 を取り SLEEP 要求を処理します。一旦 SLEEP コマンドが正 常に取り込まれて処理されると、nvSRAM は HSB を LOW に トグルし、不揮発性メモリにデータを安置するために STORE 動作を実行してから、スリープモードに入ります。nvSRAM がスリープモードに入る際は常に不揮発性 STORE サイクル を開始し、その結果として SLEEP コマンド実行のたびに耐 久サイクルを失います。STORE サイクルは、最後の STORE または RECALL サイクル以降、SRAM への書き込みが実行さ れた場合にのみ開始されます。 nvSRAM は以下のようにしてスリープモードに入ります。 1. マスタが START コマンドを送信します。 2. マスタが I2C 書き込みビットセット (R/W=「0」) で制御レ ジスタスレーブデバイス ID を送信します。 3. スレーブ (nvSRAM) がマスタに ACK を返信します。 4. マスタはコマンドレジスタアドレス (0xAA) を送信します。 5. スレーブ (nvSRAM) がマスタに ACK を返信します。 6. スリープモードに入るために、マスタがコマンドレジスタバ イトを送信します。 7. スレーブ (nvSRAM) がマスタに ACK を返信します。 8. マスタが STOP コンディションを生成します。 一旦スリープモードになると、SLEEP 命令が取り込まれた後、 デバイスは IZZ 現在の tSLEEP 時間を消費し始めます。スリープ モードでなくなるまで、デバイスは通常の動作ではアクセスでき なくなります。デバイススレーブアドレスがマスタによって送 信されると、nvSRAM は tWAKE 期間の後ウェークアップします。 3 つのスレーブアドレスのいずれかを送信すると、nvSRAM が スリープモードからウェークアップします。nvSRAM デバイス はtSLEEPおよびtWAKEの間はアクセスできず、マスタがnvSRAM デバイスにアクセスしようとしてもそれは無視され、nvSRAM がマスタに NACK を送信します。デバイスの準備ができている かどうかを判断する別の方法として、マスタは読み取りまたは 書き込みコマンドを送ることができ、そして ACK を探します。 書き込み保護 (WP) 書き込み保護 (WP) ピンはアクティブ HIGH ピンであり、書き 込み動作からメモリ全体およびすべてのレジスタを保護しま す。すべての書き込み動作を禁止するには、このピンを HIGH に保持する必要があります。このピンが HIGH になっていると、 すべてのメモリとレジスタ書き込みが禁止され、アドレスカウ ンタはインクリメントされません。このピンは内部的にLOWに プルダウンされ、そのため使用されていない場合はオープンの ままにすることができます。 AutoStore 動作 AutoStore 動 作 は、パ ワ ー ダ ウ ン 時 に SRAM データを QuantumTrap セルに自動的に格納する nvSRAM 独自の機能で す。この STORE 処理では外付けコンデンサ (VCAP) を活用し、 デバイスは電源遮断時に不揮発性メモリへ安全にデータを保存 することができます。 通常動作時、デバイスは VCC から電流を得て、VCAP ピンに接 続されたコンデンサにチャージします。パワーダウン時に VCC Document Number: 001-87275 Rev. ** ピンの電圧が VSWITCH 未満に下がった場合、デバイスは nvSRAM へのメモリアクセスをすべて禁止し、VCAP コンデン サからのチャージを使って自動的に条件付き STORE 動作を実 行します。AutoStore 動作は、最後の STORE または RECALL の実行以降に書き込みサイクルが一度も実行されていない場合 は起動されません。 注 コンデンサがVCAPピンに接続されていない場合、8ページの コマンドレジスタに規定されているように、AutoStoreディス エーブル化命令を発行してAutoStoreをディスエーブルにする 必要があります。VCAP ピンに接続されたコンデンサなしで AutoStoreがイネーブルにされる場合、デバイスはSTORE動作 を完了するため、十分なチャージがないままAutoStore動作を実 行しようとします。これにより、nvSRAMに格納されている データおよびシリアル番号が破壊され、SNLビットのロックが 解除されます。 図 10 に、AutoStore 処理向けのストレージコンデンサ（VCAP） の適切な接続方法を示します。VCAP のサイズについては、 29 ページの DC 特性を参照してください。 図 10. AutoStore モード VCC 0.1uF VCC VCAP VSS VCAP H ハードウェア STORE 動作および HSB ピン動作 CY14X101I 内の HSB ピンは、STORE 動作を制御しアクノレッ ジするために使用されます。実行中の STORE または RECALL 処 理 が 存 在 し な け れ ば、こ の 端 子 は ハ ー ド ウ ェ ア に よ る STORE サイクルをリクエストするために使用できます。HSB ピンが LOW に駆動された場合、デバイスは tDELAY の継続後、 条件付きで STORE 動作を開始します。実際の STORE サイク ルは、最後の STORE または RECALL サイクル以降、SRAM へ の書き込みが実行された場合にのみ開始します。tSTORE が継続 中か HSB ピンが LOW である限り、メモリへの読み書きは禁止 されます。 HSB ピンは、チップ内部で 100 kΩ のプルアップ抵抗を持つ オープンドレイン出力でもあります。開始イベントを問わず、 STOREが進行中にはビジー状態を意味する LOW レベルを出力 します。 注 ハードウェアおよびソフトウェア STORE 動作の後、HSB は HIGH 出力標準電流で短時間 (tHHHD)HIGH 駆動され、その後 100 kΩ の内部プルアップ抵抗により HIGH 状態を継続します。 注 最後のデータバイトのストアを正常に実行するため、最後の データビット D0 が受信された後、ハードウェアストアを最低 1 クロックサイクルイニシエートするべきです。 Page 9 of 40 CY14C101I CY14B101I CY14E101I STORE 動作が完了すると、HSB ピンが HIGH を返した後、 nvSRAM メモリアクセスは tLZHSB 時間の間禁止されます。HSB ピンは、未使用の場合は未接続の状態である必要があります。 ハードウェア RECALL ( パワーアップ ) パワーアップの間に VCC が VSWITCH を超えると、SRAM に不 揮発性メモリの内容を転送するRECALLシーケンスが自動的に 開始されます。データはそれ以前に STORE シーケンスを通じ て不揮発性メモリにストアされている場合があります。 パワーアップ RECALL サイクルが完了するまでには tFA 時間がか かり、その間のメモリアクセスは禁止されます。HSB ピンはデバ イスのレディ状態を検出するために使われる場合があります。 書き込み動作 スレーブデバイスアドレスの最後のビットは、読み取りまたは 書き込み動作を示しています。書き込み動作の場合には、スレー ブデバイスアドレスの後にメモリまたはレジスタアドレスおよ びデータが続きます。STOP または反復 START コンディション がマスタによって生成された場合、または nvSRAM によって NACK が発行された場合に、書き込み動作が継続されます。 NACK は以下の条件下で nvSRAM から発行されます。 1. 有効なデバイス ID は受信されていません。 2. 保護されたメモリブロックアドレスへの書き込み ( バースト 書き込み ) アクセスにより、データバイト受信後、nvSRAM から NACK が返されます。しかし、アドレスカウンタはこの アドレスに設定されており、現在の次の読み取り動作はこの アドレスから開始されます。 3. 無効または範囲外のメモリアドレスへの書き込み / ランダム 読み取りアクセスにより、アドレス受信後、nvSRAM から NACK が返されます。アドレスカウンタはこのような場合に は変更されません。 NACK が nvSRAM から送信された後、書き込み動作が終了し、 STOP または反復 START コンディションがマスタによって生 成されるまで、SDA ラインのすべてのデータは無視されます。 例えば、バースト書き込みアクセスがシリアル番号を書き込む ために制御レジスタスレーブアドレス 0x01 で実行され、読み 取り専用レジスタであるアドレス 0x09 に継続された場合を考 えてみてください。デバイスは NACK を返し、アドレスカウン タはインクリメントされません。次の読み取り動作は、アドレ ス 0x09 から開始されます。さらに、書き込み保護されたアドレ ス ( 例えば、0x09) から始まる任意の書き込み動作は、データ バイトが送信され、このアドレスにアドレスカウンタが設定さ れた後、nvSRAM によって NACK で応答されます。この場合も、 次の読み取り動作は、アドレス 0x09 から開始されます。 注 ユーザーが存在しないアドレス ( 例えば、制御レジスタス レーブの 0x0 または RTC レジスタの 0x3F) に読み取り / 書き込 みアクセスを試みた場合は、範囲外のアドレスが送信された直 後に、nvSRAM が NACK で応答します。アドレスカウンタはそ のままで、前に成功した読み取りまたは書き込み動作のアドレ スが保持されます。 データの 8 番目のビットが送信された後、書き込み動作が遅延 なしで内部的に実行されます。書き込み動作が意図されていな い場合は、8 番目のクロックサイクルの前に、マスタが STOP または反復 START コンディションを生成して書き込み動作を 終了する必要があります。 読み取り動作 スレーブデバイスアドレスの最後のビットが「1」の場合、読 み取り動作が想定され、マスタによってスレーブデバイスアド レスバイトが送信された直後に、nvSRAM が SDA ラインを制 御します。読み取り動作は現在のアドレス位置（前回成功した 書き込みまたは読み取り動作の後の位置）から開始します。最 後のアドレスに到達すると、アドレスカウンタは最初のアドレ スにループバックします。 制御レジスタスレーブの場合には、バースト読み取りが存在し ないアドレスへフローするよう実行されるたびに、この読み取 り動作は0x00にループバックします。これは特にコマンドレジ スタに適用されます。 読み取り動作を終了するには、以下の方法があります。 1. 9 番目のクロックサイクルでマスタが NACK を発行し、その 後 10 番目のクロックサイクルでの STOP または反復 START コンディションが続きます。 2. マスタが 9 番目のクロックサイクルで STOP または反復 START コンディションを生成します。 書き込み命令の詳細については、メモリスレーブアクセスセク ションをご覧ください。 メモリスレーブアクセス 次のセクションでは、nvSRAM からの読み取りまたは書き込み 動作を実行するために必要なデータ転送シーケンスを説明しま す。 nvSRAM 書き込み 各書き込み動作は、START コンディション後に送信されるス レーブアドレスで構成されています。スレーブアドレスの最後 のビットは、書き込み動作を示すために「0」に設定されてい る必要があります。内部アドレスカウンタが自動的にインクリ メントし続ける間、マスタは 1 バイトのデータを書き込む場合 と、複数の連続したアドレス位置を書き続ける場合があります。 メモリの最後のアドレスがアクセスされた後、アドレスレジス タは 0x00000 にリセットされます。STOP または反復 START コンディションがマスタによって生成された場合、または nvSRAM によって NACK が発行された場合に、書き込み動作が 継続されます。 8 つすべてのデータビットが nvSRAM により受信された後での み、書き込み動作が実行されます。書き込み動作が正常に行わ れた後、nvSRAM は ACK 信号を送信します。マスタが STOP コンディションまたは反復 START 動作を生成することにより、 書き込み動作を終了させることができます。メモリ内容を変更 せずにマスタが現在の書き込み動作を中止する場合は、8 番目 のデータビットの前に START/STOP コンディションを使用し て実行されるべきです。 マスタがnvSRAMの書き込み保護されたメモリアドレスへのア クセスを試みると、保護されたアドレスに書き込みしようとす るデータバイトが送信された後に NACK が返され、アドレスカ ウンタはインクリメントされません。同様に、バーストモード の書き込み動作でも、データバイトが保護されたメモリ位置へ の書き込みを試みると NACK が返され、アドレスカウンタはイ ンクリメントされません。 書き込み命令の詳細については、メモリスレーブアクセスセク ションをご覧ください。 Document Number: 001-87275 Rev. ** Page 10 of 40 CY14C101I CY14B101I CY14E101I 図 11. シングルバイトの nvSRAM への書き込み (Hs モードを除く ) S T A R T By Master SDA Line Most Signifiant Address Byte Memory Slave Address S 1 0 1 Least Significant Address Byte S T 0 P Data Byte P 0 A2 A1 A16 0 By nvSRAM A A A A 図 12. マルチバイトの nvSRAM への書き込み (Hs モードを除く ) SDA Line S 1 0 1 Least Significant Address Byte Most Significant Address Byte Data Byte 1 S T 0 P Data Byte N ~ ~ By Master S T A R Memory Slave Address T 0 A2 A1 A16 0 P By nvSRAM A A A A A 図 13. シングルバイトの nvSRAM への書き込み (Hs モード ) By Master SDA Line S T A R T Hs-mode command S 0 0 0 0 1 Most Significant Address Byte Memory Slave Address X X X Sr 1 0 Least Significant Address Byte S T 0 P Data Byte P 1 0 A2 A1 A16 0 By nvSRAM A A A A A 図 14. マルチバイトの nvSRAM への書き込み (Hs モード ) SDA Line Hs-mode command S 0 0 0 0 1 Most Significant Address Byte Memory Slave Address X X X Sr 1 0 Least Significant Address Byte Data Byte 1 ~ ~ By Master S T A R T 1 0 A2 A1 A16 0 By nvSRAM A By Master A By nvSRAM Document Number: 001-87275 Rev. ** ~ ~ SDA Line A A A S T 0 P Data Byte N Data Byte 3 Data Byte 2 A A P A Page 11 of 40 CY14C101I CY14B101I CY14E101I 現在の nvSRAM 読み取り 各読み取り動作は、「読み取り」を示す「1」に設定された LSB でマスタから nvSRAM スレーブアドレスが送信されることで開始 されます。アドレスカウンタのアドレスから読み取りが始まります。アドレスカウンタは、 「書き込み」または「読み取り」動作に よって最後にアクセスされた位置の次のアドレス位置に設定されています。マスタは 1 バイトを読み取った後に読み取り動作を終 了する場合もあれば、アドレスカウンタがアドレス 0x00000 にロールバックした後のメモリの最後のアドレスまで連続的にアドレ スを読み続ける場合もあります。読み取りアクセスを終了させる有効な方法については、10 ページの読み取り動作セクションをご 覧ください。 注 現在の nvSRAM の読み取りを使用している間は、A16 ビットは無視されます。 図 15. 現在の位置のシングルバイト nvSRAM 読み取り (Hs モードを除く ) S T A R T By Master SDA Line Memory Slave Address S 1 0 1 A2 A1 X 0 S T 0 P A P 1 By nvSRAM Data Byte A 図 16. 現在の位置のマルチバイト nvSRAM 読み取り (Hs モードを除く ) SDA Line S A A Memory Slave Address 1 1 0 0 A2 A1 X 1 By nvSRAM S T 0 P P ~ ~ By Master S T A R T Data Byte N Data Byte A 図 17. 現在の位置のシングルバイト nvSRAM 読み取り (Hs モード ) S T A R T By Master SDA Line Hs-mode command S 0 0 0 0 1 S A T 0 P Memory Slave Address X X X Sr 1 0 1 0 A2 A1 X P 1 By nvSRAM A A Data Byte 図 18. 現在の位置のマルチバイト nvSRAM 読み取り (Hs モード ) SDA Line A Hs-mode command S 0 0 0 0 1 X X X Sr 1 0 1 0 A2 A1 X 1 Data Byte By nvSRAM A Document Number: 001-87275 Rev. ** A Memory Slave Address ~ ~ By Master S T A R T S T 0 P P Data Byte N A Page 12 of 40 CY14C101I CY14B101I CY14E101I ランダムアドレス読み取り ランダムアドレス読み取りは、まず書き込み動作を開始し、最後のアドレスバイトがアクノレッジされた直後に反復 START を生 成することによって実行されます。アドレスカウンタはこのアドレスに設定され、このスレーブへの次の読み取りアクセスがここ から読み取り動作を開始します。マスタは 1 バイトを読み取った後に読み取り動作を終了する場合もあれば、アドレスカウンタが 開始アドレス 0x00000 にロールバックした後のメモリの最後のアドレスまで連続的にアドレスを読み続ける場合もあります。 図 19. ランダムアドレスシングルバイト読み取り (Hs モードを除く ) S T A R T By Master SDA Line Memory Slave Address S 1 1 0 Least Significant Address Byte Most Significant Address Byte Memory slave Address 0 A2 A1 A16 0 0 Sr 1 A S T 0 P A 1 X 0 A2 A1 P 1 A A A By nvSRAM Data Byte 図 20. ランダムアドレスマルチバイト読み取り (Hs モードを除く ) SDA Line S 1 0 1 Least Significant Address Byte Most Significant Address Byte Memory Slave Address A Memory slave Address 0 A2 A1 A16 0 Sr 1 A A 0 1 0 A2 A1 X ~ ~ By Master S T A R T 1 A A By nvSRAM Data Byte 1 S T 0 P A P Data Byte N 図 21. ランダムアドレスシングルバイト読み取り (Hs モード ) SDA Line Hs-mode command S 0 0 0 0 1 X X X Sr 1 0 Least Significant Address Byte Memory Slave Address 1 0 A2 A1 A16 0 Sr 1 0 A A By nvSRAM Most Significant Address Byte Memory Slave Address A A 1 0 A2 A1 X 1 0 A ~ ~ By Master S T A R T S T A 0 P P Data Byte Document Number: 001-87275 Rev. ** Page 13 of 40 CY14C101I CY14B101I CY14E101I 図 22. ランダムアドレスマルチバイト読み取り (Hs モード ) SDA Line HS-mode command S 0 0 0 0 1 Most Significant Address Byte Memory Slave Address X X X Sr 1 0 Sr 1 0 A A A ~ ~ A Data Byte Memory Slave Address 1 0 A2 A1 A16 0 A By nvSRAM Least Significant Address Byte 1 0 A2 A1 X 1 A A ~ ~ By Master S T A R T S T 0 P P Data Byte N ブによって NACK が発行された場合に、書き込み動作が継続さ れます。 RTC レジスタスレーブアクセス 次のセクションでは、RTC レジスタからの読み取りまたは書き 込み動作を実行するために必要なデータ転送シーケンスを説明 します。 8 つすべてのデータビットが nvSRAM により受信された後での み、書き込み動作が実行されます。書き込み命令が正常に動作 した後、nvSRAM は ACK 信号を送信します。最後のデータビッ トが送信される前に、マスタが STOP コンディションまたは反 復 START 動作を生成することにより、書き込み動作を終了さ せることができます。 書き込み RTC レジスタ RTC レジスタへの書き込みは、RTC レジスタスレーブアドレ スとその後に続くアドレスとデータの 1 バイトで開始されま す。内部アドレスカウンタが自動的にインクリメントし続ける 間、マスタは 1 バイトのデータを書き込む場合と、複数の連続 したアドレス位置を書き続ける場合があります。最後の RTC レ ジスタにアクセスした後、アドレスレジスタは 0x00 にリセッ トされます。STOP または反復 START コンディションがマスタ によって生成された場合、または nvSRAM RTC レジスタスレー マスタが RTC レジスタスレーブの範囲外のメモリアドレスに アクセスしようとすると、アドレスバイトが送信された後、 NACK が返されます。アドレスカウンタは影響を受けないまま で、現在の次の読み出し動作はアドレスカウンタに保持されて いるアドレス値から始まります。 図 23. RTC レジスタへのシングルバイト書き込み By Master SDA Line S T A R T S RTC Register Address RTC Registers Slave Address 1 0 1 1 A2 A1 X S T 0 P Data Byte P 0 By nvSRAM A A A 図 24. RTC レジスタへのマルチバイト書き込み SDA Line S RTC Register Address RTC Registers Slave Address 1 1 0 1 A2 A1 X Data Byte N Data Byte 0 By nvSRAM A Document Number: 001-87275 Rev. ** S T 0 P P ~ ~ By Master S T A R T A A A Page 14 of 40 CY14C101I CY14B101I CY14E101I 現在のアドレス RTC レジスタ読み取り RTC レジスタの現在の読み取りは、START コンディションの後、マスタが RTC レジスタスレーブアドレスを送信することで始ま ります。すべての読み取り動作は、現在のアドレス ( 前にアクセスされたアドレス位置の次のアドレス ) から始まります。最後のア ドレスが連続的に読み取られた後、アドレスラッチは最初の位置 (0x00) にループバックし、読み取り動作が継続されます。マスタ は 1 バイトを読み取った後に読み取り動作を終了する場合もあれば、アドレスカウンタがアドレス 0x00 にロールバックした後の メモリの最後のアドレスまで連続的にアドレスを読み続ける場合もあります。マスタが STOP コンディション、反復 START 動作、 または NACK を生成することにより、読み取り動作を終了させることができます。 図 25. 現在のアドレス RTC レジスタシングルバイト読み取り S T A R T By Master SDA Line RTC Registers Slave Address S 1 1 0 1 A2 A1 X S T 0 P A P 1 By nvSRAM Data Byte A 図 26. 現在のアドレス RTC レジスタマルチバイト読み取り S T A R T SDA Line RTC Registers Slave Address S 1 0 1 1 A2 A1 X 1 By nvSRAM A Data Byte 1 S T 0 P P ~ ~ By Master A Data Byte N A 現在のアドレス RTC レジスタ読み取り した後のメモリの最後のアドレスまで連続的にアドレスを読み 続ける場合もあります。 ランダムアドレス読み取りは、まず書き込み動作を開始し、最 後のアドレスバイトがアクノレッジされた直後に反復 START を生成することによって実行されます。アドレスカウンタはこ のアドレスに設定され、このスレーブへの次の読み取りアクセ スがここから読み取り動作を開始します。マスタは 1 バイトを 読み取った後に読み取り動作を終了する場合もあれば、アドレ スカウンタが RTC の開始アドレス位置 (0x00) にロールバック RTC レジスタスレーブの範囲外のメモリアドレスへのランダ ムアドレス読み取りが試みられると、アドレスバイトが送信さ れた後、nvSRAM から NACK が返されます。アドレスカウンタ は影響を受けないままで、現在の次の読み出し動作はアドレス カウンタに保持されているアドレス値から始まります。 図 27. ランダムアドレス RTC レジスタシングルバイト読み取り S T A R T By Master SDA Line RTC Register Address RTC Registers Slave Address S 1 1 0 1 A2 A1 X RTC Registers Slave Address 0 Sr 1 1 0 1 A2 A1 X S T 0 P A P 1 By nvSRAM Data Byte A A A 図 28. ランダムアドレス RTC レジスタマルチバイト読み取り RTC Registers Slave Address SDA Line S 1 1 0 1 A2 A1 X A RTC Register Address Sr 1 0 1 0 1 A2 A1 X 1 BynvSRAM Data Byte 1 A Document Number: 001-87275 Rev. ** A RTC Registers Slave Address A ~ ~ By Master S T A R T S T 0 P P Data Byte N A Page 15 of 40 CY14C101I CY14B101I CY14E101I 書き込み動作がコマンドレジスタ (0xAA) 上で実行されると、こ のケースでは現在のアドレスが範囲外のアドレスであるため、 次の読み取り動作も最初のアドレス (0x00) から開始されます。 アドレスはインクリメントされず、現在の次の読み取り動作は このアドレス位置から開始されます。書き込み動作が範囲外の アドレス位置に試行された場合、アドレスバイトが送られた直 後に nvSRAM が NACK を送信します。 制御レジスタスレーブ 次のセクションでは、制御レジスタスレーブからの読み取りま たは書き込み動作を実行するために必要なデータ転送シーケン スを説明します。 制御レジスタ書き込み 制御レジスタスレーブに書き込むには、マスタは START コン ディションを生成した後に制御レジスタスレーブアドレスを送 信する必要があります。マスタが STOP コンディションまたは 最後の書き込み可能なアドレス位置を生成するまで、マスタに よって指定されたアドレス位置から書き込みシーケンスが続行 されます。 さらに、シリアル番号がロックされていると、制御レジスタス レーブに書き込めるのは 2 つのアドレス (0xAA またはコマンド レジスタ、および 0x00 またはメモリ制御レジスタ ) のみとなり ます。他のアドレス位置への書き込み動作では、デバイスはコ マンドバイトおよびアドレスバイトをアクノレッジしますが、 データバイトの制御レジスタスレーブから NACK が返されま す。この場合、アドレスはインクリメントされず、現在の読み 取りは最後にアクノレッジされたアドレスから発生します。 通常の書き込みまたはバースト中に、書き込み動作で書き込み 不可能なアドレス位置へのアクセスが発生した場合は、データ バイトが送信された後にスレーブが NACK を生成し、書き込み シーケンスは終了します。次のデータバイトはすべて無視さ れ、アドレスカウンタはインクリメントされません。 マスタが書き込み動作で範囲外のメモリアドレスにアクセスす ると、nvSRAM 制御レジスタスレーブは NACK を送信します。 この場合、現在の次の読み取り動作は最後にアクノレッジされ たアドレスから始まります。 図 29. 制御レジスタへのシングルバイト書き込み S T A R T By Master SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 X Control Register Address S T 0 P Data Byte P 0 By nvSRAM A A A 図 30. 制御レジスタへのマルチバイト書き込み SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 X Control Register Address Data Byte 0 By nvSRAM A Document Number: 001-87275 Rev. ** S T 0 P Data Byte N P ~ ~ By Master S T A R T A A A Page 16 of 40 CY14C101I CY14B101I CY14E101I 現在の制御レジスタ読み取り 制御レジスタスレーブの読み取りは、LSB が「1」に設定されている START コンディションの後、マスタが制御レジスタスレーブ アドレスを送信することで開始されます。読み取りは、最後にアクセスされた位置の次のアドレスである現在のアドレスから開始 されます。制御レジスタスレーブの読み取りは最後の読み取り可能なアドレス位置まで続き、最初の位置 (0x00) にループバックし ます。コマンドレジスタは書き込み専用レジスタであり、連続的な読み取り動作経由ではアクセスできないことに注意してくださ い。バースト読み取り動作がコマンドレジスタ (0xAA) から始まった場合は、アドレスカウンタはレジスタマップ (0x00) の最初の アドレスにラップアラウンドします。 図 31. 制御レジスタシングルバイト読み取り S T A R T By Master SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 A X S T 0 P P 1 By nvSRAM Data Byte A 図 32. 制御レジスタマルチバイト読み取り S T A R T SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 X A A 1 By nvSRAM Data Byte S T 0 P P ~ ~ By Master Data Byte N A ランダム制御レジスタ読み取り ランダムアドレスの読み取りは、読み取りが目的の位置への書 き込み動作を開始した直後に反復 START 動作を続けることで 実行することができます。制御レジスタスレーブの読み取りは 最後の読み取り可能なアドレス位置まで続き、最初の位置 (0x00) にループバックします。コマンドレジスタは書き込み専 用レジスタであり、連続的な読み取り動作経由ではアクセスで きないことに注意してください。コマンドレジスタ (0xAA) から 始まるランダム読み取りは、制御レジスタマップ (0x00) の最初 のアドレスにループバックします。ランダム読み取り動作が範 囲外のメモリアドレスから開始される場合、アドレスバイトが 送信された後に nvSRAM が NACK を送信します。 図 33. ランダム制御レジスタシングルバイト読み取り By Master SDA Line S T A R T S Control Registers Slave Address 0 0 1 1 A2 A1 X Control Register Address A Control Registers Slave Address Sr 0 0 0 1 1 A2 A1 X S T 0 P P 1 By nvSRAM Data Byte A Document Number: 001-87275 Rev. ** A A Page 17 of 40 CY14C101I CY14B101I CY14E101I 図 34. ランダム制御レジスタマルチバイト読み取り SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 Control Register Address X A Control Registers Slave Address Sr 0 0 0 1 1 A2 A1 X 1 ~ ~ By Master S T A R T By nvSRAM Data Byte A A A A S T 0 P P Data Byte N シリアル番号 シリアル番号は、このデバイスを一意に識別するためにユー ザーに提供される 8 バイトのメモリ空間です。通常 2 バイトの カスタマ ID 、その後に続く固有の 5 バイトのシリアル番号と 1 バイトの CRC チェックで構成されています。ただし、nvSRAM は CRC を計算しないため、所望の形式で 8 バイトのメモリ空 間を利用するかどうかはユーザー次第となります。8 バイトの 位置のデフォルト値は「0 X00」に設定されています。 シリアル番号書き込み シリアル番号には、制御レジスタスレーブデバイスを介してア クセスすることができます。シリアル番号を書き込むには、 START コンディションの後にマスタが制御レジスタスレーブ アドレスを送信し、0x01 から 0x08 のアドレス位置に書き込み ます。シリアル番号レジスタのコンテンツは、次の STORE 動 作の不揮発性メモリに確保されています。AutoStore がイネー ブルになっている場合は、パワーダウン時に nvSRAM が自動的 に不揮 発 性 メ モ リ にシ リ ア ル 番 号 を 格 納 し ま す。 しかし、 AutoStore がディスエーブルになっている場合は、ユーザーが STORE 動作を実行して、シリアル番号レジスタのコンテンツ を確保する必要があります。 注 シリアル番号ロック (SNL) ビットが設定されていない場合、 シリアル番号レジスタは STORE が実行されたか否かにかかわ らず書き換えることができます。一旦シリアル番号ロックビッ トが設定されると、シリアル番号レジスタへは書き込めません。 シリアル番号ロックビットを設定中に、マスタがレジスタへの 書き込み動作を実行しようとすると、NACK が返され、書き込 みは行われません。 Document Number: 001-87275 Rev. ** シリアル番号ロック シリアル番号レジスタへの書き込み完了後、メモリ制御レジス タ (0x00) でシリアル番号ロックビットを「1」に設定してシリ アル番号をロックする責任はマスタにあります。メモリ制御レ ジスタおよびシリアル番号のコンテンツは、次の STORE 動作 (STORE または AutoStore) に確保されます。AutoStore がイネー ブルでない場合は、ユーザーが STORE 動作を実行して、ロッ クビット状態を確保する必要があります。 STORE が実行されない場合、シリアル番号ロックビットはパ ワーサイクルに耐えられません。シリアル番号ロックビットお よび 8 バイトのシリアル番号は、パワーアップ時「0」がデフォ ルトです。 シリアル番号読み取り シリアル番号は、制御レジスタスレーブの目的のアドレスの読 み取り動作によって読み取ることができます。制御レジスタデ バイスは、バースト読み取り動作実行中に、最後のアドレス ( コマンドレジスタを除く ) から 0x00 アドレス位置へループバッ クします。シリアル番号は 0x01 から 0x08 の位置に存在します。 シリアル番号がロックされていない場合でも、シリアル番号読 み取り動作により、シリアル番号レジスタに書き込まれている 現在の値を戻すことができます。ロックビットが設定される前 に、正しいシリアル番号がレジスタに書き込まれているかどう かを確認するために、マスタがシリアル番号読み取り動作を実 行する可能性があります。 Page 18 of 40 CY14C101I CY14B101I CY14E101I デバイス ID デバイス ID は、JEDEC 割り当てのメーカー ID、製品 ID、容量 ID、およびダイ改訂で構成される 4 バイトコードです。これらの レジスタは工場出荷時に設定され、ユーザーには読み取り専用のレジスタです。 表 6. デバイス ID デバイス ID の説明 デバイス ID (4 バイト ) デバイス 31‒21 (11 ビット ) 20‒7 (14 ビット ) 6‒3 (4 ビット ) 2‒0 (3 ビット ) メーカー ID 製品 ID 容量 ID ダイ改訂 CY14C101I 0x0681E2A0 00000110100 00001111000101 0100 000 CY14B101I 0x0681EAA0 00000110100 00001111010101 0100 000 CY14E101I 0x0681F2A0 00000110100 00001111100101 0100 000 表 6 に示されているように、デバイス ID は 4 つの部分に分か れています。 表 6 に示されているように、4 ビットの容量 ID は製品の 1Mb 容量を示すためのものです。 1. メーカー ID (11 ビット ) 4. ダイ改訂 (3 ビット ) これはサイプレス用に JEDEC が割り当てたメーカーの ID で す。JEDEC は異なるバンクでメーカーID を割り当てます。メー カー ID の最初の 3 ビットは、ID が割り当てられているバンク を表しています。次の 8 ビットはメーカー ID を表しています。 これは製品の設計への大幅な変更を表すために使用されます。 初期設定は常に 0x0 です。 サイプレスのメーカーID はバンク 0 の 0x34 です。したがって、 すべてのサイプレスの nvSRAM 製品のメーカー ID は以下のよ うになっています。 制御レジスタスレーブにより、コマンドレジスタ (0xAA) に特 定のコマンドバイトを書き込むことで異なるコマンドの実行が 可能となります。各コマンドのバイトコードは表 5 に指定され ています。これらのコマンドの実行中は、デバイスにアクセス することができず、3 つのスレーブデバイスのいずれかが選択 されている場合は NACK が返されます。無効なコマンドがマス タによって送信された場合、コマンドが NOP ( 演算なし ) とア クノレッジされたことを示す ACK で nvSRAM が応答します。 アドレスは 0x00 の位置にロールオーバーします。 コマンドレジスタを使用したコマンドの実行 サイプレス ID - 000_0011_0100 2. 製品 ID (14 ビット ) デバイスの製品 ID は表 6 に示されています。 3. 容量 ID (4 ビット ) 図 35. コマンドレジスタを使用したコマンドの実行 By Master SDA Line S T A R T S Control Register Slave Address 0 0 1 1 A2 A1 X Command Register Address 1 0 0 1 0 1 0 1 S T O P Command Byte P 0 By nvSRAM A Document Number: 001-87275 Rev. ** A A Page 19 of 40 CY14C101I CY14B101I CY14E101I リアルタイムクロック動作 nvTIME の動作 CY14X101I には、クロック、アラーム、ウォッチドッグ、割り 込み、および制御機能を含む内部レジスタがあります。RTC レ ジスタは nvSRAM からの独立したアドレス空間を占有し、レジ スタアドレス0x00∼0x0Fの読み取り RTCレジスタおよび書き 込み RTC レジスタのシーケンスを介してアクセスできます。ク ロックとタイマ情報レジスタの内部ダブルバッファは、読み込 みまたは書き込み動作中の過渡的な内部クロックデータへのア クセスを防ぎます。またダブルバッファリングは、外部からク ロックデータにアクセスする際、通常のタイミングカウントを 中断させず、内部クロック精度の劣化を回避します。クロック およびアラーム レジスタはBCD 形式でデータをストアします。 クロックの動作 値は、ソフトウェア / ハードウェア STORE または AutoStore 動 作を開始することにより、不揮発性メモリに保存する必要があ ります。AutoStore をディスエーブルにしたモードでは、変更が 正しく記録されるよう、RTC レジスタへの書き込みを行いなが ら、tRTCP 時間の後に STORE 処理を実行してください。 バックアップ電源 CY14X101I の RTC は、長期間電源を確保するよう設計されて います。用途に応じバックアップ電源にコンデンサかバッテリ を選択します。これにより V RTCcap または V RTCbat ピンを使用 します。 主電源が供給されている時、V CC が 異常になり、 VSWITCH を下回ると、デバイスは電源をバックアップ電源に切 り替えます。 クロック発振器の消費電流は非常に小さいため、バックアップ 電源によるバックアップ時間が長くなります。主電源を喪失し た状態のクロック動作にかかわらず、nvSRAM に格納された データは電源が失われたときに不揮発性素子に格納されるた め、データが失われることはありません。 クロックレジスタは、1 秒単位で 9,999 年までの時間を維持し ます。時刻は任意のカレンダー時間に設定することができ、ク ロックは曜日と月の日、うるう年、世紀の遷移を自動的に刻み ます。クロック機能には 8 つの専用レジスタがあります。これ は書き込みサイクルで時間を設定し、読み取りサイクルで時間 を読み取ります。これらのレジスタにはBCD 形式で時間が含ま れます。「0」として定義されたビットは、現在使用されておら ず、将来使用するために予約されています。 バックアップ動作中に、CY14X101I は室温で 0.45 µA( 代表値 ) を消費します。ユーザは、用途に応じてコンデンサやバッテリ の値を選択する必要があります。 クロックの読み込み 表 7. RTC のバックアップ時間 ダブルバッファ RTC レジスタの構造は、クロックから不正な データを読み取る可能性を減らします。遷移におけるデータの 読み取りを防止するために、CY14X101I 時間保持レジスタの内 部更新は、読み取りクロックデータの前に、読み取りビット「R」 ( フラグレジスタ − 0x00) が「1」に設定されると停止されます。 レジスタの更新停止は、クロックの精度に影響を与えません。 RTC デバイスの読み取りシーケンスが開始されると、ユーザー の時間保持レジスタの更新が停止され、STOP または反復 START コンディションが生成されるまで再開されません。内部 クロックが動作している状態で、RTC レジスタが読み込まれま す。読み取りシーケンスの終了後、すべての RTC レジスタが、 20ms 以内に同時に更新されます。 クロックの時刻設定 書き込みビット「W」( フラグレジスタ− 0x00) が「1」に設定 されると、RTC デバイスへの書き込みアクセスが時間保持レジ スタの更新を停止し、時間の設定が可能になります。次に、正 しい曜日、日付、および時間がレジスタに書き込まれます。正 しい形式は、24 時間 BCD 形式です。書き込まれた時間は、「基 準時刻」と呼ばれます。この値は、不揮発性レジスタに格納さ れ、現在の時刻の計算に使用されます。「0」が書き込まれて書 き込みビット「W」がクリアされ、STOP または反復 START コ ンディションが検出されると、クロックが通常の動作を再開し た後、時間保持レジスタの値は実際のクロックカウンタに転送 されます。有効な STOP または反復 START コンディションが マスタによって生成されない場合は、RTC レジスタに書き込ま れた時間は実際のクロックカウンタに転送されません。 時間保持レジスタに書き込まれた時間が正しい BCD 形式でな い場合は、RTC レジスタの各無効ニブルは、RTC が通常の処 理を再開した後で、0x0 にロールオーバーする前に、0xF まで カウントを継続します。 注 「W」ビットが「0」に設定される後、時間保持、アラーム、 校正、および割り込みレジスタに書き込まれる値は、tRTCp 時間 で RTC 時間保持カウンタに転送されます。これらのカウンタの Document Number: 001-87275 Rev. ** 最大電流仕様に基づくバックアップ時間の値を、以下の表に示 します。公称バックアップ時間は約 2 倍長くなります。 コンデンサの値 バックアップ時間 (CY14B101I) 0.1F 0.47F 1.0F 60 時間 12 日 25 日 コンデンサを使用すると、システムの電源が投入されるたびに バックアップ電源が充電されるという明白な利点があります。 バッテリバックアップを使用する場合は、3V リチウムバッテリ をお勧めします。CY14X101I は、主電源を喪失した場合に、 バッテリからのみ電流を受けます。 ただし、バッテリは、 CY14X101I によって常に充電されるわけではありません。バッ テリ容量は、システムのライフサイクルを通して、必要なダウ ンタイムの合計予想時間を考慮して選択する必要があります。 発振器の起動と停止 0x08 制御にある校正レジスタの OSCEN ビットが、発振器のイ ネーブルまたはディスエーブルを制御します。このビットは不 揮発性であり、 「イネーブル状態」(「0」に設定されている ) で お客様に出荷されます。システムが保存状態にある場合にバッ テリを保たせるには、OSCEN を「1」に設定する必要がありま す。これにより発振回路が停止し、バッテリ寿命が延長されま す。OSCEN ビットがディスエーブルからイネーブルになる場 合は、発振器が開始されるのに約 1 秒（最大 2 秒）かかります。 システムの電源がオフである時にバックアップ電源の電圧 (VRTCcap または VRTCbat) がそれぞれの最小レベルを下回ると、 発振器が動作しなくなることがあります。CY14X101I には、シ ステム電源が回復された時に、発振器の異常を検出する能力が あります。これは、アドレス 0x00 にあるフラグレジスタの発振 器異常フラグ (OSCF) に記録されます。デバイスに電流が供給 されている (VCC が VSWITCH を上回る ) 場合、OSCEN ビット がチェックされ、 「イネーブル」状態であることを確認されま す。OSCEN ビットがイネーブルになっていて、発振器が最初 の 5ms 以内にアクティブにならない場合は、OSCF ビットが Page 20 of 40 CY14C101I CY14B101I CY14E101I 「1」に設定されます。システムはこの条件を点検し、フラグを クリアするために「0 」を書き込む必要があります。 OSCF フラグビットを設定することに加え、時間レジスタが 「基準時刻」にリセットされることに注意してください。この時 間は、時間保持レジスタに書き込まれる最後の値です。制御ま たは校正レジスタと OSCEN ビットは、 「発振器異常」コンディ ションによる影響は受けません。 OSCF の値は、時間レジスタが最初に書き込まれた際に、「0 」 にリセットする必要があります。これは、システムが最初に電 源を投入された時に設定されている可能性があり、このビット の状態を初期化します。 OSCF をリセットするには、書き込みビット「 W」( フラグ レ ジスタ − 0x00) を「1」に設定し、フラグレジスタへの書き込 みをイネーブルにします。書き込みをディスエーブルにするに は、OSCF に「0」を書き込み、書き込みビットを「0」にリ セットします。 クロックの校正 RTC は 32.768kHz の公称周波数を持つクオーツ水晶によって 駆動されます。クロックの精度は、水晶と校正の品質に依存し ます。市場で入手可能な水晶には、通常、+20ppm ∼ +35ppm の 誤差があります。しかし、CY14X101I は、25 ℃で +1/-2 ppm ま で精度を向上させる校正回路を採用しています。これは、月当 たり +2.5 ∼ –5 秒の誤差を意味します。 校正回路は、この精度を達成するため、発振器分周回路からカ ウントを加算または減算します。サプレス ( 減算、マイナス校 正 ) またはスプリット ( 加算、プラス校正 ) されるパルス数は、 0x08にある校正レジスタの5つの校正ビットに格納された値に より異なります。校正ビットは、校正レジスタの 5 つの下位ビッ トを占有します。これらのビットは、バイナリ形式で「0」と 31 間の任意の値を表すために設定されます。ビット D5 は符号 ビットで、 「1」がプラス校正、 「0」がマイナス校正を示します。 カウントを加算するとクロックが速くなり、減算するとクロッ クが遅くなります。二進数の「1」がレジスタにロードされる と、符号に応じて、発振器の誤差に 4.068 または -2.034 ppm の オフセット調整を行います。 校正は、64 分サイクル内で発生します。サイクルの最初の 62 分 は、毎分 1 回、128 の発振器サイクルで 1 秒短縮されるか、256 の発振器サイクルで 1 秒長くなります。二進数の「1」がレジス タにロードされると、64 分サイクルの最初の 2 分のみが変更さ れます。二進数の 6 がロードされると、最初の 12 が影響を受け、 同じパターンが続きます。したがって、各校正の手順は、実際の 125,829,120 回発振器サイクルごとに、512 を加算または 256 を 減算する効果があります。これは、校正レジスタの校正ステップ ごとに、4.068 または -2.034ppm の調整を行うことを意味します。 必要な校正を決定するには、フラグレジスタ (0x00) の CAL ビッ トを「1」に設定する必要があります。これは、512 Hz の公称 周波数で INT ピンをトグルします。512 Hz から測定される任意 の偏差は、必要な補正の程度と方向を示します。たとえば、 512.01024 Hz の読み込みは +20 ppm の誤差を示します。した がって、–10 (001010b) の 10 進値を校正レジスタにロードし、 この誤差を相殺する必要があります。 注：校正レジスタを設定または変更しても、テスト出力周波数 には影響しません。 CAL をリセットするには、書き込みビット「 W」( フラグレジ スタ − 0x00) を「1」に設定し、フラグレジスタへの書き込み をイネーブルにします。CAL に値を書き込み、次に書き込みビッ トを「0」にリセットし、書き込みをディスエーブルにします。 Document Number: 001-87275 Rev. ** アラーム アラーム機能は、ユーザーがプログラムしたアラームの時間と 日付 ( レジスタ 0x01-5 に格納されている ) の値を、該当する曜 日と日付の値と比較します。一致すると、アラーム内部フラグ （AF）が設定され、アラーム割込みイネーブル（AIE）ビットが 設定されている場合は、割り込みが INT ピンで生成されます。 日付、時間、分、秒 という、4 つのアラーム一致フィールドが あります。これらの各フィールドは、フィールドがアラーム一 致ロジックで使用されているかどうかを判断するために使用さ れる一致ビットを持ちます。一致ビットが「0」に設定されてい る場合は、対応するフィールドが一致プロセスで使用されてい ることを示します。一致ビットに応じて、アラームは、月に一 度など特定の頻度で発生します。最小頻度は、毎分 1 回です。 一致ビットを選択しない（すべて 1）場合は、一致が必要とさ れないため、アラームがディスエーブルになることを示します。 すべての一致ビット（すべて 0）を選択すると、正確な時間と 日付の一致が発生します。 アラームイベントを検出するには、AF フラグを読み込むまた は INT ピンを監視するという 2 つの方法を使用します。0x00 に あるフラグレジスタの AF フラグは、日付や時間の一致が発生 したことを示します。一致が発生すると、AF ビットが「1」に 設定されます。フラグ レジスタを読み込むと、アラーム フラグ ビット（および他のすべて）がクリアされます。ハードウェア 割り込みピンも、アラーム イベントを検出するために使用され ることがあります。 これを設定するには、書き込みビット「 W」( フラグレジスタ − 0x00) を「1」に設定し、アラームレジスタへの書き込みを イネーブルにします。アラームの値を書き込んだ後、 「W」ビッ トを「0」にクリアし、変更を有効にします。 注 CY14X101I は、アラームフラグと割り込みを適切に処理す るため、アラーム一致ビット ( アラーム秒レジスタ 0x02 のビッ ト「D7」) を数秒間「0」に設定する必要があります。 ウォッチドッグタイマ ウォッチドッグタイマは、水晶発振器から派生した 32 Hz のク ロック (31.25ms) を使用する、フリーランダウンカウンタです。 発振器は、関数へのウォッチドッグとして実行する必要があり ます。ウォッチドッグ タイマ レジスタにロードされた値から カウント ダウンを開始します。 タイマは、ロード可能なレジスタとフリーラン カウンタで構成 されています。パワーアップ時に、レジスタ 0x07 のウォッチ ドッグタイムアウト値が、カウンタのロードレジスタにロード されます。カウントは、ウォッチドッグストローブ (WDS) ビッ トが「1」に設定されるたびに、ロード可能な値からの電源投 入と再起動を開始します。カウンタは、「0」のピン値と比較さ れます。カウンタがこの値に達すると、内部フラグとオプショ ンの割り込み出力が発生します。カウンタが「0」に到達する前 に WDS ビットを「1」に設定することにより、割り込みタイム アウトを防ぐことができます。これにより、カウンタにウォッ チドッグ タイムアウト値がリロードされ、再起動されます。カ ウンタがピンの値に達する前に WDS ビットを設定する限り、 割り込みとウォッチドッグ タイマフラグは発生しません。 ウォッチドッグ書き込みビットを「0」に設定することで、新 しいタイムアウト値が書き込まれます。WDW が「0」である場 合、ウォッチドッグタイムアウト値ビット D5-D0 への新しい値 の書き込みがイネーブルになり、タイムアウト値が変更されま す。WDW が「1」である場合、D5-D0 ビットへの書き込みは無 視されます。WDW 機能は、ウォッチドッグ タイマの値が変更 されることを考慮せずに、WDS ビットを設定できるようにし ます。ウォッチドッグ タイマの論理図を、22 ページの 図 36 に Page 21 of 40 CY14C101I CY14B101I CY14E101I 示します。ウォッチドッグタイムアウト値を「0」に設定する と、ウォッチドッグ機能がディスエーブルになることに注意し てください。 ウォッチドッグ タイマの出力は、ウォッチドッグがタイムアウ トまで許可されている場合に設定されるフラグビット WDF で す。割り込みレジスタのウォッチドッグ割り込みイネーブル (WIE) ビットが設定されている場合は、INT ピンのハードウェ ア割り込みも、ウォッチドッグタイムアウトで生成されます。 フラグおよびハードウェア割り込みは、ユーザーがフラグレジ スタを読み込んだ時に両方クリアされます。 図 36. ウォッチドッグタイマブロック図 す。更新された RTC 時間保持レジスタは、VCC が回復された後 で利用できるようになります(33ページのnvSRAM仕様を参照)。 バックアップ電源モニタ CY14X101I は、バックアップ電源 ( バッテリまたはコンデンサ バックアップ ) 障害を検出するバックアップ電源監視システム を提供します。バックアップ電源に障害が発生した場合、次の パワーアップでバックアップ電源障害フラグ (BPF) が発行され ます。バックアップ電圧が VBAKFAIL よりも下がった場合に、 BPF フラグが設定されます。RTC がバックアップモードで実行 中である際もバックアップ電源が監視されます。バックアップ モード中に検出された低電圧は、BPF フラグを通してフラグが 立てられます。BPF がデータを保持することができるのは、 バックアップ電圧の定義された低レベルまでです (VDR)。 割り込み Clock Divider Oscillator 32.768 KHz 1 Hz 32 Hz Counter Zero Compare WDF Load Register WDS D Q WDW Q write to Watchdog Register Watchdog Register プログラマブル方形波ジェネレータ 方形波ジェネレータブロックは、デバイスの INT ピンに所望の 周波数を生成するために水晶出力を使用します。出力周波数は、 以下のいずれかになるようにプログラムすることができます。 1. 1Hz 2. 512 Hz 3. 4096Hz 4. 32768Hz デバイスがバックアップ電源で実行されている時は、方形波出 力は生成されません。 Power Monitor CY14X101I は、電源異常割り込み機能による電力管理機能を提 供します。また、クロック用のバックアップ電源への内部ス イッチを制御し、低 VCC アクセスからメモリを保護します。電 源モニタは、VCC 電圧を VSWITCH 閾値と比較する、内部バンド ギャップ参照回路に基づきます。 VCC が電源を喪失した際に VSWITCH がに達すると、データ STORE 動作が SRAM から不揮発性要素に対して開始され、最 後の SRAM データ状態を確保します。また、電源が VCC から バックアップ電源 ( バッテリまたはコンデンサ ) に切り替えら れ、RTC 発振器を処理します。 バックアップ 電源から動作している場合、nvSRAM との読み込 みおよび書き込み処理が抑制され、RTC 機能が利用できなくな ります。RTC クロックは、バックグラウンドで処理を継続しま Document Number: 001-87275 Rev. ** CY14X101I は、フラグレジスタ、割り込みレジスタ、およびマ イクロコントローラへの割り込み信号を送ることができるロ ジックを持っています。割り込みには、ウォッチドッグタイマ、 電源モニタ、アラームタイマという 3 つの潜在的ソースがあり ます。それぞれ、個別に割り込みレジスタ (0x06) の適切な設定 によって、INT ピンを駆動するためにイネーブルにできます。さ らに、ホストプロセッサが割り込みの原因を判別するために使 用するフラグレジスタ (0x00) に、関連するフラグビットを持っ ています。INT ピンのドライバは、割り込みが発生したときに その動作を指定する 2 つのビットを持っています。 割り込みは、両方のフラグが、3 つのソースのいずれかによっ てオンになった場合、および割り込みレジスタで該当する割り 込みイネーブル ビット（ 「1」に設定）がイネーブルになった場 合にのみ発生します。割り込みソースがアクティブになった 後、2 つのプログラマブル ビット、H/L と P/L は、INT ピンで 出力ピンドライバの動作を決定します。これらの 2 ビットは割 り込みレジスタにあり、INT ピンからレベルまたはパルスモー ドの出力を駆動するために使用できます。パルス モードでは、 パルス幅が内部で約 200ms に固定されます。このモードは、ホ スト マイクロコントローラをリセットするためのモードです。 レベル モードでは、フラグ レジスタがユーザによって読み込 まれるまで、ピンはアクティブ極性になります。このモードは、 ホスト マイクロコントローラへの割り込みとして使用されま す。制御ビットについては、次のセクションで説明します。 割り込みは、通常の電源による動作中にのみ生成され、システ ムがバックアップ電源モードで実行されているときにはトリガ されません。 注 CY14X101I は、パワーアップ RECALL シーケンスが完了し た後でのみ有効な割り込みを生成します。INT ピンの全イベン トは、パワーアップ後、tFA 中は無視される必要があります。 割り込みレジスタ ウォッチドッグ割り込み有効 (WIE)：「1」に設定すると、ウォッ チドッグ タイマは、ウォッチドッグ タイムアウトが発生した 際に INT ピンと内部フラグを駆動します。WIE を「0」に設定 すると、ウォッチドッグ タイマは、フラグ レジスタの WDF フ ラグにのみ影響します。 アラーム割り込み有効 (AIE)： 「1」に設定すると、アラームの 一致により、INT ピンと内部フラグが駆動されます。AIE を「0」 に設定すると、アラームの一致はフラグレジスタの AF フラグ にのみ影響します。 電源異常割り込み有効 (PFE)：「1」に設定すると、電源異常モ ニタにより、ピンと内部フラグが駆動されます。PFE を「0」に Page 22 of 40 CY14C101I CY14B101I CY14E101I 方形波有効 (SQWE)：「1」に設定されると、プログラマブル周 波数の方形波が INT ピンに生成されます。周波数は割り込みレ ジスタの SQ1 と SQ0 ビットによって決定されます。このビッ トは不揮発性であり、パワーサイクルに耐えます。SQWE ビッ トは他すべての割り込みよりも優先されます。しかし、CAL ビットは方形波ジェネレータよりも優先されます。このビット のデフォルトは工場出荷時に「0」に設定されています。 HIGH/LOW（H/L）： 「1」に設定すると、INT ピンがアクティ ブ HIGH になり、ドライバ モードがプッシュ プルになります。 INT ピンは、V CC が VSWITCH を上回る場合にのみ HIGH を駆動 します。「0」に設定すると、INT ピンがアクティブ LOW にな り、ドライバ モードがオープン ドレインになります。アクティ ブ LOW モードで割り込みを使用している間、INT ピンは 10k 抵抗で VCC にプルアップする必要があります。 パルス / レベル (P/L)：「1」に設定し、割り込みが発生すると、 INT ピンが約 200ms 秒間駆動されます。P/L が「0」に設定され ると、INT ピンは、フラグ レジスタが読み込まれるまで、HIGH または LOW（H/L により決定される）に駆動されます。 SQ1 および SQ0。SQWE ビットが「1」に設定されている時、 これらのビットは INT ピン出力で方形波の周波数を固定するた めに一緒に使用されます。これらのビットは非揮発性であり、 パワーサイクルに耐えます。この表に示されているように、出 力周波数が決定されます。 表 8. SQW 出力選択 SQ1 SQ0 周波数 0 0 1Hz 備考 0 1 512 Hz 512Hz クロック出力 1 0 4096Hz 4kHz クロック出力 1 1 32768Hz 発振器出力周波数 1Hz 信号 Document Number: 001-87275 Rev. ** イネーブルな割り込みソースが INT ピンをアクティブ化する と、外部ホストはレジスタのフラグを読み込んで、原因を特定 します。レジスタが読み込まれる際には、すべてのフラグがク リアされることに注意してください。INT ピンがレベルモード にプログラムされている場合、条件は クリアされ、INT ピンは 非アクティブ状態に戻ります。ピンがパルスモードにプログラ ムされている場合、フラグの読み込みによってもフラグとピン がクリアされます。フラグ レジスタが読み込まれると、パルス は、その指定された期間を完了しません。INT ピンがホストの リセットとして使用されている場合は、フラグ レジスタはリ セット時に読み込まれません。 以下は INT ピンの状態をまとめた表です。 表 9. INT ピンの状態 CAL SQWE WIE/AIE/PFE INT ピン出力 1 X X 512 Hz 0 1 X 方形波出力 0 0 1 0 0 0 アラーム HI-Z フラグレジスタ フラグ レジスタには、3 つのフラグ ビットがあります。これら は、割り込みを生成するために使用することができる WDF、 AF、および PF です。これらのフラグは、ウォッチドッグタイ ムアウト、アラーム一致、または電源異常モニタによってそれ ぞれ設定されます。フラグが設定される際、プロセッサは、こ のレジスタをポーリングすること、または割り込みをイネーブ ルにすることができます。これらのフラグは、レジスタが読み 込まれると自動的にリセットされます。フラグレジスタは、電 源投入時に値 0x00 を使って自動的にロードされます (OSCF ビットを除く。20 ページの発振器の起動と停止を参照 )。 Page 23 of 40 CY14C101I CY14B101I CY14E101I 図 37. RTC の推奨コンポーネント構成 [4] 推奨値 Y1 = 32.768 KHz (12.5 pF) C1 = 12 pF C2 = 69 pF Xout C1 Y1 Xin C2 注 : C1 と C2 の推奨値はボード トレース静電容量を含みます。 図 38. 割り込みブロック図 WIE Watchdog Timer WDF Power Monitor PFE PF AIE P/L 512 Hz Clock AF Pin Driver Mux Clock Alarm Square Wave HI-Z Control SEL Line VCC INT H/L VSS WDF - ウォッチドッグタイマフラグ WIE - ウォッチドッグ割り込み イネーブル PF - 電源異常フラグ PFE - 電源異常有効 AF - アラームフラグ AIE - アラーム割り込みイネーブル P/L - パルスレベル H/L - HIGH/LOW SQWE - 方形波イネーブル SQWE Priority CAL Encoder WIE/PIE/ AIE 注 4. nvSRAMRTC の設計ガイドラインおよびベストプラクティスについては、アプリケーションノート AN61546 を参照してください。 Document Number: 001-87275 Rev. ** Page 24 of 40 CY14C101I CY14B101I CY14E101I 表 10. RTC レジスタマップ [5、6] レジスタ BCD 形式のデータ D7 0x0F D5 年 (10 年の位 ) 0 0 D4 D3 D2 D1 D0 機能 / 範囲 年 年：00–99 月 月：01–12 0x0E 0 0x0D 0 0 0x0C 0 0 0x0B 0 0 0x0A 0 0x09 0 0x08 OSCEN (0) 0x07 WDS (0) WDW (0) 0x06 WIE (0) AIE (0) 0x05 M (1) 0 アラーム日 (10 日の位 ) アラーム日 (1 日の位 ) アラーム、今月の日：01–31 0x04 M (1) 0 アラーム時間 (10 時間の位 ) アラーム時間 (1 時間の位 ) アラーム時間：00–23 0x03 M (1) アラーム分 (10 分の位 ) アラーム分 (1 分の位 ) アラーム分：00–59 0x02 M (1) アラーム秒 (10 秒の位 ) アラーム秒 (1 秒の位 ) アラーム秒：00–59 WDF 世紀（10 世紀の位） AF PF OSCF[8] 0x01 0x00 注 5. 6. 7. 8. D6 月 (10ヶ 月の位 ) 日 (10 日の位 ) 0 0 日 (1 日の位 ) 0 時間 (10 時間の位 ) 分 (10 分の位 ) 0 今月の日：01–31 曜日：01–07 曜日 秒 (10 秒の位 ) Cal Sign (0) 時間 時間：00–23 分 (1 分の位 ) 分：00–59 秒 (1 秒の位 ) 秒：00–59 校正値 [7] 校正 (00000) ウォッチドッグ [7] WDT (000000) PFE (0) SQWE (0) H/L (1) BPF[8] P/L (0) SQ1 (0) 世紀（1 世紀の位） CAL (0) W (0) SQ0 (0) 割り込み [7] 世紀：00–99 R (0) フラグ [7] ( ) は、工場出荷時の値を示しています。 RTC レジスタの未使用ビットは後の使用のために予約されており、「0」に設定されている必要があります。 これは、バイナリ値ではなく、BCD 値です。 ユーザーが OSCF と BPF フラグビットをリセットする場合は、フラグレジスタは、tRTCp 時間の後に更新されます。 Document Number: 001-87275 Rev. ** Page 25 of 40 CY14C101I CY14B101I CY14E101I 表 11. レジスタ マップ詳細 レジスタ 内容 時間管理 - 年 D7 0x0F D6 D5 D4 D3 D2 D1 D0 年 (10 年の位 ) 年 年の下位2桁のBCD桁が含まれています。下位ニブル（4ビット）には、年の値が含まれています。上位ニブル（4 ビット）には、10単位の年の値が含まれます。各ニブルは0から9までになります。レジスタの範囲は0から99です。 時間管理 - 月 0x0E D7 D6 D5 0 0 0 D4 D3 D7 D6 D5 0 0 D7 D6 D5 D4 D3 0 0 0 0 0 D7 D6 D5 D4 0 0 D2 D1 D0 月 (10ヶ月の 月 位) 月のBCD桁が含まれています。下位ニブル（4ビット）は、下位桁が含まれており、0から9までで動作します。上位 ニブル（1ビット）は、上位桁が含まれており、0から1で動作します。レジスタの範囲は1から12です。 時間管理 - 日 0x0D D4 D3 D2 D1 D0 日 (10 日の位 ) 日 (1 日の位 ) 今月の日のBCD桁が含まれています。下位ニブル（4ビット）は、下位桁が含まれており、0から9までで動作しま す。上位ニブル（2ビット）は、上位桁が含まれており、0から3で動作します。レジスタの範囲は1から31です。う るう年は自動的に調整されます。 時間管理 - 曜日 0x0C D2 D1 D0 曜日 下位ニブル（3ビット）は、曜日に関連する値が含まれます。曜日は、1から7までカウントしてから1に戻るリング カウンタです。曜日は日付と統合されていないため、ユーザが、曜日の値に意味を割り当てる必要があります。 時間管理 - 時間 0x0B D3 D2 D1 D0 時間 (10 時間の位 ) 時間 24時間形式で時間のBCD値が含まれます。下位ニブル（4ビット）は、下位桁が含まれており、0から9までで動作し ます。上位ニブル（2ビット）は、上位桁が含まれており、0から2で動作します。レジスタの範囲は0から23です。 時間管理 - 分 D7 0x0A D6 D5 D4 D3 D2 D1 D0 0 分 (10 分の位 ) 分 (1 分の位 ) 分のBCD値が含まれます。下位ニブル（4ビット）は、下位桁が含まれており、0から9までで動作します。上位ニブ ル（3ビット）は、分の上位の桁が含まれており、0から5で動作します。レジスタの範囲は0から59です。 時間管理 - 秒 D7 0x09 D6 D5 D4 D3 D2 D1 D0 0 秒 (10 秒の位 ) 秒 (1 秒の位 ) 秒のBCD値が含まれます。下位ニブル（4ビット）は、下位桁が含まれており、0から9までで動作します。上位ニブ ル（3ビット）は、上位桁が含まれており、0から5で動作します。レジスタの範囲は0から59です。 校正 / 制御 0X08 D7 D6 OSCEN 0 D7 D6 WDS WDW D5 D4 D3 D2 D1 D0 校正 校正 符号 OSCEN 発振器イネーブル 「1」にセットすると、発振器を停止させます。「0」にクリアすると、発振器を起動します。発振 器を停止させると、保存中にバッテリやコンデンサの電力を節約できます。 校正サイン タイムベースへの加算（1）またはタイムベースからの減算（0）として校正を適用するかどうかを決定します。 校正 これらの5ビットは、クロックの校正を制御します。 ウォッチドッグタイマ 0x07 Document Number: 001-87275 Rev. ** D5 D4 D3 D2 D1 D0 WDT Page 26 of 40 CY14C101I CY14B101I CY14E101I 表 11. レジスタ マップ詳細 (つづき) レジスタ 内容 WDS ウォッチドッグストローブ。このビットを「1」にセットすると、ウォッチドッグ タイマが再起動されます。この ビットを「0」にクリアしても何の影響もありません。ウォッチドッグ タイマをリセットした後、ビットは自動的に クリアされます。WDSビットは書き込み専用です。これを読み込むと常に「0」が返されます。 ウォッチドッグ書き込み有効。このビットを「1」にセットすると、ウォッチドッグタイムアウト値 (D5-D0)への全 書き込みがディスエーブルになります。これにより、ユーザーはタイムアウト値を変更することなく、ウォッチ ドッグストローブのビットを設定することができます。このビットを「0」にクリアすると、次の書き込みサイクル が完了した際に、ビットD5-D0がウォッチドッグに書き込まれます。この関数の詳細は、21ページのウォッチドッ グタイマに説明されています。 ウォッチドッグ タイムアウトの選択。ウォッチドッグ タイマの間隔は、このレジスタの6ビットの値によって選択さ れます。それは、32 Hzカウント（31.25 ms）の乗数を表します。タイムアウト値の範囲は、31.25ms(「1」の設定) から2秒(3FHの設定)です。ウォッチドッグ タイマ レジスタを「0」にクリアすると、タイマがディスエーブルにな ります。WDWビットが前のサイクルで0に設定されている場合にのみ、これらのビットを書き込むことができます。 WDW WDT 割り込みステータス / 制御 0x06 D7 D6 D5 D4 D3 D2 D1 D0 WIE AIE PFE SQWE H/L P/L SQ1 SQ0 WIE ウォッチドッグ割り込みイネーブル。「1」にセットし、ウォッチドッグ タイムアウトが発生すると、ウォッチドッ グ タイマがINTピンとWDFフラグを駆動します。「0」にクリアすると、ウォッチドッグ タイムアウトは、WDFフ ラグにのみ影響を与えます。 AIE アラーム割り込み有効。「1」にセットすると、アラームの一致により、INTピンとAFフラグが駆動されます。「0」 にクリアすると、アラームの一致は、AFフラグにのみ影響します。 PFE 電源異常有効。「1」にセットすると、アラームの一致により、INTピンとPFフラグが駆動されます。「0」にクリア すると、電源異常 モニタは、PFフラグにのみ影響します。 SQWE 方形波イネーブル。「1」に設定すると、方形波は、SQ1とSQ0ビットを使用してプログラムされた周波数でINTピ ンに駆動されます。方形波出力は割り込みロジックよりも優先されます。SQWEビットが「1」に設定されている場 合、イネーブル化された割り込みソースがアクティブになった時に、該当するフラグのみが立てられ、INTピンは方 形波の駆動を継続します。 H/L HIGH/LOW。「1」にセットすると、INTピンはアクティブHIGHに駆動されます。「0」に設定すると、INTピンは オープンドレインで、アクティブLOWとなります。 P/L パルス/レベル。「1」に設定すると、INTピンは約200ms間、割り込みソースによってアクティブに駆動されます (H/Lにより決定される)。「0」にクリアすると、INTピンはフラグレジスタが読み込まれるまで、アクティブレベル (H/Lにより決定される)に駆動されます。 SQ1、SQ0 SQ1、SQ0。SQWEビットが「1」に設定されている時、これらのビットはINTピン出力で方形波の周波数を決定す るために使用されます。以下は、それぞれの組み合わせ(SQ1、SQ0)の周波数出力です。 (0、0) - 1Hz (0、1) - 512Hz (1、0) - 4096Hz (1、1) - 32768Hz アラーム - 日 0x05 M D7 D6 D5 D4 D3 D2 D1 D0 M 0 アラーム日 (10 日の位 ) アラーム日 (1 日の位 ) 月の日の値とマスク ビットのアラーム値を含め、日の値を選択または選択解除します。 一致。このビットを「0」にクリアすると、日の値がアラーム一致で使用されます。このビットを「1」にセットする と、一致回路が日の値を無視します。 アラーム - 時間 0x04 M D7 D6 M 0 D5 D4 D3 D2 D1 D0 アラーム時間 (10 時間の位 ) アラーム時間 (1 時間の位 ) 時間の値とマスクビットのアラーム値が含まれ、時間の値を選択または選択解除します。 一致。このビットを「0」にクリアすると、時間の値がアラーム一致で使用されます。このビットを「1」にセットす ると、一致回路が時間の値を無視します。 Document Number: 001-87275 Rev. ** Page 27 of 40 CY14C101I CY14B101I CY14E101I 表 11. レジスタ マップ詳細 (つづき) レジスタ 内容 アラーム - 分 0x03 M D7 D6 D5 D4 D3 D2 D1 D0 M アラーム分 (10 分の位 ) アラーム分 (1 分の位 ) 分の値とマスクビットのアラーム値が含まれ、分の値を選択または選択解除します。 一致。このビットを「0」にセットすると、分の値がアラーム一致で使用されます。このビットを「1」にセットする と、一致回路が分の値を無視します。 アラーム - 秒 0x02 M D7 D6 D5 D4 D3 D2 D1 D0 M アラーム秒 (10 秒の位 ) アラーム秒 (1 秒の位 ) 秒の値とマスクビットのアラーム値が含まれ、秒の値を選択または選択解除します。 一致。このビットを「0」にクリアすると、秒の値がアラーム一致で使用されます。このビットを「1」にセットする と、一致回路が秒の値を無視します。 時間管理 - 世紀 0x01 D7 D6 D5 D4 D3 世紀（10 世紀の位） D2 D1 D0 世紀（1 世紀の位） 世紀の BCD 値が含まれます。下位ニブルは、下位桁が含まれており、0 から 9 までで動作します。上位ニブルは、上位桁 が含まれており、0 から 9 で動作します。レジスタの範囲は 0 から 99 です。 フラグ 0x00 WDF AF PF OSCF BPF CAL W R D7 D6 D5 D4 D3 D2 D1 D0 WDF AF PF OSCF BPF CAL W R ウォッチドッグタイマフラグ。この読み取り専用ビットは、ウォッチドッグタイマがユーザーによってリセットさ れずに0に到達できるように「1」にセットされます。フラグレジスタが読み取られる際、またはパワーアップ時に 「0」にクリアされます。 アラームフラグ。この読み取り専用ビットは、時間と日が一致ビット=0でアラームレジスタに保存された値と一致 する場合に「1」にセットされます。フラグ レジスタが読み込まれる際、または電源投入時にクリアされます。 電源異常フラグ。この読み込み専用ビットは、電源異常が、電源異常のしきい値VSWITCHを下回ると、「1」にセット されます。これはフラグレジスタが読み取られる際、クリアされます。 発振器異常フラグ。発振器がイネーブルであるのに最初の5ms間に起動しない場合、パワーアップ時に「1」に設定 します。これは、RTCバックアップ電源に異常が発生し、クロックの値が有効でなくなったことを示します。この ビットはパワーサイクルに耐え、チップによって内部的にクリアされません。ユーザがこの条件をチェックし、フ ラグをクリアするために「0 」を書き込む必要があります。ユーザが OSCF フラグ ビットをリセットする場合は、 ビットは、tRTCp 時間の後に更新されます。 バックアップ電源異常フラグ。バックアップ電源(バッテリまたはコンデンサ)に障害が発生した場合、パワーアップ 時に「1」に設定されます。バックアップ電源への障害発生のコンディションは、指定された最小電圧が下回った時 に決定されます。BPFがデータを保持することができるのは、バックアップ電圧の定義された低レベルまでです (VDR)。このフラグをクリアするには、ユーザーがこのビットをリセットする必要があります。ユーザーがBPFフラ グビットをリセットすると、ビットはtRTCp時間の後に更新されます。 校正モード。「1」にセットすると、512 Hzの方形波がINTピンに出力されます。「0」にクリアすると、INTピンが 通常動作を再開します。このビットはSQ0/SQ1および他の機能よりも優先されます。パワーアップ時のこのビットの デフォルトは「0」(ディスエーブル)です。 書き込み有効：「W」ビットを「1」にセットすると、RTCレジスタの更新が停止されます。これで、ユーザがRTC レジスタ、アラーム レジスタ、校正レジスタ、割り込みレジスタ、フラグ レジスタに書き込むことができるように なります。「W」ビットを「0」にクリアすると、時刻が変わっていた場合に、RTCレジスタの内容が時間保持カウ ンタにに転送されます。この転送プロセスは、完了にtRTCP 時間かかります。パワーアップ時のこのビットのデフォ ルトは、0です。 読み取り有効：「R」ビットを「1」にセットすると、読み込み処理中にクロックデータの更新が実行されないよう に、ユーザRTCレジスタへのクロック更新を停止させます。「R」ビットを「0」にクリアすると、保持レジスタへ のクロックの更新が再開されます。このビットの設定には、「W」ビットを「1」にセットする必要はありません。パ ワーアップ時のこのビットのデフォルトは「0」です。 Document Number: 001-87275 Rev. ** Page 28 of 40 CY14C101I CY14B101I CY14E101I 最大定格 最大定格を超えると、デバイスの寿命が短くなる可能性があり ます。これらのユーザ ガイドラインは未テストです。 保存温度 ................................................... –65 °C ∼ +150 °C 最大累積保存時間 任意のピンからグランド電荷への 過渡電圧 (< 20ns) ...................................–2.0V ∼ VCC+2.0V パッケージ許容電力損失 （T A = 25°C）.............................................................. 1.0 W 表面実装はんだ付け 温度 (3 秒 )................................................................. +260°C 周囲の温度 150 °C で ................................ 1000 時間 DC 出力電流 ( 一度に 1 出力、1 秒間 )。...................... 15mA 周囲の温度 85°C で ........................................... 20 年 静電放電電圧 （MIL-STD-883、メソッド 3015 による）............ > 2001 V 最大接合部温度 .......................................................... 150 °C VSS を基準にした VCC の電源電圧 CY14C101I: ....................................... –0.5V ∼ +3.1V CY14B101I: ....................................... –0.5V ∼ +4.1V CY14E101I: ....................................... –0.5V ∼ +7.0V High Z 状態の出力に印加される 電圧 ..................................................... –0.5V ∼ VCC + 0.5V 入力電圧 ..............................................–0.5 V ∼ VCC + 0.5 V ラッチアップ電流.................................................. > 140 mA 動作範囲 製品 範囲 周囲温度 VCC CY14C101I 工業用 –40 °C ∼ +85 °C 2.4V ∼ 2.6V CY14B101I 2.7V ∼ 3.6V CY14E101I 4.5V ∼ 5.5V DC 特性 動作範囲以上 パラメータ 内容 VCC 電源 ICC1 平均VCC 電流 ICC2 STORE中の平均VCC 電流 ICC4 ISB AutoStoreサイクル中の平均 VCAP 電流 VCCスタンバイ電流 IZZ スリープ モード電流 IIX[10] 各I/Oピンの入力電流 (HSBを除く) 各I/Oピンの入力電流 (HSBの場合) 出力リーク電流 各I/Oピンの容量 IOZ Ci テスト条件 CY14C101I CY14B101I CY14E101I fSCL=3.4MHz、 出力負荷なしで得られた値 (IOUT=0mA) CY14C101I fSCL=1MHz、 出力負荷なしで得られ CY14B101I た値(IOUT=0 mA) CY14E101I すべての入力は影響なし、VCC=最大 期間tSTOREの平均電流 すべての入力は影響なし。期間 tSTOREの平均電流 SCL > (VCC–0.2V)。 VIN<0.2Vまたは> (VCC–0.2 V)。 Wビットを「0」に設定。不揮発性の サイクルが完了した後のスタンバイ 電流レベル。入力は静的。 fSCL=0MHz。 SLEEP命令が取り込まれた後の tSLEEP時間。すべての入力は静的で あり、CMOSロジックレベルで設定。 0.1VCC < Vi < 0.9VCC最大 すべての入力および出力信号ピンお よびVSSで測定された容量。 最小値 標準値 [9] 最大値 単位 2.4 2.7 4.5 – 2.5 3.0 5.0 – 2.6 3.6 5.5 1 V V V mA – – 400 μA – – – – 450 3 μA mA – – 3 mA – – 250 μA – – 8 μA –1 – +1 μA –100 – +1 μA –1 – – – +1 7 μA pF 注 9. 標準値は 25 ℃、VCC = VCC(Typ) です 。100% テストされているわけではありません。 10. WP、A2、および A1 ピンには適用されません。 Document Number: 001-87275 Rev. ** Page 29 of 40 CY14C101I CY14B101I CY14E101I DC 特性 ( つづき ) 動作範囲以上 パラメータ 内容 VIH VIL VOL Rin[11] 入力 HIGH 電圧 入力 LOW 電圧 出力 LOW 電圧 入力抵抗(WP、A2、A1) Vhys シュミットトリガ入力のヒステ リシス ストレージ コンデンサ。 VCAP[12] VVCAP[13、14] テスト条件 IOL =3mA VIN=VIL(Max)の場合 VIN=VIH (Min)の場合 VCAPピンとVSSの間 デバイスで駆動された VCAPピン VCC=最大 上の最大電圧 CY14C101I CY14B101I CY14E101I CY14C101I CY14B101I CY14E101I 最小値 標準値 [9] 最大値 単位 0.7VCC –0.5 0 50 1 0.05VCC – – – – – – VCC + 0.5 0.3VCC 0.4 – – – V V V kΩ MΩ V 170 42 220 47 270 180 μF μF – – VCC V – – VCC– 0.5 V データ保持期間および書き換え回数 動作範囲以上 パラメータ 内容 DATAR データ保持期間 NVC 不揮発性 STORE 処理回数 最小値 単位 20 年 K 1,000 熱抵抗 パラメータ [14] ΘJA ΘJC 内容 熱抵抗 （ジャンクションから周囲） 熱抵抗 （ジャンクションからケース） テスト条件 16 ピン SOIC 単位 テスト条件は、EIA/JESD51による、熱インピーダンスを 測定するための標準的なテスト方法と手順に従います。 56.68 °C/W 32.11 °C/W 注 11. 入力プルダウン回路は入力電圧が VIL 以下である時に強く (50KΩ)、入力電圧が VIH 以上の時に弱く (1MΩ) なります。 12. VCAP 最小値は、AutoStore 処理を完了するのに十分な電荷があることを保証するものです。VCAP 最大値は、パワーアップ RECALL サイクルの間に VCAP コンデ ンサが AutoStore 処理を完了するのに必要な電圧まで充電されることを保証するものです。これはパワーアップ直後にパワーダウン サイクルが発生する場合を考 慮しています。したがって、指定した最小値と最大値の範囲内でコンデンサを使用することを常にお勧めします。VCAP オプションの詳細については、アプリケー ション ノート AN43593 を参照してください。 13. VCAP ピン (VVCAP) の最大電圧は、VCAP コンデンサを選択する際に指針として提供されます。動作温度範囲にわたる VCAP コンデンサの定格電圧は、VVCAP 電圧よ りも高くなければなりません。 Document Number: 001-87275 Rev. ** Page 30 of 40 CY14C101I CY14B101I CY14E101I AC テストの負荷と波形 図 39. AC テストの負荷と波形 3.0V (CY14B101I) の場合 2.5V (CY14C101I) の場合 5.0V (CY14E101I) の場合 3.0 V 2.5 V 5.0 V 867 Ω 700 Ω 1.6kΩ 出力 出力 出力 100pF 100pF 50 pF AC テスト条件 内容 CY14C101I 0V ∼ 2.5V CY14B101I 0V ∼ 3V CY14E101I 0V ∼ 5V 入力立ち上がり/立ち下がり時間 (10%∼90%) 10ns 10ns 10ns 入力と出力のタイミング参照レベル 1.25V 1.5V 2.5 V 入力パルスレベル RTC 特性 動作範囲以上 パラメータ 内容 VRTCbat RTCバッテリピン電圧 IBAK[15] RTCバックアップ電流 VRTCcap[16] RTCコンデンサピン電圧 TA（Min） 25°C 最小値 Typ 最大値 単位 1.8 – 3.6 V – – 0.45 µA – 0.45 – µA TA（Max） – – 0.60 µA TA（Min） 25°C 1.6 – 3.6 V 1.5 3.0 3.6 V TA（Max） 1.4 – 3.6 V VBAKFAIL バックアップ障害閾値 1.8 – 2 V VDR BPFのフラグ保持電圧 1.6 – – V – 1 2 – – 1 秒 ms 350 – 850 Ω tOCS tRTCp RBKCHG RTC発振器 発振開始時間 「W」ビットを「0」にクリアし終わった時点からのRTC 処理時間 RTCバックアップ コンデンサ充電電流制限抵抗 注 15. VCC < VSWITCH の時、電流は VRTCcap か VRTCbat のいずれかから引き出されます。 16. VRTCcap > 0.5 V である場合、またはコンデンサが VRTCcap ピンに接続されていない場合は、発振器は tOCS 時間に起動されます。バックアップ コンデンサが接続さ れ、VRTCcap <0.5 V である場合は、発振器の起動のためコンデンサを 0.5 V まで充電することを許可する必要があります。 Document Number: 001-87275 Rev. ** Page 31 of 40 CY14C101I CY14B101I CY14E101I AC スイッチング特性 動作範囲以上 [17] パラメータ 3.4MHz[18] 内容 1MHz[18] 400kHz[18] 最小値 最大値 Min 最大値 最小値 最大値 – 3400 – 1000 – 400 単位 fSCL クロック周波数、SCL kHz tSU、STA 反復STARTコンディションの セットアップ時間 160 – 250 – 600 – tHD;STA STARTコンディションの ホールド時間 160 – 250 – 600 – tLOW SCL の LOW 期間 160 – 500 – 1300 – ns tHIGH SCL の HIGH 期間 60 – 260 – 600 – ns tSU、DATA データ入力セットアップ時間 10 – 100 – 100 – ns tHD、DATA データホールド時間(入力/出力) 0 – 0 – 0 – ns tDH ns ns データ出力ホールド時間 0 – 0 – 0 – ns [19] SDAとSCLの立ち上がり時間 – 80 – 120 – 300 ns tf[19] SDAとSCLの立ち下がり時間 – 80 – 120 – 300 ns tSU;STO STOP コンディションのセット アップ時間 160 – 250 – 600 – tVD、DATA データ出力有効時間 – 130 – 400 – 900 ns tVD、ACK ACK出力有効時間 – 130 – 400 – 900 ns tOF VIH 最小?VIL最大の出力立ち下 がり時間 – 80 – 120 – 300 tBUF STOPコンディションと次の STARTコンディションとの間 のバス空き時間 0.3 – 0.5 – 1.3 – tSP 入力フィルタによって抑制する 必要があるスパイクのパルス幅 – 10 – 50 – 50 tr [19] ns ns us ns スイッチング波形 ~ ~ ~ ~ ~ ~ 図 40. タイミング図 t SU;DATA ~ ~ ~ ~ t HIGH ~ ~ tr t LOW ~ ~ SDA tf t VD;DAT t SP t HD;STA t VD;ACK t BUF t SU;STO t HD;DATA tf t SU;STA ~ ~ t HD;STA ~ ~ SCL S Sr START condition Repeated START condition tr 9th clock (ACK) P S STOP condition START condition 注 17. テスト条件は、10ns 以下の信号遷移時間、VCC/2 のタイミング参照レベル、VCC(typ) への 0 の入力パルスレベル、指定された IOL の出力負荷、および図 39 に示 されている負荷容量を想定しています。 18. バス負荷容量 (Cb) の考慮事項：I2C クロック周波数 (SCL)100/400/1000kHz の場合、Cb < 500pF。3.4MHz で SCL の場合、Cb < 100pF。 19. これらのパラメータは設計保証であり、テストは行われていません。 Document Number: 001-87275 Rev. ** Page 32 of 40 CY14C101I CY14B101I CY14E101I nvSRAM 仕様 動作範囲以上 パラメータ 内容 tFA [20] パワーアップRECALL期間 tSTORE [21] tDELAY[22] tVCCRISE[23] VSWITCH STOREサイクル期間 SRAM書き込みサイクルを完了するのに許容される時間 VCC立ち上がり時間 低電圧トリガレベル tLZHSB[23] VHDIS[23] tHHHD[23] tWAKE HSBHIGHからnvSRAMがアクティブになるまでの時間 HSB 出力ディセーブル電圧 HSBからHIGHアクティブまでの時間 SLEEPモードからnvSRAMがウェークアップするまでの時間 tSLEEP tSB[23] SLEEP命令が発行されてから低消費電力モードに入るまでの時間 STOPコンディションが発行されてからスタンバイモードに入るまでの時間 CY14C101I CY14B101I CY14E101I CY14C101I CY14B101I CY14E101I CY14C101I CY14B101I CY14E101I 最小値 最大値 単位 – – – – – 150 – – – – – – – – – – – 40 20 20 8 25 – 2.35 2.65 4.40 5 1.9 500 40 20 20 8 100 ms ms ms ms ns µs V V V µs V ns ms ms ms ms µs スイッチング波形 図 41. AutoStore またはパワーアップ RECALL [24] VCC VSWITCH VHDIS t VCCRISE tHHHD Note21 21 tSTORE Note tHHHD 25 Note tSTORE 25 Note HSB OUT tDELAY tLZHSB AutoStore tLZHSB tDELAY POWERUP RECALL tFA tFA Read & Write Inhibited (RWI) POWER-UP RECALL Read & Write BROWN OUT AutoStore POWER-UP RECALL Read & Write POWER DOWN AutoStore 注 20. tFA は、VCC が VSWITCH を越えた時から始まります。 21. SRAM の書き込みが最後の不揮発性サイクル以降に行われていない場合は、AutoStore またはハードウェア STORE は行われません。 22. ハードウェア STORE と AutoStore の開始時に、SRAM の書き込み処理は、tDELAY の間継続できます。 23. これらのパラメータは設計保証であり、テストは行われていません。 24. 読み取りおよび書き込みサイクルは、STORE、RECALL、VCC が VSWITCH 未満である場合は無視されます。 25. パワーアップおよびパワーダウン時に、HSB ピンが外部抵抗を介してプルアップされる場合は、HSB ピンにグリッチが発生します。 Document Number: 001-87275 Rev. ** Page 33 of 40 CY14C101I CY14B101I CY14E101I ソフトウェア制御 STORE/RECALL サイクル 動作範囲以上 パラメータ CY14X101I 内容 最小値 最大値 単位 tRECALL RECALL 期間 – 600 µs tSS[26、27] ソフトウェアシーケンス処理時間 – 500 µs スイッチング波形 図 42. ソフトウェア STORE/RECALL サイクル DATA OUTPUT BY MASTER Command Reg Address nvSRAM Control Slave Address acknowledge (A) by Slave acknowledge (A) by Slave SCL FROM MASTER 1 2 8 9 Command Byte (STORE/RECALL) 1 2 8 acknowledge (A) by Slave 2 1 9 8 9 P S START condition RWI t STORE / t RECALL 図 43. AutoStore イネーブル / ディスエーブルサイクル DATA OUTPUT BY MASTER Command Reg Address nvSRAM Control Slave Address acknowledge (A) by Slave acknowledge (A) by Slave SCL FROM MASTER 1 2 8 9 1 Command Byte (ASENB/ASDISB) 2 8 9 1 acknowledge (A) by Slave 2 8 9 P S START condition RWI t SS 注 26. これは、ソフトシーケンス コマンドでの処理にかかる時間です。効果的にコマンドを登録するには、V CC 電圧は HIGH でなければなりません。 27. STORE や RECALL といったコマンドは、その処理完了まで I/O をロックアウトします。これが更にこの時間を増加させます。詳しくは個々のコマンドを参照して ください。 Document Number: 001-87275 Rev. ** Page 34 of 40 CY14C101I CY14B101I CY14E101I ハードウェア STORE サイクル 動作範囲以上 パラメータ tPHSB CY14X101I 内容 ハードウェア STORE パルス幅 最小値 最大値 15 – 単位 ns スイッチング波形 図 44. ハードウェア STORE サイクル [28] Write Latch set ~ ~ tPHSB HSB (IN) tSTORE tHHHD ~ ~ tDELAY HSB (OUT) tLZHSB RWI tPHSB HSB (IN) HSB pin is driven HIGH to VCC only by Internal 100 K: resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven LOW. tDELAY RWI ~ ~ HSB (OUT) ~ ~ Write Latch not set 注 28. SRAM の書き込みが最後の不揮発性サイクル以降に行われていない場合は、AutoStore またはハードウェア STORE は行われません。 Document Number: 001-87275 Rev. ** Page 35 of 40 CY14C101I CY14B101I CY14E101I 注文情報 注文コード パッケージ図 パッケージ タイプ 動作範囲 51-85022 16 ピン SOIC 工業用 CY14B101I-SFXI CY14B101I-SFXIT これらの部品は鉛フリーです。 注文コードの定義 オプション： T- テープおよびリール 空白 - 標準 温度： I - 産業用 (–40 °C ∼ 85 °C) 鉛フリー パッケージ： SF - 16 ピン SOIC J - シリアル (I2C) nvSRAM with RTC 容量： 電圧： C - 2.5 V B - 3.0 V E - 5.0 V 101 - 1Mb 14 - nvSRAM サイプレス Document Number: 001-87275 Rev. ** Page 36 of 40 CY14C101I CY14B101I CY14E101I パッケージ図 図 45. 16 ピン SOIC(0.413 × 0.299 × 0.0932 Inches) パッケージの外形、51-85022 Document Number: 001-87275 Rev. ** Page 37 of 40 CY14C101I CY14B101I CY14E101I 略語 本書の表記法 略語 内容 測定単位 ACK アクノリッジ BCD binary coded decimal、二進化十進表現 °C 摂氏温度 CMOS コンプリメンタリー金属酸化膜半導体 F ファラッド CRC cyclic redundancy check（巡回冗長検査） Hz ヘルツ EIA electronic industries alliance、米国電子工業会 I2C kHz キロヘルツ インター・インテグレーテッド サーキット(規格) kΩ キロオーム I/O 入出力 Mbit メガビット JEDEC 半導体技術協会（旧電子機器技術評議会） MHz メガヘルツ LSB 最下位ビット MΩ メガオーム MSB 最上位ビット μA マイクロアンペア μF マイクロファラッド μs マイクロ秒 mA ミリアンペア ms ミリ秒 ns ナノ秒 Ω オーム % ％ pF ピコファラッド 秒 V 秒 W ワット nvSRAM nonvolatile static random access memory、不揮発 性スタティック ランダム アクセス メモリ NACK ノー アクノリッジ OSCF RoHS 発振器異常フラグ Restriction of Hazardous Substances RTC リアル タイム クロック R/W 読み取り/書き込み RWI 読み取りおよび書き込み禁止 SCL シリアルクロックライン SDA シリアルデータアクセス SNL シリアル番号ロック SOIC 小型外形集積回路 SRAM スタティック ランダム アクセス メモリ WP 書き込み保護 Document Number: 001-87275 Rev. ** 記号 測定単位 ボルト Page 38 of 40 CY14C101I CY14B101I CY14E101I 改訂履歴 ドキュメントのタイトル：CY14C101I, CY14B101I, CY14E101I, リアル タイム クロック付き 1-Mbit (128 K × 8) シリアル (I2C) nvSRAM 文書番号 : 001-87275 リビジョン ECN No. 提出日 変更起源 ** 3978086 04/22/2013 HZEN Document Number: 001-87275 Rev. ** 変更内容 これは英語版001-54391 Rev *I を翻訳した日本語版Rev. ** です。 Page 39 of 40 CY14C101I CY14B101I CY14E101I セールス、ソリューション、および法律情報 ワールドワイドな販売と設計サポート サイプレスは、事業所、ソリューション センター、メーカー代理店、および販売代理店の世界的なネットワークを保持していま す。お客様の最寄りのオフィスについては、サイプレスのロケーションページをご覧ください。 製品 自動車 クロック & バッファ インタフェース 光 & 電源制御 メモリ PSoC Solutions cypress.com/go/automotive psoc.cypress.com/solutions cypress.com/go/clocks PSoC 1 | PSoC 3 | PSoC 5 cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory 光学 & イメージセンサ PSoC cypress.com/go/image cypress.com/go/psoc タッチセンサ cypress.com/go/touch USB コントローラ ワイヤレス /RF cypress.com/go/USB cypress.com/go/wireless Copyright © 2013 Cypress Semiconductor Corporation 本文書に記載される情報は、予告なく変更される場合があります。Cypress Semiconductor Corporation は、サイプレス製品に組み込まれた回 路以外のいかなる回路を使用することに対しても一切の責任を負いません。特許又はその他の権限下で、ライセンスを譲渡又は暗示することもありません。サイプレス製品は、サイプレスとの書面 による合意に基づくものでない限り、医療、生命維持、救命、重要な管理、又は安全の用途のために使用することを保証するものではなく、また使用することを意図したものでもありません。さら にサイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことを合理的に予想される、生命維持システムの重要なコンポーネンツとしてサイプレス製品を使用することを許可していま せん。生命維持システムの用途にサイプレス製品を提供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結果サイプレスはあらゆる責任を免除されることを 意味します。 PSoC Designer™ 及び Programmable System-on-Chip™ は、Cypress Semiconductor Corp. の商標、PSoC® は同社の登録商標です。本文書で言及するその他全ての商標又は登録商標は各社の所有 物です。 全てのソースコード ( ソフトウェア及び / 又はファームウェア ) は Cypress Semiconductor Corporation ( 以下「サイプレス」) が所有し、全世界 ( 米国及びその他の国 ) の特許権保護、米国の著作 権法並びに国際協定の条項により保護され、かつそれらに従います。サイプレスが本書面によるライセンシーに付与するライセンスは、個人的、非独占的かつ譲渡不能のライセンスであって、適 用される契約で指定されたサイプレスの集積回路と併用されるライセンシーの製品のみをサポートするカスタムソフトウェア及び / 又はカスタムファームウェアを作成する目的に限って、サイプ レスのソースコードの派生著作物を複製、使用、変更、そして作成するためのライセンス、並びにサイプレスのソースコード及び派生著作物をコンパイルするためのライセンスです。上記で指定 された場合を除き、サイプレスの書面による明示的な許可なくして本ソースコードを複製、変更、変換、コンパイル、又は表示することは全て禁止されます。 免責条項：サイプレスは、明示的又は黙示的を問わず、本資料に関するいかなる種類の保証も行いません。これには、商品性又は特定目的への適合性の黙示的な保証が含まれますが、これに限定 されません。サイプレスは、本文書に記載される資料に対して今後予告なく変更を加える権利を留保します。サイプレスは、本文書に記載されるいかなる製品又は回路を適用又は使用したことに よって生ずるいかなる責任も負いません。サイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネンツとしてサイプ レス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を提供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結果サイ プレスはあらゆる責任を免除されることを意味します。 ソフトウェアの使用は、適用されるサイプレスソフトウェアライセンス契約によって制限され、かつ制約される場合があります。 Document Number: 001-87275 Rev. ** Revised April 24, 2013 本書で言及するすべての製品名および会社名は、それぞれの所有者の商標である場合があります。 Page 40 of 40