CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 16 Mbit (2048 K × 8/1024 K × 16/512 K × 32) nvSRAM 特性 16 Mbit 的非易失性静态随机存取存储器 (nvSRAM) ❐ 访问时间为 25 ns、 30 ns 和 45 ns ❐ 内部组织方式为 2048 K × 8 (CY14X116L)， 1024 K × 16 (CY14X116N)， 512 K × 32 (CY14X116S) ❐ 只需一个小电容，即可在断电时实现自动存储 ❐ 可通过软件、器件引脚或断电时自动存储来触发存储 至 QuantumTrap 非易失性元件 ❐ 可通过软件或加电触发回读 至 SRAM ■ 可靠性高 ❐ 无限次读、写和回读循环 ❐ 一百万次 QuantumTrap 存储 周期 ❐ 数据保留：20 年 ■ 睡眠模式操作 ■ 低功耗 ❐ 读周期时间为 45 ns 时，有效模式下的电流为 75 mA ❐ 待机模式下的电流为 650 mA ❐ 睡眠模式下的电流为 10 mA ■ ■ 工作电压： ❐ CY14B116X：VCC = 2.7 V 至 3.6 V ❐ CY14E116X：VCC = 4.5 V 至 5.5 V ■ 工业温度范围：–40 °C to +85 °C ■ 封装 ❐ 44 引脚薄小外形封装 （TSOP II） ❐ 44 引脚薄小外形封装 （TSOP I） ❐ 54 引脚薄小外形封装 （TSOP II） ❐ 165 脚小间距 BGA (FBGA) 封装 ■ 符合有害物质限制 （RoHS） ■ 提供的速度 ❐ 44 引脚 TSOP II：25 ns 和 45 ns ❐ 48 引脚 TSOP I: 30 ns 和 45 ns ❐ 54 引脚 TSOP II: 25 ns 和 45 ns ❐ 165 球形焊盘 FBGA：25 ns 和 45 ns 功能说明 赛普 拉 斯 Y14X116L/CY14X116N/CY14X116S 是一种快速 SRAM，且每个存储器单元中都包含非易失性元件。该存储器采 用 “2048 K 字节，每字节 8 位 ” 或 “1024 K 字，每字 16 位 ” 或 “512 K 字，每字 32 位 ” 的组织方式。嵌入式非易失性元 件通过采用 QuantumTrap 技术，打造出了世界上最可靠的非易 失性存储器。可以在无限制的时间内对 SRAM 进行读写操作。对 SRAM 进行读操作时，位于非异性单元的数据将不改变。断电 时，数据会从 SRAM 自动转移到非易失性元件中（“ 存储 ” 操 作）。加电时，数据会从非易失性存储器存储到 SRAM（“ 回读 ”操作）。也可以在软件控制下执行“存储”和“回读”操作。 勘误表：工程样本并不满足 （tHA）的写操作结束后的地址保持时间和静电放电电压的规范。 有关芯片勘误表的信息，请查看第 33 页上的勘误表。具体内容包括触发条 件、受影响器件以及推荐的解决方案。 赛普拉斯半导体公司 文档编号：001-92106 版本 *B • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 February 17, 2015 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 逻辑框图 [1， 2， 3] V CC V CAP POWER CONTROL SLEEP MODE CONTROL A 0-A11 ROW DECODER QUANTUMTRAP 4096 X 4096 STORE STORE / RECALL CONTROL ZZ HSB RECALL STATIC RAM ARRAY 4096 X 4096 SOFTWARE DETECT A 2-A14 OE [4] CE CONTROL LOGIC OUTPUT BUFFERS COLUMN IO SENSE AMPS DQ 0-DQ 31 INPUT BUFFERS WE BA /BLE BB /BHE BC BD ZZ COLUMN DECODER A 12-A20 注释： 1. 地址 A0 - A20 适用于 x8 配置；地址 A0 - A19 适用于 x16 配置；地址 A0 - A18 适用于 x32 配置。 2. 数据 DQ0–DQ7 适用于 × 8 配置；数据 DQ0–DQ15 适用于 × 16 配置；数据 DQ0 - DQ31 适用于 × 32 配置。 3. BLE、 BHE 用于 ×16 的配置； BA、 BB、 BC、 BD 仅用于 ×32 的配置。 4. 以单一 CE 形式提供 TSOP II 封装。以双 CE 选项提供了 TSOP I 和 BGA 封装。在此数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 低电平和 CE2 为高电平时， CE 将为低电平。在其他情况下， CE 为高电平。 文档编号：001-92106 版本 *B 页 2 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 目录 引脚分布 .............................................................................. 4 引脚定义 .............................................................................. 7 器件操作 .............................................................................. 8 SRAM 读取 .......................................................................... 8 SRAM 写入 .......................................................................... 8 自动存储操作 ( 断电 )........................................................... 8 硬件存储 （HSB）操作 ....................................................... 9 硬件回读 （加电）................................................................ 9 软件存储 .............................................................................. 9 软件回读 .............................................................................. 9 睡眠模式 ............................................................................ 10 阻止自动存储 ..................................................................... 12 数据保护 ............................................................................ 12 最大额定值......................................................................... 13 工作范围 ........................................................................... 13 直流电气特性 ..................................................................... 13 数据保留与耐久性.............................................................. 14 电容 ................................................................................... 14 热阻 ................................................................................... 14 交流测试条件 ..................................................................... 15 交流开关特性 ..................................................................... 16 自动存储 / 加电回读特性.................................................... 20 睡眠模式的特性 ................................................................. 21 软件控制的存储和回读 特性 ................................................................................... 22 硬件存储特性 .................................................................... 23 文档编号：001-92106 版本 *B SRAM 操作的真值表 ........................................................ 24 对于 ×8 配置 ............................................................... 24 对于 ×8 配置 ............................................................... 24 对于 ×16 配置 ............................................................. 24 对于 ×16 配置 ............................................................. 25 对于 ×32 配置 ............................................................. 25 订购信息 ............................................................................ 26 订购代码定义.............................................................. 27 封装图................................................................................ 28 缩略语 ............................................................................... 32 文档规范 ........................................................................... 32 测量单位 .................................................................... 32 勘误表................................................................................ 33 受影响的器件型号....................................................... 33 16 Mbit （2048 K × 8， 1024 K × 16， 512 K × 32） nvSRAM 合格状态..................................................... 33 16 Mbit （2048 K × 8， 1024 K × 16） nvSRAM 勘误表 总结 ............................................................................ 33 文档修订记录页 ................................................................. 36 销售、解决方案和法律信息 ............................................... 37 全球销售和设计支持 ................................................... 37 产品 ............................................................................ 37 PSoC® 解决方案......................................................... 37 赛普拉斯开发者社区 ................................................... 37 技术支持 ..................................................................... 37 页 3 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 引脚分布 图 1. 引脚框图：44 引脚 TSOP II （×8） NC A20 A0 A1 A2 A3 A4 CE DQ0 DQ1 VCC VSS DQ2 DQ3 WE A5 A6 A7 A8 A9 NC NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 44 43 42 41 40 39 44 - TSOP II (x8) 顶视图 （不按比例） 15 16 17 18 19 20 21 22 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 图 2. 引脚框图：54 引脚 TSOP II （×16） NC A19 A0 HSB NC[6] A19 A18 A17 A16 A15 OE DQ7 DQ6 VSS VCC DQ5 DQ4 VCAP A14 A13 A1 A2 A3 A4 CE DQ0 DQ1 DQ2 DQ3 VCC VSS DQ4 DQ5 DQ6 DQ7 WE A5 A6 A7 A8 A9 NC A12 A11 A10 NC NC NC NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 54 - TSOP II (x16) 顶视图 （不按比例） 17 18 19 20 21 22 23 24 25 26 27 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 HSB A18 A17 A16 A15 OE BHE BLE DQ15 DQ14 DQ13 DQ12 VSS VCC DQ11 DQ10 DQ9 DQ8 VCAP A14 A13 A12 A11 A10 NC NC NC 图 3. 引脚框图：48 引脚 TSOP I （×8） A15 A14 A13 A12 A11 A10 A9 A8 A19 [5] NC WE CE2 VCAP NC NC A18 A17 A7 A6 A5 A4 A3 A2 A1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 48 - TSOP I (x8) Top View (not to scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 A16 HSB VSS A20 DQ7 NC DQ6 NC DQ5 NC DQ4 VCC NC DQ3 NC DQ2 NC DQ1 NC DQ0 OE VSS CE1 A0 注释： 5. 32 Mbit 的地址扩展。 NC 引脚未连接到芯片。 文档编号：001-92106 版本 *B 页 4 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 引脚分布 （续） 图 4. 引脚框图：48 引脚 TSOP I （×16） A15 A14 A13 A12 A11 A10 A9 A8 A19 [6] NC WE CE2 VCAP BHE BLE A18 A17 A7 A6 A5 A4 A3 A2 A1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 1 2 3 A NC A6 A8 B NC DQ0 C ZZ D E 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 48 - TSOP I (x16) Top View (not to scale) 图 5. 引脚框图：165 球形焊盘 FBGA （×16） 4 5 6 7 A16 HSB VSS DQ15 DQ7 DQ 14 DQ6 DQ13 DQ5 DQ12 DQ4 VCC DQ11 DQ3 DQ10 DQ2 DQ9 DQ1 DQ8 DQ0 OE VSS CE1 A0 8 9 10 11 OE A5 A3 NC NC A2 NC NC NC A1 VSS NC DQ15 DQ14 VSS VSS NC NC NC VSS VCC NC DQ13 NC VSS VCC VCC NC NC DQ12 VSS VCC VCC NC NC NC VCC VSS VCC VCC VCC NC NC VCC VSS VCC VCC NC DQ8 NC WE BLE CE1 NC DQ1 A4 BHE CE2 NC NC VSS A0 A7 NC DQ2 NC VSS VSS VSS NC VCAP NC VCC VSS VSS F NC DQ3 NC VCC VCC G HSB NC NC VCC VCC H NC NC VCC VCC J NC NC NC VCC K NC NC DQ4 VCC VCC VSS VCC VCC NC NC NC L NC DQ5 NC VCC VSS VSS VSS VCC NC NC DQ9 M NC NC NC VSS VSS VSS VSS VSS NC DQ10 NC N NC DQ6 DQ7 VSS A11 A10 A9 VSS NC NC NC P NC NC NC A13 A19 NC A18 A12 NC DQ11 NC R NC NC A15 NC A17 NC A16 NC[6] A14 NC NC 注释： 6. 32 Mbit 的地址扩展。 NC 引脚未连接到芯片。 文档编号：001-92106 版本 *B 页 5 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 引脚分布 （续） 1 2 3 A NC A6 A8 B NC DQ0 C ZZ D E 图 6. 引脚框图：165 球形焊盘 FBGA （×32） 4 5 6 7 8 9 10 11 OE A5 A3 NC BD A2 NC NC DQ31 A1 VSS NC DQ27 DQ26 VSS VSS NC NC DQ30 VSS VCC NC DQ25 DQ29 VSS VCC VCC NC NC DQ24 VSS VCC VCC NC NC DQ28 VCC VSS VCC VCC VCC NC NC VCC VSS VCC VCC NC DQ20 DQ19 WE BA CE1 BC DQ1 A4 BB CE2 NC DQ4 VSS A0 A7 NC DQ2 DQ5 VSS VSS VSS NC VCAP DQ6 VCC VSS VSS F NC DQ3 DQ7 VCC VCC G HSB NC DQ12 VCC VCC H NC NC VCC VCC J NC NC DQ13 VCC K NC NC DQ8 VCC VCC VSS VCC VCC NC NC DQ18 L NC DQ9 DQ14 VCC VSS VSS VSS VCC NC NC DQ21 M NC NC DQ15 VSS VSS VSS VSS VSS NC DQ22 DQ17 否 P NC DQ10 DQ11 VSS A11 A10 A9 VSS NC NC DQ16 NC NC NC A13 NC NC A18 A12 NC DQ23 NC R NC NC A15 NC A17 NC A16 NC[7] A14 NC NC 注释： 7. 32 Mbit 的地址扩展。 NC 引脚未连接到芯片。 文档编号：001-92106 版本 *B 页 6 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 引脚定义 引脚名称 I/O 类型 A0 – A20 A0 – A19 说明 地址输入。对于 × 8 配置，该引脚用于选择 2,097,152 nvSRAM 字节中的某一个。 输入 地址输入。对于 × 16 配置，该引脚用于选择 1,048,576 nvSRAM 字中的某一个。 A0 – A18 地址输入。对于 × 32 配置，该引脚用于选择 524,288 个 nvSRAM 字中的某一个。 DQ0 – DQ7 用于 × 8 配置的双向数据输入 / 输出线。根据操作将该引脚作为输入或输出使用。 DQ0 – DQ15 输入 / 输出 DQ0 – DQ31 WE 用于 × 8 配置的双向数据输入 / 输出线。根据操作将该引脚作为输入或输出线路使用。 用于 × 32 配置的双向数据输入 / 输出线。根据操作将该引脚作为输入或输出使用。 输入 写使能输入，低电平有效。该引脚被选为低电平时， I/O 引脚上的数据被写入到指定的地址。 TSOP II 封装的芯片使能输入，低电平有效。当该引脚为低电平时，将选择芯片。处于高电平时，则取 消选择芯片。 CE 输入 CE1, CE2 FBGA 封装的芯片使能输入。 器件被选中，然后在 CE1 的下降沿 （CE2 为 HIGH）或在 CE2 的上升沿 （CE1 为 LOW）访问存储器。 OE 输入 输出使能，低电平有效。 低电平有效输入 OE 在读周期内使能数据输出缓冲器。高电平解除激活 OE 导 致 I/O 引脚进入三态。 BLE/BA[8] 输入 字节使能，低电平有效。选中 LOW （低）时，使能 DQ7–DQ0。 BHE/BB[8] 输入 字节使能，低电平有效。该引脚被选为低电平时，将使能 DQ15–DQ8。 BC[8] 输入 字节使能，低电平有效。选该引脚被选为低电平时，将使能 DQ23–DQ16。 BD[8] 输入 字节使能，低电平有效。该引脚被选为低电平时，将使能 DQ31–DQ24。 ZZ[9] 输入 睡眠模式使能 当 ZZ 引脚被拉低时，器件将进入低功耗睡眠模式，这时器件的功耗是最低的。由于对该 输入与 CE 进行了逻辑 “ 与 ” 运算，所以为了正常运行， ZZ 必须为高电平状态。 VCC 电源 器件的电源输入。 VSS 电源 器件的接地。必须连接至系统地面。 硬件存储繁忙 （HSB）。该输出为低电平时，它表示硬件存储正在执行过程中。当在芯片外部将其置于 低电平时，它表示一个非易失性存储操作。在每次硬件和软件存储操作之后， HSB 通过标准输出高电 流在一小段时间 （tHHHD）变为高电平，然后通过内部弱上拉电阻一直保持高电平 （外部上拉电阻连接 可选）。 HSB 输入 / 输出 VCAP 电源 自动存储电容。在断电期间给 nvSRAM 供电是为了在该过程中将数据从 SRAM 存储到非易失性元件内。 NC NC 未连接。芯片焊盘尚未连接到封装引脚。 注释： 8. BLE、 BHE 用于 ×16 的配置； BA、 BB、 BC、 BD 仅用于 ×32 的配置。 9. 165 球形焊盘 FBGA 封装才支持睡眠模式性能。 文档编号：001-92106 版本 *B 页 7 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 器件运行 自动存储操作 （断电） CY14X116L/CY14X116N/CY14X116S nvSRAM 由两个相同物 理单元中的成对功能组件组成。它们是一个 SRAM 存储器单元 和一个非易失性 QuantumTrap 单元。 SRAM 储存器单元可作为 标准快速静态 RAM 工作。加电时， SRAM 中的数据被自动传输 到非易失性单元 （存储操作），或从非易失性单元传输到 SRAM （回读操作）。“ 存储 ” 和 “ 回读 ” 操作也可以在软 件控制下执行。使用该独特的架构，所有单元都可以并行存储和 回读。在存储和回读操作期间， SRAM 读写操作被禁止。 CY14X116L/CY14X116N/ CY14X116S 支持对 SRAM 进行无限 制的读写操作。此外，它还提供无限次从非易失性单元的回读操 作以及最多 100 万次存储操作。欲了解读写模式的完整说明， 请参考 第 24 页上的 SRAM 操作的真值表 。 CY14X116L/CY14X116N/CY14X116S 使用三个存储操作之一将 数据存储到非易失性 QuantumTrap 单元：具体如下：由 HSB 激 活的硬件存储操作；由地址序列激活的软件存储操作；器件断电 时自动存储操作。自动存储操作是 nvSRAM 的唯一特性，在 CY14X116L/CY14X116N/CY14X116S 上默认使能该特性。 当 CE 和 OE 为低电平，且 WE、 ZZ 和 HSB 为高电平时， CY14X116L/CY14X116N/CY14X116S 将 执 行 读 周期。引脚 A0–A20 或 A0–A19 或 A0–A18 上指定的地址确定 2,097,152 数据 字节中的访问字节或 1,048,576 字 （每字的大小为 16 位）中的 访问字或 524,288 字（每字的大小为 32 位）。对于 16 位字，字 节使能 （BLE、 BHE）确定使能输出的哪个字节；对于 32 位 字，字节使能 （BA、 BB、 BC、 BD）确定使能输出的字节。当 读取由地址转换触发时，输出在经过 tAA （读取周期 1）时间后 有效。如果 CE 或 OE 启动了读取操作，输出在 tACE 或 tDOE 中 较晚者时有效 （读取周期 2）。数据输出在 tAA 访问时间内反复 响应地址变化而不需要切换任何控制输入引脚。这一直有效，直 到另一个地址变化或直到 CE 或 OE 变为高电平，或 WE 或 HSB 变为低电平为止。 SRAM 写入 当 CE 和 WE 为低电平且 HSB 为高电平时执行写周期。地址输 入稳定下来后，才能进入写周期，并且该输入必须保持稳定状 态，直到 CE 或 WE 在周期结束时变为高电平为止。如果数据在 WE 控制的写入结束前或在 CE 控制的写入结束前的 tSD 时有效， 则公用 I/O 引脚 DQ0–DQ31 上的数据被写入到存储器中。对于 16 位字，字节使能输入 （BLE， BHE）确定写入的是哪个字节；对 于 32 位字，字节使能输入 （BA、 BB、 BC、 BD）确定写入的是 哪个字节。在整个写周期中保持 OE 为高电平状态，以防止通用 I/O 线路上出现数据总线竞争现象。如果 OE 为低电平，则内部 电路将在 WE 变为低电平之后的 tHZWE 时间内关闭输出缓冲器。 文档编号：001-92106 版本 *B 容充电。在断电期间内，芯片使用该存储的电荷执行存储操作。 如果 VCC 引脚的电压降到 VSWITCH 以下，器件将自动断开 VCAP 引脚与 VCC 的连接。这时，一个使用 VCAP 电容电源的存储操作 将被初始。 注意 ：如果电容未与 VCAP 引脚连接，则必须使用第 12 页上的 阻止自动存储中指定的软序列禁用自动存储。如果在没有 VCAP 引脚上的电容的情况下启用自动存储，则器件将在没有足够电荷 的情况下尝试自动存储操作以完成存储。这样会破坏 nvSRAM 中 存储的数据。 图 7. 自动存储模式 VCC 0.1 uF VCC 10 k: SRAM 读取 在正常工作时，器件从 VCC 吸取电流，以给 VCAP 引脚连接的电 WE VCAP V SS VCAP 图 7 显示的是自动存储操作的正确存储电容 （VCAP）连接。请 参考第 13 页上的直流电气特性了解 VCAP 的大小。VCAP 引脚上 的电压通过芯片上的调压器输入到 VCC。上拉电阻应该置于 WE 上， 以在加电期间保持其处于非活动状态。仅当 WE 信号在加电 期间为三态时，该上拉电阻才有效。当 nvSRAM 退出加电回读 时，主微控制器必须处于活动状态或者 WE 保持处于非活动状 态，直到主微控制器退出复位状态为止。 为了降低不必要的非易失性存储，将忽略自动存储和硬件存储操 作，除非在最新的存储或回读周期后至少发生了一次写操作（这 些操作设置写入锁存）。无论是否发生写操作，都会执行软件触 发的存储周期。 页 8 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 硬件存储 （HSB）操作 CY14X116L/CY14X116N/CY14X116S 提供 HSB 引脚以控制和 确定存储操作。 HSB 引脚用于请求硬件存储周期。当 HSB 引脚 被设置为低电平时，器件将在 tDELAY 的时间后有条件地启动存储 操作。仅在最后一个存储或回读周期后发生了对 SRAM 的写操作 时，存储周期才开始。 HSB 引脚还起到开漏驱动器 （内部 100 k 弱上拉电阻）的作用，它在进行存储（通过任何手段触发的） 时在内部变为低电平以指示繁忙状态。 注意：在每次硬件和软件存储操作之后， HSB 通过标准输出高 电流一小段时间（tHHHD）变为高电平，然后通过内部 100 k 上 拉电阻一直保持高电平。 在 HSB 通过任何手段变为低电平时进行的 SRAM 写操作要在启 动存储操作之前给定的时间 （tDELAY）内完成。但是，在 HSB 变为低电平后请求的任何 SRAM 写周期都被禁止，直到 HSB 变 回高电平。如果未设置写锁存，则 HSB 不会被器件置为低电平。 但是所有 SRAM 读和写周期都被禁止，直到主微控制器或其他外 部源使 HSB 变回高电平。 在任何存储操作期间，无论它如何启动，器件都会继续将 HSB 引 脚设置为低电平，仅在存储完成时才会释放。存储操作完成后， 如果 HSB 引脚变回高电平，nvSRAM 存储器访问将在 tLZHSB 的 时间内被禁止。如果不使用 HSB，让其保持未连接状态即可。 由于特定地址的读取序列用于存储启动，所以在该序列中要避免 其他读或写访问干预。否则该序列将被中止，并且不会发生任何 存储或回读操作。 若要启动软件存储周期，必须执行下列读取序列： 1. 读取地址 0x4E38，有效读取 2. 读取地址 0xB1C7，有效读取 3. 读取地址 0x83E0，有效读取 4. 读取地址 0x7C1F，有效读取 5. 读取地址 0x703F，有效读取 6. 读取地址 0x8FC0，启动存储周期 该软件序列可以在六个读取序列中 WE 都保持高电平的情况下通 过 CE 控制的读取或 OE 控制的读取来锁定。在序列中输入第六 个地址之后，存储周期将立即开始，且芯片被禁用。 HSB 被置 为低电平。达到 STORE 周期时间后，SRAM 再次被激活以进行读 和写操作。 软件回读 通过软件地址序列将数据从非易失性存储器传输到 SRAM。同软 件存储周期的启动相似，当想要启动软件回读操作时，也会以相 同的方式执行一个读序列。若要启动回读周期，需要执行下列 CE 或 OE 控制的读操作序列： 回读周期并需要 tHRECALL 的时间来完成。在此期间， HSB 驱动 1. 读取地址 0x4E38，有效读取 2. 读取地址 0xB1C7，有效读取 3. 读取地址 0x83E0，有效读取 4. 读取地址 0x7C1F，有效读取 5. 读取地址 0x703F，有效读取 6. 读取地址 0x4C63，启动回读周期 器将 HSB 引脚设置为低电平，对 nvSRAM 的所有读和写操作都 将被禁止。 在内部，回读是两步程序。首先，清除 SRAM 数据；然后，将非 易失性信息传输到 SRAM 单元。在 tRECALL 周期时间后，SRAM 软件存储 再次处于就绪状态，以进行读和写操作。回读操作不会更改非易 失性元件中的数据。 硬件回读 （加电） 加电时或任何低功率状态之后 (VCC < VSWITCH)，内部回读请求 将被锁存。如果加电时 VCC 再次超过 VSWITCH 时，将自动启动 通过软件地址序列将数据从 SRAM 传输到非易失性存储器内。软 件存储周期通过以准确的顺序在六个特定地址执行连续的 CE 或 OE 控制的读周期来启动。在存储周期期间，首先擦除上一个非 易失性数据，接下来执行非易失性元件程序。启动存储周期后将 禁用续写操作，直到该周期完成。 文档编号：001-92106 版本 *B 页 9 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 睡眠模式 在睡眠模式下，器件的电源 （IZZ）功耗为最低的。 ZZ 引脚被置 为低电平后，器件将进入低功耗睡眠模式。进入睡眠模式后， nvSRAM 执行一个存储操作，将数据存储到非易失性的存储器， 然后进入低功耗模式。从睡眠模式初始时，器件在 tSLEEP 时间后 开始消耗 IZZ 电流。当 ZZ 引脚为低电平时，除了 ZZ 引脚外，忽 略所有输入引脚。在睡眠模式下，无法对 nvSRAM 进行正常操作 访问。 ZZ 引脚清楚激活为 HIGH 时，在用户可以访问器件前将发生一段 延迟时间 tWAKE。如果不采用睡眠模式，应该将 ZZ 引脚连接到 VCC。 注意：当 nvSRAM 进入睡眠模式时，它将启动一个非易失性存储 周期。这时，每次进入睡眠模式时，将失去一个耐久性周期，除 非从存储 / 回读的最后操作起不对 nvSRAM 进行任何写操作。 注意：加电期间过程中如果 ZZ 引脚为低电平，器件没有进入睡 眠模式。但是，I/O 是三态的直到 ZZ 引脚被取消置位（高电平）。 图 8. 睡眠模式 （ZZ）流程图 Power Applied After tHRECALL After tWAKE Device Ready CE = HIGH ZZ = HIGH CE = LOW ZZ = HIGH CE = LOW; ZZ = HIGH Active Mode (ICC) Standby Mode (ISB) CE = HIGH; ZZ = HIGH CE = Don’t Care ZZ = HIGH ZZ = LOW ZZ = LOW Sleep Routine After tSLEEP Sleep Mode (IZZ) 文档编号：001-92106 版本 *B 页 10 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 表 1. 模式选择 CE[10] H BLE， BHE / BA， BB， BC， BD[11] X WE X OE X L H L L L L X L H L A15 - A0[12] X 模式 I/O 电源 未选中 输出高阻态 待机 X 读取 SRAM 输出数据 活动 L X 写入 SRAM 输入数据 活动 L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8B45 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储禁用 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 激活 [13] H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4B46 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储使能 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 激活 [13] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8FC0 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性存储 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 激活 ICC2[13] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4C63 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性回读 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 活动 [13] 注释： 10. 以单一 CE 形式提供 TSOP II 封装。以双 CE 选项提供了 TSOP I 和 BGA 封装。在此数据手册中，对于双 CE 器件， CE 是由 CE1 和 CE2 的内部逻辑组合而成。当 CE1 为低电平时和 CE2 为高电平时，CE 将为低电平。在其他情况下，CE 为高电平。芯片使能引脚（即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2） 上不支持中间电压。 11. BLE、 BHE 适用于 ×16 的配置； BA、 BB、 BC、 BD 仅适用于 ×32 的配置。 12. CY14X116L 上有 21 个地址行 （CY14X116N 上有 20 个地址行和 CY14X116S 上有 19 个地址行），只有 13 个地址行 (A14 - A2) 用于控制软件模式。无需关注其他 地址行。 13. 六个连续的地址必须按顺序列出。 WE 在六个周期期间必须为高电平才能使能非易失性周期。 文档编号：001-92106 版本 *B 页 11 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 阻止自动存储 通过启动自动存储禁用的序列，可以禁用自动存储功能。以与软 件存储启动类似的方式执行读操作序列。若要启动自动存储禁用 的序列，必须执行下列 CE 或 OE 控制的读操作序列： 1. 读取地址 0x4E38，有效读取 2. 读取地址 0xB1C7，有效读取 3. 读取地址 0x83E0，有效读取 4. 读取地址 0x7C1F，有效读取 5. 读取地址 0x703F，有效读取 6. 读取地址 0x8B45，自动存储禁用 通过启动自动存储使能序列，可以重新使能自动存储。使用与软 件回读启动类似的方式执行读操作序列。若要启动自动存储使能 序列，必须执行下列 CE 或 OE 控制的读操作序列： 如果禁用或重新使能自动存储功能，则必须执行手动软件存储操 作才能在后续的断电循环中保存自动存储的状态。器件出厂时已 使能自动存储功能，且已在所有单元中写入了 0x00。 数据保护 CY14X116L/CY14X116N/CY14X116S 通过禁止外部 启动的存 储 和 写 操作，在低电压状态下阻止破坏数据。当 VCC 低于 VSWITCH 时，将检测到低电压状态。 如果 CY14X116L/CY14X116N/CY14X116S 在加电时处于写模式 （ CE 和 WE 均为低电平），在回读或存储后将禁止写操作，直到 tLZHSB （HSB 到输出有效的时间）后使能 SRAM 为止。这样可 以防止在加电或掉电时发生意外写操作。 1. 读取地址 0x4E38，有效读取 2. 读取地址 0xB1C7，有效读取 3. 读取地址 0x83E0，有效读取 4. 读取地址 0x7C1F，有效读取 5. 读取地址 0x703F，有效读取 6. 读取地址 0x4B46，自动存储使能 文档编号：001-92106 版本 *B 页 12 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 最大额定值 超过最大额定值可能会影响器件的使用寿命。这些用户指导未经 过测试。 处于接地电位的 任何引脚的跳变电压 （< 20 ns）......... –2.0 V 至 VCC+ 2.0 V 存储温度 ...................................................–65 °C 到 +150 °C 封装功率散耗能力为 （TA = 25 °C） ............................ 1.0 W 最长累积存储时间 表面组装铅焊温度 （3 秒） ...................................... +260 °C 在 150°C 环境温度下 .........................................1000 个小时 在 85°C 环境温度下 ...................................................... 20 年 最高结温 ..................................................................... 150 °C VCC 上相对于 VSS 的供电电压 CY14B116X：.............................................. –0.5 V 至 +4.1 V CY14E116X：.............................................. –0.5 V 至 +7.0 V 应用于高阻态的输出电压 ....................–0.5 V 到 VCC + 0.5 V 输入电压 ............................................. –0.5 V 到 VCC+ 0.5 V 直流输出电流 （每次只输出 1 路电流， 持续时间 1 秒）............................................................ 20 mA 静电放电电压 [14] （根据 MIL-STD-883 ，方法 3015）.......................................................... > 2001 V 栓锁电流 ................................................................ > 140 mA 工作范围 产品 CY14B116X CY14E116X 范围 工业级 环境温度 （TA） –40°C 至 +85°C VCC 2.7 V 至 3.6 V 4.5 V 至 5.5 V 直流电气特性 在工作范围 参数 说明 VCC 电源 ICC1 平均电流 VCC 最小值 典型值 [15] 测试条件 最大值 单位 CY14B116X 2.7 3.0 3.6 V CY14E116X 4.5 5.0 5.5 V – – 95 mA – – 75 mA 无输出负载下获得的值 （IOUT = 0 mA） tRC = 25/30 ns tRC = 45 ns ICC2 存储期间平均 VCC 电流 无需关注所有输入， VCC = VCC （最大值）。 tSTORE 持续时间的平均电流 – – 10 mA ICC3 在 tRC = 200 ns 条件下 所有输入在 CMOS 电平循环。 无输出负载下获得的值 （IOUT = 0 mA）。 的 VCC 平均电流 VCC （典型值），25 °C – 50 – mA ICC4 自动存储循环期间的平 所有输入是 “ 无需关注 ”。tSTORE 持续时间内的平均电 均 VCAP 电流 流 – – 6 mA ISB VCC 待机电流 tRC = 25/30 ns – – 650 mA tRC = 45 ns – – 500 mA – – 10 mA CE > （VCCQ – 0.2 V）。VIN < 0.2 V 或 > (VCC – 0.2 V). 非易失性周期完成后的待 机电流强度。输入为静态。 f = 0 MHz。 IZZ 睡眠模式下的电流 IIX[16] 输入漏电流 （HSB 除 VCC = VCC( 最大值 ), VSS < VIN < VCC 外） –1 – +1 mA 输 入 漏 电 流 （适 用 于 VCC = VCC( 最大值 ), VSS < VIN < VCC HSB） –100 – +1 mA 所有输入在 CMOS 电平为静态 注释： 14. 勘误表：工程样本并不满足 ZZ 引脚上的静态放电电压大于 2001 V 的规范，其偏差达到 1100 V。有关信息，请参考第 33 页上的勘误表。 15. 典型值满足温度为 25°C、 VCC = VCC(Typ) 等条件。并非 100% 进行了测试。 16. 如果高电平有效和低电平有效的驱动程序均被禁用，对于 HSB 引脚，当 VOH 等于 2.4 V 时， IOUT = -2 µA。使能这些驱动程序后，标准 VOH 和 VOL 均有效。该参数被 特性表征化，但未经过测试。 文档编号：001-92106 版本 *B 页 13 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 直流电气特性 （续） 在工作范围 最小值 典型值 [15] 参数 说明 测试条件 IOZ 关闭状态的输出漏电流 VCC = VCC （最大值），VSS < VOUT < VCC, CE 或 OE > VIH 或 BLE， BHE/BA， BB， BC， BD > VIH 或 WE < VIL –1 – +1 mA VIH 输入高电平电压 2.0 – VCC + 0.5 V VIL 输入低电平电压 VSS – 0.5 – 0.8 V VOH 输出高电平电压 IOUT = –2 mA 2.4 – – V VOL 输出低电平电压 IOUT = 4 mA – – 0.4 V VCAP[17] 存储电容 在 VCAP 引脚和 VSS 之间 19.8 22 120 mF CY14B116X – – 4.5 V CY14E116X – – VCC – 0.5 V VVCAP[17, 器件在 VCAP 引脚上的 VCC = VCC （最大值） 18] 最大驱动电压 最大值 单位 数据保留与耐久性 在工作范围 参数 DATAR 说明 最小值 NVC 非易失性存储操作 数据保留 单位 20 年 1,000,000 周期 电容 下表列出了各种电容参数。[19] 参数 说明 测试条件 最大值 CIN 输入电容 COUT 输出电容 TA = 25 °C， f = 1 MHz、 VCC = VCC (Typ) 单位 8 pF 8 pF 热电阻 下表列出了各种热电阻参数。 [19] 参数 JA JC 说明 热阻 （结至环境） 热阻 （结至外壳） 测试条件 根据 EIA/JESD51 的要求，测试 条件遵循测试热阻的标准测试 方法和过程。 44.6 35.6 41.1 15.6 单位 °C/W 2.4 2.33 4.6 2.9 °C/W 44-TSOP II 48-TSOP I 54-TSOP II 165-FBGA 注释： 17. VCAP 的最小值要确保提供了足够的电荷来完成自动存储操作。 VCAP 的最大值可保证 VCAP 的电容在加电回读周期期间充电至最小电压，以便紧急断电循环可以顺利 完成自动存储操作。因此，建议始终使用在指定最小和最大极限值内的电容。 18. 当选择 VCAP 电容时，可得到 VCAP 引脚上的最大电压 （VVCAP）作为指导。在工作温度范围内的 VCAP 电容的额定电压应高于 VVCAP 电压。 19. 这些参数仅在设计上得到保证，但未经过测试。 文档编号：001-92106 版本 *B 页 14 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 图 9. 交流测试负载和波形 对于 3 V （CY14B116X）： 针对三态规范 577 577 3.0 V 3.0 V R1 R1 输出 输出 R2 789 CL 30 pF R2 789 CL 5 pF 对于 5 V （CY14E116X）： 针对三态规范 963 963 5.0 V 5.0 V R1 R1 输出 输出 R2 512 CL 30 pF CL 5 pF R2 512 交流测试条件 CY14B116X CY14E116X 输入脉冲电平 0 V 到 3V 输出上升和下降时间 （10%–90%） < 3 ns 0 V 到 3V < 3 ns 输入和输出时序参考电平 1.5 V 1.5 V 文档编号：001-92106 版本 *B 页 15 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 交流开关特性 在工作范围 [20] 的条件下 参数 赛普拉斯参数 SRAM 读周期 tACE 25 ns 备用参数 说明 tACS 30 ns 最小值 最大值 45 ns 最小值 最大值 最小值 最大值 单位 芯片使能访问时间 – 25 – 30 – 45 ns tRC [22] tRC 读周期时间 25 – 30 – 45 – ns tAA [23] tAA 地址访问时间 – 25 – 30 – 45 ns tDOE tOE 输出使能到数据有效的时间 – 12 – 14 – 20 ns tOHA[23] tOH 地址更改后的输出保持时间 3 – 3 – 3 – ns tLZCE[24] tLZ 芯片使能到输出有效的时间 3 – 3 – 3 – ns tHZCE [21, 24] tHZ 芯片禁用到输出无效的时间 – 10 – 12 – 15 ns tLZOE [24] tOLZ 从输出被使能到输出有效的时间 0 – 0 – 0 – ns tHZOE [21, 24] tOHZ 从输出被禁用到输出无效的时间 – 10 – 12 – 15 ns tPU [24] tPA 芯片被使能到电源有效的时间 0 – 0 – 0 – ns tPD [24] tPS 芯片被禁用到电源待机的时间 – 25 – 30 – 45 ns 字节使能到数据有效的时间 – 12 – 14 – 20 ns tLZBE 字节使能到输出有效的时间 0 – 0 – 0 – ns tHZBE[21, 24] 字节禁用到输出无效的时间 – 10 – 12 – 15 ns tDBE [24] SRAM 写周期 tWC tWC 写周期时间 25 – 30 – 45 – ns tPWE tWP 写入脉冲宽度 20 _ 24 – 30 – ns tSCE tCW 芯片使能到写周期结束的时间 20 _ 24 _ 30 – ns tSD tDW 数据建立到写周期结束的时间 10 _ 14 – 15 – ns tHD tDH 写周期结束后的数据保持时间 0 – 0 – 0 – ns tAW tAW 地址建立到写周期结束的时间 20 _ 24 _ 30 – ns tSA tAS 地址建立到写周期开始的时间 0 – 0 – 0 – ns tHA[25] tWR 写周期结束后的地址保持时间 0 – 0 – 0 – ns tHZWE [21, 24, 26] tWZ 写周期使能到输出禁用的时间 – 10 – 12 – 15 ns tLZWE [24] tOW 写周期结束到输出有效的时间 3 – 3 – 3 – ns 字节使能到写周期结束的时间 20 _ 24 _ 30 – ns tBW 注释： 20. 测试条件采用等于或短于 3 ns 的信号跳变时间，VCC/2 的时序参考电平，0 至 VCC(typ) 的输入脉冲电平以及图 9 中所示的指定 IOL/IOH 的输出负载和 30 pF 负载电容。 21. tHZCE、 tHZOE、 tHZBE 和 tHZWE 的负载电容为 5 pF。跃变在稳定状态输出电压 ±200 mV 的条件下测量。 22. WE 必须在 SRAM 读周期内保持高电平状态。 23. 当 CE， OE 和 BLE、 BHE/BA、 BB、 BC、 BD 为低电平时，一直选中器件。 24. 这些参数仅在设计上得到保证，但未经过测试。 25. 勘误表：工程样本并不满足写入操作结束后地址保持时间 （tHA） > 0 ns 的规范。该当前芯片可满足 tHA > 2 ns。相关详细信息，请参见第 33 页上的勘误表。 26. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 文档编号：001-92106 版本 *B 页 16 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 图 10. 第一个 SRAM 读周期 （地址控制） [27， 28， 29] tRC Address Address Valid tAA Output Data Valid Previous Data Valid Data Output tOHA 图 11. 第二个 SRAM 读周期：CE 和 OE 控制 [27， 29] Address Address Valid tRC [31] tHZCE tACE CE tAA tLZCE tHZOE tDOE OE tHZBE tLZOE [30] tDBE BLE, BHE /BA, BB, BC, BD tLZBE Data Output High Impedance Output Data Valid tPU ICC Standby tPD Active 注释： 27. WE 必须在 SRAM 读周期内保持高电平状态。 28. 当 CE、 OE 和 BLE、 BHE/BA、 BB、 BC、 BD 为低电平时，一直选中器件。 29. HSB 必须在读和写周期内保持为高电平状态 30. BLE、 BHE 适用于 ×16 的配置； BA、 BB、 BC、 BD 仅适用于 ×32 的配置。 31. TSOP II 封装基于单 CE 选项，而 BGA 封装则基于双 CE 选项。在此数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为低电平和 CE2 为 高电平时， CE 将为低电平。在其他情况下， CE 为高电平。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不支持中间电压。 文档编号：001-92106 版本 *B 页 17 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 图 12. 第一个 SRAM 写周期：WE 控制 [33， 35， 37] tWC Address Address Valid tSCE tHA [36] CE tBW [32] BLE, BHE /BA, BB, BC, BD tAW tPWE WE tSA tHD tSD Data Input Input Data Valid tLZWE tHZWE Data Output High Impedance Previous Data 图 13. 第二个 SRAM 写周期：CE 控制 [33， 35， 37] tWC Address Valid Address tSA tSCE tHA [36] CE [32] tBW BLE, BHE /BA, BB, BC, BD tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注释： 32. BLE、 BHE 适用于 ×16 的配置； BA、 BB、 BC、 BD 仅适用于 ×32 的配置。 33. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 34. WE 必须在 SRAM 读周期中保持高电平状态 35. HSB 必须在读和写周期内保持为高电平状态 36. 以单一 CE 形式提供 TSOP II 封装。以双 CE 选项提供了 TSOP I 和 BGA 封装。在此数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 低电平时和 CE2 为高电平时， CE 将为低电平。在其他情况下， CE 为高电平。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上 不支持中间电平。 37. 地址转换期间， CE 或 WE 必须 大于 VIH。 文档编号：001-92106 版本 *B 页 18 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 图 14. 第三个 SRAM 写周期：BHE、 BLE/ BA、 BB、BC、 BD 控制 [39, 40, 41] tWC Address Address Valid tSCE [42] CE tSA tHA tBW [38] BLE, BHE /BA, BB, BC, BD tAW tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注释： 38. BLE、 BHE 适用于 ×16 的配置； BA、 BB、 BC、 BD 仅适用于 ×32 的配置。 39. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 40. HSB 必须在读和写周期内保持高电平状态 41. 地址转换期间， CE 或 WE 必须 大于 VIH。 42. 以单一 CE 形式提供 TSOP II 封装。以双 CE 选项提供了 TSOP I 和 BGA 封装。在此数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 低电平时和 CE2 为高电平时， CE 将为低电平。在其他情况下， CE 为高电平。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上 不支持中间电平。 文档编号：001-92106 版本 *B 页 19 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 自动存储 / 加电回读特性 在工作范围 参数 说明 最小值 最大值 单位 加电回读时间 – 30 ms tSTORE [44] 存储周期时间 – 8 ms tDELAY [45, 46] 完成 SRAM 写入周期的时间 – 25 ns VSWITCH 低电压触发电平 CY14B116X _ 2.65 V CY14E116X _ 4.40 V 150 – ms tHRECALL tVCCRISE [43] [46] VCC 上升时间 VHDIS[46] HSB 输出禁用电压 – 1.9 V tLZHSB[46] HSB 到输出有效的时间 – 5 ms tHHHD[46] HSB 高电平有效时间 – 500 ns 图 15. 自动存储或加电回读 [47] VCC VSWITCH VHDIS [44] t VCCRISE Note tHHHD [44] tSTORE Note tHHHD [48] Note tSTORE [48] Note HSB out tDELAY tLZHSB tLZHSB AutoStore tDELAY Power-Up RECALL tHRECALL tHRECALL Read & Write Inhibited (RWI) Power-Up RECALL Read & Write BROWN OUT AutoStore Power-Up RECALL Read & Write Power-down AutoStore 注释： 43. 当 VCC 超过 VSWITCH 时，将开始计算 tHRECALL。 44. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，则将不会发生自动存储或硬件存储操作。 45. 在启动硬件存储和自动存储时，会在 tDELAY 时间内持续使能 SRAM 写操作。 46. 这些参数仅在设计上得到保证，但未经过测试。 47. 在 VCC 低于 VSWITCH 的情况下，在存储、回读的过程中会忽略读写周期。 48. 在通电和断电期间，如果通过外部电阻上拉 HSB 引脚， HSB 会发生短时脉冲。 文档编号：001-92106 版本 *B 页 20 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 深度睡眠模式的特性 在工作范围 参数 说明 最小值 最大值 单位 tWAKE 睡眠模式退出时间 （ZZ 高电平到唤醒后进行第一次访问） – 30 ms tSLEEP 睡眠模式进入时间 （ZZ 低电平到 CE 期间，无需关注） – 8 ms tZZL ZZ 低电平有效时间 50 – ns tWEZZ 最后一次写入到进入睡眠模式的时间 0 — ms tZZH ZZ 有效到 DQ 为高阻的时间 – 70 ns 图 16. 睡眠模式 [49] V CC V SWITCH V SWITCH t t SLEEP HRECALL t WAKE ZZ t WEZZ WE t DQ Read & Write Inhibited (RWI) ZZH Data Power-Up RECALL Read & Write Sleep Entry Sleep Sleep Exit Read & Write Power-down AutoStore 注释： 49. 器件启动睡眠子程序，然后在 tSLEEP 持续时间后进入睡眠模式。 文档编号：001-92106 版本 *B 页 21 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 软件控制的存储和回读特性 在工作范围 [50， 51] 的条件下 25 ns 参数 tRC 说明 存储 / 回读启动周期时间 tSA 最小值 25 30 ns 最大值 _ 45 ns 最小值 30 最大值 _ 最小值 45 最大值 – 单位 ns 地址建立时间 0 – 0 – 0 – ns tCW 时钟脉冲宽度 20 _ 24 _ 30 – ns tHA 地址保持时间 0 – 0 – 0 – ns tRECALL 回读持续时间 – 600 – 600 – 600 ms tSS [52, 53] 软序列处理时间 – 500 – 500 – 500 ms 图 17. CE 和 OE 控制软件存储和回读周期 [51] tRC Address tRC Address #1 tSA [54] Address #6 tCW tCW CE tHA tSA tHA tHA tHA OE tHHHD HSB (STORE only) tHZCE tLZCE t DELAY [55] Note tLZHSB High Impedance tSTORE/tRECALL DQ (DATA) RWI 图 18. 自动存储使能和禁用周期 Address tSA [54] CE tRC tRC Address #1 Address #6 tCW tCW tHA tSA tHA tHA tHA OE tLZCE tSS tHZCE Note [55] t DELAY DQ (DATA) RWI 注释： 50. 由 CE 控制的或 OE 控制的读操作为软件序列提供时钟脉冲。 51. 必须按列出的顺序读取六个连续地址表 1。在六个连续周期内， WE 必须保持为高电平状态。 52. 这是执行软序列指令所耗费的时间。必须将 VCC 电源保持为高电平状态，以确保有效地寄存指令。 53. 存储和回读等指令会锁定 I/O，直到操作完成为止，这样可以延长该时间。请参见特定的指令。 54. 以单一 CE 形式提供 TSOP II 封装。以双 CE 选项提供了 TSOP I 和 BGA 封装。在此数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 低电平时和 CE2 为高电平时， CE 将为低电平。在其他情况下， CE 为 HIGH。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不 支持中间电压。 55. 由于输出在 tDELAY 时间被禁用，因此，第六次读取的 DQ 输出数据可能无效。 文档编号：001-92106 版本 *B 页 22 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 硬件存储特性 在 工作范围 参数 说明 最小值 最大值 单位 tDHSB 未设置写入锁存时 HSB 到输出有效的时间 – 25 ns tPHSB 硬件存储脉冲宽度 15 – ns 图 19. 硬件存储周期 [56] Write Latch set ~ ~ tPHSB HSB (IN) tSTORE tHHHD ~ ~ tDELAY HSB (OUT) tLZHSB RWI Write Latch not set ~ ~ tPHSB HSB (IN) HSB (OUT) HSB pin is driven HIGH to VCC only by internal 100 K: resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven LOW. ~ ~ tDELAY RWI 图 20. 软序列处理时间 [57, 58] Soft Sequence Command Address [59] Address #1 tSA Address #6 tCW tSS Soft Sequence Command Address #1 tSS Address #6 tCW CE V CC 注释： 56. 如果从上一个非易失性周期后仍未进行 SRAM 写入，则不会发生自动存储或硬件存储。 57. 这是执行软序列指令所耗费的时间。必须将 VCC 电源保持为高电平状态，以确保有效地寄存指令。 58. 存储和回读等指令会锁定 I/O，直到操作完成为止，这样可以延长该时间。请参见特定的指令。 59. 以单一 CE 形式提供 TSOP II 封装。以双 CE 选项提供了 TSOP I 和 BGA 封装。在此数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为低电平时和 CE2 为高电平时， CE 将为低电平。在其他情况下， CE 为高电平。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不支持中间电压。 文档编号：001-92106 版本 *B 页 23 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S SRAM 操作的真值表 SRAM 操作过程中，必须保持 HSB 为高电平。 对于 ×8 配置 信号芯片使能选项 （44 引脚 TSOP II 封装） CE WE OE 输入和输出 模式 功耗 H X X 高阻 取消选择 / 断电 待机 L H L 数据输出 （DQ0–DQ7） 读取 活动模式 L H H 高阻 输出处于禁用状态 活动模式 L L X 数据输入 （DQ0–DQ7） 写入 活动模式 对于 ×8 配置 双芯片使能选项 （48 引脚 TSOP I 封装） 输入和输出 模式 功耗 H X X X 高阻 取消选择 / 断电 待机 X L X X 高阻 取消选择 / 断电 待机 L H H L 数据输出 （DQ0–DQ7） 读取 活动模式 L H H H 高阻 输出处于禁用状态 活动模式 L H L X 数据输入 （DQ0–DQ7） 写入 活动模式 CE1 CE2 WE OE 对于 × 16 配置 信号芯片使能选项 （54 引脚 TSOP II 封装） CE WE OE BLE BHE 输入和输出 模式 功耗 H X X X X 高阻 取消选择 / 断电 待机 L X X H H 高阻 输出处于禁用状态 活动模式 L H L L L 数据输出 （DQ0–DQ15） 读取 活动模式 L H L L H 数据输出 （DQ0–DQ7）； 高阻态的 DQ8–DQ15 读取 活动模式 L H L H L 数据输出 （DQ8–DQ15）； 高阻态的 DQ0–DQ7 读取 活动模式 L H H X X 高阻 输出处于禁用状态 活动模式 L L X L L 数据输入 （DQ0–DQ15） 写入 活动模式 L L X L H 数据输入 （DQ0–DQ7）； 高阻态的 DQ8–DQ15 写入 活动模式 L L X H L 数据输入 （DQ8–DQ15）； 高阻态的 DQ0–DQ7 写入 活动模式 文档编号：001-92106 版本 *B 页 24 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 对于 ×16 配置 双芯片使能选项 （48 引脚 TSOP I 封装和 165 引脚 FBGA 封装） BLE BHE 输入和输出 模式 功耗 X X X 高阻 取消选择 / 断电 待机 X X X X 高阻 取消选择 / 断电 待机 H X X H H 高阻 输出处于禁用状态 激活 L H H L L L 数据输出 （DQ0–DQ15） 读取 激活 L H H L L H 数据输出 （DQ0–DQ7）； 读取 高阻态的 DQ8–DQ15 激活 L H H L H L 数据输出 （DQ8–DQ15）； 读取 高阻态的 DQ0–DQ7 活动模式 L H H H X X 高阻 输出处于禁用状态 激活 L H L X L L 数据输入 （DQ0–DQ15） 写入 激活 L H L X L H 数据输入 （DQ0–DQ7）； 写入 高阻态的 DQ8–DQ15 激活 L H L X H L 数据输入 (（DQ8–DQ15）； 写入 高阻态的 DQ0–DQ7 活动模式 CE1 CE2 WE OE H X X X L L 对于 ×32 配置 双芯片使能选项 （165 球形焊盘 FBGA 封装） WE OE BA BC BD DQ0–DQ7 DQ8–DQ15 DQ16–DQ23 DQ24–DQ31 功耗 CE2 H X X X X X X X 高阻 高阻 高阻 高阻 取消选择 / 断电 待机 X L X X X X X X 高阻 高阻 高阻 高阻 取消选择 / 断电 待机 L H X X X X X X 高阻 高阻 高阻 高阻 选择 活动 模式 L H H L L L L L 数据输出 数据输出 数据输出 数据输出 读取所有 位 激活 L H H L L H H H 数据输出 高阻态 高阻态 高阻态 读取 激活 L H H L H L H H 高阻态 数据输出 高阻态 高阻态 读取 激活 L H H L H H L H 高阻态 高阻态 数据输出 高阻态 读取 激活 L H H L H H H L 高阻态 高阻态 高阻态 数据输出 读取 激活 L H L X L L L L 数据输入 数据输入 数据输入 数据输入 写入所有 位 激活 L H L X L H H H 数据输入 高阻态 高阻态 高阻态 写入 激活 L H L X H L H H 高阻态 数据输入 高阻态 高阻态 写入 激活 L H L X H H L H 高阻态 高阻态 数据输入 高阻态 写入 激活 L H L X H H H L 高阻态 高阻态 高阻态 数据输入 写入 激活 L H H H X X X X 高阻态 高阻态 高阻态 高阻态 输出处于 禁用状态 激活 文档编号：001-92106 版本 *B BB 模式 CE1 页 25 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 订购信息 速度 (ns) 25 30 45 订购代码 CY14B116L-ZS25XI 封装框图 51-85087 封装类型 44 引脚 TSOP II CY14B116L-ZS25XIT 51-85087 44 引脚 TSOP II CY14E116L-ZS25XI 51-85087 44 引脚 TSOP II CY14E116L-ZS25XIT 51-85087 44 引脚 TSOP II CY14B116N-ZSP25XI 51-85160 54 引脚 TSOP II CY14E116N-ZSP25XI 51-85160 54 引脚 TSOP II CY14B116N-BZ25XI 51-85195 165 球形焊盘的 FBGA CY14B116N-BZ25XIT 51-85195 165 球形焊盘的 FBGA CY14B116S-BZ25XI 51-85195 165 球形焊盘的 FBGA CY14B116S-BZ25XIT 51-85195 165 球形焊盘的 FBGA CY14E116S-BZ25XI 51-85195 165 球形焊盘的 FBGA CY14E116S-BZ25XIT 51-85195 165 球形焊盘的 FBGA CY14B116L-Z30XI 51-85183 48 引脚的 TSOP I CY14B116L-Z30XIT 51-85183 48 引脚的 TSOP I CY14E116L-Z30XI 51-85183 48 引脚的 TSOP I CY14E116L-Z30XIT 51-85183 48 引脚的 TSOP I CY14B116N-Z30XI 51-85183 48 引脚的 TSOP I CY14B116N-Z30XIT 51-85183 48 引脚的 TSOP I CY14E116N-Z30XI 51-85183 48 引脚的 TSOP I CY14E116N-Z30XIT 51-85183 48 引脚的 TSOP I CY14B116L-ZS45XI 51-85087 44 引脚 TSOP II CY14B116L-ZS45XIT 51-85087 44 引脚 TSOP II CY14E116L-ZS45XI 51-85087 44 引脚 TSOP II CY14E116L-ZS45XIT 51-85087 44 引脚 TSOP II CY14B116L-Z45XI 51-85183 48 引脚的 TSOP I CY14B116L-Z45XIT 51-85183 48 引脚的 TSOP I CY14E116L-Z45XI 51-85183 48 引脚的 TSOP I CY14E116L-Z45XIT 51-85183 48 引脚的 TSOP I CY14B116N-Z45XI 51-85183 48 引脚的 TSOP I CY14B116N-Z45XIT 51-85183 48 引脚的 TSOP I CY14B116N-ZSP45XI 51-85160 54 引脚 TSOP II CY14B116N-ZSP45XIT 51-85160 54 引脚 TSOP II CY14E116N-Z45XI 51-85183 48 引脚的 TSOP I CY14E116N-Z45XIT 51-85183 48 引脚的 TSOP I CY14B116N-BZ45XI 51-85195 165 球形焊盘的 FBGA CY14B116N-BZ45XIT 51-85195 165 球形焊盘的 FBGA CY14B116S-BZ45XI 51-85195 165 球形焊盘的 FBGA CY14B116S-BZ45XIT 51-85195 165 球形焊盘的 FBGA 工作范围 工业级 这些器件都是无铅的。要了解这些器件的供应情况，请联系赛普拉斯本地销售代表。 文档编号：001-92106 版本 *B 页 26 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 订购代码定义 CY14 B 116 L - ZS 25 X I T 选项： T — 盘带封装 空白 — 标准 无铅 封装： ZS P- 44-TSOP II ZSP - 54-TSOP II BZA - 165-FBGA 温度： I －行业级（-40 到 85°C） 速度： 25 - 25 ns 30 - 30 ns 45 - 45 ns 数据总线： L - ×8 N - ×16 S - ×32 密度： 116 - 16-Mbit 电压： B － 3.0 V E － 5.0 V 14 - nvSRAM 赛普拉斯 文档编号：001-92106 版本 *B 页 27 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 封装图 图 21. 44 引脚 TSOP II 封装外形，（51-85087） 51-85087 *E 文档编号：001-92106 版本 *B 页 28 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 封装图 （续） 图 22. 48 引脚 TSOP II 封装外形，（51-85183） 51-85183 *D 文档编号：001-92106 版本 *B 页 29 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 封装图 （续） 图 23. 54 引脚 TSOP II 封装外形，（51-85160） 51-85160 *E 文档编号：001-92106 版本 *B 页 30 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 封装图 （续） 图 24. 165 球形焊盘 FBGA （15 mm × 17 mm × 1.40 mm）封装外形 （51-85195） 51-85195 *C 文档编号：001-92106 版本 *B 页 31 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 缩略语 缩略语 CMOS 说明 EIA 电子工业联盟 FBGA 小间距球栅阵列 I/O 输入 / 输出 JESD JEDEC 标准 nvSRAM 非易失性静态随机存取存储器 RoHS 有害物质限制 RWI 禁止读和写 TSOP II 薄小型封装 互补金属氧化物半导体 文档规范 测量单位 符号 °C 测量单位 Hz 赫兹 Kbit 千位 kHz 千赫兹 k 千欧 A 微安 mA 毫安 F 微法 Mbit 兆位 MHz 兆赫兹 s 微秒 ms 毫秒 ns 纳秒 pF 皮法 V 伏特 欧姆 W 瓦特 摄氏度 文档编号：001-92106 版本 *B 页 32 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 勘误表 本章节说明 16 Mbit （2048 K × 8， 1024 K × 16， 512 K × 32） nvSRAM 产品系列的勘误表。勘误表中包括勘误触发条件、影响范 围、可用解决方案和芯片修订适用性。 若有任何问题，请联系您本地赛普拉斯销售代表。 受影响的器件型号 芯片型号 CY14B116L 器件特性 CY14E116L 5 V， 16 Mbit， 2048 K × 8，异步接口 nvSRAM CY14B116N 3 V， 16 Mbit， 1024 K × 16，异步接口 nvSRAM CY14E116N 5 V， 16-Mbit， 1024 K × 16，异步接口 nvSRAM CY14B116S 3 V， 16 Mbit， 512 K × 32，异步接口 nvSRAM CY14E116S 5 V， 16 Mbit， 512 K × 32，异步接口 nvSRAM 3 V， 16 Mbit， 2048 K × 8，异步接口 nvSRAM 16 Mbit （2048 K × 8, 1024 K × 16, 512 K × 32）合格状态 工程样本 （ES）。 16 Mbit （2048 K × 8, 1024 K × 16） nvSRAM 勘误表汇总 下表定义了 CY14B116x/CY14E116x 系列中器件的勘误表适用性。 项目 1. 写周期结束后的地址保持时间 （tHA）不 能满足数据手册规格 器件型号 在受影响的器件型号表中列出所有器 件型号 2. ZZ 引脚上的静态放电电压 （人体模型）不 CY14B116N 满足数据手册规范 CY14E116N CY14B116S CY14E116S 文档编号：001-92106 版本 *B 芯片版本 修复状态 版本 1 在下一个芯片版本得到纠正 版本 1 在下一个芯片版本中得到纠正 页 33 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 1. 写周期结束后的地址保持时间 （tHA）不能满足数据手册规格 ■ 问题定义 工程样本并不满足写入操作结束后地址保持时间 （tHA）规范，即 tHA ≥ 0 ns。该当前芯片可满足 tHA ≥ 2 ns。 ■ 受影响的参数 写入操作结束后的地址保持时间 （tHA）。 ■ 触发条件 电流 SRAM 写周期结束以后，在 2 ns 中将从该地址更改为新地址，可以通过以下方法之一进行启动： a. 使用 WE 信号控制 SRAM 写操作之后，当 WE 信号从低电平为高电平时，在 2 ns 中该地址将更改。这是适用于所有总线宽度 （× 8、 × 16 和 × 32）。 b. 使用 WE 信号控制 SRAM 写操作之后，当 WE 信号从低电平为高电平时，在 2 ns 中该地址将更改。这是适用于所有总线宽度 （× 8、 × 16 和 × 32）。 c. 在字节使能控制 SRAM 写操作时，将字节使能控制 （BHE、 BLE / BA、 BB、 BC、 BD）从低电平转换为高电平后，可以在 2 ns 内更改地址。 BHE、 BLE 控制适用于 ×16 接口，并 BA、 BB、 BC、 BD 控制适用于 ×32 接口。 ■ 影响范围 它将破坏 SRAM 中随机存储位置的数据。 ■ 解决方案 工程样本将要求 tHA ≥ 2 ns，而在数据手册规范中为 tHA ≥ 0 ns。通过将控制信号从低电平切换为高电平来终止当前 SRAM 写操作 后， WE / CE 控制的写操作或字节使能 （BHE、 BLE / BA、 BB、 BC、 BD ）控制的写操作必须至少在 2 ns 时间内保持当前地 址，这样存储器控制器才可执行 nvSRAM 中的 SRAM 写操作。图 25 显示的是 WE 控制 SRAM 写周期中测量 tHA 的示例。 图 25. WE 控制 SRAM 写周期中测量 tHA 的示例 tHA ≥ 2 ns tWC Address Address Valid tSCE tHA CE tBW BLE, BHE /BA, BB, BC, BD tAW tPWE WE tSA tSD Data Input Input Data Valid tHZWE Data Output ■ tHD Previous Data tLZWE High Impedance 修复状态 此问题在下一个芯片版本中得到纠正。 文档编号：001-92106 版本 *B 页 34 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 2. ZZ 引脚上的静态放电电压 （人体模型）不满足数据手册规范 ■ 问题定义 工程样本不满足 ZZ 引脚上静电放电电压 （人体模型）的数据手册规范，即静电放电电压 > 2001 V。 ZZ 引脚上当前芯片的容限为 1100 V。 ■ 受影响的参数 无。 ■ 触发条件 （S） 如果静电放电电压 （人体模型）≥ 1101V，则在 ZZ 引脚上的 ESD 测试可能失败。 ■ 影响范围 如果 ZZ 引脚的 ESD 高于 1100 V，器件可能被损坏。所有其他引脚 （除外 ZZ 引脚）将满足数据手册 ESD 规范。 ■ 解决方案 无。该设备的电压范围不超过 ESD 敏感度 1100 V。 ■ 修复状态 此问题在下一个芯片版本得到纠正。 文档编号：001-92106 版本 *B 页 35 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 文档修订记录页 文档标题：CY14B116L/CY14B116N/CY14B116S/CY14E116L/CY14E116N/CY14E116S, 16 Mbit (2048 K × 8/1024 K × 16/512 K × 32) nvSRAM 文档编号：001-92106 修订版本 ** ECN 编号 4341565 变更人 MX 提交日期 04/11/2014 变更说明 本文档版本号为 Rev**，译自英文版 001-67793 Rev*E。 *A 4480525 WAHY 08/21/2014 本文档版本号为 Rev*A，译自英文版 001-67793 Rev*G。 *B 4661105 WAHY 02/13/2015 Template Updates; Updated package diagrams 51-85183 and 51-85160 to current revision. 文档编号：001-92106 版本 *B 页 36 /37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到离您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车用产品 cypress.com/go/automotive cypress.com/go/clocks 时钟与缓冲器 接口 照明与电源控制 存储器 PSoC cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch 触摸感应产品 USB 控制器 无线 /RF psoc.cypress.com/solutions cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2011-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其它电路的使用承担任何责任。也不会根据专 利权或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于 可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的 所有风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归塞普锐思半导体公司 （塞普锐思）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。塞普锐思据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建塞普锐思源代码的派生作品、编译塞普锐思源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与塞普锐思集成电路配合使用。除上述指定的用途之外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译或 演示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键器件。若将塞普锐思产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保塞普锐思免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号：001-92106 版本 *B 本文件中提及的所有产品和公司名称均为其各自所有者的商标。 修订 February 17, 2015 页 37/37