FM25CL64B 64 Kbit （8 K × 8）串行 （SPI）汽车 F-RAM 64 Kbit （8 K × 8）串行 （SPI）汽车 F-RAM 特性 功能概述 ■ 64 Kbit 铁电性随机存储器 （F-RAM）被逻辑组织为 8 K × 8 13 ❐ 高耐久性：100 万亿 （10 ）次写 / 读 ❐ 数据保留时间为 121 年 （参考数据保留时间和耐久性表） ❐ NoDelay™ 写操作 ❐ 高级高可靠性的铁电工艺 FM25CL64B 是使用了高级铁电工艺的 64 Kbit 非易失性存储器。 铁电性随机存取存储器 （即 F-RAM）是一种非易失性存储器， 其读和写操作方式与 RAM 一样。它提供了 121 年的可靠数据保 留时间，并解决了串行闪存、 EEPROM 和其他非易失性存储器 所造成的复杂性、开销和系统级可靠性等问题。 ■ 非常快的串行外设接口 （SPI） ❐ 频率高达 16 MHz ❐ 可以直接替代串行闪存和 EEPROM 的硬件 ❐ 支持 SPI 模式 0 （0,0）和模式 3 （1,1） 与串行闪存和 EEPROM 不同的是， FM25CL64B 以总线速度执 行写操作。并且它不会引起任何写操作延迟。在每个字节成功传 输到器件后，数据立即被写入到到存储器阵列。这时，可以开始 执行下一个总线周期而不需要轮询数据。此外，与其它非易失性 存储器相比，该产品提供了强大的写入耐久性。 FM25CL64B 能 够支持 1013 次的读 / 写周期，比 EEPROM 多 1 千万次的写周期。 ■ 精密的写入保护方案 使用写保护 （WP）引脚提供硬件保护 ❐ 使用写禁用指令提供软件保护 ❐ 可对 1/4、 1/2 或整个阵列进行软件模块保护 ❐ ■ 低功耗 频率为 1 MHz 时，有效电流为 300 mA ❐ 在 +85 °C 的条件下，待机电流为 6 mA （典型值） ❐ ■ 低电压工作范围：VDD = 3.0 V 至 3.6 V ■ 汽车 E 的温度范围：–40 °C 至 +125 °C ■ 8 引脚小型塑封集成电路 （SOIC）封装 ■ 符合 AEC Q100 一级标准 ■ 符合有害物质限制标准 （RoHS） 由于具有这些特性， FM25CL64B 适用于需要频繁或快速写入的 非易失性存储器应用。示例的范围包括从数据收集（其中写周期 数 量 是 非 常 重 要 的）到 满 足 工 业 级 控 制 （其 中 串 行 闪 存 或 EEPROM 的较长写时间会使数据丢失）。 作为硬件替代时， FM25CL64B 为串行 EEPROM 或闪存的用户 提供大量好处。 FM25CL64B 使用高速的 SPI 总线，从而可以改 进 F-RAM 技术的高速写入功能。该器件的规范是在汽车 E （从 –40 °C 至 +125 °C）的温度范围内得以保证。 逻辑框图 WP Instruction Decoder Clock Generator Control Logic Write Protect CS HOLD SCK 8Kx8 F-RAM Array Instruction Register Address Register Counter 13 8 SI Data I/O Register SO 3 Nonvolatile Status Register 赛普拉斯半导体公司 文档编号： 001-95826 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 May 5, 2015 FM25CL64B 目录 引脚分配 ............................................................................. 3 引脚定义 ............................................................................. 3 概述 .................................................................................... 4 存储器架构 .......................................................................... 4 串行外设接口 — SPI 总线 .................................................. 4 SPI 概述 ...................................................................... 4 SPI 模式 ...................................................................... 5 加电到第一次访问的时间 ............................................. 6 指令结构 ...................................................................... 6 WREN — 设置写使能锁存 ........................................... 6 WRDI — 复位写使能锁存 ............................................ 6 状态寄存器和写保护 ........................................................... 6 RDSR — 读取状态寄存器 ........................................... 7 WRSR — 写状态寄存器 .............................................. 7 存储器操作 .......................................................................... 8 写操作 .......................................................................... 8 读操作 .......................................................................... 8 HOLD 引脚的操作 ....................................................... 9 擦写次数 .................................................................... 10 最大额定值 ........................................................................ 11 工作范围 ........................................................................... 11 文档编号： 001-95826 版本 ** 直流电气特性 .................................................................... 11 数据保留时间和耐久性 ...................................................... 12 在 AEC-Q100 汽车应用中有关 F-RAM 寿命的示例 .......... 12 电容 .................................................................................. 12 热阻 .................................................................................. 12 交流测试条件 .................................................................... 12 交流开关特性 .................................................................... 13 电源循环时序 .................................................................... 15 订购信息 ........................................................................... 16 订购代码定义 ............................................................. 16 封装图 ............................................................................... 17 缩略语 ............................................................................... 18 文档规范 ........................................................................... 18 测量单位 .................................................................... 18 文档修订记录页 ................................................................ 19 销售、解决方案和法律信息 .............................................. 20 全球销售和设计支持 .................................................. 20 产品 ........................................................................... 20 PSoC® 解决方案 ........................................................ 20 赛普拉斯开发者社区 .................................................. 20 技术支持 .................................................................... 20 页 2/20 FM25CL64B 引脚分配 图 1. 8 引脚 SOIC 封装的引脚分配 CS 1 SO 2 WP 3 VSS 4 Top View not to scale 8 VDD 7 HOLD 6 SCK 5 SI 引脚定义 引脚名称 I/O 类型 说明 CS 输入 芯片选择。通过低电平有效输入可以激活器件。当输入为高电平时，器件会进入低功耗待机模 式，忽略其他输入，同时输出引脚为三态。该输入为低电平时，器件将内部激活 SCK 信号。每 一个操作码前， CS 上必须产生一个下降沿。 SCK 输入 串行时钟。所有输入 / 输出操作都与串行时钟同步。各输入被锁存在上升沿上，并且各输出在下 降沿上发生。由于该器件是同步的，因此时钟频率的值范围为 0 到 16 MHz，可以随时中断该时 钟频率。 SI[1] 输入 串行输入。所有数据通过该引脚传输到器件内。该引脚在 SCK 的上升沿上进行采样，并且在其 他时间内被忽略。应该始终将该引脚驱动到有效的逻辑电平，以满足 IDD 规范。 SO[1] 输出 串行输出。这是数据输出引脚。该引脚在进行读操作时被驱动，并在其他时间内 （包括 HOLD 为低电平的情况）保持三态。数据传输在串行时钟的下降沿上被驱动。 WP 输入 写保护。当 WPEN 被设置为 ‘1’ 时，该低电平有效引脚防止对状态寄存器进行写操作。由于 其他写保护特性都是通过状态寄存器控制的，因此该性能很重要的。有关写保护的完整说明，请 参考 第 7 页上的状态寄存器和写保护。如果不使用该引脚，必须将它连接到 VDD。 HOLD 输入 HOLD 引脚。当主机 CPU 必须中断存储器操作以进行其他操作时，会使用 HOLD 引脚。HOLD 为 低电平时，当前操作将被暂停。该器件忽略 SCK 或 CS 上发生的任何转换。 HOLD 上的所有转 换必须在 SCK 为 LOW 时进行。如果不使用该引脚，必须将它连接到 VDD。 VSS 电源 器件的接地引脚。必须连接至系统接地端。 VDD 电源 器件的电源输入。 注释： 1. SI 可能与 SO 相连，这样是为了形成单引脚数据接口。 文档编号： 001-95826 版本 ** 页 3/20 FM25CL64B 概述 FM25CL64B 是一个串行 F-RAM 存储器。该存储器阵列被逻辑 组织为 8,192 × 8 位，通过使用工业标准的串行外设接口（SPI） 总线可 以 访 问 该 存 储 器 阵 列。 F-RAM 和 串 行 闪 存以及串行 EEPROM 具有相同的功能操作。FM25CL64B 与串行闪存或具有 相同引脚分布的 EEPROM 的主要区别在于 F-RAM 具有更好的写 性能、高耐久性和低功耗。 存储器架构 当访问 FM25CL64B 时，用户寻址 8K 地址，每个地址有 8 个数 据位。这些 8 位数据被连续移入或移出。通过使用 SPI 协议可以 访问这些地址，该协议包含一个芯片选择（用于支持总线上的多 个器件）、一个操作码和一个两字节地址。该地址范围的高 3 位 都是 ‘ 无需关注 ’ 的值。13 位的完整地址独立指定了每个字节 的地址。 FM25CL64B 的大多数功能可以由 SPI 接口控制，或通过板上电 路处理。存储器的访问时间几乎为零，但要考虑串行协议所需要 的时间。因此，该存储器以 SPI 总线的速度进行读 / 写操作。与 串行闪存或 EEPROM 不同的是，不需要轮询器件的就绪条件， 这是因为写操作是以总线速度进行的。这样，在将新的总线数据 传输移入器件时，已经在存储器中完成了写操作。更多详细信 息，请参阅 ‘ 接口 ’ 部分所介绍的内容。 注意：FM25CL64B 包括了一个简单的内部加电复位电路，而没 有电源管理电路。用户有责任确保 VDD 范围位于数据手册的容差 范围内，以阻止不正确的操作。芯片使能有效时，请勿断电该器 件。 串行外设接口 — SPI 总线 FM25CL64B 是一个 SPI 从设备，它的运行速度可达 16 MHz。 该高速串行总线为 SPI 主设备提供了性能优良的串行通信。许多 通用微控制器具有硬件 SPI 端口，允许直接连接。对于没有硬件 SPI 端口的微控制器，通过使用普通端口引脚可以简单地模拟该 端口。 FM25CL64B 在 SPI 模式 0 和模式 3 下运行。 SPI 概述 SPI 是带有芯片选择（CS）、串行输入（SI）、串行输出（SO） 和串行时钟 （SCK）引脚的四引脚接口。 SPI 是同步的串行接口，它使用时钟和数据引脚进行存储器访问 并支持数据总线上的多个器件。使用 CS 引脚可激活 SPI 总线上 的器件。 芯片选择、时钟和数据之间的关系是由 SPI 模式决定的。该器件 支持 SPI 模式 0 和模式 3。在两种模式下，数据都在 SCK 上升 沿（从 CS 变为有效之后的第一个上升沿）上记录到 F-RAM 内。 文档编号： 001-95826 版本 ** SPI 协议由操作码控制。这些操作码规定了从总线主设备到从设 备的所有命令。激活 CS 以后，总线主设备传输的第一个字节便 是操作码。随后，可以传输地址和数据。在完成某个操作并发出 新的操作码前， CS 必须进入无效状态。 SPI 协议中的常用术语 如下所示： SPI 主设备 SPI 主设备控制 SPI 总线上的操作。SPI 总线上仅有一个主设备， 但可有一个或多个从设备。所有从设备共享同一 SPI 总线。主设 备可通过CS引脚选择任意从设备。所有操作必须由主设备发起， 主设备通过将从设备的 CS 引脚置于低电平状态来激活从设备。 主设备也生成 SCK（串行时钟），SI 和 SO 线上的所有数据传输 均与该时钟同步。 SPI 从设备 SPI 从设备由主设备通过片选线激活。来自 SPI 主设备的串行时 钟作为从设备的输入，所有通信均与该时钟同步。 SPI 从设备不 会在 SPI 总线上发起通信，而仅执行主设备发出的指令。 FM25CL64B 可用作 SPI 从设备，并与其他 SPI 从设备共享 SPI 总线。 芯片选择 （CS） 要选择任一从设备，主设备必须下拉相应 CS 引脚。仅当 CS 引 脚为低电平状态时，才能将指令发送到从设备。当未选择器件 时，将忽略通过 SI 引脚的数据，同时，串行输出引脚 （SO）保 持高阻抗状态。 注意：必须从 CS 的下降沿上开始执行新指令。因此，对每个有 效的芯片选择循环只可发出一个操作码。 串行时钟 （SCK） 串行时钟由 SPI 主设备生成，在 CS 变为低电平后，通信将与该 时钟同步。 FM25CL64B 采用 SPI 模式 0 和模式 3 进行数据通信。在两种模 式下，从设备在 SCK 的上升沿上锁存输入，且输出在下降沿发 出。因此， SCK 的第一个上升沿表示 SI 引脚上 SPI 指令已接收 到第一位 （MSB） 。此外，所有数据输入和输出均与串行时钟 （SCK）同步。 数据传输 （SI/SO） SPI 数据总线由 SI 和 SO 两条线组成，可用于串行数据通信。SI 也称为主出从入 （MOSI）， SO 则称为主入从出 （MISO）。主 设备通过 SI 引脚将指令发送到从设备，从设备通过 SO 引脚进行 响应。如上所述，多个从设备可共享 SI 和 SO 线。 页 4/20 FM25CL64B FM25CL64B 为 SI 和 SO 提供可连接至主设备的两个独立引脚， 如图 2 所示。 位都是 ‘ 无需关注 ’ 的位，但赛普拉斯建议将这些位设置为 ‘0’，以通过无缝切换实现更高存储容量。 对于没有专用 SPI 总线的微控制器，可以使用通用端口。为了减 少微控制器上的硬件资源，可以将两个数据引脚 （SI、 SO）连 接在一起并将 HOLD 和 WP 引脚置于高电平。图 3 显示了仅适用 于三个引脚的配置情况。 串行操作码 若在 CS 处于低电平状态时选中从设备，接收到的第一字节将作 为既定操作的操作码。 FM25CL64B 使用标准操作码访问存储 器。 最高有效位 （MSB） 无效的操作码 SPI 协议要求发送的第一位为最高有效位 （MSB）。该条件也适 用于地址和数据传输。 如果收到无效的操作码，该操作码将被忽略。器件将忽略在 SI 引 脚上的任何额外串行数据，直到 CS 的下一个下降沿，与此同时， SO 引脚保持三态。 64 Kbit 串行 F-SRAM 需要 2 字节地址才能进行读 / 写操作。因 为地址只有 13 位，所以器件会忽略所载入的前 3 位。虽然这三 状态寄存器 FM25CL64B 有一个 8 位的状态寄存器。状态寄存器中的各位用 于配置器件。第 7 页上的表 3 对这些位进行了说明。 图 2. 使用 SPI 端口的系统配置 SCK MOSI MISO SCK SPI Microcontroller SI SO FM25CL64B CS HOLD WP SCK SI SO FM25CL64B CS HOLD WP CS1 HO LD 1 WP1 CS2 HO LD 2 WP2 图 3. 不使用 SPI 端口的系统配置 P1.0 P1.1 SCK SI SO Microcontroller FM25CL64B CS HOLD WP P1.2 SPI 模式 FM25CL64B 可由微控制器进行驱动，该控制器的 SPI 外设可运 行于下列任一模式： ■ SPI 模式 0 （CPOL = 0， CPHA = 0） 文档编号： 001-95826 版本 ** ■ SPI 模式 3 （CPOL = 1， CPHA = 1） 在两种模式下，均在 SCK 的上升沿上锁存输入数据 （该上升沿 是从 CS 变为有效之后的第一个上升沿）。如果时钟从高电平状 态启动 （在模式 3 中），则采用时钟触发后的第一个上升沿。输 出数据在 SCK 的下降沿上有效。 页 5/20 FM25CL64B 第 6 页上的图 4 和第 6 页上的图 5 分别显示了两种 SPI 模式。当 总线主设备不传输数据时，时钟的状态为： ■ 在模式 0 下，串行时钟保持为 0 ■ 在模式 3 下，串行时钟保持为 1 当器件通过将 CS 引脚置为低电平状态而被选中时，该器件将通 过 SCK 引脚状态检测出 SPI 模式。选择器件时，如果 SCK 引脚 处于低电平状态，则采用 SPI 模式 0。如果 SCK 引脚处于高电平 状态，它将在 SPI 模式 3 下工作。 图 4. SPI 模式 0 CS 0 1 2 3 5 4 6 WREN — 设置写使能锁存 每当给 FM25CL64B 上电时，会禁止写操作。在进行任何写操作 前，都必须发送 WREN 指令。发送 WREN 操作码后，用户可以 发 送 后 续 操 作 码，以 用 于 写 操 作。包 括 写 入 状 态 寄 存 器 （WRSR）和写入存储器 （WRITE）操作。 发送 WREN 操作码后，将设置内部写使能锁存。状态寄存器中 的标志位 （名称为 WEL）表示锁存的状态。 WEL = ‘1’ 表示 可以进行写操作。尝试对状态寄存器中的 WEL 位进行写操作， 并不对它的状态产生任何影响 — 这是因为只有 WREN 操作码才 能设置该位。进行 WRDI、WRSR 或 WRITE 写操作后，WEL 位 将在 CS 的上升沿上自动清除。这样可阻止对状态寄存器或 F-RAM 阵列进行其他写操作而不使用另一个 WREN 指令。图 6 显示的是 WREN 指令总线配置。 7 图 6. WREN 总线配置 SCK CS SI 7 6 5 4 3 2 1 MSB 0 0 1 2 3 SI 0 0 0 0 图 5. SPI 模式 3 CS 2 3 4 5 6 7 SCK SI 7 6 5 4 MSB 3 2 1 6 7 0 1 1 0 HI-Z SO 1 5 SCK LSB 0 4 WRDI — 复位写使能锁存 WRDI 指令通过清除写使能锁存来禁用所有写操作。通过读取状 态寄存器中的 WEL 位和验证 WEL 为 ‘0’，用户可以验证各写 操作已被禁用。图 7 显示的是 WRDI 指令的总线配置。 0 图 7. WRDI 总线配置 LSB CS 加电到第一次访问的时间 上电后，在 tPU 时间内，不能访问 FM25CL64B。用户必须遵守 时序参数 tPU，该参数是从 VDD （最小）到第一次 CS 为低电平 的时间。 0 SI 指令结构 有 六 个 操 作 码 的 指 令，总 线 主 设 备 可 以 将 这 些 指 令 发 送 到 FM25CL64B。在表 1 中列出了这些操作码。它们控制存储器执 行的各项功能。 1 2 3 4 5 6 7 SCK SO 0 0 0 0 0 1 0 0 HI-Z 表 1. 操作码指令 名称 WREN 置位写入使能锁存 说明 操作码 0000 0110b WRDI 写入禁用 0000 0100b RDSR 读取状态寄存器 0000 0101b WRSR 写状态寄存器 0000 0001b READ 读取存储器数据 0000 0011b WRITE 写入存储器数据 0000 0010b 文档编号： 001-95826 版本 ** 页 6/20 FM25CL64B 状态寄存器和写保护 FM25CL64B 的写保护特性是多层次的，并通过状态寄存器使 能。状态寄存器的组织方式如下所示。（状态寄存器中各位的出 厂默认值是 ‘0’。） 表 2. 状态寄存器 位7 位6 位5 位4 位3 位2 位1 位0 WPEN (0) X (0) X (0) X (0) BP1 (0) BP0 (0) WEL (0) X (0) 表 3. 状态寄存器位定义 位 定义 说明 位0 无需关注 该位是不可写的，且读取时始终返回 ‘0’。 位 1 （WEL） 写使能锁存 WEL 表示器件是否使能写入功能。上电时，该位默认为 ‘0’ （禁用）。 WEL = ‘1’ --> 使能写操作 WEL = ‘0’ --> 禁用写操作 位 2 （BP0） 模块保护位 ‘0’ 用于模块保护。有关详细信息，请参见第 7 页上的表 4。 位 3 （BP1） 模块保护位 ‘1’ 用于模块保护。有关详细信息，请参见第 7 页上的表 4。 位 4-6 无需关注 这些位都是不可写的，且读取时始终返回 ‘0’。 位 7 （WPEN） 写保护使能位 用于使能写保护引脚 （WP）的功能。有关详细信息，请参见第 7 页上的表 5。 位 0 和位 4-6 的固定值为 ‘0’ ；不能修改这些位的值。请注意： 不需要位 0（串行闪存和 EEPROM 中的 “ 就绪或正在进行写过 程 ” 位），由于 F-RAM 在实时中进行写操作并不处于繁忙状态， 因此读取它时始终返回 ‘0’。BP1 和 BP0 控制软件保护特性， 这两位为非易失性位。WEL 标志表示写使能锁存的状态。尝试直 接写入状态寄存器中的 WEL 位不会对其状态产生影响。该位由 WREN 指令内部置位，并分别由 WRDI 和 WRDI 指令清除。 器才受写保护。 表 5 汇总了写保护条件。 表 5. 写保护 WEL WPEN WP 受保护的 无保护的模块 模块 状态寄存器 0 X X 受保护 受保护 受保护 BP1 和 BP0 均为存储器模块的写保护位。它们指定受写保护的 存储器部分，如表 4 中所示。 1 0 X 受保护 无保护 无保护 1 1 0 受保护 无保护 受保护 表 4. 模块存储器的写保护 1 1 1 受保护 无保护 无保护 保护地址范围 BP1 BP0 0 0 无 0 1 1800h ~ 1FFFh （高 1/4） 1 0 1000h ~ 1FFFh （高 1/2） 1 1 0000h ~ 1FFFh （全部） RDSR — 读取状态寄存器 BP1 和 BP0 位，以及写使能锁存是防止写入存储器的唯一机制。 其他写保护特性会防止对模块保护位进行无意更改。 状态寄存器中的写保护使能位（WPEN）控制硬件写保护（WP） 引脚的效果。WPEN 位为 ‘0’ 时，WP 引脚的状态将被忽略。 如果 WPEN 位为 ‘1’，WP 引脚为低电平时将禁止写入状态寄 存器。因此，只有 WPEN = ‘1’ 和 WP = ‘0’ 时，状态寄存 文档编号： 001-95826 版本 ** 通过使用 RDSR 指令，总线主设备可以验证状态寄存器中的内 容。读取状态寄存器后可以了解写保护特性的当前状态。执行 RDSR 操作码后， FM25CL64B 将返回一个字节，包括状态寄存 器的内容。 WRSR — 写状态寄存器 WRSR 指令允许 SPI 总线主设备写入状态寄存器并通过根据要求 设置 WPEN、BP0 和 BP1 位修改写保护配置。在发送 WRSR 指 令前， WP 引脚必须为高电平或处于无效状态。请注意在 FM25CL64B 上， WP 仅防止写入状态寄存器而不能防止写入存 储器阵列。发送 WRSR 指令前，用户必须发送 WREN 指令来使 能写操作。执行 WRSR 指令就是执行一个写操作，因此可以清 除写使能锁存。 页 7/20 FM25CL64B 图 8. RDSR 总线配置 CS 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 SCK Opcode SI 0 0 0 0 0 1 0 1 0 Data HI-Z SO D7 D6 D5 D4 D3 D2 D1 D0 MSB LSB 图 9. WRSR 总线配置 （不显示 WREN） CS 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 SCK Data Opcode SI SO 0 0 0 0 0 0 0 1 D7 X MSB X D3 D2 X X LSB HI-Z 存储器操作 可接受高时钟频率的 SPI 接口体现 F-RAM 技术的快速写能力。 与串行闪存和 EEPROM 不同的是， FM25CL64B 能以总线速度 执行连续写操作。无需任何页寄存器，仍能够执行所有连续写操 作数。 写操作 对存储器进行的所有写操作都以 WREN 操作码开始。WRITE 操 作码后面是一个两字节的地址，该地址包含了将写入到存储器的 第一个数据字节的 13 位地址 （A12-A0）。两字节地址的高三位 被忽略。后续字节是连续写入的数据字节。如果总线主设备继续 发送时钟并保持 CS 为低电平，则各地址将内部递增。如果达到 最后地址 1FFFh，计数器将翻转到 0000h。优先写入最高有效 位。 CS 的上升沿终止写操作。写操作在图 10 中显示。 注意：突发写操作达到保护模块地址时，便停止自动递增地址， 而且器件将忽略写操作所接收的所有后续数据字节。 文档编号： 001-95826 版本 ** X EEPROM 使用页面缓存来增加它们的写吞吐量。这样将可以补 偿技术的慢速写操作。F-RAM 存储器没有页面缓冲器，因为在每 个字节定时后 （在第八个时钟周期后） ，它将立即被写入到 F-RAM 阵列内。这样可以写入任何字节数量而没有页面缓存延 迟。 注意： 如果写操作过程中断电，那么只有最后完成的字节被写 入。 读操作 CS 的下降沿后，总线主设备将发送一个 READ 操作码。READ 指 令后面是一个两字节地址，该地址包含读操作第一个字节的13位 地址 （A12-A0） 。该地址的高三位被忽略。发送操作码和地址 后，在随后的八个时钟内器件将输出读数据。在驱动读取数据字 节期间，SI 输入被忽略。后续字节是连续读取的数据字节。只要 总线主设备继续发送时钟并CS保持为低电平，地址将内部递增。 如果达到最后地址 1FFFh，计数器将翻转到 0000h。优先读取最 高有效位。 CS 的上升沿终止读操作并使 SO 引脚处于三态。 图 11 中显示了读操作。 页 8/20 FM25CL64B 图 10. 存储器写入操作 （不显示 WREN） CS 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 Opcode SI 0 0 0 0 0 ~ ~ ~ ~ 0 SCK 12 13 14 15 0 1 1 0 X X X A12 A11 A10 A9 A8 MSB 3 4 5 6 7 Data 13-bit Address 0 2 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 LSB MSB LSB HI-Z SO 图 11. 存储器读取操作 CS 1 2 3 4 5 6 7 0 1 2 3 4 Opcode SI 0 0 0 0 0 5 6 7 ~ ~ ~ ~ 0 SCK 12 13 14 15 0 1 2 3 4 5 6 7 13-bit Address 0 1 1 X X X A12 A11 A10 A9 A8 MSB A3 A2 A1 A0 LSB Data HI-Z SO D7 D6 D5 D4 D3 D2 D1 D0 MSB HOLD 引脚的操作 通过使用 HOLD 引脚可以中断一个串行操作而不需要终止它。 SCK 为低电平时，如果总线主设备将 HOLD 引脚置于低电平，那 LSB 么当前操作将暂停。如果总线主设备将 HOLD 引脚置于高电平， 将恢复一个操作。 HOLD 切换必须在 SCK 为低电平时进行，但 SCK 和 CS 引脚可以在保持状态期间进行切换。 ~ ~ 图 12. HOLD 引脚的操作 [2] ~ ~ CS SI VALID IN SO VALID IN ~ ~ HOLD ~ ~ ~ ~ SCK 注释： 2. 该图显示的是输入和输出模式的 HOLD 操作。 文档编号： 001-95826 版本 ** 页 9/20 FM25CL64B 擦写次数 可以对 FM25CL64B 器件进行至少 1013 次读或写访问。 F-RAM 存储器以读取和恢复机制运行。因此，对存储器阵列进行 （读或 写）访问时，行基础采用擦写周期。F-RAM 架构是基于一个包括 行和列阵列的，每列有 1 K 行，每行有 64 位。仅在对单字节或 所有八个字节进行读或写访问时，才对整个行进行内部访问。在 计算擦写次数时，行中的每个字节只计算一次。表 6 显示的是 64 字节重复循环的耐久性计算，包括一个操作码、起始地址和一个 连续 64 字节数据流。这样，通过该循环每个字节需要经过一个 耐久性周期。 表 6. 重复 64 字节环路达到耐久极限所需要的时间 SCK 频率 （MHz） 耐久性 （周期 / 秒） 耐久性 周期 / 年 达到极限需要的 年数 10 18,660 5.88 × 1011 17.0 11 34.0 5 1 文档编号： 001-95826 版本 ** 9,330 1,870 2.94 × 10 5.88 × 1010 170.1 页 10/20 FM25CL64B 最大额定值 表面组装铅焊温度 （3 秒）....................................... +260 °C 超过最大额定值可能会缩短器件的使用寿命。这些用户指导未经 过测试。 存放温度 ................................................... –55 °C 到 +125 °C 直流输出电流 （每次只输出 1 路电流，持续时间为 1 秒）15 mA 静电放电电压 人体模型 （AEC-Q100-002 版本 E） ................................... 4 kV 带电器件模型 （AEC-Q100-011 版本 B）........................ 1.25 kV 最高结温为.................................................................. 135 °C 机器模型 （AEC-Q100-003 版本 E）.................................. 300 V 相对于 VSS 的供电电压 VDD ........................ –1.0 V 到 +5.0 V 栓锁电流 ................................................................. > 140 mA 输入电压 ....................–1.0 V 至 + 5.0 V 和 VIN < VDD + 1.0 V 工作范围 应用于高阻 （High Z）状态下 的输出直流电压 ....................................–0.5 V 至 VDD+ 0.5 V 处于接地电位的任何引脚上的 瞬变电压 （< 20 ns）...........................–2.0 V 到 VDD + 2.0 V 范围 环境温度 （TA） VDD 汽车 E –40 °C 至 +125 °C 3.0 V 至 3.6 V 封装功率散耗能力 （TA = 25 °C）................................. 1.0 W 直流电气特性 在工作范围内 参数 VDD 电源 IDD VDD 供电电流 ISB 最小值 典型值 [5] 最大值 单位 3.0 3.3 3.6 V SCK 信号在 VDD – 0.3 V 和 fSCK = 1 MHz VSS 之间进行切换，其它输入 f SCK = 16 MHz 的电压为 VSS 或 VDD– 0.3 V。 SO = 打开。 – – 0.3 mA – – 3 mA CS = VDD。所有其他输入的 TA = 85 °C 电压为 VSS 或 VDD。 TA = 125 °C – – 6 mA – – 20 mA 说明 VCC 待机电流 测试条件 ILI 输入漏电流 VSS < VIN < VDD – – ±1 mA ILO 输出漏电流 VSS < VOUT < VDD – – ±1 mA VIH 输入高电平电压 0.75 × VDD – VDD + 0.3 V VIL 输入低电平电压 – 0.3 – 0.25 × VDD V VOH 输出高电平电压 IOH = –2 mA VDD – 0.5 – – V VOL 输出低电平电压 IOL = 2 mA – – 0.4 V VHYS[5] 输入迟滞电压 （CS 和 SCK 引脚） 0.05 × VDD – – V 注释： 3. 典型值的适用条件为 25 °C、 VDD = VDD （典型值）。并未经过全部测试。 4. 该参数被特性表征化，但未经过全部测试。 文档编号： 001-95826 版本 ** 页 11/20 FM25CL64B 数据保留时间和耐久性 参数 说明 测试条件 数据保留时间 TDR 最大值 单位 11000 – 小时 TA = 105 °C 11 _ 年 TA = 85 °C 121 _ 在工作温度范围内 1013 – TA = 125 °C 擦写次数 NVC 最小值 周期 在 AEC-Q100 汽车应用中有关 F-RAM 寿命的示例 一个应用在使用的整个过程中总不会能够在一个稳定的温度条件下运行的。但用户却希望它在整个使用过程中能够适宜多种温度的条 件。因此，应用中的 F-RAM 保留规范应经常计算和更新。下面提供的是多个温度条件下的热阻配置的示例计算表。 配置情况因素 P 配置的使用寿命 L （P） 1 P = -------------------------------------------------------t1 t2 t3- -----t4 ------- + ------- + -----+ - A1 A2 A3 A4 L P = P L Tmax 8.33 > 10.46 年 在 Tmax A 条件下的加速因素 [5] 温度 T 时间因素 t T1 = 125 °C T2 = 105 °C T3 = 85 °C T4 = 55 °C LT A = ------------------------ = e L Tmax t1 = 0.1 t2 = 0.15 t3 = 0.25 t4 = 0.50 1 Ea 1 ------- --- – ---------------- k T Tmax A1 = 1 A2 = 8.67 A3 = 95.68 A4 = 6074.80 电容 参数 [6] 说明 测试条件 CO 输出引脚电容 （SO） CI 输入引脚电容 最大值 单位 8 pF 6 pF TA = 25 °C， f = 1 MHz， VDD = VDD （典型值） 热阻 说明 参数 JA JC 热阻 （结至环境） 测试条件 8 引脚 SOIC 封装 单位 根据 EIA/JESD51 的要求，测试条件遵循测试 热阻的标准测试方法和过程。 148 C/W 48 C/W 热阻 （结到外壳） 交流测试条件 输入脉冲电平 ............................................VDD 的 0% 和 90% 输入上升和下降时间 ........................................................5 ns 输入和输出时序参考电平 ........................................0.5 × VDD 输出负载电容 ................................................................ 30 pF 注释： 5. “k” 为 Boltzmann 常量 8.617 × 10-5 eV/K 时， Tmax 为器件特定的最高温度，并且 “T” 为 F-RAM 产品规范中任意一个温度。公式中的所有温度均以 Kelvin 为单 位。 6. 该参数被特性表征化，但未经过全部测试。 文档编号： 001-95826 版本 ** 页 12/20 FM25CL64B 交流开关特性 在工作范围内 参数 [7] 赛普拉斯参数 说明 备用参数 最小值 最大值 单位 fSCK – SCK 时钟频率 0 16 MHz tCH – 时钟为高电平的时间 25 – ns tCL – 时钟为低电平的时间 25 – ns tCSU tCSS 芯片选择建立时间 10 – ns tCSH tCSH 芯片选择保持时间 10 – ns tOD[8、 9] tHZCS 输出禁用时间 – 20 ns tODV tCO 输出数据有效时间 – 25 ns tOH – 输出保持时间 0 – ns tD – 取消选择时间 60 – ns tR[10、 11] – 数据的上升时间 – 50 ns tF[10、 11] – 数据的下降时间 – 50 ns tSU tSD 数据设置时间 5 – ns tH tHD 数据保持时间 5 – ns tHS tSH HOLD 设置时间 10 – ns tHH tHH HOLD 保持时间 10 – ns tHZ[8、 9] tHHZ HOLD 从低电平到高阻态的时间 – 20 ns tLZ[9] tHLZ HOLD 从高电平到数据有效的时间 – 20 ns 注释： 7. 假设测试条件为：信号切换时间不超过 5 ns，时序参考电平为 0.5 × VDD，输入脉冲电平为 VDD 的 10% 至 90%，以及如第 12 页上的交流测试条件中所示的指定 IOL/IOH 的输出负载和 30 pF 负载电容。 8. tOD 和 tHZ 的负载电容为 5 pF。当输出进入高阻态时，将测量转换。 9. 该参数是特性化的，没有进行 100% 测试验证。 10. 上升时间和下降时间测量的是波形幅度 10% 到 90% 间的范围。 11. 这些参数由设计保证，但未进行过测试。 文档编号： 001-95826 版本 ** 页 13/20 FM25CL64B 图 13. 同步数据时序 （模式 0） tD CS tCSU tCH tCL tCSH SCK tSU SI tH VALID IN VALID IN VALID IN tOH tODV SO HI-Z tOD HI-Z CS SCK tHH ~ ~ ~ ~ 图 14. HOLD 时序 tHS ~ ~ tHS VALID IN tHZ 文档编号： 001-95826 版本 ** VALID IN tLZ ~ ~ SO tSU ~ ~ HOLD SI tHH 页 14/20 FM25CL64B 电源循环时序 在工作范围内 参数 说明 最小值 最大值 单位 – ms tPU 从上电 VDD （最小）到第一次访问 （CS 为低电平）的时间 1 tPD 从最后一次访问 （CS 为高电平）到断电 （VDD 最小）的时间 0 – µs tVR [12] VDD 上电升降斜率 30 – µs/V tVF [12] VDD 断电升降斜率 20 – µs/V VDD ~ ~ 图 15. 电源循环时序 VDD(min) tVR CS tVF tPD ~ ~ tPU VDD(min) 注释： 12. 在 VDD 波形上的任何位置进行测量斜率。 文档编号： 001-95826 版本 ** 页 15/20 FM25CL64B 订购信息 订购代码 封装图 封装类型 FM25CL64B-GA 51-85066 8 引脚 SOIC 封装 FM25CL64B-GATR 51-85066 8 引脚 SOIC 封装 工作范围 汽车 E 这些器件都不含铅。要了解这些器件的供应情况，请联系赛普拉斯本地销售代表。 订购代码定义 FM 25 CL 64 B –G A TR 选项： 空白 = 标准； TR = 盘带封装 温度范围： A = 汽车 E （–40 °C 至 +125 °C） 封装类型： G = 8 引脚 SOIC ； DG = 8 引脚 TDFN 芯片版本：B 容量：04 = 4 Kbit 电压：CL = 3.0 V 到 3.6 V SPI F-RAM 赛普拉斯 文档编号： 001-95826 版本 ** 页 16/20 FM25CL64B 封装图 图 16. 8 引脚 SOIC （150Mil）封装外形， 51-85066 51-85066 *G 文档编号： 001-95826 版本 ** 页 17/20 FM25CL64B 缩略语 文档规范 说明 测量单位 缩略语 AEC 汽车电子协会 CPHA 时钟相位 °C 摄氏度 CPOL 时钟极性 Hz 赫兹 EEPROM 电可擦写可编程只读存储器 kHz 千赫兹 EIA 电子工业联盟 K 千欧 I/O 输入 / 输出 Kbit 千位 JEDEC 联合电子设备工程委员会 kV 千伏特 JESD JEDEC 标准 MHz 兆赫兹 LSB 最低有效位 A 微安 MSB 最高有效位 s 微秒 F-RAM 铁电随机存取存储器 mA 毫安 RoHS 有害物质限制 ms 毫秒 SPI 串行外设接口 ns 纳秒 SOIC 小型塑封集成电路 欧姆 % 百分比 pF 皮法 V 伏特 W 瓦特 文档编号： 001-95826 版本 ** 符号 测量单位 页 18/20 FM25CL64B 文档修订记录页 文档标题：FM25CL64B， 64 Kbit （8 K × 8）串行 （SPI）汽车 F-RAM 文档编号：001-95826 版本 ** ECN 编号 4691543 变更者 LISZ 文档编号： 001-95826 版本 ** 提交日期 05/05/2015 变更说明 本文档版本号为 Rev**，译自英文版 001-86149 Rev*B。 页 19/20 FM25CL64B 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要找到距您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车级产品 cypress.com/go/automotive 时钟与缓冲器 接口 照明与电源控制 cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc 存储器 cypress.com/go/memory PSoC cypress.com/go/psoc 触摸感应产品 PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch USB 控制器 无线 / 射频 psoc.cypress.com/solutions cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2014-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会以明示 或暗示的方式授予任何专利许可或其他权利。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能发 生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有风 险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号： 001-95826 版本 ** 本文件中所提及的所有产品和公司名称均为其各自所有者的商标。 修订日期 May 5, 2015 页 20/20