AN61546 Nonvolatile Static Random Access Memory (nvSRAM) Real Time Clock (RTC) Design Guidelines and Best Practices (Japanese).pdf

AN61546
不揮発性スタティック ランダム アクセス メモリ (nvSRAM)、リアルタイムクロック (RTC) の
設計ガイドラインおよびベスト プラクティス
著者: Shivendra Singh
関連製品ファミリ: CY14xxxxx (nvSRAM RTC)
関連アプリケーション ノート: AN53313
本アプリケーション ノートの最新版または関連プロジェクト ファイルについては、
http://www.cypress.com/go/AN61546 をご覧ください。
AN61546 は、nvSRAM RTC 設計に対応した RTC の機能、コンポーネントの選択基準、及びレイアウト設計のベスト プラクティス
について説明します。このアプリケーション ノートでお勧めするガイドラインとベスト プラクティスは、システム設計時に RTC 機能を
持った nvSRAM の設計を手助け、主に不適切なレイアウト設計とコンポーネント選択に起因して発生するタイミング エラーを
最小限に抑えることを意図しています。
目次
1
はじめに ....................................................................1
6.1
信号の配線..................................................... 11
2
水晶の基礎................................................................2
6.2
RTC クロックの校正 ........................................ 12
6.3
nvSRAM RTC のトラブルシューティング ガイド. 12
3
4
水晶の共振周波数 .....................................................3
3.1
等価直列抵抗 (ESR) ........................................3
7
まとめ ...................................................................... 13
3.2
水晶の品質係数................................................4
8
関連文書 ................................................................. 13
3.3
駆動レベル .......................................................4
改訂履歴 .......................................................................... 14
nvSRAM の RTC クロック発振回路 ............................5
ワールドワイド販売と設計サポート .................................... 15
負荷容量 ..........................................................5
製品 ................................................................................. 15
nvSRAM の RTC 回路の設計 ....................................7
PSoC ソリューション ........................................................ 15
5.1
RTC バックアップ電源のオプション .....................9
サイプレス開発者コミュニティ ............................................ 15
5.2
RTC バックアップ時間の計算.............................9
テクニカル サポート .......................................................... 15
4.1
5
6
1
®
PCB 設計上の注意事項 ........................................... 11
はじめに
nvSRAM の RTC は標準的なリアルタイム クロック機能及び不揮発性 SRAM 機能を統合しています。サーバ、セキュリティと
監視システム、産業用コントローラ、データ ロガー、およびシングル ボード コンピュータなどのアプリケーションでは、
システムを確実かつ正確に動作させるために RTC 機能を必要とするいくつかのシステムの例です。nvSRAM 内に備えられ
ている RTC 機能は、nvSRAM の SRAM への無制限な書き込み、電源遮断時の自動的なデータ保存、および重要情報を
タイム スタンプ付きで不揮発性メモリへ連続して記録するシステムが可能とゆうような多くの利点を提供します。
RTC ブロックは 32.768kHz の水晶発振を使用して、時間保持機能のためにリファレンス クロックを作り出します。RTC ブロッ
クは、その時点がアクティブ モードであるか、パワーダウンモードであるかに関わらず、システムのタイミング情報を維持し
ます。パワーダウン モード中に RTC ブロックのアクティブ状態を維持するためには、たとえ VCC 電源がオフにされても、
クロック発振器を動かし続けるバックアップ電源が必要です。
RTC クロックの精度は、使用するコンポーネント、レイアウト設計、コンポーネントの配置、及び動作温度の精度に主に依存し
ます。クロックの精度は、オンチップ クロックの校正オプションを有効にすることによってさらに向上させることができます。
このアプリケーション ノートの「RTC クロック 校正」節では、RTC クロックの校正について簡単に説明します。
このアプリケーション ノートは水晶の動作、nvSRAM の RTC コンポーネント選択基準、及びレイアウト設計ガイドライン
について説明します。
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1
不揮発性スタティック ランダム アクセス メモリ (nvSRAM)、リアルタイムクロック (RTC) の設計ガイドラインおよびベスト プラクティス
2
水晶の基礎
水晶は、クオーツ素材から形成されています。これは二酸化珪素を含み、圧電素子特性を示します。クオーツは水晶表面に
圧力が加わると、電位を生成します。逆に、電位が水晶表面に加わると、機械的な変形、または振動が発生します。これらの
振動は以下の条件で決る周波数を発生させます。




水晶片の物理的な寸法
水晶の結晶軸との関係における水晶の切断面
動作温度
発振回路
固有発振周波数は安定しています。それに加え、共振は数万から数百万に及ぶ高い品質係数 Q 範囲を持っています。
水晶は発振回路の設計にとって重要な幾つかの基本的な特性を持っています。標準水晶シンボルは図 1 に示され、その等
価回路は図 2 に示されています。この回路は、連動のインダクタンス L1、連動の抵抗 R1、および連動の容量 C1 を含む直列
のコンポーネントから構成されています。並列のコンポーネント C0 は水晶のシャント容量です。
水晶のリアクティブ コンポーネントが共振周波数で打ち消される時、motional resistance としても知られる等価直列抵抗
(ESR) は水晶のインピーダンスになります。ESR および Q は反比例します。ESR が低いほど、水晶での消費電力が少なく
なります。高い ESR の水晶は、動作時により多くの電力を必要とし、起動時に長い時間がかかります。
図 1. 水晶のシンボル
図 2. 水晶の等価回路
C0
R1
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L1
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C1
2
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3
水晶の共振周波数
図 3 は水晶のリアクタンス周波数プロットを示します。水晶には、直列共振および並列共振と定義された二つの共振周波数
があります。
図 3. 水晶の共振周波数
Parallel
Resonance
Area of usual
parallel Resonance
fa
Impedance
Series
Resonance
fs
f
Frequency
水晶が直列共振で動作している場合、それは純抵抗性に見え、L1 の誘導性リアクタンスは、C1 の容量性リアクタンスに
等しいです。これらのインピーダンスは 180 度位相がずれているため、互いに打ち消しあい、水晶端子間のインピーダンス
として R1 が残ります。
直列共振周波数(fs)は式 1 によって決定されます。
式1
 =
1
2�1 C1
直列共振が起きると、リアクティブ インピーダンスの影響は最小となり、回路は最小の等価インピーダンスの抵抗回路として
動作し、最大電流を流します。
水晶が並列共振モードで動作している場合、インダクタ L1 はその端子間の合計容量に反応します。これは反共振周波数
としても知られており、式 2 で定義されます。
式2
 =
2�1
1
1 (0 + )
1+(0 + )
この式は C0 と CL の並列容量の組み合わせです。ここで、CL は、水晶のメーカーによって明記された負荷容量であり、図 5 で
説明されます。
水晶は、その反共振周波数で動作している場合、インピーダンスは最大となり、電流の流れは最小となります。水晶は、主に
「fs < f < fa」間で共振するよう設計されていて、fs と fa 間の周波数範囲は、「通常並列共振の領域」または 「並列共振」と
呼ばれます。
3.1
等価直列抵抗 (ESR)
ESR は、直列共振周波数(fs)での水晶で示される抵抗です。これは図 2 に示すように、必ずしも R1 の値ではありません。
発振回路の ESR は、式 3 を用いて計算することができます。
式3
,  = 1 �1 +
0 2

�
通常、この値は水晶結晶を、指定した共振周波数にチューニングする際に監視されます。RS は、しばしば最大抵抗として指定
され、発振器の駆動レベルを決める際に使われることもあります(駆動レベルの節で説明)。
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3
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3.2
水晶の品質係数
電界が加わると、水晶の圧電効果で物理的な変位が生じます。水晶が変形し、電気エネルギーが水晶の電極間で生じると、
反転作用が起きます。機械的に共振する水晶は、その電極から電気的な共振回路として見なされます。そのため、水晶は
同調回路のように動作し、エネルギーを蓄積することができます。水晶の品質係数(Q)を示すことによって蓄積されている
エネルギーの量を定めることができます。水晶の Q 値は式 4 に示すように定義されます。
式4
ここで、
 =
1
1
=
1
ω1 1
1 = インダクター (L1) によるリアクタンス
3.3
1/1 = 水晶の動作周波数でのコンデンサ (C1) によるリアクタンス
駆動レベル
駆動レベルは、水晶内で消費される電力によって異なります。水晶の仕様書では、水晶が持続できる最大駆動レベルを定義
しています。水晶をオーバードライブすると、過度の経時変化、周波数シフト、クオーツ破損、および最終的な故障の原因と
なります。設計者は、水晶の最大定格駆動レベルを超えていないことを確認してください。また、駆動時は、発振器が始動して
定常状態動作を維持するのに必要な最低レベルで維持してください。
水晶の消費電力は式 5 を用いて計算することができます。
式5
ここで、
 = 21 [ π f (0 +  ) ]²
VRMS = 水晶全体の電圧の二乗平均平方根 (RMS) 値
f = 水晶発振器の公称周波数
殆どの RTC の水晶は、1μW の最大消費電力を指定します。
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4
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4
nvSRAM の RTC クロック発振回路
nvSRAM の RTC に使用される発振器は、図 4 に示すように、CMOS インバータ ベースのピアス型の発振器です。
インバータは AB 級増幅器として動作し、入力から出力に約 180 度の位相シフトを提供しますが、水晶、CINT1、および CINT2
で構成される π ネットワークが、出力から入力への追加の 180 度位相シフトを提供します。そのため、ループの合計位相
シフトは 360 度です。これは持続的な発振に必要な条件の一つを満たします。持続的な発振の他の条件は、1 より大きな
閉ループ ゲインです。インバータ周りの RF 抵抗は、負帰還回路を成し、インバータのバイアス ポイントを中間電源電圧の近く
に設定し、その結果インバータを高いゲインの線形領域で動作させます。RF 抵抗の値は高く、通常、数メガオームの範囲で
測定されます。
図 4. ピアス型発振器
Driver
Ripple
Counter
CINT2
CINT1
RF
RTC Registers
XIN
XOUT
Inside Chip
Outside Chip
CEXT2
Crystal
CEXT1
ピアス型の発振器は、並列モードで動作する水晶を使用しています。水晶の公称の発振周波数は特定の負荷条件で定義
されます。指定した周波数で水晶を発振させるために、アプリケーション基板では、PCB 上の水晶パッド(XIN と XOUT)間の
負荷容量が水晶用の指定した負荷に等しくなるような方法で設計する必要があります。
4.1
負荷容量
負荷容量(CL)は、水晶のピンで測定されるように、発振回路の容量性負荷です。図 5 は、水晶なしの状態で XIN と XOUT ピン
間で測定された静電容量として CL を示します。CINT1、CINT2 および回路内の任意の浮遊容量は、互いに結合して、全部の負
荷容量を作り出します。
図 5. 発振器の負荷容量
Driver
Ripple
Counter
C INT2
C INT1
RF
XIN
RTC
Registers
XOUT
Inside Chip
Outside Chip
CTRACE2
Crystal
CTRACE1
CEXT2
C PARASITIC
CEXT1
XIN ピン上の CEQ2 等価負荷容量は式 6 のように定義されます。
式6
CEQ2 = CINT2 + CTRACE2 + CEXT2
同様に、XOUT ピン上の等価負荷容量 CEQ1 は式 7 のように定義されます。
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5
不揮発性スタティック ランダム アクセス メモリ (nvSRAM)、リアルタイムクロック (RTC) の設計ガイドラインおよびベスト プラクティス
式7
CEQ1 = CINT1 + CTRACE1 + CEXT1
結果の負荷容量 (CL) は式 8 のように計算されます。
式8
ここで、
 =
1 2
1 +2
+ 
CINT1 = XOUT ピン上の入力容量
CINT2 = XIN ピン上の入力容量
CTRACE1 = XOUT ピン、水晶およびコンデンサ CEXT2 に接続する配線の容量
CTRACE2 = XIN ピン、水晶およびコンデンサ CEXT1 に接続する配線の容量
CEXT1 = XOUT ピンに接続する外部コンデンサ
CEXT2 = XIN ピンに接続する外部コンデンサ
CPARASITIC = 基板上での水晶搭載に起因する寄生容量。
CL = 水晶の公称周波数で動作するために水晶のピン間に適用する必要がある回路の合計容量負荷
水晶発振回路の負荷容量のどんな変化も発振周波数に影響を与えます。公称動作周波数からの動作時の周波数におけるド
リフトは、以下のように特長付けできます。

水晶の指定した負荷容量が、PCB に登載の水晶パッド間の水晶発振回路 (CL) の負荷容量より大きい場合、この構成
では発振器が指定された公称周波数より速く動作します。


相反的に、CL より小さい指定の容量負荷のある水晶を使用すると、発振器は公称周波数より遅い速度で動作します。
水晶の指定した容量負荷が水晶回路の負荷容量 (CL) に等しい場合、水晶はその公称周波数で動作します。
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5
nvSRAM の RTC 回路の設計
nvSRAM の RTC は、図 6 に示すように、外部の 32.768kHz の水晶と C1、C2 負荷容量を接続し、RTC 回路を構築する
必要があります。
図 6. nvSRAM の RTC 設計
VRTCcap
VRTCbat
負荷容量 C1 と C2 は、水晶振動子のパッド/ピンのランドパターン XIN/XOUT パッド、および水晶振動子とデバイス ピンを接
続する銅配線に付随する容量を含む PCB の寄生容量を含みます。図 7 はプリント基板の寄生容量コンポーネントを示します。
基板に追加的に付く可用容量は次の式を用いて計算されます。これら外部の負荷容量は、図 5 で、CEXT1 および CEXT2 として
定義されます。
式9
式 10
CEXT1 = C1 – CPARASITIC1
CEXT2 = C2 – CPARASITIC2
ここで、
CPARASITIC1 = 水晶パッド/ピンのランド パターン、水晶パッドとデバイス パッド XOUT を接続する配線、および XOUT のランド
パターンによる寄生容量
CPARASITIC2 =水晶パッド/ピンのランド パターン、水晶パッドとデバイス パッド XIN を接続する配線、および XIN のランド
パターンによる寄生容量
図 7. PCB の寄生容量コンポーネント
nvSRAM RTC
XOUT
XIN
CPARASITIC1
CPARASITIC2
Pad 1
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Pad 2
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表 1 は、nvSRAM の RTC 設計用のコンポーネントの推奨値を示します。
表 1.nvSRAM RTC 回路コンポーネント
CY 型番
CY14B101P
CY14B512P
CY14B256P
CY14B101KA/MA
C1 (ext)
(Typ)
C2 (ext)
(Typ)
10pF
68pF
±5%
±5%
10pF
68pF
±5%
±5%
12pF
68pF
±5%
±5%
状況
Crystal Freq、
CL(Typ)
32.768kHz、12.5pF
新しいデザインへのご利用は
お勧めできない
32.768kHz、12.5pF
量産中
32.768kHz、12.5pF
量産中
CY14B064I/PA
CY14B256I/PA
CY14B512I/PA
CY14B101I/PA
CY14B104K/M
CY14B108K/M
CY14B116K/M
表 2 は、nvSRAM RTC の標準 RTC 水晶仕様です。
表 2.水晶の仕様
パラメーター
記号
値 (Typ)
単位
f
32.768
kHz
等価直列抵抗 (ESR)
RS
50
kΩ
周波数の安定度
K
-0.035
PPM/(Δ°C)²
駆動レベル
1
µW
経時変化
(最初の年は 25°C)
±3
PPM
pF
周波数
負荷容量
CL
12.5
Q ファクタ
Q
60000
動作温度範囲
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-40°C~+85°C
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5.1
RTC バックアップ電源のオプション
nvSRAM の RTC は、VCC 電源がない場合の RTC バックアップ電源としてコンデンサと電池のオプションの両方にサポート
しています。nvSRAM の RTC 設計では、RTC 電源バックアップ用に電池またはコンデンサオプションのいずれかを
使用することを推奨しています。同一のアプリケーションで両方を使用しないでください。
アプリケーションの要件に応じて、電池かコンデンサを選択します。原則として、システム電源切断の期間が 30 日未満の
場合には、電池よりコンデンサの方が適切な選択です。コンデンサは高い周囲温度での信頼性が高く、フットプリントが小さい
からです。しかし、システム電源切断の期間が連続的に 30 日以上の場合には、電池が一般的に推奨されます。1 ファラド
より大きな値を持ち、3.6V 以上の定格電圧のあるスーパー コンデンサは、小さなフットプリント パッケージのオプションが
あまりないからです。ユーザーのアプリケーションでコンデンサに大きなパッケージが許されるなら、1 ファラドより大きい
容量値のコンデンサで、RTC バックアップ時間は最大 30 日になります。nvSRAM RTC のバックアップ時間の計算は、
コンデンサ オプションの場合は例 1 で、電池オプションの場合は例 2 で示されます。これら 2 つの例は、アプリケーションで
使用される電池またはコンデンサのいかなる定格値に対しても有効です。
RTC 電源バックアップ オプションとして電池を使用する場合は、VRTCbat ピンは直接リチウムのコイン型電池に接続します。
同様に、RTC 電源バックアップ オプションとしてコンデンサを使用する場合、VRTCcap ピンは直接スーパーキャップに接続
します。nvSRAM の RTC は、主電源が利用可能になるとバックアップ電源から切り離し主電源 VCC に切り替える内部の自動
スイッチングがあります。電源が切断するとバックアップ電源に切り替わります。異なるコンデンサの値または異なる電池の定
格によって達成可能なバックアップ時間を決めるには、次の節で提供される式を使います。
5.2
RTC バックアップ時間の計算
この節では、RTC の電池/コンデンサのバックアップ時間を計算するのに使用する式を説明します。nvSRAM は、
バックアップ電源供給ソース (コンデンサまたは電池のいずれか) を用いて、発振器の動作を継続するために、定電流 (IBAK)
を流します。この定電流は、時間が経つにつれて徐々にコンデンサや電池を放電します。
5.2.1
コンデンサの放電時間
 =
式 11


ここで、
時間 = 放電時間の合計 (単位: 秒)
C = VRTCcap ピン上のスーパーキャップの値 (単位: ファラド)
ΔV = VCC – VRTCcap (min)
I = スーパーキャップの放電電流 (単位: アンペア)
スーパーキャップの放電電流 (I) は、 次の式 12 に示すように、nvSRAM の RTC バックアップ電流 (IBAK) およびスーパー
キャップの自己漏れ電流 (iL) から構成されます。
式 12
5.2.2
I = IBAK + iL
例1
アプリケーションが、VRTCcap ピン上で 1F のコンデンサを使用し、3V (VCC) の標準電源供給から室温で標準 350nA の IBAK を
流す場合、コンデンサは再充電なしで 49.6 日間 RTC を電源供給できます。バックアップ時間の計算を説明するには、
次の例は、スーパーキャップの放電電流(I)を nvSRAM RTC バックアップ電流 IBAK として考慮します。
計算
VRTCcap ピンで RTC を実行するために必要な最小のコンデンサ電圧は 1.5V です。
そのため、ΔV は 1.5V (3V-1.5V) です。
式 13
(ℎ) =
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1.0  1.5
350 (10)−9  60  60
= 1190 時間または 49.6 日
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5.2.3
電池用の放電時間
電池のメーカーは、ミリアンペア時(mAh)の単位で電池の仕様を提供します。電池の RTC バックアップ タイミングの計算は、
コンデンサの RTC バックアップ タイミングの計算よりも簡単です。
式 14
ここで、
 (ℎ) =
ℎ
 ()
I (mA) = IBAK (単位: ミリアンペア)
5.2.4
例2
アプリケーションが 48mAh の BR1225 コイン型電池を使用する場合、nvSRAM の RTC は電池交換なしで約 15.6 年間動
作することができます。nvSRAM の RTC 回路は室温で標準 350nA の IBAK が流れます。
計算
式 15
(ℎ) =
48 (10)−3
350 (10)−9  24  365
= 137142 時間または 15.6 年間
nvSRAM の RTC は、電池ピン (VRTCbat) に 1.8V の最小電圧を指定します。したがって、システム耐用寿命にわたり持続した
RTC の発振に備えるために、電池の出力電圧は 1.8V より大きくなければいけません。
5.2.5
VRTCcap 上のコンデンサの充電時間
バックアップ コンデンサの充電は、RTC 回路設計において考慮すべき重要なパラメータでもあります。
VRTCcap > 0.5V の場合、またはコンデンサが VRTCcap ピンに接続されていない場合は、データシートで指定されたように発振器
の起動時間 (tOCS) は 1~2 秒です。
VRTCcap 上のコンデンサが 0.5V 以下(VRTCcap < 0.5V)の電圧レベルにまで放電された場合は、VCC を印加した後、nvSRAM
の RTC は直ちに発振器を起動せず、VRTCcap 上の RTC コンデンサが 0.5V に充電されるまで待機します。VRTCcap 上の
電圧が 0.5V になった後、nvSRAM は tOCS 時間後に発振器を起動します。
nvSRAM が RTC コンデンサを 0.5V まで充電する時間は、RTC コンデンサの残留電圧、nvSRAM のチャージ パス
抵抗 (RBKCHG) (通常、650Ω) に依存します。
所定の RC ネットワークにおけるコンデンサの充電時間の式は以下のように定義されます。
式 16
ここで、
() = (1 −  −/ )
Vc(t) = 時刻「t」におけるコンデンサの両端電圧
VCC = 電源電圧 (単位: ボルト)
R = 充電経路の抵抗(RBKCHG) (単位: Ω)
C = VRTCcap ピン上のスーパーキャップの値 (単位: ファラド)
5.2.6
例3
値 1.0F の完全に放電されたコンデンサは VRTCcap ピンに接続されます。3.0V が nvSRAM の VCC に印加された時、 tOCS
時間内に発振を開始する前に、VRTCcap 上のコンデンサを 0.5V の最小電圧レベルにまで充電し始めます。
nvSRAM がコンデンサを 0V から 0.5V にまで充電するのに要する標準的な時間は 118 秒です。
計算
式 17
0.5 = 3.0 (1 −  −/(650∗1) )
t (sec) = 118 秒(約 2 分)
この式は、nvSRAM の VRTCcap ピンに接続している RTC コンデンサを実際に充電する時間を計算するのに適用されます。
VRTCcap/VRTCbat (最小/最大)、 IBAK (最小/最大) および RBKCHG (最小/最大) の値については、デバイスのデータシート
を参照してください。
注: バッテリが VCC に接続される前に VRTCbat ピンに接続された場合、デバイスは高い IBAK 電流を消費します。発振子が無効
の場合でも、この事象は発生します。バッテリーの持続時間を長くするために、バッテリーを VRTCbat ピンに接続する前に VCC
に接続する必要があります。
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PCB 設計上の注意事項
RTC の水晶振動子は、それら水晶振動子のピンに高インピーダンス ノードが付いた低電流の回路です。RTC の時間管理を
する信号の電流が小さいので、基板上の水晶発振子の接続はノイズに非常に敏感です。そのため、RTC 回路を基板上の
他の信号から分離する必要があります。
PCB 基板上の浮遊容量を最小限に抑えることも重要です。浮遊容量は水晶発振子の負荷容量に追加されるので、発振周波
数エラーを引き起こします。最適な RTC 性能を得るためには、適切にバイパス処理を施した慎重なレイアウトをする必要が
あります。
6.1
信号の配線
基板レイアウトは、nvSRAM の RTC 回路を配線するに際し、次のガイドラインを順守しなければなりません (しかし、限定は
されません)。次のガイドラインは、nvSRAM の RTC 設計によって最適な性能を得る手助けになります。

水晶振動子をできる限り XIN と XOUT ピンの近くに配置してください。水晶発振子と RTC 間の配線長を同じにし、配線長
を可能な限り短くしてアンテナの長さを短くすることでノイズ カップリングを起こさないようにします。

XIN と XOUT の配線幅を 8mil 以下にします。配線幅を太くすると、配線容量が高くなります。これらの接着パッドと配線が
大きいほど、隣接する信号からノイズが乗る可能性が高くなります。

水晶発振回路の周りをガード リングして XIN と XOUT 信号をシールドします。このガード リングは、近接している信号から
のノイズ カップリングを防止します。

RTC 配線の近くで何か他の高速信号を配線する時にも注意してください。水晶発振子が基板上で他の信号から分離
されるほど、ノイズが水晶発振子に乗る可能性が低くなります。基板上で、XIN、XOUT 配線と他の高速信号線の距離を
200mil 以上離してください。


同一 PCB 層で水晶コンポーネントの直下に信号を配線しないでください。
PCB の別の信号層上を走っている配線からカップリングされる不要なノイズを防止するために、隣接した PCB 層および
水晶発振回路の真下に、絶縁した銅のベタ面を造ってください。ローカル面は、同じ PCB 層上の隣接した面から
少なくとも 40mil 分離する必要があります。ベタ面は、RTC コンポーネントの近くにあり、その周辺部はガード リング周辺
に等しく保つ必要があります。
図 8 は、nvSRAM の RTC 回路の推奨レイアウトを示します。
図 8.nvSRAM の RTC 用の推奨レイアウト
Isolated GND Plane on
Layer 2 - L2
Guard Ring - Layer 1
GND Via - Connect to
Isolated GND plane on L2
GND Via - Connect to
SYS GND plane on L2
Oscillator Pad
SMD Crystal
C1
XOUT
XIN
C2
L2 GNDVia
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SYS GNDVia
11
不揮発性スタティック ランダム アクセス メモリ (nvSRAM)、リアルタイムクロック (RTC) の設計ガイドラインおよびベスト プラクティス
6.2
RTC クロックの校正
RTC は 32.768kHz の公称周波数を持つクオーツ制御の発振器によって駆動されます。クロックの精度は水晶の品質に
依存し、通常 25°C で ±20ppm 限定です。エラーは月当たり 1.53 分です。nvSRAM の RTC は、25°C で精度を+1/-2ppm ま
で向上させるデジタル校正回路を採用しています。校正回路は、発振器分周回路からカウントを加算または減算します。パル
スが抑制 (減算、マイナス校正) または分割 (加算、プラス校正) される回数は、校正制御レジスタで指定される 5 つの校正
ビットに格納された値によります。カウントを加算するとクロックが速くなり、減算するとクロックが遅くなります。校正ビットは、
制御レジスタの 5 つの下位ビットを占有します。これらのビットがセットされ、バイナリ形式で 0~31 の任意の値となります。
ビット D5 は符号ビットで、「1」がプラス校正、「0」がマイナス校正を示します。校正は、64 分サイクル内で発生します。
サイクルの最初の 62 分は、毎分 1 回、128 の発振器サイクルで 1 秒短縮されるか、256 の発振器サイクルで 1 秒長くなりま
す。バイナリ「1」がレジスタに格納された場合、64 分サイクルの最初の 2 分のみは変更され;バイナリ「6」が格納された場合、
最初の 12 は影響を受けます。したがって、各校正ステップは、実際の 125,829,120 回の発振器サイクルごとに、512 を加算
するか 256 を減算する効果があります。これは、校正ステップごとに 4.068 または-2.034ppm の調整を行うことを意味します。
校正値を設定するには、フラグ レジスタ内の CAL ビットを 1 に設定します。これにより、INT ピンは 512Hz の定格周波数で
トグルします。512Hz から測定されるすべての偏差は、必要な補正の程度と方向を示します。例えば、512.01024Hz の
読み込みは+20ppm の誤差を示し、-10 (001010) が校正レジスタに格納されることを要求します。校正レジスタを設定または
変更しても、テスト出力周波数には影響しないことに注意してください。nvSRAM RTC クロック校正の技術的な詳細について
は、AN53313 を参照してください。
6.3
nvSRAM RTC のトラブルシューティング ガイド
サイプレスの nvSRAM トラブルシューティング ガイド KBA94279 は、システム内で発生する nvSRAM RTC の不具合への
解決策とこれらの不具合へのソリューションを提供します。
www.cypress.com
文書番号: 001-92096 Rev. *A
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不揮発性スタティック ランダム アクセス メモリ (nvSRAM)、リアルタイムクロック (RTC) の設計ガイドラインおよびベスト プラクティス
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まとめ
RTC 回路から要求精度を得るためには、RTC の性能に直接影響を与える様々な要因を考慮しなければいけません。
これらの要因は水晶とコンポーネントの選択、レイアウト設計のルールおよび動作条件です。このアプリケーション ノートは、
nvSRAM の RTC から希望する RTC の性能を得るために従うべき設計上の重要な側面を強調しています。
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関連文書
アプリケーション ノート
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AN53313 - サイプレス nvSRAM におけるリアルタイム クロック校正
データシート
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CY14B101P: 1M ビット (128K × 8) シリアル SPI nvSRAM (リアルタイム クロック搭載)
CY14B512P: 512K ビット (64K × 8) シリアル (SPI) nvSRAM (リアルタイム クロック搭載)
CY14B256P: 256K ビット (32K x 8) シリアル (SPI) nvSRAM (リアルタイム クロック搭載)
CY14B104K, CY14B104M: 4M ビット (512K × 8/256 K × 16) nvSRAM (リアルタイム クロック搭載)
CY14C064I、CY14B064I、CY14E064I: 64K ビット (8K × 8) シリアル (I2C) nvSRAM (リアルタイム クロック搭載)
CY14C064PA, CY14B064PA, CY14E064PA: 64K ビット (8K × 8) SPI nvSRAM (リアルタイム クロック搭載)
CY14C256I、CY14B256I、CY14E256I: 256K ビット (32K × 8) Serial (I2C) nvSRAM (リアルタイム クロック搭載)
CY14C256PA、CY14B256PA、CY14E256PA: 256K ビット (32K × 8) SPI nvSRAM (リアルタイム クロック搭載)
CY14C512I、CY14B512I、CY14E512I: 512K ビット (64K × 8) シリアル (I2C) nvSRAM (リアルタイム クロック搭載)
CY14C101I、CY14B101I、CY14E101I: 1M ビット (128K × 8) シリアル (I2C) nvSRAM (リアルタイム クロック搭載)
CY14C101PA、CY14B101PA、CY14E101PA: 1M ビット (128K × 8) シリアル (SPI) nvSRAM (リアルタイム クロック
搭載)
CY14B104K、CY14B104M: 4M ビット (512K × 8/256 K × 16) nvSRAM (リアルタイム クロック搭載)
CY14B108K、CY14B108M: 8M ビット (1024K × 8/512 K × 16) nvSRAM (リアルタイム クロック搭載)
CY14B116K、CY14B116M: 16M ビット (2048K × 8/1024K × 16) nvSRAM (リアルタイム クロック搭載)
知識ベース記事

nvSRAM および FRAM-KBA94279 のトラブルシューティング ガイド
著者について
氏名:
Shivendra Singh
役職:
アプリケーション エンジニア主任
www.cypress.com
文書番号: 001-92096 Rev. *A
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不揮発性スタティック ランダム アクセス メモリ (nvSRAM)、リアルタイムクロック (RTC) の設計ガイドラインおよびベスト プラクティス
改訂履歴
文書名: AN61546 - 不揮発性スタティック ランダム アクセス メモリ (nvSRAM)、リアルタイムクロック (RTC) の設計ガイドラインおよび
ベスト プラクティス
文書番号: 001-92096
版
ECN
改版者
提出日
**
4341289
HZEN
04/11/2014
これは英語版 001-61546 Rev *C を翻訳した日本語版 001-92096 Rev. **です。
*A
4802481
HZEN
06/22/2015
これは英語版 001-61546 Rev *F を翻訳した日本語版 001-92096 Rev. *A です。
www.cypress.com
変更内容
文書番号: 001-92096 Rev. *A
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不揮発性スタティック ランダム アクセス メモリ (nvSRAM)、リアルタイムクロック (RTC) の設計ガイドラインおよびベスト プラクティス
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