CY8C20XX6A/S 带有 SmartSense™ 自动调试功能、 1–33 按键、 0–6 滑块的 1.8 V 可编程 CapSense® 控制器 ok c 特性 ■ ■ 具有 SmartSense 自动调试功能的低功耗 CapSense® 模块 ❐ 拥有专利的 CSA_EMC、 CSD 检测算法 ❐ SmartSense_EMC 自动调试 • 运行时设置并维持最佳传感器性能 • 消除开发和生产过程中的系统调试 • 补偿制造过程中引起的变化。平均低功耗 — 运行时每个 传感器消耗 28 µA 的电流 （每 125 ms 唤醒并扫描一次） ■ 通用模拟功能 ❐ 内部模拟总线支持多个传感器的连接，以构成串连接近 传感器 ❐ 高电源抑制比 （PSRR）的内部低压差电压调节器 ■ 全速 USB ❐ 符合 12 Mbps USB 2.0 标准 ■ 其它系统资源 ❐ I2C 从设备： • 有 50 kHz、 100 kHz 或 400 kHz 可供选择 ❐ SPI 主设备和从设备 — 可配置频率达 12 MHz ❐ 三个 16 位定时器 ❐ 看门狗和睡眠定时器 ❐ 集成监控电路 ❐ 带内部参考电压的 10 位递增模数转换器 （ADC） ❐ 2 个通用的高速低功耗模拟比较器 ■ 完备的开发工具 ❐ 免费的开发工具 （PSoC Designer™） ■ 传感器和封装选项 ❐ 10 个传感器 — QFN 16、 24 ❐ 16 个传感器 — QFN 24 ❐ 22/25 个传感器 — QFN 32 ❐ 24 个传感器 — WLCSP 30 ❐ 31 个传感器 — SSOP 48 ❐ 33 个传感器 — QFN 48 强大的 Harvard 架构处理器 M8C CPU 的速度最高可达 24 MHz ❐ ■ 工作电压范围：1.71 V 至 5.5 V 待机模式电流为 1.1 μA （典型值） ❐ 深度睡眠模式电流为 0.1 μA （典型值） ❐ ■ 工作温度范围：–40 °C 至 +85 °C ■ 灵活的片上存储器 ❐ 8 KB 闪存， 1 KB SRAM ❐ 16 KB 闪存， 2 KB SRAM ❐ 32 KB 闪存， 2 KB SRAM ❐ 边读边写功能并带有 EEPROM 仿真 ❐ 50,000 次闪存擦 / 写循环 ❐ 系统内编程功能简化生产过程 ■ 四个时钟源 内部主振荡器 （IMO）：6/12/24 MHz ❐ 供看门狗和睡眠定时器使用的 32 kHz 内部低速振荡器 （ILO） ❐ 外部 32 KHz 晶体振荡器 ❐ 外部时钟输入 ❐ ■ 可编程引脚配置 多达 36 个通用 I/O （GPIO）可配置为按键或滑块 ❐ 双模式 GPIO （支持模拟输入和数字 I/O） ❐ 每个 GPIO 的灌电流为 25 mA • 所有 GPIO 的最大灌电流为 120 mA ❐ 拉电流 • 端口 0 和 1 上的电流为 5 mA • 端口 2、 3 和 4 上的电流为 1 mA ❐ 可配置内部上拉电阻、高阻态和开漏模式 ❐ 端口 1 上的可选稳压数字 I/O ❐ 端口 1 上的可配置输入阈值 ❐ 勘误表：有关芯片勘误表的信息，请查看第 46 页上的勘误表。具体内容包括触发条件、受影响器件以及推荐的解决方案。 赛普拉斯半导体公司 文档编号：001-92797 版本 *A • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期：October 30, 2015 CY8C20XX6A/S 逻辑框图 端口4 端口3 端口2 端口1 1.8/2.5/3V LDO 端口0 PWRSYS[1] （调节器） PSoC内核 SYSTEM BUS 全局模拟互连 1K/2K SRAM 8K/16K/32K闪存 非易失性存储器 监控ROM（SROM） 中断 控制器 睡眠和 看门狗 CPU内核（M8C） 6/12/24 MHz内部主振荡器（IMO） 内部低速振荡器（ILO） 多个时钟源 CAPSENSE 系统 模拟参考 CapSense 模块 模拟 复用器 两个比较器 SYSTEM BUS USB I2C 从设备 内部参考 电压 系统复位 POR 和 LVD SPI 主设备/ 从设备 三个16位可编 程定时器 数字时钟 系统资源 注释： 1. 适用于内部电路的内部电压调节器。 文档编号：001-92797 版本 *A 页 2/50 CY8C20XX6A/S 更多有关的信息 赛普拉斯网站 （www.cypress.com）上提供了大量资料，这些资料有助于您选择符合设计的 PSoC 器件，并能够快速有效地将该器件 集成到您的设计中。有关资源的完整列表，请参考知识库文章 KBA92181 — 可用于 CapSense® 控制器的资源。下面是 CapSense 器 件的简要列表： ■ ■ ■ ■ 概述：CapSense 系列、 CapSense 路线图 产品选择器：CapSense、 CapSense Plus、 CapSense Express、带有 CapSense 的 PSoC3、带有 CapSense 的 PSoC5、 PSoC4。此外，在创建新项目时 PSoC Designer 还 提供器件选型工具。 应用笔记：赛普拉斯提供了大量的 CapSense 应用笔记，包含 了从基本到高级的广泛主题。下面列出的是 CapSense 入门 的应用笔记： ❐ AN64846：CapSense 入门 ® ❐ AN73034：CY8C20xx6A/H/AS CapSense 设计指南 ® ❐ AN2397：CapSense 数据查看工具 技术参考手册 （TRM）： ® ❐ PSoC CY8C20xx6A/AS/L 系列的技术参考手册 开发套件： ❐ CY3280-20x66 通用 CapSense 控制器套件使用预定义的控 制电路和插入硬件，简化了原型化设计和系统调试。编程硬 件和 I2C 至 USB 桥接器硬件也包含在内，便于进行调试和 数据采集。 ❐ CY3280-BMM 阵列按键模块由 8 个 CapSense 传感器组成 （以 4x4 阵列格式组织），从而构成 16 个物理按键和 8 个 LED。该模块可以连接至任意 CY3280 通用 CapSense 控制 器电路板 （包含 CY3280-20x66 通用 CapSense 控制器）。 ❐ CY3280-BSM 简单按键模块由十个 CapSense 按键和十个 LED 构成。该模块可以连接至任意 CY3280 通用 CapSense 控制器电路板 （包含 CY3280-20x66 通用 CapSense 控制 器）。 CY3217-MiniProg1 和 CY8CKIT-002 PSoC® MiniProg3 器件提 供了一个用于闪存编程的接口。 ■ PSoC Designer PSoC Designer 是基于 Windows 的免费的集成设计环境 （IDE）。通过它可以同时在基于 CapSense 的系统中设计硬件和固件 （请 参见图 1）。通过 PSoC Designer，您可以： 1. 将用户模块图标施放到主要设计工作区中，以进行您的硬件 3. 配置用户模块 系统设计。 4. 了解用户模块库 2. 使用 PSoC Designer 集成开发环境 C 编译器对您的应用固件 5. 查看用户模块的数据手册 和 PSoC 硬件进行协同设计 图 1. PSoC Designer 的功能 1 2 3 4 5 文档编号：001-92797 版本 *A 页 3/50 CY8C20XX6A/S 目录 PSoC® 功能概述 ................................................................. 5 PSoC 内核 ................................................................... 5 CapSense 系统 ........................................................... 5 其它系统资源 ............................................................... 6 入门 .................................................................................... 7 CapSense 设计指南 .................................................... 7 芯片勘误表 .................................................................. 7 开发套件 ...................................................................... 7 培训 ............................................................................. 7 CYPros 顾问 ................................................................ 7 解决方案库 .................................................................. 7 技术支持 ...................................................................... 7 开发工具 ............................................................................. 8 PSoC Designer 软件子系统 ......................................... 8 使用 PSoC Designer 进行设计 .......................................... 9 选择用户模块 ............................................................... 9 配置用户模块 ............................................................... 9 组织和连接 .................................................................. 9 生成、验证和调试 ........................................................ 9 引脚分布 ........................................................................... 10 16-QFN （10 个感应输入） [3、 4] ............................. 10 24-QFN （17 个感应输入） [8] ................................... 11 24-QFN （15 个感应输入 （带 USB）） [13] .............. 12 30 球 WLCSP （24 个感应输入） [18] ........................ 13 32-QFN （25 个感应输入） [22] ................................. 14 32-QFN （22 个感应输入 （带 USB）） [27] .............. 15 48-SSOP （31 个感应输入） [32] ............................... 16 48-QFN （33 个感应输入） [36] ................................. 17 48-QFN （33 个感应输入 （带 USB）） [41] .............. 18 48-QFN （OCD）（33 个感应输入） [46] ................... 19 电气规范 ........................................................................... 20 绝对最大额定值 ......................................................... 20 工作温度 .................................................................... 20 直流芯片级规范 ......................................................... 21 GPIO 直流规范 .......................................................... 22 直流模拟复用器总线参数 ........................................... 24 低功耗电压比较器直流规范 ....................................... 24 比较器用户模块的电气规范 ....................................... 25 ADC 电气规范 ........................................................... 25 POR 和 LVD 的直流规范 ........................................... 26 直流编程规范 ............................................................. 26 文档编号：001-92797 版本 *A I2C 直流规格 ............................................................. 27 直流参考缓冲器使用规范 ........................................... 27 IDAC 直流规范 .......................................................... 27 交流芯片级规范 ......................................................... 28 GPIO 交流规范 .......................................................... 29 交流比较器规范 ......................................................... 30 外部时钟交流规范 ...................................................... 30 交流编程规范 ............................................................. 31 I2C 交流规范 ............................................................. 32 封装信息 ........................................................................... 35 热阻 ........................................................................... 38 晶振引脚上的电容 ..................................................... 38 回流焊规范 ................................................................ 38 开发工具选择 .................................................................... 39 软件 ........................................................................... 39 开发套件 .................................................................... 39 评估工具 .................................................................... 39 器件编程器 ................................................................ 39 附件 （仿真和编程） .................................................. 40 第三方工具 ................................................................ 40 在您的电路板上构建 PSoC 仿真器 ............................ 40 订购信息 ........................................................................... 41 订购代码定义 ............................................................. 43 缩略语 ............................................................................... 44 参考文档 ........................................................................... 44 文档规范 ........................................................................... 44 测量单位 .................................................................... 44 数字规范 .................................................................... 45 术语表 ............................................................................... 45 勘误表 ............................................................................... 46 合格状态 .................................................................... 46 勘误表汇总 ................................................................ 46 文档修订记录 .................................................................... 49 销售、解决方案和法律信息 .............................................. 50 全球销售和设计支持 .................................................. 50 产品 ........................................................................... 50 PSoC® 解决方案 ....................................................... 50 赛普拉斯开发者社区 .................................................. 50 技术支持 .................................................................... 50 页 4/50 CY8C20XX6A/S PSoC® 功能概述 PSoC 系列包含片上控制器器件，用于将多个基于传统微控制器 单元 （MCU）的组件替换为一个低成本单芯片的可编程组件。 PSoC 器件包含多个可配置的模拟和数字模块，以及可编程互 连。这种架构可帮助用户根据每个应用的要求来创建定制的外设 配置。此外，在一系列方便易用的引脚布局中还包含高速 CPU、 闪存程序存储器、 SRAM 数据存储器以及可配置的 I/O。 该器件系列的架构主要由三部分组成，如第 2 页上的逻辑框图 所示： ■ 内核 ■ CapSense 模拟系统 ■ 系统资源 （包括全速 USB 端口） 阶段时，工程师可无需重新调试 PCB 和 / 或覆盖材料属性的制造 误差。 SmartSense_EMC 除了可免除 CapSense 应用手动调试的 SmartSense 自动调试算 法外，SmartSense_EMC 用户模块还集成了唯一的一种算法。该 算法能够提高电容式感应算法 / 电路的稳定性，从而预防高频传 导和辐射噪声。所有电子器件必须符合辐射和传导外部噪声的特 定限制，这些限制由 FCC、 CE、 U/L 等监管机构指定。良好的 PCB 布局设计、电源设计和系统设计是产品能够通过传导和辐射 噪声测试的必要条件。由于产品的成本和外形大小因素的限制， 理想的 PCB 布局、电源设计或系统设计通常难以实现。具有出 色抗噪性能的 SmartSense_EMC 则符合要求，可使此类应用轻 松通过辐射和传导噪声测试。 图 2. CapSense 系统框图 通过一根通用多功能总线，能够实现I/O与模拟系统之间的连接。 每个 CY8C20XX6A/SPSoC 器件均包含一个专用的 CapSense 模块，该模块能够为电容式感应应用提供感测和扫描控制电路。 根据 PSoC 封装，最多可包括 36 个 GPIO。 GPIO 能够提供对 MCU 和模拟复用器的访问。 CS1 IDAC 模拟全局总线 CS2 PSoC 内核 PSoC 内核是一个功能强大的引擎，它支持丰富的指令集。它包 含用于存储数据的 SRAM、中断控制器、睡眠和看门狗定时器， 以及 IMO 和 ILO。M8C CPU 内核是一个速度可高达 24 MHz 的 强大处理器，并且它是一个4 MIPS的8位Harvard架构微处理器。 Vr 参考 缓冲区 CapSense 系统 模拟系统包含电容式感应硬件。它支持多种硬件算法。该硬件不 需要使用外部组件也能够执行电容式感应和扫描。模拟系统由 CapSense PSoC 模块和内部 1 V 或 1.2 V 模拟电压参考组成， 它们共同为多达 33 个输入 [2] 提供电容式感应。 电容式感应在每 个 GPIO 引脚上都是可配置的。可以通过多个端口轻松快速扫描 使能的 CapSense 引脚。 比较器 内部电容 外部电容（P0[1] 或P0[3]） 复用 器 复用 器 参考 电压 Cap Sense计数器 SmartSense SmartSense 是赛普拉斯的创新解决方案，省去了 CapSense 应 用中手动调试的必要。该解决方案使用很方便，并且提供了强大 的抗噪性能。它是建立、监控和维持所有所需调试参数的唯一自 动调试解决方案。使用 SmartSense，从原型设计进入批量生产 CSN CSCLK IMO CapSense 时钟选择 振荡器 注释： 2. 36 个 GPIO = 33 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 1 个引脚 （用于调制器电容）。 文档编号：001-92797 版本 *A 页 5/50 CY8C20XX6A/S 模拟复用器系统 其它系统资源 模拟复用器总线可以连接至所有 GPIO 引脚。引脚可以单独或任 意组合后连接到总线。该总线还可以连接到模拟系统，以便使用 CapSense 模块比较器进行分析。 系统资源提供额外的功能，例如可配置的 USB 和 I2C 从设备、 SPI 主设备 / 从设备的通信接口、三个 16 位可编程定时器，以及 M8C 支持的多个系统复位功能。 借助开关控制逻辑，选定的引脚可以在硬件控制下连续预充电。 从而能够对触摸感应等应用进行电容式测量。其他复用器应用包 括： 这些系统资源提供了对整个系统非常有用的附加功能。除此之外 还包括低电压检测和上电复位。下面介绍的是每种系统资源的优 势： ■ 灵活实用的电容式检测接口，例如滑块和触摸板。 ■ 可从任意 I/O 引脚接收模拟输入的芯片级复用器。 ■ 任意 I/O 引脚组合之间的交叉点连接。 文档编号：001-92797 版本 *A ■ I2C 从设备 /SPI 主设备 - 从设备模块通过两条线路提供 50/100/400 kHz 通信。通过三条或四条线路，在 46.9 kHz 到 3 MHz 的传输速度 （如果系统时钟较慢，则传输速度也较慢） 下进行 SPI 通信。 ■ 低压检测 （LVD）中断可以在电压下降时向应用发出信号，而 高级上电复位 （POR）电路则能够省去系统监控方面的需要。 ■ 内部参考电压为电容式感应提供了一个绝对参考电压。 ■ 通过使用寄存器控制的旁路模式，用户可以禁用 LDO 电压 调节器。 页 6/50 CY8C20XX6A/S 入门 为快速了解PSoC芯片，请先阅读本数据手册，然后再使用PSoC Designer 集成开发环境 （IDE）。本数据手册概要介绍了 PSoC 集成电路，并描述具体的引脚、寄存器和电气规范。 深度信息以及有关编程的详细信息，请参见 CY8C20XX6A/SPSoC 器件的技术参考手册。 开发套件 可以在线获得 PSoC 开发套件，也可以从不断增加的地区和全球 分销商 （包括 Arrow、 Avnet、 Digi-Key、 Farnell、 Future Electronics 和 Newark）处获得。 培训 如需最新的订购、封装和电气规范信息，请参见 www.cypress.com/psoc 网站上最新的 PSoC 器件数据手册。 网址 www.cypress.com 下所在的在线免费 PSoC 技术培训 （按 需提供的培训、在线研讨会和专题讨论会）包含了有助于您进行 设计的大量主题和技能。 CapSense 设计指南 CYPros 顾问 设计指南是对各种可能的 CapSense 设计的绝佳介绍。可在 www.cypress.com/go/CapSenseDesignGuides 上访问设计 指南。 从技术协助到完成 PSoC 设计，得到认证的 PSoC 顾问能够提供 一切支持。要联系或成为 PSoC 的顾问，请访问 CYPros 顾问 网站。 有关 CapSense 设计的信息，请参见 CapSense 设计指南入门； 有关 CY8C20XX6A/AS CapSense 控制器的特定信息，请参见 《CY8C20XX6A/H/AS CapSense® 设计指南》。 解决方案库 芯片勘误表 勘误表记录已知的芯片问题，包括勘误触发条件、影响范围、可 用解决方案和芯片修订适用性。有关 PSoC® CY8C20x36A /46A/66A/96A/46AS/66AS/36H/46H 系列，可访问 http://www.cypress.com/?rID=56239 上的芯片勘误表，以了解 有关 CY8C20xx6A/AS/H 器件系列的勘误信息。对勘误表文档 和数据手册进行比较，以了解器件的完整功能说明。 文档编号：001-92797 版本 *A 请访问我们的 以解决方案为中心且内容不断增多的设计库。您可 以从中找到各种应用设计，包括有助于快速完成设计的固件和硬 件设计文件。 技术支持 也可以在线获取技术支持（包括可搜索到的知识库文章和技术论 坛）。如果找不到问题的解决方案，请致电 1-800-541-4736 联系 技术支持。 页 7/50 CY8C20XX6A/S 开发工具 PSoC Designer™ 是革新的集成开发环境 （IDE），您可以使用 它来自定义 PSoC 以满足特定应用的需求。PSoC Designer 软件 可加快系统的设计和上市进程。在拖放式设计环境中使用预先设 定的模拟和数字外设库 （也称为用户模块）来开发您的应用程 序。然后，利用动态生成的应用编程接口 （API）代码库来自定 义您的设计。最后，使用集成调试环境 （包括在线仿真和标准的 软件调试功能）调试和测试您的设计。 PSoC Designer 包括： 代码生成工具 这些代码生成工具能够在 PSoC Designer 界面中无缝工作，并且 已经采用了一整套调试工具进行测试，您可以使用 C 语言、汇编 语言或两者进行开发设计。 汇编器。汇编器可让汇编代码与 C 语言代码无缝合并。链接库会 自动使用绝对寻址，或在相对模式下进行编译，然后与其他软件 模块连接，以实现绝对寻址。 ■ 应用编辑器图形用户界面 （GUI），用于配置和动态重新配置 器件和用户模块 ■ 内容丰富的用户模块目录 C 语言编译器。C 语言编译器支持 PSoC 系列器件。使用这些产 品，您可以为 PSoC 器件系列创建完整的 C 语言程序。优化的 C 语言编译器能够对 PSoC 架构提供 C 语言的所有功能。此外，还 提供了各个嵌入式库。这些库能够提供端口和总线操作、标准键 盘和显示屏支持，以及扩展的数学功能。 ■ 集成的源码编辑器 （C 语言和汇编语言） 调试器 ■ 免费的 C 语言编译器 （无大小限制或时间限制） ■ 内置调试器 ■ 在线仿真 PSoC Designer 所提供的调试环境具有硬件在线仿真功能，不但 提供了 PSoC 器件的内部视图，而且您还可以在物理系统中测试 程序。借助调试器命令，可对数据存储器进行读 / 编程和读 / 写 操作，对 I/O 寄存器进行读 / 写操作。可对 CPU 寄存器进行读 / 写操作、设置和清除断点，并且提供了程序运行、暂停和步进控 制。调试器还可让您创建相关寄存器和存储器位置的跟踪缓冲 区。 通信接口内置支持： 2 ❐ 硬件和软件 I C 从设备和主设备 ❐ 全速 USB 2.0 ❐ 最多四个全双工通用异步接收器 / 发送器（UART）、SPI 主设 备和从设备及无线模块 PSoC Designer 支持整个库的 PSoC 1 器件，并可以在 Windows XP、 Windows Vista 和 Windows 7 系统下运行。 ■ PSoC Designer 软件子系统 设计入口 在芯片级视图中，选择需要使用的基本器件。然后选择不同的板 上模拟和数字组件 （又称用户模块）。这些组件采用了 PSoC 模 块。例如，用户模块包括：模数转换器 （ADC） 、数模转换器 （DAC） 、放大器和滤波器。为所选应用配置用户模块，且将它 们互连并连接至适当的引脚。然后生成项目。这样会在项目中加 入 API 和库，您可以使用它们来对应用进行编程。 在线帮助系统 在线帮助系统可提供上下文关联的在线帮助。每个功能子系统都 有上下文关联帮助，以便提供程序性快速参考。此外，为了协助 设计人员，该系统还提供了相关的教程和常见问题解答链接，以 及在线支持论坛链接。 在线仿真器 功能强大的低成本在线仿真器 （ICE）可提供开发支持。该硬件 可以编程单个器件。 仿真器包含一个通过 USB 端口连接到 PC 的基本装置。该基本装 置是通用的，能够用于所有 PSoC 器件。您可以单独购买任意器 件系列的仿真转接板。仿真转接板取代了目标电路板中的 PSoC 器件并可执行全速 （24 MHz）操作。 通过此工具，用户还可以轻松开发多个配置和动态重配置。利用 动态重配置，可在运行时更改配置。本质上，您可以使用超过 100% 的 PSoC 特定应用资源来配置某个应用。 文档编号：001-92797 版本 *A 页 8/50 CY8C20XX6A/S 使用 PSoC Designer 进行设计 PSoC 器件的开发过程不同于传统固定功能微处理器的。可配置 的模拟和数字硬件模块赋予 PSoC 架构独特的灵活性，有助于在 开发期间管理规范变更，并降低库存成本。这些可配置的资源 （被称为 PSoC 模块）能够实现多项用户可选功能。 PSoC 开发 过程如下： 1. 选择用户模块。 2. 配置用户模块。 3. 组织和连接。 4. 生成、验证和调试。 选择用户模块 PSoC Designer 提供了一个预建且预测试的硬件外设组件，称作 “ 用户模块 ”。用户模块使外设器件 （包括模拟和数字器件） 的选择和实现变得更加简单。 配置用户模块 所选择的每个用户模块都能够建立基本寄存器设置来实现所选功 能。此外，它们还提供了参数和属性，便于您针对特定应用进行 调整精确配置。例如， PWM 用户模块能够配置一个或多个数字 PSoC 模块 （每 8 位分辨率使用一个模块）。借助这些参数，您 可以确定脉宽和占空比。根据所选应用配置相应的参数和属性。 您可以直接输入数值或从下拉菜单中选择所需数值。数据手册中 已经记录好了所有用户模块，并且您可以在 PSoC Designer 软件 中或赛普拉斯网站上直接查询。这些用户模块数据手册介绍了用 户模块的内部操作并提供了性能规范。每个数据手册均描述了各 个用户模块参数的用途，以及成功实现设计所需要的其他信息。 文档编号：001-92797 版本 *A 组织和连接 通过将用户模块互连，并与 I/O 引脚连接，您可以在芯片级构建 信号链。通过选择、配置和布线等操作，您可以全面控制所有片 上资源。 生成、验证和调试 当准备好硬件配置的测试或要开发项目代码时，请执行 “ 生成配 置文件 ” 该步。这样会使 PSoC Designer 生成源代码，该源代 码会自动按照您的规范配置器件，并为系统提供软件。生成的代 码提供了带有高级函数的 API，并且该代码能在运行时控制并响 应硬件事件。同时，它还提供了可根据需要应用的中断服务子程 序。 在完善的代码开发环境中，您可以使用 C 语言、汇编语言或两者 来开发和自定义应用。 开发过程的最后一步是在 PSoC Designer 的调 试器 （单击 Connect 图标访问）中完成的。 PSoC Designer 会将 HEX 图像 下载到全速运行的 ICE 中。PSoC Designer 的调试功能不差于具 有类似功能但成本高出数倍的系统。除了传统的单步执行、运行 到断点以及监视变量等功能外，调试接口还提供了大型跟踪缓冲 区。这样，您可以定义复杂的断点事件，如监控地址和数据总线 值、存储器位置以及外部信号。 页 9/50 CY8C20XX6A/S 引脚分布 CY8C20XX6A/S PSoC 器件拥有多种封装可供选择，后续表格分别列出并介绍了这些封装。每个端口引脚 （标志为 “P”）都能用 作数字 I/O，并可连接到通用模拟总线。但 VSS、 VDD 和 XRES 不能作为数字 I/O。 16-QFN （10 个感应输入） [3、 4] 表 1. 引脚定义 — CY8C20236A、 CY8C20246A、 CY8C20246ASPSoC 器件 模拟 I P2[5] 晶振输出 （XOut） 2 I/O I P2[3] 晶振输入 （XIn） 3 IOHR I P1[7] I2C SCL、 SPI SS 4 IOHR I P1[5] 5 IOHR I P1[3] I2C SDA、 SPI MISO SPI CLK 6 IOHR I P1[1] ISSP CLK[5]、 I2C SCL、 SPI MOSI 7 VSS 接地 [7] 8 电源 IOHR I P1[0] ISSP DATA[5]、 I2C SDA、 SPI CLK[6] 9 IOHR I P1[2] 10 IOHR I I P1[4] 可选的外部时钟 （EXTCLK） XRES 采用内部下拉电阻的高电平有效外 部复位 P0[4] 11 12 输入 IOH 13 VDD 电源 供电电压 14 IOH I P0[7] 15 IOH I P0[3] 积分输入 16 IOH I P0[1] 积分输入 AI, XOut, P2[5] AI , XIn, P2[3] AI , I2 C SCL, SPI SS, P1[7] AI, I2 C SDA, SPI MISO, P1[5] 1 2 14 13 数字 I/O P0[1], AI P0[3], AI P0[7], AI Vdd 1 图 3. CY8C20236A、 CY8C20246A、 CY8C20246AS 16 15 说明 12 3 4 QFN （顶视图）11 10 9 5 6 7 8 名称 P0[4] , AI XRES P1[4] , EXTCLK, AI P1[2] , AI AI, SPI CLK , P1[3] AI, ISSP CLK, SPI MOSI, P1[1] Vss [5,6] AI, ISSP DATA , I2C SDA, SPI CLK , P1[0] 类型 [5] 引脚 编号 图标： A = 模拟， I = 输入， O = 输入， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 3. 13 个 GPIO = 10 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 1 个引脚 （用于调制电容）。 4. 无中心焊盘。 5. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来 256 个睡眠时钟周期驱动电阻性低电平。 SCL （P1[1]）线路在 512 个睡眠时钟 周期内驱动电阻为低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 取消激活后， SDA 和 SCL 线路在 8 个睡眠时钟周期内驱动电阻为低电平，然后转 换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 6. 备用 SPI 时钟。 7. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 10/50 CY8C20XX6A/S 24-QFN （17 个感应输入） [8] 表 2. 引脚定义 — CY8C20336A、 CY8C20346A、 CY8C20346AS [9] P1[3] 7 IOHR I 8 9 电源 P1[1] C SDA、 SPI MISO SPI CLK ISSP CLK[10]、 I2C SCL、 SPI MOSI NC 无连接 VSS 接地 [12] 10 IOHR I P1[0] 11 IOHR I P1[2] 12 IOHR I P1[4] 13 IOHR I P1[6] ISSP DATA[10]、 I2C SDA、 SPI CLK[11] 可选的外部时钟输入 （EXTCLK） 15 I/O I XRES 采用内部下拉电阻的高电平有 效外部复位 P2[0] 16 IOH I P0[0] 17 IOH I P0[2] 18 IOH I P0[4] 19 IOH I P0[6] 14 输入 20 VDD 电源 IOH I P0[7] 22 IOH I P0[5] 23 IOH I P0[3] 积分输入 24 IOH I P0[1] 积分输入 电源 VSS P 2 [1 ] P 1 [7 ] P 1 [5 ] P 1 [3 ] P0[5], AI P0[7], AI Vdd P0[6], AI 21 20 19 3 Q FN 16 4 （顶视图） 15 5 14 6 13 P 0 [4 ], A I P 0[2 ], A I P 0[0 ], A I P 2 [0 ], A I XRES P 1 [6 ], A I 供电电压 21 CP A I, A I, I2 C S C L, S P I S S , A I, I2 C S D A , S P I M IS O , A I, S P I C L K , 12 P1[5] I AI, EXTCLK, P1[4] I IOHR 18 17 2 11 IOHR 6 1 AI, P1[2] 5 A I, X O u t, P 2 [5 ] A I, X In , P 2 [3 ] 22 I2 9 I2C SCL、 SPI SS 10 P1[7] Vss P2[1] I 2 I IOHR AI, ISSP DATA , I2C SDA, SPI CLK, P1[0] I/O 4 [10,11] 3 P0[1], AI 晶振输入 （XIn） P0[3], AI P2[3] 24 I 23 晶振输出 （XOut） I/O 8 P2[5] 2 7 1 图 4. CY8C20336A、 CY8C20346A、 CY8C20346AS NC 说明 2 名称 模拟 I SPI MOSI, P1[1] 类型 数字 I/O AI, ISSP CLK , I2C SCL 引脚 编号 中心焊盘必须接地 图标： A = 模拟， I = 输入， O = 输入， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 8. 20 个 GPIO = 17 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 1 个引脚 （用于调制电容）。 9. QFN 封装上的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则该中心焊盘必须处于电气悬空状态，并且不能连接其他任何 信号。 10. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 11. 备用 SPI 时钟。 12. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 11/50 CY8C20XX6A/S 24-QFN （15 个感应输入 （带 USB）） [13] 表 3. 引脚定义 — CY8C20396A [14] 名称 说明 数字 I/O 模拟 I P2[5] 2 I/O I P2[3] 3 I/O I P2[1] 4 IOHR I P1[7] I2C SCL、 SPI SS I2 IOHR 8 I 9 I/O I 10 I/O I 电源 ISSP CLK SPI MOSI D+ 接地 [17] USB D+ D- USB D- VSS 电源 11 P1[1] [15] 2 、 I C SCL、 VDD 供电电压 ISSP DATA[15]、 I2C SDA、 SPI CLK[16] 12 IOHR I P1[0] 13 IOHR I P1[2] 14 IOHR I P1[4] 15 IOHR I P1[6] 可选的外部时钟输入 （EXTCLK） 17 IOH I XRES 采用内部下拉电阻的高电平有 效外部复位 P0[0] 18 IOH I P0[2] 19 IOH I P0[4] 20 IOH I P0[6] 21 IOH I P0[7] 22 IOH I P0[5] 23 IOH I P0[3] 积分输入 24 IOH I P0[1] 积分输入 16 CP 复位输入 电源 VSS P2[1], AI AI, I 2 C SCL, SPI SS,P1[7] AI, I2C SDA , SPI MISO,P1[5] AI, SPI CLK ,P1[3] 19 21 20 22 24 23 3 QFN 4 （顶视图） 16 15 5 14 6 13 P0[2], AI P0[0], AI XRES P1[6], AI P1[4] , AI, EXTCLK P1[2 ], AI AI, ISSP DATA, I2C SDA, SPI CLK, P1[0] 7 C SDA、 SPI MISO SPI CLK 11 12 P1[3] 17 15, 16 P1[5] I 18 2 9 10 I IOHR 1 8 IOHR 6 P2[5], AI P2[3], AI 7 5 P0[1], AI P0[3], AI P0[5], AI P0[7], AI P0[6], AI P0[4], AI 1 图 5. CY8C20396A AI, ISSP CLK, I2C SCL, SPI MOSI, P1[1] Vss D+ DVDD 类型 15 引脚 编号 中心焊盘必须接地 图标：I = 输入， O = 输出， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 13. 20 个 GPIO = 15 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 2 个引脚 （用于 USB） + 1 个引脚 （用于调制电容）。 14. QFN 封装上的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则该中心焊盘必须处于电气悬空状态，并且不能连接其他任何 信号。 15. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 16. 备用 SPI 时钟。 17. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 12/50 CY8C20XX6A/S 30 球 WLCSP （24 个感应输入） [18] 表 4. 引脚定义 — CY8C20766A、 CY8C20746A 30 球 WLCSP 引脚 编号 类型 名称 说明 A1 数字 IOH 模拟 I P0[2] 图 6. CY8C20766A 30 球 WLCSP A2 IOH I P0[6] 底视图 A3 电源 VDD 供电电压 积分输入 A4 IOH I P0[1] A5 I/O I P2[7] B1 I/O I P2[6] B2 IOH I P0[0] B3 IOH I P0[4] B4 IOH I P0[3] 积分输入 B5 I/O I P2[5] 晶振输出 （Xout） C1 I/O I P2[2] C2 I/O I P2[4] C3 IOH I P0[7] C4 IOH I P0[5] C5 I/O I P2[3] D1 I/O I P2[0] D2 I/O I P3[0] D3 I/O I P3[1] D4 I/O I P3[3] D5 I/O I P2[1] A D 顶视图 晶振输入 （Xin） 1 2 3 4 5 A B E3 IOHR I P1[4] 可选的外部时钟输入 （EXT CLK） E4 IOHR I P1[7] I2C E5 IOHR I P1[5] I2 F1 IOHR I P1[2] F2 IOHR I P1[0] VSS 1 F I 电源 2 E IOHR F3 3 C E2 输入 4 B XRES 带有内部下拉电阻的高电平有 效外部复位 P1[6] E1 5 SCL、 SPI SS C SDA、 SPI MISO C D E F ISSP DATA[19]、 I2C SDA、 SPI CLK[20] 接地 [21] F4 IOHR I P1[1] ISSP CLK[19]、 I2C SCL、 SPI MOSI F5 IOHR I P1[3] SPI CLK 注释： 18. 27 个 GPIO = 24 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 1 个引脚 （用于调制电容）。 19. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来 256 个睡眠时钟周期驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠时钟 周期时长驱动电阻性低电平，然后两个引脚均跃变到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低电平， 然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 20. 备用 SPI 时钟。 21. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 13/50 CY8C20XX6A/S 32-QFN （25 个感应输入） [22] 表 5. 引脚定义 — CY8C20436A、 CY8C20446A、 CY8C20446AS、 CY8C20466A、 CY8C20466AS[23] 晶振输出 （XOut） I/O I P2[3] 晶振输入 （XIn） 5 I/O I P2[1] 6 I/O I P3[3] 7 I/O I P3[1] 8 IOHR I P1[7] I2C SCL、 SPI SS 9 IOHR I P1[5] 10 IOHR I P1[3] I2C SDA、 SPI MISO SPI CLK 11 IOHR I P1[1] 12 VSS 电源 13 IOHR I P1[0] 14 IOHR I P1[2] 15 IOHR I P1[4] 16 IOHR I P1[6] 17 XRES 输入 I/O I P3[0] 19 I/O I P3[2] 20 I/O I P2[0] 21 I/O I P2[2] 22 I/O I P2[4] 23 I/O I P2[6] 24 IOH I P0[0] 25 IOH I P0[2] 26 IOH I P0[4] 27 IOH I P0[6] 接地 [26] ISSP DATA[24]、 I2C SDA、 SPI CLK[25] 可选的外部时钟输入 （EXTCLK） 带有内部下拉电阻的高电平有效 外部复位 Vss P0 [3], AI P0 [5], AI 32 31 9 1 2 3 4 5 6 7 8 QFN （顶视图） 24 23 22 21 20 19 18 17 P0[0] , AI P2[6] , AI P2[4] , AI P2[2] , AI P2[0] , AI P3[2] , AI P3[0] , AI XRES [24] 18 ISSP CLK[24]、 I2C SCL、 SPI MOSI AI , P0[1] AI , P2[7] AI , XOut, P2[5] AI , XIn, P2[3] AI , P2[1] AI , P3[3] AI , P3[1] AI , I2 C SCL, SPI SS, P1[7] P0 [4], AI P0 [2], AI P2[5] 4 26 25 P2[7] I 15 16 I I/O AI, E XTCLK, P1[4] AI, P1[6] I/O 3 P0 [7], AI Vdd P0 [6], AI 2 CY8C20466A、 CY8C20466AS 积分输入 28 27 P0[1] 13 14 1 图 7. CY8C20436A、 CY8C20446A、 CY8C20446AS、 30 29 说明 A I,ISSP CLK , I2C SCL, SPI MOSI, P1[1] Vss [24] AI , ISSP DATA , I2C SDA, SPI CLK, P1[0] AI, P1[2] 名称 模拟 I 10 11 12 类型 数字 IOH AI, I2C SDA, SPI MISO, P1[5] AI, SPI CLK, P1[3] 引脚 编号 28 VDD 电源 29 IOH I P0[7] 30 IOH I P0[5] 31 IOH I 供电电压 P0[3] 积分输入 32 电源 VSS 接地 [26] CP 电源 VSS 中心焊盘必须接地 图标： A = 模拟， I = 输入， O = 输出， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 22. 28 个 GPIO = 25 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 1 个引脚 （用于调制电容）。 23. QFN 封装上的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则该中心焊盘必须处于电气悬空状态，并且不能连接其他任何 信号。 24. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 25. 备用 SPI 时钟。 26. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 14/50 CY8C20XX6A/S 32-QFN （22 个感应输入 （带 USB）） [27] 表 6. 引脚定义 — CY8C20496A[28] 6 IOHR I P1[5] 7 IOHR I P1[3] 8 IOHR I P1[1] SDA、 SPI MISO SPI CLK ISSP CLK[29]、 I2C SCL、 SPI MOSI 接地引脚 [31] USB D+ 9 电源 VSS 10 I I D+ 11 12 电源 VDD 电源引脚 ISSP DATA[29]、 I2C SDA、 SPI CLKI[30] D- 13 IOHR I P1[0] 14 IOHR I P1[2] 15 IOHR I P1[4] 16 IOHR I P1[6] 17 XRES 输入 18 I/O I P3[0] 19 I/O I P3[2] 20 I/O I P2[0] 21 I/O I P2[2] 22 I/O I P2[4] 23 I/O I P2[6] 24 IOH I P0[0] 25 IOH I P0[2] 26 IOH I P0[4] 27 IOH I P0[6] 28 VDD 电源 29 IOH I P0[7] 30 IOH I P0[5] 31 IOH I P0[3] 32 电源 VSS USB D- 可选的外部时钟输入 （EXTCLK） XTAL IN , P2 [ 3 ] AI , P 2[ 1] I2C SCL, SPI SS , P 1[ 7] I2C SDA, SPI MISO , P 1[ 5] SPI CLK , P1 [3] [29] ISSP CLK, I2C SCL, SPI MOSI,P1 [ 1 ] P0 [4], AI P0 [2], AI I2 C 26 25 I2C SCL、 SPI SS QFN （顶视图） 15 16 P1[7] 24 23 22 21 20 19 18 17 P0[0] , AI P2[6] , AI P2[4] , AI P2[2] , AI P2[0] , AI P3[2] , AI P3[0] , AI XRES AI, E XTCLK, P 1[4] AI, P 1[6] I Vd d P0 [6], AI IOHR 1 2 3 4 5 6 7 8 AI, P 1[2] 5 AI , P 0[ 1] XTAL OUT, P 2 [ 5] P0 [7], AI XTAL 输入 P2[1] 29 P2[3] I 28 27 I I/O 13 14 I/O 4 30 3 12 XTAL 输出 Vdd ISSP , DATA, I2C SDA, SPI CLK, P1[0] P2[5] USB D- I [29, 30] I/O Vss 积分输入 2 P0 [3], AI P0 [5], AI P0[1] 31 I 图 8. CY8C20496A 32 IOH 说明 9 1 名称 10 11 模拟 Vss 数字 USB PHY, D+ 类型 引脚 编号 带有内部下拉电阻的高电平有效 外部复位 电源引脚 积分输入 接地引脚 [31] 图标： A = 模拟， I = 输入， O = 输出， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 27. 27 个 GPIO = 22 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 2 个引脚 （用于 USB） + 1 个引脚 （用于调制电容）。 28. QFN 封装上的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则该中心焊盘必须处于电气悬空状态，并且不能连接其他任 何信号。 29. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长驱动强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 30. 备用 SPI 时钟。 31. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 15/50 CY8C20XX6A/S 48-SSOP （31 个感应输入） [32] 表 7. 引脚定义 — CY8C20536A、 CY8C20546A 和 CY8C20566A[33] 引脚 编号 数字 模拟 I I I I I I I I 名称 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 IOH IOH IOH IOH I/O I/O I/O I/O IOHR IOHR IOHR I I I P0[7] P0[5] P0[3] P0[1] P2[7] P2[5] P2[3] P2[1] NC NC P4[3] P4[1] NC P3[7] P3[5] P3[3] P3[1] NC NC P1[7] P1[5] P1[3] 23 IOHR I P1[1] I/O I/O I I I/O I/O I/O I/O I I I I 24 VSS 图 9. CY8C20536A、 CY8C20546A 以及 CY8C20566A 说明 AI, P0[7] AI, P0[5] AI, P0[3] AI P0[1] AI, P2[7] XTALOUT, P2[5] XTALIN, P2[3] AI , P2[1] NC NC AI, P4[3] AI, P4[1] NC AI, P3[7] AI, P3[5] AI, P3[3] AI, P3[1] NC NC I2 C SCL, SPI SS, P1[7] I2 C SDA, SPI MISO, P1[5 ] SPI CLK, P1[3] [33] ISSP CLK, I2 C SCL, SPI MOSI, P1[1 ] VSS 积分输入 积分输入 XTAL 输出 XTAL 输入 无连接 无连接 无连接 接地引脚 [35] ISSP DATA[33]、 I2C SDA、 SPI CLK[34] I P1[0] 26 IOHR I P1[2] 27 IOHR I P1[4] 28 29 30 31 IOHR I P1[6] NC NC NC 无连接 无连接 无连接 32 NC 无连接 33 34 NC NC 41 无连接 42 无连接 带有内部下拉电阻的高电平有效外 43 部复位 44 45 46 47 48 XRES I/O I/O I/O I/O I/O I I I I I P3[0] P3[2] P3[4] P3[6] P2[0] VDD P0[6] , AI P0[4] , AI P0[2] , AI P0[0] , AI P2[6] , AI P2[4] , AI P2[2] , AI P2[0] , AI P3[6] , AI P3[4] , AI P3[2] , AI P3[0] , AI XRES NC NC NC NC NC NC P1[6] , AI P1[4] , EXT CLK P1[2] , AI [33, 34] P1[0] , ISSP DATA, I2C SDA, SPI CLK ISSP CLK[33]、 I2C SCL、 SPI MOSI IOHR 36 37 38 39 40 SSOP 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 无连接 无连接 I2C SCL、 SPI SS I2C SDA、 SPI MISO SPI CLK 25 35 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 可选的外部时钟输入 （EXT CLK） 引脚 编号 数字 模拟 名称 I/O I/O I I P2[2] P2[4] I/O I P2[6] IOH IOH IOH IOH I I I I P0[0] P0[2] P0[4] P0[6] VDD 电源 说明 VREF 电源引脚 图标：A = 模拟， I = 输入， O = 输出， NC = 无连接， H = 5 mA 高输出驱动， R = 稳压输出选项。 注释： 32. 34 个 GPIO = 31 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 1 个引脚 （用于调制电容）。 33. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期时长驱动强高电平，然后在接下来 256 个睡眠时钟周期驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠时钟周 期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低电平， 然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 34. 备用 SPI 时钟。 35. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 16/50 CY8C20XX6A/S 48-QFN （33 个感应输入） [36] 表 8. 引脚定义 — CY8C20636A[37、 38] 17 I I I I I I I I I I I I IOHR I NC P2[7] P2[5] P2[3] P2[1] P4[3] P4[1] P3[7] P3[5] P3[3] P3[1] P1[7] P1[5] NC NC P1[3] IOHR I P1[1] VSS DNU DNU VDD 电源 电源 22 IOHR I P1[0] 23 IOHR I P1[2] 24 IOHR I P1[4] 25 IOHR I P1[6] 26 XRES 输入 图 10. CY8C20636A 说明 无连接 P0[1], AI Vss P0[3], AI P0[5 ], AI P0[7], AI NC NC Vdd P0[6], AI P0[4], AI P0[2], AI P0[0], AI I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O IOHR IOHR 18 19 20 21 名称 晶振输出 （XOut） 晶振输入 （XIn） NC AI ,P2[7] AI , XOut,P2[5] AI , XIn ,P2[3] AI ,P2[1] AI ,P4[3] AI ,P4[1] AI ,P3[7] AI ,P3[5] AI ,P3[3] AI P3[1] AI ,I2 C SCL, SPI SS,P1[7] I2C SCL、 SPI SS I2C SDA、 SPI MISO 无连接 无连接 SPI CLK ISSP CLK[37]、 I2C SCL、 SPI MOSI 接地 [40] 48 47 46 45 44 43 42 41 40 39 38 37 模拟 1 2 3 4 5 6 7 8 9 10 11 12 QFN （顶视图） 13 14 15 16 17 18 19 20 21 22 23 24 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 数字 36 35 34 33 32 31 30 29 28 27 26 25 P2[6] ,AI P2[4] ,AI P2[2] ,AI P2[0] ,AI P4[2] ,AI P4[0] ,AI P3[6] ,AI P3[4] , AI P3[2] ,AI P3[0] , AI XRES P1[6] , AI I2C SDA, SPI MISO, A I, P1[5] NC NC SPI CLK, AI, P1[3] [37] AI, ISSP CLK, I2C SCL, SPI MOSI, P1[1] Vss DNU DNU [37, 39] Vdd AI, ISSP DATA1 , I2C SDA, SPI CLK, P1[0] AI, P1[2] AI, EXTCLK, P1[4] 引脚 编号 供电电压 ISSP DATA[37]、 I2C SDA、 SPI CLK[39] 可选的外部时钟输入 （EXTCLK） 带有内部下拉电阻的高电平有效 外部复位 27 28 I/O I/O I I P3[0] P3[2] 29 I/O I P3[4] 引脚 编号 30 31 32 33 34 35 36 37 38 39 I/O I/O I/O I/O I/O I/O I/O IOH IOH IOH I I I I I I I I I I P3[6] P4[0] P4[2] P2[0] P2[2] P2[4] P2[6] P0[0] P0[2] P0[4] 40 41 42 43 44 45 46 47 48 CP 数字 IOH IOH IOH IOH IOH 模拟 I 电源 I I I 电源 I 电源 名称 P0[6] VDD NC NC P0[7] P0[5] P0[3] VSS P0[1] VSS 说明 供电电压 无连接 无连接 积分输入 接地 [40] 中心焊盘必须接地 图标：A = 模拟， I = 输入， O = 输出， NC = 无连接， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 36. 36 个 GPIO = 33 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 1 个引脚 （用于调制电容）。 37. 通电时， SDA （P1[0]）经过 256 个睡眠时钟周期驱动强高电平一次，然后在接下来的 256 个睡眠时钟周期内驱动电阻为低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，然后两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 38. QFN 封装上的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则该中心焊盘必须处于电气悬空状态，并且不能连接其他任何 信号。 39. 备用 SPI 时钟。 40. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 17/50 CY8C20XX6A/S 48-QFN （33 个感应输入 （带 USB）） [41] 表 9. 引脚定义 — CY8C20646A、 CY8C20646AS、 CY8C20666A、 CY8C20666AS [42、 43] 引脚 图 11. CY8C20646A、 CY8C20646AS、 CY8C20666A、 数字 模拟 名称 说明 编号 CY8C20666AS 17 IOHR I P1[1] 18 19 20 21 I/O I/O 22 IOHR I P1[0] 23 IOHR I P1[2] 24 IOHR I P1[4] 25 IOHR I P1[6] VSS D+ DVDD 电源 电源 26 XRES 输入 晶振输出 （XOut） 晶振输入 （XIn） NC AI , P2[7] AI, XOut, P2[5] AI , XIn , P2[3] AI , P2[1] AI , P4[3] AI , P4[1] AI , P3[7] AI , P3[5] AI , P3[3] AI , P3[1] AI , I2 C SCL, SPI SS, P1[7] I2C SCL、 SPI SS I2C SDA、 SPI MISO 无连接 无连接 SPI CLK ISSP CLK[42]、 I2C SCL、 SPI MOSI 接地 [45] USB D+ USB D供电电压 ISSP DATA[42]、 I2C SDA、 SPI CLK[44] Vss P0[3], AI P0[5 ], AI P0[7], AI NC NC Vdd P0[6], AI P0[4], AI P0[2], AI P0[0], AI I 无连接 P0[1], AI IOHR NC P2[7] P2[5] P2[3] P2[1] P4[3] P4[1] P3[7] P3[5] P3[3] P3[1] P1[7] P1[5] NC NC P1[3] 48 47 46 45 44 43 42 41 40 39 38 37 I I I I I I I I I I I I 1 2 3 4 5 6 7 8 9 10 11 12 QFN （顶视图） 13 14 15 16 17 18 19 20 21 22 23 24 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O IOHR IOHR 36 35 34 33 32 31 30 29 28 27 26 25 P2[6] , AI P2[4] ,AI P2[2] ,AI P2[0] ,AI P4[2] ,AI P4[0] ,AI P3[6] ,AI P3[4] , AI P3[2] ,AI P3[0] , AI XRES P1[6] , AI I2C SDA, SPI MISO, A I, P1[5] NC NC SPI CLK, A I, P1[3] [42] AI,ISSP CLK , I2C SCL, SPI MOSI, P1[1] Vss D+ DVdd [42、 44] AI,ISSP DATA, I2C SDA, SPI CLK, P1[0] AI, P1[2] AI, EXTCLK, P1[4] 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 可选的外部时钟输入 （EXTCLK） 带有内部下拉电阻的高电平有效 外部复位 27 28 I/O I/O I I P3[0] P3[2] 29 I/O I P3[4] 引脚 编号 30 31 32 33 34 35 36 37 38 39 I/O I/O I/O I/O I/O I/O I/O IOH IOH IOH I I I I I I I I I I P3[6] P4[0] P4[2] P2[0] P2[2] P2[4] P2[6] P0[0] P0[2] P0[4] 40 41 42 43 44 45 46 47 48 CP 数字 IOH 模拟 I 电源 IOH IOH IOH I I I 电源 IOH I 电源 名称 P0[6] VDD NC NC P0[7] P0[5] P0[3] VSS P0[1] VSS 说明 供电电压 无连接 无连接 积分输入 接地 [45] 中心焊盘必须接地 图标：A = 模拟， I = 输入， O = 输出， NC = 无连接， OH = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 41. 38 个 GPIO = 33 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 2 个引脚 （用于 USB） + 1 个引脚 （用于调制电容）。 42. 通电时， SDA （P1[0]）将驱动 256 个睡眠时钟周期时长的强高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻为低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，并且两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。在上面两种情况中，这些线路上的上拉电阻与下拉电阻 （5.6 K 欧姆）被合并，构成一个分压器。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 43. QFN 封装中的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则该中心焊盘必须处于电气悬空状态，并且不能连接其他任何 信号。 44. 备用 SPI 时钟。 45. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 18/50 CY8C20XX6A/S 48-QFN （OCD）（33 个感应输入） [46] 14[49] OCD 引脚为 CPU 时钟的输出 OCD 高速时钟输出 SPI CLK ISSP CLK[50]、 I2C SCL、 SPI MOSI 接地 [52] USB D+ USB D供电电压 15[49] 16 IOHR I HCLK P1[3] 17 IOHR I P1[1] 18 19 20 21 I/O I/O 22 IOHR I P1[0] 23 IOHR I P1[2] 24 25 IOHR IOHR I I P1[4] P1[6] VSS D+ DVDD 电源 电源 I2C SCL、 SPI SS I2C SDA、 SPI MISO OCDO A E , P2[7] I AI, XOut, P2[5] AI , XIn , P2[3] AI , P2[1] AI , P4[3] AI , P4[1] AI , P3[7] AI , P3[5] AI , P3[3] AI , P3[1] AI , I2 C SCL, SPI SS, P1[7] 27 28 I/O I/O I I P3[0] P3[2] 29 I/O I P3[4] 42[49] 30 I/O I P3[6] [49] 31 32 33 34 35 36 I/O I/O I/O I/O I/O I/O I I I I I I P4[0] P4[2] P2[0] P2[2] P2[4] P2[6] XRES 输入 3 4 5 6 7 8 9 10 11 12 ISSP DATA[50]、 I2C SDA、 SPI CLK[51] 引脚 编号 可选的外部时钟输入 （EXTCLK） 37 38 39 带有内部下拉电阻的高电平有效 外部复位 40 41 26 1 2 OCDO Vdd P0[6], AI P0[4], AI P0[2], AI P0[0], AI CCLK 晶振输出 （XOut） 晶振输入 （XIn） 42 41 40 39 38 37 OCD 模式方向引脚 Vss P0[3], AI P0[5 ], AI P0[7], AI OCDE OCDOE P2[7] P2[5] P2[3] P2[1] P4[3] P4[1] P3[7] P3[5] P3[3] P3[1] P1[7] P1[5] 48 47 46 45 44 43 I I I I I I I I I I I I QFN （顶视图） 13 14 15 16 17 18 19 20 21 22 23 24 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O IOHR IOHR P2[6] , AI 36 35 34 33 32 31 30 29 28 27 26 25 P2[4] , AI P2[2] , AI P2[0] , AI P4[2] , AI P4[0] , AI P3[6] , AI P3[4] , AI P3[2] , AI P3[0] , AI XRES P1[6] , AI I2C SDA, SPI MISO, AI, P1[5] CCLK HCL K SPI CLK, A I, P1[3] [50] AI,ISSP CLK6 , I2C SCL, SPI MOSI, P1[1] Vss D+ DVdd [50, 51] AI,ISSP DATA1 , I2C SDA, SPI CLK, P1[0] AI, P1[2] AI, EXTCLK, P1[4] 编号 1[49] 2 3 4 5 6 7 8 9 10 11 12 13 P0[1], AI 48-QFN 器件适用于 CY8C20066A 片上调试 （OCD）。注意：该器件仅用于进行在线调试。 表 10. 引脚定义 — CY8C20066A [47、 48] 图 12. CY8C20066A 引脚 数字 模拟 名称 说明 43 44 45 46 47 48 CP 数字 模拟 IOH IOH IOH I I I P0[0] P0[2] P0[4] I P0[6] VDD 供电电压 OCDO OCD 偶数据 I/O OCDE P0[7] P0[5] P0[3] VSS P0[1] VSS OCD 奇数据输出 IOH 电源 IOH IOH IOH I I I 电源 IOH I 电源 名称 说明 积分输入 接地 [52] 中心焊盘必须接地 图标：A = 模拟， I = 输入， O = 输出， NC = 无连接， H = 5 mA 高电平输出驱动， R = 稳压输出。 注释： 46. 38 个 GPIO = 33 个引脚 （用于电容式感测） + 2 个引脚 （用于 I2C） + 2 个引脚 （用于 USB） + 1 个引脚 （用于调制电容）。 47. 这个器件在原型开发期间可用于在线调试，但调试次数有限。不能将它用于批量生产。 48. QFN 封装中的中心焊盘 （CP）必须接地 （VSS），以获得最佳机械、热学和电气性能。如果未接地，则该中心焊盘必须处于电气悬空状态，并且不能连接其他任何 信号。 49. 此引脚 （仅与 OCD 器件相关）用来将器件连接到 ICE-Cube 在线仿真器，以供固件调试使用。欲了解更多有关 ICE-Cube 用途的信息，请参考 CY3215-DK PSoC® 在线仿真器套件指南。 50. 通电时， SDA （P1[0]）以 256 个睡眠时钟周期的时长强驱动高电平，然后在接下来的 256 个睡眠时钟周期内驱动电阻性低电平。 SCL （P1[1]）线路以 512 个睡眠 时钟周期的时长驱动电阻性低电平，并且两个引脚均转换到高阻抗状态。复位时， XRES 解除激活后， SDA 和 SCL 线路以 8 个睡眠时钟周期的时长驱动电阻性低 电平，然后转换到高阻抗状态。在上面两种情况下，这些线路上的上拉电阻与下拉电阻 （5.6K 欧姆）合并，构成一个分压器。因此，在通电或复位期间， P1[1] 和 P1[0] 可能干扰 I2C 总线。如果遇到这种情况，请使用备用引脚。 51. 备用 SPI 时钟。 52. 应将所有 VSS 引脚连接到同一个 GND 地层。 文档编号：001-92797 版本 *A 页 19/50 CY8C20XX6A/S 电气规范 本节介绍了 CY8C20XX6A/SPSoC 器件的直流和交流电气规范。如果需要，请访问 http://www.cypress.com/psoc 网站，确保您获得 的是最新的数据手册。 图 13. 电压与 CPU 频率 5.5V Vdd电压 li d ng Va rati n e io Op Reg 1.71V 750 kHz 3 MHz 24 MHz CPU频率 绝对最大额定值 超过最大额定值可能会缩短器件的使用寿命。用户指南未经测试。 表 11. 最大绝对额定值 符号 说明 条件 存储温度越高，数据保留时间越短。推荐的 存放温度为 +25 °C ± 25 °C。存放温度长期保 持在 85 °C 以上会降低可靠性。 – 最小值 典型值 最大值 单位 –55 +25 +125 °C TSTG 存储温度 VDD 相对于 VSS 的供电电压 –0.5 – +6.0 V VIO 直流输入电压 – VSS – 0.5 – VDD + 0.5 V VIOZ 应用于三态的直流电压 – VSS – 0.5 – VDD + 0.5 V IMIO 任意端口引脚的最大电流 – –25 – +50 mA ESD 静电放电电压 ESD 人体模型 2000 – – V LU 栓锁电流 符合 JESD78 标准 – – 200 mA [53] 工作温度 表 12. 工作温度 符号 说明 TA 环境温度 TC 商业级温度范围 TJ Die 工作温度 条件 – 最小值 –40 典型值 最大值 单位 – +85 °C – 0 – 70 °C 从环境温度升高到结温，会因封装不同而异。请参考第 38 页上的热阻。用户必须限制功耗，以便满足此要求。 –40 – +100 °C 注释： 53. Port1 引脚在 I/O 配置处于高阻模式且引脚输入电压高于 VDD 时具有热插拔性能。 文档编号：001-92797 版本 *A 页 20/50 CY8C20XX6A/S 直流芯片级规范 表 13 列出了在整个电压和温度范围内的最大和最小规范。 表 13. 直流芯片级规范 符号 说明 条件 最小值 典型值 最大值 单位 VDD[54、 55、 56、 57] 供电电压 无 USB 活动。请参考 第 26 页上的 POR 和 LVD 的直流规范 1.71 – 5.50 V VDDUSB[54、 55、 56、 57] 工作电压 USB 活动，已使能的 USB 电压 调节器 4.35 – 5.25 V USB 活动， USB 电压调节器被旁路 3.15 3.3 3.60 V 供电电流， IMO = 24 MHz 条件为：VDD 3.0 V、 TA = 25 °C、 CPU = 24 MHz。 CapSense 在 12 MHz 频率下运行，不给任何 I/O 供电 – 2.88 4.00 mA IDD12 供电电流， IMO = 12 MHz 条件为：VDD 3.0 V、 TA = 25 °C、 CPU = 12 MHz。 CapSense 在 12 MHz 频率下运行，不给任何 I/O 供电 – 1.71 2.60 mA IDD6 供电电流， IMO = 6 MHz 条件为：VDD 3.0 V、 TA = 25 °C、 CPU = 6 MHz。CapSense 在 6 MHz 频率下运行，不给任何 I/O 供电 – 1.16 1.80 mA IDDAVG10 每个传感器的平均供电电流 以 10 mS 的速率扫描一个传感器 – 250 – A IDDAVG100 每个传感器的平均供电电流 以 100 mS 的速率扫描一个传感器 – 25 – A IDDAVG500 每个传感器的平均供电电流 以 500 mS 的速率扫描一个传感器 – 7 – A 条件为：VDD 3.0 V、 TA = 25 °C、 关闭 I/O 电压调节器 – 0.10 1.05 A POR、 LVD 和睡眠定时器的 条件为：VDD 3.0 V、 TA = 25 °C、 待机电流 关闭 I/O 电压调节器 – 1.07 1.50 A 条件为：VDD = 3.3 V、 TA = 25 °C、 CPU = 24 MHz – 1.64 – A IDD24 ISB0[58、 59、 60、 61、 62、 63] 深度睡眠电流 ISB1[58、 59、 60、 61、 62、 63] ISBI2C[58、59、60、61、62、63] 使能了 I2C 的待机电流 注释： 54. 当 VDD 电压保持在 1.71 V 至 1.9 V 范围内的时长超过 50 µs 时，从 1.71 V 至 1.9 V 范围移至 2 V 以上的转换率必须慢于 1 V/500 µs，以避免触发 POR。其他任何电 压范围或跃变时转换率的另外限制是 SRPOWER_UP 参数。 55. 如果在待机睡眠模式下断电，为了正确检测并从 VDD 欠压情况中恢复，必须执行以下操作： a.断电前，退出睡眠模式。 b.确保在 VDD 下降至 100 mV 以下后再重新上电。 c.设置 OSC_CR0 寄存器中的 No Buzz 位，从而在睡眠时能持续为电压监测电路供电。 d.升高蜂鸣器速率以确保捕获 VDD 下降沿。通过 SLP_CFG 寄存器中的 PSSDC 位来配置该速率。 有关参考寄存器的详细信息，请参见 《CY8C20X36 技术参考手册》。在深度睡眠模式下，额外低电压监测电路支持在沿速率慢于 1 V/ms 时检测 VDD 欠压情况。 56. 对于 USB 模式，总线供电应用的 VDD 供电电压应限制在 4.35 V–5.35 V 的范围内。对于自供电应用， VDD 的范围应为 3.15 V–3.45 V。 57. 为能正常实现 CapSense 模块功能，如果 VDD 的下降电压超过了基本 VDD 电压的 5%，则 VDD 的下降速率不能超过 200 mV/s。 VDD 基本电压应介于 1.8 V 至 5.5 V 之间。 58. 勘误表：当器件进入待机模式或 I2C_USB 模式中的睡眠状态，并且带隙电路的刷新间隔大于 8 ms（默认值），而收到睡眠结束输入时，器件可能不会退出睡眠状态。 更多有关信息，请参阅第 46 页上的勘误表。 59. 勘误表：当器件正在转换为睡眠模式或正在退出睡眠模式，同时 I2C 主设备启动了数据操作时， I2C 模块偶尔会发生数据和总线损坏错误。更多有关信息，请参阅第 46 页上的勘误表。 60. 勘误表：当通过设置寄存器 0,B0h 的位 1 （PT0_CFG）在单触发模式中使用可编程定时器 0，并且使用定时器中断将器件从睡眠模式中唤醒时，中断服务子程序 （ISR）可能被执行两次。更多有关信息，请参阅第 47 页上的勘误表 。 61. 勘误表 ：在睡眠模式中，如果同时发生 GPIO 中断和定时器 0 或睡眠定时器中断，则可能会错过 GPIO 中断，并且不会执行相应的 GPIO ISR。更多有关信息，请参 阅第 47 页上的勘误表。 62. 勘误表：如果在固件要求器件进入睡眠模式前的很短时间内 （2.5 CPU 周期内）生成了一个中断，该中断将被错过。更多有关信息，请参阅第 48 页上的勘误表 。 63. 勘误表：触发模拟中断时，器件将从睡眠中唤醒。更多有关信息，请参阅第 48 页上的勘误表。 文档编号：001-92797 版本 *A 页 21/50 CY8C20XX6A/S GPIO 直流规范 下表分别列出的是相应电压和温度范围内许可的最大和最小规范：3.0 V 至 5.5 V 和 –40 °C TA 85 °C、 2.4 V 至 3.0 V 和 –40 °C TA 85 °C或1.71 V至2.4 V和–40 °C TA 85 °C。典型参数适用于25°C且电压为5 V和3.3 V的情况，并仅供设计指导之用。 表 14. 3.0 V 到 5.5 V 的直流 GPIO 规范 符号 RPU 说明 上拉电阻 VOH1 端口 2、 3 或 4 引脚上的输出高电平 电压 VOH2 端口 2 或 3 或 4 引脚上的输出高电平 电压 VOH3 条件 – 最小值 4 典型值 5.60 IOH < 10 A，所有 I/O 的最大拉电流为 10 mA VDD – 0.20 – – V IOH = 1 mA，所有 I/O 的最大拉电流为 20 mA VDD – 0.90 – – V 端口 0 或 1 引脚上的输出高电平电压， IOH < 10 A，所有 I/O 的最大拉电流为 其中已禁用端口 1 上的 LDO 电压调节器 10 mA VDD – 0.20 – – V VOH4 端口 0 或 1 引脚上的输出高电平电压， IOH = 5 mA，所有 I/O 的最大拉电流为 其中已禁用端口 1 上的 LDO 电压调节器 20 mA VDD – 0.90 – – V VOH5 输出高电压端口 1 引脚，其中已使能 3 V 输出的 LDO 电压调节器 2.85 3.00 3.30 V VOH6 IOH = 5 mA， VDD > 3.1 V，所有 I/O 的 端口 1 引脚上的输出高电平电压， 其中已使能 3 V 输出的 LDO 电压调节器 最大拉电流为 20 mA 2.20 – – V VOH7 端口 1 引脚上的输出高电平电压， 其中已使能 2.5 V 输出的 LDO IOH < 10 A， VDD > 2.7 V，所有 I/O 的 最大拉电流为 20 mA 2.35 2.50 2.75 V VOH8 端口 1 引脚上的输出高电平电压， 其中已使能 2.5 V 输出的 LDO IOH = 2 mA， VDD > 2.7 V，所有 I/O 的 最大拉电流为 20 mA 1.90 – – V VOH9 端口 1 引脚上的输出高电平电压， 其中已使能 1.8 V 输出的 LDO IOH < 10 A， VDD > 2.7 V，所有 I/O 的 最大拉电流为 20 mA 1.60 1.80 2.10 V VOH10 端口 1 引脚上的输出高电平电压， 其中已使能 1.8 V 输出的 LDO IOH = 1 mA， VDD > 2.7 V，所有 I/O 的 最大拉电流为 20 mA 1.20 – – V IOH < 10 A，VDD > 3.1 V，最多 4 个 I/O， 所有拉电流为 5 mA VOL 输出低电平电压 VIL 输入低电平电压 IOL = 25 mA，VDD > 3.3 V，偶数端口引脚 （例如，P0[2] 和 P1[4]）的最大灌电流为 60 mA，奇数端口引脚（例如，P0[3] 和 P1[5]） 的最大灌电流为 60 mA – 最大值 单位 8 k – – 0.75 V – – 0.80 V VIH 输入高电平电压 – 2.00 – – V VH 输入迟滞电压 – – 80 – mV IIL 输入漏电流 （绝对值） – – 0.001 1 A 封装和引脚端 温度 = 25 °C 0.50 1.70 7 pF VILLVT3.3 已设置低阈值使能的输入低电平电压， 针对端口 1 使能 IO_CFG1 的位 3 用于使能端口 1 输入的 低阈值电压 0.8 V – – VIHLVT3.3 已使能低阈值的输入高电平电压， 针对端口 1 使能 IO_CFG1 的位 3 用于使能端口 1 输入的 低阈值电压 1.4 – – V VILLVT5.5 已使能低阈值的输入低电平电压， 针对端口 1 使能 IO_CFG1 的位 3 用于使能端口 1 输入的 低阈值电压 0.8 V – – VIHLVT5.5 已使能低阈值的输入高电平电压， 针对端口 1 使能 IO_CFG1 的位 3 用于使能端口 1 输入的 低阈值电压 1.7 – – V CPIN 引脚电容 文档编号：001-92797 版本 *A 页 22/50 CY8C20XX6A/S 表 15. 2.4 V 到 3.0 V 的直流 GPIO 规范 符号 RPU 说明 上拉电阻 – 条件 最小值 4 典型值 最大值 单位 5.60 8 k VOH1 端口 2 或 3 或 4 引脚上的输出高电平 电压 IOH < 10 A，所有 I/O 的最大拉电流为 10 mA VDD – 0.20 – – V VOH2 端口 2 或 3 或 4 引脚上的输出高电平 电压 IOH = 0.2 mA，所有 I/O 的最大拉电流为 10 mA VDD – 0.40 – – V VOH3 端口 0 或 1 引脚上的输出高电平电压， IOH < 10 A，所有 I/O 的最大拉电流为 其中已对端口 1 禁用了 LDO 电压调节器 10 mA VDD – 0.20 – – V VOH4 端口 0 或 1 引脚上的输出高电平电压， IOH = 2 mA，所有 I/O 的最大拉电流为 其中已对端口 1 禁用了 LDO 电压调节器 10 mA VDD – 0.50 – – V VOH5A 端口 1 引脚上的输出高电平电压， 其中已使能了输出 1.8 V 的 LDO IOH < 10 A， VDD > 2.4 V， 所有 I/O 的最大拉电流为 20 mA 1.50 1.80 2.10 V VOH6A 端口 1 引脚上的输出高电平电压， 其中已使能了输出 1.8 V 的 LDO IOH = 1 mA， VDD > 2.4 V， 所有 I/O 的最大拉电流为 20 mA 1.20 – – V IOL = 10 mA，在偶数端口引脚 （例如 P0[2] 和 P1[4]）上，最大灌电流为 30 mA ；在奇数端口引脚 （例如 P0[3] 和 P1[5]） 上，最大灌电流为 30 mA – – – 0.75 V – – 0.72 V 输入高电平电压 – 1.40 – 输入滞后电压 – – 80 – mV – VOL 输出低电平电压 VIL 输入低电平 VIH VH IIL 输入漏电流 （绝对值） V – 1 1000 nA 封装和引脚端 温度 = 25 °C 0.50 1.70 7 pF VILLVT2.5 已使能低阈值的输入低电平电压，针对 端口 1 使能 IO_CFG1 的位 3 用于使能端口 1 输入的 低阈值电压 0.7 V – VIHLVT2.5 已使能低阈值的输入高电平电压，针对 端口 1 使能 IO_CFG1 的位 3 用于使能端口 1 输入的 低阈值电压 1.2 CPIN 引脚上的电容负载 – V 表 16. 1.71 V 到 2.4 V 直流 GPIO 规范 符号 RPU 上拉电阻 说明 VOH1 端口 2 或 3 或 4 引脚上的输出高电平 电压 VOH2 端口 2 或 3 或 4 引脚上的输出高电平 电压 条件 – 典型值 5.60 最大值 8 单位 k IOH = 10 A，所有 I/O 的最大拉电流为 V – 0.20 DD 10 mA – – V IOH = 0.5 mA，所有 I/O 的最大拉电流为 V – 0.50 DD 10 mA – – V VOH3 端口 0 或 1 引脚上的输出高电平电压， IOH = 100 A，所有 I/O 的最大拉电流为 V – 0.20 DD 其中已对端口 1 禁用了 LDO 电压调节器 10 mA – – V VOH4 端口 0 或 1 引脚的输出高电平电压，其 中已禁用端口 1 的 LDO 电压调节器 VDD – 0.50 – – V – – 0.40 V – – 0.30 × VDD V 0.65 × VDD – – V IOH = 2 mA，所有 I/O 的最大拉电流为 10 mA VOL 输出低电平电压 VIL 输入低电平电压 IOL = 5 mA，在偶数端口引脚 （例如， P0[2] 和 P1[4]）上，最大拉电流为 20 mA ； 在奇数端口引脚 （例如， P0[3] 和 P1[5]）上，最大拉电流为 30 mA – VIH 输入高电平电压 – 文档编号：001-92797 版本 *A 最小值 4 页 23/50 CY8C20XX6A/S 表 16. 1.71 V 到 2.4 V 直流 GPIO 规范 （续） 符号 VH 输入迟滞电压 说明 IIL 输入漏电流 （绝对值） CPIN 引脚上的电容负载 条件 – 最小值 – 典型值 80 最大值 – 单位 mV – – 1 1000 nA 0.50 1.70 7 pF 封装和引脚端 温度 = 25 °C 表 17. 直流特性 — USB 接口 符号 RUSBI USB D+ 上拉电阻 说明 有空闲总线 条件 最小值 900 典型值 – 最大值 1575 单位 RUSBA USB D+ 上拉电阻 接收流量时 1425 – 3090 VOHUSB 静态输出高电平 – 2.8 – 3.6 V VOLUSB 静态输出低电平 – – – 0.3 V VDI V 差分输入灵敏度 – 0.2 – VCM 差分输入共模范围 – 0.8 – 2.5 V VSE 单端接收器阈值 – 0.8 – 2.0 V CIN 收发器电容 – – – 50 pF IIO 高阻态数据线漏电 –10 – +10 A – 3000 5000 7000 21.78 22.0 22.22 RPS2 PS/2 上拉电阻 REXT 外部 USB 串联电阻 在 D+ 或 D- 线上 在每个 USB 引脚串联中 直流模拟复用器总线参数 表 18 列出了在整个电压和温度范围内的最大和最小规范。 表 18. 直流模拟复用器总线规范 符号 RSW 说明 连接到通用模拟总线的开关电阻 RGND 连接到 VSS 的初始化开关电阻 用于测量 RSW 和 RGND 的最大引脚电压为 1.8 V 条件 – 最小值 – 典型值 – 最大值 800 单位 – – – 800 条件 最小值 0.0 典型值 – 最大值 1.8 单位 V – 10 40 A – 3 30 mV 低功耗电压比较器直流规范 表 19 列出了在整个电压和温度范围内的最大和最小规范。 表 19. 直流比较器规范 符号 VLPC 低功耗比较器 （LPC）通用模式 说明 ILPC LPC 供电电流 VOSLPC LPC 电压偏移 文档编号：001-92797 版本 *A 最大电压限制为 VDD – – 页 24/50 CY8C20XX6A/S 比较器用户模块的电气规范 表 20 列出了最大和最小规范。除非另有声明，否则这些规范适用于整个器件电压和温度工作范围：–40 °C TA 85 °C， 1.71 V VDD 5.5 V。 表 20. 比较器用户模块电气规范 符号 tCOMP 说明 条件 典型值 70 最大值 100 单位 ns 有效范围：0.2 V 到 VDD – 0.2 V – 2.5 30 mV 平均直流电流， 50 mV 过驱动 – 20 80 µA 电源抑制比 – 80 – dB 电源抑制比 – 40 – dB 1.5 V 50 mV 过驱动 比较器响应时间 偏移 电流 供电电压 > 2 V PSRR 最小值 – 供电电压 < 2 V – 输入范围 0 ADC 电气规范 表 21. ADC 用户模块电气规范 符号 输入 VIN 说明 条件 最小值 典型值 最大值 单位 输入电压范围 – 0 – VREFADC V CIIN 输入电容 – – – 5 pF RIN 输入电阻 参考电压 VREFADC ADC 参考电压 对于 8 位、 9 位或 10 位分辨率的等效开 1/（500 fF × 1/（400 fF × 1/（300 fF × 关电容输入电阻 数据时钟） 数据时钟） 数据时钟） – 1.14 – 1.26 V 2.25 – 6 MHz 转换速率 FCLK 数据时钟 该时钟源是芯片的内部主振荡器。有关 精度的信息，请参考交流芯片级规范。 S8 8 位采样率 数据时钟设置为 6 MHz。 采样率 = 0.001/ （2^ 分辨率 / 数据时钟） – 23.43 – ksps S10 10 位采样率 数据时钟设置为 6 MHz。 采样率 = 0.001/ （2^ 分辨率 / 数据时钟） – 5.85 – ksps 直流准确度 RES 分辨率 位 LSB DNL 差分非线性度 INL 积分非线性度 EOFFSET 偏移误差 EGAIN 增益误差 电源 IADC 工作电流 PSRR 电源抑制比 文档编号：001-92797 版本 *A 可设置为 8 位、 9 位或 10 位 – – 8 – 10 –1 – +2 –2 – +2 LSB 0 3.20 19.20 LSB 10 位分辨率 0 12.80 76.80 LSB 适用于任何分辨率 –5 – +5 %FSR – 2.10 2.60 mA PSRR （VDD > 3.0 V） – 24 – dB PSRR （VDD < 3.0 V） – 30 – dB 8 位分辨率 – 页 25/50 CY8C20XX6A/S POR 和 LVD 的直流规范 表 22 列出了在整个电压和温度范围内的最大和最小规范。 表 22. POR 和 LVD 的直流规范 符号 说明 条件 最小值 1.61 典型值 1.66 最大值 1.71 单位 V 在启动、从 XRES 引脚复位或从看 门狗复位的过程中，VDD 必须大于 或等于 1.71 V。 – 2.36 2.41 V – 2.60 2.66 V – 2.82 2.95 V VPOR0 在 PSoC Designer 中选定 1.66 V VPOR1 在 PSoC Designer 中选定 2.36 V VPOR2 在 PSoC Designer 中选定 2.60 V VPOR3 在 PSoC Designer 中选定 2.82 V VLVD0 在 PSoC Designer 中选定 2.45 V 2.40 2.45 2.51 V VLVD1 在 PSoC Designer 中选定 2.71 V 2.64[64] 2.71 2.78 V VLVD2 在 PSoC Designer 中选定 2.92 V 2.85[65] 2.92 2.99 V VLVD3 在 PSoC Designer 中选定 3.02 V 2.95[66] 3.02 3.09 V VLVD4 在 PSoC Designer 中选定 3.13 V 3.06 3.13 3.20 V VLVD5 在 PSoC Designer 中选定 1.90 V 1.84 1.90 2.32 V VLVD6 在 PSoC Designer 中选定 1.80 V 1.75[67] 1.80 1.84 V VLVD7 在 PSoC Designer 中选定 4.73 V 4.62 4.73 4.83 V 最小值 1.71 – – VIH 典型值 – 5 – – 最大值 5.25 25 VIL – 单位 V mA V V 驱动内部下拉电阻 – – 0.2 mA 驱动内部下拉电阻 – – 1.5 mA – – VSS + 0.75 V VOH – VDD V 5万 – – – 20 – – 年 – 直流编程规范 表 23 列出了在整个电压和温度范围内的最大和最小规范。 表 23. 直流编程规范 符号 VDDIWRITE IDDP VILP VIHP IILP IIHP VOLP 说明 闪存写操作的供电电压 编程或验证期间的供电电流 编程或验证期间的输入低电平电压 编程或验证期间的输入高电平电压 编程或验证过程中在 P1[0] 或 P1[1] 上使用 VILP 电压时的输入电流 编程或验证过程中在 P1[0] 或 P1[1] 上使用 VIHP 电压时的输入电流 编程或验证期间的输出低电平电压 VOHP 编程或验证期间的输出高电平电压 FlashENPB 闪存写入耐久性 FlashDR 闪存数据保留 条件 – – 请参考 第 22 页上的 GPIO 直流规范 请参考 第 22 页上的 GPIO 直流规范 – 请参考第 22 页上的 GPIO 直流规范。 对于 VDD > 3 V，请使用第 20 页上的 表 12 中的 VOH4 。 每个模块的擦 / 写循环次数 遵循最大闪存写入次数； 环境温度为 55 °C 注释： 64. 对于下降的供电电压，始终要比 VPPOR1 电压高 50 mV。 65. 对于下降的供电电压，始终保持比 VPPOR2 电压大 50 mV 以上。 66. 对于下降的供电电压，始终保持比 VPPOR3 电压大 50 mV 以上。 67. 对于下降的供电电压，始终要比 VPPOR0 电压高 50 mV。 文档编号：001-92797 版本 *A 页 26/50 CY8C20XX6A/S I2C 直流规格 表 24 分别列出了在以下电压和温度范围内的最大和最小规范：3.0 V 到 5.5 V 和 –40 °C TA 85 °C、2.4 V 到 3.0 V 和 –40 °C TA 85 °C 或 1.71 V 到 2.4 V 和 –40 °C TA 85 °C。典型参数适用于 25 °C，并且电压为 5 V 和 3.3 V 的条件，这些参数仅供设计指南使用。 表 24. 直流 I2C 规范 符号 VILI2C VIHI2C 说明 输入低电平 输入高电平电压 条件 3.1 V VDD 5.5 V 最小值 – 典型值 – 最大值 单位 0.25 × VDD V 2.5 V VDD 3.0 V – – 0.3 × VDD V 1.71 V VDD 2.4 V – – 0.3 × VDD V 1.71 V VDD 5.5 V 0.65 × VDD – – V 直流参考缓冲器使用规范 表 25 分别列出了以下电压和温度范围内的最大和最小规范 ：3.0 V 到 5.5 V， –40 °C TA 85 °C ； 2.4 V 到 3.0 V， –40 °C TA 85 °C 或 1.71 V 到 2.4 V，–40 °C TA 85 °C。典型参数适用于 25 °C，并且电压为 5 V 和 3.3 V 的条件，这些参数仅供设计指南使用。 表 25. 直流参考缓冲器规范 VRef 符号 说明 参考缓冲器输出 条件 1.7 V ≤ VDD ≤ 5.5 V 最小值 1 典型值 – 最大值 1.05 单位 V VRefHi 参考缓冲器输出 1.7 V ≤ VDD ≤ 5.5 V 1.2 – 1.25 V IDAC 直流规范 表 26 列出了在整个电压和温度范围内的最大和最小规范。 表 26. 直流 IDAC 规范 符号 IDAC_DNL IDAC_INL IDAC_Gain （源） 说明 差分非线性度 积分非线性度 范围 = 0.5x 范围 = 1x 范围 = 2x 范围 = 4x 范围 = 8x 文档编号：001-92797 版本 *A 最小值 –4.5 –5 6.64 14.5 42.7 91.1 184.5 典型值 – – – – – – – 最大值 +4.5 +5 22.46 47.8 92.3 170 426.9 单位 LSB LSB µA µA µA µA µA 注释 – – DAC 设置 = 128 dec。 不建议用于 CapSense 应用。 DAC 设置 = 128 dec DAC 设置 = 128 dec 页 27/50 CY8C20XX6A/S 交流芯片级规范 表 27 列出了在整个电压和温度范围内的最大和最小规范。 表 27. 交流芯片级规范 符号 FIMO24 FIMO12 说明 条件 最小值 典型值 最大值 单位 IMO 频率设置为 24 MHz – 22.8 24 25.2 MHz IMO 频率设置为 12 MHz – 11.4 12 12.6 MHz FIMO6 IMO 频率设置为 6 MHz – 5.7 6.0 6.3 MHz FCPU CPU 频率 – 0.75 – 25.20 MHz F32K1 ILO 频率 – 15 32 50 kHz F32K_U ILO 的未调整频率 – 13 32 82 kHz DCIMO IMO 的占空比 – 40 50 60 % DCILO ILO 的占空比 – 40 50 60 % – 250 V/ms SRPOWER_UP 电源转换速率 上电期间， VDD 的转换速率 – tXRST 上电时的外部复位脉宽 供电电压有效后 1 – – ms tXRST2 上电后的外部复位脉宽 [68] 器件启动后应用 10 – – ms tOS ECO 启动时间 tJIT_IMO[69] N=32 – – 1 – s 6 MHz IMO 周期间抖动 （RMS） – 0.7 6.7 ns 6 MHz IMO 长期 N （N = 32）周期间 抖动 （RMS） – 4.3 29.3 ns 6 MHz IMO 周期间抖动 （RMS） – 0.7 3.3 ns 12 MHz IMO 周期间抖动 （RMS） – 0.5 5.2 ns 12 MHz IMO 长期 N （N = 32）周期间 抖动 （RMS） – 2.3 5.6 ns 12 MHz IMO 周期间抖动 （RMS） – 0.4 2.6 ns 24 MHz IMO 周期间抖动 （RMS） – 1.0 8.7 ns 24 MHz IMO 长期 N （N = 32）周期间 抖动 （RMS） – 1.4 6.0 ns 24 MHz IMO 周期间抖动 （RMS） – 0.6 4.0 ns 注释： 68. 编程器件时，所需的 XRES 最小脉冲长度会变长 （请参见第 31 页上的表 33）。 69. 更多信息，请参考赛普拉斯抖动规范应用笔记，了解赛普拉斯时钟产品数据手册的抖动规范 — AN5054。 文档编号：001-92797 版本 *A 页 28/50 CY8C20XX6A/S GPIO 交流规范 表 28 列出了在整个电压和温度范围内的最大和最小规范。 表 28. 交流 GPIO 规范 符号 说明 条件 最小值 典型值 端口 0、 1 处于普通强驱动 模式 FGPIO GPIO 工作频率 tRISE23 上升时间，强驱动模式， Cload = 50 pF， VDD = 3.0 到 3.6 V， 端口 2、 3 或 4 引脚 10% 到 90% 上升时间，强驱动模式低电源， VDD = 1.71 到 3.0 V， Cload = 50 pF，端口 2、 3 或 4 引脚 10% 到 90% 上升时间，强驱动模式， Cload = 50 pF， VDD = 3.0 到 3.6 V， 10% 到 端口 0 或 1 90%，已使能或禁用 LDO 上升时间，强驱动模式低电源， VDD = 1.71 到 3.0 V，10% 到 Cload = 50 pF，端口 0 或 1 90%，已使能或禁用 LDO 下降时间，强驱动模式， Cload = 50 pF， VDD = 3.0 到 3.6 V， 所有端口 10% 到 90% 下降时间，强驱动模式低电源， VDD = 1.71 到 3.0 V， Cload = 50 pF，所有端口 10% 到 90% tRISE23L tRISE01 tRISE01L tFALL tFALLL 最大值 1.71 V <VDD < 2.40 V 时，该频率为 6 MHz 2.40 V < VDD< 5.50 V 时，该频率为 12 MHz 单位 0 – MHz 0 – 15 – 80 ns 15 – 80 ns 10 – 50 ns 10 – 80 ns 10 – 50 ns 10 – 70 ns MHz 图 14. GPIO 时序图 90% GPIO引脚 输出 电压 10% tRISE23 tRISE01 tRISE23L tRISE01L 文档编号：001-92797 版本 *A tFALL tFALLL 页 29/50 CY8C20XX6A/S 表 29. 交流特性 — USB 数据时序 符号 tDRATE 说明 条件 最小值 12 – 0.25% 典型值 12 全速数据速率 平均比特率 tJR1 接收器抖动容差 最大值 单位 12 + 0.25% MHz 到下一次跃变 –18.5 – 18.5 ns – 9 ns tJR2 接收器抖动容差 到成对跃变 –9.0 tDJ1 FS 驱动器抖动 到下一次跃变 –3.5 – 3.5 ns –4.0 – 4.0 ns tDJ2 FS 驱动器抖动 到成对跃变 tFDEOP 差分跃变的源抖动 到 SE0 跃变 –2.0 – 5 ns – 160.0 – 175 ns EOP 的接收器 SE0 间隔 – 82.0 – – ns 差分跃变期间的 SE0 间隔时间 – – – 14 ns 条件 tFEOPT EOP 的源 SE0 间隔 tFEOPR tFST 表 30. 交流特性 — USB 驱动器 tFR 符号 跃变上升时间 50 pF 最小值 4 典型值 – 最大值 20 单位 ns tFF 跃变下降时间 50 pF 4 – 20 ns tFRFM[70] 上升 / 下降时间匹配 – 90 – 111 % 输出信号交变电压 – 1.30 – 2.00 V 条件 最小值 – 典型值 – 最大值 100 单位 ns 最小值 0.75 典型值 – 最大值 25.20 单位 MHz VCRS 说明 交流比较器规范 表 31 列出了在整个电压和温度范围内的最大和最小规范。 表 31. 低功耗比较器的交流规范 符号 tLPC 说明 比较器响应时间， 50 mV 过驱动 50 mV 过驱动不包括偏移电压。 外部时钟交流规范 表 32 列出了在整个电压和温度范围内的最大和最小规范。 表 32. 外部时钟的交流规范 符号 说明 频率 （外部振荡器频率） FOSCEXT 条件 – 高电平周期 – 20.60 – 5300 ns 低电平周期 – 20.60 – – ns 从 IMO 上电到切换的时间 – 150 – – s 注释： 70. TFRFM 并非满足所有条件。较低的供电电压 （如低于 3.3 V 的电压）存在一个拐角情况。该条件不会影响 USB 通信。在电压为 3.15 V 时所测试的信号完整性显示为 良好的眼图。 文档编号：001-92797 版本 *A 页 30/50 CY8C20XX6A/S 交流编程规范 图 15. 交流波形 SCLK (P1[1]) T FSCLK T RSCLK SDATA (P1[0]) TSSCLK T HSCLK TDSCLK 表 33 列出了在整个电压和温度范围内的最大和最小规范。 表 33. 交流编程规范 符号 tRSCLK tFSCLK tSSCLK tHSCLK FSCLK tERASEB tWRITE tDSCLK tDSCLK3 tDSCLK2 说明 条件 – SCLK 的上升时间 – SCLK 的下降时间 – 从数据建立到 SCLK 下降沿的时间 – 从 SCLK 下降沿开始的数据保持时间 – SCLK 的频率 – 闪存擦除时间 （模块） – 闪存模块写入时间 从 SCLK 下降沿开始的数据输出延迟时间 3.6 < VDD 从 SCLK 下降沿开始的数据输出延迟时间 3.0 VDD 3.6 从 SCLK 下降沿开始的数据输出延迟时间 1.71 VDD 3.0 退出睡眠模式时需要进入编程 tXRST3 上电后的外部复位脉宽 模式 tXRES – XRES 脉冲长度 tVDDWAIT[71] 从 VDD 稳定到等待 - 轮询信号关闭的时间 – tVDDXRES[71] 从 VDD 稳定到 XRES 激活的延迟时间 – tPOLL – SDATA 为高脉冲的时间 最小值 1 1 40 40 0 – – – – – 典型值 – – – – – – – – – – 最大值 20 20 – – 8 18 25 60 85 130 单位 ns ns ns ns MHz ms ms ns ns ns 300 – – ms 300 0.1 14.27 0.01 – – – – – 1 – 200 ms ms ms ms tACQ[71] 基于 256 个 ILO 时钟周期，VDD 上升获取 事件后的 “ 关键窗口 ” 时间。 – 3.20 – 19.60 ms tXRESINI[71] 基于 8 个 ILO 时钟周期， XRES 事件后的 “ 关键窗口 ” 时间。 – 98 – 615 ms 注释： 71. 有效温度范围为 5 到 50 °C。更多信息，请查阅 CY8C20X66、 CY8C20X46、 CY8C20X36、 CY7C643XX、 CY7C604XX、 CY8CTST2XX、 CY8CTMG2XX、 CY8C20X67、 CY8C20X47、 CY8C20X37 的编程规范。 文档编号：001-92797 版本 *A 页 31/50 CY8C20XX6A/S I2C 交流规范 表 34 列出了在整个电压和温度范围内的最大和最小规范。 表 34. I2C SDA 和 SCL 引脚的交流特性 符号 fSCL tHD;STA tLOW tHIGH tSU;STA tHD;DAT tSU;DAT tSU;STO tBUF tSP 说明 SCL 时钟频率 （重复） START 条件的保持时间。经过此时间后，会生成第一个 时钟脉冲 SCL 时钟的低电平周期 SCL 时钟的高电平周期 重复 START 条件的建立时间 数据保持时间 数据建立时间 停止条件的建立时间 停止和启动条件之间总线空闲时间 输入滤波器抑制的尖峰脉宽 标准模式 最小值 最大值 0 100 快速模式 最小值 最大值 0 400 单位 kHz 4.0 – 0.6 – µs 4.7 4.0 4.7 0 250 4.0 4.7 – – – – 3.45 – – – – 1.3 0.6 0.6 0 100[72] 0.6 1.3 0 – – – 0.90 – – – 50 µs µs µs µs ns µs µs ns 图 16. I2C 总线上快速 / 标准模式的时序定义 注释： 72. 快速模式 I2C 总线器件可以用于标准模式 I2C 总线系统，但必须满足 tSU:DAT 250 ns 的要求。如果器件没有延长 SCL 信号的低电平周期，这种情况会自动发生。如 果该类器件会延长 SCL 信号的低电平周期，那么它必须在 SCL 线路被释放前 trmax + tSU;DAT = 1000 + 250 = 1250 ns （根据标准模式 I2C 总线参数）将下一个数据 位输出到 SDA 线路。 文档编号：001-92797 版本 *A 页 32/50 CY8C20XX6A/S 表 35. SPI 主设备交流规范 符号 说明 条件 最小值 – – 典型值 – – 最大值 6 3 单位 MHz MHz – – 50 – % 60 100 – – – – ns ns VDD 2.4 V VDD < 2.4 V FSCLK SCLK 时钟频率 DC SCLK 占空比 tSETUP MISO 到 SCLK 的建立时间 tHOLD VDD 2.4 V VDD < 2.4 V SCLK 到 MISO 的保持时间 – 40 – – ns tOUT_VAL SCLK 到 MOSI 的有效时间 – – – 40 ns tOUT_H MOSI 为高电平的时间 – 40 – – ns 图 17. SPI 主设备模式 0 和 2 SPI主设备，模式0和模式 2 1/FSCLK THIGH TLOW SCLK （模式0） SCLK （模式2） TSETUP MISO （输入） THOLD LSB MSB TOUT_SU TOUT_H MOSI （输出） 图 18. SPI 主设备模式 1 和 3 SPI主设备，模式1和模式3 1/FSCLK THIGH TLOW SCL （模式1） SCLK （模式3） TSETUP MISO （输入） THOLD TOUT_SU MOSI （输出） 文档编号：001-92797 版本 *A LSB MSB TOUT_H MSB LSB 页 33/50 CY8C20XX6A/S 表 36. SPI 从设备交流参数 符号 FSCLK tLOW tHIGH tSETUP tHOLD tSS_MISO tSCLK_MISO tSS_HIGH tSS_CLK tCLK_SS 说明 SCLK 时钟频率 SCLK 为低电平的时间 SCLK 为高电平的时间 从 MOSI 到 SCLK 的建立时间 从 SCLK 到 MOSI 的保持时间 SS 为高电平到 MISO 有效的时间 从 SCLK 到 MISO 有效的时间 SS 高电平的时间 从 SS 为低电平到第一个 SCLK 的时间 从最后一个 SCLK 到 SS 为高电平的时间 条件 – – – – – – – – – – 最小值 – 42 42 30 50 – – 50 2/SCLK 2/SCLK 典型值 – – – – – – – – – – 最大值 4 – – – – 153 125 – – – 单位 MHz ns ns ns ns ns ns ns ns ns 图 19. SPI 从设备模式 0 和 2 SPI从设备，模式0和模式2 TCLK_SS TSS_CLK TSS_HIGH /SS 1/FSCLK THIGH TLOW SCLK （模式0） SCLK （模式2） TOUT_H TSS_MISO MISO （输出） TSETUP MOSI （输入） THOLD LSB MSB 图 20. SPI 从设备模式 1 和 3 SPI从设备，模式1和模式3 TSS_CLK TCLK_SS /SS 1/FSCLK THIGH TLOW SCLK （模式1） SCLK （模式3） TOUT_H TSCLK_MISO TSS_MISO MISO （输出） MSB TSETUP MOSI （输入） 文档编号：001-92797 版本 *A LSB THOLD MSB LSB 页 34/50 CY8C20XX6A/S 封装信息 本节介绍了 CY8C20XX6A/SPSoC 器件的封装规范以及每种封装的热阻。 重要说明：仿真工具在目标 PCB 上可能需要比芯片空间更大的面积。有关仿真工具尺寸的详细说明，请参考 http://www.cypress.com/design/MR10161 中标题为 PSoC 仿真器转接板尺寸的文档。 图 21. 16-QFN （无 E-Pad）（3 × 3 × 0.6 mm） LG16A （Sawn）封装外形， 001-09116 001-09116 *J 图 22. 24-QFN （4 × 4 × 0.55 mm） LQ24A 2.65 × 2.65 E-Pad （Sawn）封装外形， 001-13937 001-13937 *F 文档编号：001-92797 版本 *A 页 35/50 CY8C20XX6A/S 图 23. 32-QFN （5 × 5 × 0.55 mm） LQ32 3.5 × 3.5 E-Pad （Sawn）封装外形， 001-42168 001-42168 *E 图 24. 48-SSOP （300 Mil） O483 封装外形， 51-85061 51-85061 *F 文档编号：001-92797 版本 *A 页 36/50 CY8C20XX6A/S 图 25. 48-QFN （7 × 7 × 1.0 mm） LT48A 5.1 × 5.1 E-Pad （Sawn）封装外形， 001-13191 001-13191 *H 图 26. 48-QFN （6 × 6 × 0.6 mm） LQ48A 4.6 × 4.6 E-Pad （Sawn）封装外形， 001-57280 001-57280*E 重要说明 有关安装 QFN 封装的首选尺寸的信息，请参考 http://www.amkor.com/products/notes_papers/MLFAppNote.pdf 网站上提供的应用 笔记。 ■ 低功耗 PSoC 器件无需热导引脚的过孔。 ■ 文档编号：001-92797 版本 *A 页 37/50 CY8C20XX6A/S 热阻 表 37. 每种封装的热阻 典型 JA [73] 33 °C/W 典型 JC – 21 °C/W – 20 °C/W – 69 °C/W – 48-QFN （6 × 6 × 0.6 mm） [74] 25.20 °C/W 3.04 °C/W 48-QFN （7 × 7 × 1.0 mm） [74] 18 °C/W – 54 °C/W – 封装 16-QFN （无中心焊盘） 24-QFN [74] 32-QFN [74] 48-SSOP 30 球 WLCSP 晶振引脚上的电容 表 38. 晶振引脚上的典型封装电容 封装 32-QFN 封装电容 3.2 pF 48-QFN 3.3 pF 回流焊规范 表 39 显示不可超过的回流焊温度限制。 表 39. 回流焊规范 封装 温度超过 TC – 5 °C 的最大时间 16-QFN 最大峰值温度 （TC） 260 °C 24-QFN 260 °C 30 秒 32-QFN 260 °C 30 秒 48-SSOP 260 °C 30 秒 48-QFN （6 × 6 × 0.6mm） 260 °C 30 秒 48-QFN （7 × 7 × 1.0mm） 260 °C 30 秒 30 球 WLCSP 260 °C 30 秒 30 秒 注释： 73. TJ = TA + 功耗 × JA。 74. 要达到 QFN 封装指定的热阻抗，中心热焊盘必须焊接到 PCB 接地层。 文档编号：001-92797 版本 *A 页 38/50 CY8C20XX6A/S 开发工具选择 软件 PSoC Designer™ PSoC Designer 是 PSoC 开发软件套装的核心。这款稳健的软件 被数以千计的 PSoC 开发人员用于简化 PSoC 设计已有超过 5 年 的时间。PSoC Designer 在 http://www.cypress.com 网站上免费 提供。 PSoC 编程器 PSoC 编程器非常灵活，它不仅可用于开发，而且适用于工厂编 程，因此可作为独立的编程应用程序，也可从 PSoC Designer 中 直接调用。PSoC Programmer 软件与 PSoC ICE-Cube 在线仿真 器和PSoC MiniProg这两种器件兼容。在http://www.cypress.com 网站上免费提供了 PSoC Programmer。 开发套件 所有开发套件均在赛普拉斯在线商店销售。 CY3215-DK 基本开发套件 CY3215-DK 用于通过 PSoC Designer 进行原型设计和开发。该 套件支持在线仿真功能，它的界面允许用户运行、暂停和单步执 行 处 理 器，另 外 还 可 以 查 看 特 定 存 储 器 位 置 的 内 容。 PSoC Designer 也支持高级仿真功能。该套件包括： ■ PSoC Designer 软件 CD ■ ICE-Cube 在线仿真器 ■ CY8C29X66A 系列的 ICE Flex-Pod ■ Cat-5 适配器 ■ Mini-Eval 编程板 ■ 110 ~ 240V 电源， Euro-Plug 适配器 ■ iMAGEcraft C 语言编译器 （需要注册） ■ ISSP 线缆 ■ USB 2.0 线缆和蓝色 Cat-5 线缆 ■ 2 个 CY8C29466A-24PXI 28-PDIP 芯片样品 评估工具 所有评估工具均在赛普拉斯在线商店销售。 CY3210-MiniProg1 CY3210-MiniProg1 套件可让用户通过 MiniProg1 编程单元对 PSoC 器件进行编程。MiniProg 是一种紧凑的小型原型设计编程 器，通过随附的 USB 2.0 线缆连接到 PC。该套件包括： ■ MiniProg 编程单元 ■ MiniEval Socket 编程和评估板 ■ 28 引脚 CY8C29466A-24PXI PDIP PSoC 器件样品 文档编号：001-92797 版本 *A ■ 28 引脚 CY8C27443A-24PXI PDIP PSoC 器件样品 ■ PSoC Designer 软件 CD ■ 入门指南 ■ USB 2.0 线缆 CY3210-PSoCEval1 CY3210-PSoCEval1 套件包含一个评估板和一个 MiniProg1 编程 单元。评估板包括 LCD 模块、电位器、LED 和大量实验板空间， 可满足您的所有评估需要。该套件包括： ■ 带 LCD 模块的评估板 ■ MiniProg 编程单元 ■ 28 引脚 CY8C29466A-24PXI PDIP PSoC 器件样品 （2） ■ PSoC Designer 软件 CD ■ 入门指南 ■ USB 2.0 线缆 CY3280-20X66 的通用 CapSense 控制器 CY3280-20X66 CapSense 控制器套件旨在使用预定义的控制电 路和插入硬件来简化 CY8C20XX6A CapSense 系列设计原型及 调试。编程硬件和 I2C-USB 桥接器也包含在内，用于调试和数据 采集应用。 该套件包括： ■ CY3280-20X66 CapSense 控制器电路板 ■ CY3240-I2USB 桥接器 ■ CY3210 MiniProg1 编程器 ■ USB 2.0 可伸缩线缆 ■ CY3280-20X66 套件 CD 器件编程器 您可以在赛普拉斯在线商店上购买所有的器件编程器。 CY3216 模块化编程器 CY3216模块编程器套件包括模块编程器和MiniProg1编程单元。 模块化编程器包括三个编程模块卡，并支持多个赛普拉斯产品。 该套件包括： ■ 模块化编程器基础 ■ 三个编程模块卡 ■ MiniProg 编程单元 ■ PSoC Designer 软件 CD ■ 入门指南 ■ USB 2.0 线缆 页 39/50 CY8C20XX6A/S CY3207ISSP 系统内串行编程器 （ISSP） CY3207ISSP 是一个生产编程器。它包括保护电路和一个工业外 壳，该工业外壳在生产编程环境中比 MiniProg 更强大。 请注意，CY3207ISSP 需要特殊软件，而且与 PSoC Programmer 不兼容。该套件包括： ■ CY3207 编程器单元 ■ PSoC ISSP 软件 CD ■ 110 ~ 240 V 电源， Euro-Plug 适配器 ■ USB 2.0 线缆 附件 （仿真和编程） 表 40. 仿真和编程附件 16-QFN （无 E-Pad） Flex-Pod 套件 [75] CY3250-20246QFN 支脚套件 [76] CY3250-20246QFN-POD 请参见注意 74 CY8C20246A-24LKXI 16-QFN （无 E-Pad） CY3250-20246QFN CY3250-20246QFN-POD 请参见注意 77 CY8C20246AS-24LKXI CY8C20336A-24LQXI 16-QFN （无 E-Pad） 24-QFN CY3250-20346QFN 未支持 CY3250-20346QFN-POD 请参见注意 74 CY8C20346A-24LQXI 24-QFN CY3250-20346QFN CY3250-20346QFN-POD 请参见注意 77 CY8C20346AS-24LQXI 24-QFN 未支持 CY8C20396A-24LQXI 24-QFN CY8C20436A-24LQXI 32-QFN CY3250-20466QFN 未支持 CY3250-20466QFN-POD 请参见注意 74 CY8C20446A-24LQXI 32-QFN CY3250-20466QFN CY3250-20466QFN-POD 请参见注意 77 CY8C20446AS-24LQXI 32-QFN CY8C20466A-24LQXI 32-QFN CY3250-20466QFN 未支持 CY3250-20466QFN-POD 请参见注意 77 CY8C20466AS-24LQXI 32-QFN CY8C20496A-24LQXI 32-QFN CY8C20536A-24PVXI 48-SSOP CY8C20546A-24PVXI 48-SSOP CY8C20566A-24PVXI 48-SSOP 芯片型号 CY8C20236A-24LKXI 引脚封装 适配器 [77] 未支持 CY3250-20566 未支持 CY3250-20566-POD 请参见注意 77 CY3250-20566 CY3250-20566-POD 请参见注意 77 CY3250-20566 CY3250-20566-POD 请参见注意 77 第三方工具 由第三方供应商专门设计的一些工具用于在开发和生产过程中与 PSoC 器件配套使用。有关这些工具的详细信息，可在 http://www.cypress.com 网站的 Documentation > Evaluation Boards 路径下面找到。 在您的电路板上构建 PSoC 仿真器 批量生产前，欲了解如何使用片上调试 （OCD）非生产 SoC 器件来仿真电路，请参考应用笔记 AN2323：调试 — 在您的电路板上构 建一个 PSoC 仿真器 。 注释： 75. Flex-Pod 套件包含一个练习 Flex-pod 和一个练习 PCB，另外附带两个 Flex-pod。 76. 支脚套件包括可焊接到目标 PCB 上的表面安装支脚。 77. 编程适配器用于将非 DIP 封装转换成 DIP 封装。有关每种适配器的详细信息和订购信息，请访问 http://www.emulation.com。 文档编号：001-92797 版本 *A 页 40/50 CY8C20XX6A/S 订购信息 表 41 列出了 CY8C20XX6A/S PSoC 器件的关键封装特性和订购代码。 表 41. PSoC 器件的关键特性和订购信息 封装 订购代码 SRAM CapSense 数字 I/O 闪存 模块 （字节） （字节） 引脚 模拟 输入 [78] XRES USB ADC 引脚 16-QFN （3 × 3 × 0.6 mm） （无 E-Pad） 16-QFN （3 × 3 × 0.6 mm） （无 E-Pad）（盘带封装） 16-QFN （3 × 3 × 0.6 mm） （无 E-Pad） 16-QFN （3 × 3 × 0.6 mm） （无 E-Pad） 16-QFN （3 × 3 × 0.6 mm） （无 E-Pad）（盘带封装） 16-QFN （3 × 3 × 0.6 mm） （无 E-Pad）（盘带封装） 24-QFN （4 × 4 × 0.6 mm） 24-QFN （4 × 4 × 0.6 mm） （盘带封装） CY8C20236A-24LKXI 8K 1K 1 13 13 有 无 有 CY8C20236A-24LKXIT 8K 1K 1 13 13 有 无 有 CY8C20246A-24LKXI 16 K 2K 1 13 13 有 无 有 CY8C20246AS-24LKXI 16 K 2K 1 13 13 有 无 有 CY8C20246A-24LKXIT 16 K 2K 1 13 13 有 无 有 CY8C20246AS-24LKXIT 16 K 2K 1 13 13 有 无 有 CY8C20336A-24LQXI 8K 1K 1 20 20 有 无 有 CY8C20336A-24LQXIT 8K 1K 1 20 20 有 无 有 24-QFN （4 × 4 × 0.6 mm） CY8C20346A-24LQXI 16 K 2K 1 20 20 有 无 有 24-QFN （4 × 4 × 0.6 mm） CY8C20346AS-24LQXI 16 K 2K 1 20 20 有 无 有 24-QFN （4 × 4 × 0.6 mm） （盘带封装） 24-QFN （4 × 4 × 0.6 mm） （盘带封装） 24-QFN （4 × 4 × 0.6 mm） 24-QFN （4 × 4 × 0.6 mm） （盘带封装） 32-QFN （5 × 5 × 0.6 mm） 32-QFN （5 × 5 × 0.6 mm） （盘带封装） CY8C20346A-24LQXIT 16 K 2K 1 20 20 有 无 有 CY8C20346AS-24LQXIT 16 K 2K 1 20 20 有 无 有 CY8C20396A-24LQXI 16 K 2K 1 19 19 有 有 有 CY8C20396A-24LQXIT 16 K 2K 1 19 19 有 有 有 CY8C20436A-24LQXI 8K 1K 1 28 28 有 无 有 CY8C20436A-24LQXIT 8K 1K 1 28 28 有 无 有 32-QFN （5 × 5 × 0.6 mm） CY8C20446A-24LQXI 16 K 2K 1 28 28 有 无 有 32-QFN （5 × 5 × 0.6 mm） CY8C20446AS-24LQXI 16 K 2K 1 28 28 有 无 有 32-QFN （5 × 5 × 0.6 mm） （盘带封装） 32-QFN （5 × 5 × 0.6 mm） （盘带封装） CY8C20446A-24LQXIT 16 K 2K 1 28 28 有 无 有 CY8C20446AS-24LQXIT 16 K 2K 1 28 28 有 无 有 32-QFN （5 × 5 × 0.6 mm） CY8C20466A-24LQXI 32 K 2K 1 28 28 有 无 有 32-QFN （5 × 5 × 0.6 mm） CY8C20466AS-24LQXI 32 K 2K 1 28 28 有 无 有 32-QFN （5 × 5 × 0.6 mm） （盘带封装） 32-QFN （5 × 5 × 0.6 mm） （盘带封装） CY8C20466A-24LQXIT 32 K 2K 1 28 28 有 无 有 CY8C20466AS-24LQXIT 32 K 2K 1 28 28 有 无 有 32-QFN （5 × 5 × 0.6 mm） CY8C20496A-24LQXI 16 K 2K 1 25 25 有 有 有 32-QFN （5 × 5 × 0.6 mm） （盘带封装） CY8C20496A-24LQXIT 16 K 2K 1 25 25 有 有 有 注释： 78. 双功能数字 I/O 引脚也连接到通用模拟复用器。 79. 不建议用于新设计。 文档编号：001-92797 版本 *A 页 41/50 CY8C20XX6A/S 表 41. PSoC 器件的关键特性和订购信息 （续） 封装 SRAM CapSense 数字 I/O 闪存 （字节） （字节） 引脚 模块 订购代码 48-SSOP [79] 模拟 输入 [78] XRES USB ADC 引脚 CY8C20536A-24PVXI [79] 8K 1K 1 34 34 有 无 有 CY8C20536A-24PVXIT [79] 8K 1K 1 34 34 有 无 有 48-SSOP [79] CY8C20546A-24PVXI [79] 16 K 2K 1 34 34 有 无 有 48-SSOP （盘带封装） [79] CY8C20546A-24PVXIT [79] 16 K 2K 1 34 34 有 无 有 48-SSOP （盘带封装） [79] 48-SSOP [79] [79] CY8C20566A-24PVXI 32 K 2K 1 34 34 有 无 有 48-SSOP （盘带封装） [79] CY8C20566A-24PVXIT [79] 32 K 2K 1 34 34 有 无 有 48-QFN （6 × 6 × 0.6 mm） CY8C20636A-24LQXI 8K 1K 1 36 36 有 无 有 48-QFN （6 × 6 × 0.6 mm） （盘带封装） CY8C20636A-24LQXIT 8K 1K 1 36 36 有 无 有 8K 1K 1 36 36 有 无 有 [79] 48-QFN （7 × 7 × 1.0 mm） [79] CY8C20636A-24LTXI 48-QFN （7 × 7 × 1.0 mm） （盘带封装） [79] CY8C20636A-24LTXIT [79] 8K 1K 1 36 36 有 无 有 48-QFN （6 × 6 × 0.6 mm） CY8C20646A-24LQXI 16 K 2K 1 36 36 有 有 有 CY8C20646A-24LQXIT 16 K 2K 1 36 36 有 有 有 16 K 2K 1 36 36 有 有 有 48-QFN （6 × 6 × 0.6 mm） （盘带封装） [79] 48-QFN （7 × 7 × 1.0 mm） [79] CY8C20646A-24LTXI 48-QFN （7 × 7 × 1.0 mm） （盘带封装） [79] CY8C20646A-24LTXIT [79] 16 K 2K 1 36 36 有 有 有 48-QFN （6 × 6 × 0.6 mm） CY8C20666A-24LQXI 32 K 2K 1 36 36 有 有 有 48-QFN （6 × 6 × 0.6 mm） （盘带封装） CY8C20666A-24LQXIT 32 K 2K 1 36 36 有 有 有 [79] 48-QFN （7 × 7 × 1.0 mm） [79] CY8C20666A-24LTXI 48-QFN （7 × 7 × 1.0 mm） [79] 32 K 2K 1 36 36 有 有 有 CY8C20666AS-24LTXI [79] 32 K 2K 1 36 36 有 有 有 [79] 32 K 2K 1 36 36 有 有 有 CY8C20666AS-24LTXIT [79] 32 K 2K 1 36 36 有 有 有 48-QFN （7 × 7 × 1.0 mm） （盘带封装） [79] 48-QFN （7 × 7 × 1.0 mm） （盘带封装） [79] 48-QFN （7 × 7 × 1.0 mm） （OCD） [78] CY8C20666A-24LTXIT CY8C20066A-24LTXI [78] 32 K 2K 1 36 36 有 有 有 30 球 WLCSP CY8C20746A-24FDXC 16 K 1K 1 27 27 有 无 有 30 球 WLCSP （盘带封装） CY8C20746A-24FDXCT 16 K 1K 1 27 27 有 无 有 30 球 WLCSP CY8C20766A-24FDXC 32 K 2K 1 27 27 有 无 有 30 球 WLCSP （盘带封装） CY8C20766A-24FDXCT 32 K 2K 1 27 无 有 24-QFN （4 × 4 × 0.6 mm） 24-QFN （4 × 4 × 0.6 mm） （盘带封装） 32-QFN （5 × 5 × 0.6 mm） 32-QFN （5 × 5 × 0.6 mm） （盘带封装） 16-QFN （3 × 3 × 0.6 mm） （无 E-Pad） 8K 1K 1 20 27 20 有 CY8C20336AN-24LQXI 有 无 无 CY8C20336AN-24LQXIT 8K 1K 1 20 20 有 无 无 CY8C20436AN-24LQXI 8K 1K 1 28 28 有 无 无 CY8C20436AN-24LQXIT 8K 1K 1 28 28 有 无 无 CY8C20246AS-24LKXI 16 K 2K 1 13 13 有 无 有 注释： 78. 双功能数字 I/O 引脚也连接到通用模拟复用器。 79. 不建议用于新设计。 文档编号：001-92797 版本 *A 页 42/50 CY8C20XX6A/S 表 41. PSoC 器件的关键特性和订购信息 （续） 封装 16-QFN （3 × 3 × 0.6 mm） （无 E-Pad，盘带封装） 24-QFN （4 × 4 × 0.6 mm） 24-QFN （4 × 4 × 0.6 mm） （盘带封装） 32-QFN （5 × 5 × 0.6 mm） 32-QFN （5 × 5 × 0.6 mm） （盘带封装） 32-QFN （5 × 5 × 0.6 mm） 32-QFN （5 × 5 × 0.6 mm） （盘带封装） 48-QFN （6 × 6 × 0.6 mm） 48-QFN （6 × 6 × 0.6 mm） （盘带封装） 48-QFN （7 × 7 × 1.0 mm） [79] 48-QFN （7 × 7 × 1.0 mm） （盘带封装） [79] 48-QFN （6 × 6 × 0.6 mm） 48-QFN （6 × 6 × 0.6 mm） （盘带封装） 48-QFN （7 × 7 × 1.0 mm） [79] 48-QFN （7 × 7 × 1.0 mm） （盘带封装） [79] SRAM CapSense 数字 I/O 闪存 （字节） （字节） 引脚 模块 订购代码 模拟 输入 [78] XRES USB ADC 引脚 CY8C20246AS-24LKXIT 16 K 2K 1 13 13 有 无 有 CY8C20346AS-24LQXI 16 K 2K 1 20 20 有 无 有 CY8C20346AS-24LQXIT 16 K 2K 1 20 20 有 无 有 CY8C20446AS-24LQXI 16 K 2K 1 28 28 有 无 有 CY8C20446AS-24LQXIT 16 K 2K 1 28 28 有 无 有 CY8C20466AS-24LQXI 32 K 2K 1 28 28 有 无 有 CY8C20466AS-24LQXIT 32 K 2K 1 28 28 有 无 有 CY8C20666AS-24LQXI 32 K 2K 1 36 36 有 有 有 32 K 2K 1 36 36 有 有 有 32 K 2K 1 36 36 有 有 有 CY8C20666AS-24LTXIT [79] 32 K 2K 1 36 36 有 有 有 CY8C20646AS-24LQXI 16 K 2K 1 36 36 有 有 有 CY8C20646AS-24LQXIT 16 K 2K 1 36 36 有 有 有 CY8C20646AS-24LTXI [79] 16 K 2K 1 36 36 有 有 有 16 K 2K 1 36 36 有 有 有 CY8C20666AS-24LQXIT CY8C20666AS-24LTXI [79] CY8C20646AS-24LTXIT [79] 注释： 78. 双功能数字 I/O 引脚也连接到通用模拟复用器。 79. 不建议用于新设计。 订购代码定义 CY 8 C 20 XX6AX – 24 XX X X T 盘带封装 温度范围：X = C 或 I C = 商业级； I = 工业级 无铅 封装类型：XX = LK、 LQ、 PV、 LT 或 FD LK = 16-QFN （无 E-Pad） LQ = 24-QFN、 32-QFN、 48-QFN （6 × 6 × 0.6mm） PV = 48-SSOP LT = 48-QFN （7 × 7 × 1.0mm） FD = 30 球 WLCSP 速度等级：24 MHz 器件型号 系列代码 技术代码：C = CMOS 销售代码：8 = PSoC 公司 ID：CY = 赛普拉斯 文档编号：001-92797 版本 *A 页 43/50 CY8C20XX6A/S 缩略语 参考文档 表 42. 本文档中使用的缩略语 缩略语 说明 AC 交流 ADC 模数转换器 API 应用编程接口 CMOS 互补金属氧化物半导体 CPU 中央处理单元 DAC 数模转换器 DC 直流 EOP 输出模块数据包终点 FSR 全量程范围 GPIO 通用输入 / 输出 GUI 图形用户界面 I2C 内部集成电路 ICE 在线仿真器 IDAC 数模转换器电流 ILO 内部低速振荡器 IMO 内部主振荡器 I/O 输入 / 输出 ISSP 系统内串行编程 LCD 液晶显示器 LDO 低压差 （电压调节器） LSB 最低有效位 LVD 低电压检测 MCU 微控制器单元 MIPS 每秒百万条指令 MISO 主入从出 MOSI 主出从入 MSB 最高有效位 OCD 片上调试器 POR 上电复位 PPOR 精密上电复位 PSRR 电源抑制比 PWRSYS 供电系统 PSoC® 可编程片上系统 SLIMO 内部低速主振荡器 SRAM 静态随机存取存储器 SNR 信噪比 QFN 四方扁平无引线 SCL 串行 I2C 时钟 SDA 串行 I2C 数据 SDATA 串行 ISSP 数据 SPI 串行外设接口 SS 从设备选择 SSOP 紧缩小外形封装 TC 测试控制器 USB 通用串行总线 USB D+ USB 数据 + USB D– USB 数据 – WLCSP 晶圆级芯片尺寸封装 XTAL 晶体 ■ CY8C20xx6 器件的 《技术参考手册》 ■ 20xx6 系统内串行编程 （ISSP）协议 （AN2026C） ■ 20xx6 器件的主机源串行编程 （AN59389） 文档编号：001-92797 版本 *A 文档规范 测量单位 表 43. 测量单位 符号 °C dB fF g Hz KB Kbit KHz Ksps k MHz M A F H s W mA ms mV nA nF ns nV W pA pF pp ppm ps sps s V W 测量单位 摄氏度 分贝 飞法 克 赫兹 1024 字节 1024 位 千赫兹 每秒千次采样 千欧姆 兆赫兹 兆欧 微安 微法 微亨 微秒 微瓦 毫安 毫秒 毫伏 纳安 纳法 纳秒 纳伏 欧姆 皮安 皮法 峰峰值 百万分率 皮秒 每秒采样数 sigma：一个标准差 伏特 瓦特 页 44/50 CY8C20XX6A/S 数字规范 十六进制数字中的所有字母均为大写，结尾带小写的 “h” （例如，“14h” 或 “3Ah”）。十六进制数字还可以通过前缀 ‘0x’ 来 表示 （C 编码常规）。二进制数字在结尾带小写的 ‘b’ （例如，‘01010100b’ 或 ‘01000011b’）。不用 ‘h’、‘b’ 或 0x 来 表示的数字是十进制数字。 术语表 交叉点连接 通过模拟复用器总线进行任意 GPIO 组合之间的连接。 差分非线性度 在理想情况下，任何两个相邻的数字代码均与输出模拟电压相对应，二者正好相差 1 LSB。差分非线性度是用于测量偏离理想的 1 LSB 步长最坏的偏差情况。 保持时间 保持时间是时钟事件到来后输入给锁存器或触发器的数据必须保持稳定的时间，该时间用 于确保锁存数据是正确的。 I2C 它是多主控串行总线，用于将低速外设连接到 MCU。 积分非线性度 它是用来描述 DAC/ADC 理想输出与实际输出电平之间最大偏差的术语。 闩锁电流 根据 JESD78 标准 （温度为 125 摄氏度）进行锁存测试时的电流 电源抑制比 （PSRR） PSRR 被定义为电源电压变化量与器件输出电压的相应变化量之间的比率。 扫描 从所有传感器电容值到数字值的转换。 建立时间 用于准备器件、机器、流程或系统就绪运行的所需时间。 信噪比 （SNR） SPI 电容式手指信号与系统噪声之间的比率。 文档编号：001-92797 版本 *A 串行外设接口是同步串行数据连接标准。 页 45/50 CY8C20XX6A/S 勘误表 本部分描述了 PSoC® CY8C20x36A/46A/66A/96A/46AS/66AS/36H/46H 系列的勘误表。勘误表中包括勘误触发条件、影响范围、可 用解决方案和芯片修订适用性。若有任何问题，请联系您本地赛普拉斯销售代表。 合格状态 产品状态：版本发布。 勘误表汇总 下面勘误表的内容适用于 CY8C20x36A/46A/66A/96A/46AS/66AS/36H/46H 系列。 1. 从睡眠模式唤醒可能会间歇性失败 ■ 问题定义 如果器件进入待机模式或 I2C_USB 模式下的睡眠状态，并且带隙电路的刷新间隔大于 8 ms（默认值），那么，当收到睡眠结束输 入时，器件可能不会退出睡眠状态。 ■ 受影响的参数 无 ■ 触发条件 （S） 默认情况下，当器件处于待机或 I2C_USB 睡眠模式时，大约每经过 8 ms 都会给带隙电路上电一次，以进行 POR 或 LVD 事件检 测。通过设置 SLP_CFG2 寄存器中的 ALT_BUZZ 位或 OSC_CR0 寄存器中的 Disable Buzz 位，可分别延长间隔或禁止定期上电， 从而降低睡眠电流。如果带隙电路的刷新间隔大于默认的 8 ms，则器件可能无法从睡眠状态唤醒并进入锁定状态；只有通过看门 狗复位、 XRES 或 POR 才能恢复器件的状态。 ■ 影响范围 以上所述的触发条件会使器件再也不能被唤醒。 ■ 解决方案 进入待机或 I2C_USB 睡眠模式前，请勿通过设置 SLP_CFG2 寄存器中的 ALT_BUZZ 位或 OSC_CR0 寄存器中的 Disable Buzz 位 分别延长或禁止带隙刷新间隔。 ■ 修复状态 在下一个芯片版本中尚未纠正该问题。 2. I2C 错误 ■ 问题定义 如果器件在进入或退出睡眠模式的同时， I2C 主设备启动了某个数据传输，则 I2C 模块会偶尔发生数据和总线损坏错误。 ■ 受影响的参数 会影响 I2C 对器件进行通信的可靠性以及 I2C 主设备和第三方 I2C 从设备之间进行通信的可靠性。 ■ 触发条件 （S） 器件进入或退出睡眠模式时可能触发该现象。 ■ 影响范围 数据错误将导致向 I2C 主设备报告的数据不正确，或器件从主设备收到的数据不正确。总线损坏错误会使 I2C 主设备与第三方 I2C 从设备间进行数据操作中的数据受到损坏。 ■ 解决方案 在固件中提供了固件解决方案。通常，解决方案为进入睡眠模式前断开了 I2C 模块与总线间的连接。处于睡眠状态中的 I2C 数据操 作受一个特定的协议支持。根据该协议，在进行 I2C 数据操作前，主设备将唤醒器件。 ■ 修复状态 在将来芯片版本中得到纠正。 ■ 更改 无 文档编号：001-92797 版本 *A 页 46/50 CY8C20XX6A/S 3. DoubleTimer0 ISR ■ 问题定义 当通过设置寄存器 0 （地址为 B0h）的位 1 （PT0_CFG）在单触发模式中使用可编程定时器 0，并且使用定时器中断将器件从睡 眠模式中唤醒时，中断服务子程序 （ISR）可能被执行两次。 ■ 受影响的参数 数据手册中的参数不受任何影响。 ■ 触发条件 （S） 通过启用定时器的单触发模式，并通过定时器实现从睡眠模式中唤醒来进行触发。 ■ 影响范围 ISR 可能被执行两次。 ■ 解决方案 在 ISR 中，固件通过使用语句 （如 “and reg[B0h], FDh”）清除单触发位 ■ 修复状态 将不被纠正 ■ 更改 无 4. 错过 GPIO 中断 ■ 问题定义 在睡眠模式中，如果同时发生 GPIO 中断和 Timer0 或睡眠定时器中断，可能会错过 GPIO 中断，并且不执行相应的 GPIO ISR。 ■ 受影响的参数 数据手册中的参数不受任何影响。 ■ 触发条件 （S） 先启动睡眠模式，然后使 GPIO 中断和 Timer0 或睡眠定时器中断同时发生，可以进行触发。 ■ 影响范围 不会执行 GPIO 中断服务子程序。 ■ 解决方案 系统的架构需要满足能够检测到错过 GPIO 中断的要求。例如，如果使用 GPIO 唤醒系统来执行某个函数，那么系统需要检测该函 数是否未被执行，并重新发出 GPIO 中断。 此外，如果使用 GPIO 中断唤醒系统，那么固件最好禁用睡眠定时器和定时器 0。 或者，睡眠定时器和定时器 0 的 ISR 要手动检查 GPIO 的状态，以确定主机系统是否尝试生成了一个 GPIO 中断。 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-92797 版本 *A 页 47/50 CY8C20XX6A/S 5. 转为睡眠模式时错过的中断 ■ 问题定义 如果在固件要求器件进入睡眠模式前的很短时间内 （2.5 CPU 周期内）生成了一个中断，该中断将被错过。 ■ 受影响的参数 数据手册中的参数不受任何影响。 ■ 触发条件 （S） 如果在生成某个中断前启用睡眠模式，将触发该问题。 ■ 影响范围 不会执行相应的中断服务子程序。 ■ 解决方案 无。 ■ 修复状态 将不被纠正 ■ 更改 无 6. 通过模拟中断从睡眠模式中唤醒 ■ 问题定义 触发某个模拟中断时，器件将从睡眠中唤醒 ■ 受影响的参数 数据手册中的参数不受任何影响。 ■ 触发条件 （S） 工作温度为 50 °C 或高于 50 °C，并且器件处于睡眠模式时使能某个模拟中断导致 ■ 影响范围 器件意外从睡眠中唤醒 ■ 解决方案 进入睡眠模式前禁用模拟中断；唤醒后，再使能中断。 ■ 修复状态 将不被纠正 ■ 更改 无 文档编号：001-92797 版本 *A 页 48/50 CY8C20XX6A/S 文档修订记录 文档标题：CY8C20XX6A/S，带有 SmartSense™ 自动调试功能、 1–33 按键、 0–6 滑块的 1.8 V 可编程 CapSense® 控制器 文档编号：001-92797 ECN 修订版 变更者 提交日期 变更说明 4564089 ROWA 11/03/2014 本文档版本号为 Rev**，译自英文版 001-54459 Rev*U。 ** RZZH 10/28/2015 本文档版本号为 Rev*A，译自英文版 001-54459 Rev*W。 *A 4991264 文档编号：001-92797 版本 *A 页 49/50 CY8C20XX6A/S 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司具有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要想找到离您最近的办事处，请访问赛普拉 斯所在地。 PSoC® 解决方案 产品 汽车级产品 cypress.com/go/automotive cypress.com/go/clocks 时钟与缓冲区 cypress.com/go/interface 接口 照明与电源控制 cypress.com/go/powerpsoc 存储器 PSoC 触摸感应产品 USB 控制器 无线 / 射频 cypress.com/go/memory cypress.com/go/psoc cypress.com/go/touch psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 培训 技术支持 cypress.com/go/support cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2009-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不根据专利 或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救 生、关键控制或安全应用领域。此外，对于可能 发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有 风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不限于）针对特定用途的 适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作 此类系统的关键组 件。若将赛普拉斯产品使用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保 赛普 拉斯免于因此而受到任何指控。 产品使用可能受赛普拉斯相应软件许可协议的限制。 文档编号：001-92797 版本 *A 修订日期：October 30, 2015 页 50/50 PSoC Designer™ 是赛普拉斯半导体公司的商标且 PSoC® 和 CapSense® 是赛普拉斯半导体公司的注册商标。 从赛普拉斯或某个获得赛普拉斯从属许可证的联营公司处购买的 I2C 组件，即可根据飞利浦 I2C 专利权获得一份许可，以便在 I2C 系统中使用这些组建，但前提要保证该系统符合飞利浦所定义的 I2C 标准规范。自 2006 年 10 月 1 日起，飞利浦半导体就采用了新的商标名称 — NXP 半导体。 本文件中所提及的所有产品和公司名称均为其各自所有者的商标。