CY7C1061G, CY7C1061GE 16-Mbit (1 M words × 16 bit) Static RAM with Error-Correcting Code (ECC) Datasheet (Japanese).pdf

CY7C1061G / CY7C1061GE
暫定版
エラー修正コード (ECC) 付 16-Mbit (1M
ワード x 16 ビット ) スタティック RAM
特長
■
高速
❐ tAA = 10ns/15ns
■
シングル ビット エラー訂正用の組み込みエラー修正 コード
(ECC)
■
LOW アクティブおよびスタンドバイ電流
❐ ICC = 90mA (100 MHz での標準値 )
❐ ISB2 = 標準値 20mA
■
動作電圧範囲 : 1.65V ~ 2.2V、2.2V ~ 3.6V、4.5V ~ 5.5V
■
1.0V データ保持
■
トランジスタ - トランジスタ ロジック (TTL) と互換性のある
入出力
■
1 ビット エラー検出と訂正を示すエラー表示 (ERR) ピン
■
鉛フリー48ピンTSOP I、54ピンTSOP II及び48ボールVFBGA
パッケージで実装
機能詳細
CY7C1061G 及び CY7C1061GE は組み込み ECC[1] を備えた高
性能 CMOS 高速 スタティック RAM デバイスです。両方のデ
バイスは、オプションを使いシングルとデュアルチップで、お
よび複数ピン構成で提供されます。CY7C1061GE デバイスは、
読み出しサイクル中にシングル ビット エラー検出と訂正イベ
ントを通知する ERR ピンを備えています。
シングル チップ イネーブル入力を持つデバイスは、チップ イ
ネーブル入力 (CE) を LOW にアサートすることでアクセスでき
ます。デュアル チップ イネーブル デバイスは、両方のチップ
イネーブル入力を (CE1 を LOW に、CE2 を HIGH に ) アサート
してアクセスできます。
データ書き込みは、書き込みイネーブル (WE) 入力を LOW に
アサートし、データとアドレスをそれぞれデバイス データ ピ
ン (I/O0 ~ I/O15) とアドレス ピン (A0 ~ A19) に提供して実行さ
れます。バイト HIGH イネーブル (BHE) とバイト LOW イネー
ブル (BLE) 入力はバイトの書き込みを制御し、対応する I/O ラ
イン上のデータを指定されたメモリ位置に書き込みます。BHE
は、I/O15 を介して I/O8 を制御し、BLE は、I/O7 を介して I/O0
を制御します。
データ読み込みを実行するには、出力イネーブル (OE) 入力を
アサートして、アドレスラインで必要なアドレスを提供します。
読み込みデータは、I/O ライン (I/O15 から I/O0) 上でアクセスで
きます。バイト アクセスは、必要なバイト イネーブル信号 (BHE
またはBLE) をアサートして、指定されたアドレス位置からデー
タの上位バイト又は下位バイトのいずれかを読み込むことに
よって実行されます。
デバイスが選択解除 ( シングル チップ イネーブル デバイスに
対応して CE を HIGH、デュアル チップ イネーブル デバイスに
対応して CE1 を HIGH / CE2 を LOW) されるか、または制御
信号がアサート解除 (OE、BLE、BHE) される時、全ての I/O
(I/O15 ~の I/O0) は、ハイインピーダンス状態になります。
CY7C1061GE デバイス上では、アクセスされた位置でのシン
グルビットエラーの検出と訂正は、ERR 出力 (ERR = High) を
出すことで示されます。読み込みと書き込みモードの詳細につ
いては、真理値表 ページの 16 を参照してください。
論理ブロック図は 2 ページに示されています。
CY7C1061G および CY7C1061GE デバイスは鉛フリーの 48ピン TSOP I パッケージと 48- ボール VFBGA パッケージで提
供されます。
製品ポートフォリオ
製品
特長およびオプション
( ピン配置のセクションを参照して
ください )
CY7C1061G18
シングルまたはデュアルチップイ
CY7C1061G(E)30 ネーブル
CY7C1061G
範囲
消費電流
速度
ICC 動作、(mA)
スタンバイ、
VCC の範囲 (V) ( ナノ秒 )
ISB2 (mA)
f = fmax
10/15
Typ[2]
Max
Typ[2]
Max
産業用
オプションの ERR ピン
1.65V ~ 2.2V
15
70
80
2.2V ~ 3.6V
10
90
110
4.5V ~ 5.5V
10
90
110
20
30
Cypress と他の業者に互換性のあ
る MSB A19 ピン配置オプションの
アドレス
注記
1. このデバイスは、エラー検出時に自動再書き込みをサポートしません。
2. 標準値は単なる参照値であり、保証又は検査されていません。標準値は、VCC = 1.8V (1.65V ~ 2.2V の VCC の範囲 )、VCC = 3 V (2.2V ~ 3.6V の VCC 範囲 )、
および VCC = 5V (4.5V ~ 5.5V の VCC 範囲 )、TA = 25 °C。
Cypress Semiconductor Corporation
文書番号 : 001-92125 Rev. *A
•
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
改訂日 2014 年 08 月 14 日
暫定版
CY7C1061G / CY7C1061GE
論理ブロック図- CY7C1061G
論理ブロック図- CY7C1061GE
文書番号 : 001-92125 Rev. *A
ページ 2/25
暫定版
CY7C1061G / CY7C1061GE
目次
ピン配置 ............................................................................. 4
最大定格 ............................................................................. 7
動作範囲 ............................................................................. 7
DC 電気的特性 ................................................................... 7
静電容量 ............................................................................. 8
熱抵抗 ................................................................................. 8
AC テストの負荷と波形 ..................................................... 8
データ保持特性 .................................................................. 9
データ保持波形 .................................................................. 9
AC スイッチング特性 ....................................................... 10
スイッチング 波形 ............................................................ 11
真理値表 ........................................................................... 16
ERR 出力 – CY7C1061GE ............................................... 16
注文情報 ........................................................................... 17
注文コードの定義 ...................................................... 17
外形図 ............................................................................... 18
文書番号 : 001-92125 Rev. *A
略語 .................................................................................. 21
本書の表記法 .................................................................... 21
測定単位 .................................................................... 21
エラッタ ........................................................................... 22
影響を受ける部品番号 .............................................. 22
高速 SRAM[44] 認定状態 ........................................... 22
高速 SRAM[44] エラッタのまとめ ............................ 22
AC スイッチング特性 ................................................ 23
改訂履歴 ........................................................................... 24
セールス、ソリューションおよび法律情報 ..................... 25
ワールドワイドな販売と設計サポート ..................... 25
製品 ........................................................................... 25
PSoC® ソリューション ............................................. 25
サイプレス開発者コミュニティ ................................ 25
テクニカル サポート ................................................. 25
ページ 3/25
暫定版
CY7C1061G / CY7C1061GE
ピン配置
図 1. 48 ボール VFBGA (6 × 8 × 1.0 mm)
ERR なしのデュアルチップイネーブル、ボール G2 に MSB
A19 のアドレス、CY7C1061G[3] パッケージ/グレード ID:
BVJXI
図 2. 48 ボール VFBGA (6 × 8 × 1.0 mm)
ERR なしのデュアルチップイネーブル、ボール H6 に MSB
A19 のアドレス、CY7C1061G[3] パッケージ/グレード ID:
BVXI
1
2
3
4
5
6
A
BLE
OE
A0
A1
A2
CE2
A
I/O0
B
I/O8
BHE
A3
A4
CE1
I/O0
B
I/O2
C
I/O9
I/O10
A5
A6
I/O1
I/O2
C
VCC
D
VSS I/O11
A17
A7
VCC
D
I/O4
VSS
E
VCC
I/O12
NC
A16
I/O4
VSS
E
A15
I/O5
I/O6
F
I/O14 I/O13
A14
A15
I/O5
I/O6
F
A12
A13
WE
I/O7
G
I/O15
NC
A12
A13
WE
I/O7
G
A9
A10
A11
NC
H
A18
A8
A9
A10
A11
A19
H
1
2
3
4
5
6
BLE
OE
A0
A1
A2
CE2
I/O8
BHE
A3
A4
CE1
I/O9
I/O10
A5
A6
I/O1
VSS I/O11
A17
A7
VCC
I/O12
NC
A16
I/O14 I/O13
A14
I/O15
A19
A18
A8
I/O3
I/O3
図 3. 48 ボール VFBGA (6 × 8 × 1.0 mm) ERR なしのシングルチップイネーブル、ボール G2 に MSB A19 のアドレス、
CY7C1061G[3] パッケージ/グレード ID: BV1XI
注
3. NC ピンはダイに接続されていません。
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
ピン配置 ( 続き )
図 4. 48 ボール VFBGA (6 × 8 × 1.0 mm)
ERR 付きのシングルチップイネーブル、ボール G2 に MSB A19
のアドレス、CY7C1061GE[4、5] パッケージ/グレード ID:
BV1XI
図 5. 48 ボール VFBGA (6 × 8 × 1.0 mm)
ERR 付きのとデュアルチップイネーブル、ボール G2 に MSB
A19 のアドレス、CY7C1061GE[4、5] パッケージ/グレード
ID: BVJXI
1
2
3
4
5
6
A
BLE
OE
A0
A1
A2
CE2
A
I/O0
B
I/O8
BHE
A3
A4
CE1
I/O0
B
I/O2
C
I/O9
I/O10
A5
A6
I/O1
I/O2
C
VCC
D
VSS I/O11
A17
A7
VCC
D
I/O4
VSS
E
VCC
ERR
A16
I/O4
VSS
E
A15
I/O5
I/O6
F
I/O14 I/O13
A14
A15
I/O5
I/O6
F
A12
A13
WE
I/O7
G
I/O15
A19
A12
A13
WE
I/O7
G
A9
A10
A11
NC
H
A18
A8
A9
A10
A11
NC
H
1
2
3
4
5
BLE
OE
A0
A1
A2
ERR
I/O8
BHE
A3
A4
CE
I/O9
I/O10
A5
A6
I/O1
VSS I/O11
A17
A7
VCC
I/O12
NC
A16
I/O14 I/O13
A14
I/O15
A19
A18
A8
I/O3
6
I/O12
I/O3
図 6. 48 ボール VFBGA (6 × 8 × 1.0 mm) ERR 付きのとデュアルチップイネーブル、ボール H6 に MSB A19 のアドレス、
CY7C1061GE[4、5] パッケージ/グレード ID: BVXI
1
2
3
4
5
6
BLE
OE
A0
A1
A2
CE2
A
I/O8
BHE
A3
A4
CE1
I/O0
B
I/O9
I/O10
A5
A6
I/O1
I/O2
C
VSS I/O11
A17
A7
VCC
D
VCC
ERR
A16
I/O4
VSS
E
I/O14 I/O13 A14
A15
I/O5
I/O6
F
I/O12
I/O3
I/O15
NC
A12
A13
WE
I/O7
G
A18
A8
A9
A10
A11
A19
H
注記
4. NC ピンはダイに接続されていません。
5. ERR は出力ピンです。
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
ピン配置 ( 続き )
図 7. 48 ピン TSOP I (12 × 18.4 × 1 mm)
ERR 付きのシングルチップイネーブル
CY7C1061GE[6、7] パッケージ/グレード ID: ZXI
A4
A3
A2
A1
A0
ERR
CE
I/O0
I/O1
I/O2
I/O3
VDD
GND
I/O4
I/O5
I/O6
I/O7
WE
NC
A19
A18
A17
A16
A15
図 8. 48 ピン TSOP I (12 × 18.4 × 1 mm)
ERR なしのシングルチップイネーブル
CY7C1061G[6] パッケージ / グレード ID: ZXI
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
図 9. 54 ピン TSOP II (22.4 × 11.84 × 1.0 mm)
ERR なしのデュアル チップ イネーブル
CY7C1061G[6] パッケージ/グレード ID: ZSXI
I/O12
VCC
I/O13
I/O14
VSS
I/O15
A4
A3
A2
A1
A0
BHE
CE1
VCC
WE
CE2
A19
A18
A17
A16
A15
I/O0
VCC
I/O1
I/O2
VSS
I/O3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
I/O11
VSS
I/O10
I/O9
VCC
I/O8
A5
A6
A7
A8
A9
NC
OE
VSS
NC
BLE
A10
A11
A12
A13
A14
I/O7
VSS
I/O6
I/O5
VCC
I/O4
A5
A6
A7
A8
OE
BHE
BLE
I/O15
I/O14
I/O13
I/O12
GND
VDD
I/O11
I/O10
I/O9
I/O8
NC
A9
A10
A11
A12
A13
A14
A4
A3
A2
A1
A0
NC
CE
I/O0
I/O1
I/O2
I/O3
VDD
GND
I/O4
I/O5
I/O6
I/O7
WE
NC
A19
A18
A17
A16
A15
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
A5
A6
A7
A8
OE
BHE
BLE
I/O15
I/O14
I/O13
I/O12
GND
VDD
I/O11
I/O10
I/O9
I/O8
NC
A9
A10
A11
A12
A13
A14
図 10. 54 ピン TSOP II (22.4 × 11.84 × 1.0 mm)
ERR 付きのとデュアル チップ イネーブル
CY7C1061GE[6、7] パッケージ/グレード ID: ZSXI
I/O12
VCC
I/O13
I/O14
VSS
I/O15
A4
A3
A2
A1
A0
BHE
CE1
VCC
WE
CE2
A19
A18
A17
A16
A15
I/O0
VCC
I/O1
I/O2
VSS
I/O3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
I/O11
VSS
I/O10
I/O9
VCC
I/O8
A5
A6
A7
A8
A9
ERR
OE
VSS
NC
BLE
A10
A11
A12
A13
A14
I/O7
VSS
I/O6
I/O5
VCC
I/O4
注記
6. NC ピンはダイに接続されていません。
7. ERR は出力ピンです。
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
DC 入力電圧 [8] .....................................–0.5 V ~ VCC+0.5 V
最大定格
出力への電流 ( ローレベル ) ........................................ 20mA
最大定格を超えると、デバイスの寿命が短くなる可能性があり
ます。これらのユーザー ガイドラインは試験されていません。
静電気放電電圧
(MIL-STD-883、Method 3015) ............................... > 2001V
保存温度 .................................................... –65°C ~ +150°C
ラッチアップ電流..................................................... >140mA
通電時の周囲温度...................................... –55 °C ~ +125°C
動作範囲
GND を基準とした VCC
の電源電圧..................................................... –0.5V ~ +6.0V
グレード
周囲温度
VCC
産業用
–40°C ~ +85°C
1.65V ~ 2.2V、
2.2V ~ 3.6V、
4.5 V ~ 5.5V
High Z 状態で出力
に印加される電圧 [8] ............................. –0.5V ~ VCC+0.5V
DC 電気的特性
動作範囲が –40 °C ~ 85 °C。
パラメータ
VOH
VOL
VIH
VIL
[8]
[8]
説明
出力 HIGH
電圧
出力 LOW
電圧
入力 HIGH
電圧
入力 LOW
電圧
Min
Typ[10]
Max
1.4
–
–
VCC=Min、IOH=–1.0 mA
2.0
–
–
2.7V ~ 3.6V
VCC=Min、IOH=–4.0 mA
2.2
–
–
4.5V ~ 5.5V
VCC=Min、IOH=–4.0 mA
2.4
–
–
–
–
0.2
VCC=Min、IOL=2 mA
–
–
0.4
2.7V ~ 3.6V
VCC=Min、IOL=8 mA
–
–
0.4
4.5V?5.5V
VCC=Min、IOL=8mA
–
–
0.4
1.65V ~ 2.2V
1.4
–
VCC+0.2
2.2V ~ 2.7V
2.0
–
VCC+0.3
2.7V ~ 3.6V
2.0
–
VCC+0.3
4.5V ~ 5.5V
2.2
–
VCC + 0.5
1.65V ~ 2.2V
–0.2
–
0.4
2.2V ~ 2.7V
–0.3
–
0.6
2.7V ~ 3.6V
–0.3
–
0.8
4.5V ~ 5.5V
–0.5
–
0.8
–1.0
–
+1.0
1.65V ~ 2.2V VCC = Min、IOH = –0.1 mA
2.2V ~ 2.7V
1.65V ~ 2.2V VCC=Min、IOL=0.1 mA
2.2V ~ 2.7V
IIX
入力リーク電流
GND<VIN<VCC
IOZ
出力リーク電流
GND < VOUT < VCC、出力無効
ICC
10ns/15ns
テスト条件
動作時電源電流
VCC=Max、IOUT=0mA、
CMOS レベル
単位
V
V
V
V
μA
–1.0
–
+1.0
μA
f = 100MHz
–
90.0
110.0
mA
f = 66.7MHz
–
70.0
80.0
[9]、
ISB1
自動 CE のパワーダウン電 Max VCC、CE > VIH
流 – TTL 入力
VIN > VIH 又は VIN < VIL、f = fMAX
–
–
40.0
mA
ISB2
自動 CE のパワーダウン電 Max VCC、CE > VCC – 0.2 V[9]、
流 –CMOS 入力
VIN > VCC – 0.2 V 又は VIN < 0.2 V、f = 0
–
20.0
30.0
mA
注記
8. 2 ナノ秒以下のパルス幅には、VIL (min) = –2.0V および VIH (max) = VCC + 2V。
9. 全てのデュアル イネーブル デバイスに CE は CE1 及び CE2 の論理結合です。CE1 が LOW で、CE2 が HIGH の場合、CE は LOW;CE1 が HIGH または CE2 が LOW
の場合は、CE は HIGH です。
10. 標準値は単なる参照値であり、保証又は検査されていません。標準値は、VCC = 1.8V (1.65V ~ 2.2V の VCC の範囲 )、VCC = 3 V (2.2V ~ 3.6V の VCC 範囲 )、および
VCC = 5V (4.5V ~ 5.5V の VCC 範囲 )、TA = 25 °C。
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
静電容量
記号 [11]
CIN
説明
TA = 25 °C、f = 1 MHz、VCC =
VCC(typ)
入力容量
COUT
54 ピン TSOP 48- ボール VF- 48 ピン TSOP I 単位
II
BGA
テスト条件
I/O 容量
10
10
10
pF
10
10
10
pF
熱抵抗
記号 [11]
説明
54 ピン TSOP 48- ボール VF- 48 ピン TSOP I 単位
II
BGA
テスト条件
JA
熱抵抗
( 接合部から周囲 )
JC
熱抵抗
( 接合部からケース )
無風状態、3×4.5 インチ、4 層プ
リント回路基板にばんだ付け
93.63
31.50
57.99
°C/W
21.58
15.75
13.42
℃ /W
AC テストの負荷と波形
図 11. AC テストの負荷と波形 [12]
High-Z 特性 :
50
出力
VTH
Z0 = 50
R1
VCC
出力
30pF*
* JIG と
Scope を
含む
(a)
* 静電容量負荷は、
テスト環境の全ての要素
から構成
R2

5pF*
(b)
全ての入力パルス
VHIGH
GND
90%
90%
10%
立ち上がり時間 :
>1V/ns
10%
立ち下がり時間 :
>1V/ns
(c)
パラメータ
1.8V
3.0V
5.0V
単位
R1
1667
317
317
Ω
R2
1538
351
351
Ω
VTH
0.9
1.5
1.5
V
VHIGH
1.8
3
3
V
注記
11. 最初にテストされますが、設計またはプロセスで変更があった後に、これらのパラメータが影響を受ける場合があります。
12. 完全なデバイスの AC 動作では、0V から VCC (min) までのランプ時間が 100µs で、VCC がその動作電圧で安定した後、待ち時間が 100µs であることを前提にします。
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CY7C1061G / CY7C1061GE
データ保持特性
動作範囲が –40 °C ~ 85 °C。
パラメータ
説明
条件
VDR
データ保持用の VCC
ICCDR
データ保持電流
tCDR[14]
チップの選択解除からデータ保
持までの時間
tR[15]
動作回復時間
最小値
最大値
単位
1.0
–
V
–
30.0
mA
0
–
ns
VCC >2.2V
10.0
–
s
VCC < 2.2 V
15.0
–
s
VCC = VDR、CE > VCC – 0.2 V[13]、
VIN > VCC – 0.2 V 又は VIN < 0.2 V
データ保持波形
図 12. データ保持波形 [13]
VCC
VCC(min)
tCDR
DATA RETENTION MODE
VDR = 1.0 V
VCC(min)
tR
CE
注記
13. 全てのデュアル イネーブル デバイスに対応して CE は CE1 と CE2 の論理結合です。CE1 が LOW で、CE2 が HIGH の場合は、CE は LOW;CE1 が HIGH また
は CE2 が LOW の場合は、CE は HIGH です。
14. 最初にテストされますが、設計またはプロセスで変更があった後に、これらのパラメータが影響を受ける場合があります。
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CY7C1061G / CY7C1061GE
AC スイッチング特性
動作範囲が –40 °C ~ 85 °C。
パラメータ [16]
10ns
説明
読み込みサイクル
tPOWER
VCC ( 安定 ) から最初のアクセスまでの時間 [17]
tRC
読み出しサイクル時間
tAA
アドレスからデータ/ ERR 有効までの時間
tOHA
アドレス変更からのデータ/ ERR ホールド時間
tACE
CE LOW からデータ/ ERR
有効までの時間 [18]
tDOE
OE LOW からデータ/ ERR 有効までの時間
tLZOE
tHZOE
tLZCE
tHZCE
tPU
tPD
OE LOW から low-Z
[19、20]
単位
Min
Max
Min
Max
100.0
–
100.0
–
µs
10.0
–
15.0
–
ns
–
10.0
–
15.0
ns
3.0
–
3.0
–
ns
–
10.0
–
15.0
ns
–
5.0
–
8.0
ns
0
–
1.0
–
ns
[19、20]
–
5.0
–
8.0
ns
[18、19、20]
3.0
–
3.0
–
ns
–
5.0
–
8.0
ns
0
–
0
–
ns
までの時間
OE HIGH から high-Z までの時間
CE LOW から low-Z までの時間
15ns
CE HIGH から high-Z までの時間
[18、19、20]
CE LOW からパワーアップまでの時間
[18、21]
からパワーダウンまでの時間 [18、21]
–
10.0
–
15.0
ns
–
5.0
–
8.0
ns
0
–
1.0
–
ns
–
6.0
–
8.0
ns
書き込みサイクル
tWC
書き込みサイクル時間
tSCE
CE LOW から write end( 書き込みの最後 ) までの時間 [18]
10.0
–
15.0
–
ns
7.0
–
12.0
–
ns
tAW
書き込み終了までのアドレス セットアップ時間
7.0
–
12.0
–
ns
tHA
tDBE
tLZBE
tHZBE
CE HIGH
バイト イネーブルからデータ有効までの時間
バイト イネーブルから low-Z までの時間
[19、20]
バイト ディセーブルから high-Z までの時間
[19、20]
[22、23]
書き込み終了からのアドレス ホールド時間
0
–
0
–
ns
tSA
書き込み開始までのアドレス セットアップ時間
0
–
0
–
ns
tPWE
WE パルス幅
7.0
–
12.0
–
ns
tSD
書き込み終了までのデータ セットアップ時間
5.0
–
8.0
–
ns
0
–
0
–
ns
3.0
–
3.0
–
ns
–
5.0
–
8.0
ns
7.0
–
12.0
–
ns
tHD
tLZWE
tHZWE
tBW
書き込み終了からのデータ ホールド時間
WE HIGH から low-Z までの時間
[19、20]
WE LOW から high-Z までの時間
[19、20]
バイト イネーブルから書き込み終了までの時間
注記
16. テスト条件では、信号遷移時間 ( 立ち上がり / 立ち下がり ) が 3ns 以下、1.5V のタイミング参照レベル (VCC >3V) と VCC/2 に (VCC<3 V に )、入力パルス レベルが 0V
から 3V まで (VCC > 3 V に ) 及び 0 から VCC まで (VCC< 3V に ) 想定しています。出力負荷を使用する読み出しサイクル用のテスト条件は、特に記載のない限り、ページ
8 の図 11 の (a) で示されます。
17. tPOWER は、電源供給が VCC で安定した時から最初のメモリ アクセスが実行されるまでの最短時間を示します。
18. 全てのデュアル イネーブル デバイスに対応して CE は CE1 と CE2 の論理結合です。CE1 が LOW で、CE2 が HIGH の場合、CE は LOW;CE1 が HIGH または CE2
が LOW の場合は、CE は HIGH です。
19. tHZOE、tHZCE、tHZWE および tHZBE は、5pF の負荷容量で規定され、ページ 8 の図 11 の (b) で示されます。Hi-Z、Lo-Z 遷移は定常状態の電圧から ±200mV で測定されます。
20. 任意の温度、電圧条件で、どのデバイスでも tHZCE は tLZCE より低く、tHZBE は tLZBE より低く、tHZOE は tLZOE より低く、そして tHZWE は tLZWE より低いです。
21. これらのパラメータは設計保証であり、テストは行われていません。
22. メモリの内部書き込み期間は WE = VIL、CE = VIL と BHE 又は BLE = VIL のオーバラップで定義されます。これらの信号は、書き込みを開始するために LOW である
必要があります。これら信号のいずれかが HIGH へ遷移すると操作が終了します。入力データのセットアップとホールドのタイミングは、書き込みを終了する信号の
エッジを基準にする必要があります。
23. 書き込みサイクル 2 用の最短書き込みパルス幅 (WE 制御、OE LOW) は、tHZWE と tSD の和です。
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CY7C1061G / CY7C1061GE
スイッチング 波形
図 13. CY7C1061G の読み込みサイクル 1 ( アドレス遷移制御 )[24、25]
tRC
ADDRESS
tAA
tOHA
DATA I/O
PREVIOUS DATAOUT
VALID
DATAOUT VALID
図 14. CY7C1061GE の読み出しサイクル 2 ( アドレス遷移制御 ) [24、25]
tRC
ADDRESS
tAA
tOHA
DATA I/O
PREVIOUS DATAOUT
VALID
DATAOUT VALID
tAA
tOHA
ERR
PREVIOUS ERR VALID
ERR VALID
注記
24. デバイスは連続的に選択されています、OE = VIL、CE = VIL、BHE 又は BLE 又両方共 = VIL。
25. WE は読み込みサイクル用に HIGH。
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CY7C1061G / CY7C1061GE
スイッチング 波形 ( 続き )
図 15. 読み出しサイクル 3 (OE 制御 ) [26、27、28]
ADDRESS
tRC
CE
tPD
tHZCE
tACE
OE
tHZOE
tDOE
tLZOE
BHE/
BLE
tDBE
tLZBE
DATA I/O
HIGH IMPEDANCE
tHZBE
DATAOUT VALID
HIGH
IMPEDANCE
tLZCE
VCC
SUPPLY
CURRENT
tPU
ISB
注記
26. 全てのデュアル イネーブル デバイスに対応して CE は CE1 と CE2 の論理結合です。CE1 が LOW で、CE2 が HIGH の場合、CE は LOW;CE1 が HIGH または
CE2 が LOW の場合は、CE は HIGH です。
27. 読み込みサイクルの間は WE が HIGH です。
28. CE の前、あるいは LOW 遷移と同時にアドレスが有効になります。
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CY7C1061G / CY7C1061GE
スイッチング 波形 ( 続き )
図 16. 書き込みサイクル 1(CE 制御 )[29, 30, 31]
tW C
ADDRESS
t SA
tSCE
CE
tAW
tHA
tPW E
WE
tBW
BHE/
BLE
OE
tHZOE
DATA I/O
t HD
tSD
注 33
DATA IN VALID
図 17. 書き込みサイクル 2(WE 制御、OE LOW)[29、30、32、31]
tWC
ADDRESS
tSCE
CE
tBW
BHE/
BLE
tSA
tAW
tHA
tPWE
WE
tHZWE
DATA I/O
注 : 33
tSD
tLZWE
tHD
DATAIN VALID
注記
29. 全てのデュアル イネーブル デバイスに対応して CE は CE1 と CE2 の論理結合です。CE1LOW で、CE2 が HIGH の場合、CE が LOW;CE1 が HIGH または CE2
が LOW の場合は、CE は HIGH です。
30. メモリの内部書き込み期間は WE = VIL、CE = VIL と BHE 又は BLE = VIL のオーバラップで定義されます。これらの信号は、書き込みを開始するために LOW で
ある必要があり、これらいずれかの信号が HIGH への遷移することで操作を終了することができます。入力データのセットアップとホールドのタイミングは、書
き込みを終了する信号のエッジを基準にする必要があります。
31. CE = VIH、又は OE = VIH 又は BHE、及び / 又は BLE = VIH の場合、データ I/O がハイインピーダンス状態にあります。
32. 最少の書き込みサイクルのパルス幅は、tHZWE と tSD の合計に等しいです。
33. この期間中、I/O は出力状態にあります。入力信号を適用しないでください。
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CY7C1061G / CY7C1061GE
スイッチング 波形 ( 続き )
図 18. 書き込みサイクル 3 (WE 制御 )[34、35、36]
tW C
ADDRESS
tS C E
CE
tA W
tS A
tH A
tP W E
WE
tB W
B H E /B L E
OE
tH Z O E
D A T A I/O
注 37
tH D
tS D
D A T A IN V A L ID
注記
34. 全てのデュアル イネーブル デバイスに対応して CE は CE1 と CE2 の論理結合です。CE1LOW で、CE2 が HIGH の場合、CE が LOW;CE1 が HIGH または CE2
が LOW の場合は、CE は HIGH です。
35. メモリの内部書き込み期間は WE = VIL、CE = VIL と BHE 又は BLE = VIL のオーバラップで定義されます。これらの信号は、書き込みを開始するために LOW で
ある必要があり、これらいずれかの信号が HIGH への遷移することで操作を終了することができます。入力データのセットアップとホールドのタイミングは、書
き込みを終了する信号のエッジを基準にする必要があります。
36. CE = VIH、または OE = VIH、または BHE、および/または BLE = VIH の場合、データ I/O はハイ インピーダンス状態に入ります。
37. この期間中、I/O は出力状態にあります。入力信号を適用しないでください。
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CY7C1061G / CY7C1061GE
スイッチング 波形 ( 続き )
図 19. 書き込みサイクル 4 (BLE または BHE 制御 )[38、39、40]
tWC
ADDRESS
tSCE
CE
tAW
tSA
tHA
tBW
BHE/
BLE
tPWE
WE
tHZWE
DATA I/O
注 41
tSD
tHD
tLZWE
DATAIN VALID
注記
38. 全てのデュアル イネーブル デバイスに対応して CE は CE1 と CE2 の論理結合です。CE1LOW で、CE2 が HIGH の場合、CE が LOW;CE1 が HIGH または CE2
が LOW の場合は、CE は HIGH です。
39. メモリの内部書き込み期間は WE = VIL、CE = VIL と BHE 又は BLE = VIL のオーバラップで定義されます。これらの信号は、書き込みを開始するために LOW で
ある必要があり、これらいずれかの信号が HIGH への遷移することで操作を終了することができます。入力データのセットアップとホールドのタイミングは、書
き込みを終了する信号のエッジを基準にする必要があります。
40. CE = VIH、または OE = VIH、または BHE、および/または BLE = VIH の場合、データ I/O はハイ インピーダンス状態に入ります。
41. この期間中、I/O は出力状態にあります。入力信号を適用しないでください。
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
真理値表
CE [42] OE
H
[43]
X
WE
BLE
BHE
[43]
[43]
[43]
High-Z
X
X
X
I/O0–I/O7
モード
I/O8–I/O15
High-Z
パワーダウン
電源
スタンドバイ (ISB2)
L
L
H
L
L
データ出力 データ出力 全ビットの読み込み
アクティブ (ICC)
L
L
H
L
H
データ出力 High-Z
下位ビットのみの読み込み
アクティブ (ICC)
L
L
H
H
L
High-Z
データ出力 上位ビットのみの読み込み
アクティブ (ICC)
L
X
L
L
L
データ入力 データ入力 全ビットの書き込み
アクティブ (ICC)
L
X
L
L
H
データ入力 High-Z
下位ビットのみの読み込み
アクティブ (ICC)
L
X
L
H
L
High-Z
データ入力 上位ビットのみの書き込み
アクティブ (ICC)
L
H
H
X
X
High-Z
High-Z
選択され、出力は無効
アクティブ (ICC)
L
X
X
H
H
High-Z
High-Z
選択され、出力は無効
アクティブ (ICC)
ERR 出力 – CY7C1061GE
出力
0
1
High-Z
モード
読み出し動作、保存データにはシングル ビット エラーなし
読み出し動作、シングル ビット エラーが検出され、訂正された
デバイスが選択解除/出力が無効/書き込み動作
注記
42. 全てのデュアル イネーブル デバイスに対応して CE は CE1 と CE2 の論理結合です。CE1 が LOW で、CE2 が HIGH の場合、CE は LOW;CE1 が HIGH または
CE2 が LOW の場合は CE は HIGH です。
43. これらのピンの入力電圧レベルは VIH 又は VIL です。
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
注文情報
速度
(ナノ
秒)
10
電圧範囲
注文コード
2.2V ~ 3.6V CY7C1061G30-10ZXI
CY7C1061GE30-10ZXI
CY7C1061G30-10ZSXI
CY7C1061GE30-10ZSXI
CY7C1061G30-10BVXI
CY7C1061GE30-10BVXI
15
1.65V ~
2.2V
パッケー
ジ ダイヤ
グラム
パッケージタイプ
( 全て鉛フリー )
動作
範囲
主な特長/微分器
51-85183 48 ピン TSOP I
ERR なしのシングルチップ イネーブル
(12 × 18.4 × 1.0 mm)
シングルチップ イネーブル、
ピン 6 における ERR 出力
51-85160 54 ピン TSOP II
(22.4 × 11.84 × 1.0
mm)
51-85150 48 ボール VFBGA
(6 × 8 × 1.0 mm)
( 鉛フリー )
産業用
ERR なしのデュアルチップ イネーブル
デュアルチップ イネーブル、ピン 6 にお
ける ERR 出力
ERR なしのデュアルチップ イネーブル
アドレス MSB A19 の位置はボール H6
デュアルチップ イネーブル、ボール E3
における ERR 出力
アドレス MSB A19 の位置はボール H6
CY7C1061G30-10BV1XI
ERR なしのシングルチップ イネーブル
アドレス MSB A19 の位置はボール G2
CY7C1061G30-10BVJXI
ERR なしのデュアルチップ イネーブル
アドレス MSB A19 の位置はボール G2
CY7C1061G18-15BV1XI
ERR なしのシングルチップ イネーブル
アドレス MSB A19 の位置はボール G2
産業用
注文コードの定義
CY 7 C 1 06 1
G
E
XX - XX XXX
I
温度範囲 : I = 産業用
鉛フリー パッケージ タイプ : XXX = ZX 又は ZSX 又は BVX
ZX = 48 ピン TSOP I;ZSX = 54 ピン TSOP II;BVX = 48 ボール
VFBGA
速度 : XX = 10ns または 15ns
電圧範囲 :
18 = 1.65V ~ 2.2V;30 = 2.2V ~ 3.6V;文字なし =4.5V ~ 5.5V
ERR 出力シングル ビット エラー 表示
レビジョン コード「 G 」 : プロセス技術ー 65nm
データ幅 : 1=×16- ビット
容量 : 06 = 16-Mbit
ファミリー コード : 1 = 非同期高速 SRAM ファミリー
テクノロジー コード : C = CMOS
マーケティング コード : 7 = SRAM
会社 ID: CY = Cypress
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
外形図
図 20. 48 ピン TSOP I (12 × 18.4 × 1.0 mm) Z48A パッケージの外形、51-85183
51-85183 *C
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
外形図 ( 続き )
図 21. 54 ピン TSOP II (22.4 × 11.84 × 1.0 mm) パッケージの外形、51-85160
51-85160 *E
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
外形図 ( 続き )
図 22. 48 ボール VFBGA (6 × 8 × 1.0 mm) BV48/BZ48 パッケージ外形、51-85150
51-85150 *H
文書番号 : 001-92125 Rev. *A
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略語
本書の表記法
略語
項目
BHE
バイト HIGH イネーブル
BLE
バイト LOW イネーブル
CE
CMOS
I/O
コンプリメンタリー金属酸化膜半導体
μA
マイクロアンペア
Input/Output ( 入力/出力 )
μs
マイクロ秒
mA
ミリアンペア
mm
ミリメートル
ns
ナノ秒
Thin small outline package
Ω
オーム
Transistor-Transistor Logic
( トランジスタ - トランジスタ ロジック )
%
パーセント
pF
ピコファラッド
超ファインピッチ ボールグリッドアレイ
V
ボルト
書き込みイネーブル
W
ワット
Static Random Access Memory
( スタティック ランダム アクセス メモリ )
WE
測定単位
チップ イネーブル
SRAM
VFBGA
記号
摂氏温度
出力イネーブル
TTL
測定単位
℃
MHz
OE
TSOP
CY7C1061G / CY7C1061GE
文書番号 : 001-92125 Rev. *A
メガヘルツ
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CY7C1061G / CY7C1061GE
エラッタ
このセクションは、65-nm プロセス技術で製造された 16-Mbit 非同期高速 SRAM CY7C1061G30 及び CY7C1061GE30 に対する正
誤表について説明します。詳細は、エラッタのトリガ状況、影響の範囲、可能な回避手段、シリコン リビジョンの適用可能性を
含みます。デバイスの完全な機能説明については、本資料をデバイスのデータシートと比較してください。
何かご質問がございましたら、最寄りのサイプレスの販売代理店にお問い合わせるか、又はテクニカル サポートのケースを作成
してください www.cypress.com/go/support。
影響を受ける部品番号
製品番号
デバイスの特性
CY7C1061G30 ( 全てのパッケージおよびオプション )
16-Mbit 高速 SRAM
CY7C1061GE30 ( 全てのパッケージおよびオプション )
16-Mbit 高速 SRAM
高速 SRAM[44] 認定状態
製品の状態 : エンジニアリング サンプル ( 注 : 信頼性および認定は済んでいません。これらのサンプルは、技術的な製造と評価用
でのみ使用され、製品として製造しないことをお勧めします )。
高速 SRAM[44] エラッタのまとめ
この表は、使用可能な 16-Mbit デバイスへの、正誤表の適用性を定義しています。
項目
製品番号
シリコンチッ
プの Rev
高速 SRAM [44] は、データシート仕様で示され
た AC スイッチング パラメータ 10ns の速度仕
様を満たしていない
CY7C1061G30
CY7C1061GE30
*A
■
問題解決状況
問題解決済みのデバイスは 2013 年 5 月
12 日から利用できるようになる
問題の定義
CY7C1061G30 と CY7C1061GE30 は、表 1 で示された AC スイッチング パラメータ仕様での 10 ns の速度を満たしていません。
■
影響を受けるパラメータ
AC スイッチング パラメータ
■
トリガ条件
デバイスが 10ns の速度で動作する時、機能は保障されません。
■
影響の範囲
データシートの仕様には多少の余裕が入っていますから、この問題はほとんどの最終システムにとって問題とならないでしょう。
データシートで示された 10ns の制限値の偏差は 2ns です。
■
回避方法
遅い速度に対応するために、RAM コントローラーのタイミングに追加マージンが必要です。
■
問題解決状況
以上の問題を帰結中です。問題解決済みのデバイスは 2013 年 5 月 12 日から利用できるようになります。
注
44. これは、影響を受ける部品番号節に記載された全ての MPN ( マーケティング パーツ ナンバー ) に適用されます。
文書番号 : 001-92125 Rev. *A
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CY7C1061G / CY7C1061GE
AC スイッチング特性
表 1. 10ns 及び 12ns パーツの AC スイッチング パラメータの比較
パラメータ
説明
-10ns
-12ns
Min
Max
Min
Max
単位
読み込みサイクル
tRC
読み込みサイクル時間
10
–
12
–
ns
tAA
アドレスからデータ有効まで
–
10
–
12
ns
tOHA
アドレス変更からデータホールド
3
–
3
–
ns
tACE
CE LOW からデータ有効までの時間
–
10
–
12
ns
tDOE
OE LOW からデータ有効までの時間
–
5
–
7
ns
tLZOE
OE LOW から low-Z までの時間
1
–
1
–
ns
tHZOE
OE HIGH から high-Z までの時間
–
5
–
7
ns
tLZCE
CE LOW から low-Z までの時間
3
–
3
–
ns
tHZCE
CE HIGH から high-Z までの時間
–
5
–
7
ns
tPU
CE LOW から電源投入時までの時間
0
–
0
–
ns
tPD
CE HIGH から電源切断時までの時間
–
10
–
12
ns
tDBE
バイト有効からデータ有効までの時間
–
5
–
7
ns
tLZBE
バイト有効から low-Z までの時間
1
–
1
–
ns
tHZBE
バイト無効から high-Z までの時間
–
6
–
7
ns
書き込みサイクル
tWC
書き込みサイクル期間
10
–
12
–
ns
tSCE
CE LOW から書き込み終了までの時間
7
–
9
–
ns
tAW
アドレスのセットアップから書き込み終了までの時間
7
–
9
–
ns
tHA
書き込み終了からのアドレス ホールド時間
0
–
0
–
ns
tSA
書き込み開始までのアドレス セットアップ時間
0
–
0
–
ns
tPWE
WE パルス幅
7
–
9
–
ns
tSD
データ セットアップから書き込み終了までの時間
5
–
7
–
ns
tHD
書き込み終了からのデータ ホールド時間
0
–
0
–
ns
tLZWE
WE HIGH から low-Z までの時間
3
–
3
–
ns
tHZWE
WE LOW から high-Z までの時間
–
5
–
7
ns
tBW
バイト有効から書き込みの終了までの時間
7
–
9
–
ns
文書番号 : 001-92125 Rev. *A
ページ 23/25
暫定版
CY7C1061G / CY7C1061GE
改訂履歴
文書名 : CY7C1061G / CY7C1061GE、エラー修正コード (ECC) 付 16-Mbit (1M ワード x 16 ビット ) スタティック RAM
文書番号 : 001-92125
版
**
ECN 番号
4345079
変更者
HZEN
発行日
04/14/2014
これは英語版 001-81540 Rev. *E を翻訳した日本語版 Rev. ** です。
変更内容
*A
4471870
HZEN
08/14/2014
これは英語版 001-81540 Rev. *J を翻訳した日本語版 Rev. *A です。
Updated 外形図 :
spec 51-85160 – Changed revision from *D to *E.
文書番号 : 001-92125 Rev. *A
ページ 24/25
暫定版
CY7C1061G / CY7C1061GE
セールス、ソリューションおよび法律情報
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サイプレスは、事業所、ソリューション センター、メーカー代理店および販売代理店の世界的なネットワークを保持しています。
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© Cypress Semiconductor Corporation, 2012-2014. 本文書に記載される情報は、予告なく変更される場合があります。Cypress Semiconductor Corporation ( サイプレス セミコンダクタ社 ) は、サ
イプレス製品に組み込まれた回路以外のいかなる回路を使用することに対して一切の責任を負いません。サイプレス セミコンダクタ社は、特許またはその他の権利に基づくライセンスを譲渡する
ことも、または含意することもありません。サイプレス製品は、サイプレスとの書面による合意に基づくものでない限り、医療、生命維持、救命、重要な管理、または安全の用途のために使用す
ることを保証するものではなく、また使用することを意図したものでもありません。さらにサイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維
持システムの重要なコンポーネントとしてサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあら
ゆるリスクを負うことを意味し、その結果サイプレスはあらゆる責任を免除されることを意味します。
全てのソースコード ( ソフトウェアおよび/またはファームウェア ) はサイプレス セミコンダクタ社 ( 以下「サイプレス」) が所有し、全世界の特許権保護 ( 米国およびその他の国 )、米国の著作
権法ならびに国際協定の条項により保護され、かつそれらに従います。サイプレスが本書面によりライセンシーに付与するライセンスは、個人的、非独占的かつ譲渡不能のライセンスであり、適
用される契約で指定されたサイプレスの集積回路と併用されるライセンシーの製品のみをサポートするカスタム ソフトウェアおよび/またはカスタム ファームウェアを作成する目的に限って、サ
イプレスのソースコードの派生著作物をコピー、使用、変更そして作成するためのライセンス、ならびにサイプレスのソース コードおよび派生著作物をコンパイルするためのライセンスです。上
記で指定された場合を除き、サイプレスの書面による明示的な許可なくして本ソースコードを複製、変更、変換、コンパイル、または表示することは全て禁止します。
免責条項 : サイプレスは、明示的または黙示的を問わず、本資料に関するいかなる種類の保証も行いません。これには、商品性または特定目的への適合性の黙示的な保証が含まれますが、これに
限定されません。サイプレスは、本文書に記載される資料に対して今後予告なく変更を加える権利を留保します。サイプレスは、本文書に記載されるいかなる製品または回路を適用または使用し
たことによって生ずるいかなる責任も負いません。サイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネントとし
てサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結
果サイプレスはあらゆる責任を免除されることを意味します。
ソフトウェアの使用は、適用されるサイプレス ソフトウェア ライセンス契約によって制限され、かつ制約される場合があります。
文書番号 : 001-92125 Rev. *A
改訂日 2014 年 08 月 14 日
ページ 25 / 25
QDR RAM とクワッドデータレート RAM は、サイプレス社、IDT 社、NEC エレクトロニクス、ルネサス、およびサムスンが開発した新しいファミリーの製品です。本書で言及するすべての製品
名および会社名は、それぞれの所有者の商標である場合があります。