暫定版 CY7S1061G、 CY7S1061GE デ ィ ープ ス リ ープ機能およびエ ラ ー訂正符号 (ECC) を備えた 16M ビ ッ ト (1M ワー ド x 16 ビ ッ ト ) ス タ テ ィ ッ ク RAM 特長 ■ シ ングル チ ッ プ イ ネーブル入力を持つデバイ スは、 チ ッ プ イ ネーブル入力 (CE) を LOW にアサー ト する こ と でア ク セスで き ます。 デ ュ アル チ ッ プ イ ネーブル方式のデバイ スは、 両方の チ ッ プ イ ネーブル入力を (CE1 を LOW に、 CE2 を HIGH に ) アサー ト し てア ク セスで き ます。 高速 ❐ tAA=10ns ■ 超低消費電力デ ィ ープ ス リ ープ (DS) 電流 = 最大 22µA ❐ IDS ■ Low ア ク テ ィ ブおよびス タ ンバイ電流 ❐ ICC= 標準値 90mA ❐ ISB2 = 標準値 20mA ■ 広い動作電圧範囲 : 1.65V ～ 2.2V、2.2V ～ 3.6 V、4.5 V ～ 5.5 V ■ シ ングル ビ ッ ト エ ラ ー訂正用の組み込みエ ラ ー修正 コ ー ド （ECC） ■ 1.0V デー タ 保持 ■ ト ラ ン ジ ス タ - ト ラ ン ジ ス タ ロ ジ ッ ク (TTL) と 互換性のある 入出力 ■ 1 ビ ッ ト エ ラ ー検出 と 訂正を示すエ ラ ー表示 (ERR) ピ ン ■ 鉛フ リ ー48ピ ン TSOP I、54 ピ ン TSOP II及び48ボールVFBGA パ ッ ケージ で実装 機能の詳細 CY7S1061G は 1,048,576 ワー ド ( 各ワー ド が 16 ビ ッ ト ) で構 成 さ れる高性能 CMOS の高速ス タ テ ィ ッ ク RAM です。 このデ バイ スは高速ア ク セス時間 (10ns) お よびユニー ク な超低消費 電力のデ ィ ープ ス リ ープ モー ド を備えています。 22µA と い う 低い ス リ ー プ モ ー ド 電流のため、 デバ イ スは業界標準のパ ッ ケージ オプ シ ョ ン で高速かつ低消費電力 SRAM の最高機能を 兼ね備えています。 CY7S1061Gまた、デバイ スは組み込みECC も備えています。 [1] ECC ロ ジ ッ ク は、 ア ク セス さ れた場所でシ ン グル ビ ッ ト エ ラ ー を 検出 し て 訂正す る こ と が で き ま す。 CY7S1061GE デバイ スは、 読み出 し サ イ ク ル中にエ ラ ー検出 と 訂正イ ベ ン ト を通知する エ ラ ー表示ピ ン を備えています。 書き込みイ ネーブル (WE) 入力を LOW にアサー ト し 、 デー タ と ア ド レ ス をデバイ スのデー タ ピ ン (I/O0 ～ I/O15) と ア ド レ ス ピ ン (A0 ～ A19) に提供する こ と によ っ てデー タ 書き込みが行わ れます。 バイ ト HIGH イ ネーブル (BHE) と バイ ト LOW イ ネー ブル (BLE) 入力はバイ ト の書き込みを制御 し 、 対応する I/O ラ イ ン上のデー タ を指定 さ れた メ モ リ 位置に書き込みます。 BHE は、I/O15 ～ I/O8 を制御 し 、BLE は、I/O7 ～ I/O0 を制御 し ます。 デー タ の読み出 し を実行するには、 出力イ ネーブル (OE) 入力 を アサー ト し て、 ア ド レ ス ラ イ ンに必要なア ド レ ス を提供 し ま す。 読み出 し デー タ は、 I/O ラ イ ン (I/O15 ～ I/O0) 上でア ク セス で き ます。 バイ ト ア ク セスは、 必要なバイ ト イ ネーブル信号 (BHE または BLE) を アサー ト し て、指定 さ れたア ド レ ス位置か ら デー タ の上位バイ ト 又は下位バイ ト のいずれかを読み出す こ と によ っ て実行 さ れます。 デバイ スが選択解除 ( シ ングル チ ッ プ イ ネーブル デバイ スで は CE を HIGH、 デ ュ アル チ ッ プ イ ネーブル方式のデバイ スで は CE1 を HIGH と CE2 を LOW) さ れるか、 または制御信号が アサー ト 解除 (OE、 BLE、 BHE) さ れる時、 全ての I/O (I/O0 ～ I/O15) は、 高い イ ン ピーダ ン ス状態にな り ます。 デ ィ ープ ス リ ープ ピ ン (DS) が LOW の場合、 デバイ スは低消 費電力のデ ィ ープ ス リ ープ モー ド にな り ます。 こ の状態では、 デバイ スは通常の動作に対 し 無効に さ れ、 デー タ 保持モー ド に 移行 さ せます。 デバイ スはデ ィ ープ ス リ ープ ピ ン (DS HIGH) をデアサー ト する こ と によ っ て活性化 さ れます。 CY7S1061G は 48 ピ ン TSOP I、 54 ピ ン TSOP II と 48 ボール VFBGA パ ッ ケージ で提供 さ れます。 製品一覧表 消費電流 製品 CY7S1061G18 CY7S1061G(E)30 CY7S1061G 範囲 産業用 VCC の範囲 (V) 1.65V ～ 2.2V 2.2V ～ 3.6V 4.5–5.5V Cypress Semiconductor Corporation 文書番号 : 001-92009 Rev. *A • 速度 (ns) 15 10 10 動作時の ICC (mA) f = fmax Typ[2] Max 70 80 90 110 90 110 198 Champion Court • ス タ ンバイ、 ISB2 (mA) Typ[2] 20 Max 30 デ ィ ープ ス リ ープ電流 (µA) Typ[1] 8 Max 22 San Jose, CA 95134-1709 • 408-943-2600 改訂日 2014 年 08 月 12 日 暫定版 CY7S1061G、 CY7S1061GE ロ ジ ッ ク ブ ロ ッ ク図 - CY7S1061G 注記 1. このデバイ スは、 エ ラ ー検出時に自動再書き込みをサポー ト し ません。 2. 標準値は単な る基準値であ り 、 保証又は検査 さ れていません。 標準値は、 VCC = 1.8V (VCC が 1.65V ～ 2.2 V の場合 )、 VCC =3 V (VCC が 2.2V ～ 3.6V の場合 )、 および VCC= 5V (VCC が 4.5V ～ 5.5V の場合 )、 TA = 25 °C で測定 し ています。 文書番号 : 001-92009 Rev. *A ページ 2/25 暫定版 CY7S1061G、 CY7S1061GE ロ ジ ッ ク ブ ロ ッ ク図 - CY7S1061GE 文書番号 : 001-92009 Rev. *A ページ 3/25 暫定版 CY7S1061G、 CY7S1061GE 目次 ピ ン配置 ............................................................................. 5 最大定格 ............................................................................. 7 動作範囲 ............................................................................. 7 DC 電気的特性 ................................................................... 7 容量 .................................................................................... 8 熱抵抗 ................................................................................. 8 AC テス ト 負荷 と 波形 ......................................................... 8 デー タ 保持特性 .................................................................. 9 デー タ 保持波形 .................................................................. 9 デ ィ ープ ス リ ープ モー ド 特性 ......................................... 10 AC ス イ ッ チ ン グ特性 ....................................................... 11 ス イ ッ チ ング 波形 ............................................................ 12 真理値表 ........................................................................... 16 ERR 出力 – CY7S1061GE ............................................... 16 注文情報 ........................................................................... 17 注文 コ ー ド の定義 ...................................................... 17 文書番号 : 001-92009 Rev. *A パ ッ ケージ図 .................................................................... 18 略語 .................................................................................. 21 本書の表記法 .................................................................... 21 測定単位 .................................................................... 21 エ ラ ッ タ ........................................................................... 22 影響を受ける部品番号 .............................................. 22 高速 SRAM[44] 認定状態 ........................................... 22 高速 SRAM[44] エ ラ ッ タ のま と め ............................ 22 AC ス イ ッ チ ン グ特性 ................................................ 23 変更履歴 ........................................................................... 24 セールス、 ソ リ ュ ーシ ョ ンおよび法律情報 ..................... 25 ワール ド ワ イ ド な販売 と 設計サポー ト ..................... 25 製品 ........................................................................... 25 PSoC® ソ リ ュ ーシ ョ ン ............................................. 25 サイ プ レ ス開発者コ ミ ュ ニ テ ィ ................................ 25 テ ク ニ カル サポー ト ................................................. 25 ページ 4/25 暫定版 CY7S1061G、 CY7S1061GE ピ ン配置 図 1. 48 ボール VFBGA (6 × 8 × 1.0mm) ピ ン配置 （上面図） [3] 1 2 3 4 5 6 BLE OE A0 A1 A2 DS A I/O8 BHE A3 A4 CE I/O0 B I/O9 I/O10 A5 A6 I/O1 I/O2 C VSS I/O11 A17 A7 VCC D VCC NC A16 I/O4 VSS E I/O14 I/O13 A14 A15 I/O5 I/O6 F I/O12 I/O3 I/O15 A19 A12 A13 WE I/O7 G A18 A8 A9 A10 A11 NC H 図 2. 54 ピ ン TSOP II (22.4 × 11.84 × 1.0mm) ピ ン配置 [3] I/O12 VCC I/O13 I/O14 VSS I/O15 A4 A3 A2 A1 A0 BHE CE1 VCC WE CE2 A19 A18 A17 A16 A15 I/O0 VCC I/O1 I/O2 VSS I/O3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 I/O11 VSS I/O10 I/O9 VCC I/O8 A5 A6 A7 A8 A9 NC OE VSS DS BLE A10 A11 A12 A13 A14 I/O7 VSS I/O6 I/O5 VCC I/O4 注 3. NC ピ ンはパ ッ ケージ内部でダ イ に接続 さ れていません。 文書番号 : 001-92009 Rev. *A ページ 5/25 暫定版 CY7S1061G、 CY7S1061GE ピ ン配置 ( 続き ) 図 3. 48 ピ ン TSOP I (12 × 18.4 × 1mm) ピ ン配置 ( 上面図 ) [4] A4 A3 A2 A1 A0 NC CE I/O0 I/O1 I/O2 I/O3 VDD GND I/O4 I/O5 I/O6 I/O7 WE DS A19 A18 A17 A16 A15 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 A5 A6 A7 A8 OE BHE BLE I/O15 I/O14 I/O13 I/O12 GND VDD I/O11 I/O10 I/O9 I/O8 NC A9 A10 A11 A12 A13 A14 図 4. 48 ピ ン TSOP I (12 × 18.4 × 1mm) ピ ン配置、 ピ ン 6 ( 上面図 ) で ERR 出力 注 4. NC ピ ンはパ ッ ケージ内部でダ イ に接続 さ れていません。 文書番号 : 001-92009 Rev. *A ページ 6/25 暫定版 CY7S1061G、 CY7S1061GE DC 入力電圧 [5] .....................................–0.5 V ～ VCC+0.5 V 最大定格 最大定格を超え る と 、 デバイ スの寿命が短 く な る可能性があ り ます。 これ らのユーザー ガ イ ド ラ イ ンは試験 さ れていません。 保存温度 .................................................... –65°C ～ +150°C 出力への電流 （ローレ ベル）......................................... 20mA 静電気放電電圧 （MIL-STD-883、 Method 3015） ............................... > 2001V ラ ッ チア ッ プ電流..................................................... >140mA 通電時の周囲温度...................................... –55 °C ～ +125°C 動作範囲 GND を基準 と し た VCC の電源電圧.................................................. –0.5V ～ +6.0V[5] 範囲 周囲温度 VCC 産業用 –40°C ～ +85°C 1.65V ～ 2.2V、 2.2V ～ 3.6V、 4.5 V ～ 5.5V High Z 状態の出力 に印加 さ れる DC 電圧......................... –0.5V ～ VCC+0.5V[5] DC 電気的特性 動作範囲 –40 °C ～ +85 °C。 記号 VOH 説明 出力 HIGH 電圧 出力 LOW 電圧 VIH VIL[5、 6] 入力 HIGH 電圧 入力 LOW 電圧 Typ[8] 単位 Max 1.65V ～ 2.2V VCC = Min、 IOH = –0.1mA 1.4 – – VCC=Min、 IOH=–1.0mA 2.0 – – 2.7V ～ 3.6V VCC=Min、 IOH=–4.0mA 2.2 – – VCC=Min、 IOH=–4.0mA 2.4 – – 1.65V ～ 2.2V VCC=Min、 IOL=0.1mA – – 0.2 2.2V ～ 2.7V VCC=Min、 IOL=2mA – – 0.4 2.7V ～ 3.6V VCC=Min、 IOL=8mA – – 0.4 VCC=Min、 IOL=8mA 1.65V ～ 2.2V – 2.2V ～ 2.7V – – – 0.4 1.4 – VCC+0.2 2.0 – VCC+0.3 4.5V ～ 5.5V [5、 6] 10ns/15ns Min 2.2V ～ 2.7V 4.5V ～ 5.5V VOL テ ス ト 条件 V V 2.7V ～ 3.6V – 2.0 – VCC+0.3 4.5V ～ 5.5V – 2.2 – VCC + 0.5 1.65V ～ 2.2V – – –0.2 – 0.4 –0.3 – 0.6 2.7V ～ 3.6V – –0.3 – 0.8 4.5V ～ 5.5V – –0.5 – 0.8 – +1.0 2.2V ～ 2.7V V V IIX 入力 リ ー ク 電流 GND < VIN < VCC(DS 以外の全ピ ンの場合 ) VIN = GND ( または ) VIN > VIH (DS ピ ンの場合の み) –1.0 IOZ 出力 リ ー ク 電流 GND < VOUT < VCC、 出力が無効 f = 100MHz VCC=Max、 IOUT=0mA、 f = 66.7MHz CMOS レ ベル –1.0 – +1.0 μA – 90.0 110.0 mA ICC VCC の動作時電源電流 ISB1 ス タ ンバイ電流 – TTL 入力 ISB2 ス タ ンバイ電流 – CMOS 入 力 IDS デ ィ ープ ス リ ープ電流 μA – 70.0 80.0 最大値の VCC、 CE[7] > VIH、 VIN > VIH ま たは VIN < VIL、 f = fMAX 最大値の VCC、 CE[7] > VCC – 0.2V、 DS – – 40.0 mA – 20.0 30.0 mA 最大値の VCC、 CE[7] > VCC – 0.2V、 DS < 0.2V、 VIN > VCC – 0.2V、 または VIN < 0.2V、 f = 0 – 8.0 22.0 µA > VCC – 0.2V、 VIN > VCC – 0.2V、 または VIN < 0.2V、 f = 0 注記 5. 2 ナ ノ 秒以下のパルス幅には、 VIL (min) = –2.0V および VIH (max) = VCC + 2V。 6. DS ピ ン に対 し て、 VIH(min) が VCC – 0.2V で、 VIL(max) が 0.2V です。 7. 全てのデ ュ アル チ ッ プ イ ネーブル方式のデバイ スに対 し て、 CE は CE1 と CE2 の論理結合です。 CE1 が LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは CE2 が LOW の場合は、 CE は HIGH です。 8. 標準値は単な る参照値であ り 、 保証又は検査 さ れていません。 標準値は、 VCC = 1.8V (1.65V ～ 2.2V の VCC の範囲 )、 VCC = 3 V (2.2V ～ 3.6V の VCC 範囲 )、 お よび VCC = 5V (4.5V ～ 5.5V の VCC 範囲 )、 TA = 25 °C。 文書番号 : 001-92009 Rev. *A ページ 7/25 暫定版 CY7S1061G、 CY7S1061GE 容量 記号 [9] 説明 CIN 入力容量 COUT I/O 容量 テ ス ト 条件 すべてのパ ッ ケージ 単位 10 pF 10 pF TA = 25 °C、 f = 1MHz、 VCC (typ) 熱抵抗 記号 [9] 説明 48 ボール VFB- 54 ピ ン TSOP 48 ピ ン TSOP 単位 GA II I テ ス ト 条件 JA 熱抵抗 ( 接合部か ら周囲 ) JC 熱抵抗 ( 接合部 と ケース間 ) 無風状態で 3×4.5 イ ン チの 4 層 プ リ ン ト 回路基板に半田付け 31.50 93.63 57.99 °C/W 15.75 21.58 13.42 °C/W AC テ ス ト 負荷 と 波形 図 5. AC テ ス ト 負荷 と 波形 [10] High-Z 特性 : 50 VTH 出力 Z0 = 50 R1 VCC 出力 30pF* 5pF* R2 * JIG と ス コープの容量も 含む (b) (a) * 容量負荷は、 テス ト 環境の全ての部品に 付いた容量を含む 全ての入力パルス VHIGH GND 90% 90% 10% 立ち上がり 時間 : >1V/ns 10% 立ち下が り 時間 : (c) >1V/ns 記号 1.8V 3.0V 5.0V 単位 R1 1667 317 317 Ω R2 1538 351 351 Ω VTH VCC/2 1.5 1.5 V VHIGH 1.8 3.0 3.0 V 注 9. 最初にテ ス ト さ れますが、 設計ま たはプ ロ セス で変更があ っ た後に、 これ ら のパ ラ メ ー タ が影響を受け る場合があ り ます。 10. 完全なデバイ スの AC 動作では、 0V か ら VCC (min) ま での ラ ン プ時間が 100s で、 VCC がその動作電圧で安定 し た後、 待ち時間が 100s であ る こ と を前提に し ます。 文書番号 : 001-92009 Rev. *A ページ 8/25 暫定版 CY7S1061G、 CY7S1061GE デー タ 保持特性 動作範囲 –40°C ～ +85°C。 パラ メ ー タ 説明 条件 VDR データ保持用の VCC ICCDR デー タ 保持電流 tCDR [11] チ ッ プの選択解除か ら デー タ 保 持ま での時間 tR[11] 動作回復時間 Min Max 単位 1.0 – V – 30.0 mA 0 – ns 2.2V < VCC < 5.5V 10.0 – s VCC < 2.2V 15.0 – s VCC = VDR、CE > VCC – 0.2V、DS > VCC – 0.2V、 VIN > VCC – 0.2V、 または VIN < 0.2V デー タ 保持波形 図 6. デー タ 保持波形 [12、 13] VCC VCC(min) tCDR DATA RETENTION MODE VDR = 1.0 V VCC(min) tR CE 注記 11. 最初にテ ス ト さ れますが、 設計ま たはプ ロ セス で変更があ っ た後に、 こ れら のパラ メ ー タ が影響を受ける場合があ り ます。 12. 完全なデバイ ス動作には、 VDR から VCC (min) ま での リ ニア VCC ラ ン プ時間が 100s を超え るか、 ま たは VCC(min) で安定し たラ ンプ時間が 100s を超え る必要があ り ます。 13. 全てのデ ュ アル チ ッ プ イ ネーブル方式のデバイ スに対応 し て CE は CE1 と CE2 の論理結合です。 CE1 が LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは CE2 が LOW の場合は、 CE は HIGH です。 文書番号 : 001-92009 Rev. *A ページ 9/25 暫定版 CY7S1061G、 CY7S1061GE デ ィ ープ ス リ ープ モー ド 特性 動作範囲 –40 °C ～ +85 °C。 記号 説明 条件 [14] Min Max 単位 – 22 µA IDS デ ィ ープ ス リ ープ モー ド での電 VCC = VCC (max)、 CE > VCC – 0.2V、 DS < 流 0.2V、 VIN > VCC – 0.2V、 または VIN < 0.2V tCEDS [14] CE[14] のデアサー ト と DS のア サー ト と の間の時間 100 – ns tDS [14] DS ア サ ー ト か ら デ ィ ー プ ス リ ープ モー ド への遷移ま での時 間 – 1 ms tDSCE [14] CE[14] のデアサー ト と DS のア サー ト と の間の時間 1 – ms 図 7. ア ク テ ィ ブ、 ス タ ンバイ、 およびデ ィ ープ ス リ ープ動作モー ド [15] CE DS tCEDS Mode Active Mode tDS Standby Mode tDSCE Deep Sleep Mode 注記 14. ア ド レ ス、 デー タ 、 及び制御ラ イ ン を tDS 以内に ト グル し てはいけません。 こ れ ら はロ ジ ッ ク レ ベル VIH ま たは VIL のいずれかに固定すべき です。 15. 全てのデ ュ アル チ ッ プ イ ネーブル方式のデバイ スの場合、 CE は CE1 と CE2 の論理結合です。 CE1 が LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは CE2 が LOW の場合は、 CE は HIGH です。 文書番号 : 001-92009 Rev. *A ページ 10/25 暫定版 CY7S1061G、 CY7S1061GE AC ス イ ッ チ ング特性 動作範囲 –40 °C ～ +85 °C。 パラ メ ー タ [16] 10ns 説明 15ns 単位 Min Max Min Max - 100.0 - µs 読み出 し サイ ク ル tpower VCC ( 安定 ) か ら最初のア ク セス ま で [17] 100.0 tRC 読み出 し サイ クル時間 10.0 – 15.0 – ns 10.0 – 15.0 ns tAA ア ド レ スか ら デー タ 有効／ ERR 有効ま で – tOHA ア ド レ ス変更か ら デー タ ／ ERR ホール ド 3.0 – 3.0 – ns tACE CE LOW から デー タ 有効／ ERR 有効ま で – 10.0 – 15.0 ns tDOE OE LOW か ら デー タ 有効／ ERR 有効ま で tLZOE tHZOE tLZCE tHZCE OE LOW か ら low-Z ま で – 5.0 – 8.0 ns 0 – 1.0 – ns [18、 19] – 5.0 – 8.0 ns [18、 19、 20] 3.0 – 3.0 – ns [18、 19] OE HIGH か ら high-Z ま で CE LOW から low-Z ま で [18、 19、 20] – 5.0 – 8.0 ns CE LOW から パワーア ッ プ ま で [ 21] 0 – 0 – ns tPD CE HIGH から パワーダウン ま で [ 21] – 10.0 – 15.0 ns tDBE バイ ト イ ネーブルから デー タ 有効ま で – 5.0 – 8.0 ns 0 – 1.0 – ns – 5.0 – 8.0 ns 10.0 – 15.0 – ns 7.0 – 12.0 – ns 7.0 – 12.0 – ns tPU tLZBE tHZBE CE HIGH から high-Z ま で バイ ト イ ネーブルから low-Z ま で [18、 19] バイ ト デ ィ ス エーブルから high-Z ま で [18、 19] 書き込みサイ ク ル [22、 23] tWC tSCE 書き込みサイ クル時間 CE LOW から 書き込み終了ま で [20] tAW ア ド レ スのセ ッ ト ア ッ プか ら書き込み終了ま で tHA 書き込み終了か ら ア ド レ ス ホール ド ま で 0 – 0 – ns tSA ア ド レ スのセ ッ ト ア ッ プか ら書き込み開始ま で 0 – 0 – ns tPWE WE パルス幅 7.0 – 12.0 – ns tSD デー タ セ ッ ト ア ッ プから 書き込み終了ま で 5.0 – 8.0 – ns tHD 書き込み終了か ら デー タ ホール ド ま で 0 – 0 – ns 3.0 – 3.0 – ns – 5.0 – 8.0 ns 7.0 – 12.0 – ns tLZWE tHZWE tBW WE HIGH か ら low-Z ま で [18、 19] WE LOW から high-Z ま で [18、 19] バイ ト イ ネーブルから 書き込み終了ま で 注記 16. テ ス ト 条件では、 信号遷移時間 ( 立ち上が り / 立ち下が り ) が 3ns 以下、 タ イ ミ ン グ参照レ ベルが (VCC >3V の場合 ) か VCC/2 (VCC<3V の場合 )、 入力パルス レ ベ ルが 0V ～ 3V ま で (VCC > 3V の場合 ) 及び 0V ～ VCC (VCC< 3V の場合 ) であ る こ と を前提に し ます。 出力負荷を使用する読み出しサイ クル用のテス ト 条件は、 特に 記載のない限り、 ページ 8 の図 5 の (a) で示されます。 17. tPOWER は、 電源供給が VCC で安定 し た時か ら 最初の メ モ リ ア ク セスが実行 さ れる ま での最短時間を示 し ます。 18. tHZOE、 tHZCE、 tHZWE および tHZBE は、 5pF の負荷容量で規定され、 ページ 8 の図 5 の (b) で示されます。 Hi-Z、 Lo-Z 遷移は定常状態の電圧から ±200mV で測定されます。 19. 任意の温度、 電圧条件で、 どのデバイ ス で も tHZCE は tLZCE よ り 低 く 、 tHZBE は tLZBE よ り 低 く 、 tHZOE は tLZOE よ り 低 く 、 そ し て tHZWE は tLZWE よ り 低いです。 20. 全てのデ ュ アル チ ッ プ イ ネーブル方式のデバイ スに対 し て、 CE は CE1 と CE2 の論理結合です。 CE1 が LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは CE2 が LOW の場合は、 CE は HIGH です。 21. こ れ ら のパ ラ メ ー タ は設計保証であ り 、 テ ス ト は行われていません。 22. メ モ リ の内部書き込み期間は WE = VIL、 CE = VIL と BHE 又は BLE = VIL のオーバ ラ ッ プ で定義 さ れます。 こ れ ら の信号は、 書き込みを開始する ために LOW であ る必要があ り 、 こ れ ら いずれかの信号が HIGH へ遷移する こ と で操作を終了する こ と がで き ます。 入力デー タ のセ ッ ト ア ッ プ と ホール ド の タ イ ミ ン グは、 書き込 みを終了する信号のエ ッ ジ を基準にする必要があ り ます。 23. 書き込みサイ ク ル 2 用の最短書き込みパルス幅 (WE 制御、 OE LOW) は、 tHZWE と tSD の和です。 文書番号 : 001-92009 Rev. *A ページ 11/25 暫定版 CY7S1061G、 CY7S1061GE ス イ ッ チ ング 波形 図 8. CY7S1061G の読み出 し サイ ク ル 1 ( ア ド レ ス遷移制御 ) [24、 25] tRC ADDRESS tAA tOHA DATA I/O PREVIOUS DATAOUT VALID DATAOUT VALID 図 9. CY7S1061GE の読み出 し サイ クル 2 ( ア ド レ ス遷移制御 ) [24、 25] tRC ADDRESS tAA tOHA DATA I/O PREVIOUS DATAOUT VALID DATAOUT VALID tAA tOHA ERR PREVIOUS ERR VALID ERR VALID 注記 24. デバイ スは継続 し て選択 さ れています。 OE= VIL、 CE = VIL、 BHE 、 ま たは BLE、 ま たは両方 = VIL。 25. 読み出 し サイ ク ルの間は WE が HIGH です。 文書番号 : 001-92009 Rev. *A ページ 12/25 暫定版 CY7S1061G、 CY7S1061GE ス イ ッ チ ング 波形 ( 続き ) 図 10. 読み出 し サイ クル 3 (OE 制御 ) [26、 27、 28] ADDRESS tRC CE tPD tHZCE tACE OE tHZOE tDOE tLZOE BHE/ BLE tDBE tLZBE tHZBE HIGH IMPEDANCE DATA I/O DATAOUT VALID HIGH IMPEDANCE tLZCE tPU VCC SUPPLY CURRENT ISB 図 11. 書き込みサイ クル 1 (CE 制御 ) [27、 29、 30] tWC ADDRESS tSA tSCE CE tAW tHA tPWE WE tBW BHE/ BLE OE tHZOE DATA I/O 注 31 tSD tHD DATAIN VALID 注記 26. WE は読み出しサイ クルの間は HIGH です。 27. 全てのデ ュ アル チ ッ プ イ ネーブル方式のデバイ スに対応 し て CE は CE1 と CE2 の論理結合です。 CE1 が LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは CE2 が LOW の場合は CE は HIGH です。 28. CE の前、 あるいは LOW 遷移と 同時にア ド レ スが有効にな り ます。 29. メ モ リ の内部書き込み期間は WE = VIL、 CE = VIL と BHE 又は BLE = VIL のオーバ ラ ッ プ で定義 さ れます。 こ れ ら の信号は、 書き込みを開始する ために LOW で あ る必要があ り 、 こ れ ら いずれかの信号が HIGH へ遷移する こ と で操作を終了する こ と がで き ます。 入力デー タ のセ ッ ト ア ッ プ と ホール ド の タ イ ミ ン グは、 書き 込みを終了する信号のエ ッ ジ を基準にする必要があ り ます。 30. CE = VIH、 または OE = VIH、 または BHE、 および／または BLE = VIH の場合、 データ I/O は高いイ ン ピーダンス状態に入り ます。 31. こ の期間中、 I/O は出力状態にあ り ます。 入力信号を適用 し ないで く だ さ い。 文書番号 : 001-92009 Rev. *A ページ 13/25 暫定版 CY7S1061G、 CY7S1061GE ス イ ッ チ ング 波形 ( 続き ) 図 12. 書き込みサイ クル 2 (WE 制御、 OE LOW) [32、 33、 34、 35] tW C ADDRESS tS C E CE tB W BHE/ BLE tA W tS A tH A tP W E WE tS D tH Z W E D A T A I/O 注 36 tLZ W E tH D D A T A IN V A L ID 図 13. 書き込みサイ ク ル 3 (WE 制御 )[32、 34、 35] tW C ADDRESS tS C E CE tA W tS A tH A tP W E WE tB W B H E /B L E OE tH Z O E D A T A I/O 注 36 tH D tS D D A T A I N V A L ID 注記 32. 全てのデ ュ アル イ ネーブル デバイ スに対応 し て CE は CE1 と CE2 の論理結合です。 CE1 が LOW で、 CE2 が HIGH の場合、 CE は LOW ； CE1 が HIGH ま たは CE2 が LOW の場合は、 CE は HIGH です . 33. 書き込みサイ ク ル 2 用の最短書き込みパルス幅 (WE 制御、 OE LOW) は、 tHZWE と tSD の和です。 34. メ モ リ の内部書き込み期間は WE = VIL、 CE = VIL と BHE 又は BLE = VIL のオーバ ラ ッ プ で定義 さ れます。 こ れ ら の信号は、 書き込みを開始する ために LOW であ る必要があ り 、 こ れ ら いずれかの信号が HIGH へ遷移する こ と で操作を終了する こ と がで き ます。 入力デー タ のセ ッ ト ア ッ プ と ホール ド の タ イ ミ ン グは、 書き込 みを終了する信号のエ ッ ジ を基準にする必要があ り ます。 35. CE = VIH、 または OE = VIH、 または BHE、 および／または BLE = VIH の場合、 データ I/O はハイ イ ン ピーダンス状態に入り ます。 36. この期間中、 I/O は出力状態にあ り ます。 入力信号を適用 し ないで く だ さ い。 文書番号 : 001-92009 Rev. *A ページ 14/25 暫定版 CY7S1061G、 CY7S1061GE ス イ ッ チ ング 波形 ( 続き ) 図 14. 書き込みサイ ク ル 3 (BLE、 または BHE 制御 ) [37、 38、 39] tW C ADDRESS t SCE CE t AW t SA t HA t BW BHE/ BLE t PW E WE t HZW E DATA I/O 注 40 t SD t HD t LZW E DATA IN VALID 注記 37. 全てのデ ュ アル チ ッ プ イ ネーブル方式のデバイ スに対 し て、 CE は CE1 と CE2 の論理結合です。 CE1 が、 LOW であ る時、 CE2 が HIGH で、 CE が LOW ； CE1 は HIGH 又は CE2 は LOW にな る時、 CE が HIGH です。 38. メ モ リ の内部書き込み期間は WE = VIL、 CE = VIL と BHE 又は BLE = VIL のオーバ ラ ッ プ で定義 さ れます。 こ れ ら の信号は、 書き込みを開始する ために LOW であ る必要があ り 、 こ れ ら いずれかの信号が HIGH へ遷移する こ と で操作を終了する こ と がで き ます。 入力デー タ のセ ッ ト ア ッ プ と ホール ド の タ イ ミ ン グは、 書き込 みを終了する信号のエ ッ ジ を基準にする必要があ り ます。 39. CE = VIH、 または OE = VIH、 または BHE、 および／または BLE = VIH の場合、 データ I/O は高いイ ンピーダンス状態に入り ます。 40. こ の期間中、 I/O は出力状態にあ り ます。 入力信号を適用 し ないで く だ さ い。 文書番号 : 001-92009 Rev. *A ページ 15/25 暫定版 CY7S1061G、 CY7S1061GE 真理値表 DS CE OE [41] X WE BLE BHE [41] [41] [41] High-Z X X X I/O0–I/O7 モー ド I/O8–I/O15 High-Z 電源 H H H L L H L L デー タ 出力 デー タ 出力 全ビ ッ ト 読み出 し ア ク テ ィ ブ (ICC) H L L H L H デー タ 出力 High-Z 下位ビ ッ ト のみの読み出 し ア ク テ ィ ブ (ICC) H L L H H L High-Z デー タ 出力 上位ビ ッ ト のみの読み出 し ア ク テ ィ ブ (ICC) H L X L L L デー タ 入力 デー タ 入力 全ビ ッ ト 書き込み ア ク テ ィ ブ (ICC) H L X L L H デー タ 入力 High-Z 下位ビ ッ ト のみの書き込み ア ク テ ィ ブ (ICC) H L X L H L High-Z デー タ 入力 上位ビ ッ ト のみの書き込み ア ク テ ィ ブ (ICC) H L H H X X High-Z High-Z 選択 さ れた場合、 出力はデ ィ スエーブル ア ク テ ィ ブ (ICC) L[42] H X X X X High-Z High-Z デ ィ ープ ス リ ープ デ ィ ープ ス リ ープ超低電力 (IDS) L L X X X X – – 無効モー ド [43] – H L X X H H High-Z High-Z 選択 さ れた場合、 出力はデ ィ スエーブル ア ク テ ィ ブ (ICC) ス タ ンバイ ス タ ンバイ (ISB2) ERR 出力 – CY7S1061GE 出力 0 1 High-Z モー ド 読み出 し 動作、 保存デー タ にはシ ングル ビ ッ ト エ ラ ーな し 読み出 し 動作、 シ ングル ビ ッ ト エ ラ ーが検出 さ れ、 訂正 さ れた デバイ スが選択解除／出力が無効／書き込み動作 注記 41. こ れ ら のピ ンの入力電圧レ ベルは VIH 又は VIL です。 42. DS での VIL は < 0.2V で なければな り ません。 43. こ のモー ド は、 デー タ を保持 し ません。 パワーサイ ク ルは、 デバイ スが通常動作に復帰する ために実行 さ れる必要があ り ます。 文書番号 : 001-92009 Rev. *A ページ 16/25 暫定版 CY7S1061G、 CY7S1061GE 注文情報 速度 (ns) 10 注文 コ ー ド CY7S1061G30-10BVXI CY7S1061G30-10ZXI CY7S1061G30-10ZSXI CY7S1061GE30-10ZXI 外形図 パ ッ ケージ タ イ プ 51-85150 48 ボール VFBGA (6 × 8 × 1.0mm) ( 鉛フ リ ー ) 51-85183 48 ピ ン TSOP I (12 × 18.4 × 1.0mm) ( 鉛フ リ ー ) 動作範囲 産業用 51-85160 54 ピ ン TSOP II (22.4 × 11.84 × 1.0mm) ( 鉛フ リ ー ) 51-85183 48 ピ ン TSOP I (12 × 18.4 × 1.0 mm) ( 鉛フ リ ー )、 ERR 出力 はピ ン 6 注文 コ ー ド の定義 CY 7 S 1 06 1 G E 30 - 10 XX X I 温度範囲 : I = 産業用 鉛フ リ ー パ ッ ケージ タ イ プ : XX = BV または Z または ZS BV = 48 ボール VFBGA； Z = 48 ピ ン TSOP I； ZS = 54 ピ ン TSOP II 速度 : 10ns 電圧範囲 : 30 = 2.2V ～ 3.6V ERR 出力 レ ビ ジ ョ ン コ ー ド ｢ G ｣ : プ ロ セス技術ー 65nm デー タ 幅 : 1=×16- ビ ッ ト メ モ リ 容量 : 06 = 16M ビ ッ ト フ ァ ミ リ ー コ ー ド : 1 = 非同期高速 SRAM フ ァ ミ リ ー S = デ ィ ープ ス リ ープ機能 マーケテ ィ ング コ ー ド : 7 = SRAM 会社 ID: CY= サイ プ レ ス 文書番号 : 001-92009 Rev. *A ページ 17/25 暫定版 CY7S1061G、 CY7S1061GE パ ッ ケージ図 図 15. 48 ボール VFBGA (6×8×1.0mm) BV48/BZ48 パ ッ ケージ外形、 51-85150 51-85150 *H 文書番号 : 001-92009 Rev. *A ページ 18/25 暫定版 CY7S1061G、 CY7S1061GE パ ッ ケージ図 ( 続き ) 図 16. 48 ピ ン TSOP I (12×18.4×1.0mm) Z48A パ ッ ケージ外形、 51-85183 51-85183 *C 文書番号 : 001-92009 Rev. *A ページ 19/25 暫定版 CY7S1061G、 CY7S1061GE パ ッ ケージ図 ( 続き ) 図 17. 54 ピ ン TSOP II (22.4×11.84×1.0mm) パ ッ ケージ外形、 51-85160 51-85160 *D 文書番号 : 001-92009 Rev. *A ページ 20/25 暫定版 略語 CY7S1061G、 CY7S1061GE 本書の表記法 略語 項目 BHE Byte High Enable ( バイ ト HIGH イ ネーブル ) BLE Byte Low Enable ( バイ ト LOW イ ネーブル ) 測定単位 記号 測定単位 ℃ MHz 摂氏温度 CE Chip Enable ( チ ッ プ イ ネーブル ) CMOS Complementary Metal Oxide Semiconductor ( 相補型金属酸化膜半導体 ) μA マ イ ク ロ ア ンペア μs マ イ ク ロ秒 Input/Output ( 入力／出力 ) mA ミ リ ア ンペア OE Output Enable ( 出力イ ネーブル ) mm ミ リ メートル SRAM Static Random Access Memory ( ス タ テ ィ ッ ク ラ ン ダム ア ク セス メ モ リ ) ns ナノ秒 Ω オーム TTL Transistor-Transistor Logic ( ト ラ ンジス タ - ト ラ ンジス タ ロジ ッ ク ) % パーセ ン ト VFBGA Very fine-pitch ball grid array ( 超微細ピ ッ チ ボール グ リ ッ ド ア レ イ ) pF ピコフ ァ ラ ッ ド V ボル ト WE 書き込みイ ネーブル W ワッ ト I/O 文書番号 : 001-92009 Rev. *A メ ガヘルツ ページ 21/25 暫定版 CY7S1061G、 CY7S1061GE エラ ッ タ 本節では、 65nm プ ロ セス技術で製造 さ れた 16M ビ ッ ト 非同期高速 SRAM 製品である CY7S1061G30 と CY7S1061GE30 に対す る エ ラ ッ タ について説明 し ます。 詳細は、 エ ラ ッ タ の ト リ ガー条件、 影響の範囲、 可能な回避手段、 シ リ コ ン チ ッ プのレ ビ ジ ョ ン の適用性について記載 さ れています。 デバイ スの完全な機能説明については、 本資料をデバイ スのデー タ シー ト と 比較 し て く だ さ い。 何かご質問がご ざいま し た ら、 最寄 り のサイ プ レ スの販売代理店にお問い合わせるか、 又はテ ク ニ カル サポー ト のケース を www.cypress.com/go/support にて作成 し て く だ さ い。 影響を受ける部品番号 製品番号 デバイ スの特性 CY7S1061G30 ( 全てのパ ッ ケージお よびオプ シ ョ ン ) 16M ビ ッ ト の高速 SRAM CY7S1061GE30 ( 全てのパ ッ ケージお よびオプ シ ョ ン ) 16M ビ ッ ト の高速 SRAM 高速 SRAM[44] 認定状態 製品の状態 : エ ン ジニア リ ング サン プル （注 : 信頼性および認定は済んでいません。 こ れらのサン プルは、 技術的な製造 と 評価用 でのみ使用 さ れ、 製品 と し て製造 し ない こ と を お勧め し ます )。 高速 SRAM[44] エ ラ ッ タ のま と め この表は、 使用可能な 16M ビ ッ ト デバイ スに適用で き る エ ラ ッ タ を定義 し ています。 項目 製品番号 シリ コン チッ プの リ ビ ジ ョ ン 高速 SRAM [44] は、 デー タ シー ト 仕様で示 さ れ た AC ス イ ッ チ ン グ パラ メ ー タ 10ns の速度仕 様を満た し ていない CY7S1061G30 CY7S1061GE30 *A ■ 問題解決状況 問題解決済みのデバイ スは 2013 年 4 月 11 日から 利用で き る よ う にな る 問題定義 CY7S1061G30 と CY7S1061GE30 は、 表 1 で示 さ れた AC ス イ ッ チ ング パラ メ ー タ 仕様で 10ns の速度を満た し ていません。 ■ 影響を受けるパラ メ ー タ AC ス イ ッ チ ング パラ メ ー タ ■ ト リ ガ条件 デバイ スが 10ns の速度で動作する時、 機能は保障 さ れません。 ■ 影響範囲 デー タ シー ト の仕様には多少の余裕が入 っ ていますから、 こ の問題はほ と んどの最終シ ス テムに と っ て問題 と な ら ないで し ょ う 。 デー タ シー ト で示 さ れた 10ns の制限値の偏差は 2ns です。 ■ 回避方法 遅い速度に対応する ために、 RAM コ ン ト ロー ラ ーの タ イ ミ ングに追加マージ ンが必要です。 ■ 問題解決状況 上記の問題を修正中です。 問題解決済みのデバイ スは 2013 年 4 月 11 日から利用で き る よ う にな り ます。 注 44. こ れは、 影響を受ける部品番号節に記載 さ れた全ての MPN ( マーケテ ィ ン グ パーツ ナ ンバー ) に適用 さ れます。 文書番号 : 001-92009 Rev. *A ページ 22/25 暫定版 CY7S1061G、 CY7S1061GE AC ス イ ッ チ ン グ特性 表 1. 10ns 品 と 12ns 品デバイ ス間の AC ス イ ッ チ ング パラ メ ー タ の比較 記号 説明 –10ns –12ns Min Max Min Max 単位 読み出 し サイ クル tRC 読み出 し サイ クル時間 10 – 12 – ns tAA ア ド レ ス指定か ら デー タ 有効ま での時間 – 10 – 12 ns tOHA ア ド レ ス変更か ら デー タ ホール ド ま で 3 – 3 – ns tACE CE Low か ら デー タ 有効ま で – 10 – 12 ns tDOE OE Low か ら デー タ 有効ま で – 5 – 7 ns tLZOE OE Low か ら low-Z ま で 1 – 1 – ns tHZOE OE High から high-Z ま で – 5 – 7 ns tLZCE CE Low か ら low-Z ま で 3 – 3 – ns tHZCE CE High か ら high-Z ま で – 5 – 7 ns tPU CE Low からパワーア ッ プ ま で 0 – 0 – ns tPD CE High からパワーダウン まで – 10 – 12 ns tDBE バイ ト イ ネーブルから デー タ が有効にな る ま で – 5 – 7 ns tLZBE バイ ト イ ネーブルから low-Z ま で 1 – 1 – ns tHZBE バイ ト デ ィ ス エーブルから high-Z ま で – 6 – 7 ns 書き込みサイ クル tWC 書き込みサイ クル期間 10 – 12 – ns tSCE CE Low か ら書き込み終了ま で 7 – 9 – ns tAW ア ド レ スのセ ッ ト ア ッ プか ら書き込み終了ま で 7 – 9 – ns tHA 書き込み終了か ら ア ド レ ス ホール ド ま で 0 – 0 – ns tSA ア ド レ スのセ ッ ト ア ッ プか ら書き込み開始ま で 0 – 0 – ns tPWE WE パルス幅 7 – 9 – ns tSD デー タ セ ッ ト ア ッ プから 書き込み終了ま で 5 – 7 – ns tHD 書き込み終了か ら デー タ ホール ド ま で 0 – 0 – ns tLZWE WE High から low-Z ま で 3 – 3 – ns tHZWE WE Low か ら high-Z ま で – 5 – 7 ns tBW バイ ト イ ネーブルから 書き込みの終了ま で 7 – 9 – ns 文書番号 : 001-92009 Rev. *A ページ 23/25 暫定版 CY7S1061G、 CY7S1061GE 変更履歴 文書名 : CY7S1061G/CY7S1061GE、 デ ィ ープ ス リ ープ機能およびエ ラ ー訂正符号 (ECC) を持っ た 16M ビ ッ ト (1M ワー ド x 16 ビ ッ ト ) ス タ テ ィ ッ ク RAM 文書番号 : 001-92009 版 ** ECN 番号 4335687 変更者 HZEN 発行日 04/7/2014 こ れは英語版 001-79707 Rev. *D を翻訳 し た日本語版 Rev. ** です。 *A 4473581 HZEN 08/12/2014 こ れは英語版 001-79707 Rev. *H を翻訳 し た日本語版 Rev. *A です。 文書番号 : 001-92009 Rev. *A 変更内容 ページ 24/25 暫定版 CY7S1061G、 CY7S1061GE セールス、 ソ リ ュ ーシ ョ ンおよび法律情報 ワール ド ワ イ ド な販売 と 設計サポー ト サイ プ レ スは、 事業所、 ソ リ ュ ーシ ョ ン セ ン タ ー、 メ ー カ ー代理店および販売代理店の世界的なネ ッ ト ワー ク を保持 し ています。 お客様の最寄 り のオ フ ィ スについては、 サイ プ レ スのロ ケーシ ョ ン ページ を ご覧 く だ さ い。 PSoC® ソ リ ュ ーシ ョ ン 製品 車載用 ク ロ ッ ク＆バ ッ フ ァ イ ン タ ー フ ェ ース 照明＆電力制御 メモリ PSoC タ ッ チ セ ン シ ング USB コ ン ト ロー ラ ワ イヤレ ス／ RF cypress.com/go/automotive cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP サイ プ レ ス開発者 コ ミ ュ ニ テ ィ コ ミ ュ ニ テ ィ | フ ォ ー ラ ム | ブ ログ | ビデオ | ト レーニ ン グ テ ク ニ カル サポー ト cypress.com/go/support cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless © Cypress Semiconductor Corporation, 2012-2014. 本文書に記載 さ れる情報は、 予告な く 変更 さ れる場合があ り ます。 Cypress Semiconductor Corporation ( サイ プ レ ス セ ミ コ ン ダ ク タ 社 ) は、 サ イ プ レ ス製品に組み込まれた回路以外のいかな る回路を使用する こ と に対 し て一切の責任を負いません。 サイ プ レ ス セ ミ コ ン ダ ク タ 社は、 特許またはその他の権利に基づ く ラ イ セ ン ス を譲渡する こ と も、 または含意する こ と も あ り ません。 サイ プ レ ス製品は、 サイ プ レ ス と の書面によ る合意に基づ く ものでない限 り 、 医療、 生命維持、 救命、 重要な管理、 または安全の用途のために使用す る こ と を保証する ものではな く 、 また使用する こ と を意図 し た もので も あ り ません。 さ ら にサイ プ レ スは、 誤動作や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命維 持シ ス テムの重要な コ ンポーネ ン ト と し てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら ゆる リ ス ク を負 う こ と を意味 し 、 その結果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。 全ての ソ ース コ ー ド ( ソ フ ト ウ ェ アおよび／またはフ ァ ームウ ェ ア ) はサイ プ レ ス セ ミ コ ン ダ ク タ 社 ( 以下 「サイ プ レ ス」 ) が所有 し 、 全世界の特許権保護 ( 米国およびその他の国 )、 米国の著作 権法な ら びに国際協定の条項によ り 保護 さ れ、 かつそれら に従います。 サイ プ レ スが本書面によ り ラ イ セ ン シーに付与する ラ イ セ ン スは、 個人的、 非独占的かつ譲渡不能のラ イ セ ン スであ り 、 適 用 さ れる契約で指定 さ れたサイ プ レ スの集積回路 と 併用 さ れる ラ イ セ ン シーの製品のみをサポー ト する カ ス タ ム ソ フ ト ウ ェ アおよび／またはカ ス タ ム フ ァ ームウ ェ ア を作成する目的に限 っ て、サ イ プ レ スのソ ース コ ー ド の派生著作物を コ ピー、 使用、 変更そ し て作成する ためのラ イ セ ン ス、 な ら びにサイ プ レ スの ソ ース コ ー ド および派生著作物を コ ンパイルする ための ラ イ セ ン スです。 上 記で指定 さ れた場合を除き、 サイ プ レ スの書面によ る明示的な許可な く し て本ソ ース コ ー ド を複製、 変更、 変換、 コ ンパイル、 または表示する こ と は全て禁止 し ます。 免責条項 : サイ プ レ スは、 明示的または黙示的を問わず、 本資料に関するいかな る種類の保証 も行いません。 こ れには、 商品性または特定目的への適合性の黙示的な保証が含まれますが、 こ れに 限定 さ れません。 サイ プ レ スは、 本文書に記載 さ れる資料に対 し て今後予告な く 変更を加え る権利を留保 し ます。 サイ プ レ スは、 本文書に記載 さ れるいかな る製品または回路を適用または使用 し た こ と によ っ て生ずるいかな る責任も負いません。 サイ プ レ スは、 誤動作や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命維持シ ス テムの重要な コ ンポーネ ン ト と し てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら ゆる リ ス ク を負 う こ と を意味 し 、 その結 果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。 ソ フ ト ウ ェ アの使用は、 適用 さ れるサイ プ レ ス ソ フ ト ウ ェ ア ラ イ セ ン ス契約によ っ て制限 さ れ、 かつ制約 さ れる場合があ り ます。 文書番号 : 001-92009 Rev. *A 改訂日 2014 年 08 月 12 日 ページ 25 / 25 QDR RAM と ク ワ ッ ド デー タ レー ト RAM は、 サイ プ レ ス、 IDT、 NEC エ レ ク ト ロ ニ ク ス、 ルネサス、 およびサムス ンが開発 し た新 し い フ ァ ミ リ ーの製品です。 本書で言及するすべての製品名お よび会社名は、 それぞれの所有者の商標である場合があ り ます。