CYF0018V CYF0036V CYF0072V 18/36/72 Mbit 可编程 FIFO 18/36/72 Mbit 可编程 FIFO 特性 ■ 功能描述 存储器组织 工业级的最大先进先出 （FIFO）存储器容量：18 Mbit、 36 Mbit 和 72 Mbit ❐ 可选的存储器组织：× 9、× 12、× 16、× 18、× 20、× 24、× 32、 × 36 ❐ ■ 频率高达 133 MHz 的时钟操作 ■ 单向操作 ■ 独立读和写端口 支持同时进行读取和写入操作 ❐ 采用独立时钟进行读和写操作，读和写速度间的最高比例可 达到 2，从而能够在不同的时钟域内缓冲数据 ❐ 支持多个 I/O 电压标准：低压互补金属氧化物半导体 （LVCMOS）3.3 V 和 1.8 V 电压标准 ❐ 赛普拉斯的可编程 FIFO 系列提供了工业级容量最高的可编程 FIFO 存储器器件。它具有独立的读 / 写端口，这些端口的时钟频 率可达 133 MHz。用户可以配置输入和输出总线大小。 36 位的 最大总线大小允许进行高达 4.8 Gbps 的最大数据吞吐量。用户 可编程寄存器允许用户按需要来配置器件操作。该器件还提供了 简单易用的接口，用于减少执行和调试工作，改进上市时间并减 少项目成本。因此，如果您需要一个具备多种应用 （包括多处理 器、视频和图像处理、网络和通信、高速数据采集）或能够在不 同的时钟域内以高速度进行缓冲的任意系统的存储器，那么该器 件便是最佳选择。 如该名称所指出，FIFO 的功能为：从读取端口读取数据序列，与 将数据写入到写入端口的序列相同。如果使能写入和输入（WEN 和 IE） ，那么将写入端口上的数据在写时钟上升沿写入到器件 内。在每个读取时钟的上升沿，读取和输出的使能（REN 和 OE） 会提取端口上的数据。能够以不同的速度（提供的读和写时钟间 的比率范围为 0.5 到 2）同时执行读 / 写操作。无论 FIFO 为空、 近空、半满、近满还是满，都会设置相应的标志。 ■ 写入掩码和跳过读取操作的输入和输出使能控制 ■ 标记和重新传输：将读指针复位到用户标记的位置 ■ 带有配置偏移的空、满、半满和可编程近空和近满状态标志 ■ 使用涌流式邮箱寄存器将数据从输入传输到输出端口，旁路 FIFO 序列 ■ 通过串行或并行模式配置可编程标志和寄存器 ■ 用于串行编程的单独串行时钟 （SCLK）输入 × 24 和 × 32（除非另有说明）。唯一区别是输入和输出的总线宽 度。第 7 页上的表 1 显示的是使用 × 9、 × 12、 × 16、 × 18、 ■ 执行主设备复位以清除整个 FIFO ■ 执行部分复位以清除数据，但要保留可编程设置 × 20、× 24、× 32 和 × 36 模式下的 D[35:0] 和 Q[35:0] 进行的总 线分配。 ■ 为边界扫描功能提供的联合测试行动小组 （JTAG）端口 ■ 工业级温度范围：–40 °C 到 +85 °C 该器件还支持数据的标记和重新传输，以及涌流式邮箱寄存器。 所有产品特性和规范适用于所有容量 （CYF0072V、 CYF0036V 和 CYF0018V）。已给的所有说明假设 72Mbit （CYF0072V）器 件运行于 × 36 模式。这些说明适用于其他容量 （CYF0036V 和 CYF0018V）以及所有端口大小：× 9、× 12、× 16、× 18、× 20、 勘误表：有关芯片勘误表的信息，请查看第 31 页上的勘误表。具体内容包括触发条件、受影响的器件以及推荐的解决方案。 赛普拉斯半导体公司 文档编号：001-95814 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 April 15, 2015 CYF0018V CYF0036V CYF0072V 逻辑框图 D[35:0] IE WEN WCLK LD INPUT REGISTER SPI_SEN SPI_SCLK CONFIGURATION REGISTERS/MAILBOX SPI_SI MB WRITE CONTROL LOGIC FF PAF WRITE POINTER FLAG LOGIC EF PAE Memory Array MRS PRS RESET POINTER DVal HF 18 Mbit 36 Mbit 72 Mbit READ POINTER TCK TRST TMS JTAG CONTROL READ CONTROL LOGIC TDO MARK, RT TDI OUTPUT REGISTER RCLK REN OE MEMORY LOGIC ORGANIZATION Q[35:0] PORTSZ[2:0] 文档编号：001-95814 版本 ** 页 2/34 CYF0018V CYF0036V CYF0072V 目录 目录 3 CYF0XXXVXXL 的引脚图 ................................................... 4 引脚定义 ............................................................................. 5 架构 .................................................................................... 7 复位逻辑 ...................................................................... 7 选择字大小 .................................................................. 7 不同端口大小的存储器组织 ......................................... 7 数据有效信号 （DVal） ................................................ 8 写入掩码和跳过读取操作 ............................................. 8 涌流式邮箱寄存器 ........................................................ 8 标志操作 ...................................................................... 8 从标记操作重新传输 .................................................... 9 编程标志偏移和配置寄存器 ......................................... 9 宽度扩展配置 ............................................................. 13 加电 ........................................................................... 13 读取 / 写入时钟要求 ................................................... 13 JTAG 操作 ................................................................. 14 最大额定值 ........................................................................ 15 工作范围 ........................................................................... 15 建议直流操作条件 ............................................................. 15 电气特性 ........................................................................... 15 I/O 特性 ............................................................................. 16 文档编号：001-95814 版本 ** 延迟表 ............................................................................... 16 切换特性 ........................................................................... 18 切换波形 ........................................................................... 19 订购信息 ........................................................................... 28 订购代码定义 ............................................................. 28 封装图 ............................................................................... 29 缩略语 ............................................................................... 30 文档规范 ........................................................................... 30 测量单位 .................................................................... 30 勘误表 ............................................................................... 31 受影响的器件型号 ...................................................... 31 18 Mbit、 36 Mbit 和 72 Mbit 可编程 FIFO 合格状态 ............................................... 31 18 Mbit、 36 Mbit 和 72 Mbit 可编程 FIFO 勘误表摘要 ............................................ 31 文档修订记录 .................................................................... 33 销售、解决方案和法律信息 .............................................. 34 全球销售和设计支持 .................................................. 34 产品 ........................................................................... 34 PSoC® 解决方案 ...................................................... 34 赛普拉斯开发者社区 .................................................. 34 技术支持 .................................................................... 34 页 3/34 CYF0018V CYF0036V CYF0072V CYF0XXXVXXL 的引脚图 [1] 图 1. 209 球型焊盘 FBGA 引脚分布 （顶视图） 1 2 3 4 5 6 7 8 9 10 11 A FF D0 D1 DNU PORTSZ0 PORTSZ1 DNU DNU RT Q0 Q1 B EF D2 D3 DNU DNU PORTSZ2 DNU DNU REN Q2 Q3 C D4 D5 WEN DNU VCC1 DNU VCC1 DNU RCLK Q4 Q5 D D6 D7 VSS VCC1 DNU LD DNU VCC1 Vss Q6 Q7 E D8 D9 VCC2 VCC2 VCCIO VCCIO VCCIO VCC2 VCC2 Q8 Q9 F D10 D11 VSS VSS VSS DNU VSS VSS VSS Q10 Q11 G D12 D13 VCC2 VCC2 VCCIO VCC1 VCCIO VCC2 VCC2 Q12 Q13 H D14 D15 VSS VSS VSS VCC1 VSS VSS VSS Q14 Q15 J D16 D17 VCC2 VCC2 VCCIO VCC1 VCCIO VCC2 VCC2 Q16 Q17 K DNU DNU WCLK DNU VSS IE VSS DNU VCCIO VCCIO VCCIO L D18 D19 VCC2 VCC2 VCCIO VCC1 VCCIO VCC2 VCC2 Q18 Q19 M D20 D21 VSS VSS VSS VCC1 VSS VSS VSS Q20 Q21 N D22 D23 VCC2 VCC2 VCCIO VCC1 VCCIO VCC2 VCC2 Q22 Q23 P D24 D25 VSS VSS VSS SPI_SEN VSS VSS VSS Q24 Q25 R D26 D27 VCC2 VCC2 VCCIO VCCIO VCCIO VCC2 VCC2 Q26 Q27 T D28 D29 VSS VCC1 VCC1 SPI_SI VCC1 VCC1 VSS Q28 Q29 [2] SPI_SCLK VREF OE Q30 Q31 U DVal DNU D30 D31 PRS DNU V PAF PAE D32 D33 DNU MRS MB DNU MARK Q32 Q33 W TDO HF D34 D35 TDI TRST TMS TCK DNU Q34 Q35 注释： 1. 18 Mbit、 36 Mbit 和 72 Mbit 的引脚框图； 1.8 V 和 3.3 V IO 电压选项。 2. 应该将该引脚连接到 VSS 或使之处于悬空状态，以确保正常操作。 文档编号：001-95814 版本 ** 页 4/34 CYF0018V CYF0036V CYF0072V 引脚定义 引脚名称 I/O 引脚说明 MRS 输入 主设备复位：MRS 将内部读和写指针初始化为零，复位所有标志并将输出寄存器设置为零。在主设备复 位过程中，配置寄存器被设置为默认值。 PRS 输入 部分复位：PRS 将内部读和写指针初始化为零，复位所有标志并将输出寄存器设置为零。在部分复位过 程中，配置寄存器设置将被保留。 PORTSZ [2:0] 输入 端口字大小选择：端口字宽度选择引脚 （通常用于读和写端口）。 WCLK 输入 写入时钟：写入操作被使能 （激活 WEN）时，上升沿会将数据传输到 FIFO 内。当 LD 为高电平时，数 据被写入到 FIFO 存储器内；当 LD 为低电平时，数据被写入到配置寄存器内。 LD 输入 负载：当 LD 为低电平时，将 D[7:0] 写入到配置寄存器内 （或从配置寄存器中读取 Q[7:0]）。当 LD 为 高电平时，会将 D[35:0] 写入到 FIFO 存储器内 （或从 FIFO 存储器内读取 Q[35:0]）。 WEN 输入 写入使能：用于使能写入器件的控制信号。当 WEN 为低电平时，在 WCLK 的每个上升沿上，将输入端 显示的数据写入到 FIFO 存储器或配置寄存器内。 IE 输入 输入使能：IE 为数据输入使能信号，该信号控制 36 位数据输入引脚的使能和禁用。如果使能该信号， 则 D[35:0] 引脚上的数据将被写入到 FIFO 内。如果使能 WEN，不管 IE 电平如何，内部写入地址指针总 会在 WCLK 的上升沿上被递增。该引脚用于 ‘ 写入掩码 ’ 或递增写入指针而不需要写入到位置。 D[35:0] 输入 数据输入：36 位总线上的数据输入。 RCLK 输入 读取时钟：当使能读取 （激活 REN）时，上升沿将初始化对 FIFO 进行的读操作。当 LD 为高电平时， 从 FIFO 存储器上读取数据；当 LD 为低电平时，则从配置寄存器上读取数据。 REN 输入 读取使能：用于使能读取器件的控制信号。当 REN 为低电平时，在 RCLK 的每个上升沿上，将对 FIFO 存储器或配置寄存器中的数据进行读取操作。 OE 输入 输出使能：当 OE 为低电平时，将使能 FIFO 数据输出；当 OE 为高电平时，FIFO 的输出将为高阻（高 阻抗）态。 Q[35:0] 输出 数据输出：36 位总线上的数据输出。 DVal 输出 数据有效：指出 Q[35:0] 上有效数据的低电平数据有效信号。 MARK 输入 重新传输的标记：该引脚被确认时，输出总线上相应的数据的存储器位置将被标记。所有后续重新传输 操作都会复位指向该位置的读指针。 RT 输入 重新传输：RT 上的高脉冲会将内部读指针复位到用户 （通过使用 MARK 引脚）标记的 FIFO 的物理位 置。重新传输后的每个有效读周期内，都会读取之前访问的数据，直到 FIFO 为空为止。 MB 输入 邮箱：被确认时，将对涌流式邮箱寄存器进行读写操作。 EF 输出 空标志：当 EF 为低电平时， FIFO 将为空。 EF 与 RCLK 同步。 PAE 输出 可编程接近空：当PAE为低电平时，FIFO将根据编程到FIFO的接近空偏移值几乎为空。它与RCLK同步。 HF 输出 半满标志：当 HF 为低电平时， FIFO 的一半为满。 HF 与 WCLK 同步。 PAF 输出 可编程近满：当 PAE 为低电平时，FIFO 将根据编程到 FIFO 的接近满偏移值几乎为满。它与 WCLK 同步。 FF 输出 满标志：当 FF 为低电平时， FIFO 为满。 FF 与 WCLK 同步。 SPI_SCLK 输入 串行时钟：如果使能了 SPI_SEN，则 SPI_SCLK 的上升沿将显示在 SPI_SI 输入上的串行数据传输到偏 移寄存器内。 SPI_SI 输入 串行输入：SPI 模式下的串行输入数据。 SPI_SEN 输入 串行使能：使能可编程标志偏移和配置寄存器的串行负载。 TCK 输入 JTAG 的测试时钟 （TCK）引脚。 TRST 输入 JTAG 的复位引脚。 TMS 输入 JTAG 的测试模式选择 （TMS）引脚。 TDI 输入 JTAG 的测试数据输入 (TDI）引脚。 文档编号：001-95814 版本 ** 页 5/34 CYF0018V CYF0036V CYF0072V 引脚定义 （续） 引脚名称 引脚说明 I/O TDO 输出 VREF 输入参考 参考电压：参考电压 （无需考虑所使用的 I/O 标准） VCC1 供电电压 内核电压供电 1：1.8 V 供电电压 VCC2 供电电压 内核电压供电 2：1.5 V 供电电压 VCCIO 供电电压 I/O 的供电 VSS 接地 DNU – JTAG 的测试数据输出 （TDO）。 接地 请勿使用，这些引脚应该处于悬空状态。 文档编号：001-95814 版本 ** 页 6/34 CYF0018V CYF0036V CYF0072V 架构 复位逻辑 CYF0072V、CYF0036V 和 CYF0018V 分别为 72 Mbit、36 Mbit 和 18 Mbit 的存储器阵列。用户可以对存储器组织进行配置，可 以将其字大小设置为 × 9、× 12、× 16、× 18、× 20、× 24、× 32 或 × 36。实现 FIFO 功能的逻辑模块以及相关特性是围绕这些存 储器阵列来构建的。 可以通过两种方法复位 FIFO：主设备复位 （MRS）和部分复位 （PRS）。MRS 将读和写指针初始化为零，并将输出寄存器设置 为零。此外，它还将所有标志和配置寄存器复位到各自的默认 值。通过这些引脚可以配置字大小；三个 PORTSZ 引脚的值在 MRS过程中被锁存。从加电到访问FIFO前这段时间，需要执行主 设备复位。 输入和输出数据总线的最大宽度为 36 位。连接到输入寄存器的 输入数据总线和从输入寄存器到存储器的数据流由写入控制逻辑 控制。连接到写入逻辑模块的输入为 WCLK、 WEN 和 IE。通过 WEN使能写入时，如果IE使能输入，那么将输入总线上的数据在 WCLK 上升沿写入到存储器阵列内。该操作同时递增了写入指 针。通过 IE 使能写入并禁用数据输入引脚只能递增写入指针而不 执行任何写操作或更改存储器位置的内容。 PRS 将读指针、写指针和标记位置复位到存储器阵列中第一个物 理位置内。它还将所有标志复位为其默认值。 PRS 不会影响编 程的配置寄存器值。在器件运行期间对配置寄存器进行的任何更 改都需要一个 PRS 周期以确保正确的标志操作。 选择字大小 同样，输出寄存器被连接到数据输出总线。从存储器到输出寄存 器的数据转换由读取控制逻辑控制。连接到读取控制逻辑的输入 包括 RCLK、 REN、 OE、 RT 和 MARK。当使用 REN 使能读取 并使用 OE 使能输出时，由读取指针指出的存储器数据和低电平 的 DVal 被传输到 RCLK 上升沿的输出数据总线上。如果禁用了 输出，但使能了读取，那么输出将处于高阻态，并且会内部递增 读取指针。 只在主设备复位 （MRS）周期内，才能根据 PORTSZ 引脚上的 逻辑电平来配置字大小 （这些逻辑电平被锁存在上升沿上）。在 正常工作模式下不能更改端口大小，并且这些引脚将被忽略。表 1 介绍的是 D[35:0] 和 Q[35:0] 的引脚，在字大小小于 × 36 的模 式下，这些引脚上的数据有效。如果字大小比 × 36 小，器件将使 未被使用的输出引脚进入三态，而且内部逻辑会忽略未被使用的 输入引脚。表 1 中提供了带有有效数据输入 D[N:0] 和输出 Q[N:0] 的引脚。 在写入操作过程中，执行写入的数量总为偶数（即最小写入突发 长度为 2 和写入数量总是为 2 的倍数）。在读取操作过程中，执 行读取的数量可以是偶数或奇数 （即最小读取突发长度为 1）。 不同端口大小的存储器组织 通过使用 MARK 信号可以 ‘ 标记 ’ 数据在请求时被重新传输的 位置，另外 RT 也被确认以重新传输标记位置中的数据。 72 Mbit 存储器拥有不同的组织，以使用于不同的端口大小。表 1 显示的是用于所有端口大小的 FIFO 深度。 请注意，对于所有端口大小，不能将数据写入到四到八个位置 内。这些位置用于防止空标志和满标志的错误同步。 表 1. 字大小选择 000 字大小 ×9 FIFO 的深度 [3] 8 Meg 存储器大小 [3] 72 Mbit 有效输入数据引脚 D[N:0] D[8:0] 有效输出数据引脚 Q[N:0] Q[8:0] 001 × 12 4 Meg 48 Mbit D[11:0] Q[11:0] 010 × 16 4 Meg 64 Mbit D[15:0] Q[15:0] 011 × 18 4 Meg 72 Mbit D[17:0] Q[17:0] 100 × 20 2 Meg 40 Mbit D[19:0] Q[19:0] 101 × 24 2 Meg 48 Mbit D[23:0] Q[23:0] PORTSZ[2:0] 110 × 32 2 Meg 64 Mbit D[31:0] Q[31:0] 111 × 36 2 Meg 72 Mbit D[35:0] Q[35:0] 注释： 3. 对于所有端口大小，不能将数据写入到四到八个位置内。 文档编号：001-95814 版本 ** 页 7/34 CYF0018V CYF0036V CYF0072V 数据有效信号 （DVal） 数据有效 （DVal）是一个低电平有效信号，该信号与 RCLK 同 步，并用于检查数据总线上的有效数据。执行读取操作时，DVal 信号和输出数据将变为低电平。 这样，用户可以捕获数据而不需 要跟踪 REN 到数据输出的延迟。当在不同的频率下持续执行读 / 写操作时，该信号有助于指示有效数据何时在输出端口 Q[35:0] 上显示。 状态如何，都会禁止写入操作。 FF 与 WCLK 同步，因此它将由 WCLK 的每个上升沿独立更新。满标志的最差激活延迟为 4。由 于用户不了解 FIFO 完成 4 个时钟周期后将满，因此在这个时间 内仍会写入数据。在这种情况下，会存储写入的四个数据字，以 避免数据丢失，然后再次读取这些字来激活满标志。要想取消确 认满标志，最少需要读取两次，最多需要读取六次。第 14 页上 的延迟表说明了带有相关延迟的满标志的确认和取消确认情况。 半满标志 写入掩码和跳过读取操作 如 第 7 页上的架构所示，使能写入并禁用输入引脚 （IE HIGH） 将递增写入指针，但不需要执行任何写操作或更改存储器位置的 内容。 该性能被称为写入掩码，允许用户传输指针而不需要实际写到某 个位置上。该 “ 写入掩码 ” 功能对一些视频应用 （如画中画 （PIP）应用）很有帮助。 对半个存储器阵列进行写操作时，半满 （HF）标志将变为低电 平。 HF 与 WCLK 同步。 第 16 页上的延迟表说明了带有相关延 迟的半满标志的确认和取消确认。 空标志 同样，在读取操作过程中，如果通过将 OE 保持为高电平来禁用 输出，那么读取数据不会显示在输出总线上；但是读取指针会递 增。该性能被称为跳过读取操作。 激活空标志 （EF）是由突发写入决定的，并且器件为空时，它 为低电平。当 EF 为低电平时，不管 REN 的状态如何，都会禁止 执行写入操作。 EF 与 RCLK 同步，因此它将由 RCLK 的每个上 升沿独立更新。 第 16 页上的延迟表说明了带有相关延迟的空标 志的确认和取消确认。 涌流式邮箱寄存器 可编程的接近空和接近满标志 该性能会直接将数据从输入传输到输出，旁路 FIFO 序列。激活 MB 信号时，经过两个 WCLK 周期后， D[35:0] 上显示的数据也 可用于 Q[35:0]。在涌流式邮箱操作过程中不允许执行正常的读 取和写入操作。启动涌流式邮箱操作前，应该完成 FIFO 读取操 作，从而将数据有效信号 （DVal）置为高电平，这样可以避免 FIFO 上的数据丢失。涌流式邮箱寄存器的宽度始终同端口大小 相对应。 CYF0072V 包括可编程的接近空和接近满标志。每个标志在字边 界上运行，并使用从相应边界标志 （空或满）开始的特定距离进 行编程 （请参考 第 9 页上的编程标志偏移和配置寄存器）。（偏 移范围为 16 到 1023 字）。当 FIFO 包含将编程标志的字的数量 时，PAF 或 PAE 将被确认，以表示 FIFO 接近满或接近空。PAE 和 PAF 的默认标志偏移量为 127 字。这些可编程标志边界带有 相应的阈值。表 2 根据默认偏移值的阈值提供了 PAE 和 PAF 标 志的确认和取消确认条件。 标志操作 PAF 标志信号转换是由 WCLK 的上升沿导致的，PAE 标志转换则 是由 RCLK 的上升沿导致的。 第 16 页上的延迟表说明了带有相 关延迟的这些标志的确认和取消确认。 该器件提供了五个标志引脚，用以指出 FIFO 的状态。 满标志 满标志 （FF）在双字 （突发长度为 2）边界上运行，并且当器 件已满时，该标志为低电平。每当 FF 为低电平，不管 WEN 的 表 2. 可编程标识确认 / 取消确认阈值 操作 PAE 偏移 FIFO 字数量 — PAE PAF 偏移 FIFO 字数量 — PAF 确认 127 FIFO 字数量 <= （PAE 偏移 + 2） 即 FIFO 字数量 <= 129 127 FIFO 字数量 >= FIFO 深度 - （偏移 + 1） 即 FIFO 字数量 >= 2M - 128 取消确认 127 FIFO 字数量 > （偏移） 即 FIFO 字数量 > 127 127 FIFO 字数量 < FIFO 深度 - （偏移） 即 FIFO 字数量 < 2M - 127 文档编号：001-95814 版本 ** 页 8/34 CYF0018V CYF0036V CYF0072V 从标记操作重新传输 请参考 第 16 页上的延迟表，了解更多信息。 重新传输特性对重复传输数据包很有帮助。它会确认接收器已经 接受到数据，若需要，会重新传输该数据。（使用 RT 引脚）启 动重新传输操作会将内部读指针复位到用户 （通过使用 MARK 引脚）标记的 FIFO 的物理位置。在重新传输后的每一个有效读 周期内，将从标记位置中读取数据，并且读指针会一直递增，直 到 FIFO 为空为止。在传输重新传输操作的启动指令后，数据将 被写入到 FIFO 内。可以连续重新传输 FIFO 的整个深度。 编程标志偏移和配置寄存器 各标志是由读和写指针的相关位置控制的，而写指针在重新传输 周期内被更新。欲了解重新传输周期启动后的相关标志更新延 迟，请参考延迟表 [4]。 确认 RT 会启动一个重新传输操作。可以使用重新传输特性将两 个或更多数据字写入到 FIFO 内。当确认 MARK 引脚时，相应于 输出总线上的数据的存储器位置将被标记。在启动重新传输操作 前，需要执行标记操作。 当进行读 / 写操作时，不应该启动重新传输操作。从禁用读操作 到确认 RT 前，用户应该等待四个 RCLK 周期来确保完成这些读 操作。 启动 RT 时，‘ 标记 ’ 位置将作为新的满边界。启动重新传输 操作后，如果用户继续写入数据，在达到该边界时，FF 将被确认 （即写指针达到标记位置后，将确认 FF）。这样可以防止发生覆 盖和数据丢失现象。在读取 RT 期间，满边界在标记位置上保持 为冻结状态，并在 FIFO 为空时被释放。即 FF 保持低电平状态， 直到读完整个FIFO为止。确认EF后，满标志将释放LFF_RELEASE 时钟。进行复位操作 （MRS 或 PRS）时，满边界也被释放 [4]。 CYF0072V 具有 8 位用户可配置寄存器。这些寄存器包含了接近 满 （M）和接近空 （N）偏移值，用于决定确认 PAF 和 PAE 标 志的时间。 可以按照下面两种方式对这些寄存器进行配置：串行负载或并行 负载。通过使用 SPI_SEN（串行使能）引脚可以选择负载方式。 SPI_SEN引脚为低电平时应选择写入到寄存器的串行方式。对于 串行编程操作，存在一个单独的 SCLK 和一个串行输入 （SI）。 在并行模式下，负载 （LD）引脚的低电平状态会使这些寄存器 执行读和写操作。读和写操作从第一个位置 （0x1）到最后位置 （0xA）连续发生。如果 LD 为高电平，那么在 FIFO 上将执行写 操作。 无论选择哪种编程模式 （串行或并行），可以通过并行输出端口 来读取寄存器中的值。不能连续对寄存器值进行读操作。无论选 择串行还是并行编程，执行主设备复位后，都可以在任意时间内 对寄存器进行编程 （重新编程）。在器件运行期间对配置寄存器 进行的任何更改都需要一个 PRS 周期以确保正确的标志操作。 有关在串行和并行模式下访问配置寄存器的详细信息，请参考第 11 页上的表 4 和第 12 页上的表 5。 在并行模式下，到达配置寄存器的最大地址位置时，读取和写入 操作将被返回。在配置寄存器上应该避免同时执行读取和写入操 作。经过八个写时钟周期 （WCLK）后，对配置寄存器进行的更 改才会生效。 注释： 4. 勘误表：更多有关标记和重新传输操作期间的标志操作和满边界冻结的信息，请参考第 31 页上的勘误表。 文档编号：001-95814 版本 ** 页 9/34 CYF0018V CYF0036V CYF0072V 表 3. 配置寄存器 地址 0x1 配置寄存器 保留 默认值 0x00 0x2 保留 0x00 0x3 保留 0x00 X X X X X X X X 0x4 接近空标志生成地址 — （LSB）（N） 0x7F D7 D6 D5 D4 D3 D2 D1 D0 0x5 接近空标志生成地址 — （MSB）（N） 0x00 X X X X X X D9 D8 0x6 保留 0x00 X X X X X X X X 0x7 接近满标志生成地址 — （LSB）（M） 0x7F D7 D6 D5 D4 D3 D2 D1 D0 0x8 接近满标志生成地址 — （MSB）（M） 0x00 X X X X X X D9 D8 0x9 保留 0x00 X X X X X X X X 0xA 快速 CLK 位寄存器 1XXXXXXXb 快速 CLK 位 X X X X X X X 文档编号：001-95814 版本 ** 位 [7] X 位 [6] X 位 [5] X 位 [4] X 位 [3] X 位 [2] X 位 [1] X 位 [0] X X X X X X X X X 页 10/34 CYF0018V CYF0036V CYF0072V 表 4. 在并行模式下对配置寄存器进行写和读操作 SPI_SEN LD WEN REN WCLK RCLK SPI_SCLK 操作 1 0 0 1 因为 LD 和 WEN 均为 低电平， 所以产生 第一个上升沿 X X 对第一个寄存器进行并行写操作 1 0 0 1 第二个上升沿 X X 对第二个寄存器进行并行写操作 1 0 0 1 第三个上升沿 X X 对第三个寄存器进行并行写操作 1 0 0 1 第四个上升沿 X X 对第四个寄存器进行并行写操作 1 0 0 1 X X 1 0 0 1 X X 1 0 0 1 X X 1 0 0 1 第十个上升沿 X X 对第十个寄存器进行并行写操作 1 0 0 1 第十一个上升沿 X X 对第一个寄存器进行并行写操作 （返回） 1 0 1 0 X 因为 LD 和 REN 均为 低电平， 所以产生第 一个上升沿 X 对第一个寄存器进行并行读操作 1 0 1 0 X 第二个上升沿 X 对第二个寄存器进行读操作 1 0 1 0 X 第三个上升沿 X 对第三个寄存器进行并行读操作 1 0 1 0 X 第四个上升沿 X 对第四个寄存器进行并行读操作 1 0 1 0 X X 1 0 1 0 X X 1 0 1 0 X X 1 0 1 0 X 第十个上升沿 X 对第十个寄存器进行并行读操作 1 0 1 0 X 第十一个上升沿 X 对第一个寄存器进行并行读操作 （返回） 1 X 1 1 X X X 无操作 X 1 0 X 上升沿 X X 写入 FIFO 存储器 X 1 X 0 X 上升沿 X 读取 FIFO 存储器 0 0 X 1 X X X 非法操作 文档编号：001-95814 版本 ** 页 11/34 CYF0018V CYF0036V CYF0072V 表 5. 在串行模式下对配置寄存器进行写操作 SPI_SEN LD WEN REN WCLK RCLK SCLK 操作 0 1 X X X X 上升沿 SCLK 的每一个上升沿与 SI （串行输入）的一位相应。根 据 SPI 协议，可以对 10 个寄 存器中的任何一个进行寻址和 写入操作。 X 1 0 X 上升沿 X X 对 FIFO 存储器进行并行写操 作。 X 1 X 0 X 上升沿 X 对 FIFO 存储器进行并行读操 作。 1 0 1 1 X X X 该操作与并行模式相应 （请参考第 11 页上的表 4）。 图 2. 对配置寄存器进行连续的写操作 文档编号：001-95814 版本 ** 页 12/34 CYF0018V CYF0036V CYF0072V 宽度扩展配置 可以扩展 CYFX072V 的宽度，以提供超过 36 位的字宽度。在宽度扩展模式下，可以共享所有控制线路，另外所有标志都可用。通过 对每个 FIFO 的空 （满）标志进行 AND 运算可以创建空 （满）标志；可以从任何器件上检测到 PAE 和 PAF 标志。采用这种技术可 以避免将数据写入到由（因 RCLK 和 WCLK 间的时滞变化所产生）一个时钟周期导致排律无序的 FIFO 内或从该 FIFO 读取数据。图 3 显示的是通过使用两个 36 位字 CYFX072V 来生成 72 位字宽度的示例。 图 3. 使用两个 CYFX072V 扩展宽度 数据写入 (D) 72 36 36 读时钟 （RCLK） 写时钟 （WCLK） 读使能 （REN） 写使能 （WEN） 输出使能（OE） PAE PAF CYFX072V CYFX072V HF EF FF FF EF FF EF 36 数据输出 (Q) 72 36 加电 VCC1、VCC2、VCCIO 和 VREF 达到 第 15 页上的建议直流操作条 件中所规定的最小稳定电压后，器件将会生效。这些电源达到所 需电平最低值后（请参考 第 18 页上的切换特性），可以在 tPU 时 间内访问器件。器件上电没有顺序方面的要求。 件使用了两个 9 位计数器（分别在 RCLK 和 WCLK 上运行），这 些计数器在 MRS 后将计数 256 个读和写时钟周期。第一个达到 其终端计数的计数器时钟将作为 FIFO 的主设备时钟使用。 在 FIFO 正常操作过程中，如果 RCLK 和 WCLK 的相关频率发生 变化，用户可以通过使用配置寄存器 （0xA）中的 “Fast CLK bit” （快速 CLK 位）来指定进行的更改。 读取 / 写入时钟要求 “1”：表示 freq （WCLK）> freq （RCLK） 读取和写入时钟要满足以下要求： “0”：表示 freq （WCLK）< freq （RCLK） ■ 读取 （RCLK）和写入 （WCLK）时钟要自由运行。 ■ 两个时钟的时钟频率应位于 第 15 页上的电气特性中列出的最 小和最大范围之间。 ■ WCLK 到 RCLK 的比率范围应该为 0.5 到 2。 计数器的评估频率将被写入该寄存器位内。通过修改该位，用户 可以覆盖计数器评估频率以加快时钟速度。 无论何时更改了该位的值，要想在 FIFO 执行下一个读取或写入 操作，用户都要等待 tPLL 时长。 对于适当的 FIFO 操作，器件必须决定更快的输入时钟 （RCLK 或 WCLK）。在 MRS 周期后，通过使用计数器来执行该操作。器 文档编号：001-95814 版本 ** 页 13/34 CYF0018V CYF0036V CYF0072V JTAG 操作 CYFX072V 具有两个在 JTAG 链路中内部连接的器件，如 图 4 所示。 图 4. JTAG 链路中的器件连接 TRST TM S TCK TM S TCK device1 TDI TDO TM S TRST TCK device2 TDI TDO TDI TDO 表 6 显示的是 IR 寄存器长度和器件 ID 表 6. JTAG IDCODES IR 寄存器的长度 3 8 器件 1 器件 2 器件 ID （HEX） “Ignore” （忽略） 1E3261CF 旁路寄存器的长度 1 1 表 7. 器件 1 的 JTAG 指令 器件 1 BYPASS 代码 （二进制） 111 表 8. 器件 2 的 JTAG 指令 器件 2 EXTEST 操作码 （十六进制） 00 HIGHZ 07 SAMPLE/PRELOAD 01 BYPASS FF IDCODE 0F 文档编号：001-95814 版本 ** 页 14/34 CYF0018V CYF0036V CYF0072V 最大额定值 适用于 I/O 引脚的电压 ...................................–0.3 V ~ 3.75 V 超过最大额定值 会缩短器件的使用寿命。这些用户指导未经过测 试。 存放温度 （无偏压）.................................–65 °C ~ +150 °C 通电状态下的环境温度范围 ......................–55 °C ~ +125 °C 流入输出的输出电流 （低电平）.................................. 24 mA 静电放电电压 （根据 MIL–STD–883，方法 3015） ....................... > 2001 V 工作范围 范围 地面电位的内核供电电压范围 1 （VCC2）........–0.3 V ~ 2.5 V 环境温度 –40 °C 至 +85 °C 工业级 地面电位的内核供电电压 2 （VCC2）.............–0.3 V ~ 1.65 V 闩锁电流 ........................................................... > 100 mA I/O 端口供电电压 （VCCIO）........................... –0.3 V ~ 3.7 V 建议直流操作条件 参数 [5] 说明 VCC1 内核供电电压 1 最小值 1.70 VCC2 内核供电电压 2 1.425 VREF 参考电压 （不包括所使用的 I/O 标准） VCCIO I/O 供电电压，读取和写入组。 典型值 1.80 最大值 1.90 单位 V 1.5 1.575 V 0.7 0.75 0.8 V LVCMOS33 3.00 3.30 3.60 V LVCMOS18 1.70 1.8 1.90 V 最小值 – 典型值 – 最高值 300 单位 mA – – 600 mA 电气特性 参数 ICC 说明 工作电流 条件 VCC1 = VCC1MAX – – 100 mA –15 – 15 µA –15 – 15 µA II 输入引脚漏电流 VCC2 = VCC2MAX （所有 I/O 切换，频率为 133 MHz） VCCIO = VCCIOMAX （禁用所有输出） VIN = VCCIOmax ~ 0 V IOZ I/O 引脚漏电流 VO = VCCIOmax ~ 0 V CP TMS 和 TCK 的电容 – – – 16 pF CPIO 所有其他引脚的电容 （TMS 和 TCK 除外） – – – 8 pF 注释： 5. 在供电速率大于 1 V / µs 的条件下，器件的操作将受到保证。 文档编号：001-95814 版本 ** 页 15/34 CYF0018V CYF0036V CYF0072V I/O 特性 （在工作范围内） I/O 标准 LVCMOS33 输入电压 （V） 输出电压 （V） 输出电流 （mA） 额定的 I/O 供电电压 V （最大值） V （最小值） V （最大值） V （最小值） I （最大值） I （最大值） IL IH OL OH OL OH 3.3 V 0.80 2.20 0.45 2.40 24 24 LVCMOS18 1.8 V 30% VCCIO 65% VCCIO 0.45 VCCIO – 0.45 16 16 延迟表 延迟参数 周期数量 详细信息 LFF_ASSERT 最大值 = 4 从写入最后数据到 FF 变为低电平的时间。 LEF_ASSERT 0 从读取最后数据到 EF 变为低电平的时间。 [6] 从取消置位 PRS 到正常操作的时间。 LPRS_TO_ACTIVE 32 LMAILBOX 2 当 MB = 1 （wrt WCLK）时，从写入端口到读取端口的延迟。 LREN_TO_DATA 4 从 REN 被置为低电平到输出 FIFO 的第一个数据的延迟时间。 LREN_TO_CONFIG 4 从 REN 和 LD 被置位到从配置寄存器读取第一个数据的延迟时间。 LWEN_TO_PAE_HI 5 [6] 从写入到 PAE 变为高电平的时间。 LWEN_TO_PAF_LO 5 [6] 从写入到 PAF 变为低电平的时间。 LREN_TO_PAE_LO 7 [6] 从读取到 PAE 变为低电平的时间。 7 [6] 从读取到 PAF 变为高电平的时间。 LFF_DEASSERT 8 [6] 从读取到 FF 变为高电平的时间。 LRT_TO_REN 17 从 RT 变为低电平后第一个 RCLK 上升沿到将 REN 置于低电平启动读操作的时间。 在启动重新传输操作后，各标志将在该周期内更新。 LRT_TO_DATA 最大值 = 21 [6] 从 RT 变为低电平后的第一个 RCLK 上升沿到有效数据通过 Q[35:0] 传输的时间。 LIN 最大值 = 26 [6] 在同时读 / 写过程中， FIFO 为空后，执行数据读取操作的启动延迟。 LREN_TO_PAF_HI LEF_DEASSERT LFF_RELEASE [7] 最大值 = 24 最大值 = 6 [6] 从写入到 EF 为高电平的时间。 在重新传输读操作期间，从 EF 为低电平到 FF 取消确认的时间。 注释： 6. 时钟比率为 1 时，这些延迟值才有效。 7. 勘误表：更多有关标记和重新传输操作期间的标志操作和满边界冻结的信息，请参考第 31 页上的勘误表。 文档编号：001-95814 版本 ** 页 16/34 CYF0018V CYF0036V CYF0072V 图 5. 交流测试负载条件 30 0.9 V (a) VCCIO = 1.8 V 30 (b) VCCIO = 3.3 V (c) 所有输入脉冲 文档编号：001-95814 版本 ** 页 17/34 CYF0018V CYF0036V CYF0072V 切换特性 参数 -133 说明 单位 最小值 最大值 – 2 ms tPU 所有供电电压达到最小值后的加电时间 tS 时钟周期频率 3.3 V LVCMOS 24 133 MHz tS 时钟周期频率 1.8 V LVCMOS 24 133 MHz tA 数据访问时间 – 10 ns tCLK 时钟周期时间 7.5 41.67 ns tCLKH 时钟为高电平的时间 3.375 – ns tCLKL 时钟为低电平的时间 3.375 – ns tDS 数据建立时间 3 – ns tDH 数据保持时间 3 – ns tENS 使能建立时间 3 – ns tENH 使能保持时间 3 – ns tENS_SI SPI_SI 和 SPI_SEN 引脚的设置时间 5 – ns tENH_SI SPI_SI 和 SPI_SEN 引脚的保持时间 5 – ns tRATE_SPI SCLK 的频率 – 25 MHz tRS 复位脉冲宽度 100 – ns tPZS 从端口大小选择到 MRS 的设置时间 25 – ns tPZH 从 MRS 到端口大小选择的保持时间 25 – ns tRSF 从复位到标志输出的时间 – 50 ns tPRT 重新传输脉冲宽度 5 – RCLK 周期 tOLZ 从输出使能到输出变为低阻态的时间 4 15 ns tOE 从输出使能到输出有效的时间 – 15 ns tOHZ 从输出使能到输出变为高阻态的时间 – 15 ns tWFF 向 FF 写入时钟的时间 – 8.5 ns tREF 从读取时钟到 EF 的时间 – 8.5 ns tPAF 从时钟到 PAF 标志的时间 – 17 ns tPAE 从时钟到 PAE 标志的时间 – 17 ns tHF 从时钟到 HF 标志的时间 – 17 ns tPLL 同步 PLL 所需的时间 – 1024 周期 tRATE_JTAG JTAG TCK 周期时间 100 – ns tS_JTAG JTAG TMS、 TDI 的建立时间 8 – ns tH_JTAG JTAG TMS、 TDI 的保持时间 8 – ns tCO_JTAG 从 JTAG TCK 为低电平到 TDO 有效的时间 – 20 ns 文档编号：001-95814 版本 ** 页 18/34 CYF0018V CYF0036V CYF0072V 切换波形 图 6. 写周期时序 tCLK tCLKH tCLKL WCLK tDS tDH D[35:0] tENH tENS WEN、IE 无操作 图 7. 读周期时序 tCLK RCLK tENS tENH REN 无操作 LREN_TO_DATA tA 有效数据 Q[35:0] tOLZ tOHZ OE DVal 文档编号：001-95814 版本 ** 页 19/34 CYF0018V CYF0036V CYF0072V 切换波形 （续） 图 8. 复位时序 MRS / PRS tRS tRSF EF、PAE tRSF DVal、FF、PAF、 HF tRSF OE=1 Q[35:0] – OE=0 图 9. 从 MRS 到 PORTSZ[2:0] WCLK/RCLK MRS tPZS tPZH PORTSZ[2:0] 文档编号：001-95814 版本 ** 页 20/34 CYF0018V CYF0036V CYF0072V 切换波形 （续） 图 10. 空标志时序 RCLK tREF EF EF REN REN OE OE Q[35:0] Q(Last)-3 Q(Last)-2 Q(Last)-1 Q(Last) 无效数据 DVal 图 11. 满标志时序 WCLK tDS D[35:0] D0（被写入） D1（被写入） D2（被写入） D3（不被写入） D4（不被写入） tWFF FF WEN 文档编号：001-95814 版本 ** 页 21/34 CYF0018V CYF0036V CYF0072V 切换波形 （续） 图 12. 初始数据延迟 WCLK WEN D[35:0] D0 D1 D2 D3 D4 D5 D6 RCLK tA REN L IN (iNITIAL LATENCY) Q[35:0 QO Q1 Q2 Q3 Q4 Q5 Q6 DVal 图 13. 涌流式邮箱操作 WCLK D[35:0] REN / WEN 0 1 DO 2 D1 2 1 3 D2 D3 D4 L MAILBOX MB Q[35:0] QO Q1 Q2 Q3 Q4 DVal0/ DVal1 DVal 文档编号：001-95814 版本 ** 页 22/34 CYF0018V CYF0036V CYF0072V 切换波形 （续） 图 14. 配置寄存器写入 WCLK tENS WEN LD tDH tDS D[35:0] config-reg 0 config-reg 1 config-reg 2 config-reg 3 config-reg 4 config-reg 5 图 15. 配置寄存器读取 WCLK /RCLK REN LREN_TO_CONFIG tA LD Q[35:0] Reg - 1 图 16. 空标志取消确认 WCLK WEN / IE D[35:0] D0 D1 L EF_DEASSERT EF tREF RCLK REN 文档编号：001-95814 版本 ** 页 23/34 CYF0018V CYF0036V CYF0072V 切换波形 （续） 图 17. 空标志确认 0 1 1 2 2 3 3 4 8 5 RCLK REN tA Q[35:0] Q LAST DVal L REN_TO_DATA EF tREF L FF_RELEASE 8 FF 图 18. 满标志确认 WCLK WEN / IE D[35:0] D 0 D 1 D x D LAST-1 D LAST NOT WRITTEN NOT WRITTEN FF 注释： 8. 勘误表：更多有关标记和重新传输操作期间的标志操作和满边界冻结的信息，请参考第 31 页上的勘误表。 文档编号：001-95814 版本 ** 页 24/34 CYF0018V CYF0036V CYF0072V 切换波形 （续） 图 19. 满标志取消确认 0 1 2 3 8 WCLK WEN / IE D[35:0] D LAST-5 D LAST-4 D LAST-3 D LAST-2 D LAST-1 D LAST L FF_DEASSERT FF RCLK REN 图 20. PAE 的确认和取消确认 WCLK WEN / IE 注释 9 RCLK REN L WEN_TO_PAE_HI 1 READ L REN_TO_PAE_LO PAE tPAE tPAE 注释： 9. 有关可编程标志边界的详细内容，请参考第 8 页上的表 2 和 第 16 页上的延迟表。 文档编号：001-95814 版本 ** 页 25/34 CYF0018V CYF0036V CYF0072V 切换波形 （续） 图 21. PAF 的确认和取消确认 WCLK WEN / IE 注释 10 RCLK REN L WEN_TO_PAF_LO 1 READ L REN_TO_PAF_HI PAF tPAF tPAF 图 22. HF 的确认和取消确认 WCLK WEN / IE FULL / 2 WRITE RCLK REN L WEN_TO_PAF_LO 1 READ L REN_TO_PAF_HI HF tHF tHF 注释： 10. 有关可编程标志边界的详细内容，请参考第 8 页上的表 2 和 第 16 页上的延迟表。 文档编号：001-95814 版本 ** 页 26/34 CYF0018V CYF0036V CYF0072V 切换波形 （续） 图 23. 标记 RCLK tENS REN tENH MARK Q[35:0] Q (N-2) Q (N-1) DVal Q (N) Q (N+1) Q (N+2) Q (N+3) Q (N+4) Q (N+5) Q (N+6) DATA MARKED 图 24. 重新传输 RCLK REN tPRT LRT_TO_REN LRT_TO_DATA RT Q[35:0] Q (N) Q (N+1) RETRANSMIT FROM DATA MARKED DVal All Flags 11 FLAGS UPDATED AFTER RT 11 注释： 11. 勘误表：更多有关标记和重新传输操作期间的标志操作和满边界冻结的信息，请参考第 31 页上的勘误表。 文档编号：001-95814 版本 ** 页 27/34 CYF0018V CYF0036V CYF0072V 订购信息 速度 （MHz） 133 订购代码 CYF0018V33L-133BGXI 封装图 封装类型 工作范围 51-85167 209 球型焊盘 FBGA （14 × 22 × 1.76 mm） 工业级 CYF0036V33L-133BGXI CYF0072V33L-133BGXI CYF0018V18L-133BGXI CYF0072V18L-133BGXI 订购代码定义 CY F X XXX VXX X - XXX BGXI 速度： 133 MHz I/O 标准： L = LVCMOS I/O 电压： V18 = 1.8 V V33 = 3.3 V 容量： 018 = 18M 036 = 36M 072 = 72M 0 — 单队列 FIFO 赛普拉斯 文档编号：001-95814 版本 ** 页 28/34 CYF0018V CYF0036V CYF0072V 封装图 图 25. 209 球型焊盘 FBGA （14 × 22 × 1.76 mm） BB209A 封装外形， 51-85167 51-85167 *C 文档编号：001-95814 版本 ** 页 29/34 CYF0018V CYF0036V CYF0072V 缩略语 文档规范 缩略语 说明 测量单位 FF 满标志 FIFO 先进先出 °C 摄氏度 HF 半满 MHz 兆赫兹 输入使能 A 微安 输入 / 输出 mA 毫安 小间距球栅阵列 mm 毫米 ms 毫秒 ns 纳秒 Ω 欧姆 pF 皮法 V 伏特 W 瓦特 IE I/O FBGA JTAG 联合测试行动小组 LSB 最低有效位 LVCMOS 低压互补金属氧化物半导体 MB 邮箱 MRS 主设备复位 MSB 最高有效位 OE 输出使能 PAF 可编程接近满 PAE 可编程接近空 PRS 部分复位 RCLK 读取时钟 REN 读取使能 RCLK 读取时钟 SCLK 串行时钟 TCK 测试时钟 TDI 测试数据输入 TDO 测试数据输出 TMS 测试模式选择 WCLK 写入时钟 WEN 写使能 文档编号：001-95814 版本 ** 符号 测量单位 页 30/34 CYF0018V CYF0036V CYF0072V 勘误表 本节介绍的是 18 Mbit、 36 Mbit 和 72 Mbit 可编程 FIFO 的勘误表。勘误表中包括勘误触发条件、影响范围、可用解决方案和芯片修 订适用性。如果您有任何问题，请与当地的赛普拉斯销售代表联系，或在 www.cypress.com/go/support 网站上提出有关技术支持的要 求。 受影响的器件型号 器件型号 器件特性 CYF0018V33L-133BGXI 18 Mbit 可编程单队列 FIFO （3.3 V LVCMOS） CYF0018V18L-133BGXI 18 Mbit 可编程单队列 FIFO （1.8 V LVCMOS） CYF0036V33L-133BGXI 36 Mbit 可编程单队列 FIFO （3.3 V LVCMOS） CYF0072V33L-133BGXI 72 Mbit 可编程单队列 FIFO （3.3 V LVCMOS） CYF0072V18L-133BGXI 72 Mbit 可编程单队列 FIFO （1.8 V LVCMOS） CYF2072V33L-100BGXI 72 Mbit 可编程八队列 FIFO （3.3 V LVCMOS） 18 Mbit、 36 Mbit 和 72 Mbit 可编程 FIFO 合格状态 产品状态：正在生产 18 Mbit、 36 Mbit 和 72 Mbit 可编程 FIFO 勘误表摘要 该表定义了可用 18 Mbit、 36 Mbit 和 72 Mbit 可编程 FIFO 器件系列的勘误表适用性。‘X’ 字符表示选定器件具有该错误。 项目 1. 重新传输问题 2. 满边界冻结 文档编号：001-95814 版本 ** 器件型号 芯片版本 修复状态 CYF0018V CYF0036V X 正在修复过程。 CYF0072V CYF2072V X 将器件的日期代码修改为 WW1331 或 WW1331 之后。 CYF0018V CYF0036V X 对流程进行修改。 CYF0072V CYF2072V X 将器件的日期代码修改为 WW1331 或 WW1331 之后。 页 31/34 CYF0018V CYF0036V CYF0072V 1. 重新传输问题 ■ 问题定义 重新传输期间的标志失败：在重新传输周期内不会更新各标志 （PAE、 HF、 PAF 和 FF）。在重新传输周期完成时，不会恢复这 些标志。在进行器件操作期间，空标志 （EF）和数据有效信号 （DVal）保持不变。 ■ 受影响的参数 在重新传输周期内，由于各标志 （PAE、 HF、 PAF 和 FF）不被更新，因此它们的相关延迟和时序参数不可用。 ■ 触发条件 使用 RT 信号启动重新传输周期。 ■ 影响范围 启动重新传输周期时，各个标志 （PAE、 HF、 PAF 和 FF）不能正确反映 FIFO 的状态。根据这些标志在重新传输期间跟踪 FIFO 中字数量的客户应用会得到错误信息，因为这些标志未被更新。这种失败会强制要求使用一个复位周期 （单队列的部分复位和多 队列器件的主设备复位）来确保标志在重新传输周期后得到恢复，即在重新传输周期完成后恢复标志功能和 FIFO 的正常操作。 ■ 解决方案 在重新传输周期内，没有任何解决方案可以恢复 PAE、 HF、 PAF 和 FF 的功能。 重新传输周期完成后，通过执行复位周期 （单队列的部分复位和多队列器件的主设备复位）来恢复 PAE、 HF、 PAF 和 FF 的功 能，从而正常执行 FIFO 操作。 ■ 修复状态 重新传输问题正在修复过程中。在带有设计纠正的器件内，预期标志功能将在重新传输周期内得到恢复。重新传输周期后，不会强 制要求复位来恢复 FIFO 的正常操作。器件的修复将于 2013 年 2 月 4 日完成。 2. 满边界冻结 ■ 问题定义 满边界冻结：启动 RT 时，（使用 MARK 引脚标记的）标记位置不会成为新的满标志边界。 ■ 受影响的参数 LFF_RELEASE：对于 CYF0018V 和 CYF0036V，在启动重新传输操作时，标记位置不会成为新的满边界。因此，该参数受到影响。 ■ 触发条件 不适用。 ■ 影响范围 启动 RT 时，如果将数据写入到超越 FIFO 存储器标记位置的位置内，它将被视为 FIFO 上溢出。这样会引起数据丢失现象。 ■ 解决方案 在无设计纠正的器件内，没有解决方案可避免发生溢出现象。 ■ 修复状态 在带有设计纠正的器件内，标记位置成为新的满边界。带有标记位置和新满边界的固定器件适用于 72M 器件 （CYF0072V 和 CYF2072V），它的日期代码为 WW1331 或 WW1331 后 （2013 年 8 月）。而对于 CYF0018V 和 CYF0036V，满边界冻结问题正 在修复过程中。 文档编号：001-95814 版本 ** 页 32/34 CYF0018V CYF0036V CYF0072V 文档修订记录 文档标题：CYF0018V/CYF0036V/CYF0072V， 18/36/72 Mbit 可编程 FIFO 文档编号：001-95814 ECN 版本 变更者 提交日期 ** 4691553 WAHY 文档编号：001-95814 版本 ** 04/15/2015 变更说明 本文档版本号为 Rev**，译自英文版 001-53687 Rev*O。 页 33/34 CYF0018V CYF0036V CYF0072V 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要找到距您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车级产品 cypress.com/go/automotive 时钟与缓冲器区 接口 照明与电源控制 存储器 PSoC cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc 触摸感应产品 PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch USB 控制器 无线 / 射频 psoc.cypress.com/solutions cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2009-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会以明示 或暗示的方式授予任何专利许可或其他权利。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能发 生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有风 险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的权 利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的 关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号：001-95814 版本 ** 本文件中介绍的所有产品和公司名称均为其各自所有者的商标。 修订日期 April 15, 2015 页 34/34