Sanyo LC72725M Cmos lsi Datasheet

注文コード No. N7 6 7 2 A
半導体ニューズ No.N※7672 とさしかえてください。
LC72725M
LC72725V
LC72725NV
CMOS LSI
RDS 復調 LSI
LC72725M,72725V,72725NVはRDS(Radio Data System)信号復調処理用LSIである。このLSIはBPF・
復調回路およびデータバッファRAMを内蔵しており、RDSデータを外部からのクロック入力により読
み出すこと(スレーブ動作)が可能である(RDSクロック出力に同期して読み出すマスタ動作も可能)。
機能
・BPF
・RDS復調
: スイッチド・キャパシタ・フィルタ(SCF)
: 57kHzキャリア再生・クロック再生
バイフェーズデコード・差動デコード
・バッファRAM
: 128ビット(約100ms)のデータ保存可能
・データ出力
: マスタ/スレーブ読みだし切換え
・RDS‑ID検出
: IDリセット可能
・スタンバイ制御
: 水晶発振回路停止
・低電圧対応
: 2.7〜5.5V(LC72723:4.5〜5.5V)
・水晶発振能力向上品 : LC72725NV
・完全無調整
特長
・動作電源電圧
・動作周囲温度
・パッケージ
: 2.7〜5.5V
: −20〜+70℃
: MFP16/SSOP16(LC72723:DIP16/MFP16)
絶対最大定格/Ta=25℃,Vssd=Vssa=0V
項目
記号
端子名
定格値
unit
最大電源電圧
VDD max
Vddd,Vdda(※)
−0.3〜+7.0
V
最大入力電圧
VIN1 max
TEST,MODE,RST
−0.3〜+7.0
V
VIN2 max
XIN,RDCL
−0.3〜Vddd+0.3
V
VIN3 max
MPXIN,CIN
−0.3〜Vdda+0.3
V
VO1 max
RDS‑ID(READY)
−0.3〜+7.0
V
VO2 max
XOUT,RDDA,RDCL
−0.3〜Vddd+0.3
V
VO3 max
FLOUT
−0.3〜Vdda+0.3
V
最大出力電圧
※ 但しVdda≦Vddd+0.3V
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D2004 TS IM B8‑8395,8397,8472 NV 追 / N2503 TS IM ◎金子 No.7672‑1/8
LC72725M, 72725V, 72725NV
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項目
最大出力電流
許容消費電力
記号
端子名
IO1 max
XOUT,FLOUT,RDDA,RDCL
IO2 max
RDS‑ID(READY)
Pd max
(Ta≦85℃)
定格値
unit
+3.0
mA
+20.0
mA
MFP16: 140
SSOP16: 100
mW
動作周囲温度
Topr
−20〜+70
℃
保存周囲温度
Tstg
−40〜+125
℃
許容動作範囲/Ta=−20〜+70℃,Vssd=Vssa=0V,Vddd=Vdda
項目
記号
端子名
電源電圧
VDD
Vddd,Vdda
入力「H」レベル電圧
VIH1
条件
typ
max
unit
2.7
5.5
V
TEST,MODE,RST
0.7Vddd
6.5
V
VIH2
RDCL
0.7Vddd
Vddd
V
入力「L」レベル電圧
VIL
RDCL,RST,TEST,MODE
0
0.3Vddd
V
出力電圧
VO1
RDDA,RDCL
Vddd
V
VO2
RDS‑ID(READY)
6.5
V
VIN
MPXIN
1.6
50
mVrms
VXIN
XIN
400
1500
mVrms
発振保証水晶振動子
Xtal
XIN,XOUT
CI≦120Ω
水晶発振周波数偏差
Txtal
XIN,XOUT
fo=4.332MHz
RDCLセットアップ時間
tCS
RDCL,RDDA
RDCL「H」レベル時間
tCH
RDCL「L」レベル時間
入力振幅
Vddd=Vdda
min
f=57±2kHz
4.332
MHz
±100
ppm
0
µs
RDCL
0.75
µs
tCL
RDCL
0.75
µs
データ出力時間
tDC
RDCL,RDDA
0.75
µs
READY出力時間
tRC
RDCL,READY
0.75
µs
READY「L」レベル時間
TRL
READY
107
ms
電気的特性/Ta=−20〜+70℃,Vssd=Vssa=0V,Vddd=Vdda
項目
入力抵抗値
記号
端子名
条件
min
typ
max
unit
Rmpxin
MPXIN‑Vssa
f=57kHz
100
kΩ
Rcin
CIN‑Vssa
f=57kHz
120
kΩ
内蔵帰還抵抗
Rf
XIN
1.0
MΩ
中心周波数
Fc
FLOUT
56.5
57.0
57.5
kHz
−3dB帯域幅
BW−3dB
FLOUT
2.5
3.0
3.5
kHz
増幅度
Gain
MPXIN‑FLOUT
f=57kHz
28
31
34
dB
阻止域減衰量
Att1
FLOUT
∆f=±7kHz
30
dB
Att2
FLOUT
f<45kHz,
40
dB
50
dB
f>70kHz
Att3
FLOUT
f<20kHz
基準電圧出力
Vref
Vref
Vdda=3V
ヒステリシス幅
VHIS
TEST,MODE,RST,
RDCL
1.5
V
0.1Vddd
V
出力「H」レベル電圧
VOH
RDDA,RDCL
I=2mA
Vddd−0.4
V
出力「L」レベル電圧
VOL1
RDDA,RDCL
I=2mA
0.4
V
VOL2
RDS‑ID(READY)
I=8mA
0.4
V
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No.7672‑2/8
LC72725M, 72725V, 72725NV
前ページより続く。
項目
入力「H」レベル電流
記号
端子名
条件
IIH1
TEST,MODE,RST,RDCL
VI=6.5V
IIH2
XIN
VI=Vddd
IIL1
TEST,MODE,RST,RDCL
VI=0V
IIL2
XIN
VI=0V
出力オフリーク電流
IOFF
RDS‑ID(READY)
VO=6.5V
消費電流
Idd
Vddd+Vdda
Vddd+Vdda
入力「L」レベル電流
typ
max
2.0
2.0
(Vddd=Vdda=3V)
外形図
unit:mm
3035B [LC72725M]
min
5
unit
5.0
µA
11
µA
5.0
µA
11
µA
5.0
µA
mA
外形図
unit:mm
3178A [LC72725V,LC72725NV]
ピン配置図(MFP16/SSOP16)
16 RDCL
RDS-ID/READY 1
15 RST
RDDA 2
Vref 3
MPXIN 4
Vdda 5
Vssa 6
LC72725M
LC72725V
LC72725NV
14 XOUT
13 XIN
12 Vddd
11 Vssd
10 MODE
FLOUT 7
9 TEST
CIN 8
Top view
No.7672‑3/8
LC72725M, 72725V, 72725NV
ブロック図
VREF
+3V
FLOUT
CIN
+3V
Vdda
Vssa
MPXIN
PLL
(57kHz)
REFERENCE
VOLTAGE
CLOCK
RECOVERY
(1187.5Hz)
Vssd
VREF
ANTIALIASING
FILTER
57kHz
BPF
(SCF)
Vddd
DATA
DECODER
SMOOTHING
FILTER
RDDA
RDCL
RAM
(128bit)
RST
CLK(4.332MHz)
TEST
TEST
RDS-ID
DETECT
OSC
XIN
MODE
RDS-ID/
READY
XOUT
No.7672‑4/8
LC72725M, 72725V, 72725NV
端子説明
端子名
端子番号
3
VREF
端子説明
I/O
基準電圧出力(Vdda/2)
端子形式
Vdda
出力
Vssa
4
MPXIN
ベースバンド(マルチプレックス)信号入力
Vdda
入力
Vssa
7
FLOUT
サブキャリア出力(フィルタ出力)
出力
8
CIN
サブキャリア入力(コンパレータ入力)
Vdda
入力
Vssa
VREF
5
Vdda
アナログ系電源(+3V)
−
−
6
Vssa
アナログ系グランド
−
−
14
XOUT
水晶発振出力(4.332MHz)
Vddd
出力
13
XIN
水晶発振入力(外部基準信号入力)
9
TEST
テスト入力
10
MODE
読みだしモード設定(0:マスタ,1:スレーブ)
15
RST
RDS‑ID/RAMリセット(正極性)
2
RDDA
RDSデータ出力
XIN
Vssd
XOUT
入力
S
Vssd
Vddd
出力
Vssd
16
RDCL
Vddd
RDSクロック出力(マスタモード)/
RDSクロック入力(スレーブモード)
入出力
Vssd
S
1
RDS‑ID/
READY
RDS‑ID/READY出力(正極性)
(LC72723:負極性)
出力
Vssd
12
Vddd
デジタル系電源(+3V)
−
−
11
Vssd
デジタル系グランド
−
−
No.7672‑5/8
LC72725M, 72725V, 72725NV
入出力の説明
TEST
MODE
0
0
0
回路動作モード
RDCL端子
RDS‑ID/READY端子
マスタ動作モード
クロック出力
RDS‑ID出力
1
スレーブ動作モード
クロック入力
READY出力
1
0
スタンバイモード(水晶発振停止)
−
−
1
1
LSIテストモード(ユーザ設定不可)
−
−
RST端子
RST=0
通常動作
RST=1
RDS‑ID・復調回路クリア+READY・メモリクリア(スレーブモード時)
RDS‑ID/READY端子
マスタ動作時
スレーブ動作時
RDS‑ID出力(Active‑high)
読み出しデータREADY出力(Active‑high)
注意:RDS‑ID(READY)端子はNchオープンドレイン端子となっており、プルアップ抵抗を接続すること
によりデータが出力される。
RDCL/RDDA出力タイミング
・マスタ動作モードの場合
421µs
421µs
Tp1
RDCL 出力
RDDA 出力
17µs Tp21
17µs
RSTの動作
・マスタ動作モードの場合
Tp3≧250ns
RST
RDS-ID
RDCL
RDDA
(注意)
RST 入力後、最初の
RDS‑ID 検出まで
RDCL,RDDA 出力は high
レベルでストップする。
No.7672‑6/8
LC72725M, 72725V, 72725NV
スレーブ動作モード時の RDCL 制御
tRH
tCS
tCH
tDC
READY
tRC
tCL
tCS
RDCL
RDDA
項目
記号
端子名
RDCLセットアップ時間
tCS
RDCL,RDDA
RDCL「H」レベル時間
tCH
RDCL「L」レベル時間
条件
min
typ
max
unit
0
µs
RDCL
0.75
µs
tCL
RDCL
0.75
µs
データ出力時間
tDC
RDCL,RDDA
0.75
µs
READY出力時間
tRC
RDCL,READY
0.75
µs
READY「H」レベル時間
tRH
READY
107
ms
注意:1.READY信号がHIGHとなってから、RDCLクロック入力を開始する。READY状態がLOWの時、RDCL
はLOWレベルで待機すること。
2.RDCL入力をLOW→HIGH→LOWと行うごとに、RDCLがLOWとなってからtRC時間以降のタイミン
グで、READYレベルを確認し、もしHIGHの時は次のRDCLクロック入力を続行する。もしREADY
がLOWの時はRDCL入力をその時点で停止する。
3.上記タイミングを満足するとき、RDDAはRDCLの立上がりまたは立下がりどちらのタイミン
グでも取り込むことができる。
4.READY信号はメモリ上の最後のデータを読み込んだ後、RDCLの立下がりからtRC時間後にLOW
になる。また、1ビットでもメモリにデータが書き込まれればHIGHになりデータ読み出しが
可能。
5.チャネル切換え時には、直後にRST入力によりメモりおよびREADYリセットを行うことが望
ましい。
そうでないと、メモリ上に前チャネルの受信データが残ることがある。RST入力を行うと、
メモリにはRDS‑IDが検出されるまでデータは書き込まれず、従ってREADY信号はRDS‑ID検出
後にHIGHとなる(スレーブ動作時にはRDS‑IDは出力されないが、IC内部では検出している)。
RST入力後、一旦RDS‑IDが検出されると、それ以降の受信データはRDS‑IDの検出状況にかか
わらずメモリに書き込まれる。
6.読み出し途中で、読み出しモードをマスタ/スレーブに切換えることができる。この場合、
データの連続性を保つためには以下の点に注意することが必要である。
(1)マスタ時データ取り込みタイミング
RDCLの立下がりタイミングでデータを取り込むこと。
(2)マスタ→スレーブ切換えタイミング
RDCL出力がLOWになってRDDAデータを取り込んでから、直ちにMODEをHIGHにした後、マ
イコンからRDCL信号(LOW)を出力開始する。RDCLがLOWとなってから840µs(tms)以内に
マイコンからのRDCL出力が開始されねばならない。この場合最後にマスタモードで読
み出したデータがn番目のデータとすると、n+1番目のデータからメモリに書き込まれ
る。
No.7672‑7/8
LC72725M, 72725V, 72725NV
(3)スレーブ→マスタ切換えタイミング
メモリデータを一旦全て読み込みREADYがLOWとなってから、次にもう一度READYがHIGH
になるまで待ち(Timing A)、直ちにデータを1ビット読み出してRDCLクロックを入力す
る。その後READYがLOWとなった時点でマイコンからのRDCL出力は終了し、その後MODE
をLOWとする。READYがHIGHとなって(Timing A)から840µs(tsm)以内にMODEをLOWに切換
えねばならない。
tms
RDCL(micon status)
RDCL(LSI status)
INPUT
OUTPUT
INPUT
OUTPUT
INPUT
OUTPUT
undefined
RDCL
MODE
Timing A
tsm
READY
RDDA
n-2
n-1
n
m
n+1
m+1
m+2
LC72725応用接続例(マスタ動作モードの場合)
2
RDDA
10µF
Vssa
+
3
4
MPXIN
RDSID/READY
RDCL
RDDA
RST
VREF
XOUT
16
RDCL
15
RST
14
4.332MHz
XIN
13
Vdda
Vddd
12
Vssa
Vssd
MPXIN
330pF
0.1µF
6
11
Vssa
Vssd
Vssd
Vssd
7
560pF
Vddd
0.1µF
5
Vdda
22pF
1
22pF
RDSID/READY
10kΩ
Vddd
8
FLOUT
CIN
MODE
10
TEST
9
Vssd
注意事項
RST端子を未使用の場合、グランドに接続すること。
PS No.7672‑8/8
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