注文コード No. N 8 0 1 3 LC723341E CMOS LSI ETRコントローラ LC723341Eは250MHzまで動作するPLLと1/4duty、1/2バイアス型のLCDドライバを内蔵した電子同調 シングルチップマイクロコントローラである。 機能 ・プログラムメモリ(ROM) ・データメモリ(RAM) ・サイクルタイム ・スタック ・LCDドライバ ・割り込み ：4096×16ビット(8Kバイト) ：256×4ビット ：1.33µs(全一語命令)4.5MHz ：8レベル ：48∼80セグメント(1/4duty,1/2バイアス型) ：外部割り込み 2系統 タイマ割り込み 2系統(1, 5, 10, 50ms) ・ADC ：4チャネル(6ビット逐次比較型) ・入力専用ポート ：8ポート(内4ポートはADCと切換え) ・出力専用ポート ：10ポート(内6ポートはオープンドレインポート、 4ポートはCMOS/オープンドレイン切換え可能) ・入出力ポート ：19ポート(内8ポートはセグメントポートと切換え) ・PLL ：基準周波数25, 12.5, 6.25, 5, 3, 3.125kHz 不感帯制御可能(4種類)、アンロック検出回路内臓 ・入力周波数(入力感度) ：FM帯10∼250MHz AM帯0.5∼40MHz ・入力感度 ：FM帯35mVrms(130MHz∼：50mVrms) AM帯35mVrms ・IFカウント ：HCTR入力 0.4∼12MHz(35mVrms) ・外部リセット端子 ：CPU,PLL動作中PCが0番地からスタート ・リセット ：電圧検出型リセット回路内蔵 ・HALTモード ：コントローラの動作クロックを一時的に遅くし、 電流を少なくする ・BACK UPモード ：X’tal発振を停止 ・スタティックパワーON機能 ：PFポートでBACK UPが解除できる ・BEEP ：6.25, 3.125, 2.5, 2.08, 1.5, 1.25, 0.75kHz ・メモリ保持電圧 ：0.9V以上 ・VDD ：PLL 4.5V∼5.5V CPU 3.5V∼5.5V ・パッケージ ：QIP64E(0.8mmピッチ) N1004 TS IM ◎武田 B8-7963 No.8013-1/11 LC723341E 絶対最大定格/Ta=25℃,VSS=0V 項目 記号 最大電源電圧 VDD max 入力電圧 VIN 出力電圧 VOUT1 VOUT2 出力電流 IOUT1 IOUT2 IOUT3 条件 定格値 unit −0.3∼＋6.5 V 全入力端子 −0.3∼VDD∼＋0.3 V PE2,PL0∼3 −0.3∼＋15 V VOUT1以外の全出力端子 −0.3∼VDD＋0.3 V PC,PD,PE3,PG,PH,PK,EO 0∼3 mA PB 0∼1 mA mA PE2,PL0∼3 0∼2 IOUT4 S1∼S20 0∼1 µA IOUT5 COM1∼COM4 3 mA 許容消費電力 Pd max Ta=−20∼＋70℃ 300 mW 動作周囲温度 Topr −20∼＋70 ℃ 保存周囲温度 Tstg −45∼＋125 ℃ 許容動作範囲/Ta=−20∼＋70℃,VDD=2.6∼5.5V 項目 電源電圧 入力｢H｣レベル電圧 入力｢L｣レベル電圧 記号 端子名 min typ max unit VDD1 PLL動作電圧 4.5 5.5 VDD2 メモリ保持電圧 0.9 5.5 VDD3 CPU動作電圧 2.6 5.5 VIH1 VIH2,VIH3,AMIN,FMIN,HCTR,XIN 以外の入力ポート 0.7VDD VDD V VIH2 BRES 0.8VDD VDD V VIH3 PFポート 0.6VDD VDD V VIL1 VIL2,VIL3,AMIN,FMIN,HCTR,XIN 0 0.3VDD V 以外の入力ポート V VIL2 BRES 0 0.2VDD V VIL3 PFポート 0 0.2VDD V VIN1 XIN 0.5 1.5 Vrms VIN2 FMIN,AMIN 0.035 0.35 Vrms VIN3 FMIN 0.05 0.35 Vrms VIN4 HCTR 0.035 0.35 Vrms 入力電圧範囲 VIN6 ADI0,ADI1,ADI2,ADI3 0 VDD V 入力周波数 FIN1 XIN 5.0 MHz FIN2 FMIN：VIN2,VDD1 10 130 MHz FIN3 FMIN：VIN3,VDD1 130 250 MHz FIN4 AMIN(H)：VIN2,VDD1 2 40 MHz FIN5 AMIN(L)：VIN2,VDD1 0.5 10 MHz FIN6 HCTR：VIN4,VDD1 0.4 15 MHz 入力振幅 4.0 4.5 No.8013-2/11 LC723341E 電気的特性(許容動作範囲内において) 項目 記号 端子名 min typ max unit 入力｢H｣レベル IIH1 XIN：VI=VDD=5.0V 2.0 5.0 15 µA 電流 IIH2 FMIN,AMIN,HCTR：VI=VDD=5.0V 4.0 10 30 µA IIH3 PA(プルダウン無),PC,PD,PF,PG,PH,PK 3 µA ポート,BRES：VI=VDD=5.0V 入力｢L｣レベル IIL1 XIN：VI=VDD=VSS −2.0 −5.0 −15 µA 電流 IIL2 FMIN,AMIN,HCTR：VI=VDD=VSS −4.0 −10 −30 µA IIL3 PA(プルダウン無),PC,PD,PF,PG,PH,PK −3 µA 0.05VDD V ポート,BRES：VI=VDD=VSS 入力フローティン VIF PA プルダウン有 RPD1 PA プルダウン抵抗 RPD2 TEST1抵抗 ヒステリシス幅 VH BRES 0.1VDD 出力｢H｣レベル VOH1 PB：IO=1mA VDD−2.0 電圧 VOH2 PC,PD,PE3,PG,PH,PK：IO=1mA VDD−1.0 V VOH3 EO：IO=500µA VDD−1.0 V VOH4 XOUT：IO=200µA VDD−1.0 V VOH5 S1∼S20：IO=100µA VDD−1.0 V VOH6 COM1,COM2,COM3,COM4：IO=5µA 出力｢L｣レベル VOL1 PB：IO=−50µA 電圧 VOL2 グ電圧 プルダウン抵抗 VDD=5.0V 75 100 200 10 VDD−0.75 kΩ kΩ V VDD−1.0 V VDD−0.5 1.0 V 2.0 V PC,PD,PE3,PG,PH,PK：IO=−1mA 1.0 V VOL3 EO：IO=−500µA 1.0 V VOL4 XOUT：IO=−200µA 1.0 V VOL5 S1∼S20：IO=−100µA 1.0 V VOL6 COM1,COM2,COM3,COM4：IO=−5µA 0.75 V VOL7 PE2,PL0∼3：IO=5mA 2.0 V 出力オフリーク IOFF1 PB,PC,PD,PE3,PG,PH,PK,E0ポート −3 3 µA 電流 IOFF2 PE2,PL0∼3 −100 100 nA 出力中間レベル VM COM1,COM2,COM3,COM4：VDD=5.0V 3.0 V 0.5 2.0 電圧 AD変換誤差 パワーダウン ADI0,ADI1,ADI2,ADI3 2.7 130MHz ＋1/2 −1/2 VDET 検出電圧 電源電流 2.5 Ta=25℃ LSB 3.0 3.3 V 15 20 mA IDD1 VDD1：FIN2 IDD2 VDD3：HALTモード IDD3 VDD=5.5V,OSC停止,Ta=25℃ ※2 5 µA IDD4 VDD=2.5V,OSC停止,Ta=25℃ ※2 1 µA Ta=25℃ ※1 0.6 mA HALT電流は125msごとに20ステップ命令を実行する。 No.8013-3/11 LC723341E 測定回路図 ※1 HALT PLL STOP電流測定条件 30pF A 4.5MHz XOUT VDD BRES XIN 30pF PA,PF VSS FMIN AMIN HCTR TEST1 上記記載ポート以外は全て OPEN PC,PD は出力を選択 S13∼S20 のセグメントを選択 ソフト命令により HALT MODE を設定 X’tal 発振は停止せず、CPU の動作を停止した状態 ※2 BACK UP電流測定条件 30pF A 4.5MHz XOUT VDD BRES XIN 30pF VSS FMIN AMIN HCTR TEST1 上記記載ポート以外は全て OPEN PC,PD は出力を選択 S13∼S20 のセグメントを選択 ソフト命令により BACKUP MODE を設定 X’tal 発振が停止した状態 No.8013-4/11 LC723341E 外形図 unit:mm 3159A XIN PL0 PL1 PL2 PL3 EO VSS AMIN FMIN VDD HCTR BRES COM1 COM2 COM3 COM4 ピン配置図 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 XOUT 1 48 S1 TEST1 2 47 S2 PA3 3 46 S3 PA2 4 45 S4 PA1 5 44 S5 PA0 6 43 S6 PB3 7 42 S7 PB2 8 41 S8 PB1 9 40 S9 PB0 10 39 S10 PC3 11 38 S11 PC2 12 37 S12 PC1 13 36 S13/PH0 PC0 14 35 S14/PH1 PD3 15 34 S15/PH2 PD2 16 33 S16/PH3 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 INT1/PD1 INT0/PD0 BEEP/PE3 PE2 ADI3/PF3 ADI2/PF2 ADI1/PF1 ADI0/PF0 VSS PK2 PK1 PK0 S20/PG3 S19/PG2 S18/PG1 S17/PG0 LC723341E Top view No.8013-5/11 LC723341E ブロック図 DIVIDER XIN REFERENCE DIVIDER PHASE DETECTOR SYSTEM CLOCK GENERATOR XOUT 1/2 FMIN 1/16,1/17 EO COM4 COM3 COM2 COM1 COMMON DRIVER PROGRAMMBLE DIVIDER AMIN PLL DATA LATCH VSS S1 PLL CONTROL LCDA/B LATCH 80 1/2 HCTR RES UNIVERSAL COUNTER (20bits) ** S12 VDD VDET RAM 256×4bits TEST1 PA0 PA1 PA2 PA3 PB0 PB1 PB2 PB3 PC0 PC1 PC2 PC3 INT0/PD0 INT1/PD1 PD2 PD3 PK0 PK1 PK2 LCD PORT DRIVER ADDRESS DECODER BANK BUS DRIVER * DATA LATCH ／ BUS DRIVER DATA LATCH ／ BUS DRIVER DATA LATCH ／ BUS DRIVER DATA LATCH ／ BUS DRIVER BUS CONTROL ROM 4K×16bits INSTRUCTION DECODER SKIP ADDRESS DECODER JMP CAL RETURN INTERRUPT RESET 12 ADDRESS COUNTER 12 STACK BANK S13/PH0 S14/PH1 S15/PH2 S16/PH3 DATA LATCH ／ BUS DRIVER S17/PG0 S18/PG1 S19/PG2 S20/PG3 DATA LATCH ／ BUS DRIVER PL0 PL1 PL2 PL3 BEEP TONE CF JUDGE LATCH A DATA LATCH ／ BUS DRIVER DATA LATCH ／ BUS DRIVER MPX PE3/BEEP PE2 ALU LATCH Ｂ MPX TIMER 0 TIMER 1 MPX (6bits) DATA BUS DATA LATCH ／ BUS DRIVER PF0/ADI0 PF1/ADI1 PF2/ADI2 PF3/ADI3 No.8013-6/11 LC723341E 端子説明 端子名 端子番号 I/O XIN 64 I XOUT 1 O TEST1 2 I 機能説明 I/O型式 4.5MHz水晶発振用端子。 LSIのテスト端子である。 通常は必ずGNDに接続する。 I キーリターン信号入力用ポートで、スレッ PA0 6 PA1 5 ショルド電圧が低く設計されている。PBポー PA2 4 トと組み合わせてキーマトリックスを構成 PA3 3 すると、最大3個の多重押しを検出できる。 プルダウン抵抗付き入力 プルダウン抵抗は4本まとめてIOS命令 (PWn=2,b1)で設定し、1端子ごとの指定はで きない。 バックアップモード時は入力禁止となり、 リセット時はプルダウン無しになる。 キーソース信号出力用ポートである。アンバ アンバランス 9 ランス型出力とオープンドレイン出力があ CMOSプッシュプル 8 り、IOS命令(PWn=2,b0,b2,b3)で設定を行う。 /Nchオープンドレイン 7 アンバランス型出力として使用する場合は、 PB0 10 PB1 PB2 PB3 O キー多重押しによる短絡防止用のダイオー ドが不要となる。オープンドレイン出力とし て使用する場合は、VDDとポート間にプル アップ抵抗が必要になる。 バックアップモード時は出力ハイインピーダン スになる。リセット時は出力ハイインピーダンス となり、出力命令(OUT,SPB,RPB命令)が実行される まで、この状態を維持する。 ※キーソース出力以外に使用する場合は、出 力インピーダンスに注意する。 I/O PC0 15 PC1 14 汎用入出力ポートの切換えは、IOS命令 PC2 13 (PWn=4)で行い、1ビット単位でのI/O設定が PC3 12 可能である。(0:入力、1:出力) 汎用入出力ポートである。(注) CMOSプッシュプル バックアップモード時は入力禁止でハイイ ンピーダンスになる。 リセット時は汎用入力ポートになる。 次ページへ続く。 No.8013-7/11 LC723341E 前ページより続く。 端子名 端子番号 I/O 機能説明 PD0/INT0 PD1/INT1 18 I/O 17 入出力の切換えはIOS命令(PWn=5,b0,b1)で PD2 16 行い、1ビット単位での入出力設定が可能で PD3 15 ある。(0：入力、1：出力) 汎用入出力ポートである。(注) I/O型式 CMOSプッシュプル また、外部割り込みポートとしても使用でき る。この場合、入出力設定は入力側にする必 要があり、IOS命令(PWn=3,b0,b1)で立ち上が り/立ち下がりエッジ検出の設定を行う。 バックアップモード時は入力禁止でハイイ ンピーダンスになる。 リセット時は汎用入力ポートになる。 PE2 20 O オープンドレイン出力ポートである。この Nchオープンドレイン ポートはVDDとポート間にプルアップ抵抗が 必要となる。 バックアップモード時はハイインピーダン スとなる。 PE3/BEEP 18 O 汎用出力/BEEP出力兼用ポートである。 CMOSプッシュプル 汎用出力とBEEP出力の切換えはBEEP命令で 行う。 汎用出力ポートとして使用する場合はBEEP 命令でb3=0にすると汎用出力にセットされ る。また、b3=1にするとBEEP出力となる。BEEP 周波数の切換えはb0、b1、b2で行う。BEEP周 波数は7種類である。 ※PE3ポートがBEEP出力として設定されてい る場合、出力命令を実行しても内部の出力 ラッチが切換わるだけで出力に影響されな い。 バックアップモード時はハイインピーダン スとなる。また、出力命令又はBEEP命令が実 行されるまでこの状態を維持する。 リセット時は汎用出力ポートとなる。 次ページへ続く。 No.8013-8/11 LC723341E 前ページより続く。 端子名 端子番号 I/O 機能説明 PF0/ADI0 24 I 汎用入力/ADC入力兼用ポートである。汎用入 PF1/ADI1 23 力とADC入力の切換えはIOS命令(PWn=FH,b0 PF2/ADI2 22 ∼b3)で行い、1ビット単位での切換えが可能 PF3/ADI3 21 である。(0：汎用入力、1：ADC入力) I/O型式 CMOS入力/アナログ入力 ADCを選択した場合、IOS命令(PWn=1)でA/D変 換する端子を設定する。ADCはUCC命令 (b3=1,b2=1)でスタートし、変換が終了する とADCEフラグがセットされる。また、データ の読み込みはINR命令で行う。 ※アナログ入力に指定したポートに対し入 力命令を実行した場合、CMOS入力は禁止され ているためデータは｢L｣になる。 バックアップモードモードを解除するポート を設定する場合、IOS命令(PWn=0,b0∼b3)で 行う。 バックアップモードモード時は入力禁止で ハイインピーダンスとなる。リセット時は汎 用入力ポートとなる。ADCは6ビットの逐次比 較型で変換時間は0.64msである。また、ADC のフルスケール電圧は(63/96)VDDである。 I/O PK0 28 PK1 27 汎用入出力ポートの切換えは、IOS命令 PK2 26 (PWn=A)で行い、1ビット単位でのI/O設定が 汎用入出力である。(注) CMOSプッシュプル 可能である。(0：入力、1：出力) バックアップモードモード時は入力禁止で ハイインピーダンスとなる。 リセット時は汎用入力ポートとなる。 I/O S17/PG0 32 S18/PG1 31 用ポートである。(注) S19/PG2 30 セグメント出力/汎用入出力の切換えおよび汎 S20/PG3 29 用ポートの入出力切換えはIOS命令で行う。 LCDドライバのセグメント出力/汎用入出力兼 CMOSプッシュプル ◎セグメント出力ポートとして使用する場合 S13/PH0 36 S14/PH1 35 S15/PH2 34 S16/PH3 33 PGポート……IOS命令(PWn=B,b0∼b3) 0：セグメント出力 PHポート……IOS命令(PWn=C,b0∼b3) 0：汎用入出力 1ビット単位での切換えが可能である。 ◎汎用入出力ポートとして使用する場合 PGポート……IOS命令(PWn=6,b0∼b3) 0：入力 PHポート……IOS命令(PWn=7,b0∼b3) 1：出力 1ビット単位での切換えが可能である。 バックアップモードモード時、汎用出力とし ては入力禁止でハイインピーダンスとなる。セ グメント出力として使用している時は｢L｣レベ ルに固定される。リセット時はセグメント出力 ポートとなる。 次ページへ続く。 No.8013-9/11 LC723341E 前ページより続く。 端子名 端子番号 I/O 機能説明 I/O型式 S1∼S12 48∼37 O LCDドライバのセグメント出力端子である。 CMOSプッシュプル 駆動方式は1/4デューティ、1/2バイアスである。 フレーム周波数は75Hzである。 バックアップモード、リセットおよび消灯命令 実行時は｢L｣レベルに固定される。 O LCDドライバのコモン出力端子である。 COM1 62 COM2 61 駆動方式は1/4デューティ、1/2バイアスである。 COM3 60 フレーム周波数は75Hzである。 COM4 59 バックアップモード、リセットおよび消灯命 令実行時は｢L｣レベルに固定される。 BRES 69 システムリセット用端子である。 CPU動作時、HALTモード時に1マシンサイクル 以上｢L｣レベルを入力するとシステムがリ セットされ、PCが0番地から実行される。 HCTR 54 I ユニバーサルカウンタ入力専用ポートであ CMOSアンプ入力 る。 ◎周波数測定する場合、UCS命令(b3=0,b2=0) で計測時間を選択し、UCC命令でカウンタ をスタートする。 UCS b3 b2 測定時間 測定モード 0 0 HCTR 周波数測定 0 1 - - 1 0 - - UCS b1 b0 測定時間 0 0 1ms 0 1 4ms 1 0 8ms 1 1 32ms カウントが終了すると、CNTENDフラグがセッ トされる。このモードではACアンプとして動 作するため、必ず容量結合で入力すること。 バックアップモード、HALTモード、リセット およびPLL STOP時は入力禁止となる。 次ページへ続く。 No.8013-10/11 LC723341E 前ページより続く。 端子名 端子番号 I/O FMIN 56 I 機能説明 FM VCO(局部発振)入力端子である。 I/O型式 CMOSアンプ入力 PLL命令のCW1により端子の選択を行う。 CW1 b1 b0 0 0 帯域 10∼250MHz 容量結合で入力すること。 バックアップモード、HALTモード、リセット およびPLL STOP時は入力禁止となる。 AMIN 57 I AM VCO(局部発振)入力端子である。 CMOSアンプ入力 PLL命令のCW1により端子の選択および帯域 の設定を行う。 CW1 b1 b0 帯域 1 0 2∼40MHz(SW) 1 1 0.5∼10MHz(MW,LW) 容量結合で入力すること。 バックアップモード、HALTモード、リセット およびPLL STOP時は入力禁止となる。 EO 59 O メインチャージポンプ出力端子である。局部 CMOSプッシュプル 発振周波数をN分周した周波数が、基準周波 数より高い場合は｢H｣レベル、低い場合は｢L｣ レベルが出力され一致した場合はハイイン ピーダンスとなる。 バックアップモード、HALTモード、リセット およびPLL STOP時は出力ハイインピーダンス となる。 O オープンドレイン出力ポートである。この PL0 63 PL1 62 PL2 61 ポートはVDDとポート間にプルアップ抵抗が 必要になる。 PL3 60 バックアップモード時はハイインピーダン Nchオープンドレイン出力 スになる。リセット時は出力命令が実行され るまで、｢L｣になる − 電源端子である。 VSS 25 VSS 58 VSSは−側(GND)に接続する。 VDD 55 VDDは＋側に接続する。 （注）入出力切換えポートで出力として使用する端子は、あらかじめOUT、SPB、RPB命令で出力 データを確定してからIOS命令で出力に設定するようにすること。 PS No.8013-11/11