SPANSION S71WS512N

S71WS512N to S71WS512P
Migrating from the S71WS512N to the S71WS512P
Application Note
by Daisuke Nakata
1. Introduction
Migrating from the S71WS512N to the monolithic S71WS512P is a simple process; however, the user should be aware of a few
differences between these two parts. These differences are the result of the S71WS512N using two S29WS256N die in series
while the S71WS512P uses a single S29WS512P configuration. This application note describes these differences in detail so
users currently using the S71WS512N configuration can plan ahead and include the necessary software to ensure a smooth
migration to the S71WS512P. Both software and hardware considerations are covered. Table 1.1 shows a comparison of the
key features between the two flash device cores.
Table 1.1 Comparison of Key Features
Futures
Technology
S29WS256N
S29WS512P
™
MirrorBit™
MirrorBit
Process Rule
110 nm
90 nm
VCC
1.70 V to 1.95 V
1.70 V to 1.95 V
VIO (VCCQ)
=VCC
=VCC
Max Density
256 Mb
512 Mb
Configuration Register
CR0-CR15
CR0.0 - CR0.15, CR1.0 - CR1.15
Sector Architecture
16 K-words Small Sector
64 K-words Large Sector
16 K-words Small Sector
64 K-words Large Sector
Bank Architecture
16 Bank Structure
16 Bank Structure
Bank Size
2 Mb
4 Mb
Boot Option
Top / Bottom / Dual
Top / Bottom / Dual
Common Flash Interface (CFI)
Yes
Yes
Simultaneous Read/Write
Yes
Yes
Asynchronous Read Mode
Yes
Yes
Page Mode Read
Yes
Yes
Page Size
4-words
8-words
Synchronous (Burst) Read Mode
Yes
Yes
Burst Frequency
54 MHz / 66 MHz / 80 MHz
54 MHz / 66 MHz / 80 MHz / 108 MHz
Burst Length
8 / 16 / 32 Continuous
8 / 16 / 32 Continuous
Single Word / Write Buffer Program
Yes
Yes
Write Buffer Size
32-words
32-words
Program Suspend / Program Resume
Yes
Yes
Sector Erase / Chip Erase
Yes
Yes
Erase Suspend / Erase Resume
Yes
Yes
Unlock Bypass / Fast Mode
Yes
Yes
Accelerated Program / Chip Erase
Yes
Yes
Sector Protection
Hardware: WP#
Software: ASP
Hardware: WP#
Software: ASP
Secured Silicon Area
128-words factory locked
128-words customer lockable
128-words factory locked
128-words customer lockable
Publication Number 2xWS-N_to_WS-P_AN
Revision 01E
Issue Date October 3, 2006
A pplication
2.
Note
Performance Characteristics
The 90 nm MirrorBit™ technology, on which the S29WS512P is based, allows performance improvements
over the S29WS256N, which is based on 110 nm MirrorBit technology. Table 2.1 shows the performance
comparison between the two devices.
Table 2.1 Performance Comparison
Access Time
Read Access Time
VCC=1.70 V to 1.95 V
CL=30pF
S29WS256N
S29WS512P
Max. Async. Access (tACC)
80 ns
80 ns
Max. Async. Page Access (tPACC)
20 ns
20 ns
Max. Sync. Burst Access (tBACC)
9 ns
7 ns
40 µs
30 µs
Max (See Note)
400 µs
150 µs
Typ
300 µs
192 µs
Max (See Note)
3000 µs
960 µs
Typ
9.4 µs
6 µs
Typ
Single Word Programming Time
Total 32-Words Buffer Programming Time
Effective Word Programming Time
Max (See Note)
94 µs
30 µs
Typ
150 ms: 16 K-words
600 ms: 64 K-words
150 ms: 16 K-words
600 ms: 64 K-words
Max (See Note)
2000 ms: 16 K-words
3500 ms: 64 K-words
1750 ms: 16 K-words
3000 ms: 64 K-words
Sector Erase Time
Note:
Under worst case conditions of 90°C. VCC = 1.70 V. 100,000 cycles.
3. Electrical Specification Changes
I/O Descriptions - Package and Pin Layout
There are also a few hardware changes required for the migration. Since the entire S29WS512P is
addressed with a single chip select, address line A24 has to be connected. Note that some systems may
require a pull down resistor on A24. The two block diagrams in Figure 3.1 illustrate these changes.
Figure 3.1 Block Diagrams
F-VCC
Flash-only Address
Shared Address
22
CLK
WP#
ACC
F1-CE#
OE#
WE#
F-RST#
AVD#
A0-A22
VCC
VID
DQ15 to DQ0
CLK
WP#
ACC
Flash 1
CE#
OE#
WE#
RESET#
AVD#
16
Flash 2
RDY
RDY
F2-CE#
R-VCC
R-UB#
R-LB#
R-CE2
R-CRE
A23
A24 (Note)
A24 (Note)
CLK
AVD#
CE#
OE#
RESET#
ACC
WP#
WE#
CLK
AVD#
F-CE#
F-OE#
F-RST#
F-ACC
F-WP#
F-WE#
WS512P
Flash
Memory
VCC
CLK
CE#
WE#
OE#
UB#
LB#
VCCQ
I/O15 to I/O0
DQ0-DQ15
DQ0-DQ15
RDY
RDY/WAIT
VSS
VSS
VCC
VCCQ
VSS
22
R-CE1#
A0-A22
A23
DQ15 to DQ0
16
F-VCC
VCCQ
A0-A22
DQ0-DQ15
CLK
pSRAM
WAIT#
VSSQ
AVD#
CRE#
R-CE#
R-OE#
AVD#
CE#
OE#
R-LB#
R-UB#
R-WE#
R-CRE
LB#
UB#
WE#
CRE
128Mb
CellularRAM
Memory
WAIT#
VSS
VCC
VCCQ
S71WS-N
R-VCC
S71WS-P
Note:
Pull down resistor may be required for some systems.
2
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
App l ic atio n
No t e
VCC and VCCQ Ramp
On the WS512P, VCC and VCCQ (VIO) must ramp up simultaneously. This restriction is not required on the
S71WS512N. Regarding VCC ramp rates, the WS512P places no restriction on VCC; (Some earlier revisions
of the WS256N required the ramp rate to be greater than 1 V/100 µs, or a RESET pulse would have to be
issued.
Table 3.1 shows parameters that have been changed in the S29WS512P.
Table 3.1 VCC / RESET# / CE# Timing Parameter Comparison
Parameter
Description
S29WS256N
S29WS512P
tVCS
VCC Setup Time
1 ms
30 µs
tRPH
RESET# Low to CE# Low
N/A
10 µs
4. Basic Architectural Changes
4.1
Sector Architecture
Both the S29WS256N and the S29WS512P feature sectors of the same size, that is, 128 KB sectors and the
smaller 32 KB (boot) sectors. However, the S71WS512N contains a total of 16 small flash sectors, while the
S71WS512P contains only 8 small flash sectors. Figure 4.1 illustrates this.
Figure 4.1 Flash Sector Architecture of the S71WS256N and S71WS512P
S71WS256N
S71WS512P
32KB
32KB
32KB
32KB
32KB
32KB
32KB
32KB
254
128KB sectors
32KB
32KB
32KB
32KB
32KB
510
128KB sectors
32KB
32KB
32KB
254
128KB sectors
October 3, 2006 2xWS-N_to_WS-P_AN_01E
32KB
32KB
32KB
32KB
32KB
32KB
32KB
32KB
S71WS512N to S71WS512P
3
A pplication
Note
When designing software compatible with both devices, users must account for the 8 additional boot sectors
in the S71WS256N, situated logically in the middle of the sector map.
4.2
Bank Architecture
The flash core of the S71WS512N consists of a total of 32 banks, each of which is 2 MB. The flash core of the
S71WS512P contains a total of 16 banks, each of which is 4 MB. This variation may be important to consider
in cases where the simultaneous read/write feature of the devices is being used to ensure that the proper
bank boundaries are accounted for in both cases.
4.3
Chip select
Since the S71WS512N employs two chip selects (one chip select addresses one 32 MB region), it is possible
to configure the address range to be non-contiguous for the two 32 MB regions. However, the S71WS512P is
a monolithic device that can be addressed with only one chip select and has a contiguous address range. If
the S71WS512N is configured with an address gap after the first 32 MB, users must ensure that the software
can also handle a contiguous address range in the S71WS512P.
4.4
Burst Configuration Register
The S71WS512N has two configuration registers (see Table 4.1) of the same type (one in each die) that need
to be configured individually for proper operation of the device. The S71WS512P has two different types of
configuration registers. The S71WS512P has an additional configuration register (see Table 4.2) in which two
bit fields are used. CR1.0 is used to provide additional programmable wait states. In addition, CR 0.6, can be
used to select zero hold mode. Finally, the configuration registers must be programmed in order (CR0 first
and then CR1) or programming will be ignored.
Table 4.1 S29WS256N Configuration Register
CR Bit
Function
CR 15
Set Device Read Mode
CR 14
Reserved
CR 13
CR 12
Programmable Wait State
CR 11
CR 10
RDY Polarity
CR 9
Reserved
Settings
0: Burst Read Mode
1: Asynchronous Read Mode
0: All Others
1: S29WS256N at 6 or 7 Wait Settings
2nd
3rd
4th
5th
6th
7th
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0: RDY signal active LOW
1: RDY signal active HIGH (Default)
1: Default
0: RDY active 1-clock cycle before data
CR 8
RDY
CR 7
Reserved
1: Default
CR 6
Reserved
1: Default
CR 5
Reserved
0: Default
CR 4
Reserved
CR 3
1: RDY active with data
0: Default
0: No Wrap Around Burst
Burst Wrap Around
1: Wrap Around Burst (Default)
CR 2
CR 1
Burst Length
CR 0
4
Initial data is valid on the 2nd (3rd, 4th...9th) rising CLK
edge after addresses are latched.
S71WS512N to S71WS512P
Continuous
(Default)
8-Word
Linear Burst
16-Word
32-Word
Linear Burst Linear Burst
0
0
0
1
0
1
1
0
0
0
1
0
2xWS-N_to_WS-P_AN_01E October 3, 2006
App l ic atio n
No t e
Table 4.2 S29WS512P Configuration Register
CR Bit
Function
CR 0.15
Set Device Read Mode
CR 0.14
Reserved
Settings
0: Burst Read Mode
1: Asynchronous Read Mode
0: Reserved
1: Reserved (Default)
2nd
3rd
4th
5th
6th
7th
8th
9th
CR 1.0
0
0
0
0
0
0
1
1
CR 0.13
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
0
1
0
1
0
1
0
1
CR 0.12
Programmable Wait
State
CR 0.11
Initial data is valid on the 2nd (3rd, 4th...9th) rising
CLK edge after addresses are latched.
0: RDY signal active LOW
CR 0.10
RDY Polarity
CR 0.9
Reserved
CR 0.8
RDY
CR 0.7
Reserved
CR 0.6
Mode of Operation
CR 0.5
Data Rate
0: Default
CR 0.4
RDY Function
0: Default
CR 0.3
Burst Wrap Around
1: RDY signal active HIGH (Default)
1: Default
0: RDY active 1-clock cycle before data
1: RDY active with data
1: Default
0: Zero Hold Mode
1: Legacy Mode (Default)
0: No Wrap Around Burst
1: Wrap Around Burst (Default)
CR 0.2
CR 0.1
Burst Length
CR 0.0
Continuous
(Default)
8-Word
Linear
Burst
16-Word
Linear
Burst
32-Word
Linear
Burst
0
0
0
1
0
1
1
0
0
0
1
0
CR 1.15
Reserved
1: Default
CR 1.14
Reserved
1: Default
CR 1.13
Reserved
1: Default
CR 1.12
Reserved
1: Default
CR 1.11
Reserved
1: Default
CR 1.10
Reserved
1: Default
CR 1.9
Reserved
1: Default
CR 1.8
Reserved
1: Default
CR 1.7
Reserved
1: Default
CR 1.6
Reserved
1: Default
CR 1.5
Reserved
1: Default
CR 1.3
Reserved
1: Default
CR 1.2
Reserved
1: Default
CR 1.1
Reserved
1: Default
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
5
A pplication
Note
Table 4.3 Configuration Register Access Command Comparison
Bus Cycles
First
Command
Second
Third
Fourth
Fifth
Cycles
Addr
Data
Addr
Data
Addr
Data
Addr
Data
Set Configuration Register
4
555
AA
2AA
55
555
D0
X00
CR
Read Configuration Register
4
555
AA
2AA
55
555
C6
X00
CR
Set Configuration Register
5
555
AA
2AA
55
555
D0
X00
CR0
Read Configuration Register
4
555
AA
2AA
55
555
C6
X0 or X1
CR0 or CR1
Sixth
Addr
Data
X01
CR1
Addr
Data
S29WS256N
S29WS512P
Figure 4.2 shows an example of how to set the configuration register for 80 MHz 8-Burst with Wrap Read (7Wait), RDY Active-H 1 cycle prior.
Figure 4.2 Example Configuration Register Settings
6:61
Cycle Operation
&5 %LWW
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5 :ULWH
:ULWH
:ULWH
:ULWH
9DOOXH
H
Byte
Address
%$$$$K
%$K
%$$$$K
%$
Data
%$K
$$K
%$$$K
K
%$K
'K
%$K
&5 )&$K
Cycle Operation
:ULWH
:ULWH
:ULWH
:ULWH
:ULWH
Byte
Address
Word
Address
%$$$$K
%$K
%$$$$K
%$
%$ K
Data
%$K
$$K
%$$$K
K
%$K
'K
%$K
&5 )&$K
%$ K
&5 ))((K
+H[[ 9D
DOXH
H
)
&
$
&5 %LW
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5 4.5
6:63
Word
Address
9DOXH
+H[ 9DOXH
)
&
$
&5
%LWW
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5
&5 9DOOXH
H
+H[[ 9D
DOXH
H
)
)
(
(
Page Mode Read
Both devices are capable of page mode reads, which provides random read access speed for locations within
a page. Table 4.4 shows the page size comparison differences between the S71WS512N and the
S71WS512P.
6
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
App l ic atio n
No t e
Table 4.4 Page Size Comparison
Description
S71WS256N
S71WS512P
Page Size
4-word
8-word (See Note)
Note:
Supports 8-word cache fill.
4.6
Autoselect Device ID
For ease of identification, the two devices have separate device ID codes (see Table 4.5). The Device ID can
be retrieved using the Autoselect command sequence.
Table 4.5 Device ID Comparison
4.7
Description
Autoselect Address
Read Data (S71WS512N)
Device ID, Word 1
(BA) + 01h
227Eh
Read Data (S71WS512P)
227Eh
Device ID, Word 2
(BA) + 0Eh
2230h
223Dh - Single CE
Device ID, Word 3
(BA) + 0Fh
2200h
2200h
Write Buffer Programming
The S71WS512P limits the user to loading addresses starting from the minimum address in a sequential
order when using write buffer programming, while the S71WS256N is a little more flexible, allowing
addresses to be loaded non-sequentially.
4.8
CFI
Since these two devices differ in performance, device geometry and other features, some entries in their
corresponding CFI tables are different. Those entries that are different in the two devices are listed in
Table 4.6.
Table 4.6 CFI Comparison
Address
0x1Fh
0x23h
Max timeout for byte/word write
0x24h
Max timeout for buffer write
0x27h
Device Size
0x31h - 0x34h
Erase Block Region 2 information
0x45h
Silicon Technology
0x4A
Simultaneous operation; Number of sectors in all banks except boot bank
0x4c
Page Mode Type
0x4f
0x52h
0x58-0x67
4.9
Description
Typical timeout per single byte/word write
Top/Bottom Boot Sector Flag
Secured Silicon Sector (customer OTP area) size
Region Information for all banks – sectors in each bank
Summary
While the majority of the command set and features relevant to software remain consistent between the
S71WS512N and S71WS512P, users should consider the differences outlined in this application note to
ensure a smooth migration path without the need to change software.
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
7
A pplication
5.
Note
Appendix 1
This section details parameter comparisons between the S29WS256N and the S29WS512P.
Table 5.1 Absolute Maximum Ratings
S29WS256N
S29WS512P
Parameter
Max
Parameter
Max
Storage Temperature Plastic Packages
-65°C to +150°C
Storage Temperature Plastic Packages
-65°C to +150°C
Ambient Temperature with Power Applied
-65°C to +125°C
Ambient Temperature with Power Applied
-65°C to +125°C
Voltage with Respect to Ground: All Inputs
and I/Os except as noted below
-0.5 V to VCC + 0.5 V
Voltage with Respect to Ground: All Inputs
and I/Os except as noted below
-0.5 V to VCC + 0.5 V
VCC
-0.5 V to 2.5 V
VCC
-0.5 V to 2.5 V
ACC
-0.5 V to 2.5 V
ACC
-0.5 V to 2.5 V
Output Short Circuit Current
100 mA
Output Short Circuit Current
100 mA
Table 5.2 Operating Ranges
S29WS256N
Parameter
8
S29WS512P
Max
Parameter
Max
Ambient Temperature (TA)
-25°C to +85°C
Ambient Temperature (TA)
-25°C to +85°C
VCC Supply Voltages
+1.70 V to + 1.95 V
VCC Supply Voltages
+1.70 V to + 1.95 V
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
App l ic atio n
No t e
Table 5.3 S29WS256N DC Characteristics
Parameter
Description
Note
Min.
Typ
Max
Unit
µA
ILI
Input Load Circuit
+1
ILO
Output Leakage Current
+1
µA
54 MHz
27
54
mA
VCC Active Burst Read Current:
66 MHz
28
60
mA
Burst Length = 8
80 MHz
30
66
mA
108 MHz
—
—
mA
54 MHz
28
48
mA
VCC Active Burst Read Current:
66 MHz
30
54
mA
Burst Length = 16
80 MHz
32
60
mA
108 MHz
—
—
mA
54 MHz
29
42
mA
VCC Active Burst Read Current:
66 MHz
32
48
mA
Burst Length = Continuous
80 MHz
34
54
mA
108 MHz
—
—
mA
54 MHz
32
36
mA
VCC Active Burst Read Current:
66 MHz
35
42
mA
Burst Length = 8
80 MHz
38
48
mA
108 MHz
—
—
mA
ICCB
ICC1
VCC Active Asynchronous Read
Current
10 MHz
34
45
mA
5 MHz
17
26
mA
mA
1 MHz
4
7
VACC
1
5
µA
VCC
24
52.5
mA
VACC
1
5
µA
VCC
ICC2
VCC Active Write Current
ICC3
VCC Standby Current
20
70
µA
ICC4
VCC Reset Current
70
250
µA
ICC5
VCC Active Current (Read While
Write)
50
60
µA
ICC6
VCC Sleep Current
2
70
µA
ICC7
VCC Active Page Read Current 4words
10
15
mA
IACC
Accelerated Program Current
VACC
6
20
mA
VCC
14
20
mA
VIL
Input Low Voltage
-0.5
0.4
V
VIH
Input High Voltage
VCC - 0.4
VCC + 0.4
V
VOL
Output Low Voltage
VOH
Output High Voltage
VCC
VHH
Voltage for Accelerated Program
8.5
VLKO
Low VCC Lock-out Voltage
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
0.1
V
V
9.5
V
1.4
V
9
A pplication
Note
Table 5.4 S29WS512P DC Characteristics
Parameter
Description
Min.
Typ
Max
Unit
ILI
Input Load Circuit
+1
µA
ILO
Output Leakage Current
+1
µA
54 MHz
—
—
—
VCC Active Burst Read Current:
66 MHz
—
—
—
Burst Length = 8
80 MHz
—
—
—
108 MHz
36
54
mA
54 MHz
—
—
—
VCC Active Burst Read Current:
66 MHz
—
—
—
Burst Length = 16
80 MHz
—
—
—
108 MHz
32
48
mA
54 MHz
—
—
—
VCC Active Burst Read Current:
66 MHz
—
—
—
Burst Length = Continuous
80 MHz
—
—
—
108 MHz
28
42
mA
54 MHz
—
—
—
VCC Active Burst Read Current:
66 MHz
—
—
—
Burst Length = 8
80 MHz
—
—
—
108 MHz
24
36
mA
ICCB
ICC1
10
Note
VCC Active Asynchronous Read
Current
10 MHz
40
80
mA
5 MHz
20
40
mA
1 MHz
10
20
mA
VACC
1
5
µA
VCC
20
40
mA
VACC
1
5
µA
VCC
ICC2
VCC Active Write Current
ICC3
VCC Standby Current
20
40
µA
ICC4
VCC Reset Current
30
60
µA
ICC5
VCC Active Current (Read While
Write)
40
60
µA
ICC6
VCC Sleep Current
5
20
µA
ICC7
VCC Active Page Read Current 4words
10
15
mA
IACC
Accelerated Program Current
VACC
7
10
mA
VCC
15
20
mA
VIL
Input Low Voltage
-0.5
0.4
V
VIH
Input High Voltage
VCC - 0.4
VCC + 0.4
V
0.1
V
VOL
Output Low Voltage
VOH
Output High Voltage
VHH
Voltage for Accelerated Program
VLKO
Low VCC Lock-out Voltage
S71WS512N to S71WS512P
VCC - 0.1
8.5
V
9.5
V
1.4
V
2xWS-N_to_WS-P_AN_01E October 3, 2006
App l ic atio n
No t e
Table 5.5 DC Characteristics Comparison
DC Characteristics
S29WS256N
S29WS512P
Ambient Temperature
-25°C to 85°C
Supply Voltage
+1.70 V to +1.95 V
+1.70 V to +1.95 V
VIL (Input Low Voltage): VCC = 1.8 V
-0.5 V / 0.4 V (Typ/Max)
-0.5 V / 0.4 V (Typ/Max)
VIH (Input High Voltage): VCC = 1.8 V
VCC - 0.4 V / VCC + 0.4 V (Typ/Max) VCC - 0.4 V / VCC + 0.4 V (Typ/Max)
VOL (Output Low Voltage): IOL = 100 µA, VCC = VCCmin = VCC
0.1 V (Max)
0.1 V (Max)
VOH (Output High Voltage): IOL =100 µA, VCC = VCCmin = VCC
VCC (Min)
VCC - 0.1 V (Min)
VHH (Voltage for Accelerated Program)
8.5 V - 9.5 V (Min/Max)
8.5 V - 9.5 V (Min/Max)
VLKO (Low Vcc Lock-out Voltage)
1.4 V (Max)
1.4 V (Max)
Standby
20 mA/70 mA (Typ/Max)
20 mA/40 mA (Typ/Max)
Async. Read 54 MHz
17 mA/26 mA (Typ/Max)
20 mA/40 mA (Typ/Max)
Page Read
10 mA/15 mA (Typ/Max)
10 mA/15 mA (Typ/Max)
Burst Read 8-word Max-Freq.
80 MHz: 30 mA/66 mA (Typ/Max)
108 MHz: 36 mA/54 mA (Typ/Max)
VCC Active Current
VCC =1.70-1.95 V
-25°C to 85°C
Burst Read 16-word Max-Freq
80 MHz: 32 mA/60 mA (Typ/Max)
108 MHz: 32 mA/48 mA (Typ/Max)
Prog/Erase Current
24 mA/52.5 mA (Typ/Max)
20 mA/40 mA (Typ/Max)
6. AC Characteristics
Table 6.1 S29WS256N Asynchronous Read
Parameter
108 MHz
Unit
tCE
Access Time from CE# Low
Description
Mode
—
Max
54 MHz
66 MHz
80
80 MHz
—
ns
ns
tACC
Asynchronous Access Time
—
Max
80
—
tAVDP
AVD# Low Time
—
Min
8
—
ns
tAAVDS
Address Setup Time to Rising Edge of AVD#
—
Min
4
—
ns
tAAVDH
Address Hold Time from Rising Edge of AVD#
—
Min
—
ns
Output Enable to Output Valid
—
Max
13.5
—
ns
—
Min
0
—
ns
tOE
Read
7
6
tOEH
Output Enable Hold Time Toggled and Data#
Polling
—
Min
10
—
ns
tOEZ
Output Enable to High Z
—
Max
10
—
ns
tCAS
CE# Setup Time to AVD#
—
Min
0
—
ns
tPACC
Intra Page Access Time
—
Max
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
—
ns
11
A pplication
Note
Table 6.2 S29WS512P Asynchronous Read
Parameter
Description
Mode
54 MHz
66 MHz
Zero Hold
tCE
tACC
Access Time from CE# Low
tAVDP
tAAVDH
83
ns
83
Max
ns
80
—
Min
8
8
8
7.5
Zero Hold
Min
4
4
4
3.5
ns
ns
Legacy
Min
8
8
8
7.5
ns
Zero Hold
Min
7
6
6
4
ns
Min
0
0
0
0
ns
Address Setup Time to Rising Edge of AVD#
Address Hold Time from Rising Edge of AVD#
Legacy
tOE
Unit
80
Zero Hold
Asynchronous Access Time
AVD# Low Time
108 MHz
Max
Legacy
Legacy
tAAVDS
80 MHz
Output Enable to Output Valid
Max
6
Read
Min
0
0
0
0
ns
ns
Toggled and Data#
Polling
Min
10
10
10
6
ns
tOEH
Output Enable Hold
Time
tOEZ
Output Enable to High Z
Max
10
10
10
7
ns
tCAS
CE# Setup Time to AVD#
Min
0
0
0
0
ns
tPACC
Intra Page Access Time
Max
20
20
20
20
ns
108 MHz
Unit
—
ns
—
ns
Table 6.3 S29WS256N Synchronous Burst Read
Parameter
Mode
54 MHz
66 MHz
80 MHz
Synchronous Access Time
Max
tBACC
Burst Access Time Valid Clock to Output Delay
Max
13.5
tACS
Address Setup Time to Clock
Min
5
4
—
ns
tACH
Address Hold Time from Clock
Min
7
6
—
ns
tBDH
Data Hold Time
Min
4
3
—
ns
tRDY = tCR
Chip Enable to RDY Active
Max
13.5
—
ns
tOE
Output Enable to RDY Low
Max
13.5
tCEZ
Chip Enable to High Z
Max
tOEZ
Output Enable to High Z
Max
tCES
CE# Setup Time to Clock
Min
Ready Access Time from Clock
Max
tCAS
CE# Setup Time to AVD#
Min
tAVC
AVD# Low to Clock Setup Time
tAVD
AVD# Pulse
tRACC
12
Description
tIACC
S71WS512N to S71WS512P
80
11.2
9
11.2
9
11.2
—
ns
10
—
ns
10
—
ns
—
ns
4
13.5
11.2
9
—
ns
0
—
ns
Min
4
—
ns
Min
8
—
ns
2xWS-N_to_WS-P_AN_01E October 3, 2006
App l ic atio n
No t e
Table 6.4 S29WS512P Synchronous Burst Read
Parameter
Description
Mode
Legacy
tIACC
Synchronous Access Time
tBACC
Burst Access Time Valid Clock to Output Delay
54 MHz
66 MHz
Max
tACH
Address Hold Time from Clock
tBDH
Data Hold Time
Unit
ns
83
Max
Legacy
Address Setup Time to Clock
108 MHz
80
Zero Hold
tACS
80 MHz
13.5
11.2
9
7
5
4
4
3.5
6
6
6
6
6
6
5
5
0
0
0
0
4
3
3
2
ns
13.5
11.2
9
7
ns
Min
Zero Hold
Legacy
ns
Min
Zero Hold
Min
tRDY = tCR
Chip Enable to RDY Active
Max
tOE
Output Enable to RDY Low
Max
ns
ns
7
ns
tCEZ
Chip Enable to High Z
Max
10
10
10
7
ns
tOEZ
Output Enable to High Z
Max
10
10
10
7
ns
ns
tCES
CE# Setup Time to Clock
Min
4
4
4
3.5
tRACC
Ready Access Time from Clock
Max
13.5
11.2
9
6
ns
tCAS
CE# Setup Time to AVD#
Min
0
0
0
0
ns
tAVC
AVD# Low to Clock Setup Time
Min
4
4
4
5
ns
tAVD
AVD# Pulse
Min
8
8
8
6
ns
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
13
A pplication
Note
Table 6.5 S29WS256N Erase / Programming Performance
Parameter
JEDEC
Standard
tAVAV
tWC
Description
54 MHz
Write Cycle Time
Min
Synchronous
tAVWL
tAS
Address Setup Time
tWLAX
tAH
Address Hold Time
80 MHz
108 MHz
Unit
80
—
ns
5
—
ns
0
—
ns
9
—
20
—
Min
Asynchronous
Synchronous
Min
ns
Asynchronous
tAVDP
AVD# Low Time
Min
tDS
Data Setup Time
Min
tWHDX
tDH
Data Hold Time
Min
0
—
ns
tGHWL
tGHWL
Read Recovery Time Before Write
Min
0
—
ns
tCAS
CE# Setup Time to AVD#
Min
0
—
ns
tCH
CE# Hold Time
Min
0
—
ns
tWLWH
tWP
Write Pulse Width
Min
30
—
ns
tWHWL
tWPH
Write Pulse Width High
Min
20
—
ns
tSR/W
Latency Between Read and Write Operations
Min
0
—
ns
tVID
VACC Rise and Fall Time
Min
500
—
ns
tVIDS
tDVWH
tWHEH
tELWL
14
66 MHz
8
45
20
—
ns
—
ns
VACC Setup Time (During Accelerated Programming)
Min
1
—
µs
tCS
CE# Setup Time to WE#
Min
5
—
ns
tAVSW
AVD# Setup Time to WE#
Min
5
—
ns
tAVHW
AVD# Hold Time to WE#
Min
5
—
ns
tAVSC
AVD# Setup Time to CLK
Min
5
—
ns
tAVHC
AVD# Hold Time to CLK
Min
5
—
ns
tSEA
Sector Erase Accept Time-out
Max
50
—
µs
tESL
Erase Suspend Latency
Max
20
—
µs
tPSL
Program Suspend Latency
Max
20
—
µs
tASP
Toggle Time During Erase within a Protected Sector
Typ
0
—
µs
tPSP
Toggle Time During Programming Within a Protected
Sector
Typ
0
—
µs
tCSW
Clock Setup Time to WE#
Min
5
—
ns
tWEP
Noise Pulse Margin on WE#
Max
3
—
ns
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
App l ic atio n
No t e
Table 6.6 S29WS512P Erase / Programming Performance
Parameter
JEDEC
Standard
tAVAV
tWC
54
MHz
Description
Write Cycle Time
Min
Synchronous (Legacy
Mode)
tAS
tAH
108
MHz
60
5
3.5
2
2
2
2
Synchronous (Zero Hold
Mode)
9
9
9
6
Asynchronous (Zero Hold
Mode)
6
6
6
6
Synchronous (Legacy
Mode)
7
7
6
5
7
7
6
5
Synchronous (Zero Hold
Mode)
0
0
0
0
Asynchronous (Zero Hold
Mode)
0
0
0
0
Address Setup Time
Min
Address Hold Time
Unit
ns
5
Asynchronous (Legacy
Mode)
tWLAX
80
MHz
5
Asynchronous (Legacy
Mode)
tAVWL
66
MHz
ns
Min
ns
tAVDP
AVD# Low Time
Min
6
ns
tDS
Data Setup Time
Min
20
ns
tWHDX
tDH
Data Hold Time
Min
0
ns
tGHWL
tGHWL
Read Recovery Time Before Write
Min
0
ns
tDVWH
tCAS
CE# Setup Time to AVD#
Min
0
ns
tCH
CE# Hold Time
Min
0
ns
tWLWH
tWP
Write Pulse Width
Min
25
ns
tWHWL
tWPH
Write Pulse Width High
Min
20
ns
tSR/W
Latency Between Read and Write Operations
Min
0
ns
tVID
VACC Rise and Fall Time
Min
500
ns
tVIDS
VACC Setup Time (During Accelerated Programming)
Min
1
µs
CE# Setup Time to WE#
Min
4
ns
tWHEH
tELWL
tCS
tAVSW
AVD# Setup Time to WE#
Min
4
ns
tAVHW
AVD# Hold Time to WE#
Min
4
ns
tAVSC
AVD# Setup Time to CLK
tAVHC
AVD# Hold Time to CLK
tSEA
Sector Erase Accept Time-out
Min
50
µs
tESL
Erase Suspend Latency
Min
20
µs
tPSL
Program Suspend Latency
Min
20
µs
tASP
Toggle Time During Erase within a Protected Sector
Typ
0
µs
µs
Legacy Mode
Zero Hold Mode
Legacy Mode
Zero Hold Mode
5
5
5
3
6
6
6
6
5
5
5
3
0
0
0
0
Min
ns
Min
ns
tPSP
Toggle Time During Programming Within a Protected Sector
Typ
0
tCSW
Clock Setup Time to WE#
—
—
—
tWEP
Noise Pulse Margin on WE#
Max
3
ns
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
15
A pplication
7.
Note
Appendix 2
Table 7.1 Wait State Requirements
S29WS256N
S29WS512P
Wait State Requirement
Max Frequency
Wait State Requirement
2
0.1 MHz < Freq ≤ 14 MHz
2
3
14 MHz < Freq ≤ 27 MHz
3
4
27 MHz < Freq ≤ 40 MHz
4
5
40 MHz < Freq ≤ 54 MHz
5
6
54 MHz < Freq ≤ 67 MHz
6
7
67 MHz < Freq ≤ 80 MHz
7
—
80 MHz < Freq ≤ 95 MHz
8
—
95 MHz < Freq ≤ 108 MHz
9
Figure 7.1 Latency Table for Initial Wait
S29WS256N
Initial Start
Waits Address
0x*0
2
0x*1
3
0x*2
4
0x*3
5
0x*4
6
0x*5
7
0x*6
0x*7
Address
0x*0
0x*1
0x*2
0x*3
0x*4
0x*5
0x*6
0x*7
0x*8
0x*9
0x*A
0x*B
0x*C
0x*D
0x*E
0x*F
D0
D1
D2
D3
D4
D5
D6
D7
D1
D2
D3
1WS
D5
D6
D7
1WS
D2
D3
1WS
1WS
D6
D7
1WS
1WS
D3
1WS
1WS
1WS
D7
1WS
1WS
1WS
S29WS512P
D4
D4
D4
D4
D8
D8
D8
D8
D5
D5
D5
D5
D9
D9
D9
D9
D6
D6
D6
D6
D10
D10
D10
D10
D7
D7
D7
D7
D11
D11
D11
D11
D8
D8
D8
D8
D12
D12
D12
D12
Data
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
Initial Start
Waits Address
0x*0
0x*1
0x*2
0x*3
2
0x*4
0x*5
0x*6
0x*7
0x*0
0x*1
0x*2
0x*3
3
0x*4
0x*5
0x*6
0x*7
0x*0
0x*1
0x*2
0x*3
4
0x*4
0x*5
0x*6
0x*7
0x*0
0x*1
0x*2
0x*3
5
0x*4
0x*5
0x*6
0x*7
0x*0
0x*1
0x*2
0x*3
6
0x*4
0x*5
0x*6
0x*7
0x*0
0x*1
0x*2
0x*3
7
0x*4
0x*5
0x*6
0x*7
0x*0
0x*1
0x*2
0x*3
8
0x*4
0x*5
0x*6
0x*7
0x*0
0x*1
0x*2
0x*3
9
0x*4
0x*5
0x*6
0x*7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D1
D2
D3
D4
D5
D6
D7
D8
D1
D2
D3
D4
D5
D6
D7
1WS
D1
D2
D3
D4
D5
D6
D7
1WS
D1
D2
D3
D4
D5
D6
D7
1WS
D1
D2
D3
D4
D5
D6
D7
1WS
D1
D2
D3
D4
D5
D6
D7
1WS
D1
D2
D3
D4
D5
D6
D7
1WS
D1
D2
D3
D4
D5
D6
D7
1WS
D2
D3
D4
D5
D6
D7
D8
D9
D2
D3
D4
D5
D6
D7
D8
D8
D2
D3
D4
D5
D6
D7
1WS
1WS
D2
D3
D4
D5
D6
D7
1WS
1WS
D2
D3
D4
D5
D6
D7
1WS
1WS
D2
D3
D4
D5
D6
D7
1WS
1WS
D2
D3
D4
D5
D6
D7
1WS
1WS
D7
D3
D4
D5
D6
D7
1WS
1WS
D3
D4
D5
D6
D7
D8
D9
D10
D3
D4
D5
D6
D7
D8
D9
D9
D3
D4
D5
D6
D7
D8
D8
D8
D3
D4
D5
D6
D7
1WS
1WS
1WS
D3
D4
D5
D6
D7
1WS
1WS
1WS
D3
D4
D5
D6
D7
1WS
1WS
1WS
D3
D4
D5
D6
D7
1WS
1WS
1WS
D3
D4
D5
D6
D7
1WS
1WS
1WS
D4
D5
D6
D7
D8
D9
D10
D11
D4
D5
D6
D7
D8
D9
D10
D10
D4
D5
D6
D7
D8
D9
D9
D9
D4
D5
D6
D7
D8
D8
D8
D8
D4
D5
D6
D7
1WS
1WS
1WS
1WS
D4
D5
D6
D7
1WS
1WS
1WS
1WS
D4
D5
D6
D7
1WS
1WS
1WS
1WS
D4
D5
D6
D7
1WS
1WS
1WS
1WS
D5
D6
D7
D8
D9
D10
D11
D12
D5
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S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
App l ic atio n
No t e
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A pplication
8.
Note
Revision History
Section
Description
Revision 01 (October 3, 2006)
Initial release
Colophon
The products described in this document are designed, developed and manufactured as contemplated for general use, including without
limitation, ordinary industrial use, general office use, personal use, and household use, but are not designed, developed and manufactured as
contemplated (1) for any use that includes fatal risks or dangers that, unless extremely high safety is secured, could have a serious effect to the
public, and could lead directly to death, personal injury, severe physical damage or other loss (i.e., nuclear reaction control in nuclear facility,
aircraft flight control, air traffic control, mass transport control, medical life support system, missile launch control in weapon system), or (2) for
any use where chance of failure is intolerable (i.e., submersible repeater and artificial satellite). Please note that Spansion will not be liable to
you and/or any third party for any claims or damages arising in connection with above-mentioned uses of the products. Any semiconductor
devices have an inherent chance of failure. You must protect against injury, damage or loss from such failures by incorporating safety design
measures into your facility and equipment such as redundancy, fire protection, and prevention of over-current levels and other abnormal
operating conditions. If any products described in this document represent goods or technologies subject to certain restrictions on export under
the Foreign Exchange and Foreign Trade Law of Japan, the US Export Administration Regulations or the applicable laws of any other country,
the prior authorization by the respective government entity will be required for export of those products.
Trademarks and Notice
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development by Spansion. Spansion reserves the right to change or discontinue work on any product without notice. The information in this
document is provided as is without warranty or guarantee of any kind as to its accuracy, completeness, operability, fitness for particular purpose,
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