データ・シート MOS集積回路 MOS Integrated Circuit µPD16601 192出力TFT-LCD用フルカラードライバ μPD16601はフルカラー表示を実現するTFT-LCD用ソース・ドライバで，1280×1024画素クラスの高精細ディスプ レイに最適です。内部回路は，12チャンネル（4×3）のアナログ入力端子，12チャンネル×16ビットのシフトレジス タ，192チャンネルのサンプル＆ホールド回路（２ラッチタイプ）で構成されております。 アナログ映像信号は，サンプル＆ホールド回路で12チャンネル同時にサンプリングされ，次の１ラインで出力され ます。サンプル＆ホールド回路の出力電圧は10.0VP-Pと大きく，±20 mVMAX.と高精度な出力偏差を有しております。 前段の信号処理回路からγ処理されたアナログ映像信号を入力することにより，フレーム変調が不要で高品位な256階 調相当のフルカラー表示が可能です。 特 徴 ○４×３（RGB）チャンネル−アナログ入力により映像信号入力配線の削減が可能 ○高ダイナミックレンジ（10.0 VP-PMIN.，VDD2 = 12.0 V） ○高精度サンプル＆ホールド回路（出力偏差；±20 mVMAX） ○高速サンプリング周波数（アナログ，デジタルともfmax. = 20 MHzMIN.） ○ロウパワーコントロール（出力バッファのバイアス電流削減）機能内蔵 （動消費電力；32 mWTYP., VDD2 = 12.5 V） ○双方向データストア機能内蔵 ○高密度実装対応（スリムTCP） オーダ情報 品 名 μPD16601N-××× 資料番号 パッケージ TCP S10934JJ1V0DS00（第１版） （旧資料番号 IP−9156） 発行年月 December 1995 P © NEC Corporation 1995 µPD16601 ブロック図 CLK SPL R/L SPR 1 双方向シフトレジスタ（16回路） 16 1 レベルシフタ（16回路） 16 VDD1 VSS1 VDD2（D） VSS2（D） DR0∼3 /4 DG0∼3 /4 映像信号 入力 DB0∼3 /4 1 16 PL/NL VDD2（A） HS VCOM サンプル＆ホールド＋出力バッファ回路 BIAS1 VSS2（A） BIAS2 VSS2（C） LPC S1 S192 サンプル＆ホールド＋出力バッファ回路 – BIAS1 ST3 + Sn1 CH DR0∼3 DG0∼3 DB0∼3 S/H P Sn – ST4 + Sn2 CH SP注 BIAS2 S/H N PL/NL 注 SPとはIC内部で作られるサンプリングパルスを示します。 詳細はP6をご参照ください。 2 HS µPD16601 端子説明 端子記号 S1∼S192 端子名 ドライバ出力 説 明 サンプリングされたアナログ映像信号の出力端子です。V DD2 = 12 V駆動時10.0 V P-P で，入出力特性がゲイン１のアナログ電圧が出力されます。 CLK クロック入力 クロックの立ち上がりでスタートパルスを読み込み，12チャンネル同時にアナログ映 像信号のサンプリングを開始します。クロックのアクティブエッジは全て立ち上がり です。 DR0∼DR3 アナログ アナログ映像信号の入力端子です。表示ライン毎にアナログ映像信号の極性を反転さ DG0∼DG3 映像信号入力 せて入力してください。 シフト方向 シフトレジスタのシフト方向は次のとおりです。 切り替え入力 R/L = H（右シフト時）；SPR入力，S1→S192, SPL出力 DB0∼DB3 R/L R/L = L（左シフト時）；SPL入力，S192→S1, SPR出力 SPR SPL PL/NL注 スタートパルス R/L = H（右シフト時）；スタートパルス入力端子 入出力 R/L = L（左シフト時）；スタートパルス出力端子となります。 スタートパルス R/L = H（右シフト時）；スタートパルス出力端子 入出力 R/L = L（左シフト時）；スタートパルス入力端子となります。 極性反転入力 PL/NL = Hのとき，負極性のアナログ映像信号のサンプリングを実行し，ドライバ出力 から正極性のアナログ信号を出力します。ドライバは充電能力しかありません。 PL/NL = Lのとき，正極性のアナログ映像信号のサンプリングを実行し，ドライバ出力 から負極性のアナログ信号を出力します。ドライバは，放電能力しかありません。 HS注 水平同期入力 立ち下がりで出力を遮断した後，立ち上がりでアナログ映像信号を出力します。HS = L でドライバ出力端子がハイ・インピーダンスになったあとにPL/NLを切り替えて，内部 ホールド容量及び出力バッファをVCOMレベルにリセットします。 LPC ロウパワー 出力バッファの低電流源を遮断して出力インピーダンスを上げます。LPC = Hモードで コントロール入力 は，静消費電流を約20 ％低減できます。 バイアス電圧入力 安定化された外部電源を印加して出力バッファの消費電流を制御します。 VDD1 ロジック電源 3.3 V±0.3 V VDD2（D） ドライバ電源 13.5 VMAX. VDD2（A） ドライバ電源 13.5 VMAX. VCOM コモン電源 ボルテージフォロアなどによる安定したLCD駆動電圧の中間電位を印加します。 VSS1 ロジックグランド ロジック・グランド VSS2（D） ドライバグランド 高圧部（レベルシフタ）・グランド VSS2（A） ドライバグランド 高圧部（出力バッファ）・グランド VSS2（C） ドライバグランド 高圧部（サンプル＆ホールド）・グランド TEST テスト端子 Ｌまたはオープン BIAS1 BIAS2 注 PL/NLとHSの論理でサンプル＆ホールド動作と出力バッファ容量とVCOMレベルのリセット動作を行います。 3 µPD16601 〈ご使用上の注意〉 １．ラッチアップ破壊防止のため，電源投入順序は， VDD1→ロジック入力→VDD2（D）,（A）→VBIAS1, 2，VCOM→アナログ映像信号入力 の順とし，遮断時はこの逆としてください。また，遷移期間中もこの関係をお守りください。 ２．VSS1, VSS2（D）, VSS2（A）, VSS2（C）は，拡散層で接続されておりますが，必ず外部でも接続してください。そし て， VSS2（D）とVDD2（A）も同じく，同電位を入力してください。また，サンプル＆ホールドグランドVSS2（C）は 実装基板上では他のグランド配線と共有せず，信号基板端部で接続してください。高圧またはロジック系のノ イズがサンプル＆ホールド回路に重畳じ，アナログ特性（出力偏差等）が劣化する恐れがあります。 ３．同じくサンプル＆ホールド特性を劣化させないため，VDD1-VSS1間には0.1μF，VDD2（D）,（A）-VSS2（D）,（A）間には 0.1μF程度のバイパスコンデンサを挿入してください。電源が安定化されていないとドライバの貫通電流によ り，出力バッファの出力レンジが十分確保できない場合があります。 このため，バイパスコンデンサの容量は，充分評価した上で決定してください。 ４．LPC = Hの時は，出力バッファの低電流源が遮断され，正常な負帰還がかからず，LCDパネルの負荷が小さい場 合には，出力電圧が異常になることがあります。10 KΩ＋50 pF程度では，正常な動作が確認しておりますが， これより時定数が小さい場合にはLPC = Lとしてご使用ください。 データ入出力関係 右シフト，左シフトに関係なく次のとおりです。 出力 S1 S2 S3 S4 S5 S6 S189 S190 S191 S192 データ DR0 DB0 DG0 DR1 DB1 DG1 DG2 DR3 DB3 DG3 バイアス制御の方法 BAIAS1, BAIAS2端子に外部から電圧を印加することにより，出力バッファの消費電流を制御できます。なお，この 際，アナログ特性（出力偏差，ドライブ能力，応答速度など）は変化しません。 実際の回路は，下図の様な構成としてください。また，VCOM電圧の入力回路も同様の構成としてください。 ドライバIC１個当たりの電流は次のとおりです。 VDD2 100μAMIN. （IC１個当たり） BIAS1, BIAS2, VCOM 0.01μF 4 µPD16601 タイミング特性 （１）サンプル＆ホールドタイミング HS PL/NL注 S/HP （N−1）ライン出力 （N＋1）ライン サンプリング （N＋1）ライン出力 S/HN Nライン サンプリング Nライン出力 （N＋2）ライン サンプリング Hi-Z S1∼S192 正極性出力 （N−1）ライン Hi-Z Hi-Z Nライン 負極性出力 正極性出力 （N＋1）ライン Hi-Z 注 PL/NL = Ｈ；負極性のアナログ映像信号を入力してください。 PL/NL = Ｌ；正極性のアナログ映像信号を入力してください。 （２）HSとPL/NLの関係 HS tHS-SETUP tHS-HOLD PL/NL サンプリング期間 CLK 0 1 2 3 17 0 1 2 3 tHS-SP SPR （SPL） Hi-Z 出力期間 注意 HSとPL/NLのエッジは，クロックのタイミングとは無関係です。 タイミング項目 水平同期 略 号 説 明 tHS-SETUP HSに対するPL/NL信号のセットアップ時間です。 50 nsMIN.以上を確保して下さい。 セットアップ時間 水平同期 tHS-HOLD PL/NLのホールド時間です。250 nsMIN.以上を確保して下さい。この時点でホールド容量は ホールド時間 コモン電位VCOMになっていますが，出力バッファはVCOMになっていないためサンプリング サンプリング はできません。 スタート時間 tHS-SP 出力バッファがVCOM（リセットレベル）になる時間です。1.0μSMIN.以上を確保して下さ い。この時点でサンプリングが可能です。 スタートパルスはこの時点で入力して下さい。 備考 なお，本特性は50 KΩ＋100 pFの負荷定数で規定しております。 5 µPD16601 （３）内部サンプリング遅延 CLK td1 td2 SP1 td1 td2 SP2 DR0∼DR3 DG0∼DG3 DB0∼DB3 タイミング時間 略 号 CLK−サンプリングパルス遅延 td1 説 明 CLK信号と内部サンプリングパルスSPnの立ち上がりエッジとの遅延時間です。サンプリ ング期間を充分に長くとるため，td1だけアナログ映像信号のタイミングをずらして入力し てください。 サンプリングパルス−CLK遅延 td2 CLK信号と内部サンプリングパルスの立ち下がりエッジとの遅延時間です。 備考 なお，td1は22±5 ns, td2は14±5 nsです（保証値ではありません）。 6 µPD16601 （４）カスケードタイミング R/L = H（右シフト時） 0 1 2 3 4 5 14 15 16 17 18 19 20 19 20 CLK SPR 1 SP1 2 SP2 16 SP16 SPL （次段SPR） 17 SP1 18 SP2 DR0∼DR3 DG0∼DG3 DB0∼DB3 1 2 3 15 16 17 18 R/L = L（左シフト） 0 1 2 3 4 5 14 15 16 17 18 CLK SPL SP16 1 2 SP15 16 SP1 SPR （次段SPL） 17 SP16 18 SP15 DR0∼DR3 DG0∼DG3 DB0∼DB3 1 2 3 15 16 17 18 7 µPD16601 絶対最大定格（TA = 25 ℃，VSS（D）,（A）,（C）= 0 V） 項 目 略 号 定 格 単位 ロジック部電源電圧 VDD1 −0.5∼＋6.5 V ロジック部入力電圧 VIN −0.5∼VDD1＋0.5 V ロジック部出力電圧 VO1 −0.5∼VDD1＋0.5 V ドライバ部電源電圧 VDD2（D）,（A） −0.5∼＋15 V 映像信号入力電圧 VIN（A） −0.5∼VDD2＋0.5 V ドライバ出力電圧 VO2 −0.5∼VDD2＋0.5 V ドライバ出力電流 IO2 ±10 mA 動作温度範囲 TA −10∼＋75 ℃ 保存温度範囲 Tstg −40∼＋125 ℃ 推奨動作範囲（TA = −10∼75 ℃，VSS（D）,（A）,（C）= 0 V） 項 目 略 号 MIN. TYP. MAX. 単位 VDD1 3.0 3.3 3.6 V ハイレベル入力電圧 VIH 0.8 VDD1 VDD1 V ロウレベル入力電圧 VIL 0 0.2 VDD1 V VDD2 11.5 13.5 V VIN（A） VSS＋1.0 VDD2−1.0 V VO VSS＋1.0 VDD2−1.0 V バイアス電流 IBIAS1, 2 100 バイアス電圧 VBIAS1 4.0 5.0 6.0 V VBIAS2 VDD2−8.0 VDD2−7.0 VDD2−6.0 V ロジック電源電圧 ドライバ電源電圧 映像信号入力 ドライバ出力電圧 8 12.5 μA µPD16601 電気的特性（TA = −10∼＋75 ℃, VDD1 = 3.3 V±0.3 V, VDD2 = 12.5 V±1.0 V, VSS = 0 V） 項 目 略 号 条 件 ハイレベル出力電圧 VOH ロジック，IOH1 = 0 mA ロウレベル出力電圧 VOL ロジック，IOL1 = 0 mA 入力リーク電流 IiL Vi = VDD1, VSS1 ドライバ出力電流 IOH11 PL/NL = H （黒レベル） ドライバ出力電流 MIN. TYP. MAX. VDD1−0.1 単位 V 0.1 V ±1.0 μA VR.G.B = 11 V −0.3 mA −0.3 mA （ソース） IOH12 VO = 3.0 V VR.G.B = 7 V IOH21 PL/NL = L VR.G.B = 5 V 0.3 mA VR.G.B = 1 V 0.3 mA （白レベル） ドライバ出力電流 （白レベル） ドライバ出力電流 （ソース） IOH22 VO = 9.0 V 出力オフリーク電流 IOFF VO2 = VDD2, VSS2 静消費電流 I DD21 VDD2，無負荷，LPC = L I DD21 （黒レベル） 動消費電流 出力偏差注 ±1 μA 1.5 6.0 mA VDD2，無負荷，LPC = H 1.2 4.8 mA I DD12 VDD1, fCLK = 20 MHz 0.3 0.8 mA I DD22 VDD2, fHS = 66 KHz, LPC = L 2.5 10 mA △VO VRGB = 7∼11 V, PL/NL = H （±5.0） ±20 mV VRGB = 1∼5 V, PL/NL = L （±5.0） ±20 mV 注 偏差とはチップ内におけるドライバ出力電圧分布のMIN値，MAX値を示します。 9 µPD16601 スイッチング特性（TA = −10∼＋75 ℃，VDD1 = 3.3±0.3 V，VDD2 = 12.5 V，VSS = 0 V） 項 目 略 号 条 件 MIN. TYP. MAX. 単位 5 15 30 ns スタートパルス出力遅延時間 tPLH CL = 20 pF 入力容量 Ci1 SPR, SPLを除くロジック 7 15 pF Ci2 SPR, SPL 8 15 pF Ci3 映像信号入力端子 17 25 pF 最大クロック周波数 fmax. 20 MHz タイミング必要条件（TA = −10∼＋75 ℃，VDD1 = 3.3 V±0.3 V，VSS = 0 V，tr = tf = 5 ns） 項 目 略 号 クロックパルス幅 PWCLK 水平同期信号パルス幅 条 件 Duty = 50 % MIN. TYP. MAX. 単位 25 ns PWHS 300 ns スタートパルス・セットアップ時間 tSETUP 10 ns CLK−サンプリングパルス遅延時間 td1 22 ns サンプリングパルス−CLK遅延時間 td2 14 ns 水平同期信号セットアップ時間 tHS-SETUP 50 ns 水平同期信号ホールド時間 tHS-HOLD 250 ns HS−スタートパルス間時間 tHS-SP 1.0 μs スタートパルス−HS間時間 tSP-HS 10 ns 10 µPD16601 スイッチング特性（R/L = H） 特に指定のない限り 入力レベルは全て0.5 VDD1 1/fmax tr PWCLK tf PWCLK VDD1 90 % 10 % CLK 10 % 90 % VSS1 tSETUP VDD1 SPR （SPL） tPLH VSS1 VOH SPL （SPR） VOL VDD1 HS VSS1 PW HS tHS-SETUP tHS-HOLD VDD1 PL/NL VSS1 tHS-SP VDD1 SP（入力） VSS tSP-HS VDD1 SP（入力） VSS1 11 µPD16601 推奨実装条件 本製品の実装は，下表の推奨条件で実施願います。 なお，推奨条件以外の実装方式及び条件については，販売員にご相談ください。 実装条件 熱圧着 実装方式 条 件 半田付け 加熱ツール300∼350 ℃，加熱２∼３秒，圧力100 g （１本あたり） ACF（シート状接着剤） 仮接着70∼100 ℃，圧力３∼８ kg/cm2，時間３∼５秒 本接着165∼180 ℃，圧力25∼45 kg/cm2，時間30∼40秒 （住友ベークライト（株）異方導電フィルムSUMIZAC1003使用の場合） 注意 ACF部の実装条件は，ご使用前にACF製造メーカーにお確かめください。 実装方式の併用はお避けください。 参考資料 「NEC半導体デバイスの信頼性品質管理」（IEM-5069） 「NEC半導体デバイスの品質水準」（IEI-620） 「TCP（TABパッケージ）」（MF-232） 12 µPD16601 〔メ モ〕 13