概要 特長 DS90CP04 は 4 × 4 のデジタル・クロスポイント・スイッチです。効 率よく基板レイアウトが行えるように入力端子と出力端子をパッ ケージの対向両辺に配置しています。 低電圧差動信号 (LVDS) 技術を採用し、低消費電力と高速動作の両立を実現していま す。データ・パスは、ノイズを抑えるために入力から出力まです べて差動回路で構成されています。ノン・ブロッキング・アーキテ クチャ方式により、任意の入力ビットから任意の出力ビット ( 単出 力または複数の出力 ) への接続が可能です。スイッチ・マトリッ クスとして 4 組の差動 4:1 マルチプレクサを内蔵しています。 各 マルチプレクサには 4 入力系統がすべて接続されており、任意の 出力チャネルから任意の 1 入力系統を出力できます。DS90CP04 の各出力ペアは、それぞれが独立して最高 2.5Gbit/s で動作しま す。 ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ MODE 端子によって、制御が容易なシリアル制御インタフェース、 または構成選択ポートを切り替えられます。シリアル制御インタ フェースを用いると、全出力に対する新規のスイッチ構成情報を 単一のロード・コマンドによって一度に更新できます。 直接構成 ポートを使用すると、SEL0/1 端子の論理レベルでデコードされた 情報にもとづき、出力の構成を直接変更できます。 機能ブロック図 2.5Gbps の完全差動データ・パス ノン・ブロッキング・アーキテクチャ 任意の入力からのブロードキャスト 対向両辺に配置された端子配置 大規模スイッチ・アレイへの拡張が可能 LVDS/BLVDS/LVPECL/2.5V-CML 入力レベルに対応 TRI-STATE LVDS 出力 読み出し可能なシリアル制御インタフェース 2 段階のレジスタ書き込み ＋ 2.5V 単一電源 低消費電力、2.5Gb/s で 575mW (typ) リードレス LLP-32 パッケージ ( 本体サイズ 6 × 6mm) アドバンストCMOS プロセス技術で製造 20021023 © National Semiconductor Corporation DS200287-07-JP 1 DS90CP04 4 × 4、低消費電力、2.5Gb/s、LVDS デジタル・クロスポイント・スイッチ DS90CP04 4 × 4、低消費電力、2.5Gb/s、LVDS デジタル・クロスポイント・スイッチ Removed preliminary. Removed old CP44 pin names and replaced with updated CP04 pin names. Removed TBD from jitter note in AC table. removed incorrect artwork, included correct order numbers, and changed all references from Vss to GND. No limit changes (LMS) removed duplicate colspec from thead in table 3 updated limits (LMS) changed datasheet title in pid source to match document title converted to nat2000 and removed application division saying TBD Converted to nat2000 DTD correct pkg added, format errors corrected (JFG) new datasheet to be created by RRD) ds200287 11800 23900 33020 20010301 DS90CP04 4 × 4、低消費電力、2.5Gb/s、LVDS デジタル・クロスポイント・スイッチ DS90CP04 2004 年 1 月 DS90CP04 機能ブロック図 ( つづき) www.national.com/JPN/ 2 DS90CP04 ピン配置図 Order Number DS90CP04TLQ, DS90CP04TLQX (Tape and Reel) See NS Package Number LQA32A 3 www.national.com/JPN/ DS90CP04 端子説明 端子名 端子番号 入出力、タイプ 説明 各マルチプレクサに共通の差動入力 IN1 ＋ 16 IN1 − 15 IN2 ＋ 14 IN2 − 13 IN3 ＋ 12 IN3 − 11 IN4 ＋ 10 IN4 − 9 I, LVDS 反転および非反転差動入力 I, LVDS 反転および非反転差動入力 I, LVDS 反転および非反転差動入力 I, LVDS 反転および非反転差動入力 O, LVDS 反転および非反転差動出力。 IN1 ±、IN2 ±、IN3 ±、IN4 ±の任意の差動ペアを OUT1 ±から出力可能 O, LVDS 反転および非反転差動出力。 IN1 ±、IN2 ±、IN3 ±、IN4 ±の任意の差動ペアを OUT2 ±から出力可能 O, LVDS 反転および非反転差動出力。 IN1 ±、IN2 ±、IN3 ±、IN4 ±の任意の差動ペアを OUT3 ±から出力可能 O, LVDS 反転および非反転差動出力。 IN1 ±、IN2 ±、IN3 ±、IN4 ±の任意の差動ペアを OUT4 ±から出力可能 差動スイッチ出力 OUT1 ＋ 25 OUT1 − 26 OUT2 ＋ 27 OUT2 − 28 OUT3 ＋ 29 OUT3 − 30 OUT4 ＋ 31 OUT4 − 32 デジタル制御インタフェース SCLK 6 I, LVCMOS SI から入力されるプログラミング・データをラッチする制御クロックです。 SCLK は 0MHz から 100MHz に対応しています。デバイスにアクセスするときのみ、SCLK にク ロック・パルス列を与えてください。プログラミング完了後は、高速差動データ・パスに 対するノイズ混入を防ぐため、SCLK は論理 LOW に保持してください。 SI / SEL1 7 I, LVCMOS スイッチ構成を指定するプログラミング・データ入力です。データは SCLK の立ち上がり クロックで内部バッファ・レジスタにラッチされます。 SEL0 5 I, LVCMOS スイッチ構成を指定するプログラミング・データです。 CSO 18 O, LVCMOS RSO 2 MODE が LOW のとき、シリアル・チェーンの次段のデバイスに向けて、コントロール・ データが CSO(RSO) からシフト出力されます。 CSO(RSO) から出力されるコントロール・ データは SI に入力されたデータと同じですが、デバイスのコラム ( ロー )・アドレスは内 部で 1 ずつ減算されて、チェーンの次段のデバイスに伝達されます。 CSO(RO) は SCLK の立ち上がりエッジに同期して出力されます。 CSCLK 19 O, LVCMOS RSCLK 3 MODE が LOW のとき、これら端子からは制御クロックSCLK をバッファしたクロック信 号が出力されます。カスケード接続したシリアル制御バスで、CSCLK(RSCLK) はシリ アル・チェーンの次段のデバイスに対するクロックとして使用します。 LOAD 22 I, LVCMOS LOAD 信号が HIGH のとき SCLK を LOW から HIGH に遷移させると、デバイスは ロード・レジスタに書き込まれているプログラミング・データを構成レジスタに転送します。 このタイミングで全出力端子は新規のスイッチ構成に切り替わります。 LOAD 信号は 1 SCLK サイクルのみ HIGH にしてください。 LOAD 信号を HIGH のまま保持すると構 成レジスタへの転送が繰り返し発生します。 MODE 23 I, LVCMOS MODE が LOW のときSCLK 入力はアクティブとなり、バッファされた SCLK 信号が CSCLK/RSCLK 端子から出力されます。 MODE が HIGH のとき、SCLK 信号はレジ スタ回路と内部ステート・マシンから切り離されます。 MODE が LOW になるまで内部レ ジスタ側から見た場合、負論理状態になっています。 VDD 1, 8, 17, 24 I, Power VDD は 2.5V ± 5％です。4 個以上の低 ESR 0.01μF のバイパス・コンデンサを VDD と GND 間に接続してください。 GND 4, 20, 21, I, Power LVDS と CMOS 回路のグラウンド基準です。 LLP-32 パッケージの下面には DAP があ り金属コンタクトが露出しています。 DAP はデバイスの主となるグラウンドになります。 最 適な AC および熱性能を得るため、4 個以上のビアでグラウンド層に接続してください。 POWER DAP www.national.com/JPN/ 4 LOAD 生じる動作 MODE SCLK 0 0 LH SI 端子の現在のレベルが入力シフト・レジスタにクロック転送されます。 0 1 LH SCLK 入力を内部レジスタおよび内部ステート・マシン入力から切り離します。 MODE が 再び LOW になるまで RSCLKと CSCLK には LOW が出力されます。 下記の「構成選 択真理値表」を参照してください。 LH 0 X 最後の有効フレームから OUT1 ∼ OUT4 構成情報をロードします。ロード・レジスタの内 容は構成レジスタに転送されます。スイッチ構成は SCLK 入力とは非同期に更新されま す。 1 1 LH SCLK 入力を内部レジスタおよび内部ステート・マシン入力から切り離します。 MODE が 再び LOW になるまで RSCLKと CSCLK には LOW が出力されます。 下記の「構成選 択真理値表」を参照してください。 構成選択真理値表 生じる動作 MODE SEL1 SEL0 0 X X SEL0/1 端子は構成選択モードでのみ機能します。 以下を参照してください。 1 0 0 分配 : IN1 - OUT1 OUT2 OUT3 OUT4 1 0 1 分配 : IN2 - OUT1 OUT2 OUT3 OUT4 1 1 0 冗長 : IN1 - OUT1 OUT2、IN3 - OUT3 OUT4 1 1 1 対向接続 : IN1 - OUT1、IN2 - OUT2、IN3 - OUT3、IN4 - OUT4 LH: LOW から HIGH への遷移 ( 立ち上がりエッジ ) X:ドント・ケア 5 www.national.com/JPN/ DS90CP04 シリアル・インタフェース真理値表 DS90CP04 構成選択真理値表 ( つづき) FIGURE 1. DS90CP04 Configuration Select Decode www.national.com/JPN/ 6 本データシートには軍用・航空宇宙用の規格は記載されていません。 関連する電気的信頼性試験方法の規格を参照ください。 電源電圧 (VDD) CMOS/TTL 入力電圧 LVDSレシーバ入力電圧 LVDSドライバ出力電圧 LVDS 出力短絡電流 最大接合部温度 保存温度範囲 リード温度 ( ハンダ付け 4 秒 ) 25 ℃でのパッケージ最大消費電力 LLP-32 ディレーティング 26.4 ℃ /W 熱抵抗θJA ESD 耐圧 人体モデル、1.5kΩ、100pF LVDS 出力 LVDS 入力 その他のピン EIAJ、0Ω、200pF − 0.3V ∼＋ 3V − 0.3V ∼ (VDD ＋ 0.3V) − 0.3V ∼＋ 3.3V − 0.3V ∼＋ 3V 40mA ＋ 150 ℃ − 65 ℃∼＋ 150 ℃ ＋ 260 ℃ >1.0kV >1.5ｋV >4.0ｋV ＞ 100V 推奨動作条件 電源電圧 (VDD– GND) レシーバ入力電圧 動作周囲温度 接合部温度 3200 mW 25 ℃以上で 38mW/ ℃ 最小値 代表値 最大値 2.375 2.5 2.625 0.05 3.3 − 40 25 85 110 単位 V V ℃ ℃ 電気的特性 特記のない限り、推奨動作条件の電源電圧と動作周囲温度を対象 Symbol Parameter Conditions Min Typ (Note 2) Max Units LVCMOS/LVTTL DC SPECIFICATIONS (SCLK, SI/SEL1, SEL0, LOAD, MODE , CSCLK, RSCLK, CSO, RSO) VIH High Level Input Voltage 1.7 VDD V VIL Low Level Input Voltage GND 0.7 V IIH High Level Input Current VIN ＝ VDD ＝ VDDMAX − 10 ＋ 10 μA IIL Low Level Input Current VIN ＝ VSS, VDD ＝ VDDMAX − 10 ＋ 10 μA CIN1 Input Capacitance Any Digital Input Pin to VSS 3.5 pF COUT1 Output Capacitance Any Digital Output Pin to VSS 5.5 pF VCL Input Clamp Voltage ICL ＝− 18 mA − 0.8 V VOH High Level Output Voltage VOL Low Level Output Voltage − 1.5 IOH ＝− 4.0 mA, VDD ＝ VDDMIN 1.9 V IOH ＝− 100 μA, VDD ＝ 2.5V 2.4 V IOL ＝ 4.0 mA, VDD ＝ VDDMIN 0.4 V IOL ＝ 100 μA, VDD ＝ 2.5V 0.1 V 50 mV LVDS INPUT DC SPECIFICATIONS (IN1 ± , IN2 ± , IN3 ± , IN4 ± ) VTH Differential Input High Threshold (Note 3) VTL Differential Input Low Threshold VCM ＝ 0.05V or 1.2V or 2.45V, VDD ＝ 2.5V VID Differential Input Voltage VCM ＝ 0.05V or 1.2V or 2.45V, VDD ＝ 2.5V 0 − 50 VDD ＝ 2.5V, VCM ＝ 0.05V to 2.45V 100 0.05 0 mV VDD mV VCMR Common Mode Voltage Range VID ＝ 100 mV, VDD ＝ 2.5V CIN2 Input Capacitance IN ＋ or IN − to VSS IIN Input Current VIN ＝ 2.5V, VDD ＝ VDDMAX or 0V − 10 ＋ 10 μA VIN ＝ 0V, VDD ＝ VDDMAX or 0V − 10 ＋ 10 μA 475 mV 35 mV 1.375 V 35 mV 3.25 3.5 V pF LVDS OUTPUT DC SPECIFICATIONS (OUT1 ± , OUT2 ± , OUT3 ± , OUT4 ± ) VOD Differential Output Voltage (Note 3) ΔVOD Change in VOD between Complementary States − 35 VOS Offset Voltage (Note 4) 1.125 ΔVOS Change in VOS between Complementary States − 35 RL ＝ 100Ω between OUT ＋ and OUT − Figure 2 7 250 400 1.25 www.national.com/JPN/ DS90CP04 絶対最大定格 (Note 1) DS90CP04 電気的特性 ( つづき) 特記のない限り、推奨動作条件の電源電圧と動作周囲温度を対象 Symbol Parameter Conditions Min Typ (Note 2) Max Units ＋ 10 μA ＋ 10 μA − 40 mA LVDS OUTPUT DC SPECIFICATIONS (OUT1 ± , OUT2 ± , OUT3 ± , OUT4 ± ) IOZ Output TRI-STATE Current TRI-STATE Output VOUT ＝ VDD or VSS − 10 VDD ＝ 0V, VOUT ＝ 2.5V or GND − 10 IOFF Power Off Leakage Current IOS Output Short Circuit Current, One OUT ＋ or OUT − Short to GND Complementary Output OUT ＋ or OUT − Short to VDD − 15 15 40 mA IOSB Output Short Circuit Current, both OUT ＋ and OUT − Short to GND Complementary Outputs OUT ＋ and OUT − Short to VCM − 15 − 30 mA 15 30 mA COUT2 Output Capacitance OUT ＋ or OUT − to GND when TRI-STATE 5.5 All inputs and outputs enabled, terminated with differential load of 100Ω between OUT ＋ and OUT − . 220 300 mA TRI-STATE All Outputs 10 20 mA 100 135 160 ps 100 135 160 ps 500 750 1200 ps 500 750 1200 ps 0 30 ps 50 100 ps 750 MHz 1.6 2.5 psrms 1.25 GHz 1.6 2.5 psrms 1.5 Gb/s 10 40 psp-p 2.5 Gb/s 27 60 psp-p 1.5 Gb/s 25 40 psp-p 2.5 Gb/s 40 70 psp-p 150 300 ns Time from LOAD ＝ LH or SELx to OUT ± change from active to TRI-STATE. 3 5 ns Time from LOAD ＝ LH to new switch configuration effective for OUT ± . 50 150 ns pF SUPPLY CURRENT ICCD Total Supply Current ICCZ TRI-STATE Supply Current SWITCHING CHARACTERISTICS ─ LVDS OUTPUTS (Figures 3、5、6) tLHT Differential Low to High Transition Time tHLT Differential High to Low Transition Time tPLHD Differential Low to High Propagation Delay tPHLD Differential High to Low Propagation Delay tSKD1 Pulse Skew tSKCC Output Channel to Channel Skew Difference in propagation delay (tPLHD or tPHLD) among all output channels in Broadcast mode (any one input to all outputs). tJIT Use an alternating 1 and 0 pattern at 200 Mb/s, measure between 20％ and 80％ of VOD. Use an alternating 1 and 0 pattern at 200 Mb/s, measure at 50％ VOD between input to output. |tPLHD–tPHLD| 0 Jitter (Note 5) Alternating 1 and 0 Pattern K28.5 Pattern 23 PRBS 2 -1 Pattern tON LVDS Output Enable Time tOFF LVDS Output Disable Time tSW LVDS Switching Time www.national.com/JPN/ Time from LOAD ＝ LH or SELx to OUT ± change from TRI-STATE to active. 8 50 特記のない限り、推奨動作条件の電源電圧と動作周囲温度を対象 Symbol Parameter Conditions Typ (Note 2) Max Units 50 150 ns 0 100 MHz 45 55 ％ Min SWITCHING CHARACTERISTICS ─ LVDS OUTPUTS (Figures 3, 5, 6) tSEL SELx to OUT ± Configuration select to new data at OUT ± . SWITCHING CHARACTERISTICS ─ Serial control Interface (Figures 4, 8, 9) FSCLK SCLK Clock Frequency TDCCLK CSCLK Duty Cycle Input SCLK Duty Cycle set at 50％ RSCLK Duty Cycle tS SI–SCLK or MODE–SCLK Setup From SI or MODE Input Data to Time SCLK Rising Edge 1.5 ns tH SCLK–SI or SCLK–MODE Hold From SCLK Rising Edge to SI or Time MODE Input Data 1 ns tDSO SCLK to RSO or CSO Delay From SCLK to RSO or CSO tDSCLK SCLK to RSCLK or CSCLK Delay From SCLK to RSCLK or CSCLK tDSDIF |SCLK to RSCLK or CSCLK– SCLK to RSO or CSO| Propagation Delay Difference between tDSO and tDSCLK TRISE Logic Low to High Transition Time 20％ to 80％ at RSO, CSO, RSCLK, or CSCLK 1.5 ns TFALL Logic High to Low Transition Time 80％ to 20％ at RSO, CSO, RSCLK, or CSCLK 1.5 ns Note 1: 1.5 4 ns 4.0 8.5 ns 1.5 4.5 ns 「絶対最大定格」とは、この値を超えるとデバイスの安全を保障できない制限値を意味します。デバイスがこの規格値で正常に動作することを意味して いるわけではありません。 Note 2: 代表値は VDD ＝ 2.5V、TA ＝ 25 ℃で測定されています。 代表値は参照を目的としており、製造時検査は行っていません。 Note 3: 差動出力電圧 VOD は |OUT ＋− OUT − |として定義されています。 差動入力 VID は |IN ＋− IN − |として定義されています。 Note 4: 出力オフセット電圧 VOS は、LVDS シングル・エンド出力の論理 HIGH 電圧と論理 LOW 電圧の平均として定義されています。 Note 5: 任意の入力から任意の 1 つの差動 LVDS 出力に対する、規定のデータレートとデータパターンで動作しているときの仕様規定で、このとき残りの 3 チャネ ルは試験対象チャネルとは非同期の 1.25Gb/s の K28.5 パターンで動作させています。ジッタは、製造時に検査はなされませんが、サンプルにもとづく特 性を通して保証されています。ランダム・ジッタは 1,000 回分のヒストグラムのピーク・ツー・ピークとして測定されます。なお K28.5 パターンは、ビット・ス トリーム 0011111010 1100000101 の繰り返しです。 確定的ジッタ (DJ パターン ) は、サンプル回数 350 回のヒストグラムの平均として測定されています。 総ジッタ (TJ) は、3,500 回分のヒストグラムで、ランダム・ジッタと同様にピーク・ツー・ピークとして測定されています。 FIGURE 2. Differential Driver DC Test Circuit 9 www.national.com/JPN/ DS90CP04 電気的特性 ( つづき) DS90CP04 電気的特性 ( つづき) FIGURE 3. Differential Driver AC Test Circuit FIGURE 4. LVCMOS Driver AC Test Circuit (Note 6) www.national.com/JPN/ 10 Note 6: LVCMOS 入力と出力の AC 仕様は、Figure 4 に示される電力スプリッタではなく、入力減衰ネットワークを使用しても検証および検査が可能です。 FIGURE 5. LVDS Signals FIGURE 6. LVDS Output Transition Time FIGURE 7. LVDS Output Propagation Delay 11 www.national.com/JPN/ DS90CP04 電気的特性 ( つづき) DS90CP04 電気的特性 ( つづき) FIGURE 8. Serial Interface Propagation Delay and Input Timing Waveforms FIGURE 9. Serial Interface ─ MODE Timing and Functionality www.national.com/JPN/ 12 DS90CP04 電気的特性 ( つづき) FIGURE 10. Configuration and Output Enable/Disable Timing 機能説明 式により、ユーザーは単一のバス (SCLKと SI) でマトリックス内の すべてのデバイスをプログラムできます シリアル・インタフェースによるプログラミング シリアル・クロック SCLK とシリアル入力データライン SI で構成さ れる単純なシリアル・インタフェースを介して、内部マルチプレクサ に構成をプログラムできます。シリアル・インタフェースは、大規模 スイッチ・アレイに容易に拡張できるように設計されています。 DS90CP04 で構成したマトリックス・アレイの次段のロー・デバイ スは、バッファされたシリアル・インタフェース出力 (RSCLK、RSO) を使って接続します。 同様に、マトリックス・アレイの次段のコラ ム・デバイスは、バッファされたシリアル・インタフェース出力 (CSCLK、CSO) を使って接続します。このフィードスルーされる RSCLKとRSO、CSCLKと CSO の各バッファ信号を使用する方 スイッチの構成をプログラムするには、デバイスに 30 ビットの制御 ワードを与えます。 最初の 6 ビットでスタート・フレームが SI へシ フトインされます。有効スタート・フレームには、構成ロードの 1FH と、構成読み出しの 1EH の 2 種類があります。スタート・フレー ムに続いて、アクセスするデバイスのロー・アドレスとコラム・アド レス、さらに 4 チャネル分のスイッチ構成データが送られます。 Table 1. 30-Bit Control Wordおよび Table 2. Switch Configuration Data に制御ワードのビット定義を示します。D29 が SI にシフトイン される先頭ビットです。 TABLE 1. 30-Bit Control Word ビット ビット長 説明 D29–D24 6 制御ワード同期用のスタート・フレームです。 (01 1111'b ＝ LOAD) D23–D18 6 アクセスするデバイスのロー・アドレスを指定します。シリアル・インタフェースは最大 64 個のロー・デバイ スをアクセスできます。 D17–D12 6 アクセスするデバイスのコラム・アドレスを指定します。シリアル・インタフェースは最大 64 個のコラム・デ バイスをアクセスできます。 D11–D9 3 出力 1 用のスイッチ構成を指定します。 Table 2. Switch Configuration Data を参照してください。 D8–D6 3 出力 2 用のスイッチ構成を指定します。 Table 2. Switch Configuration Data を参照してください。 D5–D3 3 出力 3 用のスイッチ構成を指定します。 Table 2. Switch Configuration Data を参照してください。 D2–D0 3 出力 4 用のスイッチ構成を指定します。 Table 2. Switch Configuration Data を参照してください。 TABLE 2. Switch Configuration Data OUT1 ±に対する接続 OUT2 ±に対する接続 OUT3 ±に対する接続 OUT4 ± に対する接続 0 0 0 出力 1 は TRI-STATE 出力 2 は TRI-STATE 出力 3 は TRI-STATE 出力 4 は TRI-STATE 0 0 1 IN1 ± IN1 ± IN1 ± IN1 ± 0 1 0 IN2 ± IN2 ± IN2 ± IN2 ± 0 1 1 IN3 ± IN3 ± IN3 ± IN3 ± 1 0 0 IN4 ± IN4 ± IN4 ± IN4 ± 1 0 1 無効。 MSB LSB 13 www.national.com/JPN/ DS90CP04 機能説明 ( つづき) TABLE 2. Switch Configuration Data ( つづき) MSB LSB 1 1 0 1 1 1 OUT1 ±に対する接続 OUT2 ±に対する接続 OUT3 ±に対する接続 OUT4 ± に対する接続 これら無効の組み合わせは同期の喪失を招きます。 ローおよびコラム・アドレッシング す (OUT1 ＝ IN1、OUT2 ＝ IN2、OUT16 ＝ IN16)。このアレイ のプログラムには、シリアル・チェーンを介して目的とするデバイス に届けるために、4 組の 30 ビット制御ワードが必要です。アレイ 全体を 120 クロック・サイクルでプログラミングするには、チェーン の最後にあるデバイスからプログラミングをしていくことが重要で す。続くプログラミング・データによって、最初のデータはチェーン を通して正しいデバイスに向かって押し込まれていきます。 デバイスを N × N アレイで構成した場合、左上のデバイスがロー・ アドレス、コラム・アドレスともゼロに割り当てられます。 右側に続 くデバイスがコラム・アドレス 1 から N、対して下側に続くデバイス がロー・アドレス 1 から Nとなります。システムのシリアル制御イン タフェース (SCLK と SI) は、ロー・アドレス、コラム・アドレスとも にゼロのデバイスに接続します。シリアル制御インタフェースから、 アクセスしたいデバイスのロー・アドレスとコラム・アドレスを含む制 御ワードがシフト・インされます。制御データがデバイスに与えられ ると、次のローおよびコラム・デバイスに送られる前に、制御ワー ド内のアドレスは内部で 1 だけ減算されます。ロー・アドレスが 1 だけ減算された制御データがコラム・インタフェース (CSO と CSCLK) から送出され、コラム・アドレスが 1 だけ減算された制 御データがロー・インタフェース (RSOと RSCLK) からシフト・アウ トされます。プログラミングの対象となるデバイスに制御ワードが到 達した時点では、ロー・アドレスとコラム・アドレスはともにゼロと なっています。 スイッチ構成の読み出し DS90CP04 に読み出し用の開始フレーム (01 1110'b) を送ると読 み出しモードになります。読み出し開始フレームを受信すると構成 レジスタ情報はシフト・レジスタに転送され、制御ワードの OUT1 ∼ OUT4 のビット・セグメントの読み出し値が RSOと CSO の両方 から出力されます。デバイスから読み出されたデータは、デフォル ト・アドレス (11 1111'b) が１ずつ内部で減算されながら次段のデ バイスを順に通って送られます。ロー最後尾にあるデバイスの RSO には、読み出しデバイスを始点とする「相対的」なコラム・ アドレスが現れるため、送出デバイスのコラム位置を求められま す。同様に、コラム最後尾にあるデバイスの CSO には、送出デ バイスの相対ロー・アドレスが現れます。チャネル構成情報が挿 入された読み出し制御ワードの送出後、デバイスは自動的に書き 込みモードに戻り、SI から入力される新規の制御ワードを待ちま す。 アレイ内の各デバイスは、常に開始フレームの受信をチェックして います (D29 ∼ 24 ＝ 01 1111'b または 01 1110'b)。適正な開始フ レーム・ストリングを検出し、かつ続くロー・アドレスとコラム・アド レスがともにゼロであった場合、そのデバイスは 30 ビット制御ワー ドのスイッチ構成データをロード・レジスタに格納します。 アレイ内の各デバイスは、シリアル・インタフェースを介して順にプ ログラムされます。アレイ全体のプログラミングが完了したら、 LOAD 端子に HIGH パルスを与えて、各デバイスのロード・レジ スタの内容を構成レジスタに転送します。LOAD パルスの発行は、 制御ワードの最終ビットがロード・レジスタに格納されるまで待たな ければなりません。このタイミングが保証されるのはプログラムが完 了した 2 クロック後です。 Table 4. A Read-Back Example from a 4 Device Array に、4 × 4 デバイス・アレイの先頭のローにある 4 個のデバイスから構成レジ スタを読み出す例を示します。すでに述べたように、アレイ読み出 しの完了にも、内部シフト・レジスタのレイテンシ分を充当するだけ の追加 SCLK サイクルが必要です。 4 組分の 30 ビットの構成レ ジスタをシフト・アウトするには、4 × 30 SCLK クロック・サイクルに 加え、デバイス・レイテンシ分としてデバイス 1 個あたり 7 SCLK サイクルが必要で、合計 SCLK 数は 148 になります。シリアル化 された読み出しデータは、 ロー最後尾のデバイスRSOからRSCLK に同期して出力されます。 4 組分の構成データの読み出しをシフ ト・インしたあとは、SI を LOW にしておくことを推奨します。 アレイのプログラムでは、 内部シフト・レジスタで生じる追加のSCLK サイクルを考慮しなければなりません。次段に与える制御データが RSO と CSO に現れるまでのレイテンシは、立ち上がりエッジ 7 ク ロック(SCLK) 分です。アレイ内の目的とするデバイスに制御ワー ドを届けるためには、設計者は正しいクロック数を与える必要があ ります。 4 デバイスをシリアル・チェーン接続した場合の制御ワー ドの例を Table 3. Example to Program a 4 Device Array に示しま TABLE 3. Example to Program a 4 Device Array フレーム D29:D24 ロー・ アドレス D23:D18 コラム・ アドレス D17:D12 OUT1 D11:D9 OUT2 D8:D6 OUT3 D5:D3 OUT4 D2:D0 SCLK サイクル数 制御ワードのア レイ内アクセス 先デバイス ロー、コラム 01 1111 00 0000 00 0011 001 010 011 100 30 0, 3 01 1111 00 0000 00 0010 001 010 011 100 30 0, 2 01 1111 00 0000 00 0001 001 010 011 100 30 0, 1 01 1111 00 0000 00 0000 001 010 011 100 30 0, 0 プログラミング工程のアレイ・レイテンシを最小にするため、システムの SI 入力から最も遠いデバイスの 構成情報からシフト・インしてください。 すべてのチャネル情報がロード・レジスタに到達してからすべてのスイッチが構成可能になるまでに 2 クロック・サイクルの遅延が必要です。 www.national.com/JPN/ 14 2 TABLE 4. A Read-Back Example from a 4 Device Array フレーム D29:D24 ロー・ アドレス D23:D18 コラム・ アドレス D17:D12 OUT1 D11:D9 OUT2 D8:D6 OUT3 D5:D3 OUT4 D2:D0 SCLK サイクル数 01 1110 00 0000 11 1111 000 000 000 000 30 Read-Back (R,C) ＝ 0, 3 01 1110 00 0000 11 1110 000 000 000 000 30 Read-Back (R,C) ＝ 0, 2 01 1110 00 0000 11 1101 000 000 000 000 30 Read-Back (R,C) ＝ 0, 1 01 1110 00 0000 11 1100 001 010 011 100 30 Read-Back (R,C) ＝ 0, 0 Note 7: 説明 書き込みと読み出しのプログラミング例は、Figure 11 に示される 16 × 16 アレイ構成に基づいています。別のアレイ構成ではプログラミング順は異なります。 最小プログラミング・レイテンシとなるスイッチ拡張 動します。LOAD の信号品質に影響を与えないよう、アレイ内の スタブ長が極端に長くならないように配線してください。 大規模ク ロスポイント・アプリケーションの場合、LOAD 信号は各ローまた は各カラムごとに分配することを推奨します。 プログラミング・データは、ロー方向は RSO と RSCLK を通って、 コラム方向は CSOと CSCLK を通って伝えられます。すべてのデ バイスの LOAD 端子は電気的に共通に接続し、同一信号で駆 FIGURE 11. 15 www.national.com/JPN/ DS90CP04 機能説明 ( つづき) DS90CP04 プログラミングの例 構成書き込み 30 ビット制御ワード : [ 書き込みフレーム ][ ロー・アドレス ][ コラム・アドレス ][OUT1][OUT2][OUT3][OUT4] アレイ書き込み : [01 1111] [0][1] [1][1][1][1] //* アレイ位置 1、ブロードキャストIN1 *// [01 1111] [0][0] [2][2][4][4] //* アレイ位置 0、IN2 を OUT1と OUT2 に接続、IN4 を OUT3と OUT4 に接続 *// LOAD ＝ H、SCLK ＝ LH デバイス 0 書き込みプログラミング・シーケンス SCLK 数 イベントの説明 6 デバイス 0 (R ＝ 0、C ＝ 0) は第 1 の制御ワードの「書き込み」フレームを検出します。 18 デバイス 0 (R ＝ 0、C ＝ 0) は第 1 制御ワードのアドレスがロー＝ 1、コラム＝ 0 であることを識別します。 第 1 の制御 ワードからロー・アドレスが 1 だけ減算され ( ロー・アドレス＝ 0) RSO に送られます。 36 デバイス 0 (R ＝ 0、C ＝ 0) は第 2 の制御ワードの「書き込み」フレームを検出します。 48 デバイス 0 (R ＝ 0、C ＝ 0) は第 2 の制御ワードがロー＝ 0、コラム＝ 0 であることを識別します。これは有効な構成書き 込みアドレスのため、デバイス 0 は構成情報の受信を待ちます。 60 デバイス 0 (R ＝ 0、C ＝ 0) は構成情報を受信し LOAD を待ちます。 デバイス 1 書き込みプログラミング・シーケンス SCLK 数 イベントの説明 13 デバイス 1 (R ＝ 1、C ＝ 0) は第 1 の制御ワードの「書き込み」フレームを検出します。 25 デバイス 1 (R ＝ 1、C ＝ 0) は第 2 の制御ワードのアドレスがロー＝ 0、コラム＝ 0 であることを識別します。これは有効 な構成書き込みアドレスのため、デバイス 1 は構成情報の受信を待ちます。 37 デバイス 1 (R ＝ 1、C ＝ 0) は構成情報を受信し LOAD を待ちます。 43 デバイス 1 (R ＝ 1、C ＝ 0) は第 2 の制御ワードの「書き込み」フレームを検出します。 55 デバイス 1 (R ＝ 1、C ＝ 0) は第 2 の制御ワードのアドレスがロー＝ 3F、コラム＝ 0 であることを識別します。 第 2 の制 御ワードからロー・アドレスが 1 だけ減算され ( ロー・アドレス＝ 3E) RSO に送られます。 構成読み出し 30 ビット制御ワード : [ 読み出しフレーム ][ ロー・アドレス ][ コラム・アドレス ][OUT1][OUT2][OUT3][OUT4] アレイ書き込み : [01 1110] [1][0] [0][0][0][0] //* アレイ位置 1、構成情報の読み出し *// [01 1110] [0][0] [0][0][0][0] //* アレイ位置 0、構成情報の読み出し *// www.national.com/JPN/ 16 DS90CP04 プログラミングの例 ( つづき) デバイス 0 読み出しプログラミング・シーケンス SCLK 数 イベントの説明 6 デバイス 0 (R ＝ 0、C ＝ 0) は第 1 の制御ワードの「読み出し」フレームを検出します。 18 デバイス 0 (R ＝ 0、C ＝ 0) は第 1 制御ワードのアドレスがロー＝ 1、コラム＝ 0 であることを識別します。 第 1 の制御 ワードからロー・アドレスが 1 だけ減算され ( ロー・アドレス＝ 0) RSO に送られます。 36 デバイス 0 (R ＝ 0、C ＝ 0) は第 2 の制御ワードの「書き込み」フレームを検出します。 48 デバイス 0 (R ＝ 0、C ＝ 0) は第 2 の制御ワードがロー＝ 0、コラム＝ 0 であることを識別します。これは有効な構成書 き込みアドレスのため、デバイス 0 は構成情報の送信を準備します。 最後の制御ワードからロー・アドレスが 1 だけ減 算され ( ロー・アドレス＝ 3F) RSO に送られます。 60 デバイス 0 (R ＝ 0、C ＝ 0) は構成情報を送信します。 74 アレイ出力 ( デバイス 1 の RSO) から構成情報の送出が終わります。 デバイス 1 読み出しプログラミング・シーケンス SCLK 数 イベントの説明 13 デバイス 1 (R ＝ 1、C ＝ 0) は第 1 の制御ワードの「読み出し」フレームを検出します。 25 デバイス 1 (R ＝ 1、C ＝ 0) は第 1 制御ワードのアドレスがロー＝ 0、コラム＝ 0 であることを識別します。これは有効な 構成書き込みアドレスのため、デバイス 1 は構成情報の送信を準備します。 第 1 の制御ワードからロー・アドレスが 1 だけ減算され ( ロー・アドレス＝ 3F) RSO に送られます。 37 デバイス 1 (R ＝ 1、C ＝ 0) は構成情報をアレイ出力 ( デバイス 1 の RSO) から送出します。 17 www.national.com/JPN/ DS90CP04 4 × 4、低消費電力、2.5Gb/s、LVDS デジタル・クロスポイント・スイッチ 外形寸法図 単位は millimeters LLP, Plastic, QUAD, Order Number DS90CP04TLQ, DS90CP04TLQX (Tape and Reel) NS Package Number LQA032A 生命維持装置への使用について 弊社の製品はナショナル セミコンダクター社の書面による許可なくしては、生命維持用の装置またはシステム内の重要な部品とし て使用することはできません。 1. 生命維持用の装置またはシステムとは (a) 体内に外科的に使 用されることを意図されたもの、または (b) 生命を維持ある いは支持するものをいい、ラベルにより表示される使用法に 従って適切に使用された場合に、これの不具合が使用者に身 体的障害を与えると予想されるものをいいます。 2. 重要な部品とは、生命維持にかかわる装置またはシステム内 のすべての部品をいい、これの不具合が生命維持用の装置ま たはシステムの不具合の原因となりそれらの安全性や機能 に影響を及ぼすことが予想されるものをいいます。 ナショナル セミコンダクター ジャパン株式会社 本社／〒 135-0042 東京都江東区木場 2-17-16 技術資料（日本語 / 英語）はホームページより入手可能です。 TEL.(03)5639-7300 その他のお問い合わせはフリーダイヤルをご利用下さい。 フリーダイヤル www.national.com/JPN/ 0120-666-116 本資料に掲載されているすべての回路の使用に起因する第三者の特許権その他の権利侵害に関して、弊社ではその責を負いません。 また掲載内容は予告無く変更されることがありますのでご了承ください。