Application Guide Output Waveforms ／出力波形について Oscillator output waveforms can be CMOS, LVPECL, or LVDS logic-level formats. These output waveforms each have their own characteristic output loading which can vary greatly depending on the measurement method and measurement conditions. オシレータの出力形式にはCMOS、LVPECL、LVDSなどがあります。これらの出力波形には固有の出力負荷があり、測定 方法や測定環境により、大きく左右されます。 ■ CMOS Output Devices ／ CMOS出力品 The output stage uses CMOS (Complementary Metal Oxide Semiconductor) devices. The output waveform amplitude swings between VDD and VSS (see Figure 1). CMOS (Complementary Metal Oxide Semiconductor)から出力される波形です。出力波形はVDDからVSSまでスイングします。(Figure 1 参照) VDD VDD Q Q VSS VSS Figure 1. CMOS output circuit and waveform ／ CMOS出力の回路図と波形 Bypass capacitor 0.001µF to 0.1µF VDD INHN XT XTN VSS 0V Bypass capacitor 10µF Probe (+) Q CLOUT 0V Probe (−) Oscilloscope 0V Figure 2. CMOS output measurement circuit ／ CMOS出力の測定回路 ●CMOS output device usage notes ／ CMOS出力品の注意点 CMOS device outputs are not terminated, hence wiring and board parasitic capacitance effects can increase greatly as the frequency is increased. The output wraparound noise can be become large due to the common impedances formed by the parasitic components between VDD and VSS supply lines. Wraparound noise reduction measures may be necessary. (1) Unused leads should be eliminated as much as possible to minimize the effects of parasitic components and reflection. (2) Oscilloscope probe points should be placed near the oscillator IC to minimize the effects of reflection. (3) Bypass capacitors should be positioned directly adjacent to the oscillator IC between the supply lines to reduce supply noise. CMOS出力は出力が終端されていないため、周波数が高くなるにつれて配線リードやボード上の寄生容量の影響が大きく なります。出力が電源ライン等の寄生素子である共通インピーダンスによって、VDDやVSSなどに発生する回り込みノイズも 大きくなります。回り込みノイズを軽減させるために以下の点に注意して下さい。 (1) 配線は極力短くし、寄生素子、反射の影響を最小限にして下さい。 (2) プロービングポイントはオシレータICに近い場所で行うことで、反射の影響を最小限にして下さい。 (3) 電源間のノイズ低減のために、バイパスコンデンサをオシレータICに対して直近に配置して下さい。 SEIKO NPC CORPORATION 72 ■ LVPECL Output Devices ／ LVPECL出力品 The output stage uses LVPECL (Low Voltage Positive Emitter Coupled Logic) devices with 50Ω terminated differential outputs with the termination at a Vcc−2.0V voltage node. The output waveform amplitude swings 800mV around a 2.0V center voltage (See Figure 3). LVPECL (Low Voltage Positive Emitter Coupled Logic)はVcc−2.0Vで50Ω終端された差動出力です。出力波形は2.0V中心で800mVの 振幅でスイングします。(Figure 3参照) VCC (3.3V) VCC VOH (2.4V) OUTN OUT VCM (2.0V) OUTN 50Ω VOL (1.6V) OUT 50Ω VCC − 2.0V 0V Figure 3. LVPECL output circuit and waveform ／ LVPECL出力の回路図と波形 Bypass capacitor 0.001µF to 0.1µF VCC 2.0V *1 VCC − 2.0V Probe 1 (+) VCC2 XIN 0V OE 50Ω OUT XOUT OUTN GND 50Ω Probe 2 (+) Bypass capacitor 10µF Probe 1 (−) Probe 2 (−) 0V Oscilloscope 0V ＊1. Vcc : VCC−GND 端子間への印加電圧 Applied voltage between VCC and GND pins Figure 4. LVPECL output measurement circuit ／ LVPECL出力の測定回路 ●LVPECL output device usage notes ／ LVPECL出力品の注意点 (1) Unused leads should be eliminated as much as possible to minimize the effects of parasitic components and reflection. (2) Oscilloscope probe points should be placed near the oscillator IC to minimize the effects of reflection. (3) Bypass capacitors should be positioned directly adjacent to the oscillator IC between the supply lines to reduce supply noise. (4) The supply voltage, whether provided by 2 outputs from a ± dual supply or 2 separate supplies, must be connected between the VCC and GND pins. Note that the voltage applied to the VCC pin must be +2.0V constant. (Ex. For +3.3V operation, connect a +2.0V supply to VCC, and a −1.3V to GND.) (5) The measurement circuit OUT and OUTN pins must both be terminated by a 50Ω resistance to the 0V supply line. (1) 配線は極力短くし、寄生素子、反射の影響を最小限にして下さい。 (2) プロービングポイントはオシレータICに近い場所で行うことで、反射の影響を最小限にして下さい。 (3) 電源間のノイズ低減のために、バイパスコンデンサをオシレータICに対して直近に配置して下さい。 (4) ±出力の2端子出力の電源または、電源2台を使い、VCC−GND端子間に電源電圧を印加して下さい。 ただし、VCC端子の印加電圧は+2.0V固定にして下さい。 (ex. +3.3V動作の場合は、VCC端子：+2.0V、GND端子：−1.3Vを印加して下さい。) (5) OUT, OUTN端子はそれぞれ50Ωの抵抗で終端し、終端電圧は必ず0Vにして下さい。 SEIKO NPC CORPORATION 73 Application Guide ■ LVDS Output Devices ／ LVDS出力品 The output stage uses LVDS (Low Voltage Differential Signaling) devices with 50Ω terminated, differential outputs. The output waveform amplitude between OUT and OUTN swings by 350mV (See Figure 5). LVDS (Low Voltage Differential Signaling)は50Ω終端された差動出力です。出力波形はOUT端子とOUTN端子の差動振幅となり、 350mVの振幅でスイングします。(Figure 5参照) VCC OUT OUT − OUTN OUTN 50Ω 50Ω VOD (350mV) 1000pF Figure 5. LVDS output circuit and waveform ／ LVDS出力の回路図と波形 Bypass capacitor 0.001µF to 0.1µF VCC OE Probe (+) VCC2 XIN OUT XOUT OUTN Bypass capacitor 10µF 0V GND 50Ω 50Ω 0V 1000pF Oscilloscope Probe (−) 0V Figure 6. LVDS output measurement circuit ／ LVDS出力の測定回路 ●LVDS Output Device Usage Notes ／ LVDS出力品の注意点 A differential probe is required to monitor the LVDS differential output waveform. (1) Unused leads should be eliminated as much as possible to minimize the effects of parasitic components and reflection. (2) Oscilloscope probe points should be placed near the oscillator IC to minimize the effects of reflection. (3) Bypass capacitors should be positioned directly adjacent to the oscillator IC between the supply lines to reduce supply noise. (4) Always use a differential probe. LVDSの出力は差動波形をモニタリングするため、差動プローブで測定を行う必要があります。 (1) 配線は極力短くし、寄生素子、反射の影響を最小限にして下さい。 (2) プロービングポイントはオシレータICに近い場所で行うことで、反射の影響を最小限にして下さい。 (3) 電源間のノイズ低減のために、バイパスコンデンサをオシレータICに対して直近に配置して下さい。 (4) プローブは必ず差動プローブを使用して下さい。 SEIKO NPC CORPORATION 74 ■ CMOS 90% (80%) Q 90% (80%)*1 TW 10% (20%) 10% (20%)*1 T PER tr tf DUTY measurement voltage (0.5VDD) DUTY = TW/ TPER × 100 (%) ＊1. The specified value varies by device. 規定値は商品により異なります。 ■ LVPECL T PER TW OUTN OUT 80% 20% tr tf Vopp 20% DUTY1 = TW/ TPER × 100 (%) @ crossing point DUTY2 = TW/ TPER × 100 (%) @ 50% waveform ■ LVDS T PER TW OUTN VOD VOD' OUT 80% 80% 0 0 OUT−OUTN 20% tr VOS Vopp 20% tf ∆VOS DUTY = TW/ TPER × 100 (%) @ crossing point ∆VOD = VOD' − VOD SEIKO NPC CORPORATION TRC091090 2009.01 75