22. HardCopy シリーズ・デバイスの バックエンド

22. HardCopy シリーズ・デバイスの
バックエンド・タイミング・クロージャ
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
H51013-2.3
はじめに
HardCopy® シリーズ・デバイスのバックエンド実装は、今日のスタン
ダード・セル ASIC に使用される手法に類似したタイミング・クロー
ジャ・プロセスにより、デザイン要求条件を満たします。
Quartus® II ソフトウェアは HardCopy デザイン性能についてのレイア
ウト前の見積もりを提供し、次にアルテラの HardCopy デザイン・セン
タが業界をリードする EDA ソフトウェアを使用してバックエンド・レ
イアウトを完了し、テープアウトの前に最終的なタイミング結果を抽出
します。
HardCopy バ ッ ク エ ン ド・デ ザ イ ン・フ ロ ー に つ い て 詳 し く は、
「HardCopy シリーズ・デバイス・ハンドブック」の「HardCopy Series
Back-End Design Flow」の章を参照してください。
この章では、HardCopy シリーズ・デバイスが要求されるタイミング性
能を満たすことをアルテラがどのように保証しているかについて説明し
ます。
HardCopy プロトタイプ・デバイスのタイミング解析
HardCopy に移行する前に、FPGA プロトタイプに実装されたデザイン
に対してタイミング解析を実行する必要があります。HardCopy II デザ
インの場合、Quartus II ソフトウェアでデザインを HardCopy II デバイ
スに正常にフィッティングした後にも、タイミング解析を実行する必要
があります。タイミング解析により、デザインの性能が要求されるタイ
ミング目標を満足しているかどうかが判定されます。
タイミング解析は、内部パスと入力および出力パスを含むすべてのデザ
イン・パスに対してセットアップ時間とホールド時間の両方がチェック
されるように実行しなければなりません。これらのパラメータを性能目
標と対比させて測定することにより、最終ターゲット・システムで FPGA
デザインが計画どおり動作することが保証されます。
アルテラ・デバイスのタイミング解析について詳しくは、
「Quartus II ハ
ンドブック Volume 3」の「タイミング解析」セクションを参照してくだ
さい。
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2007 年 6 月
22–1
暫定サポート
HardCopy シリーズ・ハンドブック Volume 1
FPGA デ ザ イ ン が 安 定 し た 後、シ ス テ ム 内 で フ ル に テ ス ト さ れ、
HardCopy シリーズのデザイン・ルールが満足されたら、デザインを
HardCopy デバイスに移行できます。アルテラは、デザインの実装中に
HardCopy シリーズ・デバイスでも、徹底したタイミング解析を実行し
て、HardCopy シリーズ・デバイスが要求されるタイミング目標を満足
することを保証します。デザインの HardCopy バージョンのクリティカ
ル・タイミング・パスが FPGA バージョンの対応するパスと異なる可能
性があるため、Quartus II ソフトウェアで制約された、要求されるタイ
ミング目標を満足することが特に重要です。性能がどれだけ向上するか
はデザインによって決まります。また、性能向上率はデザインのクロッ
ク・ドメインごとに異なる可能性があります。
いくつかの理由により、FPGA デザインと同等な HardCopy シリーズ・
デバイスとでは、タイミングに違いがあります。HardCopy シリーズ・
デバイスは対応する FPGA と同じ機能セットを維持しながら、ダイ・サ
イズを高度に最適化して、可能な限り小型化を図っています。この最適
化を可能にするカスタマイズされたインタコネクト構造により、各信号
パス通過時の遅延がオリジナルの FPGA デザインとは異なります。
セル構造
ASIC デザインでシステムのタイミング目標を満足することは極めて困
難で、何ヶ月分もの技術労働力をすぐに費やしてしまう可能性がありま
す。今日のシリコン・テクノロジ（0.18 µm、0.13 µm、および 90 nm）
では、インタコネクトに付随する遅延が、ロジック・ゲートを構成する
トランジスタに付随する遅延を支配するため、より低速な開発プロセス
が存在します。その結果、ASIC の性能はデザインを構成しているロジッ
ク・ブロックの物理的な配置配線の影響を受けやすくなっています。
HardCopy II
HardCopy II デバイスは、タイミング制約を使用してロジックの配置配
線を HCell のファブリックにドライブします。各 Stratix II アダプティ
ブ・ルックアップ・テーブル（ALUT）は HardCopy II デバイス内の
HCell マクロに実装されます。HCell マクロは、HCell から構築される、
あ ら か じ め 定 義 さ れ た キ ャ ラ ク タ ラ イ ズ 済 み の ラ イ ブ ラ リ で す。
Quartus II ソフトウェアは HCell マクロの配置およびグローバル配線を
実行し、この情報は最終的なバックエンドでの実装およびタイミング・
クロージャのために HardCopy デザイン・センタにフォワード・アノ
テートされます。
22–2
Altera Corporation
2007 年 6 月
クロック・ツリー構造
HardCopy Stratix、HardCopy APEX
HardCopy Stratix® および HardCopy APEX™ は、それぞれの対応する
FPGA と構造的に同じです。再合成やライブラリの再マッピングは不要
です。インタコネクトの長さは HardCopy シリーズ・デバイスのほうが
FPGA よりもはるかに短いので、HardCopy シリーズ・デザインを構築
する配置配線エンジンの作業は、同等な ASIC 開発よりもはるかに容易
です。詳細なタイミング制約を基に、配置配線はタイミング・ドリブン
で実行されます。
クロック・
ツリー構造
次の項では、HardCopy デバイス・ファミリのクロック・ツリー構造に
ついて説明します。
HardCopy II
HardCopy II デバイスは、標準的なロジック・ファンクション用の HCell
マクロを構築するのに使用される HCell の微細アーキテクチャを提供し
ます。HardCopy II デバイスの構築済みのメタル層に含まれるグローバ
ル・クロック・ツリー・リソースは、Stratix II デバイスで使用可能なも
のと同じですが、ダイ・サイズが異なるため、HardCopy II デバイスの
リソースの方が小さくなっています。HardCopy II の専用グローバル・
クロック・ネットワークのトップ・レベルは、非カスタム・メタル層に
あらかじめ配線されます。クロック・ツリーの最下位レベルでのバッファ
リングおよび配線は、カスタムのメタル配線を使用して実行されます。
HCell マクロを使用してローカル・バッファリングを実行することによ
り、あらゆるクロック・スキューの問題を修正することができます。
HCell マクロを使用してレジスタが作成されます。これらの HCell マク
ロ・レジスタにクロック・ネットワークを接続するには、カスタムのロー
カル配線が必要です。これらの作業は HardCopy デザイン・センタのプ
ロセスの一部として実行されます。
HardCopy Stratix
HardCopy Stratix デバイスは、Stratix FPGA デバイスと同じグローバ
ル・クロック・ツリー・リソースを備えています。カスタマイズが不可
能なシリコン層の構造により、グローバル・クロック・ツリーのスキュー
が最小限に抑えられます。グローバル・クロック・リソースを使用する
クロック・ツリーを備えた HardCopy Stratix デバイスでは、Stratix FPGA
デ バイ スに 比 べ、クロ ッ ク挿 入遅 延 が低 減 され て いま す。これ は、
HardCopy Stratix デバイスの方がダイ面積が小さいからです。CTS
（Clock Tree Synthesis）によって HardCopy Stratix デバイス内の既存の
バッファ・リソースを使用する小さなローカライズされたクロック・ツ
リーを構築すると、Stratix FPGA 内の高速リージョナル・クロック・リ
ソースを使用するクロック・ツリーが自動的に実装されます。
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2007 年 6 月
22–3
HardCopy シリーズ・ハンドブック Volume 1
HardCopy APEX
HardCopy APEX デバイスのアーキテクチャは、APEX 20KE および
APEX 20KC デ バ イ ス を ベ ー ス に し て い ま す。APEX 20KE お よ び
APEX 20KC デ バ イ ス に 存 在 す る の と 同 じ 専 用 ク ロ ッ ク・ツ リ ー
（CLK[3..0]）は、対応する HardCopy APEX デバイスにも存在します。
これらのクロック・ツリーは精密に設計され、デバイス全体におけるク
ロック・スキューを最小限に抑えるために最適化されています。クロッ
ク・ツリーは、デザインにどんなリソース（ロジック・エレメント [LE]、
エンベデッド・システム・ブロック [ESB]、および入出力エレメント
[IOE]）が使用されているかに関係なく、クロック・ツリーの各ポイント
の端で、同じ負荷を維持することによってバランスがとられています。
HardCopy APEX の専用クロック・ツリーの挿入遅延は、HardCopy シ
リ コ ン の 実 装 面 積 が 小 さ い の で、対 応 す る APEX 20KE ま た は
APEX 20KC FPGA デバイスよりもわずかに速くなっています。この違
いは 1 ns 未満です。
これらのグローバル信号に対してどのデザインでも使用できない広い面
積のオーバヘッドが存在するので、HardCopy APEXデバイスでは、FAST
双方向ピン（FAST[3..0]）に専用の事前に組み込まれたクロックまた
はバッファ・ツリーはありません。FAST 信号のいずれかをクロックと
して使用した場合は、デザイン配置後に、配置配線ツールによってクロッ
ク・ツリーが合成されます。これらの合成されたクロック・ツリーのス
キューや挿入遅延は、精密にコントロールされており、デザインのタイ
ミング要求条件を満足します。FAST 信号をファンアウトの大きいリセッ
トまたはイネーブル信号として使用することもできます。これらの場合、
通常は挿入遅延よりもスキューのほうが重要性は低くなります。繰り返
しになりますが、バッファ・ツリーはデザイン配置後に合成されます。
FAST ピンに対して合成されるクロックまたはバッファ・ツリーは、
HardCopy APEX ベース・デザインの特殊セルから構築されます。これ
らのセルは FPGA には存在せず、タイミングおよびテスト目標を満足す
るために、HardCopy APEX デザインでのみ使用されます。これらは、
FPGA に実装されるデザインに論理的な変更を行うのには使用されませ
ん。これらのリソースは、SOAG（Strip of Auxiliary Gates）と呼ばれま
す。HardCopy APEX デバイスには、MegaLAB™ 構造ごとに 1 つの SOAG
があります。各 SOAG は、多数のプリミティブ・セルで構成されてお
り、1 ロジック・アレイ・ブロック（LAB）あたり 10 個の SOAG プリ
ミティブ・セルがあります。いくつかの SOAG プリミティブ・セルを組
み合わせて、より複雑なロジックを形成できますが、SOAG リソースの
大部分は、バッファ・ツリー、クロック・ツリー、および遅延セルの生
成に使用されます。
22–4
Altera Corporation
2007 年 6 月
タイミング制約の重要性
SOAG リソースを含む HardCopy APEX シリーズ・デバイスのアーキテ
ク チ ャ に つ い て 詳 し く は、
「HardCopy シ リ ー ズ・ハ ン ド ブ ッ ク
Volume 1」の「HardCopy APEX デバイス・ファミリ・データシート」
セクションを参照してください。
タイミング
制約の重要性
情 報 が キ ャ プ チ ャ さ れ た 後 の テ ー プ・ア ウ ト ま で に、ア ル テ ラ は
HardCopy シリーズ・デバイスのすべてのタイミングを直接チェックし
ます。FPGA デバイスおよび HardCopy デバイスを達成すべき厳密なタ
イミング要求条件に対して制約することが重要です。Quartus II プロ
ジェクトまたは HardCopy デザイン・センタの移行プロセスで見つかっ
たタイミング違反は、デザインの製造が開始される前に修正または放棄
されなければなりません。
タイミング違反の修正
HardCopy デバイス用にカスタマイズされたメタル・インタコネクトが
生成された後、アルテラはスタティック・タイミング解析ツールでデザ
インのタイミングをチェックします。スタティック・タイミング解析ツー
ルがタイミング違反をレポートし、次に HardCopy デザイン・センタが
違反を修正します。
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2007 年 6 月
22–5
HardCopy シリーズ・ハンドブック Volume 1
ホールド時間違反
HardCopy シリーズ・デバイスのインタコネクトは、特定のアプリケー
ションに対してカスタマイズされているので、配置配線後に HardCopy
シリーズ・デバイスにホールド時間（tH）違反が存在する可能性があり
ます。2 つのレジスタ間のクロック・パスでの遅延とデスティネーショ
ン・レジスタのマイクロ・ホールド時間の合計が、ソース・レジスタか
らデスティネーション・レジスタまでのデータ・パスの遅延よりも大き
い場合、ホールド違反が存在します。以下の式でこの関係を示します。
tH スラック = データ遅延 – クロック遅延 – µtH
負のスラック値が存在する場合、ホールド時間違反があります。インタ
コネクト・データが生成された後、HardCopy シリーズ・デザイン・デー
タベースに存在するホールド時間違反は、データ・パスに適切な遅延を
挿入することで除去されます。挿入された遅延は、高速、低温度、高電
圧条件下でホールド違反がないことを保証するのに十分な値です。
HardCopy APEX ホールド時間違反修正の例
表 22–1に、HardCopy APEXデザインのSynopsys PrimeTimeスタティッ
ク・タイミング解析のサンプル・レポートを示します。最初のレポート
は、回路にホールド時間違反と負のスラック値があることを示していま
す。2 番目の結果は、ホールド違反が修正された後の同じパスに対する
タイミング・レポートを示しています。これらのレポートに示されたイ
ンスタンス名およびセル名を生成することは、HardCopy 実装プロセス
の一部です。それらのエレメントの物理的位置により、生成される名前
が決まります。
22–6
Altera Corporation
2007 年 6 月
タイミング制約の重要性
表 22–1. ホールド時間違反修正前の HardCopy APEX スタティック・タイミング解析
Startpoint: GR23_GC0_L19_LE1/um6
(falling edge-triggered flip-flop clocked by CLK0')
Endpoint: GR23_GC0_L20_LE8/um6
(falling edge-triggered flip-flop clocked by CLK0')
Path Group: CLK0
Path Type: min
Point
Incr
Path
Reference Point (1)
clock CLK0' (fall edge)
0.00
0.00
clock network delay (propagated)
2.15
2.15
(1)
GR23_GC0_L19_LE1/um6/clk (c1110)
0.00
2.15 f
(2)
0.36 *
2.52 r
(2)
GR23_GC0_L19_LE1/REGOUT (c1000_2d7a8)
0.00
2.52 r
(2)
GR23_GC0_L20_LE8/LUTD (c1000_56502)
0.00
2.52 r
(3)
GR23_GC0_L20_LE8/um1/datad (indsim)
0.01 *
2.52 r
(3)
GR23_GC0_L20_LE8/um1/ndsim (indsim)
0.01 *
2.53 f
(3)
GR23_GC0_L20_LE8/um5/ndsim (mxcascout)
0.00 *
2.53 f
(3)
GR23_GC0_L20_LE8/um5/cascout (mxcascout)
0.06 *
2.59 f
(3)
GR23_GC0_L20_LE8/um6/dcout (c1110)
0.00 *
2.59 f
(3)
GR23_GC0_L19_LE1/um6/regout (c1110)
data arrival time
2.59
clock CLK0' (fall edge)
0.00
0.00
clock network delay (propagated)
2.17
2.17
clock uncertainty
0.25
GR23_GC0_L20_LE8/um6/clk (c1110)
library hold time
data required time
data arrival time
0.37 *
(4)
2.42
(5)
2.42 f
(6)
2.79
2.79
2.59
data required time
-2.79
slack (VIOLATED)
-0.20
表 22–1 の注 :
(1)
このカラムは実際のレポートにはありません。本資料では、図 22–1 の対応する参照ポイントを示すためにこの
カラムが追加されています。
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2007 年 6 月
22–7
HardCopy シリーズ・ハンドブック Volume 1
図 22–1 に、表 22–1 のスタティック・タイミング解析レポートで記述さ
れた回路を示します。
図 22–1. ホールド時間違反がある回路
スタティック・タイミング解析レポートからの値をホールド時間スラッ
ク式に代入して得られた結果は、次のとおりです。
tH スラック = データ遅延 – クロック遅延 – µtH
tH スラック = (2.15 + 0.36 + 0.08) – (2.17 + 0.25) – 0.37
tH スラック = – 0.20 ns
この結果は当該パスに負のスラック、すなわち 0.20 ns のホールド時間
違反があることを示しています。
ホールド違反修正後に、同じパスに対するタイミング・レポートが再生
成されます（表 22–2 参照）。ネットリストの変更は、太字斜体で示して
います。
22–8
Altera Corporation
2007 年 6 月
タイミング制約の重要性
表 22–2. ホールド時間違反修正後の HardCopy APEX スタティック・タイミング解析
Startpoint: GR23_GC0_L19_LE1/um6
(falling edge-triggered flip-flop clocked by CLK0')
Endpoint: GR23_GC0_L20_LE8/um6
(falling edge-triggered flip-flop clocked by CLK0')
Path Group: CLK0
Path Type: min
Static Timing Analysis After Hold-Time Violation Fix
Point
Incr
Path
Reference Point (1)
clock CLK0' (fall edge)
0.00
0.00
(1)
clock network delay (propagated)
2.15
2.15
(1)
GR23_GC0_L19_LE1/um6/clk (c1110)
GR23_GC0_L19_LE1/um6/regout (c1110)
0.00
2.15 f
(2)
0.36 *
2.52 r
(2)
GR23_GC0_L19_LE1/REGOUT (c1000_2d7a8)
0.00
2.52 r
(2)
thc_916/A (de105)
0.01 *
2.52 r
(3)
thc_916/Z (de105)
0.25 *
2.78 r
(3)
GR23_GC0_L20_LE8/LUTD (c1000_56502)
0.00
2.78 r
(3)
GR23_GC0_L20_LE8/um1/datad (indsim)
0.01 *
2.78 r
(3)
GR23_GC0_L20_LE8/um1/ndsim (indsim)
0.01 *
2.79 f
(3)
GR23_GC0_L20_LE8/um5/ndsim (mxcascout)
0.00 *
2.79 f
(3)
GR23_GC0_L20_LE8/um5/cascout (mxcascout)
0.06 *
2.85 f
(3)
GR23_GC0_L20_LE8/um6/dcout (c1110)
0.00 *
2.85 f
(3)
data arrival time
2.85
clock CLK0' (fall edge)
0.00
0.00
clock network delay (propagated)
2.17
2.17
clock uncertainty
0.25
GR23_GC0_L20_LE8/um6/clk (c1110)
library hold time
data required time
data arrival time
data required time
slack (MET)
0.37 *
(4)
2.42
(5)
2.42 f
(6)
2.79
2.79
2.85
-2.79
0.06
表 22–2 の注 :
(1)
このカラムは実際のレポートにはありません。本資料では、図 22–2 の対応する参照ポイントを示すためにこの
カラムが追加されています。
図 22–2 に、表 22–2 のスタティック・タイミング解析レポートで記述さ
れた回路を示します。
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2007 年 6 月
22–9
HardCopy シリーズ・ハンドブック Volume 1
図 22–2. ホールド時間違反を修正した回路
スタティック・タイミング解析レポートからの値をホールド時間スラッ
ク式に代入して得られた結果は、次のとおりです。
tH スラック = データ遅延 – クロック遅延 − µtH
tH スラック = (2.15 + 0.36 + 0.26 + 0.08) − (2.17 + 0.25) − 0.37
tH スラック = + 0.06 ns
このタイミング・レポートでは、当該パスのスラックは 0.06 ns として
レポートされています。したがって、このパスにはホールド時間違反は
ありません。このパスは、遅延セル（del05）をデータ・パスに挿入す
ることによって修正されました。遅延セルは、セル GR23_GC0_L19_LE1
の REGOUT ピンからスタートし、セル GR23_GC0_L20_LE8 の LUTD 入
力 で 終 結 し ま す。こ の ケ ー ス で の 遅 延 セ ル の イ ン ス タ ン ス 名 は、
thc_916 です。
このタイミング・レポートでは、クロックの不確実性として
0.25 ns が規定され、ホールド時間の計算中に余分なマージンを追
加しており、デザインをより堅牢なものにしています。この機能
は、ス タ テ ィ ッ ク・タ イ ミ ン グ 解 析 ツ ー ル の 一 部 で あ り、
HardCopy シリーズ・デザインの機能ではありません。
HardCopy APEX ベース・デザインに存在する SOAG リソースは、遅延
セルを作成します。HardCopy Stratix ベースのデザインには、セット
アップ時間違反およびホールド時間違反を修正するために使用される、
様々なドライブ強度の補助バッファ・セルが含まれています。
22–10
Altera Corporation
2007 年 6 月
タイミング制約の重要性
セットアップ時間違反
2 つのレジスタ間のデータ・パスでの遅延とデスティネーション・レジ
スタのマイクロ・セットアップ時間（tSU）の合計が、デスティネーショ
ン・レジスタでのクロック周期とクロック遅延の合計よりも大きい場合
は、セットアップ違反が存在します。以下の式でこの関係を示します。
tSU スラック = クロック周期 + クロック遅延 − ( データ遅延 + µtSU)
負のスラック値が存在する場合、セットアップ時間違反があります。い
くつかの潜在的なメカニズムがセットアップ時間違反を引き起こす可能
性があります。その 1 つは、合成ツールが必要なタイミング目標を満足
できないときです。しかし、HardCopy シリーズ・デザインは新しいセ
ル・ライブラリへの再合成に依存しておらず、合成結果はオリジナルの
FPGA デザインの一部として生成されます。すなわち、デザインの
HardCopy 実装は、対応する FPGA とまったく同じ構造化ネットリスト
を使用しています。例えば、特定の合成オプションを使用して、特定の
パ ス だ け に 特 定 数 の ロ ジ ッ ク・レ ベ ル が 含 ま れ る よ う に す れ ば、
HardCopy シリーズ・デザインがそのパスに正確に同じ数のロジック・
レベルを持ちます。したがって、FPGA にセットアップ時間違反がなかっ
た場合、ネットリスト構造により、HardCopy シリーズ・デバイスでセッ
トアップ時間違反が起こることはありません。
セットアップ時間違反を引き起こす可能性がある第 2 のメカニズムは、
HardCopy シリーズ・デバイスとオリジナルの FPGA を比較した場合に、
ネットリストでのリソースの配置が異なることです。HardCopy 実装中
に使用される配置配線ツールはタイミング・ドリブンで配置を実行する
ため、このシナリオが起こる可能性はほとんどありません。極端な場合、
いくつかの手作業での配置変更が必要です。配置は LAB および ESB レ
ベルで実行されます。つまり、各 LAB 内のロジック・セルの配置は固定
されており、FPGA の配置と同じです。IOE はオリジナル FPGA のピン
およびパッケージの互換性を維持するために、固定配置を備えています。
HardCopy シリーズ・デバイスで最も発生する可能性の高いセットアッ
プ時間違反の 3 番目のメカニズムは、ファンアウトの大きい信号です。
FPGA では、ファンアウトの大きい信号は、プログラマブル・インタコ
ネクト構造の重要な部分であるラージ・ドライバによってバッファされ
ます。その結果、FPGA では高速であった信号が、HardCopy バージョ
ンでは最初は低速になる可能性があります。配置配線ツールはこれらの
信号を検出し、SOAG リソースを使用して自動的にバッファ・ツリーを
作成することによって、確実に重い負荷が接続されたファンアウトの大
きい信号が性能要求条件を満足するほど十分に高速になるようにしま
す。
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2007 年 6 月
22–11
HardCopy シリーズ・ハンドブック Volume 1
HardCopy APEX セットアップ時間違反修正の例
表 22–3 に、HardCopy APEX デザイン内のファンアウトの大きい信号を
含むパスに対する、配置配線プロセス前のタイミング・レポートを示し
ます。表 22–4 に、ファンアウトの大きい信号を含むパスに対する、配置
配線プロセス後のタイミング・レポートを示します。配置配線プロセス
の前は、ピン GR12_GC0_L2_LE4/REGOUT でドライブされるファンア
ウトの大きいネットに大きな遅延が存在します。この遅延は、当該ピン
でドライブする必要のある容量性負荷が大きいことに起因します。
図 22–3 に、タイミング・レポート情報を示します。
22–12
Altera Corporation
2007 年 6 月
タイミング制約の重要性
表 22–3. 配置配線プロセス前の HardCopy APEX タイミング・レポート
Startpoint: GR12_GC0_L2_LE4/um6
(falling edge-triggered flip-flop clocked by clkx')
Endpoint: GR4_GC0_L5_LE2/um6
(falling edge-triggered flip-flop clocked by clkx')
Path Group: clkx
Path Type: max
Point
Incr
Path
Reference Point (1)
clock clkx' (fall edge)
0.00
0.00
(1)
clock network delay (propagated)
2.18
2.18
(1)
GR12_GC0_L2_LE4/um6/clk (c1110)
0.00
2.18 f
(2)
GR12_GC0_L2_LE4/um6/regout (c1110)
(2)
GR12_GC0_L2_LE4/REGOUT (c1000_7f802) <-
(2)
GR4_GC0_L5_LE0/LUTC (c1000_0029a)
(3)
GR4_GC0_L5_LE0/um4/ltb (lt53b)
2.36
9.18 f
(3)
GR4_GC0_L5_LE0/um5/cascout (mxcascout)
0.07
9.24 f
(3)
GR4_GC0_L5_LE0/um2/COMBOUT (icombout)
0.09
9.34 r
(3)
GR4_GC0_L5_LE0/COMBOUT (c1000_0029a)
0.00
9.34 r
(3)
GR4_GC0_L5_LE2/LUTC (c1000_0381a)
0.00
9.34 r
(3)
GR4_GC0_L5_LE2/um4/ltb (lt03b)
0.40
9.73 r
(3)
GR4_GC0_L5_LE2/um5/cascout (mxcascout)
0.05
9.78 r
(3)
0.00
9.78 r
(3)
9.79
(3)
GR4_GC0_L5_LE2/um6/dcout (c1110)
data arrival time
clock clkx’ (fall edge)
7.41
7.41
clock network delay (propagated)
2.18
9.59
(4)
clock uncertainty
-0.25
9.34
(5)
GR4_GC0_L5_LE2/um6/clk (c1110)
9.34 f
Point
Incr
Path
Reference Point (1)
library setup time
-0.18
9.16
(6)
data required time
9.16
data required time
9.16
data arrival time
-9.79
slack (VIOLATED)
-0.63
表 22–3 の注 :
(1)
このカラムは実際のレポートにはありません。本資料では、図 22–3 の対応する参照ポイントを示すためにこのカ
ラムが追加されています。
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22–13
HardCopy シリーズ・ハンドブック Volume 1
図 22–3 は、表 22–3 のスタティック・タイミング解析レポートが記述す
る回路を示します。
図 22–3. セットアップ時間違反がある回路
このレポートのタイミング数値は、レイアウト前の推定遅延に基
づきます。
スタティック・タイミング解析レポートからの値をセットアップ時間ス
ラック式に代入して得られた結果は、次のとおりです。
tSU スラック = クロック周期 + クロック遅延 – ( データ遅延 + µtSU)
tSU スラック = 7.41 + (2.18 – 0.25) – (2.18 + 4.64 + 2.97 + 0.18)
tSU スラック = – 0.63 ns
この結果はパスに負のスラック、すなわち 0.63 ns のセットアップ時間
違反があることを意味します。
配置配線後に、ファンアウトの大きいネット上にバッファ・ツリーが構
築され、セットアップ時間違反が修正されます。表 22–4 に、同じパスの
タイミング・レポートを示します。ネットリストの変更は、太字斜体で
示しています。このタイミング・レポートの詳細については、図 22–4 を
参照してください。
22–14
Altera Corporation
2007 年 6 月
タイミング制約の重要性
表 22–4. 配置配線プロセス後の HardCopy APEX タイミング・レポート
Startpoint: GR12_GC0_L2_LE4/um6
(falling edge-triggered flip-flop clocked by clkx')
Endpoint: GR4_GC0_L5_LE2/um6
(falling edge-triggered flip-flop clocked by clkx')
Path Group: clkx
Path Type: max
Point
Incr
Path Reference Point (1)
0.00
0.00
clock clkx' (fall edge)
2.73
2.73
(1)
clock network delay (propagated)
0.00
2.73 f
(2)
GR12_GC0_L2_LE4/um6/clk (c1110)
0.69 *
3.42 r
(2)
GR12_GC0_L2_LE4/um6/regout (c1110)
0.00
3.42 r
(2)
GR12_GC0_L2_LE4/REGOUT (c1000_7f802) <0.06 *
3.49 f
(3)
N1188_iv06_1_0/Z (iv06)
0.19 *
3.68 r
(3)
N1188_iv06_2_0/Z (iv06)
0.12 *
3.80 f
(3)
N1188_iv06_3_0/Z (iv06)
0.10 *
3.90 r
(3)
N1188_iv06_4_0/Z (iv06)
0.08 *
3.97 f
(3)
N1188_iv06_5_0/Z (iv06)
1.16 *
5.13 r
(3)
N1188_iv06_6_2/Z (iv06)
0.00
5.13 r
(4)
GR4_GC0_L5_LE0/LUTC (c1000_0029a)
1.55 *
6.68 f
(4)
GR4_GC0_L5_LE0/um4/ltb (lt53b)
0.06 *
6.74 f
(4)
GR4_GC0_L5_LE0/um5/cascout (mxcascout)
0.09 *
6.84 r
(4)
GR4_GC0_L5_LE0/um2/COMBOUT (icombout)
0.00
6.84 r
(4)
GR4_GC0_L5_LE0/COMBOUT (c1000_0029a)
0.00
6.84 r
(4)
GR4_GC0_L5_LE2/LUTC (c1000_0381a)
0.40 *
7.24 r
(4)
GR4_GC0_L5_LE2/um4/ltb (lt03b)
0.05 *
7.28 r
(4)
GR4_GC0_L5_LE2/um5/cascout (mxcascout)
0.00 *
7.28 r
(4)
GR4_GC0_L5_LE2/um6/dcout (c1110)
7.28
(4)
data arrival time
Incr
Path Reference Point (1)
Point
7.41
7.41
clock clkx' (fall edge)
2.74
10.15
(5)
clock network delay (propagated)
-0.25
9.90
(6)
clock uncertainty
9.90 f
GR4_GC0_L5_LE2/um6/clk (c1110)
-0.20 *
9.70
(7)
library setup time
9.70
data required time
9.70
data required time
-7.28
data arrival time
2.42
slack (MET)
表 22–4 の注 :
(1)
このカラムは実際のレポートにはありません。本資料では、図 22–4 の対応する参照ポイントを示すためにこの
カラムが追加されています。
Altera Corporation
2007 年 6 月
22–15
HardCopy シリーズ・ハンドブック Volume 1
GR12_GC0_L2_LE4/REGOUT ピンは、いくつかのレベルのバッファリン
グ（このケースでは、6 レベルのインバータ）を導入することによって
その負荷を低減します。スタティック・タイミング解析レポートに示す
ように、インバータは N1188_iv06_1_0 に類似したインスタンス名を
持ち、そのタイプは iv06 です。その結果、元々 – 0.63 ns のセットアッ
プ時間違反は + 2.42 ns のスラックに変化します。つまり、セットアップ
時間違反が修正されたことを意味します。図 22–4 に、スタティック・タ
イミング解析レポートが示す回路を示します。バッファ・ツリー（バッ
ファ）は、単一セルとして表示されています。
図 22–4. 配置配線後の回路
(2)
0.69
(3)
(4)
Buffer
Data Path
Delay
1.71
2.15
(1)
tSU
Clock
Delay
tCO
0.20
2.73
(7)
Clock
Delay
clk
(5)
2.74 (-0.25)
(6)
スタティック・タイミング解析レポートからの値をセットアップ時間ス
ラック式に代入して得られた結果は、次のとおりです。
tSU スラック = クロック周期 + クロック遅延 − ( データ遅延 + µtSU)
tSU スラック = 7.41 + (2.74 - 0.25) − (2.73 + 0.69 + 1.71 + 2.15 + 0.20)
tSU スラック = + 2.42 ns
この結果は、当該パスに正のスラックがあること、すなわちセットアッ
プ時間違反がないことを意味します。
タイミング
ECO
ASIC では、デザイン・データベースへの小さなインクリメンタル変更
を ECO（Engineering Change Order）と呼んでいます。HardCopy シ
リーズのデザイン・フローでは、ECO は最初のポスト・レイアウト・タ
イミング・データが利用可能になった後で実行されます。
スタティック・タイミング解析をデザイン上で実行すると、タイミング
違反を持つパスのリストが生成されます。自動的にアップデートされた
ネットリストには、これらのタイミング違反を修正する変更（例えば、
ホールド時間違反を修正するための遅延セルの追加）が反映されます。
ネットリストのアップデート後、アップデートされた配置配線データ
22–16
Altera Corporation
2007 年 6 月
タイミング ECO
ベースにネットリストの変更が反映されます。このデータベースへの影
響は、既存のすべての配置配線を維持し、新たに挿入されたセルの配線
のみを変更することによって最小限に抑えられます。
カスタマイズされたインタコネクトの寄生（不要ではあるが避けられな
い）抵抗および容量が抽出され、スタティック・タイミング解析ツール
と共に使用されて、デザインのタイミングを再チェックします。検出さ
れた信号のクロストーク違反は、バッファリングを追加して犠牲になる
信号のセットアップ・マージンまたはホールド・マージンを増やすこと
によって修正されます。インライン・バッファリングおよび小さなバッ
ファ・ツリーの挿入は、ファンアウトが大きいか、遷移時間が長いか、
容量性負荷が大きい信号に対して実行されます。図 22–5 に、このフロー
の詳細を示します。
図 22–5. ECO フロー図
Placement
Clock Tree Synthesis
& High Fanout
Net Buffering
Merge New Cells
into Physical
Database
ECO File
Preparation
ECO Iterations
Detailed Routing
Static Timing
Analysis
Timing
Violations
Timing Closed
Database
HardCopy でのバックエンド・フローにより、HardCopy デバイスの最
終的なサイン・オフ・タイミングが生成されます。Quartus II ソフトウェ
アは、グローバル配線に基づいて HardCopy のタイミング・レポートを
Altera Corporation
2007 年 6 月
22–17
HardCopy シリーズ・ハンドブック Volume 1
生成し、配線済みのネットの正確な物理的寄生成分や、隣接するネット
がインタコネクトのキャパシタンスに与え得るクロストークの影響を計
算に入れません。
HardCopy シリーズ・デザインをタイミングについて十分に制約するこ
とは極めて重要です。HardCopy シリーズ・デバイスはそれらの FPGA
プロトタイプ・コンパニオンと機能的には同等ですが、避けることので
きないタイミングの違いがあります。十分に制約されたタイミング・パ
スは、HardCopy シリーズ・デバイスの設計の基礎を成すものです。
まとめ
Quartus フィッタでタイミング・クロージャを達成して HardCopy デザ
インを提出するために作業をどの部分に集中すべきかについてのご質問
は、アルテラにご相談ください。
表 22–5 に、本資料の改訂履歴を示します。
改訂履歴
表 22–5. 改訂履歴 （１ / ２）
日付 & ドキュメント・
バージョン
変更内容
2007 年 6 月 v2.3
テキストのマイナーな編集。
2006 年 12 月 v2.2
●
●
Quartus II ソフトウェア・バージョン 6.1.0 のためのマ
イナー・アップデート
「HardCopy・シ リ ー ズ・デ バ イ ス の タ イ ミ ン グ の
チェック」の項を 7 章に移動。
2006 年 3 月
以前の 17 章。内容の変更なし。
2005 年 10 月 v2.1
●
●
●
22–18
概要
Quartus II ソフトウェア・
バージョン 6.1 のリリー
スによる変更に対応した
マイナー・アップデート。
「HardCopy・シリーズ・デ
バイスのタイミングの
チェック」の項を 7 章に
移動。
16 章
「HardCopy シリーズ・デバイスのバックエンド・
タイミング・クロージャ」を「HardCopy シリーズ・
デバイス・ハンドブック」リリース 3.2 の 17 章に移動。
図を更新
マイナー・アップデート
Altera Corporation
2007 年 6 月
改訂履歴
表 22–5. 改訂履歴 （２ / ２）
日付 & ドキュメント・
バージョン
2005 年 1 月 v2.0
変更内容
●
●
●
●
●
●
2003 年 6 月 v1.0
Altera Corporation
2007 年 6 月
概要
章のタイトルを「HardCopy シリーズ・デバイスのバッ
クエンド・タイミング・クロージャ」に変更。
ページ 17–2 の「タイミング・クロージャ」のシリコ
ン・テクノロジのサイズを更新。
ページ 17–2 の HardCopy Stratix および HardCopy
APEX とそれぞれの FPGA との対応表を更新。
Stratix II の移行を追加。
ページ 17–12 の表 17–2 を更新。
ページ 17–18 の
「タイミング ECO」
の最後のパラグラ
フを更新。
17 章「HardCopy シリーズ・デバイスのバックエンド・
タイミング・クロージャ」の初版。
22–19
HardCopy シリーズ・ハンドブック Volume 1
22–20
Altera Corporation
2007 年 6 月