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Regenerative Energien:
Höhere Wirkungsgrade
für CIS-Module
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Solaranlage + Speichersystem:
Energieautonomie lohnt sich
Smart Grid / Smart Home:
Intelligente Ortsnetzstatiot
die Neuronen des Smart Gi
Leistungselektronik:
CoolMOS 7 eröffnet
neue Effizienzbereiche
Photovoltaik, Solarthermie,
Leistungselektronik
• Für Stromversorgung und Leistungswandlung
CoolMOS 7 eröffnet
neue Effizienzbere
Über die Verfeinerung der Transistor-Strukturen in Kombination mit Verbesserungen des Fertigungsprozesses Ist es Infineon.gelungen, die »Silicon Limit Line«,
die die Leistung von Lelstungs-MOSFETs beschränkt, neu zu definieren und die
flächenspezifischen Leitungs- und Schaltverluste zu verringern. Die neue CoolMOS-C7-Technologle eröffnet neue Effizienz-Bereiche für Stromversorgungs- und
Leistungswandler-Deslgns mit höchstem Wirkungsgrad.
Von FianzStilckler,
Application
A
wandler-Designs die spezifischen Vorteile
Engineer Infineon
Technologies
der neuen Technologie ausnützen. Im Folgenden wird auf das allgemeine Verhalten
Als neueste Technologie bietet CoolMOS C7
t/W.
'
von SJ-MOSFETs und die spezifischen
für diese Bauelementklasse die höchste Ef-
Charakteristika der C7-Chips eingegan-
fizienz für Uistungsfaktorkorrektur (PFC)
gen, damit für eine gegebene Anwendung
und andere hart schaltende Topologien. Ge-
der richtige Baustein ausgewählt werden
genüber den Vorgänger-Familien konnte die
kann.
Bauteilgröße signifikant reduziert und damit die Leistungsfähigkeit in der Anwen-
Bereits die erste Generation der Infineon-
dung gesteigert werden. Bild 1 zeigt wie
CoolMOS-SJ-MOSFETs ermöglichte eine
Infineons Super-Junction-Leistungshalblei-
signifikante Verbesserung des flachenspe-
ter die so genannte »Silicon Limit Line« neu
zifischen Widerstands des Leistungshalb-
definiert haben, und dass die C7-Serie einen
leiters gegenüber konventionellen MOS-
flachenspezifischen Durchlasswiderstand
FETS. Dies ermöglichte eine Reduktion der
Schaltverluste und RDSim)-Werte für hart
RDS(on) von weniger als 1 Ohm x mm* auf-
Chipfläche um den Faktor 5 i m Vergleich
schaltende Topologien.
weist. Zusammen mit der deutlichen Redu-
zu planaren Bausteinen, einhergehend mit
zierung bei den Kapazitäten sind alle wich-
geringeren Kapazitäten und verbesserten
tigen FOM-Kennzahlen (Figure of Merit) bei
Schalteffizienzen. Diese Vorteile wurden
den C7-Baueleinenten extrem niedrig.
tungs- und Schallverlusten für Uochvolt-
nun mit der C7-Generatlon nochmals aus-
'lYansistoren nimmt immer mehr zu, da
gebaut. Dank einer ausbalancierten BauUm die hohe Performance der C7-Cenera-
stein-Struktur bietet die siebte Generation
tion voll auszuschöpfen, sollten Leistungs-
der SJ-MOSFETs von Infineon geringste
Die Bedeutung von ausgewogenen Lei-
Entwickler die Leistungsdichte über einen
höheren Wirkungsgrad (weniger Verluste)
und höhere Schaltfrequenzen (kleinere
DMOS R normalized to chip area
M
E
E
._ j
Conventional MOS
Silicon limit
CoolMOS'" C 3
CoolMOS'" CP/C6/E6/CE
CoolMOS'" C 7
s
ifW60to«ce r,
—
—
_—
-]PP4!R04iaE,.
-IPWMU4K6E,.
-IPW40SO4SCP£„
JS o,;
5
—
*
500
550
600
650
700
750
800
1 0
Blocking Votlage M
Bild 1:
Die C7-5erIe erreicht einen flächenspezlf Ischen
Durchlasswiderstand RDS( ) von weniger als 1 Ohm x mm .
2
on
54
ENBHC3IB S T E C H N I M
5/2013
I
M
, s
Bild 2: C7 erreicht Schaltverluste von wehiger als
0,2 uJ mit Widerstandswerten, die mehr als 10 Mal
höher Hegen, als dies bei C6 der Fall ist.
as
Symbol
Specification
MJ* n:i Si.iic Rßsisliintc 2S"C
i^Cufienl Raiine; *O«0.75
I,
1., Pulse R.ilmg
A i d Specific S . . UV«u 1
O'cm
1
IPW60K041C6
ll".V60(IO/iSCP
IPV/65R0A5C7
Almfl
A5mO
45m0
77.5A*
60A
46A
272A
23 OA
212A
24mO*cm
l
2Amn*tm'
lOmO'cm'
34 nC
23nC
ryiticjl talc? (0 Smirtc
Q*s
36nC
6o!c lo D'.iin
Q*»
ISOnC
SlnC
30nC
Gale Charge Tolal
0^
290nC
150nC
93 nC
typical C
c„
6530pF
6800pF
4340pF
C,,
33pF
9.4pF
12.4pF
c
£.„
I30pF
220pF
70pF
22pJ
2Bu]
I2p|
235pF
310pF
146pF
m
F_ . t V . O U V
Typical CffcclWoOuipui
Ci til.in rr tnefgy Related
I
I
Tabelle 11 Die CoolMOS -C/-Technologic reduziert den flSchenspeziflschen Durchlasswiderstand RDSien)und verringert die RDS<on)-Werte in Standard-Gehäusen.
passive Komponenten) steigern wollen.
Kombination aus FOM-Verbesserung,
Ein verbesserter
flächenspezifischer
sehr geringen Gate-Ladungen und gerin-
RDS{on) und eine geringere Kapazität füh-
ger Ausgangs-Kapazität ermöglicht ein
ren zu geringsten Verlusten und ermögli-
Schalten hoher Spannungen und Ströme
chen damit Systeme mit höchster Lei-
in nur wenigen Nanosekunden. Aus die-
stungsdichte.
sem Grund wurde auch das Limit für die
Super-Junction-MOSFETs weisen zudem
die C7-MOSFETS von den marktüblichen
eine größere Nichtlinearitat der Ausgangs-
50 V/ns auf 100 V/ns erweitert.
erlaubte Spannungs-Steilheit (dv/dt) für
Kapazität auf. Sie zeichnet sich durch
eine deutlich reduzierte Kapazität bei hö-
Tabelle 1 zeigt einen detaillierten Über-
heren Spannungen aus. Wenn die Sperr-
blick über die elektrischen Charakteristi-
spannung beim Schalten steigt und die
ka u n d die Verbesserungen durch C7. Der
Coss-Werte deutlich fallen, reduziert das
offensichtlichste Unterschied besteht i n
die darin aufgenommene Energie. Dieser
dem deutlich reduzierten
Abfall ist bei den C7-CoolMOS•TVansis-
fischen Durchlasswiderstand R D S m und
flächenspezi-
toren noch verbessert, was zu den gerin-
den geringeren RDStoni-Werten in Stan-
gen Schaltverlusten insbesondere bei hart
dard-Gehäusen. Darüber hinaus wurde
schaltenden Applikationen beiträgt. Die
auch das Schaltverhalten deutlich verbessert.
Aufgrund der vergleichsweise geringeren
Kapazität Coss bei höherer Spannung und
dem schnelleren Schalten aufgrund der
1«
verringerten Gate-Ladung, smd die Ver-
t
luste (Eon und E o f f ) für die C7-Familie
l
\
(—"
1
1 Charging C |
a i l
i—:
A
1
1 Charging C |
M
\V—1 Discharging C«+C«|
deutlich geringer als bei den CG- und CPßauelementen. Vergleichsmessungen für
Eon und Eoff für CoolMOS C7, CP und C6
zeigen, warum das so ist. Die Tests wurden bei einem Drain-Strom von 25 A ,
ti
t2
tt
VGS = 12V,VDS = 400 V und einem GateTime
Bild 3: Simulation des Ausschaltverhaltens; Der Gate-Treiber bestimmt
die Spannungs-Stellhelt dv/dt des
MOSFETs, die direkt über die
Auswahl des Gate-Elngangswlderstandesbeeinflusst werden kann.
Widerstand i m Bereich von 1,8 0 bis 23
f l durchgeführt.
Dabei isl eine Reduzierung der Verluste
mit Abnahme des Gate-Widerstands zu
erwarten. Interessant ist dabei, dass C7
5OTI!
ENERGIE fiTECHNIK
55
Leistungselektronik
9000
8000
1
ä
7000
6000
! —
_J —
Efficiency difference for 2 3 0 V
•
G
/
1'— t,=tO.!
H=
6,5
TO-220 IPP65R045C7
T0247 IPW6OR041C6
TO-247 IPW60R045CP
0,1
/
5000
K
PFC CCM, 100kHz; R =30hm; IOH16G65C5
0,3
0,2
4000
£
0,1
3000
//
2000
0
•0,1
1000
•0,2
10
30
50
60
0
500
1000
1500
2000
2500
P«*fW]
Bild 4; Für sehr geringe Werte des Gate-TreiberWiderstands bestimmen die umgebenden Schal tungselementedesMOSFETdieStrom-Stellhelt
(dl/dt) weitgehend.
Bild 5: Im Vergleich zu CP und C6 zeigt der IPP65R045C7
dank der deutlich geringeren Eoss-Verluste und der allgemein
besseren dynamischen Parameter einen deutlichen
Wlrkungsgradvortell bei geringen Lasten.
Sehallverlusle von weniger als 0,2 \\) m i l
der Gate-Treiber die Spannungs-Steilheit
1 vergleicht verschiedene Bauelemente für
Widerslands wer ten erreicht, die mehr als
dv/dt des MOSFE'Ife bestimmt, die direkt
ein typisches PFC-Design. Dabei kommen
zehnmal höher sind, als dies bei C6 der
über die Auswahl des Gate-Eingangswi-
die Vorleile der C7-Technolgie z u m 'IVa-
Fall ist, Das ist durch die Unterschiede
derslandes hecinflusst werden kann.
gen,
bezüglich Crss und der gesamten Qgd-
insbesondere wenn es um den Wir-
kungsgrad bei geringen Lasten bzw. gerin
Ladung begründet. CP benötigt auch ei-
Für sehr geringe Werte des Gate-Treiber¬
ger Gale-Treiberleistung gehl. Auch vom
nen deutlich geringeren Gate-Widerstand
Widerstands wird die Strom-Steilheit ( d i /
Einsatz eines kleineren Bauteilgehäuses
RG, u m vergleichbare Ausschallverluste
dt)
weilgehend von den umgehenden
mit geringer Induktivität wie z.B. dem TO-
wie C7 zu erreichen. Zudem können die
Schaltungselementen des MOSFET (Bild
220 (IPP65R045C7) profitiert das Design.
geringen Einschallverluste von C7 mit
4). bestimmt. Bei einem Gate-Eingangswi-
keiner anderen Technologie erreicht wer-
derstand von beispielsweise 1,8 fi für ei-
Bild 5 vergleicht den Wirkungsgrad in
den (Bild 2).
nen 1PP65R045C7 steigt di/dt mit zuneh-
einem PFC-Design zwischen einem IP-
mender U s t schnell an, bis es durch die
W60R045CP, dem IPW60R04IC6 und dem
Dynamisches
externe parasitäre Induktivität begrenzt
1PP6SR04SC7. Die Wirkungsgrade sind auf
wird. So kann di/dt leicht lausende A m -
den IPW60R045CP normalisiert und als
Schaltverhalten
Aufgrund der hohen Schallgeschwindig-
pere/M ikrose künde erreichen. Mit Gate-
parasitären Einflüssen wie der Gehäuse-
Differenzplot dargestellt. Die maximale
Widersländen von 5 bis 10 f l wird die Si- Ausgangsleistung von 2500 W stehl für den
tuation entspannter, wälirend die LadungsBereich (1800 - 2500 W) in dem diese Klas-
Induktivität und den Induktivitäten der
Menge für Cgs die Stromsteilheit d i / d t
se von MOSFETs üblicherweise eingesetzt
Leiterplatte eine größere Bedeutung für
unabhängig von der Last der Drain-Schal-
wird. Die Darstellung zeigl typischerweise
das Schallverhalten zu. So wird das Ein-
tung beslimmt, wobei di/dt hier hei 2000
hei halber Leistung die größten Wirkungs-
schahverhallen wesentlich von dem Schal-
bis 3000 A / u s verbleibt.
grade für den PFC-Schaltkreis.
keit der C7-Leistungshalbleiter kommt
lungslayout und den Komponenten beein¬
flusst, während das Ausschallverhalten
Unter Bedingungen, bei denen das Aus-
I m Vergleich zu CP und Cfi zeigl der
inleressanterweise weiterhin von den
schalten des Gate-Treibers sehr schnell
IPP65R045C7 dank der deutlich gerin-
MOSFET-Charakleristika bestimmt w i r d ,
erfolgt, in Kombination mit hoher Coss
geren Eoss-Verluste und der allgemein
insbesondere von der Interaktion der in-
und einer Source-Spannung, die unter SO
besseren dynamischen Parameter einen
ternen und externen Gate-Widerstände
bis 60 V liegt, wird das Schaltverhalten
deutlichen Wirkungsgradvorteil bei gerin-
von anderen Mechanismen bestimmt. So
gen Lasten. Doch auch
und -Kapazitäten.
bei hohen
w i r d die Drain-Schaltspannung nicht
Leisiungen ist C7 sowohl gegenüber CP als
Bild 3 zeigt eine Simulation des Ausschalt¬
durch den Gate-Treiberstroni gesteuert,
auch C6 im Vorteil. Obwohl die Tempera-
Verhaltens: Es wird der Verlauf des Gate-
sondern durch Coss und den Laststrom,
tur und damil der RDS(tm) für das TO220-
Eingangs, die Drain-Source-Spannung und
Dieser Modus führt zu den erwarteten
Gehäuse bei 2500 W ansteigt, kann der
der Drain-Strom dargestellt. Es zeigt, wie
sehr geringen Ausschall Verlusten, 'labelle
IPP65R045C7 seinen hohen Wirkungsgrad
56
E N E R G I E «.TECHNIK
S/20U
aufgrund der sehr geringen Schaltverluste
der C7-Technologie aufrecht halten.
Dieser Effekt wird durcii deutlich geringere Schaltverluste der C/-Technologie bei
gleichen RÜStoo) erreicht [siehe Bild 2).
Damit ist die C7-'Iechnologie prädestiniert
fiir eine Erhöluing tier Frequenzen, ohne
damit Einschränkung für den Wirkungsgrad in der Applikation zu erfahren.
Weitere Informationen
Eine detaillierte Beschreibung des Schaltverhallens und Hinweise für das Design
und Layout, u m die gewünschte Performance mit der C7-1echnolgie zu erreichen,
findet man im C7 Design Guide unter:
w w w . i n f i n e o n . c o m / c 7 . Dieser enthält
Empfehlungen fiir das Schaltungsdesign
und das Layout, um die liehe Performance
und Zuverlässigkeit der neuen MOSFETGeneration voll auszuschöpfen.
Lelztendlich ist die optimale MOSFETAuswahl für eine spezifische Applikation
von den Bauelement-Spezifikationen, aber
auch vom Schaltungs- und System-Design
abhängig. Mit Einführung der CoolMOSC7-Technologie haben Entwickler nun eine größere Flexibilität für die optimale
Kombination aus benötigtem Platz und
System-Wirkungsgrad, (ha)
•