富士時報 Vol.73 No.10 2000 バックプレーンバス「SB バス」 田ノ下 勝（たのした まさる） 加藤 富雄（かとう とみお） まえがき 消費電力の点で有利である。また，1 回のアクセスで，デー タとステータスを扱うことができ，さらにパケット交換な プロセス入出力装置（PIO：Process Input-Output De- どまで規定可能である利点を持っている。 vice）は，コントローラとの通信を行うバスインタフェー しかし，扱えるデータの自由度が増した反面，プロトコ スモジュール，各種のプロセス入出力信号を制御する入出 ルは複雑である。また，データ線が 1 ビット分しかないた 力モジュールなど，複数のモジュールで構成されている。 めアクセス時間がパラレルバスに比べて遅く，高速応答を その各モジュール間のデータ伝送を行うバスがバックプレー 満足できない。 ンバスである。 このように，既存のバス方式では要求を十分に満たすこ 今回開発したオープン化対応 PIO（以下，オープン とができないため SB バスが開発された。 PIO と略す）では，このバックプレーンバスに横河電機 SB バスの概要 （株） にて開発された SB バス（Serial Back-Plane Bus）を 採用しているので，その内容を紹介する。 SB バスは以下のような方式をとっている。 SB バス開発の背景 （1） データ線にフレームを載せてデータ交換を行い，3 本 のストローブ信号だけでデータ転送を制御する。 PIO の開発にあたっては，以下のような要求を満たす バックプレーンバスが必要であった。 （2 ） データ線は 4 本。4 ビットを同時に転送する。 （1） この方式の の部分はシリアル通信と同様であり，少な （1） 高速応答性を実現するための高速通信 い信号数で構成できるため必要な部品点数も少なく，省ス （2 ） 省スペース，低コスト ペース，低コスト，二重化サポートを可能としている。さ （3） 高信頼性のための二重化サポート らに， により複数のデータ線（4 本）を同時に転送する （2 ） ところで，既存のバスには大きく分けて 2 種類の方式が ため，高速アクセスを可能としている。 表１に SB バスの主な仕様を示す。また，既存のバック ある。 一つは，VME（Versa Module Europe）バスなどのパ プレーンバスとの比較を表２に示す。 ラレルバス方式である。パラレルバスは複数のデータ線を VME などのパラレルバスと比較するとコスト，実装面 持った方式で， 1 回のアクセスで多ビットのデータを通信 積，二重化の実現の面で優れており，転送レートもパラレ できるため非常に高速である利点を持っている。 ルバスには劣るものの，従来品の PIO で使用していたバ しかし，一度に扱えるデータが物理的なバス幅に制約さ スに比べて格段に向上している。 れるため，PIO で扱う情報（データやステータスなど） バックプレーンの構成 を得るためには複数回のバスアクセスが必要である。また， データ線やアクセス制御信号線数が多いため，バスインタ フェース部分に多くの部品を必要とする。これは，コスト 図１ にオープン PIO のバックプレーンの構成を示す。 やスペース，消費電力の点で不利であり，二重化も困難で オープン PIO のバックプレーンは最大10台のモジュール あるため要求を満足させることはできない。 を実装できる。うち 4 スロットはマスタ/スレーブ兼用ス もう一つはシリアル通信方式である。シリアル通信方式 ロットであり，残り 6 スロットはスレーブ専用スロットで は 1 ビット分のデータ線にフレームを載せてデータ交換を ある。SB バスはまったく同じ機能であるαとβの 2 系統 行う方法で，信号線数が少ないためにコストや実装面積， のバスを持っており，これにより二重化を行っている。１ 田ノ下 勝 加藤 富雄 情報制御システムのハードウェア 情報制御システムのハードウェア の設計・開発に従事。現在，東京 開発および製造技術関連業務に従 システム製作所開発設計部主任。 事。現在，東京システム製作所製 造部担当課長。電気学会会員。 555（29） 富士時報 バックプレーンバス「SB バス」 Vol.73 No.10 2000 表３ SB バス信号線分類 表１ SB バスの仕様 項 目 本数 仕 様 機 能 分 類 α β 伝 送 方 式 同 期 デ ー タ 幅 4ビット（物理層は5ビット） マ ル チ プ レ ク ス シリアルフレーム伝送 データアクセスサイズ フレームによる デ ー タ 同 時 性 フレーム内で保障 ア ド レ ス 空 間 各モジュール内32ビット データ伝送レート 128 Mbps 誤 り 検 出 CRC-CCITT ポ ロ ジ ー マルチドロップ，最大4マスタ バ ス 二 重 化 標準サポート 活 線 挿 割 込 割込み線 スレーブからマスタへの割込み要求伝達 1 1 PRA FH DA SA LG INF FCS 1 1 1 1 2 n 2 サイズ （バイト） PRA preamble 1レベル 表２ 既存のバックプレーンバスとの比較 SB バス IPU ＊ 内部バス Multi Bus Ⅱ （PSB） データ ビット幅 4 1 32 32 32 方 式 パラレル バス （シリアル 通信併用） シリアル 通信 パラレル バス パラレル バス パラレル バス 転送 レート 128 Mbps 2 Mbps 320 Mbps 457 Mbps 1,064 Mbps 最大 接続総数 10 18 20 21 10 二 重 化 標準対応 標準対応 不 可 不 可 不 可 コスト 実装面積 小 小 大 大 大 項目 マスタ相互間でのデータ伝送バス使用権 調停 名 称 対 応 み 名称 アービトレーションバス 4 4 フレームにより可変 抜 マスタとスレーブ間でのデータ伝達 図２ データフレーム構成 ト バスタイマ監視機能 8 8 データ伝送バス VME C-PCI POA 1バイト 内 容 1 プリアンブル FH frame header 1 フレーム種類と形式を示す DA destination 1 あて先アドレス SA source 1 発信アドレス LG length 2 フレーム長：FH∼FCSのバイト数 INF information n 情報部，FHにより形式が変わる FCS check code POA post amble 2 CRC 16：FH∼INFを反映 1 ポストアンブル 表４ アービトレーション優先順位 スロット番号 左電源型 右電源型 バス権 要求信号 優先 順位 B1 B2 REQ 0 1位 B2 B1 REQ 1 2位 IO1 IO8 REQ 2 3位 IO2 IO7 REQ 3 4位 備 考 バスインタフェース モジュール用 ローカルマスタ用 ＊ 富士電機の従来の PIO（製品名：IPU）で使用しているバス ５.１ データ伝送バスの構成 データ伝送バスは，5 ビットのデータ線（DATA［4：0］ ） 図１ オープン PIO のバックプレーンバス構成 と 3 本のストローブ線（STRB［2：0］ ）で構成されている。 4本 SBバス（α） 最大 10台 最大 4マスタ データ線は同時スイッチングによる波形のひずみを軽減す アービトレーションバス 8本 データ バス るために，4 ビットのデータを 5 ビットのグレーコードに 。ス エンコードして伝送している（詳細は７.１節を参照） M ／ S M ／ S M ／ S M ／ S S S S S S トローブ線 STRB［2：0］は，データ線 DATA［4：0］の取 S 込みタイミングを通知する信号である。3 本のストローブ 信号は順番に使用され，ローパルスの立上りエッジでデー SBバス（β） アービトレーションバス データ バス 。 タをサンプリングする（後掲の図６を参照） M/S：マスタ/スレーブ， S：スレーブ ５.２ データフレーム構成 データはシリアル通信のように，フレーム単位で通信す 系統のバスは13本の信号線で構成されており，2 系統合わ る。データ長は可変であり，フレーム単位で指定可能であ せても26本という少ない信号線で機能を実現させている。 る。誤り検出として CRC（Cyclic Redundacy Check） チェックを採用している。図２にデータフレーム構成を示 SB バスの信号線 す。フレームはバスインタフェースのハードウェアで作成 するため，プロセッサ処理の負荷が軽くなっており，より 表３に SB バスの信号線分類を示す。 556（30） 高速な通信を可能としている。 富士時報 バックプレーンバス「SB バス」 Vol.73 No.10 2000 SB バスのハードウェア構成 ５.３ アービトレーションバスの構成 SB バスは 4 マスタのバス権要求を制御可能である。優 先順位はスロットで固定である。オープン PIO のベース ユニットにおけるスロットと優先順位の関係を表４に示す。 SB バスインタフェースを持つモジュールのハードウェ ア構成を図３に示す。 REQ［3：0］ は各マスタモジュールのバス権要求を示す信 号であり，各信号は表４のようにスロットに割り当てられ ６.１ 構成部品 SB バスインタフェースの論理回路とデータ交換に使用 ている。 する共有メモリは，システム ASIC（CPU 組込みタイプの カスタム LSI）に含まれている。このため，SB バスイン ５.４ 割込み線の構成 SB バスはマスタへの割込み要求を伝えるために，割込 タフェースはシステム ASIC と若干のトランシーバ IC な どでコンパクトに実現可能である。図４にモジュール部品 み線（INT）を各系統に 1 本ずつ用意している。 割込みを要求するモジュールは，この割込み線をドライ 実装例の写真を示す。 ブすることによって，マスタに割込み要求発生を伝達する ことができる。 ６.２ データ交換方式 ただし，割込み機能のサポートはマスタ側，スレーブ側 マスタとスレーブ間のデータ交換の方式として，汎用的 で融通性の高い共有メモリ方式を採用している。スレーブ ともにオプション扱いとしている。 側にある共有メモリがマスタとスレーブ双方からアクセス 可能なメモリになる。 共有メモリ内ではフレーム単位のデータの同時性を保証 できるハードウェア構成になっている。例えば，マスタが 「BBBBBB」という１単位のフレームデータを「AAAAA 図３ モジュールのハードウェア構成 A」が書き込まれているアドレスに転送した場合，スレー ベースユニット モジュール SBバス α β 読み出しても「AAAAAA」または「BBBBBB」が読み出 される。 「AAABBB」などのように転送途中の状態は読み 3.3V OE LS38 ブのプロセッサがそのアドレスをどのようなタイミングで トランシーバ トランシーバ 出せないように構成されている。これにより，通信途中の 古いフレームデータと新しいフレームデータが混在したデー αバス インタフェース リセット 信号 βバス インタフェース 共有メモリ システム ASIC タを読み出した場合の混乱を防止している。 高速化，波形ひずみ低減のための工夫 マイクロ プロセッサ SB バスでは高速なデータ転送を行うため，波形ひずみ の低減やタイミングのマージンを得るための工夫を行って いる。本章ではそのうちグレーコーディング方式とインター リーブ方式について説明する。 図４ モジュール部品実装例 ７.１ グレーコーディング方式 SB バスではデータバスにグレーコーディングを採用し ている。通常の 2 進コードでは，例えばデータが 1111 か ら 0000 に変化すると，すべてのビットが同じ値に同時変 ドライバ/ レシーバ 化する。このような状態ではトランシーバ IC が同時に同 じ動作を行うため，瞬間的に大きな電流が流れることによ るグラウンドバウンドが発生するなど，波形にひずみが発 生する要因となる。採用しているグレーコードではデータ SB バス コネクタ がどのように変化しても同じ値に同時変化するビット数が 少ないため，同時動作による波形ひずみを軽減することが できる。 SB バスのデータは， 図５のように 4 ビットのデータを システム ASIC 5 ビットのグレーコードに変換してバックプレーンを転送 している。 557（31） 富士時報 バックプレーンバス「SB バス」 Vol.73 No.10 2000 図５ グレーコーディングのコード変換 E 4ビット N C D 5ビット R V 0000 ∼ 1111 バック プレーン 5ビット 図６ インターリーブ方式説明図 トランシーバ R C V D 5ビット E C 11000 ∼ 01001 4ビット 0000 ∼ 1111 データの4ビット⇔グレーコード変換テーブル 4ビット 5ビット（2進数） 4ビット 5ビット（2進数） CMOS ASIC 受信回路 DATA STRB0 ラッチ A STRB1 ラッチ B M U X ラッチ C STRB2 FIFO CLK データ 有効時間 DATA STRB0 STRB1 STRB2 0000 11000 1000 10110 0001 11100 1001 10101 0010 11001 1010 10100 0011 10011 1011 10010 ラッチ A 0100 00111 1100 00011 ラッチ B 0101 01011 1101 00110 ラッチ C 0110 01101 1110 01100 CLK 0111 01110 1111 01001 FIFO B A C D E F 2クロック以上 データ有効 A C D E C A B F D B C E D F E F にデータを保持する方式をとっている。その結果，それぞ ７.２ インターリーブ方式 れのラッチには内部クロックの 2 クロック分以上の時間が SB バスではデータ伝送をデータ信号線 1 本あたり 32 保持されるため，受信側の非同期な内部クロックでも確実 MHz という高速で行っているうえ，送信側の送るデータ， にデータに取り込めるようになり，低速なディジタル素子 ストローブ信号と受信側の内部クロックは非同期である。 だけでインタフェース回路の実現を可能とした。 このような場合，通常では 32 MHz よりも高速なクロック を受信側で発生させてサンプリングしたり，内部クロック あとがき との位相合わせなどの難しい処理が必要となる。また， PLL（Phase Locked Loop）などのアナログ回路や高速で 高価な部品の使用が必要になったり，消費電力が増加する 以上のように，SB バスは小型，高速，高信頼性で PIO のバックプレーンバスに適したバスである。 などの問題が発生する。そこで SB バスでは，データの取 今後，PIO の標準バスとして幅広く使用されていくこと 込み信号であるストローブ信号を 3 本用意し，それぞれの を期待する。また，本稿が SB バス導入検討の一助となれ ストローブ信号を使って図６のように 3 個のラッチに順番 ば幸いである。 558（32）