AD7147 Appendix （データシート 補足） 2011 年 10 月 11 日 センサーのアンビエント値の Calibration について AD7147 は、容量センサー（エレクトロード）のアンビエント容量値（センサーに何も触れてい ない状態での容量）を計測し、その値を用いてセンサーの入力変化を検出したり、適応スレッ ショルドの計算に使用したりします。パワーオンの後のレジスタ設定のあと、各 Stage に接続 したセンサーのキャリブレーション、あるいは FORCE_CAL コマンド（アドレス 0x002 の AMB_COMP_CTRL0 レジスタ内のビット 14）によるトリガーによりキャリブレーションが実行され ます。 このアンビエント値のキャリブレーション時に、その結果がエラーとなる可能性がいくつかあ ります。エラー状態とはキャリブレーションが済んでも、非接触で 0x008、0x009 のレジスタ内 の使用するセンサーのステータスが、H あるいは L のスレッショルドを超えている状態です。 １． キャリブレーション測定中に何かが触れた場合 ２． 外来ノイズの影響 ３． 動作温度の変化や水滴などの滴下 ４． キャリブレーションのトリガー時のタイミ Start ングによる変換エラー これらの影響によるエラーを防ぐために、 Read Status Registers, 0x008,0x009 キャリブレーションのエラーが検出された 場合、Force Calibration の起動による再 度のキャリブレーション実行（Recalibration） を行ってください。これは FORCE_CAL ビッ トの制御により実行することができます。こ Check sensor error NO YES Force Calibration の Force Calibration は、１入力センサーあ たり３回の変換時間が必要です。たとえば Wait 3 conversion cycles ４個のセンサーを接続し、デシメーション比 を 256 倍としたとき、1 変換当たり 3.072mS End かかるので、最大で 4×3.072×3 回＝36.864mS 必要です。シーケンスで最後にくる STAGE の STAGE_COMPLETE_INT_ ENABLE レジスタの設定により、INT 信号をカウントすると 3 回 の変換を確認することができます。 この後、レジスタアドレス 0x008、および 0x009 のステータスレジスタを読み込み、使用する センサーの状態が正常（すべてのセンサー入力の I NT_STATUS がスレッショルド範囲内）で あることをチェックしてください。ここでアンビエント状態（接触などがない定常状態）のキャリブ レーション結果が正常でないことが確認された場合は、Force Calibration を再度起動してくだ さい。（Recalibration） この後の処理は、３回以上の変換を待って、同じチェックを繰り返しま す。 （注） この Appendix は AD7147 和文データシート、Rev０に適用されます。データシートの修正、改訂 に伴う Revision の変更に伴い、この Appendix の内容、あるいは適用範囲が変更になることが あります。 1端子容量センサー用 CapTouchTMプログラマブル・コントローラ AD7147 機能ブロック図 特長 ACSHIELD VCC プログラマブルな容量デジタル・コンバータ (CDC) 8 GND BIAS 10 9 11 分解能: フェムトファラッド 容量センサー入力数: 13 CIN0 19 更新レート: 9 ms (全 13 センサー入力) CIN1 20 外付け RC 部品不要 CIN2 21 自動変換シーケンサを内蔵 CIN3 22 自動キャリブレーション・ロジックを内蔵 POWER-ON RESET LOGIC EXCITATION SOURCE CIN4 23 環境変化に対する自動補償 SWITCH MATRIX CIN5 24 自動適応型のスレッショールド・レベルと感度レベル CIN6 1 レジスタ・マップが AD7142 と互換 CIN7 2 キャリブレーション・データを保存する RAM を内蔵 SPI 互換 (シリアル・ペリフェラル・インターフェース互換) のシリ アル・インターフェース (AD7147) AD7147 CIN8 3 16-BIT Σ-Δ CDC CIN9 4 CALIBRATION RAM CALIBRATION ENGINE CIN10 5 I2C 互換シリアル・インターフェース (AD7147-1) シリアル・インターフェース用に別 VDRIVE レベルを使用 CIN11 6 割込み出力および汎用入出力 (GPIO) CIN12 7 CONTROL AND DATA REGISTERS 24 ピン 4 mm × 4 mm の LFCSP パッケージを採用 電源電圧: 2.6 V～3.3 V 低動作電流 VDRIVE 12 フルパワー・モード: 1 mA SERIAL INTERFACE AND CONTROL LOGIC INTERRUPT AND GPIO LOGIC 18 GPIO 13 14 15 16 SDO/ SDI/ SCLK CS/ SDA ADD0 ADD1 アプリケーション 携帯電話 パーソナル・ミュジック・プレイヤーおよびマルチメディア・プレ イヤー スマート・ハンドヘルド・デバイス 17 INT 06663-001 低消費電力モード: 21.5 µA 図 1.AD7147 のブロック図 AD7147 は、1 端子容量センサー (接地センサー)を対称にデザイ ンされています。センサーでのノイズ混入を最小にするアクテ ィブ・シールド付き出力が付いています。 テレビ制御、A/V 制御、リモート制御 ゲーム・コンソール デジタル静止画カメラ 概要 AD7147 は、ボタン、スクロール・バー、ホイールのような機 能を構成する容量センサーと組み合わせて使うようにデザイン されています。センサーは 1 層の PCB で済むため、非常に薄型 のアプリケーションが可能です。 AD7147 は、環境キャリブレーション機能を内蔵する CDC です。 この CDC は 13 チャンネルの入力を持ち、スイッチ・マトリッ クスを経由して 16 ビットの 250 kHz シグマ・デルタ (∑-∆) コンバ ータへ入力します。この CDC は外付けセンサー容量の変化を検 出することができ、この情報を使って、センサー・アクチベー ションを記録します。ユーザーはレジスタを設定することによ り、CDC の設定を完全に制御することができます。 AD7147 は、周囲環境の変化を補償するキャリブレーション・ロ ジックを内蔵しています。キャリブレーション・シーケンスは、 センサーに触れていないかぎり、連続間隔で自動的に実行され ます。したがって、環境変化に起因する外付けセンサーの偽接 触や接触の見落としは発生しません。 AD7147 は、SPI 互換シリアル・インターフェースを、AD71471 は I2C®互換シリアル・インターフェースを、それぞれ内蔵し ています。両デバイスには、割込み出力と GPIO があります。 VCC と無関係に、シリアル・インターフェースの電圧レベルを 設定する VDRIVE ピンがあります。 AD7147 は、24 ピン 4 mm × 4 mm の LFCSP パッケージを採用し、 2.6 V～3.6 V の電源で動作します。低消費電力モードでの動作電 流は、13 個のセンサーに対して 26 μA(typ)です。 センサーが高分解能であるため、ホスト・プロセッサ上で動作 するソフトウェアは簡単なもので済みます。 Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2007 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 AD7147 目次 特長 ..................................................................................................... 1 キャリブレーションなしでの容量センサー動作 .................... 23 アプリケーション ............................................................................. 1 キャリブレーションを行った場合の容量センサーの動作 .... 24 概要 ..................................................................................................... 1 低速 FIFO ..................................................................................... 24 機能ブロック図 ................................................................................. 1 SLOW_FILTER_UPDATE_LVL .................................................. 24 改訂履歴 ............................................................................................. 2 適応型スレッショールドと感度.................................................... 25 仕様 ..................................................................................................... 3 割り込み出力 ................................................................................... 27 SPI タイミング仕様 (AD7147) ..................................................... 5 CDC 変換完了割り込み .............................................................. 27 センサー・タッチ割り込み ....................................................... 27 2 I C タイミング仕様 (AD7147-1) .................................................. 6 絶対最大定格 ..................................................................................... 7 GPIO INT 出力の制御 ................................................................. 29 ESD に関する注意......................................................................... 7 出力 ................................................................................................... 31 ピン配置およびピン機能説明 ......................................................... 8 ACSHIELD 出力................................................................................ 31 代表的な性能特性 ............................................................................. 9 GPIO............................................................................................... 31 動作原理 ............................................................................................ 11 GPIO を使用した LED のオン/オフ........................................... 31 容量検出の理論 ............................................................................ 11 シリアル・インターフェース........................................................ 32 バイアス・ピン ........................................................................... 12 SPI インターフェース................................................................. 32 動作モード ................................................................................... 12 I2C 互換インターフェース ......................................................... 34 容量デジタル・コンバータ ........................................................... 14 VDRIVE 入力 ................................................................................... 36 CDC 出力のオーバーサンプリング .......................................... 14 PCB デザインのガイドライン ....................................................... 37 容量センサーのオフセット制御 ............................................... 14 容量センサー・ボードの機械的仕様........................................ 37 変換シーケンサ ........................................................................... 14 チップ・スケール・パッケージ ............................................... 37 CDC 変換シーケンス時間 .......................................................... 16 パワーアップ・シーケンス ........................................................... 38 CDC 変換結果.............................................................................. 16 代表的なアプリケーション回路.................................................... 39 容量センサー入力の構成 ............................................................... 17 レジスタ・マップ ........................................................................... 40 CINX 入力マルチプレクサのセットアップ ............................. 17 レジスタの詳細説明 ....................................................................... 41 CDC へのシングルエンド接続 .................................................. 17 バンク 1 レジスタ ....................................................................... 41 非接触近接検出 ............................................................................... 18 バンク 2 レジスタ ....................................................................... 50 再キャリブレーション ............................................................... 18 バンク 3 レジスタ ....................................................................... 55 近接感度....................................................................................... 18 外形寸法 ........................................................................................... 67 FF_SKIP_CNT .............................................................................. 21 オーダー・ガイド ....................................................................... 67 環境キャリブレーション ............................................................... 23 改訂履歴 09/07—Revision 0: Initial Version Rev. 0 － 2/67 － AD7147 仕様 特に指定のない限り、VCC = 2.6 V～3.6 V、TA = −40oC to +85℃。 表 1. Parameter CAPACITANCE-TO-DIGITAL CONVERTER Update Rate Resolution CINx Input Range No Missing Codes CINx Input Leakage Maximum Output Load Total Unadjusted Error Output Noise (Peak-to-Peak) Min Typ Max Unit Test Conditions/Comments 8.73 17.46 34.9 9 18 36 16 ±8 9.27 18.54 37.1 ms ms ms Bits pF Bits nA pF % Codes Codes Codes Codes Codes Codes pF pF % 12 conversion stages, decimation = 64 12 conversion stages, decimation = 128 12 conversion stages, decimation = 256 16 25 20 ±20 12 7 3 1.1 0.8 0.5 20 0.32 Output Noise (RMS) CSTRAY Offset Range CSTRAY Offset Resolution Low Power Mode Delay Accuracy ACSHIELD Frequency Output Voltage Short-Circuit Source Current Short-Circuit Sink Current Maximum Output Load 4 250 0 VCC 10 10 150 kHz V mA mA pF Guaranteed by design, but not production tested Capacitance load on CINx to ground Decimation rate = 64 Decimation rate = 128 Decimation rate = 256 Decimation rate = 64 Decimation rate = 128 Decimation rate = 256 Percentage of 200 ms, 400 ms, 600 ms, or 800 ms Oscillating Capacitance load on ACSHIELD to ground LOGIC INPUTS (SDI, SCLK, CS, SDA, GPI) VIH Input High Voltage VIL Input Low Voltage IIH Input High Current IIL Input Low Current Hysteresis 0.7 × VDRIVE 0.4 −1 1 150 V V µA µA mV VIN = VDRIVE VIN = GND OPEN-DRAIN OUTPUTS (SCLK, SDA, INT) VOL Output Low Voltage IOH Output High Leakage Current LOGIC OUTPUTS (SDO, GPO) VOL Output Low Voltage VOH Output High Voltage GPO, SDO Floating State Leakage Current POWER VCC VDRIVE ICC Rev. 0 0.4 ±1 V µA ISINK = −1 mA VOUT = VDRIVE 0.4 ±1 V V µA ISINK = 1 mA, VDRIVE = 1.65 V to 3.6 V ISOURCE = 1 mA, VDRIVE = 1.65 V to 3.6 V Pin three-state, leakage measured to GND and VCC 0.9 15.5 3.6 3.6 1 21.5 V V mA µA 2.3 7.5 µA ±0.1 VDRIVE − 0.6 2.6 1.65 3.3 － 3/67 － Serial interface operating voltage In full power mode, VCC + VDRIVE Low power mode, converter idle, VCC + VDRIVE, decimation = 256 Full shutdown, VCC + VDRIVE AD7147 表 2.低消費電力モードでの平均電流(Typ)1 Current Values of Conversion Stages (μA) Low Power Mode Delay Decimation Rate 1 2 3 4 5 6 7 8 9 10 11 12 200 ms 64 128 256 20.83 25.3 34.11 24.18 31.92 46.99 27.52 38.45 59.51 30.82 44.87 71.66 34.11 51.21 83.47 37.37 57.45 94.94 40.6 63.6 106.1 43.81 69.66 116.96 46.99 75.63 127.52 50.16 81.52 137.81 53.3 87.33 147.82 56.41 93.05 157.58 400 ms 64 128 256 18.17 20.43 24.9 19.86 23.79 31.53 21.55 27.12 38.06 23.23 30.43 44.5 24.9 33.72 50.83 26.57 36.98 57.08 28.23 40.22 63.23 29.88 43.43 69.3 31.53 46.62 75.28 33.17 49.78 81.17 34.81 52.93 86.98 36.44 56.05 92.71 600 ms 64 128 256 17.28 18.79 21.79 18.41 21.04 26.25 19.54 23.28 30.67 20.67 25.51 35.04 21.79 27.73 39.37 22.91 29.94 43.66 24.03 32.13 47.9 25.14 34.32 52.11 26.25 36.49 56.27 27.36 38.65 60.39 28.47 40.81 64.47 29.57 42.95 68.51 800 ms 64 128 256 16.84 17.97 20.23 17.69 19.66 23.59 18.53 21.35 26.93 19.38 23.03 30.24 20.23 24.7 33.53 21.07 26.37 36.79 21.91 28.03 40.03 22.75 29.69 43.24 23.59 31.34 46.43 24.43 32.98 49.6 25.26 34.62 52.74 26.09 36.25 55.86 1 VCC = 3.3 V、T = 25℃、負荷 = 5 pF. 表 3.低消費電力モードでの最大平均電流 1 Current Values of Conversion Stages (μA) Low Power Mode Delay Decimation Rate 1 2 3 4 5 6 7 8 9 10 11 12 200 ms 64 128 256 27.71 32.96 43.28 31.65 40.72 58.37 35.56 48.37 72.99 39.44 55.89 87.17 43.28 63.3 100.92 47.1 70.59 114.26 50.89 77.77 127.22 54.64 84.84 139.8 58.37 91.8 152.03 62.07 98.66 163.92 65.74 105.41 175.48 69.38 112.07 186.73 400 ms 64 128 256 24.61 27.26 32.51 26.6 31.21 40.29 28.58 35.12 47.94 30.55 39 55.47 32.51 42.85 62.88 34.47 46.67 70.18 36.42 50.46 77.36 38.36 54.22 84.44 40.29 57.95 91.41 42.21 61.65 98.27 44.13 65.33 105.03 46.04 68.97 111.69 600 ms 64 128 256 23.58 25.35 28.87 24.91 27.99 34.11 26.23 30.62 39.29 27.55 33.24 44.41 28.87 35.84 49.48 30.18 38.43 54.5 31.5 41 59.46 32.8 43.56 64.38 34.11 46.11 69.24 35.41 48.64 74.05 36.7 51.16 78.81 38 53.66 83.53 800 ms 64 128 256 23.06 24.39 27.04 24.06 26.38 30.98 25.05 28.36 34.9 26.05 30.33 38.78 27.04 32.29 42.64 28.03 34.25 46.46 29.02 36.2 50.25 30 38.14 54.01 30.98 40.07 57.74 31.97 42 61.45 32.95 43.91 65.12 33.92 45.82 68.77 1 VCC = 3.6 V、TA = −40oC～+85℃、負荷 = 5 pF。 Rev. 0 － 4/67 － AD7147 SPI タイミング仕様 (AD7147) 特に指定のない限り、TA = −40℃～+85℃、VDRIVE = 1.65 V～3.6 V、VCC = 2.6 V～3.6 V。25℃でのサンプル・テストにより適合性を保証。 すべての入力信号はtR = tF = 5 ns (VCCの10%から90%)で規定し、1.6Vの電圧レベルからの時間とします。 表 4.SPI タイミング仕様 Parameter Limit Unit Description fSCLK t1 5 5 MHz max ns min SCLK frequency CS falling edge to first SCLK falling edge t2 t3 t4 t5 t6 t7 20 20 15 15 20 16 ns min ns min ns min ns min ns max ns max SCLK high pulse width SCLK low pulse width SDI setup time SDI hold time SDO access time after SCLK falling edge CS rising edge to SDO high impedance t8 15 ns min SCLK rising edge to CS high CS t1 t2 1 SCLK t8 t3 2 3 15 16 1 2 15 16 t4 t5 MSB LSB t6 SDO MSB 図 2.SPI の詳細タイミング図 Rev. 0 － 5/67 － t7 LSB 06663-002 SDI AD7147 I2C タイミング仕様 (AD7147-1) 特に指定のない限り、TA = −40℃～+85℃、VDRIVE = 1.65 V～3.6 V、VCC = 2.6 V～3.6 V。25℃でのサンプル・テストにより適合性を保証。 すべての入力信号のタイミングは、1.6 Vの電圧レベルからとします。 表 5.I2C タイミング仕様1 Parameter Limit Unit Description fSCLK t1 t2 t3 t4 t5 t6 t7 t8 tR tF 400 0.6 1.3 0.6 100 300 0.6 0.6 1.3 300 300 kHz max µs min µs min µs min ns min ns min µs min µs min µs min ns max ns max Start condition hold time, tHD; STA Clock low period, tLOW Clock high period, tHIGH Data setup time, tSU; DAT Data hold time, tHD; DAT Stop condition setup time, tSU; STO Start condition setup time, tSU; STA Bus-free time between stop and start conditions, tBUF Clock/data rise time Clock/data fall time 1 設計上保証しますが、出荷テストは行いません。 2 図 3.I C の詳細タイミング図 Rev. 0 － 6/67 － AD7147 絶対最大定格 表 6. Rating VCC to GND Analog Input Voltage to GND Digital Input Voltage to GND Digital Output Voltage to GND Input Current to Any Pin Except Supplies1 ESD Rating (Human Body Model) Operating Temperature Range Storage Temperature Range Junction Temperature LFCSP Power Dissipation θJA Thermal Impedance IR Reflow Peak Temperature Lead Temperature (Soldering 10 sec) −0.3 V to +3.6 V −0.3 V to VCC + 0.3 V −0.3 V to VDRIVE + 0.3 V −0.3 V to VDRIVE + 0.3 V 10 mA 2.5 kV −40°C to +105°C −65°C to +150°C 150°C 1 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作の節に記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信 頼性に影響を与えます。 200µA TO OUTPUT PIN 450 mW 135.7°C/W 260°C (±0.5°C) 300°C 最大 100 mA までの過渡電流では SCR ラッチ・アップは生じません。 IOL 1.6V CL 50pF 200µA IOH 06663-004 Parameter 図 4.デジタル出力タイミング仕様の負荷回路 ESD に関する注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 Rev. 0 － 7/67 － AD7147 AD7147 TOP VIEW (Not to Scale) CIN5 CIN4 CIN3 CIN2 CIN1 CIN0 18 17 16 15 14 13 CIN6 CIN7 CIN8 CIN9 CIN10 CIN11 GPIO INT CS SCLK SDI SDO PIN 1 INDICATOR AD7147-1 TOP VIEW (Not to Scale) 18 17 16 15 14 13 GPIO INT ADD1 SCLK ADD0 SDA CIN12 ACSHIELD BIAS GND VCC VDRIVE 06663-005 CIN12 ACSHIELD BIAS GND VCC VDRIVE 1 2 3 4 5 6 図 5.AD7147 のピン配置 06663-006 PIN 1 INDICATOR 7 8 9 10 11 12 1 2 3 4 5 6 7 8 9 10 11 12 CIN6 CIN7 CIN8 CIN9 CIN10 CIN11 24 23 22 21 20 19 24 23 22 21 20 19 CIN5 CIN4 CIN3 CIN2 CIN1 CIN0 ピン配置およびピン機能説明 図 6.AD7147-1 のピン配置 表 7.ピン機能の説明 ピン番号 AD7147 AD7147-1 記号 説明 1 1 CIN6 容量センサー入力。 2 2 CIN7 容量センサー入力。 3 3 CIN8 容量センサー入力。 4 4 CIN9 容量センサー入力。 5 5 CIN10 容量センサー入力。 6 6 CIN11 容量センサー入力。 7 7 CIN12 容量センサー入力。 8 8 ACSHIELD CDC アクティブ・シールド付き出力。外部シールドまたはプレーンに接続します。 9 9 BIAS 内部回路のバイアス・ノード。グラウンドとの間に 10 nF のコンデンサが必要。 10 10 GND 全回路のグラウンド基準ポイント。 11 11 VCC 電源電圧 12 12 VDRIVE シリアル・インターフェースの電源電圧。 13 ― SDO SPI のシリアル・データ出力。 ― 13 SDA I2C のシリアル・データ入力/出力。SDA にはプルアップ抵抗が必要。 14 ― SDI SPI のシリアル・データ入力。 ― 14 ADD0 I2C のアドレス・ビット 0。 15 15 SCLK シリアル・インターフェースのクロック入力。 16 ― CS SPI のチップ・セレクト信号。 ― 16 ADD1 I2C のアドレス・ビット 1。 17 17 INT 汎用オープン・ドレイン割込み出力。プログラマブル極性; プルアップ抵抗が必要。 18 18 GPIO プログラマブルな GPIO。 19 19 CIN0 容量センサー入力。 20 20 CIN1 容量センサー入力。 21 21 CIN2 容量センサー入力。 22 22 CIN3 容量センサー入力。 23 23 CIN4 容量センサー入力。 24 24 CIN5 容量センサー入力。 Rev. 0 － 8/67 － AD7147 代表的な性能特性 70 935 60 200ms 915 50 895 ICC (μA) ICC (µA) DECIMATION = 64 875 DECIMATION = 128 DECIMATION = 256 855 40 400ms 600ms 30 800ms 20 835 06663-007 795 2.6 2.7 2.8 2.9 3.0 3.1 3.2 3.3 3.4 3.5 3.6 06663-060 10 815 0 2.5 2.7 2.9 3.7 3.1 3.3 3.5 3.7 VCC (V) VCC (V) 図 10.低電源電流対電源電圧、デシメーション・レート = 64 図 7.電源電流対電源電圧 2.5 180 200ms 160 2.0 140 100 ICC (µA) ICC (μA) 120 400ms 80 1.5 1.0 600ms 60 800ms 40 20 0 2.5 2.7 2.9 3.1 3.3 3.5 0 2.7 3.7 06663-010 06663-061 0.5 2.8 2.9 3.0 3.1 3.2 3.3 3.4 3.5 3.6 VCC (V) VCC (V) 図 11.シャットダウン電源電流対電源電圧 図 8.低電源電流対電源電圧、デシメーション・レート = 256 1150 0.12 0.10 1100 200ms 0.06 ICC (µA) ICC (mA) 0.08 400ms 1050 1000 600ms 0.04 800ms 950 0 2.5 2.7 2.9 3.1 3.3 3.5 900 0 3.7 100 200 300 400 ACSHIELD CAPACITIVE LOAD (pF) VCC (V) 図 12.電源電流対 ACSHIELD の容量負荷 図 9.低電源電流対電源電圧、デシメーション・レート = 128 Rev. 0 06663-062 06663-009 0.02 － 9/67 － 500 AD7147 58000 160 56000 140 54000 75mV 100mV 125mV 150mV 175mV 200mV CDC NOISE p-p (LSB) 120 52000 50000 48000 46000 100 80 60 40 44000 409600 819200 1640000 819200 1640000 204800 409600 51200 102400 25600 6400 12800 ACSHIELD CAPACITIVE LOAD (pF) 3200 0 500 800 400 1600 300 400 200 200 100 50 0 25 40000 06663-064 20 06663-063 42000 100 CDC CODE (d) 25mV 50mV SINE WAVE FREQUENCY (Hz) 図 13.出力コード対 ACSHIELD の容量負荷 図 16.電源正弦波除去比、VCC = 3.6 V 960 120 940 25mV 50mV 3.6V 920 75mV 100mV 125mV 150mV 175mV 200mV 100 CDC NOISE p-p (LSB) 900 860 840 06663-013 2.6V 06663-065 120 25 図 14.電源電流の温度特性 204800 0 102400 100 51200 80 25600 60 12800 40 6400 20 TEMPERATURE (°C) 3200 0 1600 –20 800 –40 20 400 780 –60 40 200 800 60 100 820 80 50 ICC (µA) 3.3V 880 SQUARE WAVE FREQUENCY (Hz) 図 17.電源方形波除去比、VCC = 3.6 V 12 35 10 30 INPUT CAPACITANCE (pF) 6 3.6V 4 3.3V 2.6V 0 –45 06663-014 2 –25 –5 15 35 55 75 95 115 25 20 15 10 5 135 TEMPERATURE (°C) 06663-016 ICC (µA) 8 0 0 図 15.シャットダウン電源電流の温度特性 10000 20000 30000 40000 50000 CDC OUTPUT CODE 図 18.CDC 直線性、VCC = 3.3 V Rev. 0 － 10/67 － 60000 AD7147 動作原理 AD7147 は、最大 13 個の外付け容量センサーとインターフェー スすることができます。これらのセンサーは、ボタン、スクロ ール・バー、ホイール、または複数のセンサー・タイプの組み 合わせとして使用することができます。外付けセンサーは、 AD7147 に直接インターフェースする 1 層または多層の PCB 上 にある電極から構成されます。 AD7147 は、新しいデータがレジスタにロードされたことを表 示する割込み出力 INT を持っています。 INT は、ホストへのセ ンサー・アクチベーション割り込みに使います。AD7147 は 2.6 V～3.6 V の電源で動作し、 24 ピン 4 mm × 4 mm の LFCSP パッケ ージを採用しています。 容量検出の理論 AD7147 は、1 端子センサーの容量変化を測定します。PCB 上の センサー電極が、仮想コンデンサの片方のプレートを構成します。 コンデンサの他方のプレートは、センサー入力に対してグラウ ンドを構成するユーザーの指になります。 AD7147 は、まず励起信号を出力してコンデンサのプレートを 充電します。ユーザーがセンサーに近づくと、仮想コンデンサ が形成され、ユーザーが 2 枚目のコンデンサ・プレートとして 機能します。 内蔵レジスタを設定することにより、任意のセットの入力セン サーを構成するように AD7147 を設定することができます。レ ジスタを設定して、各外付けセンサーの平均処理、オフセット、 ゲインなどのような機能を制御することもできます。各容量入 力のポーリング方法を制御するシーケンサも内蔵しています。 PLASTIC COVER SENSOR PCB AD7147 は、ホストまたは別のマイクロコントローラ上で動作 してスクロール・バーやホイールのような高分解能センサー機 能を実現するコンパニオン・アルゴリズムを必要とします。た だし、ボタンを構成するときは、コンパニオン・アルゴリズム は不要です。ボタン・センサーは、デジタル・ロジックにより チップ上で構成することができます。 AD7147 は、フル・パワー・モードまたは低消費電力の自動ウ ェイクアップ・モードで動作するように設定することができま す。自動ウェイクアップ・モードは特に、大幅な省電力とフル 機能を提供する低消費電力動作を必要とする携帯型デバイスに 適しています。 Rev. 0 MUX AD7147 は、デジタル・ロジックと環境補償に使用する 528 ワ ードの RAM を内蔵しています。湿度、温度、その他の環境フ ァクタが容量センサーの動作に影響を与えます。AD7147 はユ ーザーから見えるかたちで連続キャリブレーションを実行して、 これらの影響を補償するため、AD7147 は誤差のない変換結果 を安定して提供することができます。 AD7147 Σ-Δ ADC 16-BIT DATA EXCITATION SIGNAL 250kHz 06663-017 AD7147 と AD7147-1 は環境補償機能を内蔵する CDC です。高 分解能のユーザー入力を必要とする携帯型システムでの使用を 対象にしています。内部回路は、容量入力信号をデジタル値に 変換する 16 ビットの∑-∆ コンバータで構成されています。 AD7147 または AD7147-1 には、CIN0～CIN12 の 13 本の入力ピ ンがあります。スイッチ・マトリックスにより入力信号を CDC へ接続します。容量デジタル変換の各結果は、複数の内蔵レジ スタに保存されます。ホストが後でシリアル・インターフェー スを介してこの結果を読み出します。AD7147 は、SPI 互換シリ アル・インターフェースを、AD7147-1 は I2C®互換シリアル・ インターフェースを、それぞれ内蔵しているため、広範囲なホ スト・プロセッサと互換性を持っています。このデータ・シー トではこれ以後、特に指定のない限り、AD7147 は AD7147 と AD7147-1 の両方を意味します。 図 19.容量の検出方法 方形波の励起信号が変換時に CINx に加えられ、変調器が CINx へ移動する電荷を連続的にサンプルします。変調器の出力はデ ジタル・フィルタで処理され、得られたデジタル・データはア ド レ ス 0x00B ～ 0x016 に あ る 各 変 換 ス テ ー ジ の CDC_RESULT_Sx レジスタに格納されます。 － 11/67 － AD7147 センサー・アクチベーションの登録 容量検出の完全なソリューション ユーザーがセンサーに近づくと、そのセンサーに対応する合計 容量が変化するため、AD7147 がこれを測定します。この変化 が、設定されているスレッショールドを超えると、AD7147 は これをセンサー・アクチベーションと判断します。 アナログ・デバイセズは、容量検出の完全なソリューションを 提供します。このソリューションの 2 つの主要なエレメントは、 センサー PCB と AD7147 です。 アプリケーションでスクロール・バーやホイールのような高分 解能センサーが必要な場合は、ホスト・プロセッサで動作する ソフトウェアが必要になります。ホストのメモリ条件はセンサ ーに依存するため、センサー・タイプに応じて、一般にコー ド・メモリが 10 kB、データ・メモリが 600 バイトです。 SENSOR PCB AD7147 SPI OR I2C HOST PROCESSOR 1 MIPS 10kB ROM 600 BYTES RAM 06663-019 チップ内のスレッショールド値を使って、センサー・アクチベ ーションが発生したタイミングを決定します。 図 20 に、ユーザ ーがセンサーを活性化したときの、CDC_RESULT_Sx の変化を 示 し ま す 。 CDC_RESULT_Sx の 値 が STAGEx_HIGH_THRESHOLD の 値 よ り 大 き い か 、 ま た は STAGEx_LOW_THRESHOLD の値より小さいとき、センサーは アクティブと見なされます。 図 21.3 部品による容量検出ソリューション アナログ・デバイセズは、センサー PCB フットプリント・デザ イン・ライブラリを提供し、必要なソフトウェアをオープン・ ソース・ベースで提供しています。 バイアス・ピン 図 20.センサー・アクチベーション・スレッショールド 図 20 に、2 つのセンサー・アクチベーションを示します。センサ ー・アクティブ A は、センサーがコンバータの正の入力に接続 されたとき発生します。この場合、ユーザーがセンサーをアク ティブ化すると、CDC コードが大きくなり、CDC_RESULT_Sx 値が STAGEx_HIGH_THRESHOLD 値を超えます。センサー・ アクティブ B は、センサーがコンバータの負の入力に接続され たとき発生します。この場合、ユーザーがセンサーをアクティ ブ化すると、CDC コードが小さくなり、CDC_RESULT_Sx 値が STAGEx_LOW_THRESHOLD 値より小さくなります。 各 変 換 ス テ ー ジ の STAGEx_HIGH_THRESHOLD レジスタと STAGEx_LOW_THRESHOLD レジスタは、レジスタ・バンク 3 に あります。これらのレジスタの値は、AD7147 の環境キャリブ レーション機能と適応型スレッショールド・ロジックが自動的 に更新します。 パワーアップ時、STAGEx_HIGH_THRESHOLD レジスタ値およ び STAGEx_LOW_THRESHOLD レ ジ ス タ 値 は 、 バ ン ク 2 の STAGEx_OFFSET_HIGH レ ジ ス タ 値 お よ び STAGEx_OFFSET_LOW レ ジ ス タ 値 と 同 じ で す 。 STAGEx_OFFSET_HIGH レジスタと STAGEx_OFFSET_LOW レ ジスタは、デバイスのパワーアップ時にユーザーが設定する必 要があります。詳細については、データ・シートの環境キャリ ブレーションのセクションを参照してください。 このピンは内部で AD7147 のバイアス・ノードに接続されてい ます。AD7147 を正しく動作させるためには、バイアス・ピン とグラウンドとの間に 10 nF のコンデンサを接続する必要があ ります。バイアス・ピンの電圧は VCC/2 です。 動作モード AD7147 には 3 つの動作モードがあります。デバイスが常にフ ル・パワー状態にあるフルパワー・モードは、消費電力が問題と ならないアプリケーションに適しています (たとえば AC 電源を 使用するゲーム・コンソール)。アクティブなセンサーがない場 合にデバイスが自動的にパワーダウンする低消費電力モードは、 フル・パワー・モードに比較して大幅に節電するようにデザイ ンされているため、省電力が必要なモバイル・アプリケーショ ンに適しています。シャットダウン・モードでは、デバイスは 完全にシャットダウンします。 コントロール・レジスタの POWER_MODE ビット (ビット 0 と ビット 1) を使って、AD7147 の動作モードを設定します。コン トロール・レジスタはアドレス 0x000 にあります。 表 8 に、各 動 作 モ ー ド に 対 す る POWER_MODE の 設 定 を 示 し ま す 。 AD7147 を シ ャ ッ ト ダ ウ ン ・ モ ー ド に す る と き は 、 POWER_MODE ビットに 01 または 11 を設定します。 表 8.POWER_MODE の設定 POWER_MODE Bits Operating Mode 00 01 10 11 Full power mode Shutdown mode Low power mode Shutdown mode POWER_MODE ビットのパワーオン時デフォルト設定は 00(フ ル・パワー・モード)です。 Rev. 0 － 12/67 － AD7147 外付けセンサーに触れると、AD7147 は 36 ms ごとに変換シーケ ンスを開始し、センサーからデータをリードバックします。 フル・パワー・モード フル・パワー・モードでは、AD7147 のすべてのセクションに 電源が供給され、変換動作が続きます。センサーに触れると、 AD7147 はセンサー・データを処理します。触れたセンサーが ない場合、AD7147 は周囲容量レベルを計測し、このデータを 内蔵の補償ルーチンで使います。フル・パワー・モードでは、 AD7147 は一定レートで変換を行います。詳細については、 CDC 変換シーケンス時間 のセクションを参照してください。 低消費電力モードでは、AD7147 の合計消費電流は、変換時の電 流と AD7147 が次の変換開始を待つ間の電流との平均になりま す。たとえば、LP_CONV_DELAY l = 400 ms の場合、AD7147 の 電流は 36 ms 間では 0.85 mA(typ)に、変換と変換の 400 ms 間で は 14 μA に、それぞれなります(これらの変換タイミングはレジ スタ設定により変更できます。詳細については、CDC 変換シ ーケンス時間 のセクションを参照してください)。 低消費電力モード ユーザーが外付けセンサーに触れるのを止めた後に、AD7147 が フル・パワー状態から省電力状態へ変化するために要する時間 は設定可能です。アドレス 0x002 にある周囲補償コントロール 0 レジスタ (AMB_COMP_CTRL0) 内の PWR_DOWN_TIMEOUT ビットを使って、ユーザーがセンサーに触れるのを止めた後に AD7147 が省電力状態へ移行する前の遅延を指定します。 AD7147 が 低 消 費 電 力 モ ー ド の 場 合 、 デ バ イ ス 初 期 化 時 に POWER_MODE ビットが 10 に設定されます。触れられた外付 けセンサーがない場合、AD7147 は変換周波数を下げて、消費 電力を大幅に削減します。センサーに触れないかぎり、デバイス は省電力状態を維持します。AD7147 は LP_CONV_DELAY ビッ トで指定された遅延の経過後に変換を実行し、このデータを使 って補償ロジックを更新し、センサーがアクティブであるか否 かをチェックします。LP_CONV_DELAY ビットは、変換の間の 遅延を 200 ms、400 ms、600 ms、または 800 ms に設定します。 AD7147 SETUP AND INITIALIZATION POWER_MODE = 10 NO ANY SENSOR TOUCHED? YES CONVERSION SEQUENCE EVERY LP_CONV_DELAY UPDATE COMPENSATION LOGIC DATA PATH CONVERSION SEQUENCE EVERY 36ms FOR SENSOR READBACK YES ANY SENSOR TOUCHED? PROXIMITY TIMER COUNTDOWN 図 22.低消費電力モード動作 Rev. 0 － 13/67 － TIMEOUT 06663-020 NO AD7147 容量デジタル・コンバータ AD7147 の容量デジタル・コンバータは、16 ビット分解能の Σ-Δ アーキテクチャを採用しています。CDC へ入力できる 13 本のピ ンがあり、これらはスイッチ・マトリックスを経由してコンバ ータ入力へ接続されます。CDC のサンプリング周波数は 250 kHz です。 目標は、CDC_RESULT_Sx をできるだけミッドスケールに 近づけることです。このプロセスは、初期容量センサー・ キャラクタライゼーションで 1 回だけ必要です。 +DAC (20pF RANGE) 6 POS_AFE_OFFSET CDC 出力のオーバーサンプリング デシメーション・レートまたはオーバーサンプリング比は、パ ワー・コントロール (PWR_CONTROL) レジスタ (アドレス 0x000)のビット[9:8] により指定されます( 表 9 参照)。 POS_AFE_OFFSET_SWAP BIT + CINx 16-BIT _ CDC 表 9.CDC のデシメーション・レート Decimation Rate CDC Output Rate Per Stage (ms) 00 01 10 11 256 128 64 64 3.072 1.536 0.768 0.768 NEG_AFE_OFFSET_SWAP BIT –DAC (20pF RANGE) AD7147 のデシメーション処理は、多数のサンプルを取得して その平均値を出力する平均処理です。採用したデジタル・フィ ルタのアーキテクチャのため、取得サンプル数 (ステージあた り) はデシメーション・レートの 3 倍になっています。したがっ て、3 × 256 個または 3 × 128 個のサンプルを平均して、各ステ ージの結果が得られます。 デシメーション処理は、最終 CDC 結果のノイズ量を削減します。 ただし、デシメーション・レートを上げると、ステージあたり の出力レートが下がるため、信号内のノイズ量とサンプリング 速度との間のトレードオフが必要になります。 容量センサーのオフセット制御 AD7147 が CDC 計測で漂遊容量を相殺させるために使う 2 つの プログラマブル DAC が内蔵されています。これらのオフセット は、グラウンドに対する漂遊容量によって発生します。 図 23 の簡略化したブロック図に、STAGEx_AFE_OFFSET レジ スタを使ってオフセットを相殺させる方法を示します。6 ビッ トの POS_AFE_OFFSET ビットと NEG_AFE_OFFSET ビットを使 って、20 pF の範囲で 0.32 pF 分解能のオフセット調整を提供す るようにオフセット DAC を設定します。 これを行う最適な方法は、すべてのセンサーが非アクティブの とき、すべてのステージの CDC 出力をほぼミッドスケール (約 32,700)にすることです。各ステージのグラウンドに対する漂遊 容量を相殺させるときは次の手順を使います。 1. CDC_RESULT_Sx レジスタから CDC 値を読み出します。 2. この値がミッドスケールに近くない場合には、 POS_AFE_OFFSET または NEG_AFE_OFFSET の値を 1 だけ増加させます(CINx 入力がコンバータの正または 負の入 力 の いずれに接続されているかに応じて) 。 CINx の接続は STAGEx_CONNECTION レジスタによ り指定されます。 3. Rev. 0 6 NEG_AFE_OFFSET CINx_CONNECTION_SETUP 06663-021 DECIMATION Bits 16 図 23.アナログ・フロントエンドのオフセット制御 変換シーケンサ AD7147 は、入力チャンネルの変換制御を行うシーケンサを内蔵 しています。1 シーケンスで最大 12 ステージの変換を実行するこ とができます。各 12 変換ステージでは、異なるセンサーからの 入力を計測することができます。バンク 2 レジスタを使うと、 複数の容量センサー・インターフェース要求をサポートするよ うに各ステージを独自に設定することができます。たとえば、ス ライダ・センサーを STAGE1～STAGE8 へ、ボタン・センサー を STAGE0 へ、それぞれ割り当てることができます。各変換ス テージでは、CINx 入力をコンバータへ接続する入力マルチプレ クサが独自の設定を持つことができます。 AD7147 の内蔵シーケンス・コントローラは、STAGE0 から開始 される変換制御を提供します。 図 24 に、CDC 変換ステージと CINx 入 力 の ブ ロ ッ ク 図 を 示 し ま す 。 変 換 シ ー ケ ン ス は 、 STAGE0 から開始されて、SEQUENCE_STAGE_NUM ビットに設 定される値で指定されるステージで終了する CDC 変換のシーケ ンスとして定義されます。使用する容量センサーの数とタイプ に応じて、すべての変換ステージが必要とされるわけではありま せん。1 シーケンスでの変換数を設定するときは、 SEQUENCE_STAGE_NUM ビットを使います。この値は、センサ ー・インターフェース条件に依存します。たとえば、CINx 入力 が 6 個の変換ステージだけに割り当てられる場合は、レジスタ に 5 を設定します。さらに、使用するステージ数に従って STAGE_CAL_EN レジスタを設定します。 必要な変換ステージ数は、AD7147 に接続されているセンサー 数のみに依存します。 図 25 に、各センサーに必要とされる変 換ステージ数と AD7147 各センサーに必要とされる入力数を示 します。 CDC_RESULT_Sx 内の CDC 値がミッドスケールに近 い値くなったら、ステップ 2 を繰り返します。 CDC 値がまだミッドスケールまだより離れている場合には、 POS_AFE_OFFSET または NEG_AFE_OFFSET の値を 1 だけ減尐させます。 － 14/67 － AD7147 ボタン・センサーは一般に 1 シーケンサ・ステージを必要とし ます。これを図 25 に B1 として示します。ただし、1 変換ステ ージに対して 2 個のボタン・センサーが差動で動作するように 設定することは可能です。同時に 1 ボタンのみがアクティブに なることができます。両ボタンを同時に押すと隣のボタンがア クティブになります。2 個のボタン・センサーを差動で動作させ る設定では 1 変換ステージが必要で、図 25 では、B2 と B3 が差 動に設定されたボタン・センサーを表しています。 ホイール・センサーは 8 ステージを、スライダは 2 ステージを、 それぞれ必要とします。ホスト・ソフトウェアは、各ステージか らの結果を使って、スライダまたはホイール上のユーザーのポジ ションを求めます。このプロセスを実行するアルゴリズムはアナ ログ・デバイセズから無償で提供していますが、ソフトウェア・ ライセンスにサインしていただく必要があります。 STAGE11 STAGE10 STAGE9 STAGE8 STAGE7 STAGE6 STAGE5 STAGE4 STAGE3 STAGE2 STAGE1 STAGE0 CIN0 CIN1 CIN6 CIN7 CIN8 CIN9 EQU ENC E CIN5 Σ-Δ 16-BIT ADC NS CIN4 CO NVE RSI O CIN3 SW ITCH MATRIX CIN2 CIN10 06663-022 CIN11 CIN12 図 24.CDC の変換ステージ AD7147 BUTTONS SEQUENCER STAGE0 + CDC – B1 STAGE8 + CDC – STAGE1 + CDC – B2 STAGE9 + CDC – STAGE2 + CDC – B3 STAGE3 + CDC – STAGE4 + CDC – SEQUENCER STAGE5 + CDC – STAGE10 + CDC – AD7147 SLIDER STAGE6 + CDC – STAGE7 + CDC – 図 25.センサーに対するシーケンサの設定 Rev. 0 － 15/67 － STAGE11 + CDC – 06663-023 SCROLL WHEEL AD7147 SEQUENCER AD7147 CDC 変換シーケンス時間 表 10.フルパワー・モードでの CDC 変換時間 Conversion Time (ms) SEQUENCE_STAGE_NUM Decimation = 64 Decimation = 128 Decimation = 256 0 0.768 1.536 3.072 1 1.536 3.072 6.144 2 2.304 4.608 9.216 3 3.072 6.144 12.288 4 3.84 7.68 15.36 5 4.608 9.216 18.432 6 5.376 10.752 21.504 7 6.144 12.288 24.576 8 6.912 13.824 27.648 9 7.68 15.36 30.72 10 8.448 16.896 33.792 11 9.216 18.432 36.864 CDC が全 12 ステージの計測に要する時間は、CDC 変換シーケ ンス時間として規定されています。SEQUENCE_STAGE_NUM and DECIMATION ビットが変換時間を指定します(表 10 参照)。 たとえば、デバイスがデシメーション・レート 128 で動作し、 SEQUENCE_STAGE_NUM ビットが 5、1 シーケンスで 6 ステー ジの変換の場合、変換シーケンス時間は 9.216 ms になります。 表 11.LP_CONV_DELAY の設定 LP_CONV_DELAY Bits Delay Between Conversions (ms) 00 01 10 11 200 400 600 800 フルパワー・モードでの CDC 変換シーケンス時間 図 26 に、フル・パワー・モードでの CDC 変換時間の簡略化し たタイミング図を示します。フル・パワー・モード CDC 変換時 間 (tCONV_FP)は、 表 10 に示す値を使って設定します。 図 27 に、低消費電力モードでの CDC 変換時間の簡略化したタイ ミング例を示します。図に示すように、低消費電力モード CDC 変換時間は、 tCONV_FP と LP_CONV_DELAY ビットによって設定 されます。 tCONV_LP tCONV_FP tCONV_FP CONVERSION SEQUENCE N CDC CONVERSION CONVERSION CONVERSION SEQUENCE N + 1 SEQUENCE N + 2 06663-024 CDC CONVERSION LP_CONV_DELAY CONVERSION SEQUENCE N + 1 図 27.低消費電力モード CDC 変換シーケンス時間 図 26.フルパワー・モードでの CDC 変換シーケンス時間 CDC 変換結果 低消費電力モードでの遅延付き CDC 変換シーケンス時間 低消費電力自動ウェイクアップ・モードで動作中の各 CDC 変 換の周波数は、アドレス 0x000 [3:2]にある LP_CONV_DELAY ビットと表 10 に示すレジスタを使って制御します。この機能は、 システム要求を満たす変換時間と AD7147 の消費電力との間の トレードオフを最適化する際にある程度の柔軟性を提供します。 たとえば、LP_CONV_DELAY ビットを 11 に設定すると最大の 省電力が実現できます。11 の設定では、 AD7147 が自動的にウ ェイクアップして、各 800 ms ごとに変換を実行します。 Rev. 0 CONVERSION SEQUENCE N 06663-025 SEQUENCE_STAGE_NUM ビットと DECIMATION ビットを表 10 に示すように設定すると、全 12 ステージに対するフル・パ ワー・モードでの CDC 変換シーケンス時間が設定されます。 ある種の高分解能センサーは、ホストが CDC 変換結果をリード バックして処理することを必要とします。ホストでの処理に必 要なレジスタはバンク 3 レジスタ内にあります。ホストは、こ れらのレジスタからリードバックしたデータをソフトウェア・ アルゴリズムを使って処理して、ポジション情報を求めます。 AD7147 は、バンク 3 レジスタ内のリザルト・レジスタの他に、 バンク 1 のアドレス 0x00B から開始される 16 ビット CDC 出力 データを直接提供します。CDC 16 ビット変換データ・レジスタ を読み出すと、ユーザー固有のアプリケーション・データ処理 が可能です。 － 16/67 － AD7147 容量センサー入力の構成 外付け容量センサーから AD7147 のコンバータまでの各入力接 続は、バンク 2 のレジスタを使って独自に構成することができ ます (表 38 参照)。これらのレジスタは、入力ピン接続のセット アップ、センサー・オフセット、センサー感度、各ステージの センサー限界値の設定に使用します。各センサーは個別に最適 化することができます。たとえば、STAGE0 に接続されたボタ ン・センサーは、別のステージに接続された別の機能を持つボタ ンと異なる感度とオフセット値を持つことができます。 CINX 入力マルチプレクサのセットアップ CDC へのシングルエンド接続 CDC へのシングルエンド接続は、 1 変換ステージで一方の CINx 入力を正または負の CDC 入力へ接続することと定義され ます。CDC への差動接続は、1 変換ステージで一方の CINx 入力 を正の CDC 入力へ、他方の CINx 入力を負の CDC 入力へ、そ れぞれ接続することと定義されます。 任意のステージで、CDC へのシングルエンド接続を行う場合に は 、 SE_CONNECTION_SETUP ビ ッ ト (STAGEx_CONNECTION [12:7] レジスタのビット[13:12]) を次のように設定します。 表 34 と表 35 に、センサー入力ピンを CDC へ接続する際に CINx_CONNECTION_SETUP ビットに使用できるオプションを 示します。 AD7147 は、各 CINx ピンからコンバータの入力へ入力信号を接 続するマルチプレクサを内蔵しています。各入力ピンは、CDC の負または正の入力へ接続するか、オープンのままにしておく ことができます。各入力は内部でバイアス信号に接続して、ノ イズの混入を防止することもできます。入力を使用しない場合 は、常にバイアスに接続しておくことができます。 CINx 入力ピンを正の CDC 入力に接続すると、対応するセンサ ーがアクティブになると、CDC 出力コードが増加します。 CINx 入力ピンを負の CDC 入力に接続すると、対応するセンサ ーがアクティブになると、CDC 出力コードが減尐します。 AD7147 は、12 変換のシーケンスを実行します。マルチプレク サは、各 12 変換に対して異なる設定を持つことができます。た とえば、CIN0 を変換 STAGE1 で負の CDC 入力に接続し、変換 STAGE1 ではオープンになど、全 12 変換ステージに対して設定 することができます。 各変換ステージの各 CINx 入力に対して、2 ビットを使って入力 をコンバータへ接続する方法を制御することができます(図 28 参 照)。 SE_CONNECTION_SETUP = 00: 不使用。 SE_CONNECTION_SETUP = 01: シングルエンド接続。 このステージで、1 本の CINx が負の CDC 入力に接続 されます。 SE_CONNECTION_SETUP = 10: シングルエンド接続。 このステージで、1 本の CINx が正の CDC 入力に接続 されます。 SE_CONNECTION_SETUP = 11: 差動接続。このステー ジで、1 本の CINx が負の CDC 入力に接続さ、1 本の の CINx が正の CDC 入力に接続されます。 これらのビットは、CDC に対するシングルエンド接続時に、両 CDC ピンへの入力パスをマッチングさせるため、コンバータ計 測時の電源除去比を向上させます。 これらのビットは、CINX 入力マルチプレクサのセットアップ のセクションに示すように STAGEx_CONNECTION レジスタ内 の他のビットを設定する他に、設定する必要があります。 同じ変換に対して、複数の CINx 入力をコンバータの正または 負の入力に接続する場合は、SE_CONNECTION_SETUP に 11 を 設定します。たとえば、CIN0 と CIN3 を CDC の正の入力に接 続する場合には、SE_CONNECTION_SETUP に 11 を設定します。 例 ステージ 0 で CIN3 を正の CDC 入力に接続するときは次の設定 を使います。 STAGE0_CONNECTION [6:0] = 0xFFBF STAGE0_CONNECTION [12:7] = 0x2FFF ステージ 5 で、CIN0 を正の CDC 入力へ、CIN12 を負の CIN 入 力へ、それぞれ接続するときは、次の設定を使います。 STAGE5_CONNECTION [6:0] = 0xFFFE STAGE5_CONNECTION [12:7] = 0x37FF CIN CONNECTION SETUP BITS CIN SETTING 00 CINx FLOATING 01 CINx CONNECTED TO NEGATIVE CDC INPUT + 10 CINx CONNECTED TO POSITIVE CDC INPUT – 11 CINx CONNECTED TO BIAS CDC 図 28.入力マルチプレクサ構成のオプション Rev. 0 － 17/67 － 06663-026 CIN0 CIN1 CIN2 CIN3 CIN4 CIN5 CIN6 CIN7 CIN8 CIN9 CIN10 CIN11 CIN12 AD7147 非接触近接検出 AD7147 の内部信号処理機能は、非接触近接検出用のすべての 容量センサーを連続的にモニターします。この機能は、ユーザ ーがセンサーに接近したときこれを検出する機能を提供します。 この時点で、すべての内部キャリブレーションは直ちにディス エーブルされて、AD7147 は有効な接触を検出するように自動 的に設定されます。 近接コントロール・レジスタ・ビットを表 12 に示します。 FP_PROXIMITY_CNT レジスタ・ビットと LP_PROXIMITY_CNT レジスタ・ビットは、フル・パワー・モードまたは低消費電力 モードで、ユーザーがセンサーへの接触を停止し、かつセンサ ーの近傍にいなくなった後のキャリブレーション・ディスエー ブル時間の長さを指定します。この期間キャリブレーションは ディスエーブルされ、再度イネーブルされます。図 29 と図 30 に、 フル・パワー・モードまたは低消費電力モードに対して、これ らのレジスタを使ってキャリブレーション・ディスエーブル時間 を設定する方法の例を示します。 フル・パワー・モードでのキャリブレーション・ディスエーブ ル時間は、 FP_PROXIMITY_CNT の値に 16 を乗算し、さらに フル・パワー・モードでの 1 変換シーケンスの時間を乗算した 値になります。低消費電力モードでのキャリブレーション・デ ィスエーブル時間は、 LP_PROXIMITY_CNT の値に 4 を乗算し、 さらに低消費電力モードでの 1 変換シーケンスの時間を乗算し た値になります。 再キャリブレーション たとえば、ユーザーが長時間センサーの上方に留まる場合など の状況では、近接フラグを長時間設定することができます。 AD7147 の環境キャリブレーション機能は近接が検出されてい る間停止されますが、近接イベント中にも周囲容量レベルの変 化が発生することがあります。これは、AD7147 に格納されて いる周囲値が実際の周囲値を表さなくなったことを意味します。 この場合、ユーザーがセンサーの近傍にいないときでも、近接 フラグは設定されたままになります。この状況は、ユーザーに よりセンサーに湿気が導入された場合に発生して、新しいセン サー周囲値が期待値から異なってしまうことになります。この 状況では、AD7147 は内部で再キャリブレーションを自動的に 実行します。これにより、ユーザーがセンサーの上方に留まる 長さに無関係に周囲値が再キャリブレーションされます。再キ ャリブレーションは、AD7147 の最大センサー性能を確実にし ます。 測定された CDC 値が、再キャリブレーション・タイムアウトと 呼ばれる設定済み時間の間、PROXIMITY_RECAL_LVL ビット Rev. 0 で 指 定 さ れ る 値 だ け 格納されている周囲値を超えたとき、 AD7147 は自動的に再キャリブレーションを行います。フル・パ ワー・モードでは、再キャリブレーション・タイムアウトは FP_PROXIMITY_RECAL に よ り 、 低 消 費 電 力 モ ー ド で は LP_PROXMTY_RECAL により、それぞれ制御されます。 フル・パワー・モードでの再キャリブレーション・タイムアウ トは、FP_PROXIMITY_RECAL にフル・パワー・モードでの 1 変 換シーケンスの時間を乗算した値になります。低消費電力モード での再キャリブレーション・タイムアウトは、 LP_PROXIMITY_RECAL に低消費電力モードでの 1 変換シーケ ンスの時間を乗算した値になります。 図 31 と図 32 に、FP_PROXIMITY_RECAL レジスタ・ビットと LP_PROXIMITY_RECAL レジスタ・ビットを使って、フル・パ ワー・モードと低消費電力モードで動作中に再キャリブレーシ ョンの前に、タイムアウト周期を制御する方法の例を示します。 これらの例では、ユーザーがセンサーに接近して離れますが、 近接検出はアクティブのままです。CDC 測定値は、タイムアウ ト の 全 期 間 、 格 納 さ れ て い る 周 囲 値 を PROXIMITY_RECAL_LVL ビットで指定された値だけ上回りま す。センサーは、タイムアウト期間の終わりに自動的に再キャ リブレーションされます。 近接感度 人がセンサー (近接)に近づいたときには、図 33 に示す高速フィ ルタを使って検出します。コンパレータ 1 とコンパレータ 2 に より検出された 2 つの状態により、内部近接検出信号が設定さ れます。すなわち、コンパレータ 1 はユーザーがセンサーに接 近または離れるときを検出し、コンパレータ 2 は、ユーザーが センサーの上方に留まるか、または非常に低速でセンサーに近 づくことを検出します。 コンパレータ 1 の感度は、PROXIMITY_DETECTION_RATE ビ ッ ト に よ り 制 御 さ れ ま す 。 た と え ば 、 PROXIMITY_DETECTION_RATE が 4 に設定されている場合、 WORD1 と WORD3 との間の絶対差が (4 × 16) LSB コードを超 えると、Roximity 1 信号が設定されます。 コンパレータ 2 の感度は、PROXIMITY_RECAL_LVL ビット(ア ド レ ス 0x003) に よ り 制 御 さ れ ま す 。 た と え ば 、 PROXIMITY_RECAL_LVL が 75 に設定されている場合、高速フ ィルタ平均値と周囲値との間の絶対差が (75 × 16) LSB コードを 超えると、Roximity 2 信号が設定されます。 － 18/67 － AD7147 表 12.近接コントロール・レジスタ (図 33 参照) Bit Name Length (Bits) Register Address Description FP_PROXIMITY_CNT LP_PROXIMITY_CNT FP_PROXIMITY_RECAL LP_PROXIMITY_RECAL PROXIMITY_RECAL_LVL 4 4 8 6 8 0x002 [7:4] 0x002 [11:8] 0x004 [9:0] 0x004 [15:10] 0x003 [7:0] Calibration disable time in full power mode. Calibration disable time in low power mode. Full power mode proximity recalibration time. Low power mode proximity recalibration time. Proximity recalibration level. This value multiplied by 16 controls the sensitivity of Comparator 2 (see 図 33). PROXIMITY_DETECTION_RA TE 6 0x003 [13:8] Proximity detection rate. This value multiplied by 16 controls the sensitivity of Comparator 1 (see 図 33). USER APPROACHES SENSOR USER LEAVES SENSOR AREA tCONV_FP CDC CONVERSION SEQUENCE (INTERNAL) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 tCALDIS CALIBRATION (INTERNAL) CALIBRATION DISABLED CALIBRATION ENABLED 06663-027 PROXIMITY DETECTION (INTERNAL) 図 29.フルパワー・モード近接検出の例 (FP_PROXIMITY_CNT = 1) USER APPROACHES SENSOR USER LEAVES SENSOR AREA tCONV_LP CDC CONVERSION SEQUENCE (INTERNAL) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 tCALDIS PROXIMITY DETECTION (INTERNAL) CALIBRATION DISABLED CALIBRATION ENABLED NOTES 1. SEQUENCE CONVERSION TIME tCONV_LP = tCONV_FP + LP_CONV_DELAY. 2. PROXIMITY IS SET WHEN USER APPROACHES THE SENSOR, AT WHICH TIME THE INTERNAL CALIBRATION IS DISABLED. 3. tCALDIS = (tCONV_LP × LP_PROXIMITY_CNT × 4). 図 30.低消費電力モード近接検出の例 (LP_PROXIMITY_CNT = 4) Rev. 0 － 19/67 － 06663-028 CALIBRATION (INTERNAL) AD7147 USER APPROACHES SENSOR tRECAL MEASURED CDC VALUE > STORED AMBIENT BY PROXIMITY_RECAL _LVL USER LEAVES SENSOR AREA tCONV_FP 16 CDC CONVERSION SEQUENCE (INTERNAL) 30 70 tCALDIS PROXIMITY DETECTION (INTERNAL) CALIBRATION (INTERNAL) CALIBRATION DISABLED RECALIBRATION TIMEOUT CALIBRATION ENABLED tRECAL_TIMEOUT RECALIBRATION COUNTER (INTERNAL) 06663-029 NOTES 1. SEQUENCE CONVERSION TIME tCONV_FP (SEE TABLE 10). 2. tCALDIS = tCONV_FP × FP_PROXIMITY_CNT × 16. 3. tRECAL_TIMEOUT = tCONV_FP × FP_PROXIMITY_RECAL. 4. tRECAL = 2 × tCONV_FP . 図 31.フルパワー・モード近接検出の例、再キャリブレーションを実施 (FP_PROXIMITY_CNT = 1 かつ FP_PROXIMITY_RECAL = 40) USER APPROACHES SENSOR tRECAL MEASURED CDC VALUE > STORED AMBIENT BY PROXIMITY_RECAL _LVL USER LEAVES SENSOR AREA tCONV_LP 16 30 PROXIMITY DETECTION (INTERNAL) tCALDIS CALIBRATION (INTERNAL) CALIBRATION DISABLED 70 RECALIBRATION TIMEOUT CALIBRATION ENABLED tRECAL_TIMEOUT RECALIBRATION (INTERNAL) NOTES 1. SEQUENCE CONVERSION TIME tCONV_LP = tCONV_FP + LP_CONV_DELAY. 2. tCALDIS = tCONV_LP × LP_PROXIMITY_CNT × 4. 3. tRECAL_TIMEOUT = tCONV_LP × LP_PROXIMITY_RECAL. 4. tRECAL = 2 × tCONV_LP . 図 32 .低消費電力モード近接検出の例、再キャリブレーションを実施 (LP_PROXIMITY_CNT = 4 かつ LP_PROXIMITY_RECAL = 40) Rev. 0 － 20/67 － 06663-030 CDC CONVERSION SEQUENCE (INTERNAL) AD7147 FF_SKIP_CNT ール FF_SKIP_CNT です。この値は、近接検出高速 FIFO が使用 しない(スキップする)CDC サンプルを指定します。 内蔵ロジックが近接検出高速 FIFO 使って、近接検出の有無を 調べています。高速 FIFO は、設定されたレートでコンバータ からサンプルを受け取るようになっています。FF_SKIP_CNT を 使って、シーケンス内にある変換ステージ数によらず、FIFO に 入力されるサンプルの周波数を正規化しています。レジスタ 0x002 では、ビット[3:0] が高速フィルタ・スキップ・コントロ FF_SKIP_CNT 値の決定は、容量センサー・インターフェース の 初 期 セ ッ ト ア ッ プ 時 に 1 回 だ け 必 要 で す 。 表 13 に 、 FF_SKIP_CNT が高速 FIFO の更新レートを制御する方法を示し ます。AD7147 上の全 12 変換ステージを使用する(スキップす るサンプルなし)際の推奨設定値は 0000 です。 表 13.FF_SKIP_CNT の設定 FAST FIFO Update Rate FF_SKIP _CNT Decimation = 64 Decimation = 128 Decimation = 256 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0.768 × (SEQUENCE_STAGE_NUM + 1) ms 1.536 × (SEQUENCE_STAGE_NUM + 1) ms 2.3 × (SEQUENCE_STAGE_NUM + 1) ms 3.072 × (SEQUENCE_STAGE_NUM + 1) ms 3.84 × (SEQUENCE_STAGE_NUM + 1) ms 4.6 × (SEQUENCE_STAGE_NUM + 1) ms 5.376 × (SEQUENCE_STAGE_NUM + 1) ms 6.144 × (SEQUENCE_STAGE_NUM + 1) ms 6.912 × (SEQUENCE_STAGE_NUM + 1) ms 7.68 × (SEQUENCE_STAGE_NUM + 1) ms 8.448 × (SEQUENCE_STAGE_NUM + 1) ms 9.216 × (SEQUENCE_STAGE_NUM + 1) ms 9.984 × (SEQUENCE_STAGE_NUM + 1) ms 10.752 × (SEQUENCE_STAGE_NUM + 1) ms 11.52 × (SEQUENCE_STAGE_NUM + 1) ms 12.288 × (SEQUENCE_STAGE_NUM + 1) ms 1.536 × (SEQUENCE_STAGE_NUM + 1) ms 3.072 × (SEQUENCE_STAGE_NUM + 1) ms 4.608 × (SEQUENCE_STAGE_NUM + 1) ms 6.144 × (SEQUENCE_STAGE_NUM + 1) ms 7.68 × (SEQUENCE_STAGE_NUM + 1) ms 9.216 × (SEQUENCE_STAGE_NUM + 1) ms 10.752 × (SEQUENCE_STAGE_NUM + 1) ms 12.288 × (SEQUENCE_STAGE_NUM + 1) ms 13.824 × (SEQUENCE_STAGE_NUM + 1) ms 15.36 × (SEQUENCE_STAGE_NUM + 1) ms 16.896 × (SEQUENCE_STAGE_NUM + 1) ms 18.432 × (SEQUENCE_STAGE_NUM + 1) ms 19.968 × (SEQUENCE_STAGE_NUM + 1) ms 21.504 × (SEQUENCE_STAGE_NUM + 1) ms 23.04 × (SEQUENCE_STAGE_NUM + 1) ms 24.576 × (SEQUENCE_STAGE_NUM + 1) ms 3.072 × (SEQUENCE_STAGE_NUM + 1) ms 6.144 × (SEQUENCE_STAGE_NUM + 1) ms 9.216 × (SEQUENCE_STAGE_NUM + 1) ms 12.288 × (SEQUENCE_STAGE_NUM + 1) ms 15.36 × (SEQUENCE_STAGE_NUM + 1) ms 18.432 × (SEQUENCE_STAGE_NUM + 1) ms 21.504 × (SEQUENCE_STAGE_NUM + 1) ms 24.576 × (SEQUENCE_STAGE_NUM + 1) ms 27.648 × (SEQUENCE_STAGE_NUM + 1) ms 30.72 × (SEQUENCE_STAGE_NUM + 1) ms 33.792 × (SEQUENCE_STAGE_NUM + 1) ms 36.864 × (SEQUENCE_STAGE_NUM + 1) ms 39.936 × (SEQUENCE_STAGE_NUM + 1) ms 43.008 × (SEQUENCE_STAGE_NUM + 1) ms 46.08 × (SEQUENCE_STAGE_NUM + 1) ms 49.152 × (SEQUENCE_STAGE_NUM + 1) ms Rev. 0 － 21/67 － AD7147 図 33.AD7147 の近接検出ロジック Rev. 0 － 22/67 － AD7147 環境キャリブレーション STAGEx_HIGH_THRESHOLD 図 34 に、環境条件に無関係に一定の CDC 周囲レベルを維持す る、容量センサーの理想的な動作例を示します。表示した CDC 出力は一対の差動ボタン・センサーの場合で、アクティブにな ると、測定される容量が一方のセンサーでは増加し、他方のセ ンサーでは減尐します。正と負のセンサー・スレッショール ド ・ レ ベ ル は 、 STAGEx_OFFSET_HIGH 値 と STAGEx_OFFSET_LOW 値のパーセント値として計算され、ス レッショールド感度設定と周囲値に基づきます。これらの値は、 センサー接触の検出に十分であり、スレッショールド・レベル を超えたとき AD7147 がINT 出力をアサートします。 STAGEx_LOW_THRESHOLD SENSOR 2 INT ASSERTED t AD7147 を設定した後、AD7147 に接触していないときの各変換 で、補償ロジックが自動的に動作します。このため、AD7147 は環境条件の変化を迅速に補償することができます。 周囲補償コントロール・レジスタは、補償アルゴリズムの全体 的なセットアップと制御のためのアクセスをホストに提供しま す。内蔵 RAM は、各変換ステージの補償データや各ステージ固 有のセットアップ情報を保存します。 CDC AMBIENT VALUE CHANGING ENVIRONMENTAL CONDITIONS 06663-032 AD7147 は、CDC 周囲レベルを連続モニターして、式 1 と式 2 に 示 す よ う に STAGEx_HIGH_THRESHOLD レ ジ ス タ と STAGEx_LOW_THRESHOLD レジスタの値を調節することに より、環境変化を補償して最適かつ信頼度の高いセンサー性能 を実現します。CDC 周囲レベルは、ユーザーがセンサーに接近 していない、または接触していない期間の容量センサーの出力 レベルと定義されます。 SENSOR 1 INT ASSERTED CDC OUTPUT CODES AD7147 は、容量センサーの周囲レベルに影響を与える環境条件 を自動的に調節する容量センサー・キャリブレーション機能を 内蔵しています。容量センサーの出力レベルは、温度、湿度、 場合によっては塵埃の影響を受けます。 図 34.一定周囲レベルを持つ理想センサーの動作 キャリブレーションなしでの容量センサー動作 図 35 に、キャリブレーションを行わないときの容量センサーの 一般的な動作を示します。この図は、環境条件が変化すると、 時間的にドリフトする周囲レベルを示しています。周囲レベル が上にドリフトしても初期スレッショールド・レベルを維持す るため、この例ではセンサー 2 がユーザーの接触の検出に失敗 しています。 キャリブレーションを行った場合の容量センサーの動作 のセク ションに、AD7147 の適応型キャリブレーション・アルゴリズ ムがこのような失敗を防止する方法を説明しています。 図 35.キャリブレーションなしの一般的なセンサー動作 STAGEx _ OFFSET_ HIGH STAGEx _ OFFSET_ HIGH STAGEx _ OFFSET_ HIGH 4 STAGEx _ HIGH _ THRESHOLD STAGEx _ SF _ AMBIENT POS _ THRESHOLD_ SENSITIVITY 4 16 式 1.内蔵ロジック・ステージの高スレッショールドの計算 STAGEx _ LOW _ THRESHOLD STAGEx _ SF _ AMBIENT STAGEx _ OFFSET_ LOW 4 STAGEx _ OFFSET_ LOW STAGEx _ OFFSET_ LOW 4 NEG _ THRESHOLD_ SENSITIVITY 16 式 2.内蔵ロジック・ステージの低スレッショールドの計算 Rev. 0 － 23/67 － AD7147 FIFO は、内蔵ロジックが各センサーからの周囲容量レベルをモ ニターするときに使います。 キャリブレーションを行った場合の容量センサ ーの動作 AD7147 の内蔵適応型キャリブレーション・アルゴリズムは、 図 35 に示すようなセンサー検出の失敗を防止します。これは、 CDC 周囲レベルをモニターし、各センサーで測定された周囲 ド リ フ ト の 大 き さ に 従 っ て STAGEx_OFFSET_HIGH と STAGEx_OFFSET_LOW の初期値を再調整することにより実行 されます。新しいステージ・オフセット値を使用して、式 1 と 式 2 に 説 明 す る 内 部 の STAGEx_HIGH_THRESHOLD 値 と STAGEx_LOW_THRESHOLD 値が自動的に更新されます。 AVG_FP_SKIP と AVG_LP_SKIP レジスタ 0x001 では、ビット[13:12]がフル・パワー・モード用 の低速 FIFO スキップ・コントロール AVG_FP_SKIP です。同 じレジスタのビット[15:14]は、低消費電力モード用の低速 FIFO スキップ・コントロール AVG_LP_SKIP であり、低速 FIFO 内 で使用しない (スキップする)CDC サンプルを指定します。 AVG_FP_SKIP ビットと AVG_LP_SKIP ビットの値を変更する と、コンバータが読み出す容量測定値を周囲容量値が追跡する レートが次のように増減します。 このクローズ・ループ・ルーチンは、動的な環境条件の中で AD7147 に接続された各センサーの信頼性と再現性のある動作 を保証します。図 36 に、AD7147 が適応型キャリブレーション 処理を行い、動的な環境条件による CDC 周囲レベルの変化が あっても、中断するような失敗を起こさない簡略化した例を示 します。 フル・パワー・モードでの低速 FIFO 更新レート = AVG_FP_SKIP × [(3 × デ シ メ ー シ ョ ン ・ レ ー ト ) × (SEQUENCE_STAGE_NUM + 1) × (FF_SKIP_CNT + 1) × 4 × 10−7]。 低 消 費 電 力 モ ー ド で の 低 速 FIFO 更 新 レ ー ト = (AVG_LP_SKIP + 1) × [(3 × デシメーション・レート) × (SEQUENCE_STAGE_NUM + 1) × (FF_SKIP_CNT + 1) × 4 x 10−7]/[(FF_SKIP_CNT + 1) + LP_CONV_DELAY]。 低速 FIFO は、周囲容量値を追跡するとき内蔵ロジックが使用 します。低速 FIFO は、33 ms～40 ms のレートでコンバータから サンプルを受け取るようになっています。 AVG_FP_SKIP と AVG_LP_SKIP を使って、シーケンス内の変換ステージ数に無 関係に、FIFO に入力されるサンプルの周波数を正規化していま す。 AVG_FP_SKIP と AVG_LP_SKIP の値の決定は、容量センサ ー・インターフェースの初期セットアップ時に 1 回だけ必要で す。AD7147 上の全 12 変換ステージを使用する際の推奨設定値 は、次のようになります。 AVG_FP_SKIP = 00 = 3 個のサンプルをスキップ AVG_LP_SKIP = 00 = サンプルのスキップなし SLOW_FILTER_UPDATE_LVL SLOW_FILTER_UPDATE_LVL は、最新の CDC 計測値を低速 FIFO (低速フィルタ)に入れるか否かを制御します。低速フィル タ は 、 現 在 の CDC 値 と 低 速 FIFO の 最 終 値 の 差 が SLOW_FILTER_UPDATE_LVL の値より大きいときに更新され ます。 この変数は、周囲コントロール・レジスタ 1 (AMB_COMP_CTRL1) (アドレス 0x003)内にあります。 図 36.データ・パスにキャリブレーションを行った一般的なセンサ ー動作 低速 FIFO 図 33 に示すように、AD7147 には多くの FIFO があります。こ れらの FIFO は、内蔵メモリのバンク 3 内にあります。低速 Rev. 0 － 24/67 － AD7147 適応型スレッショールドと感度 AD7147 は、自動調整の適応型スレッショールドと感度アルゴ リズムを内蔵しています。このアルゴリズムは各センサーの出 力レベルを連続モニターし、ユーザーがカバーするセンサー領 域に比例してスレッショールド・レベルを自動的に再スケール します。そのため、AD7147 は指の大きさに無関係にすべての ユーザーに対して最適なスレッショールドと感度レベルを維持 します。 最大値または最小値が変化すると、スレッショールド・レベル が現在のユーザーに合うように、スレッショールド・レベルが 再スケールされます。 図 38 に、内蔵ロジックが最小と最大の センサー応答を追跡する方法を示します。 スレッショールド・レベルは、常に周囲レベルから参照され、 このレベルを超えたときに有効なセンサー接触と判定される CDC コンバータの出力レベルとして定義されます。感度レベル は、有効な接触と判定されるために必要なセンサーの感度です。 適応型スレッショールドと感度アルゴリズムをイネーブルする と 、 正 と 負 の ス レ ッ シ ョ ー ル ド ・ レ ベ ル は 、 POS_THRESHOLD_SENSITIVITY ビ ッ ト 値 、 NEG_THRESHOLD_SENSITIVITY ビット値、さらに最新の平均 最大センサー出力値によって決定されるようになります。これ らのビットを使用して、周囲値から参照される、最新平均最大 出力レベルの 25%～95.32%の範囲の 16 種類の正と負の感度レベ ルを選択することができます。感度パーセント値の設定が小さ いほど、センサー・アクチベーションが容易にトリガーされる よ う に な り ま す 。 リ フ ァ レ ン ス B は 、 POS_THRESHOLD_ SENSITIVITY = 1000 を設定することにより、正の適応型スレッ ショールド・レベルが中感度付近(スレッショールド・レベル = 62.51% ) に 設 定 さ れ る こ と を 示 し て い ま す 。 図 37 は 、 NEG_THRESHOLD_SENSITIVITY = 0011 を設定したときの、負 のスレッショールド・レベルに対する同様の例を示しています。 図 37 に、適応型スレッショールドと感度アルゴリズムの動作例 を示します。正と負のセンサー・スレッショールド・レベルは、 STAGEx_OFFSET_HIGH 値と STAGEx_OFFSET_LOW 値のパー セント値として計算され、スレッショールド感度設定と周囲値 に 基 づ き ま す 。 AD7147 が 設 定 さ れ る と 、 初 期 計 算 値 が STAGEx_OFFSET_HIGH と STAGEx_OFFSET_LOW に適用され、 キャリブレーション・エンジンが自動的にセンサー応答に対し て STAGEx_HIGH_THRESHOLD 値 と STAGEx_LOW_THRESHOLD 値を調整します。 AD7147 は、各センサーから測定した平均の最大値と最小値を 追跡します。これらの値は、ユーザーがセンサーと相互作用し ている様子を示します。指が太いほど、平均の最大値または最 小値が大きくなり、指が細いほど小さな値になります。平均の 図 37 のリファレンス A は、指の細いユーザーに対する感度の 低いスレッショールド・レベルを示しており、固定スレッショ ールド・レベルの欠点を表しています。 図 37.スレッショールド感度の例 (POS_THRESHOLD_SENSITIVITY = 1000、NEG_THRESHOLD_SENSITIVITY = 0011) Rev. 0 － 25/67 － AD7147 STAGEx_MAX_WORD0 STAGEx_MAX_WORD1 STAGEx_MAX_WORD2 BANK 3 REGISTERS STAGEx_MAX_WORD3 Σ-Δ 16-BIT CDC 16 MAXIMUM LEVEL DETECTION LOGIC STAGEx_MAX_AVG BANK 3 REGISTERS STAGEx_MAX_TEMP BANK 3 REGISTERS STAGEx_HIGH_THRESHOLD BANK 3 REGISTERS STAGEx_MIN_WORD0 STAGEx_MIN_WORD1 STAGEx_MIN_WORD2 BANK 3 REGISTERS STAGEx_MIN_WORD3 STAGEx_MIN_AVG BANK 3 REGISTERS STAGEx_MIN_TEMP BANK 3 REGISTERS STAGEx_LOW_THRESHOLD BANK 3 REGISTERS 06663-036 MINIMUM LEVEL DETECTION LOGIC 図 38.最小および最大平均センサー値の追跡 表 14.環境キャリブレーション・レジスタと適応型スレッショールド・レジスタのその他の情報 Register/Bit NEG_THRESHOLD_SENSITIVITY NEG_PEAK_DETECT Register Location Bank 2 Bank 2 POS_THRESHOLD_SENSITIVITY Bank 2 POS_PEAK_DETECT Bank 2 STAGEx_OFFSET_LOW Bank 2 STAGEx_OFFSET_HIGH Bank 2 STAGEx_OFFSET_HIGH_CLAMP Bank 2 STAGEx_OFFSET_LOW_CLAMP Bank 2 STAGEx_SF_AMBIENT Bank 3 STAGEx_HIGH_THRESHOLD Bank 3 Used in Equation 1 and Equation 2. This is the ambient sensor output when the sensor is not touched, as calculated using the slow FIFO. Equation 1 value. STAGEx_LOW_THRESHOLD Bank 3 Equation 2 value. Rev. 0 Description Used in Equation 2. This value is programmed once at startup. Used by internal adaptive threshold logic only. The NEG_PEAK_DETECT is set to a percentage of the difference between the ambient CDC value and the minimum average CDC value. If the output of the CDC approaches the NEG_PEAK_DETECT percentage of the minimum average, the minimum average value is updated. Used in Equation 1. This value is programmed once at startup. Used by internal adaptive threshold logic only. The POS_PEAK_DETECT is set to a percentage of the difference between the ambient CDC value and the maximum average CDC value. If the output of the CDC approaches the POS_PEAK_DETECT percentage of the maximum average, the maximum average value is updated. Used in Equation 2. An initial value (based on sensor characterization) is programmed into this register at startup. The AD7147 on-chip calibration algorithm automatically updates this register based on the amount of sensor drift due to changing ambient conditions. Set this register to 80% of the STAGEx_OFFSET_LOW_CLAMP value. Used in Equation 1. An initial value (based on sensor characterization) is programmed into this register at startup. The AD7147 on-chip calibration algorithm automatically updates this register based on the amount of sensor drift due to changing ambient conditions. Set this register to 80% of the STAGEx_OFFSET_HIGH_CLAMP value. Used by internal environmental calibration and adaptive threshold algorithms only. An initial value (based on sensor characterization) is programmed into this register at startup. The value in this register prevents a user from causing a sensor’s output value to exceed the expected nominal value. Set this register to the maximum expected sensor response or the maximum change in CDC output code. Used by internal environmental calibration and adaptive threshold algorithms only. An initial value (based on sensor characterization) is programmed into this register at startup. The value in this register prevents a user from causing a sensor’s output value to exceed the expected nominal value. Set this register to the minimum expected sensor response or the minimum change in CDC output code. － 26/67 － AD7147 割り込み出力 CDC 変換完了割り込み AD7147 割り込み信号はロー・レベルになって、変換ステージが 完了し、新しい変換結果がレジスタにロードされたことを表示 します。 この割り込みは、各変換ステージに対して独立にイネーブルする ことができます。各変換ステージ完了割り込みは、 STAGE_COMPLETE_INT_ENABLE レジスタ (アドレス 0x007)を使 ってイネーブルすることができます。このレジスタには、各変換 ステージに対応するビットが配置されています。このビットを 1 に設定すると、そのステージの割り込みがイネーブルされます。 このビットを 0 にクリアすると、そのステージの変換完了割り込 みがディスエーブルされます。 AD7147 をこのモードに設定すると、ユーザーがセンサーに接 触したとき、およびセンサーへの接触を停止したとき、割り込 みが発生するようになります。2 つ目の割り込みは、ユーザー がセンサーへの接触を停止したことをホスト・プロセッサに通 知するために必要です。 レジスタはアドレス 0x005 に配置されており、アドレス 0x006 を使って、各ステージの割り込み出力をイネーブルします。レ ジスタはアドレス 0x008 に配置されており、アドレス 0x009 を 使って、各ステージの割り込みステータスを読み出します。 図 39 に、 STAGE0 に接続されたセンサーの 1 つに接触したとき の割り込み出力タイミングと、センサー・タッチ割り込みモー ドでの動作を示します。下限値構成の場合、ユーザーがセンサ ーに接触し、接触を停止すると直ちに割り込み出力がアサート されます。(アドレス 0x008 とアドレス 0x009 の割り込みステー タス・レジスタをホスト・プロセッサが読み出すまで、割り込 み出力はロー・レベルを維持することに注意してください) 割り込みステータス・ビット内に変化が生じると、割り込み出 力がアサートされます。これは、ユーザーが最初にセンサーに 触れ、接触したセンサー数が変化するか、またはユーザーがセ ンサーに触れなくなったことを表示します。割り込みステータ ス・レジスタのステータス・ビットを読み出すと、現在のセン サー・アクチベーションを知ることができます。 FINGER ON SENSOR FINGER OFF SENSOR AD7147 割り込みは、変換シーケンス内の最終ステージに対し てのみイネーブルする必要があります。たとえば、変換ステー ジ数が 5 の場合、STAGE4 の変換完了割り込みのみをイネーブ ルします。したがって、5 変換ステージすべてが完了したとき にのみINTがアサートされるので、ホストは 5 個のすべての変 換結果レジスタから新しいデータを読み出すことができます。 アドレス 0x00A の STAGE_COMPLETE_INT_STATUS レジスタ を読み出すと、割り込みがクリアされます。 レジスタ 0x00A は、変換完了割り込みステータス・レジスタで す。このレジスタの各ビットは変換ステージに対応します。ス テージで変換完了割り込みが発生すると、対応するビットがセ ットされます。このレジスタを読み出すとクリアされます(ただ し、割り込みを発生させた原因が存在しなくなった場合)。 センサー・タッチ割り込み センサー・タッチ割り込みモードは、センサーが接触されたと きにのみホスト・プロセッサが割り込みを必要とする場合にの み実装されます。 Rev. 0 － 27/67 － 1 3 CONVERSION STAGE STAGE0 2 STAGE1 4 SERIAL READBACK INT OUTPUT 1USER TOUCHING SENSOR. 2ADDRESS 0x008 IS READ BACK TO CLEAR INTERRUPT. 3USER STOPS TOUCHING SENSOR. 4ADDRESS 0x008 IS READ BACK TO CLEAR INTERRUPT. 図 39.センサー・タッチ割り込みの例 06663-037 AD7147 は、ホスト・プロセッサ上の割り込みサービス・ルー チンを起動する割り込み出力を持っています。この INT 信号は ピン 17 で、オープン・ドレイン出力です。AD7147 には、CDC 変換完了割り込み、センサー・タッチ割り込み、GPIO 割り込 みの 3 タイプの割り込みイベントがあります。各割り込みには イネーブル・レジスタとステータス・レジスタがあります。変 換完了割り込みとセンサー・タッチ (センサー・アクチベーシ ョン) 割り込みは、変換ステージごとにイネーブルできます。 ステータス・レジスタは、INT ピンをトリガーした割り込みの タイプを表示します。ステータス・レジスタを読み出すと、こ のレジスタがクリアされて、INT 信号がハイ・レベルに戻りま す。読み出しアドレスが設定されると直ちに、この信号はハ イ・レベルに戻ります。 AD7147 CONVERSIONS STAGE0 STAGE1 STAGE2 STAGE3 STAGE4 STAGE5 STAGE6 STAGE7 STAGE8 STAGE9 STAGE10 STAGE11 INT 1 2 3 SERIAL READS NOTES THIS IS AN EXAMPLE OF A CDC CONVERSION-COMPLETE INTERRUPT. THIS TIMING EXAMPLE SHOWS THAT THE INTERRUPT OUTPUT HAS BEEN ENABLED TO BE ASSERTED AT THE END OF A CONVERSION CYCLE FOR STAGE0, STAGE5, AND STAGE9. THE INTERRUPTS FOR ALL OTHER STAGES HAVE BEEN DISABLED. STAGEx CONFIGURATION PROGRAMMING NOTES FOR STAGE0, STAGE5, AND STAGE9 (x = 0, 5, 9): STAGEx_LOW_INT_ENABLE (ADDRESS 0x005) = 0 STAGEx_HIGH_INT_ENABLE (ADDRESS 0x006) = 0 STAGEx_COMPLETE_INT_ENABLE (ADDRESS 0x007) = 1 SERIAL READBACK REQUIREMENTS FOR STAGE0, STAGE5, AND STAGE9 (THIS READBACK OPERATION IS REQUIRED TO CLEAR THE INTERRUPT OUTPUT.): 1READ THE STAGE0_COMPLETE_INT_STATUS (ADDRESS 0x00A) BIT 2READ THE STAGE5_COMPLETE_INT_STATUS (ADDRESS 0x00A) BIT 3READ THE STAGE9_COMPLETE_INT_STATUS (ADDRESS 0x00A) BIT 06663-038 STAGEx CONFIGURATION PROGRAMMING NOTES FOR STAGE1 THROUGH STAGE8, STAGE10, AND STAGE11 (x = 1, 2, 3, 4, 5, 6, 7, 8, 10, 11): STAGEx_LOW_INT_ENABLE (ADDRESS 0x005) = 0 STAGEx_HIGH_INT_ENABLE (ADDRESS 0x006) = 0 STAGEx_COMPLETE_INT_ENABLE (ADDRESS 0x007) = 0 図 40.変換完了割り込み用にレジスタを設定した例 CONVERSIONS STAGE0 STAGE1 STAGE2 STAGE3 STAGE4 STAGE5 STAGE6 STAGE7 STAGE8 STAGE9 STAGE10 STAGE11 INT 1 4 2 SERIAL READS NOTES THIS IS AN EXAMPLE OF A SENSOR-TOUCH INTERRUPT FOR A CASE WHERE THE LOW THRESHOLD LEVELS WERE EXCEEDED. FOR EXAMPLE, THE SENSOR CONNECTED TO STAGE0 AND STAGE9 WERE CONTACTED, AND THE LOW THRESHOLD LEVELS WERE EXCEEDED, RESULTING IN THE INTERRUPT BEING ASSERTED. THE STAGE6 INTERRUPT WAS NOT ASSERTED BECAUSE THE USER DID NOT CONTACT THE SENSOR CONNECTED TO STAGE6. STAGEx CONFIGURATION PROGRAMMING NOTES FOR STAGE0, STAGE6, AND STAGE9 (x = 0, 6, 9): STAGEx_LOW_INT_ENABLE (ADDRESS 0x005) = 1 STAGEx_HIGH_INT_ENABLE (ADDRESS 0x006) = 0 STAGEx_COMPLETE_INT_ENABLE (ADDRESS 0x007) = 0 SERIAL READBACK REQUIREMENTS FOR STAGE0 AND STAGE9 (THIS READBACK OPERATION IS REQUIRED TO CLEAR THE INTERRUPT OUTPUT.): 1READ THE STAGE0_LOW_INT_STATUS (ADDRESS 0x008) BIT 2READ THE STAGE5_LOW_INT_STATUS (ADDRESS 0x008) BIT 図 41. センサー・タッチ割り込み用にレジスタを設定した例 Rev. 0 － 28/67 － 06663-039 STAGEx CONFIGURATION PROGRAMMING NOTES FOR STAGE1 THROUGH STAGE7, STAGE8, STAGE10, AND STAGE11 (x = 1, 2, 3, 4, 5, 6, 7, 8, 10, 11): STAGEx_LOW_INT_ENABLE (ADDRESS 0x005) = 0 STAGEx_HIGH_INT_ENABLE (ADDRESS 0x006) = 0 STAGEx_COMPLETE_INT_ENABLE (ADDRESS 0x007) = 0 AD7147 GPIO INT 出力の制御 INT 出力信号は、GPIO を入力に設定したとき、GPIO ピンから 制御することができます。GPIO を入力として設定するときは、 割り込み設定レジスタの GPIO_SETUP ビットを 01 に設定しま す。GPIO の設定方法については、GPIO のセクションを参照し てください。 GPIO 割り込みをイネーブルするときは、レジスタ 0x007 の GPIO_INT_ENABLE ビットを 1 に設定し、GPIO 割り込みをディ スエーブルするときは、このビットを 0 にクリアします。変換 完了割り込みステータス・レジスタの GPIO ステータス・ビット に、GPIO 割り込みのステータスが表示されます。GPIO がINTを 図 42.GPIO 入力からINT 出力を制御する例 (GP IO_SETUP = 01、 GPIO_INPUT_CONFIG = 00) Rev. 0 出力するとき、このビットは 1 に設定されます。割り込み原因 が存在しなくなった場合、GPIO_INT_STATUS ビットを読み出 すと、このビットはクリアされます。 GPIO 入力ピンの立ち上がりエッジ、立ち下がりエッジ、ハイ・ レベル、またはロー・レベルで、GPIO 割り込みを発生するよう に設定することができます。 表 15 に、割り込みイネーブル (STAGE_LOW_INT_ENABLE) レ ジ ス タ の GPIO_INPUT_CONFIG ビットの設定により、 INTの動作がどの ように影響を受けるかを示します。 図 42 ～図 45 に、GPIO_INT_STATUS ビットの読み出し時に、 割り込み出力がクリアされる方法を示します。 図 43.GPIO 入力からINT 出力を制御する例 (GPIO_SETUP = 01、 GPIO_INPUT_CONFIG = 01) － 29/67 － AD7147 1 SERIAL READBACK GPIO INPUT LOW WHEN REGISTER IS READ BACK GPIO INPUT INT OUTPUT GPIO INPUT HIGH WHEN REGISTER IS READ BACK GPIO INPUT NOTES 1READ GPIO_INT_STATUS BIT TO RESET INT OUTPUT. 図 44.GPIO 入力からINT 出力を制御する例 (GPIO_SETUP = 01、 GPIO_INPUT_CONFIG = 10) 図 45.GPIO 入力からINT 出力を制御する例 (GPIO_SETUP = 01、 GPIO_INPUT_CONFIG = 11) 表 15.GPIO 割り込みの動作 GPIO_INPUT_CONFIG GPIO Pin GPIO_INT_STAT US INT INT Behavior 00 = Negative Level Triggered 00 = Negative Level Triggered 1 0 0 1 1 0 Not triggered Asserted while signal on GPIO pin is low 01 = Positive Edge Triggered 01 = Positive Edge Triggered 1 0 1 0 0 1 Pulses low at low-to-high GPIO transition Not triggered 10 = Negative Edge Triggered 10 = Negative Edge Triggered 1 0 0 1 1 0 Pulses low at high-to-low GPIO transition Not triggered 11 = Positive Level Triggered 11 = Positive Level Triggered 1 0 1 0 0 1 Asserted while signal on GPIO pin is high Not triggered Rev. 0 06663-043 INT OUTPUT － 30/67 － AD7147 出力 ACSHIELD 出力 AD7147 は、CINx とグラウンドとの間の容量を測定します。 CINx ピンとセンサーとの間の信号パス上にある、グラウンドに 対するすべての容量が AD7147 の変換結果に含まれます。 グラウンドに対する漂遊容量をなくするために、ACSHIELD 信号を 使って、センサーと CINx との間の接続をシールドする必要が あります(図 46 参照)。センサー周辺のプレーンも ACSHIELD に接 続する必要があります。 ACSHIELD 06663-044 SENSOR PCB CIN0 CIN1 CIN2 CIN3 AD7147 図 46.ACSHIELD ACSHIELD 出力は、CINx の励起信号と同じ信号波形です。このた め、CINx と ACSHIELD との間には AC 電流が流れないので、これ らのピンの間の容量は CINx の電荷移動に影響を与えません。 ACSHIELD を使うと容量―グラウンド間でのノイズ混入がなくな ります。これは、AD7147 をセンサーから最大 60 cm まで離し て配置できることを意味します。このため、センサーと CINx 入力との間の接続を ACSHIELD を使って適切にシールドすると、 AD7147 をセンサーPCB とは別の PCB に配置することができま す。 GPIO を 出 力 に 設 定 す る と 、 こ の ピ ン の 電 圧 レ ベ ル が 、 GPIO_SETUP ビットの指定に従って、ハイ・レベルまたはロ ー・レベルに設定されます (表 16 参照)。 割り込みイネーブル・レジスタの GPIO_INPUT_CONFIG ビット を使って、 GPIO を入力として設定したときの、GPIO ピン信号 に対する AD7147 の応答を指定します。GPIO は、アクティブ・ ハイまたはアクティブ・ローに、さらにエッジ・トリガーまた はレベル・トリガーに、設定することができます (表 17 参照)。 表 17.GPIO_INPUT_CONFIG ビット GPIO_INPUT_CONFIG GPIO Configuration 00 01 10 11 Triggered on negative level (active low) Triggered on positive edge (active high) Triggered on negative edge (active low) Triggered on positive level (active high) GPIO を入力に設定すると、AD7147 の割り込み出力をトリガー します。 表 15 に、GPIO の各設定に対する割り込み出力動作を 示します。 GPIO を使用した LED のオン/オフ GPIO をハイ・レベルまたはロー・レベルを出力するように設 定すると、AD7147 の GPIO を使って LED をオン/オフすること ができます。 GPIO 出力をハイ・レベルに設定すると LED がタ ーンオンし、GPIO 出力をロー・レベルに設定すると LED がタ ーンオフします。GPIO ピンは、LED の駆動電流を供給するト ランジスタに接続されます。適切なトランジスタとしては、 Korea Electronics Co., Ltd. (KEC)の KTC3875 などがあります。 V KTC3875 CC OR SIMILAR AD7147 GPIO 06663-045 GPIO AD7147 には GPIO ピンが 1 本あります。このピンは、入力また は出力に設定することができます。割り込みイネーブル・レジス タ内にある GPIO_SETUP ビット[13:12]を使って、GPIO ピンの使 用方法を指定します。 表 16.GPIO_SETUP ビット GPIO_SETUP GPIO Configuration 00 01 10 11 GPIO disabled Input Output low Output high Rev. 0 図 47.GPIO による LED の制御 － 31/67 － AD7147 シリアル・インターフェース AD7147 は SPI 互 換 イ ン タ ー フ ェ ー ス を 内 蔵 し て い ま す 。 AD7147-1 は I2C 互換インターフェースを内蔵しています。両デ バイスは、シリアル・インターフェース以外は同じです。 SPI インターフェース AD7147は、4線式のシリアル・ペリフェラル・インターフェー ス (SPI)を採用しています。SPIには、データをデバイスへ入力 するデータ入力ピン (SDI)、デバイスからデータを読み出すデ ータ出力ピン (SDO)、デバイスへの入出力データをクロック駆 動するデータ・クロック・ピン (SCLK)があります。チップ・セ レクト・ピン (CS) は、シリアル・インターフェースをイネーブ ルまたはディスエーブルします。 CS はSPIの動作に必要なピン です。データはAD7147から SCLKの負のエッジで出力され、デ ータはSCLKの正のエッジでデバイスに入力されます。 SPI のコマンド・ワード SPI バス上のすべてのデータ・トランザクションは、マスター がCS をハイ・レベルからロー・レベルに変化させ、コマンド・ ワードを送信することにより、マスターにより開始されます。 この動作により、AD7147 はトランザクションが読み出し/書き 込みのいずれであるか、さらにデータ転送を開始するレジスタ のアドレスを知らされます。次のビット・マップに、SPI コマ ンド・ワードを示します。 MSB LSB 15 14 13 12 11 10 9:0 1 1 1 0 0 R/W Register address バス・トランザクションを開始するときは、コマンド・ワード のビット[15:11] を 11100 に設定する必要があります。 ビット 10 はリード/ライト・ビットで、 1 は読み出しを、0 は書 き込みを、それぞれ指定します。 ビット[9:0]は、ターゲットのレジスタ・アドレスです。複数の レジスタの読み出しまたは書き込みを行うときは、このアドレ スは書き込みまたは読み出し対象の先頭レジスタのアドレスを 指定します。 データの書き込み データは16ビット・ワードでAD7147に書き込まれます。デバイ スに書き込まれる先頭ワードはコマンド・ワードで、リード/ラ イト・ビットが0に設定されています。その後にマスターは16ビ ットの入力データ・ワードをSDI ラインへ出力します。AD7147 は、データをコマンド・ワードでアドレス指定されたレジスタ に入力します。入力するデータ・ワードが複数あるときは、 AD7147 はアドレス・ポインタを自動的にインクリメントし、 後続データ・ワードを次のレジスタへ入力します。 AD7147はSDI ライン上のデータの入力を続け、マスターが CS をハイ・レベルにして書き込みトランザクションを終了させる か、またはアドレス・ポインタが最大値に到達すると、入力を 終了します。AD7147 のアドレス・ポインタは、ラップ・アラ ウンドしません。最大値に到達すると、マスターがSDI ライン 上に出力したデータはAD7147により無視されます。 図 48.SPI タイミング―シングル・レジスタ書き込み Rev. 0 － 32/67 － AD7147 図 49.SPI タイミング―シーケンシャル・レジスタ書き込み 図 50.SPI タイミング―シングル・レジスタ読み出し データの読み出し マスターが読み出しトランザクションを開始するときは、リー ド/ライト・ビットに 1 を設定して、コマンド・ワードを AD7147 に書き込みます。マスターはその後に読み出し対象デ ー タ ・ ワ ー ド あ た り 16 個の ク ロ ッ ク ・ パ ル ス を 出 力 し 、 AD7147 はデータをアドレス指定されたレジスタから SDO ライ ンへ出力します。先頭のデータ・ワードは、コマンド・ワード の後ろの、SCLK の最初の立ち下がりエッジで出力されます(図 50 参照)。 Rev. 0 AD7147 は、マスターがクロック信号を SCLK へ出力するかぎ り、SDO ラインへのデータ出力を続けます。読み出しトランザ クションは、マスターが CSをハイ・レベルにしたときに終了し ます。AD7147 のアドレス・ポインタが最大値に到達した場合に は、AD7147 はアドレス指定されたレジスタからデータ出力を繰 り返します。アドレス・ポインタは、ラップ・アラウンドしま せん。 － 33/67 － AD7147 図 51.SPI タイミング―レジスタのシーケンシャル読み出し I2C 互換インターフェース AD7147-1 は、業界標準の 2 線式 I2C シリアル・インターフェー ス・プロトコルをサポートしています。SCLK 入力と SDA 入力 は、I2C のタイミングに関係しています。SDA は、レジスタ書き 込み動作とレジスタ読み出し動作を可能にする I/O ピンです。 AD7147-1 は常に、I2C シリアル インターフェース・バス上では スレーブ・デバイスであり、 7 ビットのデバイス・アドレス(ア ドレス 0101 1XX)を持ちます。下位 2 ビットは、ADD0 ピンと ADD1 ピンをハイ・レベルまたはロー・レベルに接続して指定 します。AD7147-1 は、マスター・デバイスがバスを介してデバ イス・アドレスを送信したときに応答します。 AD7147-1 はバ スへのデータ転送を開始することはできません。 8 ビットのデータとそれに続くスレーブ・デバイスからのアク ノリッジ・ビットが、9 個のクロック・パルスでシリアル・バ スに出力されます。クロックがハイ・レベルの間のロー・レベ ルからハイ・レベルへの変化はストップ信号と解釈されるため、 データ・ラインの変化はクロック信号のロー・レベル区間で発 生し、ハイ・レベル区間中は安定している必要があります。1 回のリード動作またはライト動作でシリアル・バスに出力でき るデータ・バイト数は、マスター・デバイスとスレーブ・デバ イスが処理できるバイト数でのみ制限されます。 表 18.AD7147-1 の I2C デバイス・アドレス 2 ADD1 ADD0 I C Address 0 0 1 1 0 1 0 1 0101 100 0101 101 0101 110 0101 111 データ転送 データは、I2C シリアル・インターフェースを介して 8 ビッ ト・バイトで転送されます。スタート条件は、シリアル・クロ ック・ライン SCL がハイ・レベルの間にシリアル・データ・ラ イン SDA 上に発生するハイ・レベルからロー・レベルへの変化 として定義されますが、マスターはこのスタート条件を設定し て、データ転送を開始します。このスタート条件は、アドレス/ データ・ストリームが後ろに続くことを表示しています。 Rev. 0 シリアル・バスに接続された全てのスレーブ・ペリフェラルは スタート条件に対して応答し、それに続く 8 ビットをシフト入 力します。この 8 ビットは、7 ビット・アドレス(MSB 先頭)と R/Wビットで構成されています。この R/Wビットはデータ転送 の方向を指定します。送信されたアドレスに対応するアドレス を持つペリフェラルは、9 番目のクロック・パルス区間中に、 データ・ラインをロー・レベルにプルダウンして応答します。 これはアクノリッジ・ビット(アック・ビット)と呼ばれていま す。選択されたデバイスが読み書きの対象となるデータを待つ 間、バス上の他の全デバイスはアイドル状態を維持します。 R/Wビットが 0 の場合は、マスターがスレーブ・デバイスに対 して書き込みを行います。R/Wビットが 1 の場合は、マスター がスレーブ・デバイスから読み出しを行います。 全データ・バイトの読み出しまたは書き込みが終了すると、ス トップ条件が設定されます。ストップ条件は SCLK がハイ・レ ベルのときの、SDA のロー・レベルからハイ・レベルへの変化 として定義されています。AD7147 がストップ条件を検出する と、アイドル状態に戻り、アドレス・ポインタ・レジスタを 0x00 にリセットします。 － 34/67 － AD7147 2 図 52.I C タイミングの例 ―シングル・レジスタ書き込み動作 I2C バス経由のデータ書き込み 2 I C バス経由の AD7147-1 に対する書き込みプロセスを図 52 と 図 54 に示します。デバイス・アドレスがバスを介して送信され、 その後ろに 0 に設定された R/W ビットと、書き込み対象の内部 データ・レジスタの 10 ビット・アドレスを指定する 2 バイトの データが続きます。次のビット・マップに、レジスタ・アドレ スの上位バイトを示します。上位アドレス・バイトのビット 7 ～ビット 2 は、don’t care ビットです。アドレスは、レジスタ・ アドレス・バイトの 10 LSB に格納されています。 MSB LSB 7 6 5 4 3 2 1 0 X X X X X X Register Address Bit 9 Register Address Bit 8 LSB 7 6 5 4 3 2 1 0 Reg Add Bit 7 Reg Add Bit 6 Reg Add Bit 5 Reg Add Bit 4 Reg Add Bit 3 Reg Add Bit 2 Reg Add Bit 1 Reg Add Bit 0 3 番目のデータ・バイトは、内部データ・レジスタに書込まれ るデータの上位 8 ビットです。4 番目のデータ・バイトは、内 部データ・レジスタに書込まれるデータの下位 8 ビットです。 AD7147-1 のアドレス・ポインタ・レジスタは、各書き込みの後 に自動的にインクリメントされます。このため、マスターは同じ 書き込みトランザクションで AD7147-1 上のすべてのレジスタを シーケンシャルに書き込むことができます。ただし、アドレス・ ポインタ・レジスタは最後のアドレスの後にラップ・アラウン Rev. 0 AD7147-1 上のすべてのレジスタは 16 ビットです。連続する 2 つの 8 ビット・データ・バイトは結合されて、16 ビット・レジ スタに書き込まれます。誤動作を防止するため、デバイスへの すべての書き込みは、偶数個のデータ・バイトで行う必要があ ります。 トランザクションを終了するときは、マスターがストップ条件 を SDO へ出力するか、マスターがバス制御を維持する場合には 繰り返しスタート条件を出力します。 I2C バス経由のデータ読み出し 次のビット・マップに、レジスタ・アドレスの下位バイトを示 します。 MSB ドしません。このため、アドレス・ポインタが最大値に到達し た後に AD7147-1 へ書き込まれたすべてのデータは無視されま す。 AD7147-1 から読み出しを行うときは、まず、アドレス・ポイン タ・レジスタに対象となる内部レジスタのアドレスを設定しま す。マスターが書き込みトランザクションを実行し、次に AD7147-1 への書き込みを行ってアドレス・ポインタを設定しま す。続いて、マスターは繰り返しスタート条件を出力してバス 制御を維持するか、またはこれが不可能な場合は、ストップ条 件により書き込みトランザクションを終了させます。読み出し トランザクションは、R/W ビットを 1 に設定して開始させます。 AD7147-1 は、最初のリードバック・バイトでアドレス指定され たレジスタからのデータの上位 8 ビットを出力し、続いて次の バイトの下位 8 ビットを出力します。この動作を図 53 と図 54 に示します。 各読み出しの後にアドレス・ポインタが自動的にインクリメン トされるため、AD7147-1 はリードバック・データの出力を続け、 マスターがナックとストップ条件をバスへ出力すると停止しま す。アドレス・ポインタが最大値に到達しても、マスターがデ バイスからの読み出しを続けると、AD7147-1 は直前にアドレス 指定されたレジスタからのデータを繰り返し送信します。 － 35/67 － AD7147 2 図 53.I C タイミングの例 ―シングル・レジスタ読み出し動作 WRITE DATA HIGH BYTE [15:8] WRITE DATA LOW BYTE [7:0] ACK WRITE DATA LOW BYTE [7:0] ACK ACK REGISTER ADDR LOW BYTE WRITE DATA HIGH BYTE [15:8] ACK REGISTER ADDR [7:0] ACK SR REGISTER ADDR [15:8] ACK 6-BIT DEVICE ADDRESS W ACK S ACK WRITE P 6-BIT DEVICE ADDRESS READ DATA HIGH BYTE [15:8] READ DATA LOW BYTE [7:0] READ DATA HIGH BYTE [15:8] ACK REGISTER ADDR HIGH BYTE ACK 6-BIT DEVICE ADDRESS W R ACK S ACK READ (USING REPEATED START) READ DATA LOW BYTE [7:0] ACK P S = START BIT P = STOP BIT SR = REPEATED START BIT READ DATA HIGH BYTE [15:8] READ DATA LOW BYTE [7:0] READ DATA HIGH BYTE [15:8] ACK = ACKNOWLEDGE BIT ACK = NO ACKNOWLEDGE BIT ACK S 6-BIT DEVICE ADDRESS ACK P READ DATA LOW BYTE [7:0] ACK P 06663-052 OUTPUT FROM MASTER OUTPUT FROM AD7147-1 REGISTER ADDR LOW BYTE R ACK REGISTER ADDR HIGH BYTE ACK 6-BIT DEVICE ADDRESS W ACK S ACK READ (WRITE TRANSACTION SETS UP REGISTER ADDRESS) 2 図 54.I C タイミングの例 ―シーケンシャル書き込みおよび読み出し動作 VDRIVE 入力 I2C と SPI のシリアル・インターフェースに関係する電源電圧ピ ン (SDO、SDI、SCLK、SDA、CS、INT、GPIO) は、 VDRIVE ピ ンから供給され、メインの VCC 電源から分離されています。 Rev. 0 このため、外付けレベル・シフタなしで、AD7147 の最小動作 電圧より低いプロセッサの電源電圧へ AD7147 を直接接続する ことができます。VDRIVE ピンは 1.65 V～VCC の範囲の電源電圧 へ接続することができます。 － 36/67 － AD7147 PCBデザインのガイドライン 容量センサー・ボードの機械的仕様 表 19. Parameter Symbol Min Distance from Edge of Any Sensor to Edge of Grounded Metal Object Distance Between Sensor Edges1 Distance Between Bottom of Sensor Board and Controller Board or Grounded Metal Casing 2 D1 D2 = D3 = D4 D5 0.1 0 Typ Max 1.0 Unit mm mm mm 1 距離は、アプリケーションとユーザーの指位置と動きに対するスイッチ相互の相対的な位置に依存します。相互に隙間なく隣接しているセンサーは差動で構成されま す。 2 1.0 mm の規定は、導体とセンサー・ボードとの直接接触を防止するためのものです。ただし、この規定値はコントローラ・ボードからセンサーへの EMI 結合が発生 しないことを保証するものではありません。EMI 結合問題を避けるためには、容量センサー・ボードとメイン・コントローラ・ボードの間をシールドする接地メタ ルを設けてください ( 図 57.接地シールドを使用した容量センサー・ボード )。 CAPACITIVE SENSOR BOARD METAL OBJECT D5 GROUNDED METAL SHIELD 8-WAY SWITCH CONTROLLER PRINTED CIRCUIT BOARD OR METAL CASING 図 57.接地シールドを使用した容量センサー・ボード D4 SLIDER チップ・スケール・パッケージ BUTTONS チップ・スケール・パッケージ (CP-24-3)のランドは長方形です。 これらに対するプリント回路ボードのパッドは、パッケージの ランド長より 0.1 mm 長く、かつパッケージのランド幅より 0.05 mm 広い必要があります。パッド上でランドを中心に合わせて ハンダ接続サイズを大きくしてください。 D3 D2 06663-053 D1 図 55.容量センサー・ボード、上面図 CAPACITIVE SENSOR BOARD CONTROLLER PRINTED CIRCUIT BOARD OR METAL CASING 図 56.容量センサー・ボード、側面図 06663-054 D5 Rev. 0 06663-055 CAPACITIVE SENSOR PRINTED CIRCUIT チップ・スケール・パッケージの底面には、中央にサーマル・ パッドがあります。プリント回路ボード上のサーマル・パッド は、尐なくともこの露出パッドより大きい必要があります。短 絡を防止するため、サーマル・パッドとプリント回路ボード上 のランド・パターンの内側エッジとの間に尐なくとも 0.25 mm の間隙を設けてください。 サーマル・ビアをプリント回路ボードのサーマル・パッド に使 用すると、パッケージの熱性能を向上させることができます。 ビアを使用する場合は、1.2 mm ピッチ・グリッドのパッドを使 用する必要があります。ビアの直径は 0.3 mm～0.33 mm であり、 ビア・バレルは 1 oz.の銅でメッキして、ビアを構成する必要 があります。 プリント回路ボードのサーマル・パッドは GND へ接続してく ださい。 － 37/67 － AD7147 パワーアップ・シーケンス 最初に AD7147 と μP シリアル・インターフェースを開発する際、 AD7147 をパワーアップさせるときは、次のシーケンスを使い ます。 1. AD7147 の電源をターンオンします。 2. アドレス 0x080～アドレス 0x0DF のバンク 2 レジスタ へ書き込みます。これらのレジスタは連続しているた め、シーケンシャルな レジスタ書き込みシーケンスを 使えます。 アドレス 0x004 = 832 アドレス 0x005 = 割り込みイネーブル・レジスタ (必要 とされる割り込み動作に依存) アドレス 0x006 = 割り込みイネーブル・レジスタ (必要 とされる割り込み動作に依存) アドレス 0x007 = 割り込みイネーブル・レジスタ (必要 とされる割り込み動作に依存) バンク 2 レジスタ値は各アプリケーションに固有であ ることに注意してください。レジスタ値は、アプリケ ーション内でのセンサーのキャラクタライゼーション から取得します。キャラクタライゼーション・プロセ スは、アナログ・デバイセズが提供している AN-929 ア プリケーション・ノートに説明してあります。 3. 4. バンク 1 レジスタ、アドレス 0x001 = 0x0FFF へ書込み を行います (使用する変換ステージ数に依存)。 5. アドレス 0x008、アドレス 0x009、またはアドレス 0x00A の対応する割り込みステータス・レジスタを読 み出します。これは、割り込み出力 のセクションで説 明したように、割り込み出力設定により決定されます。 読み出しが必要なレジスタは、各アプリケーションに 依存することに注意してください。ボタンの場合、割 り込みステータス・レジスタがリードバックされ、 一 方、他のセンサーはスライダまたはホイール・アルゴ リズムの要求に従って AD7147 からデータを読み出し ます。 アナログ・デバイセズは、ユーザーがセンサ ー・ボードを開発した後にこの情報を提供することが できます。 アドレス 0x000～アドレス 0x007 の バンク 1 レジスタ に次の説明のように書き込みを行います。これらのレ ジスタは連続しているため、シーケンシャルな レジ スタ書き込みシーケンスを使えます(図 49 と図 54 参 照)。 注意: この時点で、この連続書き込み動作中、アドレス 0x001 はデフォルト値 0x0000 を維持する必要がありま す。 INT がアサートされるごとに、ステップ 5 を繰り返し ます。 6. レジスタ値: アドレス 0x000 = 0x82B2 アドレス 0x001 = 0x000 アドレス 0x002 = 0x3230 (使用する変換ステージ数に依 存) アドレス 0x003 = 0x419 POWER HOST SERIAL INTERFACE CONVERSION STAGES DISABLED 0 1 2 3 4 5 6 7 8 9 10 11 0 1 2 9 10 11 0 1 2 9 10 AD7147 INT FIRST CONVERSION SEQUENCE SECOND CONVERSION SEQUENCE 図 58.推奨スタートアップ・シーケンス Rev. 0 － 38/67 － THIRD CONVERSION SEQUENCE 11 0 1 06663-056 CONVERSION STAGE AD7147 19 CIN0 SCLK 7 SENSOR PCB VDRIVE SDI CIN11 VCC CIN10 SDO 17 HOST WITH SPI INTERFACE INT 16 SS 15 SCK 14 MOSI 13 MISO VHOST 10nF VCC 2.7V TO 3.6V 0.1μF PLANE AROUND SENSORS CONNECTED TO AC SHIELD 2.2kΩ 1μF TO 10μF (OPTIONAL) 1.8V 06663-057 20 CIN1 21 CIN2 CIN3 22 23 CIN9 CIN12 BUTTON AD7147 11 6 CS 18 12 5 CIN8 GND BUTTON INT 10 4 CIN7 BIAS SCROLL WHEEL 3 GPIO ACSHIELD 2 VDRIVE CIN6 9 BUTTON BUTTON 8 1 CIN4 CIN5 24 代表的なアプリケーション回路 図 59.SPI インターフェースを使用した代表的なアプリケーション回路 VDRIVE 19 CIN0 7 10nF 0.1μF 2 VDRIVE SDA 17 － 39/67 － HOST WITH I2C INTERFACE INT 16 15 SCK 14 13 SDO VCC 2.7V TO 3.6V 1μF TO 10μF (OPTIONAL) 図 60.I C インターフェースを使用した代表的なアプリケーション回路 Rev. 0 2.2kΩ 12 CIN11 VCC ADD0 18 06663-058 20 CIN1 21 CIN2 CIN3 22 23 CIN10 CIN12 2-WAY SWITCH SCLK GND 6 ADD1 AD7147-1 CIN9 11 5 CIN8 10 BUTTON INT BIAS 4 CIN7 9 3 VDRIVE 2.2kΩ GPIO ACSHIELD BUTTON SLIDER CONNECT PLANE AROUND SENSORS TO ACSHIELD 2 2.2kΩ CIN6 8 1 BUTTON CIN4 CIN5 24 VDRIVE AD7147 レジスタ・マップ AD7147 の アドレス空間は、バンク 1、バンク 2、バンク 3 と呼 ばれる 3 つのレジスタ・バンクに分かれています。 図 61 に、 これらのバンクの分割を示します。 バンク 1 レジスタには、コントロール・レジスタ、CDC 変換コ ントロール・レジスタ、割り込みイネーブル・レジスタ、割り 込みステータス・レジスタ、CDC 16 ビット変換データ・レジス タ、デバイス ID レジスタ、近接ステータス・レジスタが含ま れます。 バンク 3 レジスタには、各変換ステージの結果が含まれます。 これらのレジスタは、各変換シーケンスの終わりに自動的に更 新されます。これらのレジスタは主に AD7147 の内部データ処 理機能により使用されますが、必要に応じて外部データ処理機 能のためにホスト・プロセッサからアクセスすることができま す。 バンク 2 レジスタとバンク 3 レジスタのデフォルト値は、パワー アップ後およびバンク 2 レジスタの設定まで、不定になります。 バンク 2 レジスタには、各変換ステージの個々の CINx 入力の 設定に使われる設定レジスタが含まれます。パワーアップ後直 ちにバンク 2 設定レジスタを初期化して、有効な CDC 変換結 果データを取得します。 REGISTER BANK 2 ADDR 0x080 SETUP CONTROL (1 REGISTER) ADDR 0x088 ADDR 0x001 ADDR 0x098 INTERRUPT ENABLE (3 REGISTERS) ADDR 0x0A0 INTERRUPT STATUS (3 REGISTERS) ADDR 0x00B CDC 16-BIT CONVERSION DATA (12 REGISTERS) ADDR 0x017 96 REGISTERS ADDR 0x008 STAGE2 CONFIGURATION (8 REGISTERS) STAGE4 CONFIGURATION (8 REGISTERS) STAGE5 CONFIGURATION (8 REGISTERS) ADDR 0x0B0 STAGE6 CONFIGURATION (8 REGISTERS) DEVICE ID REGISTER (1 REGISTER) STAGE7 CONFIGURATION (8 REGISTERS) PROXIMITY STATUS REGISTER (1 REGISTER) STAGE4 RESULTS (36 REGISTERS) ADDR 0x0A8 STAGE5 RESULTS (36 REGISTERS) ADDR 0x0B0 ADDR 0x0B8 STAGE6 RESULTS (36 REGISTERS) STAGE7 RESULTS (36 REGISTERS) STAGE8 RESULTS (36 REGISTERS) STAGE9 RESULTS (36 REGISTERS) STAGE9 CONFIGURATION (8 REGISTERS) ADDR 0x0D0 STAGE10 RESULTS (36 REGISTERS) STAGE10 CONFIGURATION (8 REGISTERS) ADDR 0x0D8 ADDR 0x28F STAGE11 CONFIGURATION (8 REGISTERS) ADDR 0x7F0 図 61. バンク 1、バンク 2、バンク 3 の各レジスタのレイアウト Rev. 0 STAGE2 RESULTS (36 REGISTERS) ADDR 0x0C8 ADDR 0x0C8 ADDR 0x0D0 INVALID DO NOT ACCESS STAGE1 RESULTS (36 REGISTERS) STAGE3 RESULTS (36 REGISTERS) ADDR 0x0A0 STAGE8 CONFIGURATION (8 REGISTERS) INVALID DO NOT ACCESS ADDR 0x042 STAGE0 RESULTS (36 REGISTERS) ADDR 0x0C0 ADDR 0x0C0 ADDR 0x018 ADDR 0x098 STAGE3 CONFIGURATION (8 REGISTERS) ADDR 0x0A8 ADDR 0x0B8 ADDR 0x090 432 REGISTERS ADDR 0x090 ADDR 0x005 26 REGISTERS ADDR 0x088 STAGE1 CONFIGURATION (8 REGISTERS) CALIBRATION AND SETUP (4 REGISTERS) ADDR 0x043 REGISTER BANK 3 ADDR 0x0E0 STAGE0 CONFIGURATION (8 REGISTERS) － 40/67 － STAGE11 RESULTS (36 REGISTERS) 06663-059 REGISTER BANK 1 ADDR 0x000 AD7147 レジスタの詳細説明 バンク 1 レジスタ すべてのアドレス値とデフォルト値は 16 進で表します。 表 20.PWR_CONTROL レジスタ Address Data Bit Default Value Type Name Description 0x000 [1:0] 0 R/W POWER_MODE [3:2] 0 R/W LP_CONV_DELAY [7:4] 0 R/W SEQUENCE_STAGE_NU M Operating modes 00 = full power mode (normal operation, CDC conversions approximately every 36 ms) 01 = full shutdown mode (no CDC conversions) 10 = low power mode (automatic wake-up operation) 11 = full shutdown mode (no CDC conversions) Low power mode conversion delay 00 = 200 ms 01 = 400 ms 10 = 600 ms 11 = 800 ms Number of stages in sequence (N + 1) Rev. 0 [9:8] 0 R/W DECIMATION [10] 0 R/W SW_RESET [11] 0 R/W INT_POL [12] 0 R/W EXT_SOURCE [13] [15:14] 0 0 R/W Unused CDC_BIAS － 41/67 － 0000 = 1 conversion stage in sequence 0001 = 2 conversion stages in sequence …… Maximum value = 1011 = 12 conversion stages per sequence ADC decimation factor 00 = decimate by 256 01 = decimate by 128 10 = decimate by 64 11 = decimate by 64 Software reset control (self-clearing) 1 = resets all registers to default values Interrupt polarity control 0 = active low 1 = active high Excitation source control 0 = enable excitation source to CINx pins 1 = disable excitation source to CINx pins Set to 0 CDC bias current control 00 = normal operation 01 = normal operation + 20% 10 = normal operation + 35% 11 = normal operation + 50% AD7147 表 21.STAGE_CAL_EN レジスタ Address Data Bit Default Value Type Name Description 0x001 [0] 0 R/W STAGE0_CAL_EN [1] 0 R/W STAGE1_CAL_EN [2] 0 R/W STAGE2_CAL_EN [3] 0 R/W STAGE3_CAL_EN [4] 0 R/W STAGE4_CAL_EN [5] 0 R/W STAGE5_CAL_EN [6] 0 R/W STAGE6_CAL_EN [7] 0 R/W STAGE7_CAL_EN [8] 0 R/W STAGE8_CAL_EN [9] 0 R/W STAGE9_CAL_EN [10] 0 R/W STAGE10_CAL_EN [11] 0 R/W STAGE11_CAL_EN [13:12] 0 R/W AVG_FP_SKIP [15:14] 0 R/W AVG_LP_SKIP STAGE0 calibration enable 0 = disable 1 = enable STAGE1 calibration enable 0 = disable 1 = enable STAGE2 calibration enable 0 = disable 1 = enable STAGE3 calibration enable 0 = disable 1 = enable STAGE4 calibration enable 0 = disable 1 = enable STAGE5 calibration enable 0 = disable 1 = enable STAGE6 calibration enable 0 = disable 1 = enable STAGE7 calibration enable 0 = disable 1 = enable STAGE8 calibration enable 0 = disable 1 = enable STAGE9 calibration enable 0 = disable 1 = enable STAGE10 calibration enable 0 = disable 1 = enable STAGE11 calibration enable 0 = disable 1 = enable Full power mode skip control 00 = skip 3 samples 01 = skip 7 samples 10 = skip 15 samples 11 = skip 31 samples Low power mode skip control 00 = use all samples 01 = skip one sample 10 = skip two samples 11 = skip three samples Rev. 0 － 42/67 － AD7147 表 22.AMB_COMP_CTRL0 レジスタ Address Data Bit Default Value Type Name Description 0x002 [3:0] 0 R/W FF_SKIP_CNT [7:4] F R/W FP_PROXIMITY_CNT [11:8] F R/W LP_PROXIMITY_CNT [13:12] 0 R/W PWR_DOWN_TIMEOUT Fast filter skip control (N + 1) 0000 = no sequence of results is skipped 0001 = one sequence of results is skipped for every one allowed into fast FIFO 0010 = two sequences of results are skipped for every one allowed into fast FIFO 1011 = maximum value = 12 sequences of results are skipped for every one allowed into fast FIFO Calibration disable period in full power mode = FP_PROXIMITY_CNT × 16 × time for one conversion sequence in full power mode Calibration disable period in low power mode = LP_PROXIMITY_CNT × 4 × time for one conversion sequence in low power mode Full power to low power mode timeout control 00 = 1.25 × (FP_PROXIMITY_CNT) 01 = 1.50 × (FP_PROXIMITY_CNT) 10 = 1.75 × (FP_PROXIMITY_CNT) 11 = 2.00 × (FP_PROXIMITY_CNT) [14] 0 R/W FORCED_CAL [15] 0 R/W CONV_RESET Forced calibration control 0 = normal operation 1 = forces all conversion stages to recalibrate Conversion reset control (self-clearing) 0 = normal operation 1 = resets the conversion sequence to STAGE0 表 23.AMB_COMP_CTRL1 レジスタ Address Data Bit Default Value Type Name Description 0x003 [7:0] 64 R/W PROXIMITY_RECAL_LVL [13:8] 1 R/W PROXIMITY_DETECTION_RATE [15:14] 0 R/W SLOW_FILTER_UPDATE_LVL Proximity recalibration level. Value is multiplied by 16 to determine actual recalibration level. Proximity detection rate. Value is multiplied by 16 to determine actual detection rate. Slow filter update level. 表 24.AMB_COMP_CTRL2 レジスタ Address Data Bit Default Value Type Name Description 0x004 [9:0] [15:10] 3FF 3F R/W R/W FP_PROXIMITY_RECAL LP_PROXIMITY_RECAL Full power mode proximity recalibration time control Low power mode proximity recalibration time control Rev. 0 － 43/67 － AD7147 表 25.STAGE_LOW_INT_ENABLE レジスタ Address Data Bit Default Value Type Name Description 0x005 [0] 0 R/W STAGE0_LOW_INT_ENABLE STAGE0 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE0 low threshold is exceeded [1] 0 R/W STAGE1_LOW_INT_ENABLE STAGE1 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE1 low threshold is exceeded [2] 0 R/W STAGE2_LOW_INT_ENABLE STAGE2 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE2 low threshold is exceeded [3] 0 R/W STAGE3_LOW_INT_ENABLE STAGE3 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE3 low threshold is exceeded [4] 0 R/W STAGE4_LOW_INT_ENABLE STAGE4 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE4 low threshold is exceeded [5] 0 R/W STAGE5_LOW_INT_ENABLE STAGE5 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE5 low threshold is exceeded [6] 0 R/W STAGE6_LOW_INT_ENABLE STAGE6 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE6 low threshold is exceeded [7] 0 R/W STAGE7_LOW_INT_ENABLE STAGE7 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE7 low threshold is exceeded [8] 0 R/W STAGE8_LOW_INT_ENABLE STAGE8 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE8 low threshold is exceeded [9] 0 R/W STAGE9_LOW_INT_ENABLE STAGE9 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE9 low threshold is exceeded [10] 0 R/W STAGE10_LOW_INT_ENABLE STAGE10 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE10 low threshold is exceeded [11] 0 R/W STAGE11_LOW_INT_ENABLE STAGE11 low interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE11 low threshold is exceeded [13:12] 0 R/W GPIO_SETUP [15:14] 0 R/W GPIO_INPUT_CONFIG GPIO setup 00 = disable GPIO pin 01 = configure GPIO as an input 10 = configure GPIO as an active low output 11 = configure GPIO as an active high output GPIO input configuration 00 = triggered on negative level 01 = triggered on positive edge 10 = triggered on negative edge 11 = triggered on positive level 表 26.STAGE_HIGH_INT_ENABLE レジスタ Address Data Bit Default Value Type Name Description 0x006 [0] 0 R/W STAGE0_HIGH_INT_ENABLE STAGE0 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE0 high threshold is exceeded [1] 0 R/W STAGE1_HIGH_INT_ENABLE STAGE1 high interrupt enable Rev. 0 － 44/67 － AD7147 Address Data Bit Default Value Type Name Description 0 = interrupt source disabled 1 = INT asserted if STAGE1 high threshold is exceeded [2] 0 R/W STAGE2_HIGH_INT_ENABLE STAGE2 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE2 high threshold is exceeded [3] 0 R/W STAGE3_HIGH_INT_ENABLE STAGE3 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE3 high threshold is exceeded [4] 0 R/W STAGE4_HIGH_INT_ENABLE STAGE4 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE4 high threshold is exceeded [5] 0 R/W STAGE5_HIGH_INT_ENABLE STAGE5 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE5 high threshold is exceeded [6] 0 R/W STAGE6_HIGH_INT_ENABLE STAGE6 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE6 high threshold is exceeded [7] 0 R/W STAGE7_HIGH_INT_ENABLE STAGE7 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE7 high threshold is exceeded [8] 0 R/W STAGE8_HIGH_INT_ENABLE STAGE8 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE8 high threshold is exceeded [9] 0 R/W STAGE9_HIGH_INT_ENABLE STAGE9 sensor high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE9 high threshold is exceeded [10] 0 R/W STAGE10_HIGH_INT_ENABLE STAGE10 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE10 high threshold is exceeded [11] 0 R/W STAGE11_HIGH_INT_ENABLE STAGE11 high interrupt enable 0 = interrupt source disabled 1 = INT asserted if STAGE11 high threshold is exceeded Unused Set to 0 [15:12] Rev. 0 － 45/67 － AD7147 表 27.STAGE_COMPLETE_INT_ENABLE レジスタ Address Data Bit Default Value Type Name Description 0x007 [0] 0 R/W STAGE0_COMPLETE_INT_ENABLE STAGE0 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE0 conversion [1] 0 R/W STAGE1_COMPLETE_INT_ENABLE STAGE1 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE1 conversion [2] 0 R/W STAGE2_COMPLETE_INT_ENABLE STAGE2 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE2 conversion [3] 0 R/W STAGE3_COMPLETE_INT_ENABLE STAGE3 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE3 conversion [4] 0 R/W STAGE4_COMPLETE_INT_ENABLE STAGE4 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE4 conversion [5] 0 R/W STAGE5_COMPLETE_INT_ENABLE STAGE5 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE5 conversion [6] 0 R/W STAGE6_COMPLETE_INT_ENABLE STAGE6 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE6 conversion [7] 0 R/W STAGE7_COMPLETE_INT_ENABLE STAGE7 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE7 conversion [8] 0 R/W STAGE8_COMPLETE_INT_ENABLE STAGE8 conversion complete interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE8 conversion [9] 0 R/W STAGE9_COMPLETE_INT_ENABLE STAGE9 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE9 conversion [10] 0 R/W STAGE10_COMPLETE_INT_ENABLE STAGE10 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE10 conversion [11] 0 R/W STAGE11_COMPLETE_INT_ENABLE STAGE11 conversion interrupt control 0 = interrupt source disabled 1 = INT asserted at completion of STAGE11 conversion [12] 0 R/W GPIO_INT_ENABLE Interrupt control when GPIO input pin changes level 0 = disabled 1 = enabled Set to 0 [15:13] Unused 表 28.STAGE_LOW_INT_STATUS レジスタ1 Address Data Bit Default Value Type Name Description 0x008 [0] 0 R STAGE0_LOW_INT_STATUS [1] 0 R STAGE1_LOW_INT_STATUS [2] 0 R STAGE2_LOW_INT_STATUS [3] 0 R STAGE3_LOW_INT_STATUS STAGE0 CDC conversion low limit interrupt result 1 = indicates STAGE0_LOW_THRESHOLD value was exceeded STAGE1 CDC conversion low limit interrupt result 1 = indicates STAGE1_LOW_THRESHOLD value was exceeded STAGE2 CDC conversion low limit interrupt result 1 = indicates STAGE2_LOW_THRESHOLD value was exceeded STAGE3 CDC conversion low limit interrupt result Rev. 0 － 46/67 － AD7147 Address Data Bit Default Value Type Description [4] 0 R STAGE4_LOW_INT_STATUS [5] 0 R STAGE5_LOW_INT_STATUS [6] 0 R STAGE6_LOW_INT_STATUS [7] 0 R STAGE7_LOW_INT_STATUS [8] 0 R STAGE8_LOW_INT_STATUS [9] 0 R STAGE9_LOW_INT_STATUS [10] 0 R STAGE10_LOW_INT_STATUS [11] 0 R STAGE11_LOW_INT_STATUS [15:12] 1 Name Unused 1 = indicates STAGE3_LOW_THRESHOLD value was exceeded STAGE4 CDC conversion low limit interrupt result 1 = indicates STAGE4_LOW_THRESHOLD value was exceeded STAGE5 CDC conversion low limit interrupt result 1 = indicates STAGE5_LOW_THRESHOLD value was exceeded STAGE6 CDC conversion low limit interrupt result 1 = indicates STAGE6_LOW_THRESHOLD value was exceeded STAGE7 CDC conversion low limit interrupt result 1 = indicates STAGE7_LOW_THRESHOLD value was exceeded STAGE8 CDC conversion low limit interrupt result 1 = indicates STAGE8_LOW_THRESHOLD value was exceeded STAGE9 CDC conversion low limit interrupt result 1 = indicates STAGE9_LOW_THRESHOLD value was exceeded STAGE10 CDC Conversion Low Limit Interrupt result 1 = indicates STAGE10_LOW_THRESHOLD value was exceeded STAGE11 CDC conversion low limit interrupt result 1 = indicates STAGE11_LOW_THRESHOLD value was exceeded Set to 0 規定値を超えていない場合は、レジスタ読み出しの後に自動的に 0 にクリアされます。 表 29.STAGE_HIGH_INT_STATUS レジスタ1 Address Data Bit Default Value Type Name Description 0x009 [0] 0 R STAGE0_HIGH_INT_STATUS [1] 0 R STAGE1_HIGH_INT_STATUS [2] 0 R STAGE2_HIGH_INT_STATUS [3] 0 R STAGE3_HIGH_INT_STATUS [4] 0 R STAGE4_HIGH_INT_STATUS [5] 0 R STAGE5_HIGH_INT_STATUS [6] 0 R STAGE6_HIGH_INT_STATUS [7] 0 R STAGE7_HIGH_INT_STATUS [8] 0 R STAGE8_HIGH_INT_STATUS STAGE0 CDC conversion high limit interrupt result 1 = indicates STAGE0_HIGH_THRESHOLD value was exceeded STAGE1 CDC conversion high limit interrupt result 1 = indicates STAGE1_HIGH_THRESHOLD value was exceeded Stage2 CDC conversion high limit interrupt result 1 = indicates STAGE2_HIGH_THRESHOLD value was exceeded STAGE3 CDC conversion high limit interrupt result 1 = indicates STAGE3_HIGH_THRESHOLD value was exceeded STAGE4 CDC conversion high limit interrupt result 1 = indicates STAGE4_HIGH_THRESHOLD value was exceeded STAGE5 CDC conversion high limit interrupt result 1 = indicates STAGE5_HIGH_THRESHOLD value was exceeded STAGE6 CDC conversion high limit interrupt result 1 = indicates STAGE6_HIGH_THRESHOLD value was exceeded STAGE7 CDC conversion high limit interrupt result 1 = indicates STAGE7_HIGH_THRESHOLD value was exceeded STAGE8 CDC conversion high limit interrupt result Rev. 0 － 47/67 － AD7147 Address Data Bit Default Value Type Name [9] 0 R STAGE9_HIGH_INT_STATUS [10] 0 R STAGE10_HIGH_INT_STATUS [11] 0 R STAGE11_HIGH_INT_STATUS [15:12] 1 Unused Description 1 = indicates STAGE8_HIGH_THRESHOLD value was exceeded STAGE9 CDC conversion high limit interrupt result 1 = indicates STAGE9_HIGH_THRESHOLD value was exceeded STAGE10 CDC conversion high limit interrupt result 1 = indicates STAGE10_HIGH_THRESHOLD value was exceeded STAGE11 CDC conversion high limit interrupt result 1 = indicates STAGE11_HIGH_THRESHOLD value was exceeded Set to 0 規定値を超えていない場合は、レジスタ読み出しの後に自動的に 0 にクリアされます。 表 30.STAGE_COMPLETE_INT_STATUS レジスタ1 Address Data Bit Default Value Type Name Description 0x00A [0] 0 R STAGE0_COMPLETE_INT_STATUS [1] 0 R STAGE1_COMPLETE_INT_STATUS [2] 0 R STAGE2_COMPLETE_INT_STATUS [3] 0 R STAGE3_COMPLETE_INT_STATUS [4] 0 R STAGE4_COMPLETE_INT_STATUS [5] 0 R STAGE5_COMPLETE_INT_STATUS [6] 0 R STAGE6_COMPLETE_INT_STATUS [7] 0 R STAGE7_COMPLETE_INT_STATUS [8] 0 R STAGE8_COMPLETE_INT_STATUS [9] 0 R STAGE9_COMPLETE_INT_STATUS [10] 0 R STAGE10_COMPLETE_INT_STATUS [11] 0 R STAGE11_COMPLETE_INT_STATUS [12] 0 R GPIO_INT_STATUS STAGE0 conversion complete register interrupt status 1 = indicates STAGE0 conversion completed STAGE1 conversion complete register interrupt status 1 = indicates STAGE1 conversion completed STAGE2 conversion complete register interrupt status 1 = indicates STAGE2 conversion completed STAGE3 conversion complete register interrupt status 1 = indicates STAGE3 conversion completed STAGE4 conversion complete register interrupt status 1 = indicates STAGE4 conversion completed STAGE5 conversion complete register interrupt status 1 = indicates STAGE5 conversion completed STAGE6 conversion complete register interrupt status 1 = indicates STAGE6 conversion completed STAGE7 conversion complete register interrupt status 1 = indicates STAGE7 conversion completed STAGE8 conversion complete register interrupt status 1 = indicates STAGE8 conversion completed STAGE9 conversion complete register interrupt status 1 = indicates STAGE9 conversion completed STAGE10 conversion complete register interrupt status 1 = indicates STAGE10 conversion completed STAGE11 conversion complete register interrupt status 1 = indicates STAGE11 conversion completed GPIO input pin status 1 = indicates level on GPIO pin has changed Set to 0 [15:13] 1 Unused 規定値を超えていない場合は、レジスタ読み出しの後に自動的に 0 にクリアされます。 表 31.CDC 16 ビット変換データ・レジスタ Address Data Bit Default Value Type Name Description 0x00B 0x00C 0x00D 0x00E 0x00F 0x010 [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] 0 0 0 0 0 0 R R R R R R CDC_RESULT_S0 CDC_RESULT_S1 CDC_RESULT_S2 CDC_RESULT_S3 CDC_RESULT_S4 CDC_RESULT_S5 STAGE0 CDC 16-bit conversion data STAGE1 CDC 16-bit conversion data STAGE2 CDC 16-bit conversion data STAGE3 CDC 16-bit conversion data STAGE4 CDC 16-bit conversion data STAGE5 CDC 16-bit conversion data Rev. 0 － 48/67 － AD7147 Address Data Bit Default Value Type Name Description 0x011 0x012 0x013 0x014 0x015 0x016 [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] 0 0 0 0 0 0 R R R R R R CDC_RESULT_S6 CDC_RESULT_S7 CDC_RESULT_S8 CDC_RESULT_S9 CDC_RESULT_S10 CDC_RESULT_S11 STAGE6 CDC 16-bit conversion data STAGE7 CDC 16-bit conversion data STAGE8 CDC 16-bit conversion data STAGE9 CDC 16-bit conversion data STAGE10 CDC 16-bit conversion data STAGE11 CDC 16-bit conversion data 表 32.デバイス ID レジスタ Address Data Bit Default Value Type Name Description 0x017 [3:0] [15:4] 0 147 R R REVISION_CODE DEVID Revision code Device ID = 0001 0100 0111 表 33.近接ステータス・レジスタ Address Data Bit Default Value Type Name Description 0x042 [0] 0 R STAGE0_PROXIMITY_STATUS [1] 0 R STAGE1_PROXIMITY_STATUS [2] 0 R STAGE2_PROXIMITY_STATUS [3] 0 R STAGE3_PROXIMITY_STATUS [4] 0 R STAGE4_PROXIMITY_STATUS [5] 0 R STAGE5_PROXIMITY_STATUS [6] 0 R STAGE6_PROXIMITY_STATUS [7] 0 R STAGE7_PROXIMITY_STATUS [8] 0 R STAGE8_PROXIMITY_STATUS [9] 0 R STAGE9_PROXIMITY_STATUS [10] 0 R STAGE10_PROXIMITY_STATU S STAGE0 proximity status register 1 = indicates proximity has been detected on STAGE0 STAGE1 proximity status register 1 = indicates proximity has been detected on STAGE1 STAGE2 proximity status register 1 = indicates proximity has been detected on STAGE2 STAGE3 proximity status register 1 = indicates proximity has been detected on STAGE3 STAGE4 proximity status register 1 = indicates proximity has been detected on STAGE4 STAGE5 proximity status register 1 = indicates proximity has been detected on STAGE5 STAGE6 proximity status register 1 = indicates proximity has been detected on STAGE6 STAGE7 proximity status register 1 = indicates proximity has been detected on STAGE7 STAGE8 proximity status register 1 = indicates proximity has been detected on STAGE8 STAGE9 proximity status register 1 = indicates proximity has been detected on STAGE9 STAGE10 proximity status register [11] 0 R STAGE11_PROXIMITY_STATU S [15:12] Rev. 0 1 = indicates proximity has been detected on STAGE10 STAGE11 proximity status register 1 = indicates proximity has been detected on STAGE11 Set to 0 Unused － 49/67 － AD7147 バンク 2 レジスタ すべてのアドレス値は 16 進で表します。 表 34.STAGEx_CONNECTION [6:0] レジスタの説明 (x = 0～11) Data Bit Default Value Type Name Description [1:0] X R/W CIN0_CONNECTION_SETUP CIN0 connection setup 00 = CIN0 not connected to CDC inputs 01 = CIN0 connected to CDC negative input 10 = CIN0 connected to CDC positive input 11 = CIN0 connected to BIAS (connect unused CINx inputs) [3:2] X R/W CIN1_CONNECTION_SETUP CIN1 connection setup 00 = CIN1 not connected to CDC inputs 01 = CIN1 connected to CDC negative input 10 = CIN1 connected to CDC positive input 11 = CIN1 connected to BIAS (connect unused CINx inputs) [5:4] X R/W CIN2_CONNECTION_SETUP CIN2 connection setup 00 = CIN2 not connected to CDC inputs 01 = CIN2 connected to CDC negative input 10 = CIN2 connected to CDC positive input 11 = CIN2 connected to BIAS (connect unused CINx inputs) [7:6] X R/W CIN3_CONNECTION_SETUP CIN3 connection setup 00 = CIN3 not connected to CDC inputs 01 = CIN3 connected to CDC negative input 10 = CIN3 connected to CDC positive input 11 = CIN3 connected to BIAS (connect unused CINx inputs) [9:8] X R/W CIN4_CONNECTION_SETUP CIN4 connection setup 00 = CIN4 not connected to CDC inputs 01 = CIN4 connected to CDC negative input 10 = CIN4 connected to CDC positive input 11 = CIN4 connected to BIAS (connect unused CINx inputs) [11:10] X R/W CIN5_CONNECTION_SETUP CIN5 connection setup 00 = CIN5 not connected to CDC inputs 01 = CIN5 connected to CDC negative input 10 = CIN5 connected to CDC positive input 11 = CIN5 connected to BIAS (connect unused CINx inputs) [13:12] X R/W CIN6_CONNECTION_SETUP CIN6 connection setup 00 = CIN6 not connected to CDC inputs 01 = CIN6 connected to CDC negative input 10 = CIN6 connected to CDC positive input 11 = CIN6 connected to BIAS (connect unused CINx inputs) [15:14] X Unused Set to 0 表 35.STAGEx_CONNECTION [12:7] レジスタの説明 (x = 0～11) Data Bit Default Value Type Name Description [1:0] X R/W CIN7_CONNECTION_SETUP CIN7 connection setup 00 = CIN7 not connected to CDC inputs 01 = CIN7 connected to CDC negative input 10 = CIN7 connected to CDC positive input 11 = CIN7 connected to BIAS (connect unused CINx inputs) [3:2] X R/W CIN8_CONNECTION_SETUP CIN8 connection setup 00 = CIN8 not connected to CDC inputs 01 = CIN8 connected to CDC negative input 10 = CIN8 connected to CDC positive input 11 = CIN8 connected to BIAS (connect unused CINx inputs) Rev. 0 － 50/67 － AD7147 Data Bit Default Value Type Name Description [5:4] X R/W CIN9_CONNECTION_SETUP CIN9 connection setup 00 = CIN9 not connected to CDC inputs 01 = CIN9 connected to CDC negative input 10 = CIN9 connected to CDC positive input 11 = CIN9 connected to BIAS (connect unused CINx inputs) [7:6] X R/W CIN10_CONNECTION_SETUP CIN10 connection setup 00 = CIN10 not connected to CDC inputs 01 = CIN10 connected to CDC negative input 10 = CIN10 connected to CDC positive input 11 = CIN10 connected to BIAS (connect unused CINx inputs) [9:8] X R/W CIN11_CONNECTION_SETUP CIN11 connection setup 00 = CIN11 not connected to CDC inputs 01 = CIN11 connected to CDC negative input 10 = CIN11 connected to CDC positive input 11 = CIN11 connected to BIAS (connect unused CINx inputs) [11:10] X R/W CIN12_CONNECTION_SETUP CIN12 connection setup 00 = CIN12 not connected to CDC inputs 01 = CIN12 connected to CDC negative input 10 = CIN12 connected to CDC positive input 11 = CIN12 connected to BIAS (connect unused CINx inputs) [13:12] X R/W SE_CONNECTION_SETUP Single-ended measurement connection setup. 00 =Do not use 01 = Use when one CINx connected to CDC positive input, singleended measurements only 10 = Use when one CINx connected to CDC negative input, singleended measurements only 11 = Differential connection to CDC [14] X R/W NEG_AFE_OFFSET_DISABLE Negative AFE offset enable control 0 = enable 1 = disable [15] X R/W POS_AFE_OFFSET_DISABLE Positive AFE offset enable control 0 = enable 1 = disable Rev. 0 － 51/67 － AD7147 表 36.STAGEx_AFE_OFFSET レジスタの説明 (x = 0～11) Data Bit Default Value Type Name Description [5:0] X R/W NEG_AFE_OFFSET Negative AFE offset setting (20 pF range) 1 LSB value = 0.32 pF of offset [6] X Unused Set to 0 [7] X R/W NEG_AFE_OFFSET_SWAP Negative AFE offset swap control 0 = NEG_AFE_OFFSET applied to CDC negative input 1 = NEG_AFE_OFFSET applied to CDC positive input [13:8] X R/W POS_AFE_OFFSET Positive AFE offset setting (20 pF range) 1 LSB value = 0.32 pF of offset [14] X Unused Set to 0 [15] X POS_AFE_OFFSET_SWAP Positive AFE offset swap control 0 = POS_AFE_OFFSET applied to CDC positive input 1 = POS_AFE_OFFSET applied to CDC negative input R/W 表 37.STAGEx_SENSITIVITY レジスタの説明 (x = 0～11) Data Bit Default Value Type Name Description [3:0] X R/W NEG_THRESHOLD_SENSITIVITY Negative threshold sensitivity control 0000 = 25%, 0001 = 29.73%, 0010 = 34.40%, 0011 = 39.08% 0100 = 43.79%, 0101 = 48.47%, 0110 = 53.15% 0111 = 57.83%, 1000 = 62.51%, 1001 = 67.22% 1010 = 71.90%, 1011 = 76.58%, 1100 = 81.28% 1101 = 85.96%, 1110 = 90.64%, 1111 = 95.32% [6:4] X R/W NEG_PEAK_DETECT Negative peak detect setting 000 = 40% level, 001 = 50% level, 010 = 60% level 011 = 70% level, 100 = 80% level, 101 = 90% level [7] X R/W Unused Set to 0 [11:8] X R/W POS_THRESHOLD_SENSITIVITY Positive threshold sensitivity control 0000 = 25%, 0001 = 29.73%, 0010 = 34.40%, 0011 = 39.08% 0100 = 43.79%, 0101 = 48.47%, 0110 = 53.15% 0111 = 57.83%, 1000 = 62.51%, 1001 = 67.22% 1010 = 71.90%, 1011 = 76.58%, 1100 = 81.28% 1101 = 85.96%, 1110 = 90.64%, 1111 = 95.32% [14:12] X R/W POS_PEAK_DETECT Positive peak detect setting 000 = 40% level, 001 = 50% level, 010 = 60% level 011 = 70% level, 100 = 80% level, 101 = 90% level [15] X R/W Unused Set to 0 Rev. 0 － 52/67 － AD7147 表 38.ステージ 0～ステージ 12 の設定レジスタ Address Data Bit Default Type Name Description 0x080 [15:0] X R/W STAGE0_CONNECTION [6:0] STAGE0 CIN [6:0] connection setup (see 表 34) 0x081 [15:0] X R/W STAGE0_CONNECTION [12:7] STAGE0 CIN [12:7] connection setup (see 表 35) 0x082 [15:0] X R/W STAGE0_AFE_OFFSET STAGE0 AFE offset control (see 表 36) 0x083 [15:0] X R/W STAGE0_SENSITIVITY STAGE0 sensitivity control (see 表 37) 0x084 0x085 0x086 0x087 [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE0_OFFSET_LOW STAGE0_OFFSET_HIGH STAGE0_OFFSET_HIGH_CLAMP STAGE0_ OFFSET_LOW_CLAMP STAGE0 initial offset low value STAGE0 initial offset high value STAGE0 offset high clamp value STAGE0 offset low clamp value 0x088 [15:0] X R/W STAGE1_CONNECTION [6:0] STAGE1 CIN [6:0] connection setup (see 表 34) 0x089 [15:0] X R/W STAGE1_CONNECTION [12:7] STAGE1 CIN [12:7] connection setup (see 表 35) 0x08A [15:0] X R/W STAGE1_AFE_OFFSET STAGE1 AFE offset control (see 表 36) 0x08B [15:0] X R/W STAGE1_SENSITIVITY STAGE1 sensitivity control (see 表 37) 0x08C 0x08D 0x08E 0x08F [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE1_OFFSET_LOW STAGE1_OFFSET_HIGH STAGE1_OFFSET_HIGH_CLAMP STAGE1_OFFSET_LOW_CLAMP STAGE1 initial offset low value STAGE1 initial offset high value STAGE1 offset high clamp value STAGE1 offset low clamp value 0x090 [15:0] X R/W STAGE2_CONNECTION [6:0] STAGE2 CIN [6:0] connection setup (see 表 34) 0x091 [15:0] X R/W STAGE2_CONNECTION [12:7] STAGE2 CIN [12:7] connection setup (see 表 35) 0x092 [15:0] X R/W STAGE2_AFE_OFFSET STAGE2 AFE offset control (see 表 36) 0x093 [15:0] X R/W STAGE2_SENSITIVITY STAGE2 sensitivity control (see 表 37) 0x094 0x095 0x096 0x097 [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE2_OFFSET_LOW STAGE2_OFFSET_HIGH STAGE2_OFFSET_HIGH_CLAMP STAGE2_OFFSET_LOW_CLAMP STAGE2 initial offset low value STAGE2 initial offset high value STAGE2 offset high clamp value STAGE2 offset low clamp value 0x098 [15:0] X R/W STAGE3_CONNECTION [6:0] STAGE3 CIN [6:0] connection setup (see 表 34 0x099 [15:0] X R/W STAGE3_CONNECTION [12:7] STAGE3 CIN [12:7] connection setup (see 表 35) 0x09A [15:0] X R/W STAGE3_AFE_OFFSET STAGE3 AFE offset control (see 表 36) 0x09B [15:0] X R/W STAGE3_SENSITIVITY STAGE3 sensitivity control (see 表 37) 0x09C 0x09D 0x09E 0x09F [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE3_OFFSET_LOW STAGE3_OFFSET_HIGH STAGE3_OFFSET_HIGH_CLAMP STAGE3_OFFSET_LOW_CLAMP STAGE3 initial offset low value STAGE3 initial offset high value STAGE3 offset high clamp value STAGE3 offset low clamp value 0x0A0 [15:0] X R/W STAGE4_CONNECTION [6:0] STAGE4 CIN [6:0] connection setup (see 表 34) 0x0A1 [15:0] X R/W STAGE4_CONNECTION [12:7] STAGE4 CIN [12:7] connection setup (see 表 35) 0x0A2 [15:0] X R/W STAGE4_AFE_OFFSET STAGE4 AFE offset control (see 表 36) 0x0A3 [15:0] X R/W STAGE4_SENSITIVITY STAGE4 sensitivity control (see 表 37) 0x0A4 0x0A5 0x0A6 0x0A7 [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE4_OFFSET_LOW STAGE4_OFFSET_HIGH STAGE4_OFFSET_HIGH_CLAMP STAGE4_OFFSET_LOW_CLAMP STAGE4 initial offset low value STAGE4 initial offset high value STAGE4 offset high clamp value STAGE4 offset low clamp value 0x0A8 [15:0] X R/W STAGE5_CONNECTION [6:0] STAGE5 CIN [6:0] connection setup (see 表 34) 0x0A9 [15:0] X R/W STAGE5_CONNECTION [12:7] STAGE5 CIN [12:7] connection setup (see 表 35) 0x0AA [15:0] X R/W STAGE5_AFE_OFFSET STAGE5 AFE offset control (see 表 36) 0x0AB [15:0] X R/W STAGE5_SENSITIVITY STAGE5 sensitivity control (see 表 37) 0x0AC 0x0AD 0x0AE 0x0AF [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE5_OFFSET_LOW STAGE5_OFFSET_HIGH STAGE5_OFFSET_HIGH_CLAMP STAGE5_OFFSET_LOW_CLAMP STAGE5 initial offset low value STAGE5 initial offset high value STAGE5 offset high clamp value STAGE5 offset low clamp value 0x0B0 [15:0] X R/W STAGE6_CONNECTION [6:0] STAGE6 CIN [6:0] connection setup (see 表 34) 0x0B1 [15:0] X R/W STAGE6_CONNECTION [12:7] STAGE6 CIN [12:7]connection setup (see 表 35) 0x0B2 [15:0] X R/W STAGE6_AFE_OFFSET STAGE6 AFE offset control (see 表 36) 0x0B3 [15:0] X R/W STAGE6_SENSITIVITY STAGE6 sensitivity control (see 表 37) 0x0B4 [15:0] X R/W STAGE6_OFFSET_LOW STAGE6 initial offset low value Rev. 0 － 53/67 － AD7147 Address Data Bit Default Type Name Description 0x0B5 0x0B6 0x0B7 [15:0] [15:0] [15:0] X X X R/W R/W R/W STAGE6_OFFSET_HIGH STAGE6_OFFSET_HIGH_CLAMP STAGE6_OFFSET_LOW_CLAMP STAGE6 initial offset high value STAGE6 offset high clamp value STAGE6 offset low clamp value 0x0B8 [15:0] X R/W STAGE7_CONNECTION [6:0] STAGE7 CIN [6:0] connection setup (see 表 34) 0x0B9 [15:0] X R/W STAGE7_CONNECTION[12:7] STAGE7 CIN [12:7] connection setup (see 表 35) 0x0BA [15:0] X R/W STAGE7_AFE_OFFSET STAGE7 AFE offset control (see 表 36) 0x0BB [15:0] X R/W STAGE7_SENSITIVITY STAGE7 sensitivity control (see 表 37) 0x0BC 0x0BD 0x0BE 0x0BF [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE7_OFFSET_LOW STAGE7_OFFSET_HIGH STAGE7_OFFSET_HIGH_CLAMP STAGE7_OFFSET_LOW_CLAMP STAGE7 initial offset low value STAGE7 initial offset high value STAGE7 offset high clamp value STAGE7 offset low clamp value 0x0C0 [15:0] X R/W STAGE8_CONNECTION [6:0] STAGE8 CIN [6:0] connection setup (see 表 34) 0x0C1 [15:0] X R/W STAGE8_CONNECTION [12:7] STAGE8 CIN [12:7]connection setup (see 表 35) 0x0C2 [15:0] X R/W STAGE8_AFE_OFFSET STAGE8 AFE offset control (see 表 36) 0x0C3 [15:0] X R/W STAGE8_SENSITIVITY STAGE8 sensitivity control (see 表 37) 0x0C4 0x0C5 0x0C6 0x0C7 [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE8_OFFSET_LOW STAGE8_OFFSET_HIGH STAGE8_OFFSET_HIGH_CLAMP STAGE8_OFFSET_LOW_CLAMP STAGE8 initial offset low value STAGE8 initial offset high value STAGE8 offset high clamp value STAGE8 offset low clamp value 0x0C8 [15:0] X R/W STAGE9_CONNECTION [6:0] STAGE9 CIN [6:0] connection setup (see 表 34) 0x0C9 [15:0] X R/W STAGE9_CONNECTION [12:7] STAGE9 CIN [12:7]connection setup (see 表 35) 0x0CA [15:0] X R/W STAGE9_AFE_OFFSET STAGE9 AFE offset control (see 表 36) 0x0CB [15:0] X R/W STAGE9_SENSITIVITY STAGE9 sensitivity control (see 表 37) 0x0CC 0x0CD 0x0CE 0x0CF [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE9_OFFSET_LOW STAGE9_OFFSET_HIGH STAGE9_OFFSET_HIGH_CLAMP STAGE9_OFFSET_LOW_CLAMP STAGE9 initial offset low value STAGE9 initial offset high value STAGE9 offset high clamp value STAGE9 offset low clamp value 0x0D0 [15:0] X R/W STAGE10_CONNECTION [6:0] STAGE10 CIN [6:0] connection setup (see 表 34) 0x0D1 [15:0] X R/W STAGE10_CONNECTION [12:7] STAGE10 CIN [12:7]connection setup (see 表 35) 0x0D2 [15:0] X R/W STAGE10_AFE_OFFSET STAGE10 AFE offset control (see 表 36) 0x0D3 [15:0] X R/W STAGE10_SENSITIVITY STAGE10 sensitivity control (see 表 37) 0x0D4 0x0D5 0x0D6 0x0D7 [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE10_OFFSET_LOW STAGE10_OFFSET_HIGH STAGE10_OFFSET_HIGH_CLAMP STAGE10_OFFSET_LOW_CLAMP STAGE10 initial offset low value STAGE10 initial offset high value STAGE10 offset high clamp value STAGE10 offset low clamp value 0x0D8 [15:0] X R/W STAGE11_CONNECTION [6:0] STAGE11 CIN [6:0] connection setup (see 表 34) 0x0D9 [15:0] X R/W STAGE11_CONNECTION[12:7] STAGE11 CIN [12:7] connection setup (see 表 35) 0x0DA [15:0] X R/W STAGE11_AFE_OFFSET STAGE11 AFE offset control (see 表 36) 0x0DB [15:0] X R/W STAGE11_SENSITIVITY STAGE11 sensitivity control (see 表 37) 0x0DC 0x0DD 0x0DE 0x0DF [15:0] [15:0] [15:0] [15:0] X X X X R/W R/W R/W R/W STAGE11_OFFSET_LOW STAGE11_OFFSET_HIGH STAGE11_OFFSET_HIGH_CLAMP STAGE11_OFFSET_LOW_CLAMP STAGE11 initial offset low value STAGE11 initial offset high value STAGE11 offset high clamp value STAGE11 offset low clamp value Rev. 0 － 54/67 － AD7147 バンク 3 レジスタ すべてのアドレス値は 16 進で表します。 表 39.ステージ 0 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x0E0 [15:0] X R/W STAGE0_CONV_DATA 0x0E1 0x0E2 0x0E3 0x0E4 0x0E5 0x0E6 0x0E7 0x0E8 0x0E9 0x0EA 0x0EB 0x0EC 0x0ED 0x0EE 0x0EF 0x0F0 0x0F1 0x0F2 0x0F3 0x0F4 0x0F5 0x0F6 0x0F7 0x0F8 0x0F9 0x0FA 0x0FB 0x0FC 0x0FD 0x0FE 0x0FF 0x100 0x101 0x102 0x103 [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE0_FF_WORD0 STAGE0_FF_WORD1 STAGE0_FF_WORD2 STAGE0_FF_WORD3 STAGE0_FF_WORD4 STAGE0_FF_WORD5 STAGE0_FF_WORD6 STAGE0_FF_WORD7 STAGE0_SF_WORD0 STAGE0_SF_WORD1 STAGE0_SF_WORD2 STAGE0_SF_WORD3 STAGE0_SF_WORD4 STAGE0_SF_WORD5 STAGE0_SF_WORD6 STAGE0_SF_WORD7 STAGE0_SF_AMBIENT STAGE0_FF_AVG STAGE0_PEAK_DETECT_WORD0 STAGE0_PEAK_DETECT_WORD1 STAGE0_MAX_WORD0 STAGE0_MAX_WORD1 STAGE0_MAX_WORD2 STAGE0_MAX_WORD3 STAGE0_MAX_AVG STAGE0_HIGH_THRESHOLD STAGE0_MAX_TEMP STAGE0_MIN_WORD0 STAGE0_MIN_WORD1 STAGE0_MIN_WORD2 STAGE0_MIN_WORD3 STAGE0_MIN_AVG STAGE0_LOW_THRESHOLD STAGE0_MIN_TEMP Unused STAGE0 CDC 16-bit conversion data (copy of CDC_RESULT_S0 register) STAGE0 fast FIFO WORD0 STAGE0 fast FIFO WORD1 STAGE0 fast FIFO WORD2 STAGE0 fast FIFO WORD3 STAGE0 fast FIFO WORD4 STAGE0 fast FIFO WORD5 STAGE0 fast FIFO WORD6 STAGE0 fast FIFO WORD7 STAGE0 slow FIFO WORD0 STAGE0 slow FIFO WORD1 STAGE0 slow FIFO WORD2 STAGE0 slow FIFO WORD3 STAGE0 slow FIFO WORD4 STAGE0 slow FIFO WORD5 STAGE0 slow FIFO WORD6 STAGE0 slow FIFO WORD7 STAGE0 slow FIFO ambient value STAGE0 fast FIFO average value STAGE0 peak FIFO WORD0 value STAGE0 peak FIFO WORD1 value STAGE0 maximum value FIFO WORD0 STAGE0 maximum value FIFO WORD1 STAGE0 maximum value FIFO WORD2 STAGE0 maximum value FIFO WORD3 STAGE0 average maximum FIFO value STAGE0 high threshold value STAGE0 temporary maximum value STAGE0 minimum value FIFO WORD0 STAGE0 minimum value FIFO WORD1 STAGE0 minimum value FIFO WORD2 STAGE0 minimum value FIFO WORD3 STAGE0 average minimum FIFO value STAGE0 low threshold value STAGE0 temporary minimum value Set to 0 Rev. 0 － 55/67 － AD7147 表 40.ステージ 1 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x104 [15:0] X R/W STAGE1_CONV_DATA 0x105 0x106 0x107 0x108 0x109 0x10A 0x10B 0x10C 0x10D 0x10E 0x10F 0x110 0x111 0x112 0x113 0x114 0x115 0x116 0x117 0x118 0x119 0x11A 0x11B 0x11C 0x11D 0x11E 0x11F 0x120 0x121 0x122 0x123 0x124 0x125 0x126 0x127 [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE1_FF_WORD0 STAGE1_FF_WORD1 STAGE1_FF_WORD2 STAGE1_FF_WORD3 STAGE1_FF_WORD4 STAGE1_FF_WORD5 STAGE1_FF_WORD6 STAGE1_FF_WORD7 STAGE1_SF_WORD0 STAGE1_SF_WORD1 STAGE1_SF_WORD2 STAGE1_SF_WORD3 STAGE1_SF_WORD4 STAGE1_SF_WORD5 STAGE1_SF_WORD6 STAGE1_SF_WORD7 STAGE1_SF_AMBIENT STAGE1_FF_AVG STAGE1_PEAK_DETECT_WORD0 STAGE1_PEAK_DETECT_WORD1 STAGE1_MAX_WORD0 STAGE1_MAX_WORD1 STAGE1_MAX_WORD2 STAGE1_MAX_WORD3 STAGE1_MAX_AVG STAGE1_HIGH_THRESHOLD STAGE1_MAX_TEMP STAGE1_MIN_WORD0 STAGE1_MIN_WORD1 STAGE1_MIN_WORD2 STAGE1_MIN_WORD3 STAGE1_MIN_AVG STAGE1_LOW_THRESHOLD STAGE1_MIN_TEMP Unused STAGE1 CDC 16-bit conversion data (copy of CDC_RESULT_S1 register STAGE1 fast FIFO WORD0 STAGE1 fast FIFO WORD1 STAGE1 fast FIFO WORD2 STAGE1 fast FIFO WORD3 STAGE1 fast FIFO WORD4 STAGE1 fast FIFO WORD5 STAGE1 fast FIFO WORD6 STAGE1 fast FIFO WORD7 STAGE1 slow FIFO WORD0 STAGE1 slow FIFO WORD1 STAGE1 slow FIFO WORD2 STAGE1 slow FIFO WORD3 STAGE1 slow FIFO WORD4 STAGE1 slow FIFO WORD5 STAGE1 slow FIFO WORD6 STAGE1 slow FIFO WORD7 STAGE1 slow FIFO ambient value STAGE1 fast FIFO average value STAGE1 peak FIFO WORD0 value STAGE1 peak FIFO WORD1 value STAGE1 maximum value FIFO WORD0 STAGE1 maximum value FIFO WORD1 STAGE1 maximum value FIFO WORD2 STAGE1 maximum value FIFO WORD3 STAGE1 average maximum FIFO value STAGE1 high threshold value STAGE1 temporary maximum value STAGE1 minimum value FIFO WORD0 STAGE1 minimum value FIFO WORD1 STAGE1 minimum value FIFO WORD2 STAGE1 minimum value FIFO WORD3 STAGE1 average minimum FIFO value STAGE1 low threshold value STAGE1 temporary minimum value Set to 0 Rev. 0 － 56/67 － AD7147 表 41.ステージ 2 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x128 [15:0] X R/W STAGE2_CONV_DATA 0x129 0x12A 0x12B 0x12C 0x12D 0x12E 0x12F 0x130 0x131 0x132 0x133 0x134 0x135 0x136 0x137 0x138 0x139 0x13A 0x13B 0x13C 0x13D 0x13E 0x13F 0x140 0x141 0x142 0x143 0x144 0x145 0x146 0x147 0x148 0x149 0x14A 0x14B [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE2_FF_WORD0 STAGE2_FF_WORD1 STAGE2_FF_WORD2 STAGE2_FF_WORD3 STAGE2_FF_WORD4 STAGE2_FF_WORD5 STAGE2_FF_WORD6 STAGE2_FF_WORD7 STAGE2_SF_WORD0 STAGE2_SF_WORD1 STAGE2_SF_WORD2 STAGE2_SF_WORD3 STAGE2_SF_WORD4 STAGE2_SF_WORD5 STAGE2_SF_WORD6 STAGE2_SF_WORD7 STAGE2_SF_AMBIENT STAGE2_FF_AVG STAGE2_PEAK_DETECT_WORD0 STAGE2_PEAK_DETECT_WORD1 STAGE2_MAX_WORD0 STAGE2_MAX_WORD1 STAGE2_MAX_WORD2 STAGE2_MAX_WORD3 STAGE2_MAX_AVG STAGE2_HIGH_THRESHOLD STAGE2_MAX_TEMP STAGE2_MIN_WORD0 STAGE2_MIN_WORD1 STAGE2_MIN_WORD2 STAGE2_MIN_WORD3 STAGE2_MIN_AVG STAGE2_LOW_THRESHOLD STAGE2_MIN_TEMP Unused STAGE2 CDC 16-bit conversion data (copy of CDC_RESULT_S2 register) STAGE2 fast FIFO WORD0 STAGE2 fast FIFO WORD1 STAGE2 fast FIFO WORD2 STAGE2 fast FIFO WORD3 STAGE2 fast FIFO WORD4 STAGE2 fast FIFO WORD5 STAGE2 fast FIFO WORD6 STAGE2 fast FIFO WORD7 STAGE2 slow FIFO WORD0 STAGE2 slow FIFO WORD1 STAGE2 slow FIFO WORD2 STAGE2 slow FIFO WORD3 STAGE2 slow FIFO WORD4 STAGE2 slow FIFO WORD5 STAGE2 slow FIFO WORD6 STAGE2 slow FIFO WORD7 STAGE2 slow FIFO ambient value STAGE2 fast FIFO average value STAGE2 peak FIFO WORD0 value STAGE2 peak FIFO WORD1 value STAGE2 maximum value FIFO WORD0 STAGE2 maximum value FIFO WORD1 STAGE2 maximum value FIFO WORD2 STAGE2 maximum value FIFO WORD3 STAGE2 average maximum FIFO value STAGE2 high threshold value STAGE2 temporary maximum value STAGE2 minimum value FIFO WORD0 STAGE2 minimum value FIFO WORD1 STAGE2 minimum value FIFO WORD2 STAGE2 minimum value FIFO WORD3 STAGE2 average minimum FIFO value STAGE2 low threshold value STAGE2 temporary minimum value Set to 0 Rev. 0 － 57/67 － AD7147 表 42.ステージ 3 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x14C [15:0] X R/W STAGE3_CONV_DATA 0x14D 0x14E 0x14F 0x150 0x151 0x152 0x153 0x154 0x155 0x156 0x157 0x158 0x159 0x15A 0x15B 0x15C 0x15D 0x15E 0x15F 0x160 0x161 0x162 0x163 0x164 0x165 0x166 0x167 0x168 0x169 0x16A 0x16B 0x16C 0x16D 0x16E 0x16F [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE3_FF_WORD0 STAGE3_FF_WORD1 STAGE3_FF_WORD2 STAGE3_FF_WORD3 STAGE3_FF_WORD4 STAGE3_FF_WORD5 STAGE3_FF_WORD6 STAGE3_FF_WORD7 STAGE3_SF_WORD0 STAGE3_SF_WORD1 STAGE3_SF_WORD2 STAGE3_SF_WORD3 STAGE3_SF_WORD4 STAGE3_SF_WORD5 STAGE3_SF_WORD6 STAGE3_SF_WORD7 STAGE3_SF_AMBIENT STAGE3_FF_AVG STAGE3_PEAK_DETECT_WORD0 STAGE3_PEAK_DETECT_WORD1 STAGE3_MAX_WORD0 STAGE3_MAX_WORD1 STAGE3_MAX_WORD2 STAGE3_MAX_WORD3 STAGE3_MAX_AVG STAGE3_HIGH_THRESHOLD STAGE3_MAX_TEMP STAGE3_MIN_WORD0 STAGE3_MIN_WORD1 STAGE3_MIN_WORD2 STAGE3_MIN_WORD3 STAGE3_MIN_AVG STAGE3_LOW_THRESHOLD STAGE3_MIN_TEMP Unused STAGE3 CDC 16-bit conversion data (copy of CDC_RESULT_S3 register) STAGE3 fast FIFO WORD0 STAGE3 fast FIFO WORD1 STAGE3 fast FIFO WORD2 STAGE3 fast FIFO WORD3 STAGE3 fast FIFO WORD4 STAGE3 fast FIFO WORD5 STAGE3 fast FIFO WORD6 STAGE3 fast FIFO WORD7 STAGE3 slow FIFO WORD0 STAGE3 slow FIFO WORD1 STAGE3 slow FIFO WORD2 STAGE3 slow FIFO WORD3 STAGE3 slow FIFO WORD4 STAGE3 slow FIFO WORD5 STAGE3 slow FIFO WORD6 STAGE3 slow FIFO WORD7 STAGE3 slow FIFO ambient value STAGE3 fast FIFO average value STAGE3 peak FIFO WORD0 value STAGE3 peak FIFO WORD1 value STAGE3 maximum value FIFO WORD0 STAGE3 maximum value FIFO WORD1 STAGE3 maximum value FIFO WORD2 STAGE3 maximum value FIFO WORD3 STAGE3 average maximum FIFO value STAGE3 high threshold value STAGE3 temporary maximum value STAGE3 minimum value FIFO WORD0 STAGE3 minimum value FIFO WORD1 STAGE3 minimum value FIFO WORD2 STAGE3 minimum value FIFO WORD3 STAGE3 average minimum FIFO value STAGE3 low threshold value STAGE3 temporary minimum value Set to 0 Rev. 0 － 58/67 － AD7147 表 43.ステージ 4 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x170 [15:0] X R/W STAGE4_CONV_DATA 0x171 0x172 0x173 0x174 0x175 0x176 0x177 0x178 0x179 0x17A 0x17B 0x17C 0x17D 0x17E 0x17F 0x180 0x181 0x182 0x183 0x184 0x185 0x186 0x187 0x188 0x189 0x18A 0x18B 0x18C 0x18D 0x18E 0x18F 0x190 0x191 0x192 0x193 [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE4_FF_WORD0 STAGE4_FF_WORD1 STAGE4_FF_WORD2 STAGE4_FF_WORD3 STAGE4_FF_WORD4 STAGE4_FF_WORD5 STAGE4_FF_WORD6 STAGE4_FF_WORD7 STAGE4_SF_WORD0 STAGE4_SF_WORD1 STAGE4_SF_WORD2 STAGE4_SF_WORD3 STAGE4_SF_WORD4 STAGE4_SF_WORD5 STAGE4_SF_WORD6 STAGE4_SF_WORD7 STAGE4_SF_AMBIENT STAGE4_FF_AVG STAGE4_PEAK_DETECT_WORD0 STAGE4_PEAK_DETECT_WORD1 STAGE4_MAX_WORD0 STAGE4_MAX_WORD1 STAGE4_MAX_WORD2 STAGE4_MAX_WORD3 STAGE4_MAX_AVG STAGE4_HIGH_THRESHOLD STAGE4_MAX_TEMP STAGE4_MIN_WORD0 STAGE4_MIN_WORD1 STAGE4_MIN_WORD2 STAGE4_MIN_WORD3 STAGE4_MIN_AVG STAGE4_LOW_THRESHOLD STAGE4_MIN_TEMP Unused STAGE4 CDC 16-bit conversion data (copy of CDC_RESULT_S4 register) STAGE4 fast FIFO WORD0 STAGE4 fast FIFO WORD1 STAGE4 fast FIFO WORD2 STAGE4 fast FIFO WORD3 STAGE4 fast FIFO WORD4 STAGE4 fast FIFO WORD5 STAGE4 fast FIFO WORD6 STAGE4 fast FIFO WORD7 STAGE4 slow FIFO WORD0 STAGE4 slow FIFO WORD1 STAGE4 slow FIFO WORD2 STAGE4 slow FIFO WORD3 STAGE4 slow FIFO WORD4 STAGE4 slow FIFO WORD5 STAGE4 slow FIFO WORD6 STAGE4 slow FIFO WORD7 STAGE4 slow FIFO ambient value STAGE4 fast FIFO average value STAGE4 peak FIFO WORD0 value STAGE4 peak FIFO WORD1 value STAGE4 maximum value FIFO WORD0 STAGE4 maximum value FIFO WORD1 STAGE4 maximum value FIFO WORD2 STAGE4 maximum value FIFO WORD3 STAGE4 average maximum FIFO value STAGE4 high threshold value STAGE4 temporary maximum value STAGE4 minimum value FIFO WORD0 STAGE4 minimum value FIFO WORD1 STAGE4 minimum value FIFO WORD2 STAGE4 minimum value FIFO WORD3 STAGE4 average minimum FIFO value STAGE4 low threshold value STAGE4 temporary minimum value Set to 0 Rev. 0 － 59/67 － AD7147 表 44.ステージ 5 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x194 [15:0] X R/W STAGE5_CONV_DATA 0x195 0x196 0x197 0x198 0x199 0x19A 0x19B 0x19C 0x19D 0x19E 0x19F 0x1A0 0x1A1 0x1A2 0x1A3 0x1A4 0x1A5 0x1A6 0x1A7 0x1A8 0x1A9 0x1AA 0x1AB 0x1AC 0x1AD 0x1AE 0x1AF 0x1B0 0x1B1 0x1B2 0x1B3 0x1B4 0x1B5 0x1B6 0x1B7 [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE5_FF_WORD0 STAGE5_FF_WORD1 STAGE5_FF_WORD2 STAGE5_FF_WORD3 STAGE5_FF_WORD4 STAGE5_FF_WORD5 STAGE5_FF_WORD6 STAGE5_FF_WORD7 STAGE5_SF_WORD0 STAGE5_SF_WORD1 STAGE5_SF_WORD2 STAGE5_SF_WORD3 STAGE5_SF_WORD4 STAGE5_SF_WORD5 STAGE5_SF_WORD6 STAGE5_SF_WORD7 STAGE5_SF_AMBIENT STAGE5_FF_AVG STAGE5_PEAK_DETECT_WORD0 STAGE5_PEAK_DETECT_WORD1 STAGE5_MAX_WORD0 STAGE5_MAX_WORD1 STAGE5_MAX_WORD2 STAGE5_MAX_WORD3 STAGE5_MAX_AVG STAGE5_HIGH_THRESHOLD STAGE5_MAX_TEMP STAGE5_MIN_WORD0 STAGE5_MIN_WORD1 STAGE5_MIN_WORD2 STAGE5_MIN_WORD3 STAGE5_MIN_AVG STAGE5_LOW_THRESHOLD STAGE5_MIN_TEMP Unused STAGE5 CDC 16-bit conversion data (copy of CDC_RESULT_S5 register) STAGE5 fast FIFO WORD0 STAGE5 fast FIFO WORD1 STAGE5 fast FIFO WORD2 STAGE5 fast FIFO WORD3 STAGE5 fast FIFO WORD4 STAGE5 fast FIFO WORD5 STAGE5 fast FIFO WORD6 STAGE5 fast FIFO WORD7 STAGE5 slow FIFO WORD0 STAGE5 slow FIFO WORD1 STAGE5 slow FIFO WORD2 STAGE5 slow FIFO WORD3 STAGE5 slow FIFO WORD4 STAGE5 slow FIFO WORD5 STAGE5 slow FIFO WORD6 STAGE5 slow FIFO WORD7 STAGE5 slow FIFO ambient value STAGE5 fast FIFO average value STAGE5 peak FIFO WORD0 value STAGE5 peak FIFO WORD1 value STAGE5 maximum value FIFO WORD0 STAGE5 maximum value FIFO WORD1 STAGE5 maximum value FIFO WORD2 STAGE5 maximum value FIFO WORD3 STAGE5 average maximum FIFO value STAGE5 high threshold value STAGE5 temporary maximum value STAGE5 minimum value FIFO WORD0 STAGE5 minimum value FIFO WORD1 STAGE5 minimum value FIFO WORD2 STAGE5 minimum value FIFO WORD3 STAGE5 average minimum FIFO value STAGE5 low threshold value STAGE5 temporary minimum value Set to 0 Rev. 0 － 60/67 － AD7147 表 45.ステージ 6 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x1B8 [15:0] X R/W STAGE6_CONV_DATA 0x1B9 0x1BA 0x1BB 0x1BC 0x1BD 0x1BE 0x1BF 0x1C0 0x1C1 0x1C2 0x1C3 0x1C4 0x1C5 0x1C6 0x1C7 0x1C8 0x1C9 0x1CA 0x1CB 0x1CC 0x1CD 0x1CE 0x1CF 0x1D0 0x1D1 0x1D2 0x1D3 0x1D4 0x1D5 0x1D6 0x1D7 0x1D8 0x1D9 0x1DA 0x1DB [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE6_FF_WORD0 STAGE6_FF_WORD1 STAGE6_FF_WORD2 STAGE6_FF_WORD3 STAGE6_FF_WORD4 STAGE6_FF_WORD5 STAGE6_FF_WORD6 STAGE6_FF_WORD7 STAGE6_SF_WORD0 STAGE6_SF_WORD1 STAGE6_SF_WORD2 STAGE6_SF_WORD3 STAGE6_SF_WORD4 STAGE6_SF_WORD5 STAGE6_SF_WORD6 STAGE6_SF_WORD7 STAGE6_SF_AMBIENT STAGE6_FF_AVG STAGE6_PEAK_DETECT_WORD0 STAGE6_PEAK_DETECT_WORD1 STAGE6_MAX_WORD0 STAGE6_MAX_WORD1 STAGE6_MAX_WORD2 STAGE6_MAX_WORD3 STAGE6_MAX_AVG STAGE6_HIGH_THRESHOLD STAGE6_MAX_TEMP STAGE6_MIN_WORD0 STAGE6_MIN_WORD1 STAGE6_MIN_WORD2 STAGE6_MIN_WORD3 STAGE6_MIN_AVG STAGE6_LOW_THRESHOLD STAGE6_MIN_TEMP Unused STAGE6 CDC 16-bit conversion data (copy of CDC_RESULT_S6 register) STAGE6 fast FIFO WORD0 STAGE6 fast FIFO WORD1 STAGE6 fast FIFO WORD2 STAGE6 fast FIFO WORD3 STAGE6 fast FIFO WORD4 STAGE6 fast FIFO WORD5 STAGE6 fast FIFO WORD6 STAGE6 fast FIFO WORD7 STAGE6 slow FIFO WORD0 STAGE6 slow FIFO WORD1 STAGE6 slow FIFO WORD2 STAGE6 slow FIFO WORD3 STAGE6 slow FIFO WORD4 STAGE6 slow FIFO WORD5 STAGE6 slow FIFO WORD6 STAGE6 slow FIFO WORD7 STAGE6 slow FIFO ambient value STAGE6 fast FIFO average value STAGE6 peak FIFO WORD0 value STAGE6 peak FIFO WORD1 value STAGE6 maximum value FIFO WORD0 STAGE6 maximum value FIFO WORD1 STAGE6 maximum value FIFO WORD2 STAGE6 maximum value FIFO WORD3 STAGE6 average maximum FIFO value STAGE6 high threshold value STAGE6 temporary maximum value STAGE6 minimum value FIFO WORD0 STAGE6 minimum value FIFO WORD1 STAGE6 minimum value FIFO WORD2 STAGE6 minimum value FIFO WORD3 STAGE6 average minimum FIFO value STAGE6 low threshold value STAGE6 temporary minimum value Set to 0 Rev. 0 － 61/67 － AD7147 表 46.ステージ 7 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x1DC [15:0] X R/W STAGE7_CONV_DATA 0x1DD 0x1DE 0x1DF 0x1E0 0x1E1 0x1E2 0x1E3 0x1E4 0x1E5 0x1E6 0x1E7 0x1E8 0x1E9 0x1EA 0x1EB 0x1EC 0x1ED 0x1EE 0x1EF 0x1F0 0x1F1 0x1F2 0x1F3 0x1F4 0x1F5 0x1F6 0x1F7 0x1F8 0x1F9 0x1FA 0x1FB 0x1FC 0x1FD 0x1FE 0x1FF [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE7_FF_WORD0 STAGE7_FF_WORD1 STAGE7_FF_WORD2 STAGE7_FF_WORD3 STAGE7_FF_WORD4 STAGE7_FF_WORD5 STAGE7_FF_WORD6 STAGE7_FF_WORD7 STAGE7_SF_WORD0 STAGE7_SF_WORD1 STAGE7_SF_WORD2 STAGE7_SF_WORD3 STAGE7_SF_WORD4 STAGE7_SF_WORD5 STAGE7_SF_WORD6 STAGE7_SF_WORD7 STAGE7_SF_AMBIENT STAGE7_FF_AVG STAGE7_PEAK_DETECT_WORD0 STAGE7_PEAK_DETECT_WORD1 STAGE7_MAX_WORD0 STAGE7_MAX_WORD1 STAGE7_MAX_WORD2 STAGE7_MAX_WORD3 STAGE7_MAX_AVG STAGE7_HIGH_THRESHOLD STAGE7_MAX_TEMP STAGE7_MIN_WORD0 STAGE7_MIN_WORD1 STAGE7_MIN_WORD2 STAGE7_MIN_WORD3 STAGE7_MIN_AVG STAGE7_LOW_THRESHOLD STAGE7_MIN_TEMP Unused STAGE7 CDC 16-bit conversion data (copy of CDC_RESULT_S7 register) STAGE7 fast FIFO WORD0 STAGE7 fast FIFO WORD1 STAGE7 fast FIFO WORD2 STAGE7 fast FIFO WORD3 STAGE7 fast FIFO WORD4 STAGE7 fast FIFO WORD5 STAGE7 fast FIFO WORD6 STAGE7 fast FIFO WORD7 STAGE7 slow FIFO WORD0 STAGE7 slow FIFO WORD1 STAGE7 slow FIFO WORD2 STAGE7 slow FIFO WORD3 STAGE7 slow FIFO WORD4 STAGE7 slow FIFO WORD5 STAGE7 slow FIFO WORD6 STAGE7 slow FIFO WORD7 STAGE7 slow FIFO ambient value STAGE7 fast FIFO average value STAGE7 peak FIFO WORD0 value STAGE7 peak FIFO WORD1 value STAGE7 maximum value FIFO WORD0 STAGE7 maximum value FIFO WORD1 STAGE7 maximum value FIFO WORD2 STAGE7 maximum value FIFO WORD3 STAGE7 average maximum FIFO value STAGE7 high threshold value STAGE7 temporary maximum value STAGE7 minimum value FIFO WORD0 STAGE7 minimum value FIFO WORD1 STAGE7 minimum value FIFO WORD2 STAGE7 minimum value FIFO WORD3 STAGE7 average minimum FIFO value STAGE7 low threshold value STAGE7 temporary minimum value Set to 0 Rev. 0 － 62/67 － AD7147 表 47.ステージ 8 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x200 [15:0] X R/W STAGE8_CONV_DATA 0x201 0x202 0x203 0x204 0x205 0x206 0x207 0x208 0x209 0x20A 0x20B 0x20C 0x20D 0x20E 0x20F 0x210 0x211 0x212 0x213 0x214 0x215 0x216 0x217 0x218 0x219 0x21A 0x21B 0x21C 0x21D 0x21E 0x21F 0x220 0x221 0x222 0x223 [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE8_FF_WORD0 STAGE8_FF_WORD1 STAGE8_FF_WORD2 STAGE8_FF_WORD3 STAGE8_FF_WORD4 STAGE8_FF_WORD5 STAGE8_FF_WORD6 STAGE8_FF_WORD7 STAGE8_SF_WORD0 STAGE8_SF_WORD1 STAGE8_SF_WORD2 STAGE8_SF_WORD3 STAGE8_SF_WORD4 STAGE8_SF_WORD5 STAGE8_SF_WORD6 STAGE8_SF_WORD7 STAGE8_SF_AMBIENT STAGE8_FF_AVG STAGE8_PEAK_DETECT_WORD0 STAGE8_PEAK_DETECT_WORD1 STAGE8_MAX_WORD0 STAGE8_MAX_WORD1 STAGE8_MAX_WORD2 STAGE8_MAX_WORD3 STAGE8_MAX_AVG STAGE8_HIGH_THRESHOLD STAGE8_MAX_TEMP STAGE8_MIN_WORD0 STAGE8_MIN_WORD1 STAGE8_MIN_WORD2 STAGE8_MIN_WORD3 STAGE8_MIN_AVG STAGE8_LOW_THRESHOLD STAGE8_MIN_TEMP Unused STAGE8 CDC 16-bit conversion data (copy of CDC_RESULT_S8 register) STAGE8 fast FIFO WORD0 STAGE8 fast FIFO WORD1 STAGE8 fast FIFO WORD2 STAGE8 fast FIFO WORD3 STAGE8 fast FIFO WORD4 STAGE8 fast FIFO WORD5 STAGE8 fast FIFO WORD6 STAGE8 fast FIFO WORD7 STAGE8 slow FIFO WORD0 STAGE8 slow FIFO WORD1 STAGE8 slow FIFO WORD2 STAGE8 slow FIFO WORD3 STAGE8 slow FIFO WORD4 STAGE8 slow FIFO WORD5 STAGE8 slow FIFO WORD6 STAGE8 slow FIFO WORD7 STAGE8 slow FIFO ambient value STAGE8 fast FIFO average value STAGE8 peak FIFO WORD0 value STAGE8 peak FIFO WORD1 value STAGE8 maximum value FIFO WORD0 STAGE8 maximum value FIFO WORD1 STAGE8 maximum value FIFO WORD2 STAGE8 maximum value FIFO WORD3 STAGE8 average maximum FIFO value STAGE8 high threshold value STAGE8 temporary maximum value STAGE8 minimum value FIFO WORD0 STAGE8 minimum value FIFO WORD1 STAGE8 minimum value FIFO WORD2 STAGE8 minimum value FIFO WORD3 STAGE8 average minimum FIFO value STAGE8 low threshold value STAGE7 temporary minimum value Set to 0 Rev. 0 － 63/67 － AD7147 表 48.ステージ 9 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x224 [15:0] X R/W STAGE9_CONV_DATA 0x225 0x226 0x227 0x228 0x229 0x22A 0x22B 0x22C 0x22D 0x22E 0x22F 0x230 0x231 0x232 0x233 0x234 0x235 0x236 0x237 0x238 0x239 0x23A 0x23B 0x23C 0x23D 0x23E 0x23F 0x240 0x241 0x242 0x243 0x244 0x245 0x246 0x247 [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE9_FF_WORD0 STAGE9_FF_WORD1 STAGE9_FF_WORD2 STAGE9_FF_WORD3 STAGE9_FF_WORD4 STAGE9_FF_WORD5 STAGE9_FF_WORD6 STAGE9_FF_WORD7 STAGE9_SF_WORD0 STAGE9_SF_WORD1 STAGE9_SF_WORD2 STAGE9_SF_WORD3 STAGE9_SF_WORD4 STAGE9_SF_WORD5 STAGE9_SF_WORD6 STAGE9_SF_WORD7 STAGE9_SF_AMBIENT STAGE9_FF_AVG STAGE9_PEAK_DETECT_WORD0 STAGE9_PEAK_DETECT_WORD1 STAGE9_MAX_WORD0 STAGE9_MAX_WORD1 STAGE9_MAX_WORD2 STAGE9_MAX_WORD3 STAGE9_MAX_AVG STAGE9_HIGH_THRESHOLD STAGE9_MAX_TEMP STAGE9_MIN_WORD0 STAGE9_MIN_WORD1 STAGE9_MIN_WORD2 STAGE9_MIN_WORD3 STAGE9_MIN_AVG STAGE9_LOW_THRESHOLD STAGE9_MIN_TEMP Unused STAGE9 CDC 16-bit conversion data (copy of CDC_RESULT_S9 register) STAGE9 fast FIFO WORD0 STAGE9 fast FIFO WORD1 STAGE9 fast FIFO WORD2 STAGE9 fast FIFO WORD3 STAGE9 fast FIFO WORD4 STAGE9 fast FIFO WORD5 STAGE9 fast FIFO WORD6 STAGE9 fast FIFO WORD7 STAGE9 slow FIFO WORD0 STAGE9 slow FIFO WORD1 STAGE9 slow FIFO WORD2 STAGE9 slow FIFO WORD3 STAGE9 slow FIFO WORD4 STAGE9 slow FIFO WORD5 STAGE9 slow FIFO WORD6 STAGE9 slow FIFO WORD7 STAGE9 slow FIFO ambient value STAGE9 fast FIFO average value STAGE9 peak FIFO WORD0 value STAGE9 peak FIFO WORD1 value STAGE9 maximum value FIFO WORD0 STAGE9 maximum value FIFO WORD1 STAGE9 maximum value FIFO WORD2 STAGE9 maximum value FIFO WORD3 STAGE9 average maximum FIFO value STAGE9 high threshold value STAGE9 temporary maximum value STAGE9 minimum value FIFO WORD0 STAGE9 minimum value FIFO WORD1 STAGE9 minimum value FIFO WORD2 STAGE9 minimum value FIFO WORD3 STAGE9 average minimum FIFO value STAGE9 low threshold value STAGE9 temporary minimum value Set to 0 Rev. 0 － 64/67 － AD7147 表 49.ステージ 10 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x248 [15:0] X R/W STAGE10_CONV_DATA 0x249 0x24A 0x24B 0x24C 0x24D 0x24E 0x24F 0x250 0x251 0x252 0x253 0x254 0x255 0x256 0x257 0x258 0x259 0x25A 0x25B 0x25C 0x25D 0x25E 0x25F 0x260 0x261 0x262 0x263 0x264 0x265 0x266 0x267 0x268 0x269 0x26A 0x26B [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE10_FF_WORD0 STAGE10_FF_WORD1 STAGE10_FF_WORD2 STAGE10_FF_WORD3 STAGE10_FF_WORD4 STAGE10_FF_WORD5 STAGE10_FF_WORD6 STAGE10_FF_WORD7 STAGE10_SF_WORD0 STAGE10_SF_WORD1 STAGE10_SF_WORD2 STAGE10_SF_WORD3 STAGE10_SF_WORD4 STAGE10_SF_WORD5 STAGE10_SF_WORD6 STAGE10_SF_WORD7 STAGE10_SF_AMBIENT STAGE10_FF_AVG STAGE10_PEAK_DETECT_WORD0 STAGE10_PEAK_DETECT_WORD1 STAGE10_MAX_WORD0 STAGE10_MAX_WORD1 STAGE10_MAX_WORD2 STAGE10_MAX_WORD3 STAGE10_MAX_AVG STAGE10_HIGH_THRESHOLD STAGE10_MAX_TEMP STAGE10_MIN_WORD0 STAGE10_MIN_WORD1 STAGE10_MIN_WORD2 STAGE10_MIN_WORD3 STAGE10_MIN_AVG STAGE10_LOW_THRESHOLD STAGE10_MIN_TEMP Unused STAGE10 CDC 16-bit conversion data (copy of CDC_RESULT_S10 register) STAGE10 fast FIFO WORD0 STAGE10 fast FIFO WORD1 STAGE10 fast FIFO WORD2 STAGE10 fast FIFO WORD3 STAGE10 fast FIFO WORD4 STAGE10 fast FIFO WORD5 STAGE10 fast FIFO WORD6 STAGE10 fast FIFO WORD7 STAGE10 slow FIFO WORD0 STAGE10 slow FIFO WORD1 STAGE10 slow FIFO WORD2 STAGE10 slow FIFO WORD3 STAGE10 slow FIFO WORD4 STAGE10 slow FIFO WORD5 STAGE10 slow FIFO WORD6 STAGE10 slow FIFO WORD7 STAGE10 slow FIFO ambient value STAGE10 fast FIFO average value STAGE10 peak FIFO WORD0 value STAGE10 peak FIFO WORD1 value STAGE10 maximum value FIFO WORD0 STAGE10 maximum value FIFO WORD1 STAGE10 maximum value FIFO WORD2 STAGE10 maximum value FIFO WORD3 STAGE10 average maximum FIFO value STAGE10 high threshold value STAGE10 temporary maximum value STAGE10 minimum value FIFO WORD0 STAGE10 minimum value FIFO WORD1 STAGE10 minimum value FIFO WORD2 STAGE10 minimum value FIFO WORD3 STAGE10 average minimum FIFO value STAGE10 low threshold value STAGE10 temporary minimum value Set to 0 Rev. 0 － 65/67 － AD7147 表 50.ステージ 11 のリザルト・レジスタ Address Data Bit Default Value Type Name Description 0x26C [15:0] X R/W STAGE11_CONV_DATA 0x26D 0x26E 0x26F 0x270 0x271 0x272 0x273 0x274 0x275 0x276 0x277 0x278 0x279 0x27A 0x27B 0x27C 0x27D 0x27E 0x27F 0x280 0x281 0x282 0x283 0x284 0x285 0x286 0x287 0x288 0x289 0x28A 0x28B 0x28C 0x28D 0x28E 0x28F [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] [15:0] X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W STAGE11_FF_WORD0 STAGE11_FF_WORD1 STAGE11_FF_WORD2 STAGE11_FF_WORD3 STAGE11_FF_WORD4 STAGE11_FF_WORD5 STAGE11_FF_WORD6 STAGE11_FF_WORD7 STAGE11_SF_WORD0 STAGE11_SF_WORD1 STAGE11_SF_WORD2 STAGE11_SF_WORD3 STAGE11_SF_WORD4 STAGE11_SF_WORD5 STAGE11_SF_WORD6 STAGE11_SF_WORD7 STAGE11_SF_AMBIENT STAGE11_FF_AVG STAGE11_PEAK_DETECT_WORD0 STAGE11_PEAK_DETECT_WORD1 STAGE11_MAX_WORD0 STAGE11_MAX_WORD1 STAGE11_MAX_WORD2 STAGE11_MAX_WORD3 STAGE11_MAX_AVG STAGE11_HIGH_THRESHOLD STAGE11_MAX_TEMP STAGE11_MIN_WORD0 STAGE11_MIN_WORD1 STAGE11_MIN_WORD2 STAGE11_MIN_WORD3 STAGE11_MIN_AVG STAGE11_LOW_THRESHOLD STAGE11_MIN_TEMP Unused STAGE11 CDC 16-bit conversion data (copy of CDC_RESULT_S11 register) STAGE11 fast FIFO WORD0 STAGE11 fast FIFO WORD1 STAGE11 fast FIFO WORD2 STAGE11 fast FIFO WORD3 STAGE11 fast FIFO WORD4 STAGE11 fast FIFO WORD5 STAGE11 fast FIFO WORD6 STAGE11 fast FIFO WORD7 STAGE11 slow FIFO WORD0 STAGE11 slow FIFO WORD1 STAGE11 slow FIFO WORD2 STAGE11 slow FIFO WORD3 STAGE11 slow FIFO WORD4 STAGE11 slow FIFO WORD5 STAGE11 slow FIFO WORD6 STAGE11 slow FIFO WORD7 STAGE11 slow FIFO ambient value STAGE11 fast FIFO average value STAGE11 peak FIFO WORD0 value STAGE11 peak FIFO WORD1 value STAGE11 maximum value FIFO WORD0 STAGE11 maximum value FIFO WORD1 STAGE11 maximum value FIFO WORD2 STAGE11 maximum value FIFO WORD3 STAGE11 average maximum FIFO value STAGE11 high threshold value STAGE11 temporary maximum value STAGE11 minimum value FIFO WORD0 STAGE11 minimum value FIFO WORD1 STAGE11 minimum value FIFO WORD2 STAGE11 minimum value FIFO WORD3 STAGE11 average minimum FIFO value STAGE11 low threshold value STAGE11 temporary minimum value Set to 0 Rev. 0 － 66/67 － AD7147 外形寸法 0.60 MAX PIN 1 INDICATOR 0.60 MAX TOP VIEW 0.50 BSC 3.75 BSC SQ 0.50 0.40 0.30 1.00 0.85 0.80 12° MAX PIN 1 INDICATOR 24 1 19 18 2.65 2.50 SQ 2.35 EXPOSED PAD (BOTTOMVIEW) 13 12 7 6 D06663-0-9/07(0)-J 4.00 BSC SQ 0.23 MIN 0.80 MAX 0.65 TYP 2.50 REF 0.05 MAX 0.02 NOM 0.30 0.23 0.18 SEATING PLANE 0.20 REF COPLANARITY 0.08 COMPLIANT TO JEDEC STANDARDS MO-220-VGGD-8 図 62.24 ピン・フレーム・チップ・スケール・パッケージ [LFCSP_VQ] 4 mm × 4 mm 極薄クワッド (CP-24-3)寸法: mm オーダー・ガイド Model Temperature Range Serial Interface Description Package Description Package Option AD7147ACPZ-REEL1 AD7147ACPZ-500RL7 AD7147ACPZ-1REEL AD7147ACPZ-1500RL7 EVAL-AD7147EBZ EVAL-AD7147-1EBZ –40°C to +85°C –40°C to +85°C –40°C to +85°C –40°C to +85°C SPI Interface SPI Interface I2C Interface I2C Interface SPI Interface I2C Interface 24-Lead LFCSP_VQ 24-Lead LFCSP_VQ 24-Lead LFCSP_VQ 24-Lead LFCSP_VQ Evaluation Board Evaluation Board CP-24-3 CP-24-3 CP-24-3 CP-24-3 1 Z = RoHS 準拠製品 Rev. 0 － 67/67 －