中文数据手册

直接调制/快速波形产生13 GHz
小数N分频频率合成器
ADF4159
特性
概述
RF带宽达13 GHz
高速和低速FMCW斜坡发生
25位固定模数可提供次赫兹频率分辨率
PFD频率最高达110MHz
归一化相位噪底：−224 dBc/Hz
FSK和PSK功能
锯齿波、三角波和抛物线波形发生
斜坡与FSK叠加
具有2种不同扫描速率的斜坡
斜坡延迟、频率回读和中断功能
可编程相位控制
2.7 V至3.45 V模拟电源供电
1.8 V数字电源供电
可编程电荷泵电流
三线式串行接口
数字锁定检测
ESD性能： 3000 V HBM、1000 V CDM
通过汽车应用认证
ADF4159是一款具有调制、以及快速和慢速波形产生能力
应用
ADF4159采用2.7 V至3.45 V模拟电源和1.62 V至1.98 V数字
的13 GHz小数N分频频率合成器，该器件使用25位固定模数，
提供次赫兹频率分辨率。
ADF4159由低噪声数字鉴频鉴相器(PFD)、精密电荷泵和
可编程参考分频器组成。该器件内置一个Σ-Δ型小数插值
器，能够实现可编程模数小数N分频。INT和FRAC寄存器
可构成一个总N分频器(N = INT + (FRAC/225))。
ADF4159可用于实现频移键控(FSK)和相移键控(PSK)调
制。还有一些可用的频率扫描模式，可在频域内产生各种
波形，例如锯齿波和三角波。扫描可以设置为自动进行，
也可以设置为通过外部脉冲手动触发每个步骤。ADF4159
具有周跳减少电路，可进一步缩短锁定时间，而无需修改
环路滤波器。
所有片内寄存器均通过简单的三线式接口进行控制。
FMCW雷达
通信测试设备
通信基础设施
电源供电，不用时可以关断。
功能框图
AVDD DVDD SDVDD
VP
RSET
ADF4159
÷2
DIVIDER
+
PHASE
FREQUENCY
DETECTOR
CSR
DGND
LOCK
DETECT
OUTPUT
MUX
CP
CHARGE
PUMP
–
HIGH-Z
MUXOUT
SW2
REFERENCE
5-BIT
R COUNTER
×2
DOUBLER
REFIN
FAST LOCK
SWITCH
SDOUT
SW1
DVDD
RDIV
N COUNTER
NDIV
LE
RFINB
MODULUS
225 VALUE
FRACTION
VALUE
32-BIT
DATA
REGISTER
AGND
DGND
SDGND
INTEGER
VALUE
CPGND
10849-001
TXDATA
CLK
RFINA
–
THIRD-ORDER
FRACTIONAL
INTERPOLATOR
CE
DATA
+
图1.
Rev. D
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ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供
的最新英文版数据手册。
ADF4159
目录
特性..................................................................................................... 1
步进寄存器(R6)映射................................................................ 23
应用..................................................................................................... 1
延迟寄存器(R7)映射................................................................ 24
概述..................................................................................................... 1
应用信息 .......................................................................................... 25
功能框图 ............................................................................................ 1
初始化序列 ................................................................................ 25
修订历史 ............................................................................................ 3
RF频率合成器： 一个成功范例............................................ 25
技术规格 ............................................................................................ 4
参考倍频器 ................................................................................ 25
时序规格....................................................................................... 5
减少周跳以缩短锁定时间 ...................................................... 25
绝对最大额定值............................................................................... 7
调制 ............................................................................................. 26
热阻 ............................................................................................... 7
波形发生..................................................................................... 26
ESD警告........................................................................................ 7
波形偏差和时序........................................................................ 27
引脚配置和功能描述 ...................................................................... 8
单一斜坡突发脉冲 ................................................................... 27
典型性能参数 ................................................................................... 9
单一三角突发脉冲 ................................................................... 27
参考输入部分 ................................................................................. 11
单一锯齿突发脉冲 ................................................................... 27
工作原理..................................................................................... 11
锯齿斜坡..................................................................................... 27
RF输入级 .................................................................................... 11
三角斜坡..................................................................................... 27
RF INT分频器............................................................................ 11
FMCW雷达斜坡设置成功范例 ............................................. 27
25位固定模数 ............................................................................ 11
激活斜坡..................................................................................... 28
INT、FRAC和R分频器的关系 .............................................. 11
其他波形..................................................................................... 28
R分频器 ...................................................................................... 11
斜坡完成信号至MUXOUT .................................................... 31
鉴频鉴相器(PFD)和电荷泵.................................................... 12
外部控制斜坡步长 ................................................................... 31
MUXOUT和LOCK检测 .......................................................... 12
中断模式和频率回读............................................................... 32
输入移位寄存器........................................................................ 12
快速锁定模式 ............................................................................ 33
编程模式..................................................................................... 12
杂散机制..................................................................................... 34
寄存器映射...................................................................................... 13
滤波器设计—ADIsimPLL ....................................................... 34
FRAC/INT寄存器(R0)映射..................................................... 15
芯片级封装的PCB设计指南 .................................................. 34
LSB FRAC寄存器(R1)映射 ..................................................... 16
ADF4159在FMCW雷达中的应用 .............................................. 35
R分频器寄存器(R2)映射......................................................... 17
外形尺寸 .......................................................................................... 36
功能寄存器(R3)映射................................................................ 19
订购指南..................................................................................... 36
时钟寄存器(R4)映射................................................................ 21
汽车应用级产品........................................................................ 36
偏差寄存器(R5)映射................................................................ 22
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ADF4159
修订历史
2014年7月—修订版D至修订版E
2013年6月—修订版A至修订版B
θJA 从30.4°C/W改为56°C/W........................................................... 7
将鉴频鉴相器(PFD)和电荷泵部分的PFD防反冲脉冲从3 ns改
更改单路全三角功能部分 ............................................................. 4
为1 ns ................................................................................................ 11
更改超时间隔部分 ........................................................................ 27
更改电荷泵电流设置部分和参考倍频器部分 ........................ 16
2013年11月—修订版C至修订版D
更改负渗漏电流使能部分和失锁(LOL)部分 .......................... 18
更改概述部分 ................................................................................... 1
移动修订历史部分 .......................................................................... 3
2013年5月—修订版A：初始版
更改表1 .............................................................................................. 4
更改25位固定模数部分................................................................ 11
更改失锁(LOL)部分和锁定检测精度(LDP)部分.................... 19
更改Σ-Δ调制器模式部分、时钟分频器选择部分和时钟分频
器模式部分...................................................................................... 21
增加外部控制斜坡步长部分和图49，重新排序 .................... 31
更改快速锁定定时器和寄存器序列部分、快速锁定范例部
分和快速锁定环路滤波器拓扑部分.......................................... 33
更改“订购指南”.............................................................................. 36
2013年9月—修订版B至修订版C
更改特性部分 ................................................................................... 1
更改图2 .............................................................................................. 4
更改图24 .......................................................................................... 13
增加Σ-Δ调制器模式部分 ............................................................. 20
更改图29 .......................................................................................... 20
更改中断模式和频率回读部分 .................................................. 31
更改快速锁定定时器和寄存器序列部分 ................................. 32
更改订购指南 ................................................................................. 35
增加汽车应用级产品部分 ........................................................... 35
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ADF4159
技术规格
除非另有说明，AVDD = VP = 2.7 V至3.45 V, DVDD = SDVDD = 1.8 V, AGND = DGND = SDGND = CPGND = 0 V, fPFD = 110 MHz，
TA = TMIN至TMAX，dBm以50 Ω为基准。
表1.
参数
RF特性
RF输入频率(RFIN)
预分频器输出频率
参考特性
REFIN输入频率
参考倍频器使能
REFIN输入电容
REFIN输入电流
鉴频鉴相器(PFD)
鉴相器频率3
电荷泵
ICP吸/源电流
高值
低值
绝对精度
RSET范围
ICP三态漏电流
吸电流与源电流匹配
ICP与VCP
ICP与温度
逻辑输入
输入高电压VINH
输入低电压VINL
输入电流IINH/IINL
输入电容CIN
逻辑输出
输出高电压VOH
输出低电压VOL
高输出电流IOH
电源
AVDD
DVDD, SDVDD
VP
AIDD
最小值
典型值
最大值
单位
测试条件/注释
13
GHz
2
GHz
−10 dBm(最小值)至0 dBm(最大值)；
如果频率较低，确保压摆率(SR) > 400 V/μs
更高的频率请使用8/9预分频器
10
260
MHz
10
50
1.2
±100
MHz
pF
µA
110
MHz
0.5
4.59
4.8
300
2.5
5.1
1
2
2
2
5.61
1.17
mA
µA
%
kΩ
nA
%
%
%
0.4
±1
10
V
V
µA
pF
0.3
100
V
V
µA
26
3.45
1.98
3.45
40
V
V
V
mA
DIDD
7.5
10
mA
IP
掉电模式
5.5
2
7
mA
µA
DVDD − 0.4
2.7
1.62
2.7
1.8
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−5 dBm(最小值)至+9 dBm(最大值)，
偏置到1.8/2(交流耦合确保1.8/2偏置)；
若频率低于10 MHz则使用直流耦合，
CMOS兼容方波，压摆率大于25 V/μs
寄存器R2中的位DB20置位为1
可编程
RSET = 5.1 kΩ
RSET = 5.1 kΩ
吸电流和源电流
0.5 V < VCP < VP − 0.5 V
0.5 V < VCP < VP − 0.5 V
VCP = VP/2
选择CMOS输出
IOL = 500 µA
AVDD消耗的电源电流；
fPFD = 110 MHz
DVDD消耗的电源电流；
fPFD = 110 MHz
VP消耗的电源电流；fPFD = 110 MHz
ADF4159
参数1
噪声特性
归一化相位噪底3
整数N分频模式
小数N分频模式
归一化1/f噪声(PN1_f)4
相位噪声性能5
12,000 MHz输出6
最小值
典型值
最大值
单位
−224
−217
−120
dBc/Hz
dBc/Hz
dBc/Hz
−96
dBc/Hz
测试条件/注释
PLL环路带宽= 1 MHz
FRAC = 0 参见Σ-Δ调制器模式部分
10 kHz偏移时测量；归一化为1 GHz
VCO输出
50 kHz偏移、100 MHz PFD频率下
工作温度范围： −40°C至+125°C。
通过设计保证。 样片经过测试，以确保符合标准要求。
3
此规格可用于任何应用的相位噪声计算。 使用公式：((归一化相位噪底) + 10 log(fPFD) + 20 logN)计算VCO输出端的带内相位噪声性能。
4
PLL相位噪声由闪烁(1/f)噪声加归一化PLL噪底组成。 RF频率为fRF，频率偏移为f时，计算1/f噪声贡献的公式如下：PN = PN1_f + 10 log(10 kHz/f) +
20 log(fRF/1 GHz)。 归一化相位噪底和闪烁噪声均在ADIsimPLL中进行了模拟。
5
相位噪声利用EV-ADF4159EB3Z和Rohde & Schwarz FSUP信号源分析仪测得。
6
fREFIN = 100 MHz；fPFD = 100 MHz；偏移频率 = 50 kHz；RFOUT = 12,002 MHz；N = 120.02；环路带宽 = 250 kHz。
1
2
时序规格
除非另有说明，AVDD = VP =2.7 V至3.45 V；DVDD = SDVDD = 1.8V； AGND = DGND = SDGND = CPGND = 0V；
TA = TMIN至TMAX，dBm以50 Ω为基准。
表2. 写入时序
参数
t1
t2
t3
t4
t5
t6
t7
在TMIN至TMAX下的限值
20
10
10
25
25
10
20
单位
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
描述
LE建立时间
DATA到CLK建立时间
DATA到CLK保持时间
CLK高电平持续时间
CLK低电平持续时间
CLK到LE建立时间
LE脉冲宽度
写入时序图
t4
t5
CLK
t2
DATA
DB31 (MSB)
t3
DB30
DB2
(CONTROL BIT C3)
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t7
t1
t6
图2. 写入时序图
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10849-002
LE
ADF4159
表3. 读取时序
参数
t1 1
t2
t3
t4
t5
1
在TMIN至TMAX下的限值
tPFD + 20
20
25
25
10
单位
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
描述
TXDATA建立时间
CLK建立时间到DATA(MUXOUT上)
CLK高电平持续时间
CLK低电平持续时间
CLK到LE建立时间
tPFD是PFD频率的周期；例如，假设PFD频率为50 MHz，则tPFD = 20 ns。
读取时序图
TXDATA
t1
t3
t4
CLK
t2
MUXOUT
DB36
DB2
DB35
DB1
DB0
t5
10849-003
LE
NOTES
1. LE SHOULD BE KEPT HIGH DURING READBACK.
图3. 读取时序图
500µA
0.9V
CL
10pF
100µA
IOH
图4. MUXOUT时序的负载电路，CL = 10 pF
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10849-004
TO MUXOUT
PIN
IOL
ADF4159
绝对最大额定值
除非另有说明，TA = 25°C，GND = AGND = DGND =
注意，超出上述绝对最大额定值可能会导致器件永久性损
SDGND = CPGND = 0 V。
坏。这只是额定最值，不表示在这些条件下或者在任何其
表4.
它超出本技术规范操作章节中所示规格的条件下，器件能
参数
AVDD 至GND
DVDD 至GND
VP 至GND
VP 至 AVDD
数字I/O电压至GND
模拟I/O电压至GND
REFIN 至GND
RFIN 至GND
工业温度范围
存储温度范围
最高结温
回流焊
峰值温度
峰值温度时间
ESD
充电器件模型
人体模型
额定值
−0.3 V至+3.9 V
−0.3 V至+2.4 V
−0.3 V至+3.9 V
−0.3 V至+0.3 V
−0.3 V至 DVDD + 0.3 V
−0.3 V至 AVDD + 0.3 V
−0.3 V至 DVDD + 0.3 V
−0.3 V至 AVDD + 0.3 V
−40°C至+125°C
−65°C至+125°C
150°C
够正常工作。长期在绝对最大额定值条件下工作会影响器
件的可靠性。
热阻
热阻(θJA)针对裸露焊盘焊接到AGND的器件而言。
表5. 热阻
封装类型
24引脚 LFCSP_WQ
θJA
56
单位
°C/W
ESD警告
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放
电。尽管本产品具有专利或专有保护电路，但在遇
到高能量ESD时，器件可能会损坏。因此，应当采
取适当的ESD防范措施，以避免器件性能下降或功
能丧失。
260°C
40秒
1000 V
3000 V
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ADF4159
20 SW1
19 DVDD
22 VP
21 SW2
24 CP
23 RSET
引脚配置和引脚功能描述
18 SDVDD
CPGND 1
AGND 2
RFINB 4
RFINA 5
ADF4159
16 LE
TOP VIEW
(Not to Scale)
15 DATA
14 CLK
AVDD 6
TXDATA 12
SDGND 11
REFIN 9
DGND 10
AVDD 8
AVDD 7
13 CE
NOTES
1. THE LFCSP HAS AN EXPOSED PAD
THAT MUST BE CONNECTED TO AGND.
10849-005
AGND 3
17 MUXOUT
图5.引脚配置
表6. 引脚功能描述
引脚编号
1
2, 3
4
5
6, 7, 8
9
引脚名称
CPGND
AGND
RFINB
RFINA
AVDD
REFIN
10
11
12
13
14
DGND
SDGND
TXDATA
CE
CLK
15
16
DATA
LE
17
18
19
20, 21
22
23
MUXOUT
SDVDD
DVDD
SW1, SW2
VP
RSET
24
25
CP
EPAD
描述
电荷泵接地。此引脚是电荷泵的接地回路。
模拟地。
RF预分频器的互补输入。通过小旁路电容(通常为100 pF)将此引脚去耦至接地层。
RF预分频器的输入。此小信号输入通常从VCO交流耦合。
RF部分的正电源。将去耦电容放置到接地层并尽可能靠近这些引脚。
基准输入。此CMOS输入的标称阈值为DVDD/2，等效输入电阻为100 kΩ。
它可以采用TTL或CMOS晶振驱动，或者交流耦合。
数字地。
数字Σ-Δ调制器地。此引脚是Σ-Δ型调制器的接地回路。
发送数据引脚。 此引脚提供以FSK或PSK模式发送的数据，同时控制某些斜坡功能。
芯片使能(1.8 V逻辑电平)。此引脚的逻辑低电平将关断器件，并使电荷泵输出进入三态模式。
串行时钟输入。此输入用来将串行数据输入寄存器。数据在CLK上升沿锁存到输入移位寄存器内。
此输入为高阻抗CMOS输入。
串行数据输入。串行数据以MSB优先方式加载，三个LSB用作控制位。此输入为高阻抗CMOS输入。
加载使能输入。当LE变为高电平时，存储在输入移位寄存器内的数据将载入八个锁存器中的一个，
锁存器使用控制位选择。 此输入为高阻抗CMOS输入。
多路复用器输出。此引脚允许从外部访问各种内部信号。
数字Σ-Δ调制器的电源。将去耦电容放置到接地层并尽可能靠近此引脚。
数字部分的正电源。将去耦电容放置到数字接地层并尽可能靠近此引脚。
用于快速锁定的开关。
电荷泵电源。 此引脚上的电压必须高于或等于AVDD。
在此引脚与地之间连一个电阻可设置最大电荷泵输出电流。ICP与RSET的关系如下：
ICP_MAX = 24.48/RSET
其中：
ICP_MAX = 4.8 mA.
RSET = 5.1 kΩ.
电荷泵输出。使能电荷泵时，此输出提供±ICP到外部环路滤波器，后者又驱动外部VCO。
裸露焊盘。LFCSP具有一个必须连接至AGND的裸露焊盘。
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ADF4159
–40
12.06
–60
12.05
12.04
–80
FREQUENCY (GHz)
–100
–120
–140
12.03
12.02
12.01
12.00
–160
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
11.98
12.05
12.04
12.04
FREQUENCY (GHz)
12.05
12.03
12.02
12.01
11.99
200
TIME (µs)
11.98
100
200
300
400
500
图10. 双锯齿斜坡，fPFD = 100 MHz、ICP = 2.5 mA、
环路带宽 = 250 kHz、CLK1 = 3；第一个斜坡： CLK2 = 26、
DEV = 1024、DEV_OFFSET = 8、步数 = 64；第二个斜坡：
CLK2 = 52、DEV = 1024、DEV_OFFSET = 7、步数 = 64
12.06
12.06
12.05
12.05
FREQUENCY (GHz)
12.04
12.03
12.02
12.01
12.00
12.04
12.03
12.02
12.01
12.00
11.99
0
50
100
150
200
TIME (µs)
10849-108
FREQUENCY (GHz)
0
TIME (µs)
图7. 锯齿斜坡，fPFD = 100 MHz、ICP = 2.5 mA、
环路带宽 = 250 kHz、CLK1 = 3、CLK2 = 26、
DEV = 1024、DEV_OFFSET = 8、步数 = 64
11.98
100
12.01
11.99
150
80
12.02
12.00
100
60
12.03
12.00
10849-107
FREQUENCY (GHz)
12.06
50
40
图9. 锯齿突发脉冲，fPFD = 100 MHz、ICP = 2.5 mA、
环路带宽 = 250 kHz、CLK1 = 3、CLK2 = 26、
DEV = 1024、DEV_OFFSET = 8、步数 = 64
12.06
0
20
TIME (µs)
图6. 12.002 GHz、fPFD = 100 MHz、ICP = 2.5 mA、环路带宽
= 250 kHz、渗漏电流 = 11.03 μA时的相位噪声
11.98
0
10849-110
1k
10849-106
–180
100
10849-109
11.99
11.99
0
100
200
300
400
TIME (µs)
图11. 三角斜坡，fPFD = 100 MHz、ICP = 2.5 mA、
环路带宽 = 250 kHz、CLK1 = 3、CLK2 = 26、
DEV = 1024、DEV_OFFSET = 8、步数 = 64
图8. 带延迟的锯齿斜坡，fPFD = 100 MHz、ICP = 2.5 mA、
环路带宽 = 250 kHz、CLK1 = 3、CLK2 = 26、DEV = 1024、
DEV_OFFSET = 8、步数 = 64、延迟字 = 1000
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500
10849-111
PHASE NOISE (dBc/Hz)
典型性能参数
ADF4159
12.014
12.06
12.012
12.05
12.04
FREQUENCY (GHz)
FREQUENCY (GHz)
12.010
12.03
12.02
12.01
12.008
12.006
12.004
12.002
12.000
11.998
12.00
100
150
200
TIME (µs)
图12. 快速斜坡(具有不同斜率的三角斜坡)，fPFD = 100 MHz、
ICP = 2.5 mA、环路带宽 = 250 kHz、CLK1 = 3；斜升： CLK2 = 26、
DEV = 1024、DEV_OFFSET = 8、步数 = 64；斜降：
CLK2 = 70、DEV = 16,384、DEV_OFFSET = 8、步数 = 4
0
150
–5
100
–10
0
–50
–35
150
200
TIME (µs)
–40
10849-113
100
400
500
PRESCALER 8/9
PRESCALER 4/5
–25
–150
50
300
–20
–30
0
200
–15
–100
–200
100
图15. FSK斜坡，fPFD = 100 MHz、ICP = 2.5 mA、环路带宽 = 250 kHz、
CLK1 = 3、CLK2 = 26、DEV = 1024、DEV_OFFSET = 8、
步数 = 64；FSK： DEV = −512、DEV_OFFSET = 8
200
50
0
TIME (µs)
RF SENSITIVITY (dBm)
PHASE (Degrees)
11.994
0
5
10
15
20
10849-116
50
3.0
10849-117
0
10849-115
11.996
10849-112
11.99
FREQUENCY (GHz)
图13. 相移键控(PSK)，环路带宽 = 250 kHz、
相位值 = 1024、数据速率 = 20 kHz
图16. 标称温度下的RFIN 灵敏度
12.004
6
12.003
4
2
ICP (mA)
12.001
12.000
11.999
0
–2
11.998
–4
11.997
11.996
0
50
100
150
TIME (µs)
200
10849-114
FREQUENCY (GHz)
12.002
图14. 频移键控(FSK)，环路带宽 = 250 kHz、
DEV = 1049、DEV_OFFSET = 9、数据速率 = 20 kHz
–6
0
0.5
1.0
1.5
2.0
VCP (V)
图17. 电荷泵输出特性
Rev. D | Page 10 of 36
2.5
ADF4159
工作原理
基准电压输入部分
25位固定模数
图18显示参考输入级。SW1和SW2为常闭开关(图18中的
ADF4159具有25位固定模数。此模数输出频率间隔分辨
NC)。SW3为常开开关(图18中的NO)。启动关断程序后，
率为：
SW3闭合，SW1和SW2断开，确保关断期间REFIN引脚无
fRES = fPFD/225
(1)
负载。
其中f PFD 是鉴频鉴相器(PFD)的频率。例如，PFD频率为
POWER-DOWN
CONTROL
100 MHz时，可实现2.98 Hz的频率步进。由于Σ-Δ调制器的
架构，VCO输出具有固定的+(fPFD/226)失调。如需移除该失
100kΩ
NC
SW2
REFIN NC
BUFFER
INT、FRAC和R分频器的关系
10849-013
SW1
调，请参见Σ-Δ调制器模式部分。
TO R COUNTER
SW3
NO
利用INT和FRAC的值以及R分频器，可以产生间隔为鉴频
图18. 参考输入级
鉴相器(PFD)的分数的输出频率。
RF输入级
图19显示RF输入级。输入级后跟两级限幅放大器，用以产
RF VCO频率(RFOUT)公式为：
RFOUT = (INT + (FRAC/225)) × fPFD
生预分频器需要的电流模式逻辑(CML)时钟电平。
(2)
其中：
RFOUT是外部电压控制振荡器(VCO)的输出频率。
1.6V
BIAS
GENERATOR
INT是12位分频器的预设分频比(23至4095)。
AVDD
2kΩ
FRAC是小数分频的分子(0至225 − 1)。
2kΩ
PFD频率(fPFD)公式为：
fPFD = REFIN × [(1 + D)/(R × (1 + T))]
RFINA
(3)
其中：
REFIN是基准输入频率；
RFINB
10849-014
D是REFIN倍频器位(0或1)；
AGND
图19. RF输入级
R是二进制5位可编程参考分频器的预设分频比(1至32)。
T是REFIN 2分频位(0或1)；
R分频器
RF INT分频器
RF INT CMOS分频器可以在PLL反馈分频器中提供一个分频
利用5位R分频器，可以细分输入基准频率(REFIN)以产生
PFD的基准时钟。分频比可以为1至32。
比。分频比可以为23至4095。
RF INT DIVIDER
TO PFD
N COUNTER
THIRD-ORDER
FRACTIONAL
INTERPOLATOR
INT
VALUE
MOD
VALUE
FRAC
VALUE
10849-015
FROM RF
INPUT STAGE
N = INT + FRAC/MOD
图20. RF INT分频器
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ADF4159
鉴频鉴相器(PFD)和电荷泵
输入移位寄存器
PFD接受R分频器和N分频器的输入，产生与二者的相位和
ADF4159数字部分包括一个5位RF R分频器、一个12位INT
频率差成正比的输出。图21显示了PFD的简化原理图。
分频器和一个25位FRAC分频器。数据在CLK的每个上升沿
HIGH
D1
Q1
时逐个输入32位移位寄存器。数据输入方式是MSB优先。
UP
在LE上升沿时，数据从输入移位寄存器传输至八个锁存器
U1
+IN
之一。
CLR1
目标锁存器由输入移位寄存器中的三个控制位(C3、C2和
DELAY
CHARGE
PUMP
U3
C1)的状态决定。如图2所示，这些控制位是三个LSB(分别
CP
为DB2、DB1和DB0)。表7是这些位的真值表。图23和图24
总结了这些锁存器的编程方式。
HIGH
CLR2
DOWN
D2
Q2
表7. C3、C2和C1控制位的真值表
10849-016
U2
–IN
C3
0
0
0
0
1
1
1
1
图21. PFD简化原理图
PFD内置一个固定延迟元件，用来设置反冲防回差脉冲宽
度，其典型值为1 ns。此脉冲可确保PFD传递函数中无死区，
从而提供一致的参考杂散水平。
MUXOUT和LOCK检测
ADF4159的多路复用器输出允许用户访问芯片的各种内部
点。MUXOUT状态由寄存器R0中的M4、M3、M2和M1位
控制位
C2
0
0
1
1
0
0
1
1
C1
0
1
0
1
0
1
0
1
寄存器
R0
R1
R2
R3
R4
R5
R6
R7
编程模式
控制(参见图25)。 图22以框图形式显示了MUXOUT部分。
表7和图25至图32显示了如何设置ADF4159的编程模式。
DVDD
THREE-S TATE OUTPUT
ADF4159的下列设置采用双缓冲：LSB小数值、相位值、
DVDD
电荷泵电流设置、参考2分频、参考倍频器、R分频器值和
DGND
CLK1分频器值。器件要使用任何双缓冲设置的新值，必须
R DIVIDER OUTPUT
发生两个事件：
N DIVIDER OUTPUT
DIGITAL LOCK DETECT
MUX
CONTROL
MUXOUT
1. 通过写入适当的寄存器，将新值锁存至器件中。
SERIAL DATA OUTPUT
2. 对寄存器0 (R0)执行一次新的写操作。
CLK DIVIDER OUTPUT
例如，更新小数值可能需要在R1中写入13个LSB位以及在
N DIVIDER/2
DGND
READBACK TO MUXOUT
图22. MUXOUT原理图
10849-017
R DIVIDER/2
R0中写入12个MSB位。R1必须首先写入，然后写入R0。
频率变化在写入R0后开始。双缓冲确保了写入R1的位不会
在写入R0前生效。
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ADF4159
寄存器映射
RAMP ON
FRAC/INT REGISTER (R0)
MUXOUT
CONTROL
12-BIT MSB FRACTIONAL VALUE
(FRAC)
12-BIT INTEGER VALUE (INT)
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
R1
M4
M3
M2
M1
N12
N11
N10
N9
N8
N7
N6
N5
N4
N3
N2
N1
F25
F24
F23
F22
F21
F20
F19
F18
F17
F16
F15
F14 C3(0) C2(0) C1(0)
LSB FRAC REGISTER (R1)
PHASE
ADJUST
DBB
RESERVED
DBB
13-BIT LSB FRACTIONAL VALUE
(FRAC)
CONTROL
BITS
12-BIT PHASE VALUE
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
0
P1
F13
F12
F11
F10
F9
F8
F7
F6
F5
F4
F3
F2
F1
P12
P11
P10
P9
P8
P7
P6
P5
P4
P3
P2
P1
C3(0) C2(0) C1(1)
RDIV2 DBB
DBB
REFERENCE
DOUBLER DBB
RESERVED
CP
CURRENT
SETTING
CSR
RESERVED
PRESCALER
R DIVIDER REGISTER (R2)
DBB
DBB
5-BIT R COUNTER
CONTROL
BITS
12-BIT CLK1 DIVIDER VALUE
0
CR1 CPI4 CPI3 CPI2 CPI1
0
P1
U2
U1
R5
R4
R3
R2
R1
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
POWER-DOWN
0
PD
POLARITY
0
LDP
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
D2
D1
C3(0) C2(1) C1(0)
CP
THREE-STATE
COUNTER
RESET
FSK
PSK
RAMP MODE
RESERVED
SD
RESET
N SEL
RESERVED
LOL
NEG BLEED
CURRENT
RESERVED
RESERVED
NEG BLEED
ENABLE
FUNCTION REGISTER (R3)
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
0
0
0
0
NB3 NB2
NB1
0
0
0
0
1
L1
NS1
U12
0
0
RM2 RM1
0
0
U11
U10
U9
U8
U7
C3(0) C2(1) C1(1)
10849-018
0
NOTES
1. DBB = DOUBLE-BUFFERED BITS.
图23. 寄存器小结1
Rev. D | Page 13 of 36
ADF4159
CLK
DIV
MODE
RAMP
STATUS
Σ-Δ
MODULATOR MODE
CLK DIV SEL
LE SEL
CLOCK REGISTER (R4)
12-BIT CLK2 DIVIDER VALUE
RESERVED
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
LS1
S5
S4
S3
S2
S1
R5
R4
R3
R2
R1
C2
C1
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
CS1
0
0
0
C3(1) C2(0) C1(0)
DEV SEL
DUAL RAMP
FSK RAMP
INTERRUPT
PARABOLIC
RAMP
TX RAMP CLK
TXDATA
INVERT
RESERVED
DEVIATION REGISTER (R5)
4-BIT DEVIATION
OFFSET WORD
CONTROL
BITS
16-BIT DEVIATION WORD
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
TR1
0
I2
I1
0
0
DS1
DO4 DO3 DO2 DO1 D16
D15
D14 D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
C3(1) C2(0) C1(1)
STEP SEL
STEP REGISTER (R6)
RESERVED
CONTROL
BITS
20-BIT STEP WORD
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
0
0
0
0
0
0
SSE1 S20
S19
S18
S17
S16
S15
S14
S13
S12
S11
S10
S9
S8
S7
S6
S5
S4
S3
S2
S1
C3(1) C2(1) C1(0)
DEL START EN
DEL CLK SEL
RAMP DELAY
RAMP DELAY FL
FAST RAMP
TXDATA
TRIGGER
SING FULL TRI
RESERVED
TRI DELAY
TXDATA
TRIGGER DELAY
DELAY REGISTER (R7)
12-BIT DELAY START WORD
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
0
0
0
0
0
0
TD1
ST1
TR1
FR1
0
RD1 DC1 DSE1 DS12 DS11 DS10 DS9 DS8 DS7 DS6 DS5
DS4
DS3 DS2 DS1 C3(1) C2(1) C1(1)
10849-019
0
NOTES
1. DBB = DOUBLE-BUFFERED BITS.
图24. 寄存器小结2
Rev. D | Page 14 of 36
ADF4159
FRAC/INT寄存器(R0)映射
12位整数值(INT)
位DB[2:0]设为000时，编程片内FRAC/INT寄存器(寄存器
位DB[26:15]设置INT值，决定整个反馈分频系数的一部
R0)(如图25所示)。
分。更多信息，请参见“INT、FRAC和R分频器关系”部分。
斜坡开启
12位MSB小数值(FRAC)
位DB31置1时，使能斜坡功能。位DB31置0时，禁用斜坡
LSB FRAC寄存器(寄存器R1)中的位DB[14:3]和位DB[27:15]
功能。
设置载入小数插值器的FRAC值。FRAC值是整个反馈分频
系 数 的 一 部 分 。 这 12位 是 25位 FRAC值 的 最 高 有 效 位
MUXOUT控制
(MSB)，LSB FRAC寄存器(寄存器R1)的位DB[27:15]是最低
ADF4159的片内多路复用器由位DB[30:27]控制。有关真值
有效位(LSB)。详情见“RF频率合成器成功范例”部分。
RAMP ON
表，请参见图25。
MUXOUT
CONTROL
12-BIT MSB FRACTIONAL VALUE
(FRAC)
12-BIT INTEGER VALUE (INT)
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
M4
M3
M2
R1 RAMP ON
M1
N12
N11
M4 M3 M2
N10
N9
M1
N8
N7
N6
N5
N4
N3
N2
N1
F25
F24
F23
OUTPUT
0
RAMP DISABLED
0
0
0
0
THREE-STATE OUTPUT
1
RAMP ENABLED
0
0
0
1
DVDD
0
0
1
0
DGND
0
0
1
1
R DIVIDER OUTPUT
0
1
0
0
N DIVIDER OUTPUT
0
1
0
1
RESERVED
0
1
1
0
DIGITAL LOCK DETECT
0
1
1
1
SERIAL DATA OUTPUT
1
0
0
0
RESERVED
1
0
0
1
RESERVED
1
0
1
0
CLK DIVIDER OUTPUT
1
0
1
1
RESERVED
1
1
0
0
RESERVED
1
1
0
1
R DIVIDER/2
1
1
1
0
N DIVIDER/2
1
1
1
1
READBACK TO MUXOUT
F22
F21
F20
F19
F18
F17
F16
F15
F14 C3(0) C2(0) C1(0)
MSB FRACTIONAL VALUE
(FRAC)*
F25
F24
...
F15
F14
0
0
...
0
0
0
0
0
...
0
1
1
0
0
...
1
0
2
0
0
...
1
1
3
.
.
...
.
.
.
.
.
...
.
.
.
.
.
...
.
.
.
1
1
...
0
0
4092
1
1
...
0
1
4093
1
1
...
1
0
4094
1
1
...
1
1
4095
*THE FRAC VALUE IS MADE UP OF THE 12-BIT MSB STORED IN
REGISTER R0 AND THE 13-BIT LSB STORED IN REGISTER R1.
FRAC VALUE = 13-BIT LSB + 12-BIT MSB × 213.
N12
N11
N10
N9
N8
N7
N6
N5
N4
N3
N2
N1
0
0
0
0
0
0
0
1
0
1
1
1
23
0
0
0
0
0
0
0
1
1
0
0
0
24
0
0
0
0
0
0
0
1
1
0
0
1
25
0
0
0
0
0
0
0
1
1
0
1
0
26
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
1
1
1
1
1
1
1
1
1
1
0
1
4093
1
1
1
1
1
1
1
1
1
1
1
0
4094
1
1
1
1
1
1
1
1
1
1
1
1
4095
图25. FRAC/INT寄存器(R0)映射
Rev. D | Page 15 of 36
INTEGER VALUE (INT)
10849-020
R1
ADF4159
LSB FRAC寄存器(R1)映射
这13位是25位FRAC值的最低有效位(LSB)；FRAC/INT寄存
位DB[2:0]设为001时，编程片内LSB FRAC寄存器(寄存器R1)
器的位DB[14:3]是最高有效位(MSB)。详情见“RF频率合成
(如图26所示)。
器成功范例”部分。
保留位
12位相位值
正常工作时，所有保留位必须设置为0。
位DB[14:3]控制相位字。相位字用于增加和电流相位有关
的RF输出相位。写入寄存器R0后，相位发生改变。
相位调整
相移 = (相位值 × 360°)/212
位DB28使能和禁用相位调整。相移由位DB[14:3]中的编程
值产生。
例如，相位值 = 512，则相位增加45°。
13位LSB小数值(FRAC)
如需使用相位调整，位DB28必须置位为1。如果未使用相
FRAC/INT寄存器(寄存器R0)中的位DB[27:15]和位DB[14:3]
位调整，则建议相位值置0。
设置载入小数插值器的FRAC值。FRAC值是整个反馈分频
系数的一部分。
PHASE ADJ
RESERVED
DBB
DBB
13-BIT LSB FRACTIONAL VALUE
(FRAC)
CONTROL
BITS
12-BIT PHASE VALUE
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
P1
F13
F12
F11
F10
F9
F8
F7
F13
F12
...
F2
F1
F6
F5
F4
F3
F2
F1
P12
P11
LSB FRACTIONAL VALUE
(FRAC)*
P10
P9
P8
P7
P6
P5
P4
P3
P2
P1
C3(0) C2(0) C1(1)
P12
P11
...
P2
P1
PHASE VALUE
P1
PHASE ADJ
0
0
...
0
0
0
0
1
...
1
1
2047
0
DISABLED
1
ENABLED
0
0
...
0
1
1
.
.
...
.
.
.
0
0
...
1
0
2
0
0
...
1
1
3
0
0
...
1
1
3
0
0
...
1
0
2
.
.
...
.
.
.
0
0
...
0
1
1
.
.
...
.
.
.
0
0
...
0
0
0 (RECOMMENDED)
.
.
...
.
.
.
1
1
...
1
1
–1
1
1
...
0
0
8188
1
1
...
1
0
–2
1
1
...
0
1
8189
1
1
...
0
1
–3
1
1
...
1
0
8190
.
.
...
.
.
.
1
1
...
1
1
8191
1
0
...
0
0
–2048
*THE FRAC VALUE IS MADE UP OF THE 12-BIT MSB STORED IN
REGISTER R0 AND THE 13-BIT LSB STORED IN REGISTER R1.
FRAC VALUE = 13-BIT LSB + 12-BIT MSB × 213.
NOTES
1. DBB = DOUBLE-BUFFERED BITS.
图26. LSB FRAC寄存器(R1)映射
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10849-021
0
ADF4159
R分频器寄存器(R2)映射
的工作频率超过8 GHz时，必须将预分频器设置为8/9。预
位DB[2:0]设为010时，编程片内R分频器寄存器(寄存器R2)
分频器限制INT的值，如下所示：
(如图27所示)。
• 预分频器 = 4/5： NMIN = 23
保留位
• 预分频器 = 8/9： NMIN = 75
正常工作时，所有保留位必须设置为0。
RDIV2
CSR使能
将位DB21置位为1可在R分频器和PFD之间插入一个2分频
位DB28置1时，周跳减少(CSR)使能。周跳减少功能可缩短
触发器。该特性可用来为PFD提供50%占空比信号。
锁定时间。请注意，为使周跳减少有效，PFD的信号必须
参考倍频器
有50%的占空比。此外，电荷泵电流设置也必须设置为最
位DB20置0时，参考倍频器禁用，REFIN信号直接输入5位R
小值。 详情见“减少周跳以缩短锁定时间”部分。
分频器。 位DB20置1时，参考倍频器使能，REFIN频率在信
周跳减少功能只能在鉴相器极性设置为正(寄存器R3中的
号输入5位R分频器前乘以系数2。倍频器禁用时，REFIN下
位DB6 = 1)时使用。鉴相器极性设置为负(寄存器R3中的位
降沿是小数频率合成器的PFD输入端的有效沿。倍频器使
DB6 = 0)时无法使用CSR。
能时，REFIN的上升沿和下降沿均是PFD输入端的有效沿。
电荷泵电流设置
参考倍频器使能时，为了得到最佳的相位噪声性能，建议
位DB[27:24]用于设置电荷泵的电流(参见图27)。应将这些
电荷泵电流仅设置为0b0000至0b0111，即0.31 mA至2.5 mA。
位设置为环路滤波器的设计电荷泵电流。最佳实践是针对
这种情况下，最佳实践是针对1.25 mA或1.57 mA的电荷泵
2.5 mA或2.81 mA的电荷泵电流设计环路滤波器，然后使用
电流设计环路滤波器，然后使用可编程电荷泵电流调节频
可编程电荷泵电流调节频率响应。在倍频器使能时设置电
率响应。
荷泵电流的相关信息请参见“参考倍频器”部分。
5位R分频器
预分频器(P/P + 1)
利用5位R分频器(位DB[19:15])，可以细分输入参考频率
双模预分频器(P/P + 1)与INT、FRAC和固定模数值一起，
(REFIN)以产生PFD的参考时钟。分频比可以为1至32。
决定从RFIN到PFD输入的整体分频比。位DB22设置预分频
12位MOD分频器
器值。
位DB[14:3]可编程CLK1分频器值，后者决定了斜坡模式中
预分频器在CML电平工作，从RF输入级获得时钟，并针对
时间步进的持续时间。
分频器进行分频。预分频器基于同步4/5内核。当预分频器
设置为4/5时，容许的最大RF频率为8 GHz。因此，当ADF4159
Rev. D | Page 17 of 36
DBB
REFERENCE
DOUBLER DBB
RDIV2 DBB
PRESCALER
CSR
RESERVED
DBB
CP
CURRENT
SETTING
RESERVED
ADF4159
DBB
5-BIT R COUNTER
CONTROL
BITS
12-BIT CLK1 DIVIDER VALUE
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
CR1
0
CR1 CPI4 CPI3 CPI2 CPI1
0
P1
U2
CYCLE SLIP
REDUCTION
0
DISABLED
1
ENABLED
ICP (mA)
U1
R5
R4
R3
U1
REFERENCE
DOUBLER
R2
R1
D12
D11
D9
D8
D7
0
DISABLED
D12
D11
...
D2
D1
1
ENABLED
0
0
0
0
.
.
.
1
1
1
1
0
0
0
0
.
.
.
1
1
1
1
...
...
...
...
...
...
...
...
...
...
...
0
0
1
1
.
.
.
0
0
1
1
0
1
0
1
.
.
.
0
1
0
1
U2
R DIVIDER
0
DISABLED
1
ENABLED
CPI4
CPI3
CPI2
CPI1
5.1k�
0
0
0
0
0.31
P1
0
0
0
1
0.63
0
4/5
0
0
1
0
0.94
1
8/9
0
0
1
1
1.25
0
1
0
0
1.57
0
1
0
1
1.88
R5
R4
R3
R2
R1
0
1
1
0
2.19
0
0
0
0
1
1
0
1
1
1
2.5
1
0
0
0
2.81
0
0
0
1
0
2
1
0
0
1
3.13
0
0
0
1
1
3
1
0
1
0
3.44
0
0
1
0
0
4
1
0
1
1
3.75
.
.
.
.
.
1
1
0
0
4.06
.
.
.
.
.
1
1
0
1
4.38
.
.
.
.
.
1
1
1
0
4.69
1
1
1
0
1
29
1
1
1
1
5.0
1
1
1
1
0
30
1
1
1
1
1
31
0
0
0
0
0
32
NOTES
1. DBB = DOUBLE-BUFFERED BITS.
D10
PRESCALER
D6
D5
D4
D3
D2
D1
C3(0) C2(1) C1(0)
CLK 1 DIVIDER VALUE
0
1
2
3
.
.
.
4092
4093
4094
4095
R COUNTER DIVIDE RATIO
图27. R分频器寄存器(R2)映射
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10849-022
0
ADF4159
功能寄存器(R3)映射
位DB[2:0]设为011时，编程片内功能寄存器(寄存器R3)(如
图28所示)。
保留位
正常工作时，除位DB17外的所有保留位必须设置为0。位
DB17必须置1才能正常工作。
负渗漏电流
位DB[24:22]设置负渗漏电流值(IBLEED)。使用下式计算IBLEED
值，然后选择最接近计算值的位DB[24:22]值。
IBLEED = (4 × ICP)/N
后，PLL迅速锁定至正确频率。利用N SEL位给INT值的载
入引入额外延迟可使INT和FRAC值同时载入，从而避免频
率过冲。 延迟的开启方法是将DB15位设置为1。
SD复位
Σ-Δ复位
对于大多数应用，位DB14应置0。此位置0后，Σ-Δ调制器
在每次写入寄存器R0时复位。如果不需要在每次寄存器R0
写入时复位Σ-Δ调制器，则将此位设置为1。
斜坡模式
位DB[11:10]决定产生波形的类型(参见图28和“波形生成”
部分)。
其中：
PSK使能
ICP为电荷泵电流。
N为N分频器值。
当位DB9置1时，PSK调制使能。当此位置0时，PSK调制禁
用。详情见“相移键控(PSK)”部分。
负渗漏电流使能
FSK使能
DB21使能电荷泵中的负渗漏电流。当电荷泵在非线性区域
内工作时，相位噪声和杂散性能将会有所下降。负渗漏电
流工作时将电荷泵工作区域推离该非线性区。可编程特性
控制工作区移开的距离。如果电流过小，则电荷泵将保持
在非线性区域；如果电流过大，则电荷泵将会不稳定或降
低最大PFD频率。有必要反复实验不同电荷泵电流，从而
找出最佳值。
当位DB8置1时，FSK调制使能。当此位置0时，FSK调制禁
用。详情见“频移键控(PSK)”部分。
计算最佳负渗漏电流的公式参见“负渗漏电流”部分；然
而，通过实验，可能得到不同的最佳电流结果。
失锁(LOL)
位DB16使能或禁用失锁指示。该位置0时(失锁使能)，器
件指示失锁，哪怕此时已移除基准电压源。该特性相比标
准锁定检测方案具有一定优势。如需使工作更稳定，请将
此位设为1。使能负渗漏电流时，失锁功能可能无法正常
工作。
N SEL
位DB15用于避开N分频器中整数和小数值更新之间的流水
线延迟问题。通常，INT值首先载入，然后是FRAC值。
这可能造成N分频器值在相当于流水线延迟(约四个PFD周
期)的短时间内变为错误值。如果INT值还未更新，这一错
误无影响。然而，如果INT值已经更新，这可能造成PLL在
尝试锁定暂时错误值时发生频率过冲。载入正确的小数值
锁定检测精度(LDP)
数字锁定检测电路监控PFD的上升和下降脉冲(上升和下降
脉冲的逻辑OR，见图21)。每32个脉冲检测一次。LDP位(位
DB7)指定每个锁定检测参考周期的长度。
• LDP = 0：如果测量到不超过14 ns的5个连续脉冲，则数
字锁定检测置位。
• LDP = 1：如果测量到不超过6 ns的5个连续脉冲，则数
.
字锁定检测置位。
数字锁定检测保持置位，直到脉冲宽度超过22 ns，此时写
入寄存器R0，或关断器件。 如需使工作更稳定，请将LDP
设为1。
鉴相器(PD)极性
位DB6设置鉴相器极性。VCO特性为正时，将此位设为1。
VCO特性为负时，将此位设为0。
关断
位DB5提供可编程关断模式。当此位设置为1时，执行关断
程序。当此位设置为0时，频率合成器恢复正常工作。在
软件关断模式下，器件会保留寄存器中的所有信息。只有
当切断电源时，寄存器内容才会丢失。
激活关断时，将发生下列事件：
•
•
•
•
•
•
所有活动的直流电流路径切断。
强制RF频率合成器的分频器进入加载状态。
强制电荷泵进入三态模式。
数字锁定检测电路复位。
RFIN输入去偏置。
输入移位寄存器保持活动状态，能够加载并锁存数据。
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ADAU1977
CP
THREE-STATE
COUNTER
RESET
POWER-DOWN
PD
POLARITY
LDP
FSK
PSK
RESERVED
Σ-Δ
RESET
RESERVED
N SEL
NEG BLEED
CURRENT
RESERVED
RAMP MODE
位DB3是RF分频器复位位。当此位设置为1时，RF频率合
成器分频器保持复位状态。正常工作时，此位应设置为0。
LOL
位DB4置1时，电荷泵进入三态模式。电荷泵正常工作时，
此位置0。
RESERVED
分频器复位
NEG BLEED EN
电荷泵三态
CONTROL
BITS
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
0
0
0
0
NEG BLEED EN
0
DISABLED
1
ENABLED
0
NB3 NB2 NB1
0
0
0
1
L1
NS1
U12
U12
L1
LOL
0
ENABLED
1
DISABLED
0
0
RM2 RM1
0
0
U11
U10
U9
U8
U7
C3(0) C2(1) C1(1)
U7
COUNTER
RESET
0
DISABLED
1
ENABLED
Σ-Δ RESET
0
ENABLED
1
DISABLED
U8
NS1
NB3 NB2 NB1
0
CP
THREE-STATE
0
DISABLED
1
ENABLED
N SEL
0
N WORD LOAD ON Σ-Δ CLOCK
1
N WORD LOAD DELAYED 4 CYCLES
U9
POWER-DOWN
0
DISABLED
1
ENABLED
NEGATIVE BLEED CURRENT (µA)
RM2 RM1
RAMP MODE
0
0
0
3.73
0
0
1
11.03
0
0
CONTINUOUS SAWTOOTH
0
NEGATIVE
0
1
0
25.25
0
1
CONTINUOUS TRIANGULAR
0
1
1
1
POSITIVE
53.1
1
0
SINGLE SAWTOOTH BURST
1
1
0
0
0
1
109.7
1
1
SINGLE RAMP BURST
1
1
1
1
0
1
454.7
U10
U11
224.7
916.4
0
0
图28. 功能寄存器(R3)映射
Rev. D | Page 20 of 36
PD POLARITY
LDP
0
14ns
1
6ns
FSK
0
DISABLED
1
ENABLED
PSK
0
DISABLED
1
ENABLED
10849-023
0
ADF4159
• 回读至MUXOUT选项：可以回读中断时刻的频率合成
器频率(参见“中断模式和频率回读”部分)。
• 斜坡完成至MUXOUT选项：每个斜坡结束时，逻辑高
电平脉冲输出至MUXOUT引脚。
• 电荷泵上电和电荷泵关断选项：电荷泵分别被迫持续输
出上升或下降脉冲。
时钟寄存器(R4)映射
位DB[2:0]设为100时，编程片内时钟寄存器(寄存器R4)(如
图29所示)。
LE SEL
在某些应用中，有必要使LE引脚与参考信号同步。为此，
位DB31必须设置为1。同步在器件内部完成。
使用回读至MUXOUT或斜坡完成至MUXOUT选项时，寄
存器R0(位DB[30:27])中的MUXOUT位必须置位为1111。
Σ-Δ调制器模式
如需完全禁用Σ-Δ调制器，则将位DB[30:26]设为0b01110，
即可将ADF4159置于整数N分频模式，而通道距离等于
PFD频率。12位MSB小数值(寄存器R0，DB[14:3])和13位
LSB小数值(寄存器R1，DB[27:15])必须置0。写入寄存器4
后，必须写入寄存器3两次，以便触发计数器复位。(也就
是说，将DB3 = 1写入寄存器3，然后将DB3 = 0写入寄存器3)。
时钟分频器模式
位DB[20:19]用来使能斜坡分频器模式或快速锁定分频器模
式。 如果两种模式均未使用，则将这些位设为0b00。
12位CLK2分频器值
器件工作在斜坡模式时，位DB[18:7]用于编程时钟分频器
(CLK2定时器)(参见“超时间隔”部分)。使用快速锁定模式
时，CLK2定时器还可用来确定环路保持在宽带模式的时间
(参见“快速锁定模式”部分)。
禁用Σ-Δ调制器驱动的所有功能，如斜坡、PSK、FSK和相
位调整。
禁用Σ-Δ调制器还将移除VCO输出端的固定+(fPFD/226)失调。
时钟分频器选择
正常工作时，这些位应设置为0b00000。
Σ-Δ
MODULATOR MODE
CLK
DIV
MODE
RAMP STATUS
12-BIT CLK2 DIVIDER VALUE
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6
LS1
LS1
S5
S4
S3
S2
S1
R5
R4
R3
R2
R1
S5 S4 S3 S2 S1
Σ-Δ MODULATOR MODE
0
0
NORMAL OPERATION
DISABLED WHEN FRAC = 0
0
1
0
1
0
1
0
0
C2
C1
D12
D11 D10
R5 R4 R3 R2 R1
RAMP STATUS
0
0
0
1
1
NORMAL OPERATION
READBACK TO MUXOUT
RAMP COMPLETE TO MUXOUT
CHARGE PUMP UP
CHARGE PUMP DOWN
0
0
0
0
0
LE SEL
0
LE FROM PIN
1
LE SYNCH WITH REFIN
0
0
0
0
0
0
1
1
0
0
0
0
1
0
1
C2
C1
0
0
1
1
0
1
0
1
CLOCK DIVIDER MODE
CLOCK DIVIDER OFF
FAST LOCK DIVIDER
RESERVED
RAMP DIVIDER
D9
D8
D7
D6
D5
D4
D3
D2
D1
D12
D11
...
D2
D1
0
0
0
0
.
.
.
1
1
1
1
0
0
0
0
.
.
.
1
1
1
1
...
...
...
...
...
...
...
...
...
...
...
0
0
1
1
.
.
.
0
0
1
1
0
1
0
1
.
.
.
0
1
0
1
图29. 测试寄存器(R4)映射
Rev. D | Page 21 of 36
RESERVED
CONTROL
BITS
DB5 DB4 DB3 DB2 DB1 DB0
CS1
0
0
0
CS1
CLK DIV SEL
C3(1) C2(0) C1(0)
0
LOAD CLK DIV 1
1
LOAD CLK DIV 2
CLK2 DIVIDER VALUE
0
1
2
3
.
.
.
4092
4093
4094
4095
10849-024
LE SEL
位DB[25:21]提供针对下列高级特性的访问(参见图29)：
CLK DIV SEL
将位DB6设为0后，CLK2便用作标准斜坡(如锯齿斜坡或三
角斜坡)的CLK2值。将位DB6设为1后，CLK2便用作快速斜
坡或双斜坡功能的第二斜坡CLK2值。更多信息，参见“波
形偏差和时序”部分。
斜坡状态
ADF4159
偏差寄存器(R5)映射
中断
位DB[2:0]设为101时，编程片内偏差寄存器(寄存器R5)(如
图30所示)。
位DB[27:26]决定了所使用的中断类型。此特性用于在给定
时刻回读斜坡的INT和FRAC值(TXDATA引脚的上升沿触发
中断)。频率可从INT和FRAC位获得。回读后，扫描可继
续或停止在回读频率上。更多信息，参见“中断模式和频
率回读”部分。
保留位
正常工作时，保留位必须设置为0。
TXDATA反转
FSK斜坡使能
位DB30置0时，TXDATA触发的事件在TXDATA脉冲的上升沿发
生。位DB30置1时，TXDATA触发的事件在TXDATA脉冲的下降
沿发生。
位DB25置1时，FSK斜坡使能。位DB25置0时，FSK斜坡禁用。
双斜坡使能
位DB24置1时，第二斜坡使能。位DB24置0时，第二斜坡
禁用。
TXDATA斜坡时钟
位DB29置0时，时钟分频器时钟用于斜坡时钟。位DB29置
1时，TXDATA时钟用于斜坡时钟。
偏差选择
位DB23置0时，选择第一个偏差字。位DB23置1时，选择
第二个偏差字。
抛物线斜坡
位DB28置1时，抛物线斜坡使能。位DB28置0时，抛物线
斜坡禁用。更多信息，参见“抛物线(非线性)斜坡模式”部分。
4位偏差偏移字
位DB[22:19]决定偏差偏移字。偏差偏移可影响偏差分辨率。
16位偏差字
DEV SEL
DUAL RAMP
FSK RAMP
INTERRUPT
TXDATA RAMP
CLK
PARABOLIC
RAMP
TXDATA INVERT
RESERVED
位DB[18:3]决定带符号的偏差字。偏差字将定义偏差步进。
4-BIT DEVIATION
OFFSET WORD
CONTROL
BITS
16-BIT DEVIATION WORD
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
TR1
0
I2
I1
0
0
DS1 DO4 DO3 DO2 DO1 D16
0
TXDATA INVERT
0
DUAL RAMP
0
DISABLED
0
DISABLED
0
DEV WORD 1
1
ENABLED
1
ENABLED
1
DEV WORD 2
TR1 TXDATA RAMP CLK
0
CLK DIV
1
TXDATA
0
FSK RAMP
0
DISABLED
1
ENABLED
DS1
D15 D14
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
C3(1)C2(0)C1(1)
DEV SEL
D16
D15
...
D2
D1
0
1
...
1
1
DEVIATION WORD
32,767
.
.
...
.
.
.
DEV OFFSET WORD
0
0
...
1
1
3
0
0
0
0
0
0
0
...
1
0
2
0
0
0
1
1
0
0
...
0
1
1
DO4 DO3 DO2 DO1
0
PARABOLIC RAMP
0
0
1
0
2
0
0
...
0
0
0
0
DISABLED
.
.
.
.
.
1
1
...
1
1
–1
1
ENABLED
.
.
.
.
.
1
1
...
1
0
–2
0
1
1
1
7
1
1
0
1
–3
.
1
.
0
...
...
...
.
0
.
0
.
–32,768
I1
INTERRUPT
1
0
0
0
8
0
0
INTERRUPT OFF
1
0
0
1
9
0
1
LOAD CHANNEL CONTINUE SWEEP
0
NOT
1 USED
1
LOAD CHANNEL STOP SWEEP
10849-025
I2
1
D13
图30. 偏差寄存器(R5)映射
Rev. D | Page 22 of 36
ADF4159
步进选择
位DB[2:0]设为110时，编程片内步进寄存器(寄存器R6)(如
图31所示)。
位DB23置0时，选择步进字1。位DB23置1时，选择步
进字2。
保留位
20位步进字
正常工作时，所有保留位必须设置为0。
位DB[22:3]决定步进字。 步进字是斜坡内的步进数。
STEP SEL
步进寄存器(R6)映射
RESERVED
CONTROL
BITS
20-BIT STEP WORD
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
0
0
0
0
0
0
0
SSE1 S20
S19
S18
SSE1 STEP SEL
0
STEP WORD 1
1
STEP WORD 2
S17
S16
S15 S14
S13
S12
S11
S10
S20
S19
...
S2
S1
0
0
0
0
.
.
.
1
1
1
1
0
0
0
0
.
.
.
1
1
1
1
...
...
...
...
...
...
...
...
...
...
...
0
0
1
1
.
.
.
0
0
1
1
0
1
0
1
.
.
.
0
1
0
1
图31. 步进寄存器(R6)映射
Rev. D | Page 23 of 36
S9
S8
S7
S6
S5
S4
S3
S2
S1
C3(1) C2(1) C1(0)
STEP WORD
0
1
2
3
.
.
.
1,048,572
1,048,573
1,048,574
1,048,575
10849-026
0
ADF4159
延迟寄存器(R7)映射
快速斜坡
位DB[2:0]设为111时，编程片内延迟寄存器(寄存器R7)(如
图32所示)。
位DB19置1时，激活两段不同斜率的三角波形。该波形可
用来替代锯齿斜坡，因为它可以降低斜坡波形末端的过冲。
通过在一系列小步进中(而非一个大的步进)将顶部频率转
换为底部频率，完成快速斜坡。位DB19置0时，禁用快速
斜坡功能(参见“快速斜坡模式”部分)。
保留位
正常工作时，所有保留位必须设置为0。
TXDATA触发延迟
斜坡延迟快速锁定
位DB23置0时，若使用TXDATA触发斜坡，则在斜坡启动前
无延迟。位DB23置1时，若位DB15使能延迟启动，则在斜
坡启动前使能延迟。
位DB18置1时，斜坡延迟快速锁定功能使能。位DB18置0
时，该功能禁用。
斜坡延迟
三角延迟
位DB17置1时，斜坡间延迟功能使能。位DB17置0时，该
功能禁用。
位DB22置1时，使能三角斜坡之间的延迟，产生削波斜坡。
该设置仅针对三角斜坡，并且仅在斜坡延迟激活时有效。
位DB22置0时，三角斜坡之间的延迟禁用。
延迟时钟选择
位DB16置0时，选择PFD时钟作为延迟时钟。位DB16置1时
单路全三角功能
，选择PFD时钟 × CLK1作为延迟时钟。 (CLK1由寄存器R2
位DB21置1时，使能单路全三角功能。位DB21置0时，该
中的位DB[14:3]设置。)
功能禁用。若要使用单路全三角功能，必须将斜坡模式(寄
存器3，DB[11:10])设为0b11，单一斜坡突发脉冲。 更多信
延迟启动使能
息，参见波形发生部分。
位DB15置1时，延迟启动使能。位DB15置0时，延迟启动
禁用。
TXDATA触发
12位延迟启动字
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9
0
0
0
0
0
0
0
0
0
TD1
TD1 TRI DELAY
0
DISABLED
1
ENABLED
0
TXDATA TRIGGER DELAY
0
DISABLED
1
ENABLED
ST1
TR1
FR1
0
RD1 DC1 DSE1 DS12 DS11 DS10 DS9
0
0
RAMP DELAY FL
DISABLED
1
ENABLED
DS12 DS11
FR1 FAST RAMP
0
DISABLED
1
ENABLED
DSE1 DEL START EN
0
1
ST1 SING FULL TRI
0
DISABLED
1
DC1
0
1
ENABLED
TR1 TXDATA TRIGGER
RD1
DISABLED
ENABLED
DEL CLK SEL
PFD CLK
PFD CLK × CLK1
RAMP DELAY
0
DISABLED
0
DISABLED
1
ENABLED
1
ENABLED
DS8
DS7
DB8
DB7
DB6
DB5
DB4
DB3
DS6
DS5
DS4
DS3
DS2
DS1 C3(1) C2(1) C1(1)
...
DS2
DS1
0
0
...
0
0
0
0
0
...
0
1
1
0
0
...
1
0
2
0
0
...
1
1
3
.
.
...
.
.
.
.
.
...
.
.
.
.
.
...
.
.
.
1
1
...
0
0
4092
1
1
...
0
1
4093
1
1
...
1
0
4094
1
1
...
1
1
4095
图32. 延迟寄存器(R7)映射
Rev. D | Page 24 of 36
CONTROL
BITS
12-BIT DELAY START WORD
DB2
DB1
DB0
DELAY START WORD
10849-027
DEL START EN
位DB[14:3]决定延迟启动字。延迟启动字将影响斜坡启动
延迟的持续时间。
DEL CLK SEL
RAMP DELAY
RAMP DELAY FL
FAST RAMP
TXDATA
TRIGGER
SING FULL TRI
RESERVED
TRI DELAY
TXDATA
TRIGGER DELAY
位DB20置1时，TXDATA上的逻辑高电平激活斜坡。位DB20
置0时，该功能禁用。
ADF4159
应用信息
初始化序列
参考倍频器
ADF4159上电后，采用下述序列编程寄存器，初始化器件：
1. 延迟寄存器(R7)
2. 步进寄存器(R6)—加载步进寄存器(R6)两次，首先是
STEP SEL = 0，然后是STEP SEL = 1
3. 偏差寄存器(R5)—加载偏差寄存器(R5)两次，首先是
DEV SEL = 0，然后是DEV SEL = 1
4. 时钟寄存器(R4)。加载时钟寄存器两次，第一次为CLK
DIV SEL = 0，第二次为CLK DIV SEL = 1。
5. 功能寄存器(R3)
6. R分频器寄存器(R2)
7. LSB FRAC寄存器(R1)
8. FRAC/INT寄存器(R0)
片内参考倍频器可以使输入参考信号频率加倍，对于增加
PFD比较频率非常有用。PFD频率加倍一般可以使系统的
噪声性能改善3 dB。必须注意，由于N分频器的Σ-Δ电路速
度有限，PFD无法在高于110 MHz的频率下工作。
RF频率合成器： 一个成功范例
以下公式决定频率合成器的编程方式：
RFOUT = (INT + (FRAC/225))× fPFD
(4)
其中：
RFOUT是RF频率输出；
INT是整数分频系数；
FRAC是小数。
在快速锁定应用中，需要宽环路滤波器带宽以实现快速频
率采集，这就造成积分相位噪声增加，杂散衰减降低。使
用周跳减少功能，环路带宽可保持较窄，在减少积分相位
噪声和衰减杂散的同时缩短锁定时间。
周跳
当环路带宽比PFD频率窄时，整数N分频/小数N分频频率
合成器就会发生周跳。PFD输入端的相位误差积累过快，
PLL来不及校正，电荷泵暂时沿错误方向吸入电荷，使锁
定时间急剧延长。ADF4159包含周跳减少电路，可扩展
PFD的线性范围，从而加快锁定，而无需更改环路滤波器。
当ADF4159检测到将要发生周跳时，就会启动额外的电荷
泵电流单元。 它将向环路滤波器输出恒定的电流，或者从
环路滤波器移除恒定的电流(取决于是要提高还是降低
VCO调谐电压，以便得到新的频率)。其结果是，PFD的线
性范围得以扩展。稳定性仍然得以保持，因为该电流恒定
且不是脉冲电流。
PFD频率(fPFD)公式为：
fPFD = REFIN × [(1 + D)/(R × (1 + T))]
减少周跳以缩短锁定时间
(5)
REFIN是基准频率输入；
D是RF REFIN倍频器位，寄存器R2中的位DB20(0或1)。
R是RF基准分频系数；
T是基准2分频位，寄存器R2中的位DB21(0或1)。
例如，一个系统要求12.102 GHz RF频率输出(RFOUT)，基准
频率输入(REFIN)为100 MHz，则频率分辨率为
(6)
fRES = REFIN/225
fRES = 100 MHz/225 = 2.98 Hz
根据等式5，
fPFD = [100 MHz × (1 + 0)/1] = 100 MHz
12.102 GHz = 100 MHz × (N + FRAC/225)
计算N和FRAC值，
N = int(RFOUT/fPFD) = 121
FRAC = FMSB × 213 + FLSB
FMSB = int(((RFOUT/fPFD) − N) × 212) = 81
FLSB = int(((((RFOUT/fPFD) − N) × 212) − FMSB) × 213) = 7536
如果相位误差再次增大到可能又要发生周跳，ADF4159将
再启动一个电荷泵单元。这一过程将持续下去，直至
ADF4159检测到VCO频率已超过所需的频率。接着它开始
逐个关闭额外的电荷泵单元，直至所有额外电荷泵单元都
已关闭，并且频率达到稳定。
最多可以启动7个额外电荷泵单元。大多数应用中，7个单
元足以彻底消除周跳，从而大幅缩短锁定时间。
R分频器寄存器(寄存器R2)的位DB28置1时，周跳减少使
能。请注意，为使CSR正常工作，PFD的信号需要45%至
55%的占空比。参考2分频触发器可帮助在PFD提供50%的
占空比。例如，如果基准频率为100 MHz，而用户想要在
10 MHz下运行PFD，则R分频系数设置为10将产生占空比非
50%的10 MHz PFD信号。通过将分频系数设置为5并使能参
考2分频位，可实现占空比为50%的10 MHz信号。
请注意，周跳减少功能只能在鉴相器极性设置为正(寄存器
R3中的位DB6置1)时运行。如果鉴相器极性为负，此功能
无法使用。
其中：
FMSB是寄存器R0的12位MSB FRAC值；
FLSB是寄存器R1的13位LSB FRAC值；
int()使括号中的自变量成为整数。
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ADF4159
调制
波形产生
ADF4159可在频移键控(FSK)和相移键控(PSK)模式下工作。
ADF4159能够在频域内产生五种波形：单一斜坡突发脉
冲、单一三角突发脉冲、单一锯齿突发脉冲、连续锯齿斜
坡和连续三角斜坡。 图33至37显示了可用波形的类型。
频移键控(FSK)
FSK的实现方法是设置ADF4159 N分频器的中心频率，然后
(7)
其中：
fPFD为PFD频率。
DEV是16位字(寄存器R5中的位DB[18:3])。
TIME
DEV_OFFSET是4位字(寄存器R5中的位DB[22:19])。
10849-028
fDEV = (fPFD/225) × (DEV × 2DEV_OFFSET)
FREQUENCY
切换TXDATA引脚。 中心频率偏差通过下式设置
图33. 单一斜坡突发脉冲
ADF4159通过将已设置的N分频值递增或递减DEV × 2DEV_OFF来实现此特性。
FSK设置成功范例
本例中，fPFD为25 MHz且工作频率为5.8 GHz的FSK系统需要
FREQUENCY
SET
按如下方式整理公式7：
10849-029
250 kHz的偏差(fDEV)。
TIME
(DEV × 2DEV_OFFSET) = fDEV/(fPFD/225)
图34. 单一锯齿突发脉冲
(DEV × 2DEV_OFFSET) = 250 kHz/(25 MHz/225)
如果将DEV_OFFSET设为6：
DEV = 335,544.32/(26) = 5242.88 ≈ 5243
由于DEV四舍五入，fDEV = 250.005722 kHz。
TIME
切换TXDATA引脚可让频率在已设置的中心频率±250 kHz间跳
10849-030
FREQUENCY
(DEV × 2DEV_OFFSET) = 335,544.32
图35. 单一锯齿突发脉冲
ADF4159配置为PSK模式时，ADF4159的输出相位等于：
(相位值 × 360°)/212
相位值由寄存器1中的位DB[14:3]设置。PSK调制由TXDATA
TIME
引脚控制。
10849-031
相移键控(PSK)
FREQUENCY
跃。
图36. 连续锯齿斜坡
90°。 减去相位值可反转极性。
TIME
图37. 连续三角斜坡
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10849-032
相位增加90°。TX DATA 引脚的逻辑低电平使输出相位减少
FREQUENCY
例如，若相位值为1024，则TXDATA引脚的逻辑高电平使输出
ADF4159
波形偏差和时序
单一三角突发脉冲
图38显示了一种斜坡。
三角突发脉冲类似于单一斜坡突发脉冲。不过，完成步进
后，ADF4159开始在每个超时间隔中将N分频值递减DEV ×
2DEV_OFFSET。
TIMER
FREQUENCY
fDEV
单一锯齿突发脉冲
TIME
10849-033
在单一锯齿突发脉冲中，N分频值在步进数后的下一个超
时间隔中复位至初始值。 ADF4159将保留此N分频值。
图38. 波形时序
定义斜坡的关键参数为：
该三角斜坡是单一三角突发脉冲的重复版本。不过，完成
步进后，ADF4159开始在每个超时间隔中将N分频值递减
DEV × 2DEV_OFFSET。当再次完成步进数时，它会重新递增N
分频值。 重复这一过程便产生三角波形。波形重复至禁用
斜坡为止。
频率偏差
每次跳频的频率偏差由下式设置
(7)
其中：
fPFD为PFD频率。
DEV是16位字(寄存器R5中的位DB[18:3])。
DEV_OFFSET是4位字(寄存器R5中的位DB[22:19])。
FMCW雷达斜坡设置成功范例
本例描述要求RF LO每隔2 ms就使用50 MHz范围内的锯齿斜
坡的频率调制连续波(FMCW)雷达系统。PFD频率为25 MHz，
RF输出范围为5800 MHz至5850 MHz。
斜坡内每次跳频的频率偏差设置为~250 kHz。
超时间隔
ADF4159的频率分辨率通过下式计算：
fRES = fPFD/225
各跳频间的时间由下式设置
Timer = CLK1 × CLK2 × (1/fPFD)
锯齿斜坡是单一锯齿突发脉冲的重复版本。波形重复至禁
用斜坡为止。
三角斜坡
• 频率偏差
• 超时间隔
• 步进数
fDEV = (fPFD/225) × (DEV × 2DEV_OFFSET)
锯齿斜坡
(8)
其中：
CLK1和CLK2是12位时钟值(寄存器R2中的12位CLK1分频器
和寄存器R4中的12位CLK2分频器)。对于斜坡分频器，寄
存器R4中的位DB[20:19]必须设为11。
fPFD为PFD频率。
(9)
使用公式9，fRES可通过下式计算：
fRES = 25 MHz/225 = 0.745 Hz
整理公式7便可计算出DEV_OFFSET：
DEV_OFFSET = log2(fDEV/(fRES × DEVMAX))
(10)
以log10(x)表示，公式10可转换为以下公式：
DEV_OFFSET = log10(fDEV/(fRES × DEVMAX))/log10(2)
CLK1 或CLK2 必须大于1，即不允许CLK1 = CLK2 = 1。
(11)
20位步进值定义了发生跳频的次数。从起始值起，INT值
的递增幅度不得超过28 = 256。
其中：
fDEV = 频率偏差；
DEVMAX = 215 (偏差字最大值)；
DEV_OFFSET = 4位字。
单一斜坡突发脉冲
使用公式11，DEV_OFFSET可通过下式计算：
最基本的波形是单一斜坡突发脉冲。其他所有波形均在此
波形基础上变化。在单一斜坡突发脉冲中，ADF4159被锁
定至FRAC/INT寄存器(R0)内定义的频率。使能斜坡模式时，
ADF4159将N分频值递增DEV × 2DEV_OFFSET，造成各定时器间隔
上的频移fDEV。此频移重复发生至设置的步进数为止。 然
后，ADF4159保留最终N分频值。
DEV_OFFSET = log10(250 kHz/(0.745 Hz × 215))/log10(2) = 3.356
步进数
.
四舍五入后，DEV_OFFSET = 4。
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ADF4159
根据DEV_OFFSET，频域分辨率可通过下式计算：
fDEV_RES = fRES × 2DEV_OFFSET (12)
fDEV_RES = 0.745 Hz × 24 = 11.92 Hz
要计算DEV字，请使用公式13.
DEV = fDEV/(fRES × 2DEV_OFFSET)
其他波形
不同斜坡速率的双斜坡
ADF4159可以配置为具有不同步进和偏差设置的两个斜
(13)
250 kH z
= 20,971.52
25 MHz 4
×2
2 25
将此值四舍五入为20,972，使用公式7重新计算便得到实际
DEV =
示例
本例中，将PLL锁定至5790 MHz，fPFD = 25 MHz。 两个斜坡
如下配置：
• 斜坡1跳跃100步，每一步持续10 μs，频率偏差为100 kHz。
偏差频率fDEV，产生以下结果：
• 斜坡2跳跃80步，每一步持续10 μs，频率偏差为125 kHz。
fDEV = (25 MHz/2 ) × (20,972 × 2 ) = 250.006 kHz
25
坡。 还可在另一斜坡运行时对斜坡速率重新编程。
4
涵盖50 MHz范围所需的fDEV步进数为50 MHz/250.006 kHz =
200。要在2 ms内涵盖50 MHz范围，ADF4159必须每隔2 ms/200
= 10 μs跳频一次。
若要使能两个斜坡速率，请遵循以下步骤：
1. 将寄存器R5中的位DB24置1，激活双斜坡速率模式。
2. 通过设置下列数值，编程斜坡1的斜坡速率：
重新整理公式8以设置定时器值(并将CLK2设为1)：
• 寄存器R5： 设置位DB23 = 0，位DB[18:3] = 16,777，位
CLK1 = Timer × fPFD/CLK2 = 10 µs × 25 MHz/1 = 250
DB[22:19] = 3
总结一下设置：
• 寄存器R6： 设置位DB23 = 0，位DB[22:3] = 100
• DEV = 20,972
3. 通过设置下列数值，编程斜坡2的斜坡速率：
• 步进数 = 200
• 寄存器R5： 设置位DB23 = 1，位DB[18:3] = 20,972，位
• CLK1 = 250
DB[22:19] = 3
• CLK2 = 1(寄存器R4中的位DB[20:19] = 11，斜坡分频器)
使用这些设置将ADF4159编程为5800 MHz的中心频率，并
• 寄存器R6： 设置位DB23 = 1，位DB[22:3] = 80
使能锯齿斜坡以产生所需波形。如果将三角斜坡用于相同
图39显示两个斜坡速率的最终斜坡。 若要激活该斜坡，请
的设置，ADF4159将从5800 MHz扫描至5850 MHz，然后再
参见“激活斜坡”部分。
SWEEP RATE SET BY OTHER REGISTER
完成所有必需的参数设置后，必须通过选择所需的斜坡类
型激活斜坡(寄存器R3中的位DB[11:10])，然后启动斜坡(寄
存器R0中的位DB31 = 1)。
SWEEP RATE SET BY ONE REGISTER
TIME
图39. 具有两个扫描速率的双斜坡
斜坡编程序列
依“FMCW雷达斜坡设置成功范例”部分所述设置参数，并依
“激活斜坡”部分所述，以下列寄存器写入顺序激活斜坡。
1. 延迟寄存器(R7)
2. 步进寄存器(R6)
3. 偏差寄存器(R5)
4. 时钟寄存器(R4)
5. 功能寄存器(R3)
6. R分频器寄存器(R2)
7. LSB FRAC寄存器(R1)
8. FRAC/INT寄存器(R0)
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10849-134
激活斜坡
FREQUENCY
次下降。整个扫描耗时4 ms。
ADF4159
具有叠加FSK信号的斜坡模式
延迟启动
在传统方法中，FMCW雷达使用线性频率调制(LFM)或FSK
延迟启动可配合两种不同器件使用以控制启动时间。图41
调制。这些独立使用的调制为测量的距离与速度带来不定
显示延迟启动的原理。
性，特别是在多目标情况下。为克服此问题并实现明确的
RAMP WITHOUT
DELAYED START
本例中，将PLL锁定至5790 MHz，fPFD = 25 MHz。 具有叠
加FSK信号的斜坡配置如下：
RAMP WITH
DELAYED START
• 步进数设为100；每步持续10 μs，偏差为100 kHz。
TIME
• FSK信号为25 kHz。
10849-034
示例
FREQUENCY
(范围−速度)多目标检测，应使用具有FSK的斜坡。
图41. 锯齿斜坡的延迟启动
若要使能FSK叠加斜坡模式，请遵循以下步骤：
示例
1. 寄存器R5中的位DB23和寄存器R6中的DB23置0。
例如，要用两种不同器件对延迟启动编程以控制启动时
2. 依“FMCW雷达斜坡设置成功范例”部分所述对斜坡编程。
间，请遵循以下步骤：
3. 寄存器R5中的位如下设置，将斜坡上的FSK编程至25 kHz：
1. 将寄存器R7中的位DB15置1，使能斜坡的延迟启动选项。
2. 将寄存器R7中的位DB16置0，并将12位延迟启动字(寄存
• DB[18:3] = 4194(偏差字)
器R7中的位DB[14:3])设为125 (fPFD = 25 MHz)，可延迟斜
• DB[22:19] = 3(偏差偏移字)
坡第一部分5 μs。 延迟可通过下式计算：
• DB23 = 1(斜坡上的FSK偏差字)
• DB25 = 1(带FSK使能的斜坡)
图40显示FSK叠加在斜坡上的示例。 若要激活该斜坡，请
参见“激活斜坡”部分。
延迟 = tPFD × 延迟自动字
延迟 = 40 ns × 125 = 5 µs
3. 将寄存器R7中的位DB16置1，并将12位延迟启动字(寄存
器R7中的位DB[14:3])设为125，可延迟斜坡第一部分
LFMSTEP =
FREQUENCY
SWEEP/NUMBER
OF STEPS
0
TIME
RAMP END
若要激活该斜坡，请参见“激活斜坡”部分。
10849-135
FSK SHIFT
延迟 = tPFD × CLK1 × 延迟自动字
延迟 = 40 ns × 25 × 125 = 125 µs
FREQUENCY SWEEP
FREQUENCY
125 μs。延迟计算如下：
图40. 组合FSK和LFM波形
Rev. D | Page 29 of 36
ADF4159
斜坡间延迟
还可在延迟的第一周期内激活快速锁定操作。 为此，应将
寄存器R7内的DB18位设置为1。此特性可帮助锯齿斜坡减
少从一个锯齿过渡至下一个锯齿时的频率过冲。 若要激活
该斜坡，请参见“激活斜坡”部分。
ADF4159可配置为在两个斜坡的突发脉冲之间添加延迟。
图42、43和44分别表示锯齿、三角和削波三角模式的斜坡
间延迟。
带延迟的双斜坡速率模式
TIME
图42.锯齿模式的斜坡间延迟
10849-140
FREQUENCY
该模式结合了“不同斜坡速率的双斜坡”部分以及“斜坡间延
迟”部分所描述的模式(见图45)。
10849-035
FREQUENCY
DELAY
TIME
FREQUENCY
图45. 带延迟的双斜坡速率模式
如需使能该配置：
10849-036
3. 根据“不同斜坡速率的双斜坡”部分所述对两个斜坡速
TIME
率模式进行编程。
2. 根据“斜坡间延迟”部分所述对延迟进行编程。
图43.三角模式斜坡间延迟
抛物线(非线性)斜坡模式
ADF4159能够产生抛物线斜坡。(见图46)。
TIME
FREQUENCY
10849-037
FREQUENCY
DELAY
示例
例如，要在斜坡内的突发脉冲间添加延迟，请遵循以下步
骤：
1. 将寄存器R7中的位DB17置1，使能斜坡间延迟选项。
2. 将寄存器R7中的位DB16置0，并将12位延迟启动字(寄存
器R7中的位DB[14:3])设为125 (fPFD = 25 MHz)，可延迟斜
坡5 μs。 延迟可通过下式计算：
图46. 抛物线斜坡
输出频率根据下式产生：
fOUT(n + 1) = fOUT(n) + n × fDEV
(14)
其中：
fOUT是输出频率；
n是步进数。
延迟 = tPFD × 延迟自动字
延迟 = 40 ns × 125 = 5 µs
fDEV是频率偏差；
如需更长延迟(比如125 μs)，可将寄存器R7中的位DB16置
1，并将12位延迟启动字(寄存器R7中的位DB[14:3])设为
125。 延迟可通过下式计算：
延迟 = tPFD × CLK1 × 延迟自动字
延迟 = 40 ns × 25 × 125 = 125 µs
TIME
10849-141
图44.三角削波模式斜坡间延迟
示例
本例描述如何采用下列参数设置并使用抛物线斜坡模式：
• fOUT = 5790 MHz
• fDEV = 100 kHz
• 步进数 = 50
• 单个步进持续时间 = 10 μs
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ADF4159
4. 根据下列步骤编程下斜坡。
如需设置抛物线斜坡模式，请遵循以下步骤：
a. 对于斜坡2，将寄存器R4 (CLK DIV SEL)中的位DB6、
1. 配置下列斜坡模式中的一种：
寄存器R5 (DEV SEL)中的位DB23以及寄存器R6 (STEP
• 连续三角斜坡(寄存器R3中的位DB[11:10]设为01)。
• 单次斜坡突发脉冲(寄存器R3中的位DB[11:10]设为11)。
SEL)中的位DB23设为1。
b. 根据“FMCW雷达斜坡设置成功范例”部分计算并编程
对于连续三角斜坡，产生的频率范围可计算如下：
定时器、DEV、DEV_OFFSET和步进字。
Δf = fDEV × (Number of Steps + 2) × (Number of Steps + 1)/2 =
5. 将寄存器R0中的位DB31设为1，启动斜坡。
132.6 MHz
注意，出于稳定性考虑，上斜坡和下斜坡的总频率变化必
对于单次斜坡突发脉冲，产生的频率范围可计算如下：
须一致。
Δf = fDEV × (步进数 + 1) × 步进数/2 = 127.5 MHz
斜坡完成信号至Muxout
2. 根据“超时间隔”部分所述，设置线性斜坡定时器。
图48显示MUXOUT上的斜坡完成信号。
4. 将分频器复位(寄存器R3中的位DB3)设为1，然后设为0。
若要激活该斜坡，请参见“激活斜坡”部分。
FREQUENCY
3. 将寄存器R5中的位DB28置1，激活抛物线斜坡。
快速斜坡模式
TIME
ADF4159能够产生快速斜坡。快速斜坡是具有两个不同斜
步时间和每步偏差均可编程。
TIME
10849-039
VOLTAGE
率的三角斜坡。(见图47)。 上斜坡和下斜坡的步进数、每
FREQUENCY
图48. Muxout上的斜坡完成信号
为了激活此功能，将寄存器R0中的位DB[30:27]设为1111，
图47.快速斜坡模式
外部控制斜坡步长
利用TXDATA引脚上的脉冲可旁路内部斜坡时钟并触发每个
步骤。这样可以更明确地控制每一步。可在寄存器R5中将
若要激活快速斜坡波形，请遵循以下步骤：
位DB29设置为1，使能该功能。
1. 将寄存器R3中的位DB[11:10]设为01，选择连续三角
波形。
2. 将寄存器R7中的位DB19设为1，使能快速斜坡。
FREQUENCY
TIME
10849-038
然后将寄存器R4中的位DB[25:21]设为00011。
RFOUT
3. 根据下列步骤编程上斜坡。
a. 对于斜坡1，将寄存器R4 (CLK DIV SEL)中的位DB6、
TIME
b. 根据“FMCW雷达斜坡设置成功范例”部分计算并编程
TXDATA
定时器、DEV、DEV_OFFSET和步进字。
TIME
图49. 外部控制斜坡步长
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10849-148
SEL)中的位DB23设为0。
VOLTAGE
寄存器R5 (DEV SEL)中的位DB23以及寄存器R6 (STEP
ADF4159
中断模式和频率回读
中断发生时，由INT和FRAC值组成的数据可通过MUXOUT回
中断模式从TXDATA的上升沿触发。为了激活此功能，将寄
读。数据由37位构成，其中12位代表INT值，25位代表FRAC
存器R0中的位DB[30:27]设为1111，然后将寄存器R4中的位
值。 图51显示单个位数据如何回读。
DB[25:21]设为00010。若要选择并使能中断模式，则根据
DATA CLOCKED OUT ON POSITIVE EDGE OF CLK AND READ
ON NEGATIVE EDGE OF CLK READBACK WORD (37 BITS)
0 0001 1100 1111 0110 0010 0011 1010 0111 1000 (0x1CF623A78)
表8置位寄存器R5中的位[27:26]。必须激活斜坡，回读才
能工作。
TXDATA
LE
表8. 中断模式(寄存器R5)
CLK
MUXOUT
操作
中断关闭
TXDATA上中断，扫描继续
TXDATA上中断，扫描停止
图50显示频率回读原理。
25-BIT FRAC WORD
1 0110 0010 0011 1010 0111 1000
0x1623A78
23,214,712
RF = fPFD × (231 + 23,214,712/2 25) = 1.7922963GHz
FREQUENCY AT WHICH INTERRUPT TOOK PLACE
FREQUENCY
1
图51 回读单一位以确定中断时刻的输出频率
2
对于连续频率回读，应使用下列序列：(见图52)。
1. 寄存器0写入
2. LE变为高电平
TIME
TIME OF INTERRUPT
3. TXDATA上产生脉冲
1. SWEEP CONTINUES MODE
2. SWEEP STOPS MODE
4. 频率回读
5. TXDATA上产生脉冲
INTERRUPT SIGNAL
6. 寄存器R4写入
7. 频率回读
LOGIC HIGH
8. TXDATA上产生脉冲
图52显示连续频率回读序列。
10849-040
LOGIC LOW
TIME
图50. 中断和频率回读
TXDATA
32 CLK
PULSES
37 CLK
PULSES
32 CLK
PULSES
37 CLK
PULSES
32 CLK
PULSES
37 CLK
PULSES
CLK
FREQUENCY
READBACK
FREQUENCY
READBACK
FREQUENCY
READBACK
MUXOUT
R0 WRITE
R4 WRITE
R4 WRITE
DATA
LE
10849-042
LOGIC LEVEL
LSB
MSB
12-BIT INTEGER WORD
0000 1110 0111
0x0E7
231
图52. 连续频率回读
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10849-041
位DB[27:26]
00
01
11
ADF4159
快速锁定模式
快速锁定： 环路滤波器拓扑
ADF4159可在快速锁定模式下工作。该模式下电荷泵电流
要使用快速锁定模式，需要一个从PLL至环路滤波器的额
上升，需连接额外的电阻以保持环路稳定性。
外连接。环路滤波器中的阻尼电阻必须降至宽带宽模式下
该电阻值的¼。这是因为电荷泵电流在宽带宽模式下提高
快速锁定定时器和寄存器序列
使能快速锁定模式(寄存器R4，DB[20:19])并写入寄存器
16，必须确保稳定性。
R0后，PLL将在宽带宽模式下工作一段指定的时间。使能
要进一步增强稳定性，减少频率变化中的频率过冲(宽带宽
快速锁定前，器件首次上电后必须执行初始化序列(参见初
模式下)，请连接电阻R3。(见图53)。快速锁定期间，SW1
始化序列部分)。带宽模式的时间设置如下：
CLK1 × CLK2 / fPFD = 宽带宽模式的时间
引脚对地短路，SW2连接至CP(通过将寄存器R4内的DB
其中：
可使用下列两种拓扑：
CLK1 = 寄存器R2，DB[14:3]。
• 阻尼电阻(R1)分为两个值(R1和R1A)，二者之比为1:3(参
[20:19]位设置为01来完成，即快速锁定分频器)。
CLK2 = 寄存器R4，DB[18:7]。
见图53)。
fPFD = PFD频率。
• 直接从SW1连一个额外电阻(R1A)(参见图54)。选择额外
注意，斜坡模式下无法使用快速锁定功能。
电阻时必须确保额外电阻与阻尼电阻(R1)的并联结果应
为R1初始值的¼。
快速锁定范例
本例中，PLL的fPFD为100 MHz，并要求保持在宽带宽模式
下12 μs。
对于这两种拓扑，R3:R2之比应等于1:4。
R3
SW2
CLK1 × CLK2 / fPFD = 12 µs
C1
ADF4159
CLK1 × CLK2 = (12 × 10 )(100 × 10 ) = 1200
−6
R2
CP
6
C2
VCO
C3
R1
因此，CLK1 = 12，CLK2 = 100，可得出时间为12 μs。
SW1
10849-047
R1A
图53. 快速锁定环路滤波器拓扑—拓扑1
R3
SW2
R2
CP
C1
ADF4159
R1A
VCO
C3
R1
10849-048
SW1
C2
图54. 快速锁定环路滤波器拓扑—拓扑2 杂散机制
更多快速锁定拓扑，请参见ADIsimPLL™。
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ADF4159
杂散机制
低频应用
ADF4159中的小数插值器是具有25位固定模数(MOD)的三
阶Σ-Δ调制器(SDM)。SDM时钟频率为PFD基准频率(fPFD)，
允许PLL输出频率以fPFD/MOD的通道步进分辨率合成。本
节讨论了小数N分频频率合成器可实现的各种杂散机制及
其对ADF4159的影响。
RF输入的最小值规格为0.5 GHz；不过，如果满足400 V/μs的
最低压摆率规格，可使用低于此点的RF频率。 适当的驱动
器——比如ADCMP553——可用于加速RF信号的边沿跃
迁，然后将其反馈至ADF4159 RF输入端。
小数杂散
ADI公司提供了滤波器设计和分析程序以帮助用户实现
PLL设计。请访问www.analog.com/pll，免费下载ADIsimPLL™软件。该软件可设计、仿真和分析整个PLL频域和时
域响应。 允许使用各种无源和有源滤波器架构。
在大多数小数频率合成器中，小数杂散出现间隔可等于频
率合成器的设置通道间隔。在ADF4159中，这些杂散没有
出现。ADF4159的高固定模数使Σ-Δ调制器量化误差频谱
看似宽带噪声，将小数杂散有效散布到噪声内。
整数边界杂散
RF VCO频率与PFD频率间的交互可导致杂散，称为整数边
界杂散。当这些频率不是整数关系时(小数N分频频率合成
器的目的)，杂散边带将以一定的偏移频率出现在VCO输
出频谱上，该偏移频率与整数倍数的PFD和VCO频率之间
的拍频或差频相对应。
这些杂散在靠近PFD整数倍数的通道上表现得更为明显，
对于这些通道，差频率可能位于环路带宽以内，“整数边
界杂散”的名称正是由此而来。在远离PFD整数倍数的通道
上，这些杂散由环路滤波器予以衰减。
参考杂散
滤波器设计—ADIsimPLL
芯片级封装的PCB设计指南
芯片级封装(CP-24-10)上的引脚焊盘为方形。印刷电路板
(PCB)焊盘应比封装引脚焊盘长0.1 mm，宽0.05 mm。为确保
焊点最大， 引脚焊盘应位于电路板焊盘中央。
芯片级封装的底部有一个居中的裸露焊盘用于散热，PCB
的散热垫至少应与此裸露焊盘一样大。在PCB上，散热焊
盘与焊盘图形内边的间距至少应为0.25 mm，以确保不会发
生短路。
PCB散热焊盘上可以开散热通孔，以改善封装的散热性
能。散热通孔应与散热焊盘合为一体，间距为1.2 mm。通
孔直径应在0.3 mm至0.33 mm之间，通孔管应镀以1盎司的
铜，以堵住通孔。请将PCB散热焊盘连接到AGND。
在小数N分频频率合成器中，参考杂散一般不是问题，因
为参考偏移远远超出了环路带宽。不过，旁路环路的任何
参考馈通机制可能会引起问题。一种此类机制是经由RFIN
引脚回到VCO的低电平片内参考切换噪声的馈通，可能会
产生高达−90 dBc的参考杂散。PCB布局需要确保VCO与输
入参考之间充分隔离，避免电路板上可能出现馈通路径。
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ADF4159
ADF4159在FMCW雷达中的应用
图55显示ADF4159应用于频率调制连续波(FMCW)雷达系
种产生FMCW斜坡的方法(以DAC直接驱动VCO)，这种方
统。在FMCW雷达系统中，ADF4159用于产生此类型雷达
法需要补偿VCO调谐特性的非线性度。PLL方法无需校准
所必需的锯齿或三角斜坡。
便可提供高度线性的斜坡。
过去，PLL直接由直接数字频率合成器(DDS)驱动以产生所
需类型的波形。由于ADF4159上实现的波形产生机制，
DDS不再使用，使成本得以降低。PLL解决方案优于另一
NO DDS REQUIRED
WITH ADF4159
LINEAR
FREQUENCY
SWEEP
REFERENCE
OSCILLATOR
VCO
ADF4159
×2
Tx
ANTENNA
PA
MULT ×2
MICROCONTROLLER
DSP
16 BITS
ADSP-BF531
BUS
CAN/FLEXRAY
Rx
ANTENNAS
BASEBAND
HPF
ADC
10 BITS TO
12 BITS
RANGE
COMPENSATION
FREQUENCY MODULATED CONTINUOUS WAVE
LONG RANGE RADAR
图55. 采用ADF4159的FMCW雷达
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MUX
MIXER
:
.
.
10849-043
AD8283
ADF4159
外形尺寸
0.30
0.25
0.20
0.50
BSC
PIN 1
INDICATOR
24
19
18
1
EXPOSED
PAD
TOP VIEW
0.80
0.75
0.70
0.50
0.40
0.30
13
12
6
7
BOTTOM VIEW
0.05 MAX
0.02 NOM
COPLANARITY
0.08
SEATING
PLANE
2.20
2.10 SQ
2.00
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.20 REF
COMPLIANT TO JEDEC STANDARDS MO-220-WGGD-8.
06-11-2012-A
PIN 1
INDICATOR
4.10
4.00 SQ
3.90
图56. 24引脚引脚架构芯片级封装[LFCSP_WQ]
4 mm x 4 mm超薄体
(CP-24-10)
尺寸单位：mm
订购指南
订购指南型号1, 2
ADF4159CCPZ
ADF4159CCPZ-RL7
ADF4159WCCPZ
ADF4159WCCPZ-RL7
EV-ADF4159EB1Z
EV-ADF4159EB3Z
1
2
温度范围
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
−40°C至+125°C
封装描述
24引脚引线框芯片级封装 [LFCSP_WQ]
24引脚引线框芯片级封装 [LFCSP_WQ]
24引脚引线框芯片级封装 [LFCSP_WQ]
24引脚引线框芯片级封装 [LFCSP_WQ]
评估板(12 GHz VCO、284 kHz环路带宽、48°相位裕量)
评估板(设置为外部、SMA连接VCO板；未安装滤波器)
封装选项
CP-24-10
CP-24-10
CP-24-10
CP-24-10
Z = 符合RoHS标准的器件。
W = 通过汽车应用认证。
汽车应用产品
ADF4159W型号的生产工艺受到严格控制，以满足汽车应用的质量和可靠性要求。 请注意，车用型号的技术规格可能不同于商
用型号；因此，设计人员应仔细阅读本数据手册的技术规格部分。 只有显示为汽车应用级的产品才能用于汽车应用。 欲了解
特定产品的订购信息并获得这些型号的汽车可靠性报告，请联系当地ADI客户代表。
©2013 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D10849sc-0-11/13(D)
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