日本語参考資料 最新版英語データシートはこちら 31 W、フィルタレス、デジタル入力付き クラス D オーディオ・アンプ SSM3515 データシート 特長 概要 フィルタレス・デジタル入力、モノラル、クラス D アンプ 単電源 4.5 V ～ 17 V で動作 出力電力 31.3 W、17 V 電源、4 Ω 負荷、1 % THD + N S/N 比: 107 dB（A 加重） 効率 93.3%（8 Ω の負荷、12 V 時） 最大 4 ピンの選択可能なスロット／アドレスによる I2C 制御 複数のシリアル・データ・フォーマット（最大 TDM16）をサ ポート 8 kHz ～192 kHz のサンプル・レートに対応するデジタル・イン ターフェース 柔軟なデジタル／アナログのゲイン調整 柔軟な電源モニタリング AGC 機能 17 V PVDD 単電源での静止電流 6.55 mA 短絡保護、過熱保護、過熱警告 20 ボール、1.8 mm × 2.2 mm、0.4 mm ピッチ WLCSP ポップ／クリック抑制回路 ユーザー選択可能な超低 EMI 放射モード パワーオン・リセット SSM3515 は、デジタル入力型で、高集積、高効率、モノラルの クラス D オーディオ・アンプです。アプリケーション回路で 必要とされる外部コンポーネントは最小限で済み、4.5 V ～ 17 V の単電源で動作します。この製品は、12 V 電源で 8 Ω の負 荷に 8.4 W または 4 Ω の負荷に 15.8 W、あるいは 17 V 電源で 4 Ω の負荷に 31.3 W の出力電力を 1 % THD + N で供給できます。 SSM3515 には、外部 LC 出力フィルタ不要の高効率な低ノイズ 変調方式が採用されています。この方式は、低出力電力時も高 い効率を発揮します。この製品は、12 V 電源で 8 Ω の負荷に 7 W を供給する時は 92 % の効率、4 Ω の負荷に 15 W を供給す る時は 88 % の効率で動作します。 拡散スペクトラム・パルス密度変調方式により、特に 100 MHz 以上で他のクラス D アーキテクチャよりも EMI 放射を抑制 します。 デジタル入力により、外付け D/A コンバータ（DAC）は必要 ありません。SSM3515 は 12 V PVDD 電源で、39 nA（typ）の シャットダウン電流というマイクロパワー・シャットダウン・ モードを備えています。デバイスは、 ターン・オンおよびターン・ オフ時に出力で発生する電圧グリッジを最小限に抑えるポップ ／クリック抑制回路も内蔵しています。 アプリケーション SSM3515 は I2C 制御インターフェースあり／なしのどちらでも 動作します。SSM3515 は商用温度範囲 −40°C ～ +85°C にわたっ て仕様規定されています。サーマル・シャットダウン機能と短 絡保護機能も内蔵されています。この製品は、ハロゲンフリー の 20 ボール、1.8 mm × 2.2 mm のウエハーレベル・チップ・ス ケール・パッケージ（WLCSP）を採用しています。 ノートブック PC ポータブル機器 ホーム・オーディオ 機能ブロック図 1.8V 5V VREG50/AVDD SCL VREG18/DVDD AGND REG_EN I2C BST+ SDA BCLK FSYNC TDM I2S INPUT ADDR VOLUME DAC Σ-Δ CLASS-D MODULATOR SDATA FULL BRIDGE POWER STAGE OUT+ OUT– BST– SSM3515 PGND 13327-001 PVDD 図 1. アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利 の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標 は、それぞれの所有者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. 0 ©2016 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 SSM3515 データシート 目次 特長 ..................................................................................................... 1 EMI ノイズ ................................................................................... 24 アプリケーション ............................................................................. 1 出力変調に関する説明 ................................................................ 24 概要 ..................................................................................................... 1 故障／リミッタのステータス通知機能 .................................... 25 機能ブロック図 ................................................................................. 1 VBAT 検知 .................................................................................... 25 改訂履歴 ............................................................................................. 2 リミッタ／バッテリ・トラッキング閾値の制御..................... 25 仕様 ..................................................................................................... 3 レイアウト.................................................................................... 28 デジタル・タイミング特性 ......................................................... 6 ブートストラップ・コンデンサ ................................................ 28 絶対最大定格 ..................................................................................... 8 電源のデカップリング ................................................................ 28 熱抵抗 ............................................................................................. 8 レジスタの一覧 ................................................................................ 29 ESD に関する注意 ......................................................................... 8 レジスタの詳細 ................................................................................ 30 ピン配置およびピン機能の説明 ...................................................... 9 パワー・コントロール・レジスタ ............................................ 30 代表的な性能特性 ............................................................................10 ゲイン／エッジ・コントロール・レジスタ............................. 30 動作原理 ............................................................................................19 DAC コントロール・レジスタ ................................................... 31 概要 ................................................................................................19 DAC ボリューム・コントロール・レジスタ ........................... 32 電源 ................................................................................................19 SAI コントロール 1 レジスタ ..................................................... 32 パワーアップ・シーケンス ........................................................19 SAI コントロール 2 レジスタ ..................................................... 33 パワーダウン動作 ........................................................................19 バッテリ電圧出力レジスタ ........................................................ 34 REG_EN ピンのセットアップと制御 ........................................19 リミッタ・コントロール 1 レジスタ ........................................ 34 ADDR ピンのセットアップと制御 ............................................19 リミッタ・コントロール 2 レジスタ ........................................ 36 クロッキング ................................................................................20 リミッタ・コントロール 3 レジスタ ........................................ 37 デジタル・オーディオ・シリアル・インターフェース .............21 ステータス・レジスタ ................................................................ 37 ステレオ（I S／左詰め）動作モード ........................................21 故障コントロール・レジスタ .................................................... 38 TDM 動作モード ..........................................................................21 代表的なアプリケーション回路 .................................................... 40 I C 制御..........................................................................................21 外形寸法 ............................................................................................ 41 アナログおよびデジタル・ゲイン.............................................24 オーダー・ガイド ........................................................................ 41 2 2 ポップ／クリック抑制回路 ........................................................24 改訂履歴 6/15—Revision 0:初版 Rev. 0 | 2/41 SSM3515 データシート 仕様 特に断りのない限り、PVDD = 12 V、VREG50/AVDD = 5 V（内部）、VREG18/DVDD = 1.8 V（外部）、RL = 8 Ω + 33 μH、BCLK = 3.072 MHz および FSYNC = 48 kHz、TA = −40 °C ～ +85 °C。測定値は、20 kHz AES17 ローパス・フィルタ使用時の値です。この他に、4 Ω + 15 μH と 3 Ω +10 μH の負荷インピーダンスを使用しました。特に断りのない限り、測定値は、20 kHz AES17 ローパス・フィルタ使用 時の値です。 4 Ω で 20 W を超えるサイン波出力電力で連続動作することはできず、基板の消費電力によっては、熱制限インジケータが起動するこ とがあります。 表 1. Parameter DEVICE CHARACTERISTICS Output Power/Channel RL = 8 Ω Symbol Test Conditions/Comments POUT f = 1 kHz THD + N = 1 %, PVDD = 17 V THD + N = 1%, PVDD = 12 V THD + N = 1%, PVDD = 7 V THD + N = 1%, PVDD = 5 V THD + N = 10 %, PVDD = 17 V THD + N = 10 %, PVDD = 12 V THD + N = 10 %, PVDD = 7 V THD + N = 10 %, PVDD = 5 V THD + N = 1 %, PVDD = 17 V THD + N = 1 %, PVDD = 12 V THD + N = 1 %, PVDD = 7 V THD + N = 1 %, PVDD = 5 V THD + N = 10 %, PVDD = 17 V THD + N = 10 %, PVDD = 12 V THD + N = 10 %, PVDD = 7 V THD + N = 10 %, PVDD = 5 V POUT = 9 W, RL = 8 Ω, PVDD = 12 V POUT = 9 W, RL = 8 Ω, PVDD = 12 V (low EMI mode) POUT = 30 W, RL = 4 Ω, PVDD = 17 V POUT = 30 W, RL = 4 Ω, PVDD = 17 V (low EMI mode) POUT = 5 W into RL = 8 Ω, f = 1 kHz, PVDD = 16 V RL = 4 Ω Efficiency Total Harmonic Distortion + Noise Load Resistance Load Inductance Output FET On Resistance Overcurrent Protection Trip Point Average Switching Frequency Differential Output DC Offset Voltage POWER SUPPLIES Supply Voltage Range AC Power Supply Rejection Ratio GAIN CONTROL Output Voltage Peak η THD + N Min 3 5 RON IOC Typ Max 16 8.4 2.8 1.4 19.7 10.5 3.5 1.8 31.3 15.8 5.4 2.8 39.3 19.7 6.7 3.4 93.3 93.2 88 87.8 0.004 W W W W W W W W W W W W W W W W % % % % % 10 110 Ω μH mΩ A peak 300 kHz 5.8 fSW VOOS Gain = 12.6 V PVDD VREG50/AVDD VREG18/DVDD PSRRAC Guaranteed from PSRR test Internal Internal or external VRIPPLE = 1 V rms at 1 kHz Measured with 0 dBFS input at 1 kHz Analog gain setting = 8.4 V/V with PVDD = 17 V Analog gain setting = 12.6 V/V with PVDD = 17 V Analog gain setting = 14.0 V/V with PVDD = 17 V Analog gain setting = 15.0 V/V with PVDD = 17 V Rev. 0 | 3/41 4.5 4.5 1.62 Unit ±1 ±5.0 mV 5.0 1.80 87 17 5.5 1.98 73 V V V dB 8.4 12.6 14 15 V peak V peak V peak V peak SSM3515 Parameter SHUTDOWN CONTROL 1 Turn On Time, Volume Ramp Disabled fS = 12 kHz fS = 24 kHz fS = 48 kHz fS = 96 kHz fS = 192 kHz Turn On Time, Volume Ramp Enabled fS = 12 kHz fS = 24 kHz fS = 48 kHz fS = 96 kHz fS = 192 kHz Turn Off Time, Volume Ramp Disabled Turn Off Time, Volume Ramp Enabled fS = 12 kHz fS = 24 kHz fS = 48 kHz fS = 96 kHz fS = 192 kHz Output Impedance NOISE PERFORMANCE 2 Output Voltage Noise Signal-to-Noise Ratio PVDD ADC PERFORMANCE PVDD Sense Full-Scale Range PVDD Sense Absolute Accuracy Resolution DIE TEMPERATURE Overtemperature Warning Overtemperature Protection 1 2 データシート Symbol Test Conditions/Comments tWU Time from SPWDN = 0 to output switching, DAC_HV = 1 or DAC_MUTE = 1, tWU = 4 FSYNC cycles to 7 FSYNC cycles + 7.68 ms tWUR tSD tSDR Time from SPWDN = 0 to full volume output switching, DAC_HV = 0 and DAC_MUTE = 0, VOL = 0x40 tWUR = tWU + 15.83 ms tWUR = tWU + 15.83 ms tWUR = tWU + 15.83 ms tWUR = tWU + 7.92 ms tWUR = tWU + 0.99 ms Time from SPWDN = 1 to full power-down, DAC_HV = 1 or DAC_MUTE = 1 Time from SPWDN = 1 to full power-down, DAC_HV = 0 and DAC_MUTE = 0, VOL = 0x40 tSDR = tSD + 15.83 ms tSDR = tSD + 15.83 ms tSDR = tSD + 15.83 ms tSDR = tSD + 7.92 ms tSDR = tSD + 0.99 ms ZOUT en SNR Min Typ Max Unit 8.01 7.84 7.76 7.72 7.70 8.27 7.98 7.83 7.76 7.72 ms ms ms ms ms 23.84 23.67 23.59 15.64 8.69 24.10 23.81 23.66 15.68 8.71 ms ms ms ms ms µs 100 15.932 15.932 15.932 8.016 1.09 ms ms ms ms ms kΩ 37.5 48 107 107 µV rms µV rms dB dB 100 f = 20 Hz to 20 kHz, A-weighted, PVDD = 12 V f = 20 Hz to 20 kHz, A-weighted, PVDD = 17 V POUT = 8.2 W, RL = 8 Ω, A-weighted, PVDD = 12 V POUT = 31 W, RL = 4 Ω, A-weighted, PVDD = 17 V PVDD with full-scale ADC out 3.8 16.2 V PVDD = 15 V −8 +8 LSB PVDD = 5 V Unsigned 8-bit output with 3.8 V offset −6 +6 8 LSB Bits 117 145 °C °C デザインにより保証。 ノイズ性能は、TA = −40 °C ～ +85 °C のベンチ・データに基づく。 Rev. 0 | 4/41 SSM3515 データシート ソフトウェア・マスター・パワーダウンは、クロックがオフになっていることを示します。自動パワーダウンは、クロックがオンでディザ またはゼロ入力信号が存在しないことを示します。デバイスは、ゼロ入力値が 2048 サイクル発生した後にソフト・パワーダウンに移行し ます。静止は、ゼロ入力信号での三角ディザを示します。特に断りのない限り、すべての仕様が 48 kHz サンプル・レートでの代表値です。 表 2. 電源電流消費 Edge Rate Control Mode Normal 1 Test Conditions PVDD Software master power-down Auto power-down Quiescent Software master power-down Auto power-down Quiescent Software master power-down Auto power-down Quiescent Software master power-down Auto power-down Quiescent REG_EN Pin Low PVDD Low EMI Low PVDD 1 5V 0.01 4 Ω + 15 µH IPVDD 12 V 17 V 0.03 0.03 IREG18 1.8 V 7 54 0.48 N/A 0.01 4.10 0.01 0.03 5.12 0.03 0.03 5.90 0.03 316 6.26 0.03 N/A N/A 7 310 4.74 0.01 310 5.85 0.03 0.03 4.95 0.03 0.03 5.54 0.03 54 0.48 N/A 0.01 4.70 0.01 310 5.60 316 6.17 N/A N/A 310 4.60 5V 0.01 No Load IPVDD 12 V 17 V 0.03 0.03 IREG18 1.8 V 7 0.01 4.10 0.01 0.03 5.00 0.03 0.03 5.60 0.03 310 4.64 0.01 310 5.60 0.03 0.01 4.00 0.01 310 4.60 5V 0.01 8 Ω + 33 µH IPVDD 12 V 17 V 0.03 0.03 IREG18 1.8 V 7 Unit μA 54 0.48 N/A 0.01 4.10 0.01 0.03 5.10 0.03 0.03 5.80 0.03 54 0.48 N/A μA mA μA 316 6.55 0.03 N/A N/A 7 310 4.74 0.01 310 5.85 0.03 316 6.55 0.03 N/A N/A 7 μA mA μA 0.03 3.99 0.03 0.03 5.59 0.03 54 0.48 N/A 0.01 4.02 0.01 0.03 4.98 0.03 0.03 5.63 0.03 54 0.48 N/A μA mA μA 310 5.65 316 6.35 N/A N/A 310 4.60 310 5.60 316 6.40 N/A N/A μA mA N/A は該当せずを意味します。 表 3. パワーダウン電流 Parameter POWER-DOWN CURRENT Symbol Test Conditions/Comments VREG18/DVDD = 1.8 V external, software master power-down, no BCLK/FSYNC Min Typ Max Unit IPVDD PVDD = 5 V PVDD = 12 V PVDD = 17 V VREG18/DVDD = 1.8 V external 27 30 30 38 39 39 7 95 100 152 27 nA nA nA μA IDVDD 表 4. デジタル入出力 Parameter INPUT VOLTAGE 1 High (VIH) BCLK, FSYNC, SCL, SDA SDATA, ADDR Low (VIL) BCLK, FSYNC, SDATA, SCL, SDA ADDR INPUT LEAKAGE High （IIH） Low（IIL） INPUT CAPACITANCE OUTPUT VOLTAGE（SDATA） High（VOH） Low（VOL） OUTPUT DRIVE STRENGTH1 SDA SDATA BCLK Frequency（BCLK） Sample Rate （FSYNC） 1 Min Typ Max Unit 1.13 0.7 × VREG18/DVDD 5.5 1.98 V V −0.3 −0.3 +0.54 +1.98 V V 1 1 µA µA 5 pF 0.45 V V 5 24 24.576 192 mA mA MHz kHz 1.17 3 2 2.048 8 Test Comments/Comments SCL および SDA のプルアップ抵抗は、システムの外部プルアップ電圧に応じて補正する必要があります。プルアップ抵抗の 1.8 V の代表値は 2.2 kΩ です。 Rev. 0 | 5/41 SSM3515 データシート デジタル・タイミング特性 すべてのタイミング仕様は、シリアル入力ポートのデフォルト設定（I2S モード）のものです。 表 5. I2C ポート・タイミング Limit Min Parameter I2C PORT fSCL tSCLH tSCLL tSCS tSCH tDS tSCR tSCF tR tF tBFT Max Unit Description 400 kHz µs µs µs µs ns ns ns ns ns µs SCL frequency SCL high SCL low Setup time; relevant for repeated start condition Hold time; after this period, the first clock is generated Data setup time SCL rise time SCL fall time SDA rise time, not shown in Figure 2 SDA fall time, not shown in Figure 2 Bus-free time (time between stop and start) 0.6 1.3 0.6 0.6 100 300 300 300 300 0.6 表 6. デジタル入力タイミング Parameter SERIAL PORT tBIL tBIH tSIS tSIH tLIS tLIH tBP TMIN Limit TMAX 15 15 6 6 10 5 40 Unit Description ns ns ns ns ns ns ns BCLK low pulse width BCLK high pulse width SDATA setup, time to BCLK rising SDATA hold, time from BCLK rising FSYNC setup time to BCLK rising FSYNC hold time to BCLK rising Minimum BCLK period デジタル・タイミング図 tDS tSCH tSCH SDA tSCR tSCLH tSCS tSCLL tBFT tSCF START CONDITION STOP CONDITION 図 2. I2C ポートのタイミング Rev. 0 | 6/41 13327-005 SCL SSM3515 データシート tBIH tBP BCLK tBIL tLIH tLIS FSYNC SDATA LEFT-JUSTIFIED MODE tSIS MSB – 1 MSB tSIH SDATA I2C-JUSTIFIED MODE tSIS MSB tSIH LSB MSB tSIH tSIH 図 3. シリアル入力ポートのタイミング PVDD tWU PVDD/2 OUTPUT 0V 13327-161 I2C POWER-UP COMMAND 図 4. ターン・オン、ハード・ボリューム tSD PVDD OUTPUT I2C POWER-DOWN COMMAND 図 5. ターン・オフ、ハード・ボリューム Rev. 0 | 7/41 13327-162 0V 13327-002 tSIS tSIS SDATA RIGHT-JUSTIFIED MODE SSM3515 データシート 絶対最大定格 特に断りのない限り、TA = 25 °C での絶対最大定格。 熱抵抗 表 7. θJA（接合部-大気間）は最悪の条件、すなわち、回路基板に表 面実装パッケージをハンダ付けした状態で規定しています。 θJA と θJB は、自然対流冷却の 4 層プリント回路基板（PCB）に関 する JESD51-9 に従って決定されます。 Parameter PVDD Supply Voltage VREG18/DVDD Supply Voltage VREG50/AVDD Supply Voltage PGND and AGND Differential ADDR, SDATA Input Voltage SCL, SDA, BCLK, FSYNC Input Voltage REG_EN Input Voltage Storage Temperature Range Operating Temperature Range Junction Temperature Range Lead Temperature Range (Soldering, 60 sec) Rating −0.3 V to +18 V −0.3 V to +1.98 V −0.3 V to +5.5 V ±0.3 V −0.3 V to +1.98 V −0.3 V to +5.5 V −0.3 V to +18 V -65°C to +150°C −40 °C to +85°C -65°C to +165°C 300 °C 表 8. 熱抵抗 Package Type 20-Ball, 1.8 mm × 2.2 mm WLCSP θJA 55.5 Unit °C/W ESD に関する注意 上記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作のセクションに 記載する規定値以上でのデバイス動作を定めたものではありま せん。長時間にわたり製品を絶対最大定格を超える状態に置く と、製品の信頼性に影響を与えることがあります。 Rev. 0 | 8/41 ESD（静電放電）の影響を受けやすいデバイスです。 電荷を帯びたデバイスや回路ボードは、検知されな いまま放電することがあります。本製品は当社独自 の特許技術である ESD 保護回路を内蔵してはいます が、デバイスが高エネルギーの静電放電を被った場 合、損傷を生じる可能性があります。したがって、 性能劣化や機能低下を防止するため、ESD に対する 適切な予防措置を講じることをお勧めします。 SSM3515 データシート ピン配置およびピン機能の説明 2 3 4 A VREG50/ AVDD AGND PGND BST– B SDA ADDR OUT– OUT– C SCL REG_EN PVDD PVDD D VREG18/ DVDD FSYNC OUT+ OUT+ E SDATA BCLK PGND BST+ 13327-006 1 図 6. ピン配置（上面図） 表 9. ピン機能の説明 ピン番号 記号 タイプ 1 説明 A1 VREG50/AVDD AOUT 5 V レギュレータ出力。 A2 AGND PWR アナログ・グラウンド。AGND ピンを基板上の 1 つのグラウンド・ピンに接続することを推奨。 A3 PGND PWR パワー段グラウンド。PGND ピンは、内部で短絡。PGND を基板上の 1 つのグラウンド・ピンに接続 することを推奨。 A4 BST− AIN OUT− 用のブートストラップ・コンデンサ。 B1 SDA DIO I2C シリアル・データ。 B2 ADDR DIN I2C アドレス選択。 B3 OUT− AOUT 出力段反転出力。 B4 OUT− AOUT 出力段反転出力。 C1 SCL DIN I2C クロック。 C2 REG_EN AIN レギュレータ・イネーブル。レギュレータをイネーブルにするには、PVDD に接続。 C3 PVDD PWR 出力段電源。 C4 PVDD PWR 出力段電源。 D1 VREG18/DVDD PWR 1.8 V レギュレータ出力／DVDD 入力。 TDM フレーム同期入力。 D3 FSYNC OUT+ DIN AOUT 出力段非反転出力。 D4 OUT+ AOUT 出力段非反転出力。 E1 SDATA DIO DAC へのシリアル・データ入力。 E2 DIN TDM ビット・クロック入力。 E3 BCLK PGND PWR 出力段グラウンド。PGND ピンは内部で短絡。PGND を基板上の 1 つのグラウンド・ピンに接続する ことを推奨。 E4 BST+ AIN OUT+ 用のブートストラップ・コンデンサ。 D2 1 AOUT はアナログ出力、PWR は電源またはグラウンド・ピン、AIN はアナログ入力、DIO はデジタル入出力、DIN はデジタル入力。 Rev. 0 | 9/41 SSM3515 データシート AMPLITUDE (dBV) AMPLITUDE (dBV) 10k AMPLITUDE (dBV) 100 1k FREQUENCY (Hz) 10k 図 9. FFT、60 dBFS、アナログ・ゲイン = 14、RL = 4 Ω 100 1k 10k 図 11. FFT、信号なし、アナログ・ゲイン = 8.4、RL = 4 Ω 13327-103 AMPLITUDE (dBV) 20 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 –170 –180 20 FREQUENCY (Hz) 図 8. FFT、60 dBFS 入力、アナログ・ゲイン = 12.6、RL = 4 Ω 20 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 –170 –180 20 10k 図 10. FFT、60 dBFS 入力、アナログ・ゲイン = 15、RL = 4 Ω 13327-102 1k FREQUENCY (Hz) 1k FREQUENCY (Hz) 図 7. 高速フーリエ変換（FFT）、60 dBFS 入力、 アナログ・ゲイン = 8.4、RL = 4 Ω 100 100 13327-104 10k 13327-105 1k 20 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 –170 –180 20 100 1k FREQUENCY (Hz) 10k 13327-106 100 FREQUENCY (Hz) 20 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 –170 –180 20 20 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 –170 –180 20 AMPLITUDE (dBV) 20 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 –170 –180 20 13327-101 AMPLITUDE (dBV) 代表的な性能特性 図 12. FFT、信号なし、アナログ・ゲイン =12.6、RL = 4 Ω Rev. 0 | 10/41 SSM3515 1 100mW 1W 5W 0.1 THD + N (%) 100 20 1k 10k FREQUENCY (Hz) 0.001 20 10k 図 16. THD + N と周波数の関係、RL = 4 Ω、PVDD = 12 V 1 100mW 1W 10W THD + N (%) 0.1 0.01 100 20 1k 10k FREQUENCY (Hz) 0.001 20 13327-108 AMPLITUDE (dBV) 1k FREQUENCY (Hz) 図 13. FFT、信号なし、アナログ・ゲイン = 14、RL = 4 Ω 20 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 –170 –180 100 13327-008 0.01 100 1k 10k FREQUENCY (Hz) 図 14. FFT、信号なし、アナログ・ゲイン = 15、RL = 4 Ω 13327-009 20 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 –140 –150 –160 –170 –180 13327-107 AMPLITUDE (dBV) データシート 図 17. THD + N と周波数の関係、RL = 4 Ω、PVDD = 17 V 1 1 100mW 1W 100mW 1W 0.1 THD + N (%) THD + N (%) 0.1 100 1k FREQUENCY (Hz) 10k 0.001 20 13327-007 0.001 20 100 1k FREQUENCY (Hz) 10k 13327-010 0.01 0.01 図 18. THD + N と周波数の関係、RL = 8 Ω、PVDD = 4.5 V 図 15. THD + N と周波数の関係、 RL = 4 Ω、PVDD = 4.5 V Rev. 0 | 11/41 SSM3515 データシート 1 10 100mW 1W 5W 4.5V 12V 17V 1 THD + N (%) THD + N (%) 0.1 0.1 0.01 100 10k 1k FREQUENCY (Hz) 0.001 10µ 13327-011 0.001 20 100µ 1m 10m 100m 1 10 POWER (W) 図 19. THD + N と周波数の関係、RL = 8 Ω、PVDD = 12 V 13327-014 0.01 図 22. THD + N と出力電力の関係、RL = 4 Ω、 アナログ・ゲイン = 12.6 1 10 100mW 1W 5W 4.5V 14V 17V 1 THD + N (%) THD + N (%) 0.1 0.1 0.01 100 10k 1k FREQUENCY (Hz) 0.001 10µ 13327-012 0.001 20 10m 100m 1 10 図 23. THD + N と出力電力の関係、RL = 4 Ω、 アナログ・ゲイン = 14 10 10 8V 4.5V 17V 1 4.5V 15V 17V 1 THD + N (%) 0.1 0.01 0.1 0.01 1m 10m 100m 1 10 POWER (W) 0.001 10µ 13327-013 100µ 100µ 1m 10m 100m 1 10 POWER (W) 図 21. THD + N と出力電力の関係、RL = 4 Ω、 アナログ・ゲイン = 8.4 図 24. THD + N と出力電力の関係、RL = 4 Ω、 アナログ・ゲイン = 15 Rev. 0 | 12/41 13327-016 THD + N (%) 1m POWER (W) 図 20. THD + N と周波数の関係、RL = 8 Ω、PVDD = 17 V 0.001 10µ 100µ 13327-015 0.01 SSM3515 データシート 10 4.5V 14V 17V 4.5V 15V 17V 1 THD + N (%) THD + N (%) 1 0.1 0.01 0.01 100µ 1m 10m 100m 1 10 POWER (W) 0.001 10µ 13327-017 0.001 10µ 0.1 1m 10m 100m 10 1 POWER (W) 図 25. THD + N と出力電力の関係、RL = 8 Ω、 アナログ・ゲイン = 8.4 図 28. THD + N と出力電力の関係、RL = 8 Ω、 アナログ・ゲイン = 15 14 10 4.5V 12V 14V POUT 10%, 8V GAIN POUT 1%, 8V GAIN 12 1 10 POWER (W) THD + N (%) 100µ 13327-020 10 0.1 8 6 4 0.01 100µ 1m 10m 100m 1 10 POWER (W) 0 13327-018 0.001 10µ 5 6 7 8 9 10 11 12 13 14 PVDD (V) 図 26. THD + N と出力電力の関係、RL = 8 Ω、 アナログ・ゲイン = 12.6 13327-021 2 図 29. 出力電力と PVDD 電源電圧（PVDD)の関係、 RL = 4 Ω、アナログ・ゲイン = 8.4 10 30 4.5V 14V 16V POUT 10% POUT 1% 25 1 POWER (W) THD + N (%) 20 0.1 15 10 0.01 100µ 1m 10m 100m 1 10 POWER (W) 0 13327-019 0.001 10µ 5 6 7 8 9 10 11 12 13 14 15 16 PVDD (V) 図 27. THD + N と出力電力の関係、RL = 8 Ω、 アナログ・ゲイン = 14 図 30. 出力電力と PVDD の関係、RL = 4 Ω、 アナログ・ゲイン = 12.6 Rev. 0 | 13/41 17 13327-022 5 SSM3515 データシート 100 35 POUT 10% POUT 1% 30 90 80 70 EFFICIENCY (%) POWER (W) 25 20 15 60 50 40 30 10 20 5 10 6 7 8 9 10 11 12 13 14 15 16 17 PVDD (V) 0 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 POUT (W) 図 31. 出力電力と PVDD の関係、RL = 4 Ω、 アナログ・ゲイン = 14 図 34. 効率と POUT の関係、RL = 4 Ω、FB あり、 220 pF コンデンサ、PVDD = 5 V、アナログ・ゲイン = 8.4 40 100 POUT 10% POUT 1% 35 0.5 13327-026 5 5V FB NORMAL 5V FB LOW 0 13327-023 0 90 80 30 EFFICIENCY (%) POWER (W) 70 25 20 15 60 50 40 30 10 20 10 6 7 8 9 10 11 12 13 14 15 16 17 PVDD (V) 90 80 80 70 70 EFFICIENCY (%) 90 60 50 40 20 10 5V NO FB NORMAL 5V NO FB LOW 1.5 2.0 2.5 POUT (W) 3.0 3.5 4.0 4.5 20 25 40 20 1.0 15 50 30 0.5 10 60 30 5.0 0 13327-025 EFFICIENCY (%) 100 0 5 図 35. 効率と POUT の関係、RL = 4 Ω、FB なし、220 pF、 PVDD = 12 V、アナログ・ゲイン = 12.6 100 0 0 POUT (W) 図 32. 出力電力と PVDD の関係、RL = 4 Ω、 アナログ・ゲイン = 15 10 12V NO FB NORMAL 12V NO FB LOW 図 33. 効率と出力電力（POUT）の関係、RL = 4 Ω、 フェライト・ビーズ（FB）なし、220 pF コンデンサ、 PVDD = 5 V、アナログ・ゲイン = 8.4 12V FB NORMAL 12V FB LOW 0 5 10 15 POUT (W) 20 25 13327-028 5 0 13327-024 0 13327-027 5 図 36. 効率と POUT の関係、RL = 4 Ω、FB あり、 220 pF コンデンサ、PVDD = 12 V、アナログ・ゲイン = 12.6 Rev. 0 | 14/41 SSM3515 0.010 90 0.009 80 0.008 70 0.007 60 0.006 IPVDD (A) 100 50 40 0.004 30 0.003 20 0.002 0.001 17V FB NORMAL 17V FB LOW 0 0 5 10 15 20 25 30 35 40 POUT (W) 0 5 7 9 11 13 15 17 13327-032 10 4Ω + 15µH FB 220pF LOW MODE 4Ω + 15µH FB 220pF NORMAL MODE 0.005 13327-029 EFFICIENCY (%) データシート 19 PVDD (V) 図 37. 効率と POUT の関係、RL = 4 Ω、FB あり、 220 pF コンデンサ、PVDD = 17 V、アナログ・ゲイン = 14 図 40. 静止電流、RL = 4 Ω、FB あり、220 pF コンデンサ、 アナログ・ゲイン = 12 100 7 POUT 10% POUT 1% 90 6 80 5 POWER (W) EFFICIENCY (%) 70 60 50 40 30 4 3 2 20 17V NO FB NORMAL 17V NO FB LOW 0 5 10 15 20 25 30 35 40 45 POUT (W) 0 13327-030 0 5 6 8 9 10 11 12 13 PVDD (V) 図 38. 効率と POUT の関係、RL = 4 Ω、FB なし、 220 pF コンデンサ、PVDD = 17 V、アナログ・ゲイン = 14 14 図 41. 出力電力と PVDD の関係、RL = 8 Ω、 アナログ・ゲイン = 8 14 0.007 POUT 10% POUT 1% NO LOAD NO FB NORMAL MODE NO LOAD NO FB LOW MODE 12 0.005 10 0.004 0.003 8 6 0.002 4 0.001 2 0 5 7 9 11 PVDD (V) 13 15 17 0 5.0 7.5 10 12.5 PVDD (V) 図 39. 静止電流、RL = 4 Ω、FB なし、220 pF コンデンサ、 アナログ・ゲイン = 12 Rev. 0 | 15/41 図 42. 出力電力と PVDD の関係、RL = 8 Ω、 アナログ・ゲイン = 12 13327-034 POWER (W) 0.006 13327-031 IPVDD (AMP) 7 13327-033 1 10 SSM3515 18 データシート 100 POUT 10% POUT 1% 16 90 80 14 70 EFFICIENCY (%) 10 8 6 60 50 40 30 20 2 10 0 0 5 10 13327-035 4 15 PVDD (V) 図 43. 出力電力と PVDD の関係、RL = 8 Ω、 アナログ・ゲイン = 14 NORMAL NO FB/220pF LOW NO FB/220pF 0 2 4 6 8 10 12 POUT (W) 13327-038 POWER (W) 12 図 46. 効率と POUT の関係、RL = 8 Ω、FB なし、 220 pF コンデンサ、PVDD = 12 V、アナログ・ゲイン = 12.6 20 100 17V NO FB NORMAL 17V NO FB LOW POUT 10% POUT 1% 80 EFFICIENCY (%) POWER (W) 15 10 60 40 5 5 10 0 13327-036 0 15 PVDD (V) 0 5 10 15 20 POUT (W) 図 44. 出力電力と PVDD の関係、RL = 8 Ω、 アナログ・ゲイン = 15 13327-041 20 図 47. 効率と POUT の関係、RL = 8 Ω、FB なし、 220 pF コンデンサ、PVDD = 17 V、アナログ・ゲイン = 14 100 100 5V NO FB NORMAL 5V NO FB LOW 90 80 80 EFFICIENCY (%) EFFICIENCY (%) 70 60 40 60 50 40 30 20 10 0 2 1 POUT (W) 3 5V NO FB NORMAL 5V NO FB LOW 0 13327-037 0 0 1 2 POUT (W) 図 45. 効率と POUT の関係、RL = 8 Ω、FB なし、 220 pF コンデンサ、PVDD = 5 V、アナログ・ゲイン = 8.4 3 13327-040 20 図 48. 効率と POUT の関係、RL = 8 Ω、FB あり、 220 pF コンデンサ、PVDD = 5 V、アナログ・ゲイン = 8.4 Rev. 0 | 16/41 SSM3515 データシート 100 100 12V NO FB NORMAL 12V NO FB LOW 90 80 80 EFFICIENCY (%) EFFICIENCY (%) 70 60 50 40 60 40 30 20 20 10 2 4 6 8 10 12 14 POUT (W) 0 13327-039 0 30 100 17V FB LOW 17V FB NORMAL 17V NO FB NORMAL 17V NO FB LOW 80 EFFICIENCY (%) 60 40 60 40 20 20 5 10 15 20 POUT (W) 0 13327-042 0 0 5 10 15 20 25 30 35 40 45 50 POUT (W) 図 50. 効率と POUT の関係、RL = 8 Ω、FB あり、 220 pF コンデンサ、PVDD = 17 V、アナログ・ゲイン = 14 13327-047 EFFICIENCY (%) 20 図 52. 効率と POUT の関係、RL = 3 Ω、FB なし、 220 pF コンデンサ、PVDD = 12 V、アナログ・ゲイン = 12.6 80 0 10 POUT (W) 図 49. 効率と POUT の関係、RL = 8 Ω、FB あり、 220 pF コンデンサ、PVDD = 12 V、アナログ・ゲイン = 12.6 100 0 13327-046 NORMAL FB/220pF LOW FB/220pF 0 図 53. 効率と POUT の関係、RL = 3 Ω、FB なし、 220 pF コンデンサ、PVDD = 17 V、アナログ・ゲイン = 14 100 100 5V FB NORMAL 5V FB LOW 80 EFFICIENCY (%) 60 40 20 40 20 5V NO FB NORMAL 5V NO FB LOW 0 4 2 POUT (W) 6 0 13327-045 0 60 0 4 2 POUT (W) 図 51. 効率と POUT の関係、RL = 3 Ω、FB なし、 220 pF コンデンサ、PVDD = 5 V、アナログ・ゲイン = 8.4 6 13327-048 EFFICIENCY (%) 80 図 54. 効率と POUT の関係、RL = 3 Ω、FB あり、 220 pF コンデンサ、PVDD = 5 V、アナログ・ゲイン = 8.4 Rev. 0 | 17/41 SSM3515 データシート 40 100 12V FB NORMAL 12V FB LOW POUT 10% POUT 1% 35 80 POWER (W) EFFICIENCY (%) 30 60 40 25 20 15 10 20 0 10 20 30 POUT (W) 0 13327-049 8 14 図 58. 出力電力と PVDD の関係、RL = 3 Ω、 アナログ・ゲイン = 12.6 100 50 17V FB LOW 17V FB NORMAL POUT 10% POUT 1% 80 40 POWER (W) EFFICIENCY (%) 12 PVDD (V) 図 55. 効率と POUT の関係、RL = 3 Ω、FB あり、 220 pF コンデンサ、PVDD = 12 V、アナログ・ゲイン = 12.6 60 40 20 30 20 10 0 5 10 15 20 25 30 35 40 45 50 POUT (W) 0 13327-050 0 10 5 図 59. 出力電力と PVDD の関係、RL = 3 Ω、 アナログ・ゲイン = 14 50 POUT 10% POUT 1% 16 15 PVDD (V) 図 56. 効率と POUT の関係、RL = 3 Ω、FB あり、 220 pF コンデンサ、PVDD = 17 V、アナログ・ゲイン = 14 18 10 13327-053 0 13327-052 5 POUT 10% POUT 1% 40 14 POWER (W) 10 8 30 20 6 4 10 0 5 6 7 8 9 10 11 12 13 PVDD (V) 14 0 5 15 10 PVDD (V) 図 57. 出力電力と PVDD の関係、RL = 3 Ω、 アナログ・ゲイン = 8.4 図 60. 出力電力と PVDD の関係、RL = 3 Ω、 アナログ・ゲイン = 15 Rev. 0 | 18/41 13327-054 2 13327-051 POWER (W) 12 SSM3515 データシート 動作原理 概要 パワーアップ・シーケンス SSM3515 クラス D オーディオ・アンプには、外付けコンポー ネント数を大幅に削減し、基板スペースを節約してシステム・ コストを削減可能なフィルタレスの変調方式が採用されていま す。SSM3515 では、出力フィルタは必要ありません。スピーカ・ コイル固有のインダクタンスや、スピーカと人の聴覚に備わっ た自然のフィルタ特性を使用して、方形波出力から元のオー ディオ成分を回復します。 REG_EN ピンを PVDD に接続すると、パワーアップ・シーケン ス が 内 部 で 実 行 さ れ ま す 。 PVDD 電 圧 が 上 昇 す る と 、 VREG18/DVDD 電圧（内部で生成）も上昇します。I2C コマン ドがデバイスに送信されるまでの標準的な待機時間は、PVDD 電源ランプアップ時間によって決まります。 ほとんどのクラス D アンプは、 何らかのパルス幅変調 （PWM） を 使用していますが、SSM3515 は Σ-Δ 変調を使用して出力デバイ スのスイッチング・パターンを決定するため、多くの重要な利 点をもたらします。 パルス幅変調器とは異なり、 Σ-Δ 変調器は、 AM 周波数帯域の多くの高調波でシャープなピークを生成しま せん。Σ-Δ 変調は、高周波でのスペクトル成分の振幅を小さく して、通常はスピーカーや長いケーブル経路から発生する EMI 放射を低減します。Σ-Δ 変調の拡散スペクトルの固有な性質に より、複数の SSM3515 アンプを使用する設計で発振器の同期 は必要ありません。 また、SSM3515 は過電流／過熱保護およびオプションのプログ ラマブル・ゲイン低下機能を備えた温度警告機能も内蔵してい ます。 電源 SSM3515 の電源ピンは、PVDD、VREG50/ AVDD 、および VREG18/DVDD です。 バッテリ電源 PVDD は、 出力段に使用するほか、 5 V レギュレー タにも電力を供給します。また、1.8 V レギュレータへの電力 供給にも使用できます。 このピンは、 並列接続された 1 µF MLCC コンデンサと 100 nF コンデンサをピンのできるだけ近くに配 置して、グラウンドへデカップリングする必要があります。ま た、低周波数出力で電流を供給する場合、出力電力によっては バルク電解コンデンサが必要になることもあります。通常は、 220 µF、25 V のコンデンサが推奨されます。これは、システム の電源のレギュレーションに応じて決定する必要があります。 VREG50/AVDD （5 V）は、入力段、変調器、出力段ドライバ、 およびその他のブロックで使用するアナログ電源です。これは VREG50/AVDD ピンを使用します。内蔵 5 V リニア電圧レギュ レータによって内部で生成されます。このピンは、100 nF およ び 10 µF コンデンサを使用してグラウンドへデカップリングす る必要があります。 VREG18/DVDD（1.8 V）は、デジタル回路用の電源です。これ は VREG18/DVDD ピンを使用します。内蔵 1.8 V リニア電圧レ ギュレータを使用して内部で生成されます。代わりに、外部 1.8 V 電源 を使 用し て消 費電 力を 低減 する こと もで きま す。 VREG18/DVDD ピンは、ピンの近くで 100 nF および 10 µF MLCC コンデンサを使用してグラウンドへデカップリングする 必要があります。 REG_EN ピンをロー・レベルに接続する場合、I2C コマンドを 送信してデバイスをイネーブルにする前に、1.8 V が外部か ら供給されており、PVDD が 4.5 V を上回っていることを確認 してください。 パワーダウン動作 SSM3515 は、I2C を介していくつかのパワーダウン・オプションを 提供しています。レジスタ 0x00 は、各種パワーダウン・モー ドを設定するための複数のオプションを提供します。 デバイスを完全にパワーダウンするには、 SPWDN ビットを 1 に 設定します。I2C、1.8 V レギュレータのみが動作を継続します。 2 線式モードの場合、SSM3515 は、BCLK ピンと FSYNC ピン の両方を監視してクロックが存在するかどうか確認します。 BCLK または FSYNC 信号が存在しない場合、デバイスはすべ ての内部回路を自動的にパワーダウンして、消費電力が最も少 ない状態になります。 BCLK または FSYNC 信号が復帰すると、 デバイスは通常のパワーアップ・シーケンスを経て自動的にパ ワーアップします。 APWDN_EN ビット（自動パワーダウン）をイネーブルにする と、2048 個の連続するゼロ入力サンプルを受信したときに低 消費電力状態になります。I2C ブロックとデジタル・オーディ オ入力ブロックのみが動作可能な状態に保たれます。 REG_EN ピンのセットアップと制御 REG_EN（レギュレータ・イネーブル）ピンは、内部 1.8 V レ ギュレータをイネーブルまたはディスエーブルにします。 表 10. レギュレータ・イネーブル・ピンの機能 REG_EN Ground PVDD 1.8 V Regulator Disabled Enabled Comment External 1.8 V Internal 1.8 V REG_EN ピンのステータスは、1.8 V 電源が内部で生成される か、外部から供給する必要があるかを決定します。REG_EN ピンを PVDD に接続すると、内部 1.8 V レギュレータがイネー ブルになります。REG_EN ピンをグラウンドに接続した場合、 デバイスを動作させるには VREG18/DVDD ピンに 1.8 V 電源を 外部から供給する必要があります。デバイスが I2C コマンドに 応答するには、1.8 V 電源が安定している必要があります。 Rev. 0 | 19/41 SSM3515 データシート ADDR ピンのセットアップと制御 ADDR ピンはデバイスの I2C アドレスを設定します。詳細につ いては、表 11 を参照してください。 クロッキング BCLK 信号は、 2.048 MHz の最小周波数にする必要があります。 BCLK 信号は、 デバイスの内部クロッキング用に使用されます。 BCLK レートは自動的に検出されますが、サンプリング周波数 はデバイスに通知する必要があります。32 kHz ～ 48 kHz でサ ポートされている BCLK レートは、サンプル・レートの 50、 64、100、128、192、200、256、384、400、および 512 倍です。 3 線式モード（BCLK、FSYNC、SDATA）の場合、正しく動作 させるには BCLK 信号を SSM3515 に提供する必要があります。 表 11. ピン・セットアップ・リスト ADDR Pin Connected to Ground Using a 47 kΩ Resistor Open（No Connection） Connected to 1.8 V Using a 47 kΩ Resistor Connected to 1.8 V SCL Pin SCL SCL SDA Pin SDA SDA Control Mode I2C I2C 7-Bit I2C Address 0x14 0x15 TDM Slot 1 2 SCL SCL SDA SDA I2C I2C 0x16 0x17 3 4 Rev. 0 | 20/41 SSM3515 データシート デジタル・オーディオ・シリアル・インターフェース SSM3515 は、スレーブ専用の標準シリアル・オーディオ・イン ターフェースを備えています。インターフェースは、I2S、左 詰め、PCM、または TDM フォーマットのデータを受信でき ます。 シリアル・インターフェースの 3 つの主な動作モードを表 12 に 示します。 表 12. 動作モード Mode 2-Channel (Stereo) Format I2S/left justified Multichannel TDM I2S/left justified Comments Register control using I2C port Register control using I2C port ステレオ・モード （通常は I2C または左詰め）は、 インターフェー ス・バスに 1 つまたは 2 つのデバイスがある場合に使用します。 標準のマルチチャンネル TDM モードは、より柔軟性が高く、 バス上に複数のデバイスがある場合に使用します。どちらの場 合も、レジスタ制御は I2C ポートを使用します。 I2C 制御 SSM3515 は、複数のペリフェラルを駆動している 2 線式シリア ル（I2C 互換）マイクロプロセッサ・バスをサポートしていま す。シリアル・データ（SDA）およびシリアル・クロック（SCL） の 2 つのピンが SSM3515 とシステム I2C マスター・コントロー ラ間で情報を転送します。SSM3515 はバス上で常にスレーブに なるため、データ転送を開始することはできません。各スレー ブ・デバイスは、固有のアドレスによって認識されます。ADDR ピンを使用して 4 つのデバイス・アドレスを提供できます（表 11 を参照）。アドレス・バイトのフォーマットを表 13 に示し ます。アドレスは、I2C 書込みの最初の 7 ビットに格納されま す。このバイトの LSB は、読出しまたは書込み動作を設定し ます。ロジック・レベル 1 は読出し動作に対応し、ロジック・ レベル 0 は書込み動作に対応します。 2.2 kΩ プルアップ抵抗を SDA ピンおよび SCL ピンの接続され ているラインに接続します。これらの信号ラインの電圧は、5 V 以下にする必要があります。 ステレオ（I2S／左詰め）動作モード アドレス指定 ステレオ・モードは、FSYNC の両エッジを使用してデータの 配置を決定します。ステレオ・モードは SAI_MODE = 0 で、 SDATA_FMT レジスタ設定によってデータ・フォーマットを決 定した場合にイネーブルになります。 初期状態では、I2C バス上の各デバイスはアイドル状態になっ ており、SDA および SCL ラインで開始条件と適切なアドレスを 監視します。I2C マスターは、SCL がハイ・レベルになってい るときに SDA がハイ・レベルからロー・レベルに遷移するこ とという開始条件を確立してデータ転送を開始します。これは アドレスまたはデータ・ストリームが後に続くことを示します。 バス上のすべてのデバイスは開始条件に応答して、次の 8 ビッ ト（7 ビット・アドレス + R/W ビット）を MSB ファーストで シフトします。転送されたアドレスを認識するデバイスは、 9番 目のクロック・パルス中にデータ・ラインをロー・レベルにプ ルダウンして応答します。9 番目のビットはアクノレッジ・ビッ トです。この時点で、他のすべてのデバイスはバスから切断さ れ、アイドル状態に戻ります。 SSM3515 のデバイス・アドレ スは、ADDR ピンの状態によって決定されます。使用可能な 4 つのアドレスについては、表 11 を参照してください。 I2S または左詰めインターフェース・フォーマットは、FSYNC サイクルあたり任意の数の BCLK サイクルを受け付けます。8 kHz ～ 192 kHz のサンプル・レートを受け付けます。最大 BCLK レートは 24.576 MHz です。 TDM 動作モード TDM 動作モードでは、複数のチップがオーディオ・データ用 に 1 つのシリアル・インターフェース・バスを使用できます。 FSYNC 信号は、必要なサンプル・レートで動作します。FSYNC 信号の立上がりエッジは、新しいフレームの開始を示します。 正しく動作させるには、 この信号が 1 BCLK サイクル幅で、 BCLK の立下がりエッジで遷移する必要があります。1 BCLK サイク ル後に、データの MSB が SDATA に存在している必要があり ます。SDATA 信号は、BCLK 立上がりエッジでラッチします。 TDM バス上の各チップは、16、24、32、48、または 64 BCLK サイクル占有できます。 これは TDM_BCLKS ビットで設定し、 バス上のすべてのデバイスが同じ設定になっている必要があり ます。1 つの TDM バス上で最大 16 個の SSM3515 デバイスを 使用できますが、使用可能な固有の I2C デバイス・アドレスは 4 つだけです。SSM3515 は、バス上に配置可能なデバイスの数を BCLK レートから自動的に決定します。FSYNC パルスあたり の合計 BCLK サイクル数に制限はありません。 各 SSM3515 が使用するチップ・スロットは、ADDR ピンの設 定（詳細については、表 11 を参照）またはレジスタ 0x05 の TDM_SLOT ビットによって決定されます。 DAC への入力データ幅は 16 ビットまたは 24 ビットに設定で きます。 R/W ビットによりデータの方向が決定します。先頭バイトの LSB がロジック 0 の場合、マスターがペリフェラルに情報を書き込 みます。ロジック 1 の場合、マスターがサブアドレスを書き込ん だ後にペリフェラルから情報を読み出して、開始アドレスを繰 り返します。停止条件を検出するまでデータ転送が行われます。 SCL がハイ・レベルになっているとき、SDA がロー・レベル からハイ・レベルに遷移すると、停止条件が発生します。 I2C ポー トのタイミングを図 61 に示します。 停止条件と開始条件は、データ転送の任意の段階で検出できま す。通常の読出し動作と書込み動作で、これらの条件が間違っ た順番でアサートされると、SSM3515 は直ちにアイドル状態に なります。特定のハイ・レベル期間中に、1 つの開始条件のみ、 1 つの停止条件のみ、または 1 つの停止条件に続けて 1 つの開 始条件を送信する必要があります。無効なサブアドレスを送信 した場合、SSM3515 アクノレッジを送信せず、アイドル状態に 戻ります。オートインクリメント・モードになっているとき、 最高サブアドレスを超えた場合は、2 つの動作のいずれかが実 行されます。 Rev. 0 | 21/41 SSM3515 データシート 読出しモードの場合、マスター・デバイスがノー・アクノレッ ジを送信するまで SSM3515 は最高サブアドレス・レジスタの 内容を出力して、読出しが終了したことを示します。ノー・ア クノレッジ状態は、SCL の 9 番目のクロック・パルスで SDA ラ インがロー・レベルにプルダウンされていないときに発生しま す。書込みモードになっているときに最高サブアドレス位置に 到達すると、無効バイトのデータがサブアドレス・レジスタに ロードされず、SSM3515 がノー・アクノレッジを送信して、デ バイスがアイドル状態になります。 I2C 読出し動作と書込み動作 図 62 に、シングルワード書込み動作のタイミングを示します。 9 クロックごとに、SSM3515 は SDA をロー・レベルにプルダ ウンしてアクノレッジ（ACK）を送信します。 図 63 に、バースト・モード書込みシーケンスのタイミングを 示します。この図は、ターゲットのディスティネーション・レ ジスタが 2 バイトの場合の例を示しています。要求したサブア ドレスがバイト・ワード長のレジスタまたはメモリ領域と一致 するため、SSM3515 はバイトごとにサブアドレス・レジスタを インクリメントします。 シングル・ワード読出し動作のタイミングを図 64 に示します。 最初の R/W ビットは 0 で、書込み動作を示していることに注 目してください。内部アドレスをセットアップするのに、依然 としてサブアドレス書き込む必要があるためです。SSM3515 が サブアドレスの受信をアクノレッジした後に、マスターは反復 開始コマンドに続けて R/W が 1（読出し）に設定されたチッ プ・アドレス・バイトを送信する必要があります。これにより、 SSM3515 の SDA は反転し、マスターにデータを戻し始めます。 その後、マスターは 9 パルスごとにアクノレッジ・パルスで SSM3515 に応答します。図 62 ～ 図 65 の略語については、表 15 を参照してください。 表 13. ADDR ピンを使用した I2C デバイス・アドレス・バイトのフォーマット 1 Bit 0 0 Bit 1 0 Bit 2 1 Bit 3 0 Bit 4 1 Bit 5 X Bit 6 X 1 X は、ドント・ケアを意味します。 表 14. ADDR ピンから I2C デバイスへのアドレス・マッピング ADDR Pin GND Pull-Down 47 kΩ Resistor Open Pull-Up 47 kΩ Resistor DVDD ADDR Voltage GND 0.25 × VREG18/DVDD 0.5 × VREG18/DVDD 0.75 × VREG18/DVDD DVDD I2C Address Bit 5 Not applicable 0 0 1 1 表 15. 図 62 ～ 図 65 の略語 Symbol S P AM AS Meaning Start bit Stop bit Acknowledge by master Acknowledge by slave Rev. 0 | 22/41 I2C Address Bit 6 Not applicable 0 1 0 1 Bit 7 R/W SSM3515 データシート SCK SDA ACK ACK R/W START BY MASTER FRAME 2 SUBADDRESS BYTE FRAME 1 CHIP ADDRESS BYTE SCK (CONTINUED) ACK ACK STOP BY MASTER FRAME 4 DATA BYTE 2 FRAME 3 DATA BYTE 1 START BIT I2C ADDRESS (7 BITS) R/W = 0 ACK BY SLAVE ACK BY SLAVE SUBADDRESS (8 BITS) STOP BIT DATA BYTE 1 (8 BITS) 13327-067 図 61. I2C 読出し／書込みタイミング S CHIP ADDRESS, R/W = 0 AS AS SUBADDRESS DATA WORD 1 AS DATA WORD 2 … AS P 13327-068 図 62. シングル・ワード I2C 書込みフォーマット CHIP ADDRESS, R/W = 0 AS SUBADDRESS AS S CHIP ADDRESS, R/W = 1 AS DATA BYTE 1 AM DATA BYTE N P 13327-069 S AM … P 13327-070 図 63. バースト・モード I2C 書込みフォーマット 図 64. シングル・ワード I2C 読出しフォーマット S CHIP ADDRESS, R/W = 0 AS SUBADDRESS AS S CHIP ADDRESS, R/W = 1 AS DATA WORD 1 図 65. バースト・モード I2C 読出しフォーマット Rev. 0 | 23/41 13327-066 SDA (CONTINUED) SSM3515 データシート アナログおよびデジタル・ゲイン システムのアナログ・ゲインでは、選択可能な設定をいくつか 使用できます。これらは、さまざまな PVDD 電源電圧での最 適なゲイン設定を提供します。ANA_GAIN ビットは レジスタ 0x01、ビット［1:0］で使用できます。 使用可能なオプションを表 16 に示します。 表 16. アナログ・ゲインのオプション PVDD 5 V to 9 V 9 V to 13 V 13 V to 14 V 14 V to 16 V ANA_GAIN Amplifier Analog Gain Selection 8.4 V full-scale gain mapping 12.6 V full-scale gain mapping 14 V full-scale gain mapping 15 V full-scale gain mapping −70 dB ～ +24 dB の範囲で、0.375 dB 刻みで微調整すること が可能なデジタル・ゲインまたはボリューム・コントロール もあります。 ポップ／クリック抑制回路 オーディオ・アンプの出力のボリューム・トランジェントは、 シャットダウンの開始または終了時に発生します。 わずか 10 mV のボリューム・トランジェントでも、スピーカーから可聴ポッ プとして聞こえます。クリックとポップは、アンプ・システム によって生成される好ましくない可聴トランジェントとして定 義されており、システム入力信号から発生するものではありま せん。 そのようなトランジェントは、アンプ・システムの動作モード が変化したときに生成されます。例えば、システム・パワーアッ プとパワーダウンが可聴トランジェントの原因となります。 パワーダウン時にポップの発生を防止するには、BCLK が取 り除かれる前にミュートまたはパワーダウンを設定する必要 があります。 EMI ノイズ SSM3515 では、独自の変調および拡散スペクトル技術を使用し てデバイスからの EMI 放射を最小限に抑えています。SSM3515 は、フェライト・ビーズベースのフィルタリングを使用して、 シールドなしの 20 インチ・ケーブルで FCC クラス B 放射試験 に合格します。FCC クラス B 放射試験に合格することが難し いアプリケーション向けに、SSM3515 は、特に 100 MHz を超 えるクラス D 出力での EMI 放射を大幅に低減可能な変調選択 ピン（超低 EMI 放射モード）を備えています。電源電圧を低 くすると、 EMI 放射を大幅に低減できます。 出力変調に関する説明 SSM3515 は、3 レベルの Σ-Δ 出力変調を使用します。各出力振 幅は GND ～ PVDD に設定できます。理論的には、入力信号が 存在しない場合、パルスを発生する必要がないため、出力差動 電圧は 0 V になります。実際には、常にノイズ源が存在します。 ノイズが常に存在することにより、これに応答して差動パルス が生成されることがあります。差動パルスが生成されると、小 電流が誘導負荷に流れます。ただし、ほとんどの場合、出力差 動電圧は 0 V です。この機能により、誘導負荷を流れる電流が 小さい値に抑えられます。 入力信号を送信すると、入力電圧に従う出力パルスが生成され ます。入力信号レベルを上げると、差動パルス密度が高くなり ます。図 66 に、入力ノイズがある場合とない場合の 3 レベル の Σ-Δ 出力変調を示します。 SSM3515 には、これらの出力トランジェントを低減してノイズ のない開始／終了が可能なポップ／クリック抑制アーキテク チャが採用されています。 OUTPUT = 0V +5V OUT+ 0V +5V OUT– 0V +5V VOUT 0V –5V OUTPUT > 0V +5V OUT+ 0V +5V OUT– 0V +5V VOUT 0V OUTPUT < 0V +5V OUT+ 0V +5V OUT– 0V –5V NOTES 1. VOUT = (OUT+) – (OUT−) MEASURED ACROSS THE LOAD. 13327-071 0V 図 66. 入力ノイズがある場合とない場合の 3 レベルの Σ-Δ 出力変調 Rev. 0 | 24/41 SSM3515 データシート 故障／リミッタのステータス通知機能 VBAT 検知 SSM3515 は、出力での故障に対する包括的な保護機能とシステ ム設計に役立つ通知機能を備えています。表 17 に示している 故障は、ステータス・レジスタを使用して通知されます。 SSM3515 は、バッテリ電圧 （VBAT）電源の電圧を測定する 8 ビッ ト ADC を備えています。バッテリ電圧情報は、レジスタ 0x06 に 8 ビット符号なしフォーマットで格納されます。ADC 入力 範囲は、3.8 V ～ 16.2 V の範囲で内部固定されます。16 進値を 電圧値に変換するには、次の手順に従います。 表 17. レジスタ 0x0A、故障 Fault Type 5 V Regulator UV Flag Set Condition 5 V regulator voltage at VREG50/AVDD < 3.6 V Limiter/Gain Reduction Engage Clipping Limiter engaged Output Overcurrent (OC) Die Overtemperature (OT) Die Overtemperature Warning (OTW) Battery Voltage > VBAT_INF Output current > 6 A peak Die temperature > 145 °C Die temperature > 117 °C Battery voltage PVDD > VBAT_INF DAC clipping Status Reported Register Register 0x0A, Bit 6, UVLO_VREG Register 0x0A, Bit 5, LIM_EG Register 0x0A, Bit 4, CLIP Register 0x0A, Bit 3, AMP_OC Register 0x0A, Bit 2, OTF Register 0x0A, Bit 4, OTW Register 0x0A, Bit 0, BAT_WARN 1. 2. 電圧 = 3.8 V + 12.4 V × 10 進値/255 10 進値 169 を代入します。 電圧= 3.8 V + 12.4 V × 169/255 = 12.02 V リミッタ／バッテリ・トラッキング閾値の制御 SSM3515 は、アンプのピーク出力電圧を制限することが可能な 出力リミッタを備えています。リミッタは、信号の rms および ピーク値に作用します。リミッタの閾値、スロープ、アタック・ レート、およびリリース・レートは、レジスタ 0x07、レジス タ 0x08、およびレジスタ 0x09 を使用してプログラミングしま す。リミッタは、LIM_EN（レジスタ 0x07、ビット［1:0］）を 使用してイネーブルまたはディスエーブルにできます。 表 17 に示している故障は、レジスタ 0x0A で通知され、システ ムのマイクロコントローラによって I2C を介して読み出すこと ができます。 レジスタ 0x0B を使用して、故障発生時にデバイスが故障にど のように反応するか制御できます。 表 18. レジスタ 0x0B、故障回復 Fault Type OTW Manual Recovery Autorecovery Attempts UV Die OT OC Flag Set Condition The amount of gain reduction applied if there is an OTW Use to attempt manual recovery in case of a fault event When autorecovery from faults is used, set the number of attempts using this bit Recovery can be automatic or manual Recovery can be automatic or manual Recovery can be automatic or manual 16 進値を 10 進値に変換します。例えば、16 進値 0xA9 は、 10 進値 169 です。 次の数式を使用して電圧を計算します。 Status Reported Register Register 0x0B, Bits[7:6], OTW_GAIN Register 0x0B, Bit 5, MRCV Register 0x0B, Bits[4:3], MAX_AR Register 0x0B, Bit 2, ARCV_UV Register 0x0B, Bit 1, ARCV_OT Register 0x0B, Bit 0, ARCV_OC 自動回復モードを設定した場合、デバイスは故障発生後に自己 回復を試み、故障を回復できない場合は再度故障に設定されま す。このプロセスは、故障が解決されるまで繰り返されます。 出力が制限される閾値は、LIM_THRES レジスタ設定（レジス タ 0x08、ビット［7:3］）によって決定されます。出力信号レ ベルが、設定されている閾値レベルを上回ると、リミッタがア クティブになり、設定されているリミットに信号レベルが制限 されます。 設定されている閾値未満の場合、出力レベルは影響を 受けません。リミッタの閾値は、1 V peak ～ 15 V peak の範囲 で設定できます。 リミッタの閾値は、アンプの最大出力電圧を超える値に設定で きます。この場合、リミッタは最大ピーク出力を許容するよう になります。つまり、出力はリミッタではなく、電源電圧に従っ てクリップされます。 リミッタの閾値は、固定値に設定することも、VBAT_TRACK ビット（レジスタ 0x07、ビット 2）を介して、バッテリ電圧に 従って変化するように設定することもできます。固定値に設定 した場合、リミッタの閾値は固定され、バッテリ電圧に従って 変化することはありません。閾値は、LIM_THRES ビットを使 用して 1 V peak ～ 15 V peak の範囲で設定できます。（図 68 を 参照）。 可変閾値に設定すると、SSM3515 は VBAT 電源を監視し、VBAT 電源電圧に基づいてリミッタの閾値を調整します。 リミッタの閾値レベルが出力レベルを下げ始める VBAT 電源電 圧は、VBAT_INF ビット（レジスタ 0x09、ビット［7:0］）で 設定する VBAT 変曲点によって決定されます。 手動回復モードを使用した場合、デバイスはシャットダウンし ます。その後、システムのマイクロコントローラを使用して、 回復を試みる必要があります。 Rev. 0 | 25/41 SSM3515 データシート VBAT_INF ポイントは LIM_EN モードに応じて、リミッタが アクティブまたは非アクティブになるバッテリ電圧として定義 します（表 19 を参照）。バッテリ電圧が VBAT_INF を上回っ ている場合、リミッタは非アクティブになります。バッテリ電 圧が VBAT_INF を下回っている場合、リミッタはアクティブ になります。VBAT_INF ビットは 3.8 V ～ 16.2 V の範囲で設定 できます。電圧の 8 ビット値は、次の数式を使用して計算でき ます。 リミッタがアクティブになると、アンプのゲインが低下します。 ゲイン低下率（アタック・レート）は、LIM_ATR ビット（レ ジスタ 0x07、ビット［5:4］）で決定されます。同様に、信号 レベルがリミッタの閾値を下回ると、ゲインが復元されます。 ゲイン・リリース・レートは、LIM_RRT ビット（レジスタ 0x07、 ビット［7:6］）によって決定されます。 LIM_EN = 00 VBAT_TRACK = 0 AMPLIFIER CLIPPING LEVEL PEAK OUTPUT LEVEL 電圧 = 3.8 + 12.4 × 10 進値/255 10 進値を 8 ビット 16 進値に変換し、その値を使用して VBAT_INF ビットを設定します。 リミッタの閾値が VBAT の変化量に対して相対的に VBAT_INF ポイントから低下する割合は、 スロープ・ビット （レジスタ 0x08、 ビット［1:0］）で決定されます。 リミッタは、各種のアクティブ・モードを提供しており、これ らは LIM_EN ビット（レジスタ 0x07、ビット［1:0］）と VBAT_TRACK ビットを使用して設定できます （表 19 を参照） 。 INPUT LEVEL 図 67. リミッタの例（LIM_EN = 0b0、VBAT_TRACK = 0bx） LIMITER THRESHOLD FIXED AT SET VALUE AND DOES NOT TRACK VBAT LIM_THRES LIM_EN = 01 の場合、 リミッタはイネーブルになります。 LIM_EN = 10 の場合、VBAT が VBAT_INF を下回ったときにリミッタは 出力をミュートします。LIM_EN = 11 の場合、バッテリ電圧が VBAT_INF を下回るときのみリミッタが作動します。VBAT が VBAT_INF を上回っている場合、制限は作動しません。リミッ タが非アクティブになると、VBAT_INF にはヒステリシスが 伴います。 VBAT 13327-080 スロープ率は、1:1 ～ 4:1 の範囲で設定できます。この機能は、 低バッテリ状態での早期シャットダウンを防止するのに便利で す。VBAT 電圧が低下すると、リミッタの閾値が低下します。 この結果、出力レベルが低下し、バッテリから流れる電流が低 減され、低 VBAT による早期シャットダウンを防止できます。 LIMITER THRESHOLD スロープ = ∆リミッタの閾値/∆VBAT 13327-078 スロープは、VBAT 電圧の低下に対してリミッタの閾値が低下 する割合です。 図 68. リミッタ固定（LIM_EN = 0b01、VBAT_TRACK = 0b0） 表 19. リミッタ・モード LIM_EN 00 01 01 10 11 11 VBAT_TRACK 0/1 0 1 0/1 0 1 Limiter No Fixed Variable Fixed Fixed Variable VBAT < VBAT_INF Not applicable Use the set threshold Lowers the threshold Mutes the output Use the set threshold Lowers the threshold VBAT > VBAT_INF Not applicable Use the set threshold Use the set threshold Use the set threshold No limiting No limiting Rev. 0 | 26/41 Comments See Figure 67 See Figure 68 See Figure 69 and Figure 70 See Figure 71 and Figure 72 See Figure 73 and Figure 74 SSM3515 データシート LIM_EN = 01 VBAT_TRACK = 1 LIMITER THRESHOLD CHANGE FOR VBAT < VBAT_INF 13327-081 CHANGE IN LIM THRESHOLD = N × (VBAT_INF – VBAT) WHERE N = 1 TO 4, SET USING SLOPE BIT IN REG 0x08 INPUT LEVEL VBAT 図 69. リミッタ固定（LIM_EN = 0b01、VBAT_TRACK = 0b1） 図 72. リミッタ固定（LIM_EN = 0b11、VBAT_TRACK = 0b0） LIM_EN = 11 VBAT_TRACK = 1 LIMITER THRESHOLD STAYS AT THE SET VALUE FOR VBAT > VBAT_INF VBAT > VBAT_INF LIMITER IS NOT ACTIVE AMPLIFIER CLIPPING LEVEL VBAT_INF PEAK OUTPUT LEVEL LIMITER THRESHOLD CHANGE FOR VBAT < VBAT_INF CHANGE IN LIM THRESHOLD = N × (VBAT_INF – VBAT) WHERE N = 1 TO 4, SET USING SLOPE BIT IN REG 0x08 VBAT 図 70. リミッタ・トラッキング・モードにおける出力レベルと VBAT の関係（LIM_EN = 0b01、VBAT_TRACK = 0b1） INPUT LEVEL 図 73. リミッタの例（LIM_EN = 0b11、VBAT_TRACK = 0b1） LIMITER THRESHOLD INACTIVE FOR VBAT > VBAT_INF SET LIM_THRES LIMITER THRESHOLD AMPLIFIER CLIPPING LEVEL LIMITER THRESHOLD SETTING NO CHANGE IN LIM THRESHOLD PER VBAT VBAT_INF SLOPE LIMITER THRESHOLD LOWERS FOR VBAT < VBAT_INF VBAT 図 74. リミッタ・トラッキング・モードにおける出力レベルと VBAT の関係（LIM_EN = 0b11、VBAT_TRACK = 0b1） 13327-082 INPUT LEVEL 図 71. リミッタの例（LIM_EN = 0b11、VBAT_TRACK = 0） Rev. 0 | 27/41 13327-183 LIM_EN = 11 VBAT_TRACK = 0 PEAK OUTPUT LEVEL 13327-083 LIMITER THRESHOLD LOWERS FOR VBAT < VBAT_INF LIMITER THRESHOLD SETTING 13327-181 LIMITER THRESHOLD LIM_THRES SLOPE 13327-182 LIMITER THRESHOLD PEAK OUTPUT LEVEL LIMITER THRESHOLD FIXED AT SET VALUE AND DOES NOT TRACK VBAT LIM_THRES VBAT > VBAT_INF LIMITER LIMITER THRESHOLD SETTING SSM3515 データシート レイアウト 出力電力が大きい場合、アンプ、負荷、および電源間の PCB パ ターンおよびワイヤを適切にレイアウトする必要があります。 適切にレイアウトしないと、電圧降下が増大し、効率が低下し ます。電圧降下を低減させてインダクタンスを最小限に抑える ため、短く幅の広い PCB パターンを使用することをお勧めし ます。DC 抵抗（DCR）とインダクタンスを最小限に抑えるに は、1 インチのトラック長に対するトラック幅が 200 ミル（0.2 インチ）以上で、1 オンスまたは 2 オンスの銅製トラックを使 用してください。電源入力およびアンプ出力には、広いパ ターンを使用してください。接地のガイドラインに適切に従う ことで、オーディオ性能を向上して、 チャンネル間のクロストー クを最小限に抑え、オーディオ信号に混入するスイッチング・ ノイズを防止することができます。 高出力の振幅と高ピークの出力電力を維持するには、出力ピン と負荷、 および出力ピンと電源ピンを接続する PCB パターンを 可能な限り幅広くして、パターン抵抗を最小限にする必要があ ります。 インピーダンスを最小限に抑えるため、 大きなグラウン ド・プレーンを使用することもお勧めします。また、重要なア ナログ・パスを大きい干渉源から分離した PCB レイアウトを 作成してください。高周波回路（アナログおよびデジタル）を 低周波回路から分離してください。 適切に設計された多層 PCB は、EMI 放射を軽減でき、高周波 電界に対する耐性を両面基板の 10 倍以上にすることができま す。多層基板では、1 つの層全体をグラウンド・プレーンとし て使用できますが、両面基板のグラウンド・プレーン側は信号 クロスオーバーにより乱れが生じます。 システムに、分離されたアナログ・グラウンド・プレーン、デ ジタル・グラウンド・プレーン、電源プレーンがある場合、ア ナログ・グラウンド・プレーンはアナログ電源プレーンの直下 に配置する必要があります。同様に、デジタル・グラウンド・ プレーンはデジタル電源プレーンの直下に配置する必要があり ます。アナログ・グラウンド・プレーンとデジタル・グラウン ド・プレーン、またはアナログ電源プレーンとデジタル電源プ レーンが重なっていてはいけません。 ブートストラップ・コンデンサ SSM3515 の出力段には、PMOS ではなく、ハイサイド NMOS ド ライバが採用されています。このため、ブートストラップ電源 はハイサイド NMOS を駆動する必要があります。ハイサイド NMOS 用にブーストされたゲート・ドライバ電圧を生成する には、各出力ピンから BST± ピンの間に 0.22 μF のブートスト ラップ・コンデンサを使用します。このコンデンサは、ハイサ イド NMOS がオンになったときに BST± ピンの電圧をブース トし、特定のスイッチング・サイクルのフローティング電源と して機能します。ブートストラップ・コンデンサは、ローサイ ド NMOS がアクティブになっている期間に充電されます。 電源のデカップリング 高効率、低い全高調波歪み（THD）、高い電源電圧変動除去比 （PSRR）を実現するには、適切な電源デカップリングが必要で す。電源ライン上のノイズ・トランジェントは、短時間の電圧 スパイクです。これらのスパイクには、数百 MHz にもおよぶ 周波数成分が含まれることがあります。電源入力は、220 µF 以 上の高品質、低 ESL、低 ESR のバルク・コンデンサでデカッ プリングする必要があります。このコンデンサは、低周波ノイ ズをグラウンド・プレーンへバイパスします。 高周波トランジェント・ノイズを防止するには、デバイスの PVDD ピンのできるだけ近くに 1 µF コンデンサを配置します。 Rev. 0 | 28/41 SSM3515 データシート レジスタの一覧 表 20. レジスタの一覧 Reg. Name Bits Bit 7 Bit 6 0x00 Power Control [7:0] APWDN_ EN BSNS_ PWDN Bit 5 0x01 Gain and Edge Control [7:0] 0x02 DAC Control [7:0] 0x03 DAC Volume Control [7:0] 0x04 SAI Control 1 [7:0] DAC_POL 0x05 SAI Control 2 [7:0] DATA_ WIDTH 0x06 Battery Voltage Output [7:0] 0x07 Limiter Control 1 [7:0] 0x08 Limiter Control 2 [7:0] 0x09 Limiter Control 3 [7:0] 0x0A Status [7:0] 0x0B Fault Control [7:0] Bit 4 RESERVED DAC_HV DAC_MUT E Bit 3 Bit 2 RESERVED EDGE DAC_HP F Bit 1 Bit 0 Reset RW S_RST SPWDN 0x81 R/W 0x01 R/W 0x32 R/W 0x40 R/W 0x11 R/W 0x00 R/W 0x00 R RESERVED DAC_LP M ANA_GAIN RESERVE D DAC_FS VOL BCLK_POL TDM_BCLKS RESERVED FSYNC_ MODE AUTO_ SLOT SDATA_ FMT SAI_MOD E TDM_SLOT VBAT LIM_RRT LIM_ATR RESERVE D LIM_THRES VBAT_ TRACK LIM_EN 0xA4 R/W RESERVED SLOPE 0x51 R/W 0x22 R/W 0x00 R VBAT_INF RESERVE D UVLO_VR EG OTW_GAIN LIM_EG MRCV CLIP AMP_OC MAX_AR Rev. 0 | 29/41 OTF OTW BAT_WAR N ARCV_UV ARCV_OT ARCV_OC 0x18 R/W SSM3515 データシート レジスタの詳細 パワー・コントロール・レジスタ Address:0x00, Reset:0x81, Name:Power Control [7] APWDN_EN (R/W) Auto Power-Down Enable 0: Auto Power-Down Disabled. 1: Auto Power-Down Enabled. [0] SPWDN (R/W) Master Software Power-Down 0: Normal Operation. 1: Software Master Power-Down. [6] BSNS_PWDN (R/W) Battery Voltage Sense Power-Down 0: Battery Voltage Sense Powered On. 1: Battery Voltage Sense Powered Off. [1] S_RST (W) Full Software Reset 0: Normal Operation. 1: Reset all blocks and I2C registers. [5:2] RESERVED 表 21. パワー・コントロールのビットの説明 Bits Bit Name 7 APWDN_EN 6 Settings 説明 Reset Access 自動パワーダウンのイネーブル。自動パワーダウンは、2048 個の連続するゼロ入力 サンプルを受信したときに自動的に IC を低消費電力状態に設定します。 0x1 R/W 0x0 R/W 0 自動パワーダウンのディスエーブル。 1 Auto Power-Down Enabled.APWDN_EN = 1 の場合、2048 個の連続するゼロ入力サンプ ルを受信したときにデバイスが自動的にパワーダウンします。デバイスは、1 つの非 ゼロ・サンプルを受信したときに自動的にパワーアップします。 バッテリ電圧検知パワーダウン。 BSNS_PWDN 0 バッテリ電圧検知パワー・オン。 1 バッテリ電圧検知パワー・オフ。 [5:2] RESERVED 予約済み 0x0 R/W 1 S_RST ソフトウェアの完全リセット。 0x0 W 0x1 R/W 0 0 通常動作。 1 すべてのブロックと I2C レジスタのリセット。 マスター・ソフトウェア・パワーダウン。ソフトウェア・パワーダウンは、I2C イン ターフェースを除くすべてのブロックを低消費電力状態に設定します。 SPWDN 0 通常動作。 1 ソフトウェア・マスター・パワーダウン。 ゲイン／エッジ・コントロール・レジスタ Address:0x01, Reset:0x01, Name:Gain and Edge Control [7:5] RESERVED [1:0] ANA_GAIN (R/W) Amp Analog Gain Selection 00: 8.4V Full-Scale Gain Mapping. 01: 12.6V Full-Scale Gain Mapping. 10: 14V Full-Scale Gain Mapping. 11: 15V Full-Scale Gain Mapping. [4] EDGE (R/W) Edge Rate Control 0: Normal Operation. 1: Low EMI Mode Operation. [3:2] RESERVED Rev. 0 | 30/41 SSM3515 データシート 表 22. ゲイン／エッジ・コントロールのビットの説明 説明 Reset Access RESERVED 予約済み 0x0 R/W EDGE エッジ・レートの制御。出力段のエッジ速度を制御します。低 EMI 動作モードではエッ ジ速度が低下し、EMI および電力効率が低下します。 0x0 R/W 予約済み 0x0 R/W アンプのアナログ・ゲインの選択。 0x1 R/W Bits Bit Name [7:5] 4 [3:2] RESERVED [1:0] ANA_GAIN Settings 0 通常動作。 1 低 EMI モード動作。 00 8.4 V フルスケール・ゲイン・マッピング。 01 12.6 V フルスケール・ゲイン・マッピング。 10 14 V フルスケール・ゲイン・マッピング。 11 15 V フルスケール・ゲイン・マッピング。 DAC コントロール・レジスタ Address:0x02, Reset:0x32, Name:DAC Control [7] DAC_HV (R/W) DAC Hard Volume 0: Soft Volume Ramping. 1: Hard/Immediate Volume Change. [2:0] DAC_FS (R/W) DAC Sample Rate Selection 000: 8 kHz to 12 kHz Sample Rate. 001: 16 kHz to 24 kHz Sample Rate. 010: 32 kHz to 48 kHz Sample Rate. 011: 64 kHz to 96 kHz Sample Rate. 100: 128 kHz to 192 kHz Sample Rate. 101: 48 kHz to 72 kHz Sample Rate. 110: Reserved. 111: Reserved. [6] DAC_MUTE (R/W) DAC Mute Control 0: DAC Unmuted. 1: DAC Muted. [5] DAC_HPF (R/W) DAC High Pass Filter Enable 0: DAC High Pass Filter Off. 1: DAC High Pass Filter On. [3] RESERVED [4] DAC_LPM (R/W) DAC Low Power Mode Enable 0: DAC Low Power Mode Off. 1: DAC Low Power Mode On. 表 23. DAC コントロールのビットの説明 Bits Bit Name 7 DAC_HV 6 5 4 Settings DAC_FS DAC ハード・ボリューム。 0x0 R/W 0x0 R/W 0x1 R/W 0x1 R/W 予約済み 0x0 R/W DAC サンプル・レートの選択。 0x2 R/W 1 ハード／即時ボリューム変更。 DAC ミュート制御。 0 DAC ミュート解除。 1 DAC ミュート。 DAC ハイパス・フィルタのイネーブル。 0 DAC ハイパス・フィルタはオフ。 1 DAC ハイパス・フィルタはオン。 DAC 低消費電力モード・イネーブル。 DAC_LPM ［2:0］ Access ソフト・ボリューム・ランピング。 DAC_HPF RESERVED Reset 0 DAC_MUTE 3 説明 0 DAC 低消費電力モードはオフ。 1 DAC 低消費電力モードはオン。 000 8 kHz ～ 12 kHz サンプル・レート。 001 16 kHz ～ 24 kHz サンプル・レート。 010 32 kHz ～ 48 kHz サンプル・レート。 011 64 kHz ～ 96 kHz サンプル・レート。 Rev. 0 | 31/41 SSM3515 Bits Bit Name データシート Settings 説明 Reset Access 説明 Reset Access ボリューム制御。 0x40 R/W 100 128 kHz ～ 192 kHz サンプル・レート。 101 48 kHz ～ 72 kHz サンプル・レート。 110 予約済み 111 予約済み DAC ボリューム・コントロール・レジスタ Address:0x03, Reset:0x40, Name:DAC Volume Control [7:0] VOL (R/W) Volume Control 00000000: +24 dB. 00000001: +23.625 dB. 00000010: +23.35 dB. ... 11111101: -70.875 dB. 11111110: -71.25 dB. 11111111: Mute. 表 24. DAC ボリューム・コントロールのビットの説明 Bits Bit Name [7:0] VOL Settings 00000000 +24 dB。 00000001 +23.625 dB。 00000010 +23.35 dB。 00000011 +22.875 dB。 00000100 +22.5 dB。 00000101 ... 00111111 +0.375 dB。 01000000 0。 01000001 -0.375 dB。 01000010 ... 11111101 -70.875 dB。 11111110 -71.25 dB。 11111111 ミュート。 SAI コントロール 1 レジスタ Address:0x04, Reset:0x11, Name:SAI Control 1 [7] DAC_POL (R/W) DAC Output Polarity 0: Normal Operation. 1: Invert the Audio Output Signal. [0] SAI_MODE (R/W) Serial Interface Mode Selection 0: Stereo Modes (I2S,LJ) 1: TDM/PCM Modes. [6] BCLK_POL (R/W) BCLK Polarity Control 0: Rising Edge of BCLK is used to register SDATA. 1: Falling Edge of BCLK is used to register SDATA. [1] SDATA_FMT (R/W) Serial Data Format 0: I2S/Delay by one from FSYNC edge. 1: Left Justified/No delay from FSYNC edge. [5:3] TDM_BCLKS (R/W) Number of BCLKs per chip in TDM mode 000: 16 BCLKs per chip in TDM. 001: 24 BCLKs per chip in TDM. 010: 32 BCLKs per chip in TDM. 011: 48 BCLKs per chip in TDM. 100: 64 BCLKs per chip in TDM. [2] FSYNC_MODE (R/W) FSYNC Mode Control 0: Low FSYNC is Left Channel in Stereo Modes or Pulsed FSYNC Mode in TDM Modes. 1: High FSYNC is Left Channel in Stereo Modes or 50% FSYNC Mode in TDM Modes. Rev. 0 | 32/41 SSM3515 データシート 表 25. SAI コントロール 1 のビットの説明 Bits Bit Name 7 DAC_POL 6 [5:3] 2 1 0 Settings 説明 Reset Access DAC 出力極性。 0x0 R/W 0x0 R/W 0x2 R/W 0x0 R/W 0x0 R/W 0x1 R/W 0 通常動作。 1 オーディオ出力信号の反転。 BCLK 極性制御。 BCLK_POL 0 BCLK の立上がりエッジを、SDATA の登録に使用。 1 BCLK の立下がりエッジを、SDATA の登録に使用。 TDM モードでのチップあたりの BCLK の数。ステレオ・モード（I2S/LJ）、または 1 つのチップの TDM モードでは、FSYNC あたり任意の数の BCLK サイクルを使用 できます。TDM モードで TDM バスに複数のチップがある場合は、チップあたりの BCLK 数を定義する必要があります。 TDM_BCLKS 000 TDM モードでチップあたり 16 BCLK。 001 TDM モードでチップあたり 24 BCLK。 010 TDM モードでチップあたり 32 BCLK。 011 TDM モードでチップあたり 48 BCLK。 100 TDM モードでチップあたり 64 BCLK。 FSYNC モードの制御。 FSYNC_MODE 0 低 FSYNC。ステレオ・モードでは左チャンネル、TDM モードではパルス化 FSYNC モード。 1 高 FSYNC。ステレオ・モードでは左チャンネル、TDM モードでは 50 % FSYNC モー ド。 シリアル・データ・フォーマット。 SDATA_FMT 0 I2S/FSYNC エッジから 1 だけ遅延。 1 左詰め／FSYNC エッジから遅延なし。 シリアル・インターフェース・モードの選択。 SAI_MODE 0 ステレオ・モード（I S、LJ）。 1 TDM/PCM モード。 2 SAI コントロール 2 レジスタ Address:0x05, Reset:0x00, Name:SAI Control 2 [7] DATA_WIDTH (R/W) Audio Data Width 0: Audio input on SDATA is 24 bits. 1: Audio input on SDATA is 16 bits. [6:5] RESERVED [4] AUTO_SLOT (R/W) Automatic TDM Slot Selection 0: TDM Slot determined by TDM_SLOT register. 1: TDM Slot determined by ADDR pin. [3:0] TDM_SLOT (R/W) TDM Slot Selection 0000: Chip Slot 1 Used. 0001: Chip Slot 2 Used. 0010: Chip Slot 3 Used. ... 1101: Chip Slot 14 Used. 1110: Chip Slot 15 Used. 1111: Chip Slot 16 Used. 表 26. SAI コントロール 2 のビットの説明 Bits Bit Name 7 DATA_WIDTH Settings 説明 Reset Access オーディオ・データの幅。 0x0 R/W 0 SDATA のオーディオ入力は 24 ビット。 1 SDATA のオーディオ入力は 16 ビット。 [6:5] RESERVED 予約済み。 0x0 R/W 4 AUTO_SLOT TDM スロットの自動選択。 0x0 R/W 0 TDM スロットは、TDM_SLOT レジスタにより決定。 1 TDM スロットは、ADDR ピンにより決定。 Rev. 0 | 33/41 SSM3515 Bits Bit Name [3:0] TDM_SLOT データシート Settings 説明 Reset Access TDM スロットの選択。 0x0 R/W 0000 チップ・スロット 1 を使用。 0001 チップ・スロット 2 を使用。 0010 チップ・スロット 3 を使用。 0011 チップ・スロット 4 を使用。 0100 チップ・スロット 5 を使用。 0101 チップ・スロット 6 を使用。 0110 チップ・スロット 7 を使用。 0111 チップ・スロット 8 を使用。 1000 チップ・スロット 9 を使用。 1001 チップ・スロット 10 を使用。 1010 チップ・スロット 11 を使用。 1011 チップ・スロット 12 を使用。 1100 チップ・スロット 13 を使用。 1101 チップ・スロット 14 を使用。 1110 チップ・スロット 15 を使用。 1111 チップ・スロット 16 を使用。 バッテリ電圧出力レジスタ Address:0x06, Reset:0x00, Name:Battery Voltage Output [7:0] VBAT (R) 8-Bit Unsigned Battery Voltage 表 27. バッテリ電圧出力のビットの説明 Bits Bit Name [7:0] VBAT Settings 説明 Reset Access 8 ビット符号なしバッテリ電圧 0x0 R リミッタ・コントロール 1 レジスタ Address:0x07, Reset:0xA4, Name:Limiter Control 1 [7:6] LIM_RRT (R/W) Limiter Release Rate 00: 3200 ms/dB. 01: 1600 ms/dB. 10: 1200 ms/dB. 11: 800 ms/dB. [5:4] LIM_ATR (R/W) Limiter Attack Rate 00: 120 us/dB. 01: 60 us/dB. 10: 30 us/dB. 11: 20 us/dB. [1:0] LIM_EN (R/W) Limiter or Mute Mode Enable 00: Limiter and Mute Mode Off. 01: Limiter On. 10: Output mutes if VBAT is below VBAT_INF. 11: Limiter On but only engages if VBAT is below VBAT_INF. [2] VBAT_TRACK (R/W) Threshold Battery Tracking Enable 0: Limiter Attack Threshold Fixed. 1: Limiter Attack Threshold Varies or gain reduction with Battery Voltage. [3] RESERVED Rev. 0 | 34/41 SSM3515 データシート 表 28. リミッタ・コントロール 1 のビットの説明 Bits Bit Name [7:6] LIM_RRT [5:4] Settings 説明 Reset Access リミッタ・リリース・レート。 0x2 R/W 0x2 R/W 00 3200 ms/dB。 01 1600 ms/dB。 10 1200 ms/dB。 11 800 ms/dB。 リミッタ・アタック・レート。 LIM_ATR 00 120 µs/dB。 01 60 µs/dB。 10 30 µs/dB。 11 20 µs/dB。 3 RESERVED 予約済み。 0x0 R/W 2 VBAT_TRACK バッテリ・トラッキング閾値のイネーブル。 0x1 R/W 0x0 R/W [1:0] 0 リミッタ・アタック閾値を固定。 1 バッテリ電圧でリミッタ・アタック閾値が変化またはゲイン低下。 リミッタまたはミュート・モードのイネーブル。 LIM_EN 00 リミッタまたはミュート・モードはオフ。 01 リミッはオン。 10 VBAT が VBAT_INF を下回っている場合は出力がミュート。 11 リミッタはオンであるが、VBAT が VBAT_INF を下回っている場合のみ作動する。 Rev. 0 | 35/41 SSM3515 データシート リミッタ・コントロール 2 レジスタ Address:0x08, Reset:0x51, Name:Limiter Control 2 [7:3] LIM_THRES (R/W) Limiter Attack Threshold 00000: 15.0 V peak Output. 00001: 14.5 V peak Output. 00010: 14.0 V peak Output. ... 11101: 2.0 V peak Output. 11110: 1.5V V peak Output. 11111: 1.0 V peak Output. [1:0] SLOPE (R/W) Slope of threshold reduction/battery voltage change 00: 1:1 Threshold/Battery Reduction. 01: 2:1 Threshold/Battery Reduction. 10: 3:1 Threshold/Battery Reduction. 11: 4:1 Threshold/Battery Reduction. [2] RESERVED 表 29. リミッタ・コントロール 2 のビットの説明 Bits Bit Name [7:3] LIM_THRES Settings 説明 Reset Access リミッタ・アタックの閾値。 0xA R/W 00000 15 V ピーク出力。 00001 14.5 V ピーク出力。 00010 14.0 V ピーク出力。 00011 13.5 V ピーク出力。 00100 13.0 V ピーク出力。 00101 12.5 V ピーク出力。 00110 12.0 V ピーク出力。 00111 11.5 V ピーク出力。 01000 11.0 V ピーク出力。 01001 10.5 V ピーク出力。 01010 10.0 V ピーク出力。 01011 9.5 V ピーク出力。 01100 9.0 V ピーク出力。 01101 8.5 V ピーク出力。 01110 8.25 V ピーク出力。 01111 8.0 V ピーク出力。 10000 7.75 V ピーク出力。 10001 7.5 V ピーク出力。 10010 7.25 V ピーク出力。 10011 7.0 V ピーク出力。 10100 6.5 V ピーク出力。 10101 6.0 V ピーク出力。 10110 5.5 V ピーク出力。 10111 5.0 V ピーク出力。 11000 4.5 V ピーク出力。 11001 4.0 V ピーク出力。 11010 3.5 V ピーク出力。 11011 3.0 V ピーク出力。 11100 2.5 V ピーク出力。 11101 2.0 V ピーク出力。 11110 1.5 V ピーク出力。 11111 1.0 V ピーク出力。 Rev. 0 | 36/41 SSM3515 データシート 説明 Reset Access RESERVED 予約済み。 0x0 R/W SLOPE スレッショールド低下／バッテリ電圧変化のスロープ。 0x1 R/W Bits Bit Name 2 [1:0] Settings 00 1:1 閾値／バッテリ低下。 01 2:1 閾値／バッテリ低下。 10 3:1 閾値／バッテリ低下。 11 4:1 閾値／バッテリ低下。 リミッタ・コントロール 3 レジスタ Address:0x09, Reset:0x22, Name:Limiter Control 3 [7:0] VBAT_INF (R/W) Battery Voltage Inflection Point 表 30. リミッタ・コントロール 3 のビットの説明 Bits Bit Name Settings [7:0] VBAT_INF 説明 Reset Access バッテリ電圧変曲点。これは、リミッタがアクティブになるか、閾値の低下が開始する VBAT 検知値です。 VBAT 読出し専用ステータス・レジスタで読み出すことができる値 に対応します。この値をボルト単位で計算する方法については、VBAT 検知のセクションを 参照してください。電圧 = 3.8 + 12.4 × 10 進値／255 0x22 R/W ステータス・レジスタ Address:0x0A, Reset:0x00, Name:Status [7] RESERVED [0] BAT_WARN (R) Battery Voltage Warning 0: Battery Voltage above VBAT_INF. 1: Battery Voltage at or below VBAT_INF. [6] UVLO_VREG (R) Regulator Undervoltage Fault Status 0: Normal Operation. 1: Voltage Regulator Fault Condition. [1] OTW (R) Over Temperature Warning Status 0: Normal Operation. 1: Over Temperature Warning Condition. [5] LIM_EG (R) Limiter/Gain Reduction Engaged 0: Normal Operation. 1: Limiter or Gain Reduction has Reduced Gain. [2] OTF (R) Over Temperature Fault Status 0: Normal Operation. 1: Over Temperature Fault Condition. [4] CLIP (R) Clip Detector 0: Normal Operation. 1: Amplifier Clipping Detected. [3] AMP_OC (R) Amplifier Over-Current Fault Status 0: Normal Operation. 1: Amp Over-Current Fault Condition. 表 31. ステータスのビットの説明 Bits Bit Name 説明 Reset Access 7 RESERVED 予約済み。 0x0 R 6 UVLO_VREG レギュレータ低電圧故障ステータス。 0x0 R 0x0 R 5 Settings 0 通常動作。 1 電圧レギュレータ故障状態。 リミッタ／ゲイン低下開始。 LIM_EG 0 通常動作。 1 リミッタまたはゲイン低下機能がゲインを低下。 Rev. 0 | 37/41 SSM3515 Bits Bit Name 4 CLIP 3 2 1 0 データシート Settings 説明 Reset Access クリップ検出器。 0x0 R 0x0 R 0x0 R 0x0 R 0x0 R 0 通常動作。 1 アンプ・クリッピング検出。 アンプ過電流故障ステータス。 AMP_OC 0 通常動作。 1 アンプ過電流故障状態。 過熱故障ステータス。 OTF 0 通常動作。 1 過熱故障状態。 過熱警告ステータス。 OTW 0 通常動作。 1 過熱警告状態。 バッテリ電圧警告。 BAT_WARN 0 バッテリ電圧 VBAT_INF 超。 1 バッテリ電圧 VBAT_INF 以下。 故障コントロール・レジスタ Address:0x0B, Reset:0x18, Name:Fault Control [7:6] OTW_GAIN (R/W) Over Thermal Warning Gain Reduction 00: No gain reduction in thermal warning. 01: 1.5dB gain reduction in thermal warning. 10: 3dB gain reduction in thermal warning. 11: 5.625dB gain reduction in thermal warning. [0] ARCV_OC (R/W) Over Current Automatic Fault Recovery Control 0: Automatic Fault Recovery for Over-Current Fault. 1: Manual Fault Recovery for Over-Current Fault. [5] MRCV (W) Manual Fault Recovery 0: Normal Operation. 1: Writing of 1 causes a manual fault recovery attempt when ARCV=11. [1] ARCV_OT (R/W) Overtemperature Automatic Fault Recovery Control 0: Automatic Fault Recovery for Overtemperature Fault. 1: Manual Fault Recovery for Overtemperature Fault. [4:3] MAX_AR (R/W) Maximum Fault recovery Attempts 00: 1 Auto Recovery Attempt. 01: 3 Auto Recovery Attempts. 10: 7 Auto Recovery Attempts. 11: Unlimited Auto Recovery Attempts. [2] ARCV_UV (R/W) Undervoltage Automatic Fault Recovery Control 0: Automatic Fault Recovery for Undervoltage Fault. 1: Manual Fault Recovery for Undervoltage Fault. 表 32. 故障コントロールのビットの説明 Bits Bit Name [7:6] OTW_GAIN 5 Settings 説明 Reset Access 温度超過警告ゲイン低下。 0x0 R/W 0x0 W 00 温度警告でゲイン低下なし。 01 温度警告で 1.5 dB ゲイン低下。 10 温度警告で 3 dB ゲイン低下。 11 温度警告で 5.625 dB ゲイン低下。 手動故障回復。 MRCV 0 通常動作。 1 1 に設定すると、ARCV = 11 のときに手動の故障回復が試行されます。 Rev. 0 | 38/41 SSM3515 データシート Bits Bit Name [4:3] MAX_AR 2 1 0 Settings 説明 Reset 故障回復試行の最大回数。最大自動回復レジスタは、自動回復の試行回数を決定します。 0x3 00 自動回復試行: 1 回。 01 自動回復試行: 3 回。 10 自動回復試行: 7 回。 11 自動回復試行: 無制限。 低電圧の自動故障回復の制御。 ARCV_UV 0 低電圧故障の自動故障回復。 1 低電圧故障の手動故障回復。 過熱の自動故障回復の制御。 ARCV_OT 0 過熱故障の自動故障回復。 1 過熱故障の手動故障回復。 過電流の自動故障回復制御。 ARCV_OC 0 過電流故障の自動故障回復。 1 過電流故障の手動故障回復。 Rev. 0 | 39/41 Access R/W 0x0 R/W 0x0 R/W 0x0 R/W SSM3515 データシート 代表的なアプリケーション回路 図 75 に、1 チャンネル出力の代表的なアプリケーション回路を示します。 REG_EN R3 0Ω EXTERNAL DVDD R4 0Ω INTERNAL DVDD PVDD R4 C2 0.1uF I2C R2 2.2kΩ REG_EN SCL SDA I2C VREG18/DVDD PVDD FSYNC SDATA TDM I2S INPUT VOLUME C4 0.1µF VREG50/AVDD DAC Σ-Δ CLASS-D MODULATOR BST+ FULL BRIDGE POWER STAGE ADDR AGND OPTIONAL C5 0.22µF FB1 OUT+ 4Ω/8Ω FB2 OUT– BST– SSM3515 PVDD +4.5V TO +17V C6 C5 470µF 10µF PVDD REG AVDD REG DVDD BCLK I2S/TDM C1 2.2µF C3 1µF C6 0.22µF C7 220pF C8 220pF PGND FB1/FB2: MURATA FERRITE BEAD NFZ2MSM181 13327-184 R1 2.2kΩ +5V (AVDD) +1.8V (DVDD) R3 +1.8V SEE THE ADDR PIN SETUP AND CONTROL SECTION 図 75. 1 チャンネル出力の代表的なアプリケーション回路 Rev. 0 | 40/41 SSM3515 データシート 外形寸法 1.840 1.800 1.760 4 3 2 1 A BALL A1 IDENTIFIER B 2.240 2.200 2.160 1.60 REF C D E 0.40 BSC TOP VIEW BOTTOM VIEW (BALL SIDE DOWN) (BALL SIDE UP) 1.20 REF SIDE VIEW SEATING PLANE COPLANARITY 0.05 0.300 0.260 0.220 0.230 0.200 0.170 12-19-2012-A 0.560 0.500 0.440 図 76. 20 ボール、ウェーハ・レベル・チップ・スケール・パッケージ［WLCSP］ （CB-20-10） 寸法単位: mm オーダー・ガイド Model 1 SSM3515CCBZ-RL EVAL-SSM3515Z 1 Temperature Range −40 °C to +85°C Package Description 20-Ball Wafer Level Chip Scale Package [WLCSP] Evaluation Board Z = RoHS 準拠製品 I2C は、Philips Semiconductors（現 NXP Semiconductors）が開発した通信プロトコルを表します。 Rev. 0 | 41/41 Package Option CB-20-10