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日本語参考資料
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特長
機能ブロック図
HSTL 又は LVDS に設定可能な 14 個の出力
最大出力周波数
2 個の出力：最大 1.25 GHz
12 個の出力：最大 1 GHz
電圧制御水晶発振器(VCXO)の周波数精度に依存（スタート
アップ周波数精度：<±100 ppm）
各出力に専用 8 ビット分周器
粗遅延：RF VCO 分周器の出力周波数の 1/2 周期で 63 ス
テップ。ジッタの影響なし
微遅延：31 ps 刻みの 15 ステップ
標準的な出力間スキュー：20 ps
奇数分周の設定の際のデューティ・サイクル補正
パワーアップ時、Output 12 と Output 13 は VCXO 出力
絶対出力ジッタ：<160 fs @122.88 MHz、積分範囲 12 kHz
～ 20 MHz
デジタル周波数ロック検出
SPI と I2C 互換のシリアル・コントロール・ポート
デュアル PLL 構成
PLL1
外部 VCXO 使用でリファレンス入力のクロック・クリー
ンアップを提供
最大 110 MHz の位相検出レート
冗長なリファレンス入力
自動と手動のリファレンス切り替えモード
復帰/非復帰の切り替え
ホールドオーバー・モードでリファレンス喪失の検出
無線周波数/中間周波数(RF/IF)シンセサイザに使用される
VCXO からの低ノイズ LVDS/HSTL 出力
PLL2
最大 275 MHz の位相検出レート
低ノイズ VCO を内蔵
アプリケーション
高性能ワイヤレス・トランシーバ
LTE とマルチキャリア GSM のベース・ステーション
ワイヤレスおよびブロードバンドのインフラストラクチャ
医療機器
高速な ADC、DAC、DDS、DDC、DUC、MxFE のクロック
駆動；JESD204B に対応
低ジッタ、低位相ノイズ・クロックの分配
ATE と高性能計測機器
VCXO_IN
REFA
REFB
PLL2
÷
Ø
OUT0/
OUT0
SYSREF
JESD204B
÷
Ø
OUT13/
OUT13
PLL1
REF_SEL
SYSREF_REQ
CONTROL
INTERFACE
(SPI AND I2C)
AD9528
CLOCK
DISTRIBUTION
14 OUTPUTS
図 1.
概要
AD9528 は JESD204B SYSREF 発生器を内蔵した 2 段 PLL
で、複数デバイスの同期をとるために使用されます。１段目
のフェーズ・ロック・ループ（PLL）(PLL1)は入力リファレ
ンス信号処理で、システムクロックに存在するジッタを削減
します。2 段目の PLL (PLL2)は、積分ジッタと広帯域ノイズ
がいずれも抑制された高周波クロックをクロック出力ドライ
バから出力します。外部 VCXO は、許容される性能の実現に
必要な低レベルの位相ノイズとジッタを達成するために PLL2
が必要とする低ノイズ・リファレンスを提供します。オン
チップの VCO は、3.450 GHz～4.025 GHz 間でチューニング可
能です。内蔵 SYSREF 発生器は複数デバイスのタイミングを
同期させるために、PLL1 出力と PLL2 出力に同期した単一
ショット、N ショットあるいは連続信号を出力します。
AD9528 は最大周波数 1.25 GHz の 2 出力(Output 1 と Output 2)
と最大周波数 1 GHz の 12 出力を生成します。各出力は
PLL1、PLL2 あるいは内蔵 SYSREF 発生器から直接出力する
ように設定する事ができます。14 個の出力チャンネルそれぞ
れには粗デジタル位相調整とアナログ微位相遅延ブロックを
備えた分周器が内蔵されており、14 個の出力全部のタイミン
グを一致させる事ができるだけの十分な柔軟性を備えていま
す。AD9528 は 14 デバイス・クロックそして/又は SYSREF
信号を分配する 2 入力フレキシブル・バッファとしても使用
することができます。パワーアップ時、AD9528 はパワー
アップ・レディ・クロックとして機能する VCXO 信号を直接
Output 12 と Output 13 に送ります。
このデータシートを通じて、複数の機能を持つピンの名前は
該当する機能で説明されています。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に
よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利
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Rev. 0
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本
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大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
12380-001
データシート
14 LVDS/HSTL 出力の JESD204B
クロック・ジェネレータ
AD9528
AD9528
データシート
目次
特長 .................................................................................................. 1
詳細ブロック図 ........................................................................ 24
アプリケーション .......................................................................... 1
概要............................................................................................ 24
機能ブロック図 .............................................................................. 1
コンポーネント・ブロック—PLL1 ....................................... 25
概要 .................................................................................................. 1
コンポーネント・ブロック— PLL2 ...................................... 26
改訂履歴 .......................................................................................... 2
クロック分配 ............................................................................ 28
仕様 .................................................................................................. 3
SYSREF 動作 ................................................................................ 31
条件 .............................................................................................. 3
SYSREF 信号の経路 ................................................................ 31
電源電流 ...................................................................................... 3
SYSREF 発生器 ........................................................................ 33
消費電力 ...................................................................................... 4
シリアル・コントロール・ポート ............................................ 34
入力特性—REFA、 REFA、 REFB、 REFB、
VCXO_IN、 VCXO_IN、 SYSREF_IN、 SYSREF_IN ........... 5
SPI/I²C ポートの選択 ............................................................... 34
PLL1 特性 .................................................................................... 5
I²C シリアル・ポートの動作 .................................................. 37
VCXO_VT 出力特性 ................................................................... 6
デバイスの初期化とキャリブレーションのフローチャート . 40
PLL2 特性 .................................................................................... 6
消費電力および熱特性 ................................................................ 45
CLOCK 分配出力特性 ................................................................ 6
クロック速度とドライバ・モード ........................................ 45
出力タイミング整合特性 .......................................................... 7
動作条件の評価 ........................................................................ 45
SYSREF_IN、 SYSREF_IN、 VCXO_IN、VCXO_INのタイ
ミング特性 .................................................................................. 7
熱強化型パッケージの実装に関するガイドライン ............. 46
クロック出力の絶対位相ノイズ—デュアル・ループ・モデ
ル .................................................................................................. 8
SPI シリアル・ポートの動作.................................................. 34
コントロール・レジスタ・マップ ............................................ 47
コントロール・レジスタ・マップのビットの説明 ................. 51
クロック出力の絶対位相ノイズ—シングル・ループ・モー
ド .................................................................................................. 9
シリアル・コントロール・ポートの設定（レジスタ 0x0000
～レジスタ 0x0001).................................................................. 51
クロック出力の絶対時間ジッタ............................................. 10
クロック・デバイス・ファミリ ID （レジスタ 0x0003 ～レ
ジスタ 0x0006) ......................................................................... 52
クロック出力の増加時間ジッタ（バッファ・モード） ..... 11
SPI バージョン(レジスタ 0x000B) ......................................... 52
ロジック入力ピン—RESET、REF_SEL、SYSREF_REQ .... 11
ベンダーID(レジスタ 0x000C ～レジスタ 0x000D) ............ 52
ステータス出力ピン—STATUS0 と STATUS1 ...................... 11
IO_UPDATE (レジスタ 0x000F) .............................................. 52
シリアル・コントロール・ポート—SPI モード .................. 12
シリアル・コントロール・ポート—I2C モード ................... 13
PLL1 コントロール (レジスタ 0x0100 ～レジスタ
0x010B)...................................................................................... 53
絶対最大定格 ................................................................................ 14
PLL2 (レジスタ 0x0200 ～レジスタ 0x0209) ........................ 55
熱抵抗 ........................................................................................ 14
クロック分配(レジスタ 0x300 ～レジスタ 0x0329) ............ 58
ESD に関する注意 .................................................................... 14
パワーダウン・コントロール(レジスタ 0x0500 ～レジスタ
0x0504) ...................................................................................... 62
ピン接続と機能の説明................................................................ 15
ステータス・コントロール (レジスタ 0x0505 ～レジスタ
0x0509) ...................................................................................... 64
代表的な性能特性 ........................................................................ 18
推奨の入力/出力接続 ................................................................... 21
代表的なアプリケーション回路 ................................................. 22
外形寸法 ........................................................................................ 66
用語 ................................................................................................ 23
動作原理 ........................................................................................ 24
改訂履歴
10/14—Revision 0：初版
Rev. 0 | 2/66
オーダー・ガイド .................................................................... 66
AD9528
データシート
仕様
AD9528 はデュアル・ループ・モードに設定されています。REFA の差動入力は 122.88 MHz でイネーブル、 fVCXO = 122.88 MHz のシ
ングルエンド、fVCO = 3686.4 MHz、 VCO 分周器 = 3 となっています。他に指定のない限り、2 倍器とアナログ遅延はオフ、SYSREF
発生器はオンです。他に指定のない限り、標準値は VDDx = 3.3 V ± 5%、 TA = 25°C の値です。最大値と最小値は、VDDx と TA
(−40°C ～ +85°C)の（表 1 に示した）変動範囲全体での値です。
条件
表 1.
Parameter
SUPPLY VOLTAGE
VDDx 1
TEMPERATURE
Ambient Temperature Range,
TA
Junction Temperature, TJ
1
Min
Typ
Max
Unit
Test Conditions/Comments
3.135
3.3
3.465
V
3.3 V ± 5%
−40
+25
+85
°C
+115
°C
Refer to the 消費電力および熱特性 section to calculate the junction
temperature
他に指定のない限り、VDDx には VDD ピン（ピン 1、ピン 10、ピン 16、ピン 20、ピン 72)と VDD13 ピン～VDD0 ピンが含まれます。詳細については、ピンの
配置と機能の説明を参照してください。
電源電流
表 2.
Parameter
SUPPLY CURRENT
Dual Loop Mode
VDD (Pin 1, Pin 72)
VDD (Pin 10)
VDD (Pin 16)
VDD ( Pin 20)
Single Loop Mode
VDD (Pin 1, Pin 72)
VDD (Pin 10)
VDD (Pin 16)
VDD (Pin 20)
Buffer Mode
VDD (Pin 1, Pin 72)
VDD (Pin 10)
VDD (Pin 16)
VDD (Pin 20)
Chip Power-Down
Mode
VDD (Pin 1, Pin 10,
Pin 16, Pin 20, and
Pin 72)
SUPPLY CURRENT FOR
EACH CLOCK
DISTRIBUTION
CHANNEL
LVDS Mode, 3.5 mA
Min
Typ
Max
Unit
19
29
34
64
21
32
37
71
mA
mA
mA
mA
7
29
34
64
9
32
37
71
mA
mA
mA
mA
Test Conditions/Comments
Excludes clock distribution section; clock distribution outputs running as follows:7 HSTL
device clocks at 122.88 MHz, 7 LVDS SYSREF clocks (3.5 mA) at 960 kHz
PLL1 and PLL2 enabled
PLL1 off and REFA and REFB inputs off.
122.88 MHz reference source applied to the VCXO inputs (input to PLL2).
PLL1 and PLL2 off, REFA and REFB inputs disabled; 122.88 MHz reference source
applied to VCXO differential inputs to drive 7 of 14 outputs, internal SYSREF generator
off, 960 kHz input source applied to SYSREF differential inputs to drive the other 7
outputs, dividers in clock distribution path bypassed in clock distribution channel
17
23
2
15
19
25
3
19
15
mA
mA
mA
mA
mA
Chip power-down bit enabled (Register 0x0500, Bit 0 = 1)
Each clock output channel has a dedicated VDD pin.The current draw for each VDD pin
includes the divider, fine delay, and output driver, fine delay is off; see the ピン接続と機
能の説明 section for pin assignment
21
24
28
23
26
30
mA
mA
mA
Output = 122.88 MHz, channel divider = 10
Output = 409.6 MHz, channel divider = 3
Output = 737.28 MHz, channel divider = 1, VCO divider = 5, LVDS boost mode of
4.5 mA recommended
22
25
29
24
27
31
mA
mA
mA
Output = 122.88 MHz, channel divider =10
Output = 409.6 MHz, channel divider = 3
Output = 737.28 MHz, channel divider = 1, VCO divider = 5
LVDS Boost Mode,
4.5 mA
Rev. 0 | 3/66
AD9528
Parameter
HSTL Mode, 9 mA
データシート
Min
Typ
Max
Unit
Test Conditions/Comments
25
26
29
37
27
28
31
41
mA
mA
mA
mA
2.5
4
mA
Output = 122.88 MHz, channel divider =10
Output = 409.6 MHz, channel divider = 3
Output = 983.04 MHz, channel divider = 1, VCO divider = 5, VCO = 3932.16 MHz
Output = 1228.8 MHz, channel divider = 1, only output channels OUT1 and OUT2
support output frequencies greater than ~1 GHz
For each channel VDD pin, chip power-down bit enabled (Register 0x0500, Bit 0 = 1)
Typ
Max
Unit
Test Conditions/Comments
Does not include power dissipated in termination resistors
1675
1780
mW
Typical Single Loop
Mode Configuration
Typical Buffer Mode
1635
1810
mW
1030
1200
mW
Chip Power-Down
Mode
RESET Enabled
65
mW
Differential REFA input at 122.88 MHz; fVCXO = 122.88 MHz, fVCO = 3686.4 MHz, VCO
divider at 3 clock distribution outputs running as follows:7 HSTL at 122.88 MHz,
7 LVDS (3.5 mA) at 960 kHz
PLL1 off, differential VCXO input at 122.88 MHz, clock distribution outputs running as
follows:7 HSTL at 122.88 MHz, 7 LVDS (3.5 mA) at 960 kHz
PLL1 and PLL2 off, differential VCXO input at 122.88 MHz.SYSREF generator off,
differential SYSREF input at 960 kHz; clock distribution outputs running as follows:7
HSTL at 122.88 MHz, 7 LVDS (3.5 mA) at 960 kHz
Chip power-down bit enabled (Register 0x0500, Bit 0 = 1)
mW
RESET pin low
Chip Power-Down
Mode
消費電力
表 3.
Parameter
TOTAL POWER
DISSIPATION
Typical Dual Loop
Mode Configuration
INCREMENTAL
POWER
DISSIPATION
Low Power Base
Configuration
PLL1 OFF
Output Distribution
LVDS Mode, 3.5
mA
LVDS Mode, 4.5
mA
HSTL Mode, 9 mA
REFA
Differential On
Single-Ended
SYSREF Generator
Enabled
Fine Delay On
Min
1015
1200
Does not include power dissipated in termination resistors
590
mW
0
mW
70
mW
Dual loop mode, SYSREF generation and fine delay off; total power with 1 LVDS output
running at 122.88 MHz, single-ended REFA at 122.88 MHz; REFB off,
VCXO = 122.88 MHz, VCO = 3686.4 MHz
Define settings to power off PLL1
Incremental power increase for each additional enable output
Single 3.5 mA LVDS output at 122.88 MHz, channel divider = 10.
78
92
73
mW
mW
mW
Single 3.5 mA LVDS output at 409.6 MHz, channel divider = 3
Single 3.5 mA LVDS output at 737.28 MHz, VCO divider = 5, channel divider = 1
Single 4.5 mA LVDS output at 122.88 MHz, channel divider = 10
81
95
80
85
95
125
mW
mW
mW
mW
mW
mW
Single 4.5 mA LVDS output at 409.6 MHz, channel divider = 3
Single 4.5 mA LVDS output at 737.28 MHz, VCO divider = 5
Single 9 mA HSTL output at 122.88 MHz, channel divider = 10
Single 9 mA HSTL output at 409.6 MHz, channel divider = 3
Single 9 mA HSTL output at 983.04 MHz, VCO divider = 5, channel divider = 1
Single 9 mA HSTL output at 1228.8 MHz, channel divider = 1
72
72
5
mW
mW
mW
REFA and REFB running at 122.88 MHz, REF_SEL = REFB
REFA and REFB running at 122.88 MHz, REF_SEL = REFB
Single 3.5 mA LVDS output at 960 kHz
1
mW
Maximum delay setting
Rev. 0 | 4/66
AD9528
データシート
入力特性—REFA、 REFA、 REFB、 REFB、 VCXO_IN、 VCXO_IN、 SYSREF_IN、 SYSREF_IN
表 4.
Parameter
DIFFERENTIAL MODE
Input Frequency Range
Input Frequency Range
(VCXO_IN)
Input Slew Rate (VCXO_IN)
Common-Mode Internally
Generated Input Voltage
Input Common-Mode Range
Differential Input Voltage,
Sensitivity Frequency <
250 MHz
Differential Input Voltage,
Sensitivity Frequency >
250 MHz
Differential Input Resistance
Differential Input Capacitance
Duty Cycle
Pulse Width Low
Pulse Width High
CMOS MODE, SINGLE-ENDED
INPUT
Input Frequency Range
Input High Voltage
Input Low Voltage
Input Capacitance
Duty Cycle
Pulse Width Low
Pulse Width High
Min
500
0.6
Typ
0.7
0.4
200
Max
Unit
Test Conditions/Comments
400
1250
MHz
MHz
For buffer mode
V/µs
V
Minimum limit imposed for jitter performance
0.8
V
mV p-p
DC-coupled LVDS mode and HSTL mode supported
Capacitive coupling required; can accommodate single-ended inputs via ac
grounding of unused inputs; instantaneous voltage on either pin must not exceed
1.8 V dc
Capacitive coupling required; can accommodate single-ended inputs via ac
grounding of unused inputs; instantaneous voltage on either pin must not exceed
1.8 V dc
1.4
250
mV p-p
kΩ
pF
4.8
4
Duty cycle limits are set by pulse width high and pulse width low
1
1
ns
ns
250
1.4
0.65
2
MHz
V
V
pF
Duty cycle limits are set by pulse width high and pulse width low
1.6
1.6
ns
ns
PLL1 の特性
表 5.
Parameter
PFD FREQUENCY
Charge Pump Current LSB Size
Reference Frequency Detector
Threshold
Min
Typ
0.5
950
Max
Unit
110
MHz
μA
kHz
Rev. 0 | 5/66
Test Conditions/Comments
7-bit resolution
Do not use automatic holdover if the reference frequency is less
than the minimum value
AD9528
データシート
VCXO_VT の出力特性
表 6.
Parameter
OUTPUT VOLTAGE
High
Low
Min
Typ
Max
Unit
Test Conditions/Comments
V
mV
RLOAD > 20 kΩ
150
Max
Unit
Test Conditions/Comments
4025
MHz
MHz/V
dBc/Hz
MHz
VDD − 0.15
PLL2 の特性
表 7.
Parameter
VCO (ON CHIP)
Frequency Range
Gain
PLL2 FIGURE OF MERIT (FOM)
MAXIMUM PFD FREQUENCY
Min
Typ
3450
48
−226
275
クロック分配出力の特性
表 8.
Parameter
HSTL MODE
Output Frequency
Rise Time/Fall Time (20% to 80%)
Duty Cycle
f < 500 MHz
f = 500 MHz to 800 MHz
f = 800 MHz to 1.25 GHz
f = 800 MHz to 1.25 GHz
Common-Mode Output Voltage
LVDS MODE, 3.5 mA
Output Frequency
Rise Time/Fall Time (20% to 80%)
Duty Cycle
f < 500 MHz
f = 500 MHz to 800 MHz
f = 800 MHz to 1.25 GHz
Differential Output Voltage Swing
Min
48
46
44
50
0.88
47
46
48
Balanced, Differential Output Swing
(VOD)
Unbalanced, ∆VOD
345
Common-Mode Output Voltage
Common-Mode Difference
1.15
Short-Circuit Output Current
Typ
Max
Unit
Test Conditions/Comments
60
1000
1250
160
MHz
MHz
ps
All outputs
Outputs OUT1 and OUT2 only
100 Ω termination across output pair
0.9
53
54
62
57
0.94
%
%
%
%
V
50
1000
1250
216
MHz
GHz
ps
50
51
54
53
54
58
%
%
%
50
51
50
15
390
mV
3
mV
1.35
1.2
V
mV
19
mA
Rev. 0 | 6/66
If using PLL2
3.5 mA
All outputs
Outputs OUT1 and OUT2 only
100 Ω termination across output pair
VOH − VOL for each leg of a differential pair
for the default amplitude setting with the
driver not toggling; the peak-to-peak
amplitude measured using a differential
probe across the differential pair with
the driver toggling is roughly 2× these
values (see 図 6 for variation over
frequency)
Voltage swing between output pins; output
driver static
Absolute difference between voltage swing
of normal pin and inverted pin; output driver
static
Voltage difference between output pins;
output driver static
Output driver static
AD9528
データシート
出力タイミング・アライメントの特性
表 9.
Parameter
OUTPUT TIMING
SKEW
PLL1 Outputs
PLL1 to PLL1
PLL1 to
SYSREF
PLL1 to
SYSREF
PLL1 to
SYSREF
PLL1 to PLL2
PLL2 Outputs
PLL2 to PLL2
PLL2 to
SYSREF
PLL2 to
SYSREF
PLL2 to
SYSREF
PLL2 to PLL1
OUTPUT DELAY
ADJUST
Coarse Adjustable
Delay
Fine Adjustable
Delay
Resolution Step
Insertion Delay
Min
Typ
Max
Unit
Test Conditions/Comments
Delay off on all outputs, maximum deviation between rising edges of outputs; all outputs are
on and in HSTL mode, unless otherwise noted
17
17
100
100
ps
ps
PLL1 clock to PLL1 clock
SYSREF retimed by PLL1 clock
361
510
ps
SYSREF not retimed by any clock
253
1150
ps
SYSREF retimed by PLL2 clock
257
1000
ps
PLL1 clock to PLL2 clock
20
20
165
165
ps
ps
PLL2 clock to PLL2 clock
SYSREF retimed by PLL2 clock
620
750
ps
SYSREF not retimed by any clock
253
1150
ps
SYSREF retimed by PLL1 clock
257
1000
ps
PLL2 clock to PLL1 clock
Enables digital and analog delay capability
32
Steps
Resolution step is the period of VCO RF divider (M1) output/2
15
Steps
Resolution step
31
425
ps
ps
Analog delay enabled and delay setting equal to zero
SYSREF_IN、 SYSREF_IN、 VCXO_IN、VCXO_INのタイミング特性
表 10.
Parameter
PROPAGATION LATENCY OF VCXO PATH
PROPAGATION LATENCY OF SYSREF PATH
RETIMED WITH DEVICE CLOCK
Setup Time of External SYSREF Relative to Device Clock
Output
Hold Time of External SYSREF Relative to Device Clock
Output
RETIMED WITH VCXO
Setup Time of External SYSREF Relative to VCXO Input
Hold Time of External SYSREF Relative to VCXO
Min
1.92
1.83
Typ
2.3
2.2
Unit
ns
ns
Test Conditions/Comments
VCXO input to device clock output, not retimed
SYSREF input to SYSREF output, not retimed
−1.13
ns
Given a SYSREF input clock rate equal to
122.88 MHz
0.7
ns
−0.21
0.09
ns
ns
Rev. 0 | 7/66
Max
2.7
2.6
AD9528
データシート
クロック出力の絶対位相ノイズ—デュアル・ループ・モード
アプリケーション例は外付け 122.88 MHz VCXO（Crystek CVHD-950)を使用した標準的な設定（表 2 を参照）に基づいています；リ
ファレンス＝122.88 MHz；チャンネル分周器＝10 又は 1； PLL2 ループ帯域幅(LBW) = 450 kHz。
表 11.
Parameter
HSTL OUTPUT
fOUT = 122.88 MHz
10 Hz Offset
100 Hz Offset
1 kHz Offset
10 kHz Offset
100 kHz Offset
800 kHz Offset
1 MHz Offset
10 MHz Offset
40 MHz Offset
fOUT = 1228.8 MHz
10 Hz Offset
100 Hz Offset
1 kHz Offset
10 kHz Offset
100 kHz Offset
800 kHz Offset
1 MHz Offset
10 MHz Offset
100 MHz Offset
LVDS OUTPUT
fOUT = 122.88 MHz
10 Hz Offset
100 Hz Offset
1 kHz Offset
10 kHz Offset
100 kHz Offset
800 kHz Offset
1 MHz Offset
10 MHz Offset
40 MHz Offset
fOUT = 1228.8 MHz
10 Hz Offset
100 Hz Offset
1 kHz Offset
10 kHz Offset
100 kHz Offset
800 kHz Offset
1 MHz Offset
10 MHz Offset
100 MHz Offset
Min
Typ
Max
Unit
−87
−106
−126
−135
−139
−147
−149
−161
−162
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−62
−85
−106
−115
−119
−127
−129
−147
−153
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−86
−106
−126
−135
−139
−147
−148
−157
−158
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−66
−86
−106
−115
−119
−127
−129
−147
−152
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
Test Conditions/Comments
OUT1 and OUT2 only, channel divider = 1
OUT1 and OUT2 only, channel divider = 1
Rev. 0 | 8/66
AD9528
データシート
クロック出力の絶対位相ノイズ—シングル・ループ・モード
シングル・ループ・モードは外付け 122.88 MHz リファレンス（発生器 SMA100A）を使用した標準的な設定（表 2 を参照）に基づい
ています；リファレンス= 122.88 MHz；チャンネル分周器 = 10； PLL2 LBW = 450 kHz。
表 12.
Parameter
HSTL OUTPUT
fOUT = 122.88 MHz
10 Hz Offset
100 Hz Offset
1 kHz Offset
10 kHz Offset
100 kHz Offset
800 kHz Offset
1 MHz Offset
10 MHz Offset
40 MHz Offset
fOUT = 1228.8 MHz
10 Hz Offset
100 Hz Offset
1 kHz Offset
10 kHz Offset
100 kHz Offset
800 kHz Offset
1 MHz Offset
10 MHz Offset
100 MHz Offset
LVDS OUTPUT
fOUT = 122.88 MHz
10 Hz Offset
100 Hz Offset
1 kHz Offset
10 kHz Offset
100 kHz Offset
800 kHz Offset
1 MHz Offset
10 MHz Offset
40 MHz Offset
fOUT = 1228.8 MHz
10 Hz Offset
100 Hz Offset
1 kHz Offset
10 kHz Offset
100 kHz Offset
800 kHz Offset
1 MHz Offset
10 MHz Offset
100 MHz Offset
Min
Typ
Max
Unit
−104
−113
−123
−135
−140
−147
−149
−161
−162
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−85
−95
−103
−114
−120
−126
−128
−147
−153
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−111
−113
−123
−135
−140
−147
−148
−157
−157
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−85
−95
−103
−114
−120
−126
−128
−146
−152
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
Test Conditions/Comments
OUT1 and OUT2 only, channel divider = 1
OUT1 and OUT2 only, channel divider = 1
Rev. 0 | 9/66
AD9528
データシート
クロック出力の絶対時間ジッタ
表 13.
Parameter
OUTPUT ABSOLUTE RMS TIME
JITTER
Dual Loop Mode
HSTL Output
fOUT = 122.88 MHz
fOUT = 1228.8 MHz, Channel
Divider = 1
LVDS Output
fOUT = 122.88 MHz
fOUT = 1228.8 MHz, Channel
Divider = 1
Single Loop Mode
HSTL Output
fOUT = 122.88 MHz
fOUT = 1228.8 MHz, Channel
Divider = 1
LVDS Output
fOUT = 122.88 MHz
fOUT = 1228.8 MHz, Channel
Divider = 1
Min
Typ
Max
Unit
Test Conditions/Comments
Application examples are based on typical setups (see
表 2) using an external 122.88 MHz VCXO (Crystek CVHD-950);
reference = 122.88 MHz; channel divider = 10 or 1;
PLL2 LBW = 450 kHz
117
123
159
172
177
109
114
fs
fs
fs
fs
fs
fs
fs
Integrated BW = 200 kHz to 5 MHz
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 40 MHz
Integrated BW = 1 kHz to 40 MHz
Integrated BW = 1 MHz to 40 MHz
Integrated BW = 200 kHz to 5 MHz
116
147
154
160
74
124
136
179
209
213
160
116
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 100 MHz
Integrated BW = 1 kHz to 100 MHz
Integrated BW = 1 MHz to 100 MHz
Integrated BW = 200 kHz to 5 MHz
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 40 MHz
Integrated BW = 1 kHz to 40 MHz
Integrated BW = 1 MHz to 40 MHz
Integrated BW = 200 kHz to 5 MHz
118
150
157
163
76
fs
fs
fs
fs
fs
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 100 MHz
Integrated BW = 1 kHz to 100 MHz
Integrated BW = 1 MHz to 100 MHz
115
122
156
171
179
110
116
fs
fs
fs
fs
fs
fs
fs
Integrated BW = 200 kHz to 5 MHz
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 40 MHz
Integrated BW = 1 kHz to 40 MHz
Integrated BW = 1 MHz to 40 MHz
Integrated BW = 200 kHz to 5 MHz
118
146
153
163
81
123
135
177
207
214
160
117
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 100 MHz
Integrated BW = 1 kHz to 100 MHz
Integrated BW = 1 MHz to 100 MHz
Integrated BW = 200 kHz to 5 MHz
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 40 MHz
Integrated BW = 1 kHz to 40 MHz
Integrated BW = 1 MHz to 40 MHz
Integrated BW = 200 kHz to 5 MHz
119
147
155
164
83
fs
fs
fs
fs
fs
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 100 MHz
Integrated BW = 1 kHz to 100 MHz
Integrated BW = 1 MHz to 100 MHz
Rev. 0 | 10/66
AD9528
データシート
クロック出力の増加時間ジッタ（バッファ・モード）
表 14.
Parameter
OUTPUT ADDITIVE RMS TIME JITTER
Min
Typ
Buffer Mode
HSTL Output
fOUT = 122.88 MHz
Max
66
81
112
145
146
132
79
101
140
187
189
176
LVDS Output
fOUT = 122.88 MHz
Unit
Test Conditions/Comments
Application examples are based on typical performance (see
表 2) using an external 122.88 MHz source driving VCXO inputs
(distribution section only, does not include PLL and VCO)
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
fs
Integrated BW = 200 kHz to 5 MHz
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 40 MHz
Integrated BW = 1 kHz to 40 MHz
Integrated BW = 1 MHz to 40 MHz
Integrated BW = 200 kHz to 5 MHz
Integrated BW = 200 kHz to 10 MHz
Integrated BW = 12 kHz to 20 MHz
Integrated BW = 10 kHz to 40 MHz
Integrated BW = 1 kHz to 40 MHz
Integrated BW = 1 MHz to 40 MHz
ロジック入力ピン—RESET、REF_SEL、SYSREF_REQ
表 15.
Parameter
VOLTAGE
Input High
Input Low
INPUT LOW CURRENT
CAPACITANCE
RESET TIMING
Pulse Width Low
Inactive to Start of Register
Programming
Min
Typ
Max
Unit
1
14
V
V
µA
pF
0.75
13
4
1.0
2.5
Test Conditions/Comments
ns
ns
ステータス出力ピン—STATUS0 と STATUS1
表 16.
Parameter
OUTPUT VOLTAGE
High
Low
Min
Typ
Max
Unit
0.02
V
V
3
Rev. 0 | 11/66
Test Conditions/Comments
AD9528
データシート
シリアル・コントロール・ポート—SPI モード
表 17.
Parameter
CS (INPUT)
Symbol
Min
Voltage
Input Logic 1
Input Logic 0
Current
Input Logic 1
Input Logic 0
Input Capacitance
SCLK (INPUT) IN SPI MODE
Voltage
Input Logic 1
Input Logic 0
Current
Input Logic 1
Input Logic 0
Input Capacitance
SDIO
Voltage
Input Logic 1
Input Logic 0
Current
Input Logic 1
Input Logic 0
Input Capacitance
SDIO, SDO (OUTPUTS)
Voltage
Output Logic 1
Output Logic 0
TIMING
Clock Rate (SCLK, 1/tSCLK)
Pulse Width High
Pulse Width Low
SDIO to SCLK Setup
SCLK to SDIO Hold
SCLK to Valid SDIO and SDO
CS to SCLK Setup
Typ
Max
Unit
1.37
1.33
V
V
−52
−82
2
µA
µA
pF
Test Conditions/Comments
CS has an internal 40 kΩ pull-up resistor
SCLK has an internal 40 kΩ pull-down
resistor in SPI mode but not in I2C mode
1.76
1.22
V
V
0.0037
0.0012
2
µA
µA
pF
Input is in bidirectional mode
1.76
1.22
V
V
0.0037
0.0012
3.5
µA
µA
pF
3.11
0.0018
50
V
V
tHIGH
tLOW
tDS
tDH
tDV
tS
1.25
MHz
ns
ns
ns
ns
ns
ns
CS to SCLK Hold
tC
0
ns
CS Minimum Pulse Width High
tPWH
0.9
ns
4
2
2.2
−0.9
6
Rev. 0 | 12/66
AD9528
データシート
シリアル・コントロール・ポート—I2C モード
表 18.
Parameter
SDA, SCL VOLTAGE
Input Logic 1
Input Logic 0
Input Current
Symbol
Min
Typ
Max
Unit
0.3 × VDD
+10
V
V
µA
0.7 × VDD
−10
Hysteresis of Schmitt Trigger Inputs
0.015 ×
VDD
SDA
Output Logic 0 Voltage at 3 mA Sink
Current
Output Fall Time from VIHMIN to
VILMAX
Data Setup Time
Data Hold Time
Capacitive Load for Each Bus Line
1
Input voltage between 0.1 × VDD and
0.9 × VDD
V
When outputting data
20 + 0.1
CB 1
0.2
V
250
ns
Bus capacitance from 10 pF to 400 pF
All I2C timing values are referred to VIHMIN
(0.3 × VDD) and VILMAX levels (0.7 ×
VDD)
TIMING
Clock Rate (SCL, fI2C)
Bus Free Time Between a Stop and
Start Condition
Setup Time for a Repeated Start
Condition
Hold Time (Repeated) Start
Condition
Setup Time for a Stop Condition
Low Period of the SCL Clock
High Period of the SCL Clock
SCL, SDA Rise Time
SCL, SDA Fall Time
Test Conditions/Comments
When inputting data
tIDLE
1.3
400
kHz
µs
tSET; STR
0.6
µs
tHLD; STR
0.6
µs
tSET; STP
tLOW
tHIGH
tRISE
tFALL
0.6
1.3
0.6
20 + 0.1 CB 1
300
300
µs
µs
µs
ns
ns
400
ns
ns
pF
tSET; DAT
tHLD; DAT
CB 1
20 + 0.1 CB1
100
0
CB は、1 本のバス・ラインの静電容量(pF)です。
Rev. 0 | 13/66
After this period, the first clock pulse is
generated
AD9528
データシート
絶対最大定格
熱抵抗
表 19.
Parameter
VDD
REFA, REFA, REFB, REFB, VCXO_IN,
VCXO_IN, SYSREF_IN, SYSREF_IN,
SYSREF_REQ to GND
SCLK/SCL, SDIO/SDA, SDO, CS to GND
Rating
−0.3 V to +3.6 V
−0.3 V to +3.6 V
RESET, REF_SEL, SYSREF_REQ to GND
−0.3 V to +3.6 V
STATUS0/SP0, STATUS1/SP1 to GND
Junction Temperature
Storage Temperature Range
Lead Temperature (10 sec)
−0.3 V to +3.6 V
125°C
−65°C to +150°C
300°C
θJA はワーストケース条件、つまり表面実装型パッケージでデ
バイスを回路基板にハンダ付けした状態で規定されます。
表 20.熱抵抗
E
Airflow
Velocity
Package Type (m/sec)
72-Lead LFCSP, 0
10 mm ×
1.0
10 mm
2.5
−0.3 V to +3.6 V
θJA1, 2 θJC1, 3
21.3
1.7
20.1
18.1
θJB1, 4
12.6
ΨJT1, 2
0.1
0.2
0.3
Unit
°C/W
°C/W
°C/W
1
JEDEC 51-7 と JEDEC 51-5 2S2P テスト・ボードに準拠。
JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。
3
MIL-Std 883、Method 1012.1 に準拠。
4
JEDEC JESD51-8 (自然空冷)に準拠。
2
上記の絶対最大定格を超えるストレスを加えると、デバイス
に恒久的な損傷を与える可能性があります。この規定はスト
レス定格の規定のみを目的とするものであり、この仕様の動
作のセクションに記載する規定値以上でのデバイス動作を定
めたものではありません。長時間における最大動作条件以上
での動作はデバイスの信頼性に影響を与える可能性がありま
す。
消費電力に関する詳細の情報は「消費電力および熱特性」セ
クションに載っています。
ESD に関する注意
Rev. 0 | 14/66
ESD（静電放電）の影響を受けやすいデバイスです。
充電したデバイスや回路基板が検知されないまま放電する
事があります。本製品は当社独自の ESD 保護回路を内蔵し
ていますが、デバイスが高エネルギーの静電放電を被った
場合、回復不能の損傷を生じる可能性があります。した
がって、性能劣化や機能低下を防止するため、ESD に対す
る適切な予防措置を講じることをお勧めします。
AD9528
データシート
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
VDD
SYSREF_IN
SYSREF_IN
VDD0
OUT0
OUT0
VDD1
OUT1
OUT1
VDD2
OUT2
OUT2
VDD3
OUT3
OUT3
SYSREF_REQ
STATUS1/SP1
STATUS0/SP0
ピンの配置と機能の説明
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
AD9528
TOP VIEW
(Not to Scale)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
VDD4
OUT4
OUT4
VDD5
OUT5
OUT5
VDD6
OUT6
OUT6
VDD7
OUT7
OUT7
VDD8
OUT8
OUT8
VDD9
OUT9
OUT9
NOTES
1. NIC = NO INTERNAL CONNECTION. THIS PIN CAN BE LEFT FLOATING.
2. THE EXPOSED PAD IS THE GROUND CONNECTION ON THE CHIP.
IT MUST BE SOLDERED TO THE ANALOG GROUND OF THE PCB TO ENSURE
PROPER FUNCTIONALITY AND HEAT DISSIPATION, NOISE, AND MECHANICAL
STRENGTH BENEFITS.
12380-002
RESET
VDD
CS
SCLK/SCL
SDIO/SDA
SDO
OUT13
OUT13
VDD13
OUT12
OUT12
VDD12
OUT11
OUT11
VDD11
OUT10
OUT10
VDD10
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
VDD
REFA
REFA
REF_SEL
REFB
REFB
LF1
VCXO_VT
NC
VDD
VCXO_IN
VCXO_IN
NIC
LF2_CAP
LDO_VCO
VDD
NIC
NIC
図 2.ピンの配置
表 21.ピンの機能の説明
Pin
No.
1
Mnemonic
VDD
Type 1
P
説明
2
REFA
I
リファレンス・クロック入力 A。このピンは REFAと組み合わせて、PLL リファレンスの差動入力
になります。また、このピンはシングル・エンド 3.3V CMOS 入力としても設定できます。
3
REFA
I
リファレンス・クロック相補入力 A。このピンは REFA と組み合わせて、PLL リファレンスの差動
入力になります。また、このピンはシングル・エンド 3.3V CMOS 入力としても設定できます。
4
REF_SEL
I
リファレンス入力の選択。リファレンス入力選択機能はデフォルトで内部レジスタ 0x010A、ビット
[2:0]を使ったソフトウェア制御です。REF_SEL ピンが有効の時、ロジック・ローは REFA を選択
し、ロジック・ハイは REFB を選択します。
5
REFB
I
リファレンス・クロック入力 B。このピンは REFBと組み合わせて、PLL リファレンスの差動入力
になります。また、このピンはシングル・エンド 3.3V CMOS 入力としても設定できます。
6
REFB
I
リファレンス・クロック相補入力 B。このピンは REFB と組み合わせて、PLL リファレンスの差動
入力になります。また、このピンはシングル・エンド 3.3V CMOS 入力としても設定できます。
7
LF1
O
PLL1 外付けループ・フィルタ。
8
VCXO_VT
O
VCXO 制御電圧。このピンを外付け VCXO の電圧制御ピンに接続してください。
9
NIC
NIC
内部接続なし。ピンは開放のままにしておくことができます。
10
VDD
P
PLL2 回路用 3.3 V 電源。
11
VCXO_IN
I
PLL1 発振器の入力。このピンは VCXO_INと組み合わせて、PLL リファレンスの差動入力になりま
す。また、このピンはシングル・エンド 3.3V CMOS 入力としても設定できます。
12
VCXO_IN
I
PLL1 発振器の相補入力。このピンは VCXO_IN と組み合わせて、PLL リファレンスの差動入力にな
ります。また、このピンはシングル・エンド 3.3V CMOS 入力としても設定できます。
PLL1 入力回路用 3.3 V 電源。
13
NIC
NIC
内部接続なし。ピンは開放のままにしておくことができます。
14
LF2_CAP
O
PLL2 外付けループフィルタ用コンデンサ接続。このピンと LDO_VCO ピンの間にコンデンサを接続
してください。
15
LDO_VCO
P/O
VCO 用 2.5 V LDO 内部レギュレータのデカップリング。このピンからグラウンドに 0.47 μF デカッ
プリング・コンデンサを接続してください。最高性能を得るために LDO バイパス・コンデンサをデ
バイスの近くに配置するよう注意してください。
16
VDD
P
PLL2 内部レギュレータ用 3.3 V 電源。
17
NIC
NIC
内部接続なし。ピンは開放のままにしておくことができます。
Rev. 0 | 15/66
AD9528
データシート
Pin
No.
18
Mnemonic
NIC
Type 1
NIC
説明
19
RESET
I
デジタル入力、アクティブ・ロー。内部ロジックをデフォルト状態にリセットします。
20
VDD
P
PLL2 内部レギュレータ用 3.3 V 電源。
21
CS
22
SCLK/SCL
I
SPI モード (SCLK)又は I2C モード (SCL)用シリアル・コントロール・ポートのクロック信号。シリ
アル設定用データ・クロック。
23
SDIO/SDA
I/O
SPI モード (SDIO) 又は I²C モード (SDA) 用シリアル・コントロール・ポートの双方向シリアル・
データ入力/データ出力
24
SDO
O
シリアル・データ出力。4 線モードのデータを読出すためにこのピンを使用します。（3 線モードで
は高インピーダンスです）。このピンにはプルアップ抵抗又はプルダウン抵抗は内蔵されていませ
ん。
25
OUT13
O
矩形波クロック出力 13。
26
OUT13
O
矩形波クロック相補出力 13。
27
VDD13
P
出力 13 クロック・ドライバ用 3.3 V 電源。
28
OUT12
O
矩形波クロック出力 12。
29
OUT12
O
矩形波クロック相補出力 12。
30
VDD12
P
出力 12 クロック・ドライバ用 3.3 V 電源。
31
OUT11
O
矩形波クロック出力 11。
32
OUT11
O
矩形波クロック相補出力 11。
33
VDD11
P
出力 11 クロック・ドライバ用 3.3 V 電源。
34
OUT10
O
矩形波クロック出力 10。
35
OUT10
O
矩形波クロック相補出力 10。
36
VDD10
P
出力 10 クロック・ドライバ用 3.3 V 電源。
37
OUT9
O
矩形波クロック出力 9。
38
OUT9
O
矩形波クロック相補出力 9。
39
VDD9
P
出力 9 クロック・ドライバ用 3.3 V 電源。
40
OUT8
O
矩形波クロック出力 8。
41
OUT8
O
矩形波クロック相補出力 8。
42
VDD8
P
出力 8 クロック・ドライバ用 3.3 V 電源。
43
OUT7
O
矩形波クロック出力 7。
44
OUT7
O
矩形波クロック相補出力 7。
45
VDD7
P
出力 7 クロック・ドライバ用 3.3 V 電源。
46
OUT6
O
矩形波クロック出力 6。
47
OUT6
O
矩形波クロック相補出力 6。
48
VDD6
P
出力 6 クロック・ドライバ用 3.3 V 電源。
49
OUT5
O
矩形波クロック出力 5。
50
OUT5
O
矩形波クロック相補出力 5。
51
VDD5
P
出力 5 クロック・ドライバ用 3.3 V 電源。
52
OUT4
O
矩形波クロック出力 4。
53
OUT4
O
矩形波クロック相補出力 4。
54
VDD4
P
出力 4 クロック・ドライバ用 3.3 V 電源。
55
STATUS0/SP0
I/O
ロック検出と他のステータス信号/I2C アドレス。このピンには 30 kΩ のプルダウン抵抗が内蔵され
ています。
56
STATUS1/SP1
I/O
ロック検出と他のステータス信号/I2C アドレス。このピンには 30 kΩ のプルダウン抵抗が内蔵され
ています。
57
SYSREF_REQ
I
SYSREF 要求入力ロジック制御。
58
OUT3
O
矩形波クロック出力 3。
59
OUT3
O
矩形波クロック相補出力 3。
60
VDD3
P
出力 3 クロック・ドライバ用 3.3 V 電源。
61
OUT2
O
矩形波クロック出力 2。最大 1.25GHz の高速出力。
62
OUT2
O
矩形波クロック相補出力 2。最大 1.25GHz の高速出力。
63
VDD2
P
出力 2 クロック・ドライバ用 3.3 V 電源。
64
OUT1
O
矩形波クロック出力 1。最大 1.25GHz の高速出力。
65
OUT1
O
矩形波クロック相補出力 1。最大 1.25GHz の高速出力。
66
VDD1
P
出力 1 クロック・ドライバ用 3.3 V 電源。
67
OUT0
O
矩形波クロック出力 0。
内部接続なし。ピンは開放のままにしておくことができます。
シリアル・コントロール・ポートのチップ・セレクト、アクティブ・ロー。このピンには 30 kΩ プ
ルアップ抵抗が内蔵されています。
Rev. 0 | 16/66
AD9528
データシート
1
Pin
No.
68
Mnemonic
OUT0
Type 1
O
説明
69
VDD0
P
出力 0 クロック・ドライバ用 3.3 V 電源。
70
SYSREF_IN
I
外部 SYSREF 入力クロック。このピンは SYSREF_INと組み合わせて、外部 SYSREF 信号の差動入
力になります。また、このピンはシングル・エンド 3.3V CMOS 入力としても設定できます。
71
SYSREF_IN
I
外部 SYSREF 相補入力クロック。このピンは SYSREF_IN と組み合わせて、外部 SYSREF 信号の差
動入力になります。また、このピンはシングル・エンド 3.3V CMOS 入力としても設定できます。
72
VDD
P
PLL1 入力回路用 3.3 V 電源。
EP
EP, GND
GND
エクスポーズド・パッド。エクスポーズド・パッドはチップのグラウンド接続です。適切な機能と
放熱、ノイズ、機械的強度の利点を確実に得られるように、エクスポーズド・パッドをプリント回
路基板（PCB)のアナログ・グラウンドに半田付けする必要があります。
矩形波クロック相補出力 0。
P＝電源、I ＝入力、O＝出力、I/O＝入力/出力、P/O＝電源/出力、GND＝グラウンド。
Rev. 0 | 17/66
AD9528
データシート
代表的な性能特性
他に指定のない限り、fVCXO = 122.88 MHz、REFA＝122.88 MHz 差動、fVCO = 3686.4 MHz、2 倍器はオフです。PLL1 のループ・フィル
タ用外付け部品の値は次の通りです：RZERO = 10 kΩ、 CZERO = 1 μF、 CPOLE = 200 pF。PLL2 の外付けコンデンサ CZERO = 1 nF。PLL1 の
チャージ・ポンプ= 5 μA、PLL2 のチャージ・ポンプ＝805 μA。
40
35
CURRENT (mA)
30
25
20
15
10
0
50
250
450
650
850
1050
1250
OUTPUT FREQUENCY (MHz)
1.0
0.8
0.6
0.4
0.2
0
12380-003
5
LVDS BOOST
LVDS
0
200
400
600
800
1000
1200
1400
OUTPUT FREQUENCY (MHz)
12380-006
DIFFERENTIAL VOLTAGE SWING (V p-p)
1.2
図 6.出力周波数対差動電圧振幅、LVDS モードと
LVDS ブースト・モード
図 3.出力周波数対 VDDx 電流(Typ)、HSTL モード
35
60
58
30
56
54
DUTY CYCLE (%)
CURRENT (mA)
25
20
LVDS BOOST
LVDS
15
10
HSTL
LVDS
LVDS BOOST
52
50
48
46
44
5
450
650
850
1050
1250
OUTPUT FREQUENCY (MHz)
図 4.出力周波数対 VDDx 電流(Typ)、LVDS モードと
LVDS ブースト・モード
40
0
200
400
600
800
1000
OUTPUT FREQUENCY (MHz)
1200
1400
図 7.出力周波数対正のデューティ・サイクル、HSTL、
LVDS、LVDS ブーストの各モード
2.0
1.5
1
1.0
0
200
400
600
800
1000
1200
1400
OUTPUT FREQUENCY (MHz)
図 5.出力周波数対差動電圧振幅、HSTL モード
12380-008
0.5
12380-005
DIFFERENTIAL VOLTAGE SWING (V p-p)
2.5
0
12380-007
250
12380-004
42
0
50
CH1 500mV Ω
M1.25ns 20.0GS/s
A CH1
80.0mV
図 8.出力波形（差動）、 HSTL @122.88 MHz
Rev. 0 | 18/66
AD9528
12380-010
1
CH1 500mV Ω
M200ps 20.0GS/s
A CH1
80.0mV
–20
–30
–40
–50
–60
–70
–80
–90
1
–100
–110
–120
–130
–140
–150
–160
–170
–180
100
1:
2:
3:
4:
5:
6:
7:
x:
100Hz –105.7178dBc/Hz
1kHz
–134.3390dBc/Hz
10kHz –145.1476dBc/Hz
100kHz –152.6346dBc/Hz
1MHz
–157.9614dBc/Hz
10MHz –161.1440dBc/Hz
40MHz –161.1443dBc/Hz
START 12kHz
STOP 20kHz
CENTER 10.006MHz
SPAN 19.988MHz
NOISE
ANALYSIS RANGE X: BAND MARKER
ANALYSIS RANGE Y: BAND MARKER
INTG NOISE: –87.3785dBc/19.69MHz
RMS NOISE: 60.4767µrad
3.46506mdeg
RMS JITTER: 78.33fsec
RESIDUAL FM: 619.186Hz
2
7
3
12380-012
PHASE NOISE (dBc/Hz)
データシート
4
5
1k
10k
100k
1M
6
10M
FREQUENCY (Hz)
図 9.出力波形（差動）、 HSTL @1228.8 MHz
12380-009
R1
A CH1
80.0mV
図 10.出力波形（差動）、LVDS と
LVDS ブースト・モード＠122.88 MHz
A CH1
2
3
4
7
5
6
1k
10k
100k
1M
10M
PHASE NOISE (dBc/Hz)
図 13.位相ノイズ、出力=122.88 MHz、デュアル・ループ・
モード (VCXO = 122.88 MHz、 Crystek VCXO CVHD-950、
VCO = 3686.4 MHz)
12380-011
M200ps 20.0GS/s
100Hz –105.5794dBc/Hz
1kHz
–125.9783dBc/Hz
10kHz –135.4507dBc/Hz
100kHz –139.4561dBc/Hz
1MHz
–148.5800dBc/Hz
10MHz –161.0299dBc/Hz
40MHz –161.7150dBc/Hz
START 12kHz
STOP 20kHz
CENTER 10.006MHz
SPAN 19.988MHz
NOISE
ANALYSIS RANGE X: BAND MARKER
ANALYSIS RANGE Y: BAND MARKER
INTG NOISE: –81.2870dBc/19.69MHz
RMS NOISE: 121.946µrad
6.98697mdeg
RMS JITTER: 157.945fsec
RESIDUAL FM: 619.939Hz
FREQUENCY (Hz)
R1
CH1 200mV Ω
REF1 200mV 200ps
1:
2:
3:
4:
5:
6:
7:
x:
80.0mV
図 11.出力波形（差動）、LVDS と
LVDS ブースト・モード＠1228.8 MHz
–20
–30
–40
–50
–60
–70
–80
–90 1
–100
–110
–120
–130
–140
–150
–160
–170
–180
100
1:
2:
3:
4:
5:
6:
7:
x:
100Hz –100.4578dBc/Hz
1kHz
–119.6740dBc/Hz
10kHz –128.8210dBc/Hz
100kHz –133.1106dBc/Hz
1MHz
–142.2744dBc/Hz
10MHz –157.2191dBc/Hz
40MHz –158.8503dBc/Hz
START 12kHz
STOP 20kHz
CENTER 10.006MHz
SPAN 19.988MHz
NOISE
ANALYSIS RANGE X: BAND MARKER
ANALYSIS RANGE Y: BAND MARKER
INTG NOISE: –75.3030dBc/19.69MHz
RMS NOISE: 242.865µrad
13.9152mdeg
RMS JITTER: 157.28fsec
RESIDUAL FM: 955.126Hz
2
3
4
7
5
6
1k
10k
100k
1M
12380-014
CH1 200mV Ω
M1.25ns 20.0GS/s
REF1 200mV 1.25ns
–20
–30
–40
–50
–60
–70
–80
–90
1
–100
–110
–120
–130
–140
–150
–160
–170
–180
100
12380-013
PHASE NOISE (dBc/Hz)
図 12.位相ノイズ、出力= 122.88 MHz、PLL1 出力をクロック分
配に直接送信、PLL2 オフ (VCXO = 122.88 MHz、Crystek
VCXO CVHD-950)
10M
FREQUENCY (Hz)
図 14.位相ノイズ、出力= 245.76 MHz (VCXO = 122.88 MHz、
Crystek VCXO CVHD-950、 VCO = 3686.4 MHz)
Rev. 0 | 19/66
100Hz –87.8362dBc/Hz
1kHz
–107.4063dBc/Hz
10kHz –116.9100dBc/Hz
100kHz –120.3499dBc/Hz
1MHz
–130.0948dBc/Hz
10MHz –148.6848dBc/Hz
40MHz –153.0204dBc/Hz
START 12kHz
STOP 20kHz
CENTER 10.006MHz
SPAN 19.988MHz
NOISE
ANALYSIS RANGE X: BAND MARKER
ANALYSIS RANGE Y: BAND MARKER
INTG NOISE: –63.1118dBc/19.69MHz
RMS NOISE: 988.38µrad
56.63mdeg
RMS JITTER: 160.02fsec
RESIDUAL FM: 2.52821kHz
2
3
4
5
7
6
1k
10k
100k
1M
10M
100M
–20
–30
–40
–50
–60
–70
–80
–90
1
–100
–110
–120
–130
–140
–150
–160
–170
–180
100
1:
2:
3:
4:
5:
6:
7:
x:
2
5
1k
100k
1M
10M
600
100Hz –84.5874dBc/Hz
1kHz
–105.8475dBc/Hz
10kHz –115.4067dBc/Hz
100kHz –119.7711dBc/Hz
1MHz
–128.8223dBc/Hz
10MHz –147.3225dBc/Hz
40MHz –152.6352dBc/Hz
START 12kHz
STOP 20kHz
CENTER 10.006MHz
SPAN 19.988MHz
NOISE
ANALYSIS RANGE X: BAND MARKER
ANALYSIS RANGE Y: BAND MARKER
INTG NOISE: –62.2776dBc/19.69MHz
RMS NOISE: 1.08802µrad
62.3389mdeg
RMS JITTER: 140.921fsec
RESIDUAL FM: 2.94672kHz
550
500
RMS JITTER (fs)
450
4
400
350
300
250
5
7
200
6
1k
10k
100k
1M
10M
100M
FREQUENCY (Hz)
図 16.位相ノイズ、出力= 1228.8 MHz、デュアル・ループ・
モード(VCXO = 122.88 MHz、 Crystek VCXO CVHD-950、
VCO = 3686.4 MHz)
Rev. 0 | 20/66
150
100
0
0.25
0.50
0.75
SLEW RATE (V/ns)
1.00
1.25
12380-018
12380-016
PHASE NOISE (dBc/Hz)
10k
図 17.位相ノイズ、出力= 122.88 MHz、PLL1 出力を直接
クロック分配に送信、PLL2 はオフ (VCXO = 122.88 MHz、
TAITEN VCXO (A0145-0-011-3)
1:
2:
3:
4:
5:
6:
7:
x:
3
7
4
FREQUENCY (Hz)
図 15.位相ノイズ、出力= 983.04 MHz、デュアル・ループ・
モード(VCXO = 122.88 MHz、 Crystek VCXO CVHD-950、
VCO = 3932.16 MHz)
2
6
3
FREQUENCY (Hz)
–20
–30
–40
–50
–60
–70
–80 1
–90
–100
–110
–120
–130
–140
–150
–160
–170
–180
100
100Hz –105.7178dBc/Hz
1kHz
–134.3390dBc/Hz
10kHz –145.1476dBc/Hz
100kHz –152.6346dBc/Hz
1MHz
–157.9614dBc/Hz
10MHz –161.1440dBc/Hz
40MHz –161.1443dBc/Hz
START 12kHz
STOP 20kHz
CENTER 10.006MHz
SPAN 19.988MHz
NOISE
ANALYSIS RANGE X: BAND MARKER
ANALYSIS RANGE Y: BAND MARKER
INTG NOISE: –87.3785dBc/19.69MHz
RMS NOISE: 60.4767µrad
3.46506mdeg
RMS JITTER: 78.33fsec
RESIDUAL FM: 619.186Hz
12380-017
1:
2:
3:
4:
5:
6:
7:
x:
PHASE NOISE (dBc/Hz)
–20
–30
–40
–50
–60
–70
–80 1
–90
–100
–110
–120
–130
–140
–150
–160
–170
–180
100
データシート
12380-015
PHASE NOISE (dBc/Hz)
AD9528
図 18.スルーレート対（PLL1 と PLL2 がオフの）バッファ・
モードでの RMS ジッタ；入力は VCXO 入力に供給し、
出力はクロック分配から取得、ジッタの数値を導出する
位相ノイズ積分範囲：12 kHz ～ 20 MHz
AD9528
データシート
推奨の入力/出力接続
HIGH
IMPEDANCE DOWNSTREAM
DEVICE
INPUT
100Ω
図 19.AC 結合 LVDS 出力ドライバ
図 22.DC 結合 HSTL 出力ドライバ
0.1µF
AD9528
100Ω
AD9528
SELF-BIASED
REF, VCXO
INPUTS
100Ω
(OPTIONAL1)
HIGH
IMPEDANCE DOWNSTREAM
DEVICE
INPUT
12380-020
LVDS
OUTPUT
HIGH
IMPEDANCE DOWNSTREAM
DEVICE
INPUT
12380-022
0.1µF
HSTL
OUTPUT
0.1µF
1RESISTOR VALUE DEPENDS UPON
REQUIRED TERMINATION OF SOURCE.
図 20.DC 結合 LVDS 出力ドライバ
AD9528
図 23.REFx、 VCXO 入力差動モード・レシーバ
0.1µF
100Ω
HIGH
IMPEDANCE DOWNSTREAM
DEVICE
INPUT
0.1µF
AD9528
3.3V
CMOS
DRIVER
12380-021
HSTL
OUTPUT
12380-023
100Ω
12380-019
LVDS
OUTPUT
AD9528
0.1µF
0.1µF
図 21.AC 結合 HSTL 出力ドライバ
12380-123
AD9528
図 24.REFx、 VCXO 入力、シングル・エンド・モード・
レシーバ
Rev. 0 | 21/66
AD9528
データシート
代表的なアプリケーション回路
AD9528 は JESD204B JEDEC 規格に対応して設計された複数
デバイスの同期を取ることができます。図 25 にシステムのリ
ファレンス・クロックに同期する AD9528 を示します。最初
に、AD9528 はシステムのリファレンス・クロックのジッタ
を除去します。そしてデュアル・ループ・モードでより高い
TO NETWORK
PROCESSOR
SYSTEM
REFERENCE
CLOCK
BASEBAND
PROCESSOR
DEVICE
CLOCK
周波数まで逓倍します。AD9528 のクロック分配はシステムの
中の全 JESD204B 機器にクロックを供給し同期をとるために
使用されます。
CONTROL AND DATA
INTERFACES
TRANSCEIVER
DEVICE
CLOCK
SYSREF
SYSREF
AD9528
TIMING AND
CLOCK
GENERATION
VCXO
ADP150
ULTRA LOW
NOISE LDO
OPTIONAL DEVICE CLOCK AND SYSREF PAIRS
FOR OTHER TRANSCEIVERS OR LOGIC DEVICES
ADP5054
ADP5052
12380-124
CLOCK
CLEANUP
DC-TO-DC
CONVERTER
(SWITCHER)
図 25.複数の JESD204B デバイスの同期
Rev. 0 | 22/66
AD9528
データシート
用語
位相ジッタ
理想的な正弦波は、時間に対して連続な位相を持ち、さらに
各サイクルで 0～360 度の位相進みを持っています。しかし、
実際の信号は、時間に対する理想的な位相進みから多少変動
を示します。この現象が位相ジッタと呼ばれています。位相
ジッタには多くの原因がありますが、主な原因はランダム・
ノイズです。このノイズは統計的にガウス分布(正規分布)で
特徴づけられます。
この位相ジッタにより、周波数領域で正弦波のエネルギが分
散し、連続したパワー・スペクトルが発生します。このパワ
ー・スペクトルは一般に、正弦波(キャリア)からの与えられ
た周波数オフセット位置における単位 dBc/Hz の一連の値とし
て報告されます。この値は、キャリア周波数での電力に対す
る 1 Hz 帯域幅内に含まれる電力の比(dB)です。各測定値に対
して、キャリア周波数からのオフセットも与えられます。
一部のアプリケーションでは、オフセット周波数のある区間
内(たとえば、10 kHz～10 MHz の区間)に含まれる合計電力を
求めることは意味のあることです。これは、その周波数オフ
セット区間での積分位相ノイズと呼ばれ、そのオフセット周
波数区間内の位相ノイズに起因する時間ジッタに直接関係し
ています。
位相ノイズ
位相ノイズは、A/D コンバータ(ADC)、D/A コンバータ
（DAC）、無線周波数（RF）ミキサーの性能に悪影響を与え
ます。位相ノイズは、コンバータとミキサーのダイナミッ
ク・レンジを低下させます(ただし、影響の仕方は異なりま
す)。
時間ジッタ
位相ノイズは周波数領域の現象です。時間領域では、同じ影
響が時間ジッタとして現れます。正弦波を観測すると、連続
するゼロ交差の時間が変化しているように見えます。矩形波
では、時間ジッタは理想時間(正常)からのエッジの変位とし
て見えます。両ケースとも、理想からのタイミング変動が時
間ジッタです。これらの変動はランダムであるため、時間ジ
ッタは秒の 2 乗平均(rms)、またはガウス分布の 1 シグマで表
されます。
DAC または ADC のサンプリング・クロックで発生する時間
ジッタは、コンバータの SNR とダイナミック・レンジを低下
させます。サンプリング・クロックのジッタを最小にする
と、与えられたコンバータの最高性能が得られます。
増加位相ノイズ
増加位相ノイズは、被測定デバイスまたはサブシステムから
発生する位相ノイズの大きさを表します。すべての外付け発
振器またはクロック源の位相ノイズは除かれています。これ
により、種々の発振器とクロック源を組合せて使う場合に、
（各々のソース源はそれ自身の位相ノイズ分だけシステム全
体に影響を与えるので）システム全体の位相ノイズに対する
デバイスの影響が予測可能になります。多くのケースで、1
つの要素から発生する位相ノイズがシステム位相ノイズを支
配します。位相ノイズの成分が複数ある場合、合計は各成分
の 2 乗和平均根になります。
増加時間ジッタ
増加時間ジッタは、被測定デバイスまたはサブシステムから
発生する時間ジッタの大きさを表します。すべての外付け発
振器またはクロック源の時間ジッタは除かれています。これ
により、種々の発振器とクロック源を組合せて使う場合に、
（各々のソース源はそれ自身の時間ジッタ分だけシステム全
体に影響を与えるので）システム全体の時間ジッタに対する
デバイスの影響が予測可能になります。多くのケースで、外
付けの発振器とクロック源から発生する時間ジッタがシステ
ム時間ジッタを支配します。
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AD9528
データシート
動作原理
詳細ブロック図
VCXO
LF1
VCXO_VT
VCXO_IN
LF2_CAP
VCXO_IN
LDO_VCO
PLL1
REFA
RA
REFA
10-BIT
DIVIDER
SWITCHOVER
CONTROL
REF_SEL
REFB
REFB
D Q
LOCK
DETECT
10-BIT
DIVIDER
LOOP
FILTER
PLL 2
RB
10-BIT
DIVIDER
P
F
D
CHARGE
PUMP
×2
OUT0
OUT0
SYNC
M1
N1
FINE
DELAY
8-BIT DIVIDER
WITH COARSE
DELAY
5-BIT
DIVIDER
P
F
D
CHARGE
PUMP
LOOP
FILTER
VCO
DIVIDER
÷3, ÷4, ÷5
R1
D Q
FINE
DELAY
8-BIT DIVIDER
WITH COARSE
DELAY
SYNC
N2
8-BIT
DIVIDER
OUT1
OUT1
OUT2 TO OUT11
OUT2 TO OUT11
PLL2 FEEDBACK
DIVIDER = N2 (N3)
SYNC
D Q
FINE
DELAY
8-BIT DIVIDER
WITH COARSE
DELAY
SYSREF_IN
SYSREF_IN
SYNC
D Q
D Q
D Q
8-BIT DIVIDER
WITH COARSE
DELAY
LOCK
DETECT
CONTROL
INTERFACE
(SDI AND I2C)
STATUS1/SP1
OUT13
OUT13
SYNC
SYSREF
GENERATION
TRIGGER
D Q
SPI_SYS_REF
REQUEST
STATUS0/SP0
FINE
DELAY
STATUS MONITOR
LOCK DETECT/
SERIAL PORT
ADDRESS
SYSREF GENERATION
AD9528
SYSREF_REQ
図 26.トップレベル回路図
概要
AD9528 は整数 N 型フェーズ・ロック・ループ（PLL）を使用
したクロック・ジェネレータです。デバイスの回路はカス
ケード接続の 2 段 PLL で構成されています。PLL1 は外付け
電圧制御水晶発振器(VCXO)を使った整数分周型 PLL で構成
されています。PLL1 はループ帯域幅が狭くなっており、
PLL2 の入力段に対して入力リファレンス信号の初期的なジッ
タ・クリーンアップを行います。一方で、PLL1 の出力は必要
に応じて任意のクロック分配出力に配信する事もできます。
PLL2 は 1 段目の PLL の出力周波数を 3.450 GHz ～ 4.025 GHz
の範囲に変換する周波数逓倍 PLL です。PLL2 には周波数の
整数逓倍を可能にする整数ベースのフィードバック分周器が
組み込まれています。RF VCO 分周器（3、 4、 5)は PLL2 の
VCO 出力がクロック分配回路の入力に配信される前にその
VCO 出力を分周します。RF VCO 分周器の後に続くクロック
分配回路のプログラマブル整数分周器（1～256)は、12 個の出
力の最終出力周波数を最大 1 GHz あるいはそれ以下に確定し
ます。OUT1 出力と OUT2 出力は最大 1.25 GHz まで動作可能
です。
クロック分配回路内のすべての分周器設定はシリアル・プロ
グラミング・ポートを介して設定する事ができるので、プロ
グラム制御のもとに広範囲の入力/出力周波数比の設定が可能
です。
分周器は必要に応じて出力信号のタイミングを調整するプロ
グラム可能な粗遅延機能も内蔵しています。さらに、クロッ
ク分配経路に微遅延調整機能も備えてあります。出力は
LVDS と HSTL のロジックレベルと互換性があります。
AD9528 は JESD204B SYSREF 信号を生成する事ができます。
この信号を 14 個の任意の出力に配信する事ができます。
AD9528 は外部で生成された SYSREF 信号を受信し（再タイ
ミングする又はしないで）出力にバッファする事もできま
す。 AD9528 は、-40℃～+85℃の拡張工業温度範囲で動作し
ます。
AD9528 はリファレンス監視機能、自動/手動の切り替え/
ホールドオーバーを内蔵しています。どちらの入力リファレ
ンスを有効にするかを手動で選択するためのリファレンス選
択ピンがあります。ホールドオーバーの精度は外部 VCXO の
周波数安定度に依存します。
AD9528 のすべての電源ピンは 3.3 V ±5%の電源範囲で動作し
ます。しかし、各電源ピンには専用の LDO レギュレータが内
蔵されており、デバイスの標準動作用に約 1.8V を提供しま
す。レギュレータをそれぞれ独立させる事により電源除去比
がより大きくなり、各出力ドライバあるいは分周器は電源を
共有しないので、出力間結合が小さくなります。
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12380-024
SDO
SDIO/SDA
SCLK/SCL
CS
RESET
OUT12
OUT12
AD9528
データシート
シーバが選択された時、シングル・エンド・バッファがパ
ワーダウンします。
コンポーネント・ブロック—PLL1
PLL1 の概要
PLL1 ループ・フィルタ
PLL1 は位相/周波数ディテクタ(PFD)、チャージ・ポンプ、外
部 VCXO、閉ループで動作する部分的に外付けのループ・
フィルタで構成されます。
PLL1 のループ・フィルタは大部分 LF1 (ピン 7)からグラウン
ドへの外付けになります。外付け部品の値は外付け VCXO と
入力クロック・レート、希望の PLL1 ループ帯域幅などの設
定パラメータに依存します。
PLL1 には狭いループ帯域幅で動作する柔軟性があります。こ
の相対的に狭いループ帯域幅によって AD9528 は入力リファ
レンス(REFA と REFB)に現れるジッタを抑制する事ができま
す。PLL1 の低位相ノイズの出力は PLL2 へのリファレンスと
して動作するとともに、クロック分配回路にも配信されま
す。
LF1EXT_CAP
CEXT_POLE
REXT_ZERO
LF1
PLL1 のリファレンス・クロック入力
AD9528
OPTIONAL
FILTER
CPOLE2
72pF
RPOLE2
165kΩ
BUFFER
図 27.PLL1 ループ・フィルタ
1 kHz オフセットで最高のノイズ性能を得るために VCXO_VT
出力に外付け RC ローパス・フィルタを接続する事をお勧め
します。PLL ループ帯域幅の安定性問題を回避するためにこ
のフィルタの極は十分高い周波数でなければなりません。
VCXO
LF1
VCXO_VT
VCXO_IN
VCXO_IN
PLL 1
RA
LOCK
LOOP
DETECT FILTER
10-BIT
DIVIDER
SWITCHOVER
CONTROL
REF_SEL
REFB
REFB
10-BIT
DIVIDER
P
F
D
CHARGE
PUMP
10-BIT
DIVIDER
N1
12380-026
RB
1kΩ
0.47µF
差動リファレンス入力を選択しない時、あるいは PLL1 がパ
ワーダウンしている時、差動リファレンス入力レシーバがパ
ワーダウンします。PLL1 がパワーダウンしている時又は該当
する個別パワーダウン・レジスタが設定された時又は差動レ
REFA
REFA
TO
EXTERNAL
VCXO
VCXO_VT
CHARGE
PUMP
12380-025
AD9528 には 2 つの別々のリファレンス・クロック入力
（REFA と REFB）があります。これらの入力は差動信号ある
いはシングル・エンド信号を入力できるように設定する事が
できます。REFA と REFB は差動モードではセルフ・バイア
スされ、シングルエンド CMOS モードでは高インピーダンス
になります。REFA あるいは REFB をシングル・エンドで駆
動する場合は、未使用側(REFA、 REFB)を適切なコンデンサ
を使ってノイズのないグラウンドへデカップリングする必要
があります。これらの入力は DC 結合する事ができますが、
DC 動作点を「仕様」セクションで規定されたように設定し
てください。
AD9528
図 28.入力 PLL(PLL1)ブロック図
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AD9528
データシート
PLL1 入力分周器
PLL1 ホールドオーバー
各リファレンス入力には専用のリファレンス分周器ブロック
が内蔵されています。入力分周器は 1～1023 の整数ステップ
でリファレンス周波数を分周します。
入力リファレンスが両方とも無い場合、デバイスはホールド
オーバー・モードに入ります。デバイスがホールドオー
バー・モードに切り替わる時、チャージ・ポンプはトライス
テートになるので、ある期間 VCXO_VT をその既存の値に維
持する事ができます。オプションで、チャージ・ポンプを設
定して、VCXO_VT を強制的に VDD/2 にする事ができます。
デバイスはリファレンス信号が供給可能になるまでこのモー
ドでの動作を続けます。その後、デバイスはホールドオー
バー・モードを終了し、PLL1 はアクティブなリファレンスに
再同期します。自動ホールドオーバー・モードはレジスタ・
ビットでディスエーブルにする事ができます。PLL1 がホール
ドオーバーの時でも、PLL2 は VCXO 信号にロックされた状
態を維持します。
PLL1 リファレンスの切り替え
リファレンス監視は REFA 信号と REFB 信号の ”有り”又は”無
し”を検証します。リファレンス監視のステータスによって切
り替え制御ロジックの動作が決まります。AD9528 は REFA
(REFA と REFA ピン)と REFB (REFB と REFB ピン)間での自
動/手動の PLL リファレンス・クロック切り替えを行う事が
できます。
リファレンスの切り替えには複数の設定可能なモードがあり
ます。手動切り替えはレジスタの設定をプログラミングする
か又は REF_SEL ピンを使って行います。手動で REFB を選択
する場合、REFB への切り替えが行われる前に REFB が存在
していなければなりません。自動切り換えは REFA が消失
し、REFB にリファレンスが存在する場合に起こります。
PLL1 は REFA を主なリファレンス入力として動作します；こ
れはデバイスの切り替え動作に関連します。
PLL1 のロック時間
標準的な PLL1 のロック時間は（位相余裕 55°の 3 次ループ・
フィルタと仮定して）ループ帯域幅の 5 周期以内に起こりま
す。PLL1 ロック検出回路がロック状態を示すまでには、最大
でループ帯域幅の 10 周期分の時間がかかる場合があります。
リファレンスの自動切り換えの動作は次のように設定できま
す：
図 51 の PLL1_TO は次のように計算されます。
•
ここで：
PLL1_TO は PLL1 のタイムアウトです。
LBWPLL1 は PLL1 のループ帯域幅です。
非復帰。REFB に留まる。REFA が消失した時、REFA か
ら REFB に切り替わりるが、REFA が回復しても REFA
に戻らない。もし REFB が消失したら、その時 REFA に
戻る。
•
REFA に復帰。REFA が消失した時、REFA から REFB に
切り替わる。REFA が戻った時、REFB から REFA に戻
る。
切り替えイベントが非復帰モードで起こり、消失した REFA
への入力が再度確立された場合、消失したリファレンスの復
帰によって非復帰切り替えロジックはリセットされません。
この設定の結果、（たとえ非復帰切り替えモードの間に
REFB が選択され、非復帰切り替えをディスエーブルにして
再度イネーブルにした場合でも）、REFA が存在するかどう
かにかかわらず、引き続き REFB がアクティブ・リファレン
スになります。切り替えロジックはデバイス・リセットを発
行する事によりリセットする事ができます。
PLL1_TO = 10/LBWPLL1
コンポーネント・ブロック— PLL2
PLL2 の概要
PLL2 は選択可能な入力リファレンスの 2 倍器、リファレンス
分周器、PFD、ほぼ内部に統合されたアナログ・ループ・
フィルタ、内蔵電圧制御発振器(VCO)、フィードバック分周
器で構成されています。VCO は分周比 3、 4、5 が可能な出力
分周器で公称 3.8 GHz の信号を生成します。
PLL2 は 3.450 GHz ～ 4.025 GHz の範囲にわたる複数帯域の
VCO を内蔵しています。デバイスはそのキャリブレーション
工程の一部として自動で適切な帯域を選択します。
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AD9528
データシート
VDD
LDO_VCO
LF2_CAP
LDO
LDO
RZERO
PLL_1.8V
CPOLE1
×2
R1
DIVIDE-BY1, 2, 3...31
PFD
CPOLE2
CHARGE PUMP
8 BITS, 3.5µA LSB
RPOLE2
RF VCO
DIVIDER
÷3, ÷4, ÷5
TO DIST/
RESYNC
VCO CAL DIVIDER
AD9528
A/B
COUNTERS
DIVIDE-BY-4
PRESCALER
N2
12380-027
N = 1 TO 256
図 29.PLL2 ブロック図
PLL2 入力の周波数 2 倍器
PLL2 フィードバック分周器
オプションで、周波数 2 倍器により、PLL2 リファレンス入力
において周波数を 2 倍にする事ができます。PLL2 への入力
（PFD)において周波数をより高くする事により、帯域内位相
ノイズを減少させ、PLL によって生成した周波数と PFD に関
連した変調スプリアス間の分離をより大きくする事ができま
す。（入力のデューティ・サイクルは 50%から変化するの
で）高調波歪が増加する可能性がある事に注意してくださ
い。従って、周波数逓倍器の効果的な利用はアプリケーショ
ンによります。標準的には、適切にインターフェースされた
VCXO は VCXO_IN 入力で約 50%のデューティ・サイクルを
持ちます。周波数 2 倍器の最大出力周波数は表 7 に規定され
ている最大 PFD レートを超えないようにする必要がありま
す。
図 29.に示すように PLL2 には 2 つのフィードバック経路があ
ります。PLL2 の通常動作モードでは、PLL2 フィードバック
経路は N2 (8 ビット分周器)と M1 (VCO RF 分周器)で構成され
ます。PLL2 の合計 PLL 逓倍値は N2 と M1 の積によって決ま
ります。
周波数 2 倍器を使用する場合、パワーアップにおいて時折、
周波数 2 倍器への入力と PLL2 の PFD リファレンス入力の間
で固定位相オフセットが生ずる可能性があります。これは
VCXO_IN 周波数と、VCXO_IN ピンと VCXO_INピンに供給
される信号の½周期の PLL2 出力との間で、固定位相オフセッ
トがある可能性を示しています。内蔵 SYSREF 発生器を使用
する場合は、毎回のパワーアップで SYSREF 発生器の固定位
相が確実に一致するように、SYSREF 発生器の入力信号とし
て PLL2 フィードバック経路を選んでください。
PLL2 の 2 番目のフィードバック経路は VCO CAL 分周器を使
います（図 29.を参照）。VCO CAL 分周器は PLL2 の内部
VCO をキャリブレーションするために独占的に使用されま
す。PLL2 の 2 つのフィードバック経路の PLL 逓倍値はレジ
スタ 0x0201、レジスタ 0x0204、レジスタ 0x0207、レジスタ
0x0208 で設定します。
適切な VCO キャリブレーションを行うために、2 つのフィー
ドバック経路での合計 PLL 乗算はお互いに等しくなければな
りません。各 VCO キャリブレーションの後に、VCO CAL 分
周器フィードバック経路は自動的にディスエーブルになり、
通常動作向けの N2 と M1 分周器のフィードバック経路に戻り
ます。VCO CAL 分周器は VCO キャリブレーション以外では
使用できません。
VCO CAL 分周器はプリスケーラ(P)分周器と 2 個のカウンタ
（A と B）で構成されています。合計分周値は次の式で計算
できます。
VCO CAL DIVIDER= (P × B) + A
PLL2 の入力リファレンス分周器
入力リファレンス分周器(R1)は最大入力周波数が 275 MHz で
1～31 の整数ステップで分周します。この分周器は、出力周
波数プランニングのために PLL2 の PFD レートをプリスケー
ルしたり、PLL2 のループ帯域幅の設定の柔軟性を高めるため
のオプションを提供します。
SYSREF 発生器とともに R1 分周器を使用する場合は、毎回の
パワーアップで SYSREF 発生器の固定位相が確実に一致する
ように、SYSREF 発生器の入力信号として PLL2 フィード
バック経路を選んでください。
ここで P = 4。
VCO CAL フィードバック分周器は P が 4 に固定されたデュ
アル・モジュラス・プリスケーラ構成になっています。B カ
ウンタは 3～63 の値に、A カウンタは 0～3 の値にできます。
対応している最小の分周値は 16 です。
VCO RF 分周器(M1)は内蔵 VCO とクロック分配の間で周波数
分周を行います。VCO RF 分周器は 3、4、または 5 分周に設
定することができます。VCO RF 分周器は通常動作の合計
PLL2 フィードバック経路の値の一部です。
PLL2 のループ・フィルタ
PLL2 のループ・フィルタは外付けコンデンサを LF2_CAP (ピ
ン 14) から LDO_VCO (ピン 15）へ接続する必要がありま
す。
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AD9528
データシート
外付けコンデンサの値は動作モードと希望する位相ノイズ性
能に依存します。例えば、積分ジッタが最も小さくなるのは
ループ帯域幅が 500 kHz の付近です。1 MHz では帯域幅を下
げると位相ノイズも小さくなりますが、合計積分ジッタは増
えます。
LF2_CAP
LDO_VCO
LDO
CPOLE1
パワーアップ又はリセットの間、RF VCO ドライバによって
駆動されるチャンネルは、最初の VCO キャリブレーションが
終了するまで自動的に同期が保たれます。従って、VCO キャ
リブレーションが完了するまで、これらのどのチャンネルか
らも出力は発生しません。
CPOLE2
CHARGE PUMP
VTUNE
RPOLE2
12380-028
RZERO
図 30. PLL2 のループ・フィルタ
表 22.PLL2 のループ・フィルタの設定値（レジスタ 0x0205)
RZERO
CPOLE1
RPOLE2
CPOLE2
LF2_CAP2
(Ω)
(pF)
(Ω)
(pF)
(pF)
3250
48
900
Fixed at 16 Typical at 1000
3000
40
450
N/A1
N/A1
1
2750
32
300
N/A
N/A1
1
2500
24
225
N/A
N/A1
1
1
2250
16
N/A
N/A
N/A1
1
1
2100
8
N/A
N/A
N/A1
1
1
2000
0
N/A
N/A
N/A1
1850
N/A1
N/A1
N/A1
1
2
リードバック・ビットの VCO calibration in progress（レジスタ
0x0509、ビット 0)は、VCO のキャリブレーションが実行中で
あるかどうかを示します。実行中の場合は「真」（ビット 0 =
1）を返します。このビットはキャリブレーションが完了する
と自動的にクリアされることから、このビットはキャリブ
レーションが開始されたものの完了しなかった状況を示しま
す。キャリブレーション後に同期を開始します。（「クロッ
ク分配の同期」セクションを参照）同期はキャリブレーショ
ン後に自動的に実行されます。詳しい手順については図 52 を
参照してください。
次の条件下で VCO キャリブレーションを開始してください：
•
•
PLL2 N2 又は M1 の分周器の設定を変更した後、又は
PLL2 のリファレンス・クロック周波数を変更した後。こ
れは PLL2 レジスタ又はリファレンス・クロックが変更
される時はいつでも VCO キャリブレーションを開始し
なければならない事を意味します。
システム・キャリブレーションを行うことが望ましい場
合。VCO は限界温度にわたって（たとえそれが最初に反
対側の限界でキャリブレーションされた時でさえ）正し
く動作するように設計されています。しかし、VCO キャ
リブレーションは任意の時間に開始する事ができます。
周波数 2 倍器を使用してキャリブレーションするためには、
合計フィードバック分周は>16 でなければなりません。もし
アプリケーションで<16 のフィードバック分周値を使用しな
ければならない場合は次の例を参照してください。
N/A ：該当せず
外部ループ・フィルタ容量
VCO
VCO は 3.450 GHz ～ 4.025 GHz で調整可能です。 VCO は
VCO LDO 電源で動作します。この LDO はグラウンドに対し
て 0.47 μF の外付け補償コンデンサが必要です。VCO は使用
する前にキャリブレーションが必要です。
VCO のキャリブレーション
AD9528 の内蔵 VCO は、製造プロセス、電源、温度に対して
適切な PLL2 の動作を保証するためキャリブレーションする
必要があります。VCO のキャリブレーションでは有効な
VCXO 入力クロックが必要です。また、VCO のキャリブレー
ションを実行する前に PLL1 と PLL2 のレジスタに適切な値を
事前設定しておき、PLL2 を位相ロック状態にしておく必要が
あります。
さらに、VCO CAL フィードバック分周器の値（図 29.を参
照）は 8 ビット N2 分周器と RF VCO 分周器 (M1)を組み合わ
せた分周値に等しくなければなりません。例えば、もし N2
の分周値が 10 で、M1 の分周値が 3 とすると、通常動作では
PLL2 の合計逓倍値は 30 になるので、VCO のキャリブレー
ションを始める前に VCO CAL 分周器の値を 30 に設定する必
要があります。詳細については、「PLL2 フィードバック分周
器」セクションを参照してください。PLL2 フィードバック分
周器の合計値が 15 の場合の詳しい手順については図 52 を参
照してください。
調整 VCO ビット（レジスタ 0x0203 のビット 0）を"0"から"1"
に変えると VCO のキャリブレーションが開始します（この
ビットにはセルフ・クリア機能がありません）。この設定は
IO_UPDATE ビット（レジスタ 0x000F、ビット 0 = 1)を実行
する前の初期設定の一部として実行する事ができます。
fVCXO = 122.88 MHz、 fVCO = 3686.4 MHz、M1 = 3、 N2 = 5 で 2
倍器をイネーブルにした場合、フィードバック分周の合計値
である 15 はキャリブレーション分周器に対して対応する最小
値以下になります。キャリブレーションするためには、2 倍
器をディスエーブルにして、キャリブレーション分周を 30 に
設定する必要があります。キャリブレーションが完了後、2
倍器はイネーブルになり、PLL はロックします。
PLL2 のロック時間/VCO のキャリブレーション時間
標準的な PLL2 のロック時間は、位相余裕を 55°と仮定する
と、ループ帯域幅の 5 周期以内です。PLL2 ロック検出回路が
ロック状態を示すまでには、最大でループ帯域幅の 10 周期分
の時間がかかる場合があります。標準的な PLL2 VCO のキャ
リブレーション時間は PLL2 PFD レートの 400,000 周期です。
図 51 の PLL2_TO は次のように計算されます。
PLL2_TO = 10/LBWPLL2 + 400,000/fPFD_PLL2
ここで fPFD_PLL2 は PLL2 の位相検出器の周波数です。
クロック分配
クロック分配は 14 個の独立したチャンネル（OUT0 ～
OUT13）で構成されています。各チャンネル出力の入力
周波数源として PLL1 出力、PLL2 出力、SYSREF のいず
れかを選択可能です。各々の出力チャンネルには下に
示すように専用 8 ビット分周器、2 個の専用位相遅延
素子、出力ドライバも含まれています。
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AD9528
データシート
出力チャンネルのパワーダウン
CLOCK DISTRIBUTION
OUTx
FINE
DELAY
OUTx
12380-130
SYNC
SYSREF
図 31.周波数源 PLL1、 PLL2、 SYSREF のクロック分配経路
下記は（チャンネル設定によって異なる）各種チャンネルの
制限です：
•
アナログ微遅延は、選択した入力周波数源にかかわらず
すべてのチャンネルに対してサポートされています。
•
デジタル粗遅延はチャンネル分周器が使用される
時のみサポートされます。周波数源として SYSREF
を使用する時に、デジタル粗遅延を使用するには
信号をチャンネル分周器の出力で再タイミングす
る必要があります。
•
出力チャンネルの同期は、sync 出力ビット（レジスタ
0x032A、ビット"0"）を使って 8 ビット・チャンネル分
周器を同時にリセットする事により実行されます。それ
出力ドライバ
各チャンネルと対応する出力ドライバは専用の内蔵 LDO を備
えており、チャンネルと出力ドライバの電源になります。等
価出力ドライバ回路を図 32 と図 33 に示します。この出力ド
ライバの設計では、HSTL ドライバ・モードと LVDS ドライ
バ・モードの両方に共通の外付け 100 Ω 差動抵抗に対応して
います。LVDS モードでは、電流 3.5 mA により負荷抵抗 100
Ω の両端に 350 mV ピーク電圧が生じます。LVDS ブースト・
モードでは、電流 4.5 mA により負荷抵抗 100 Ω の両端に 450
mV ピーク電圧が生じます。同様に、HSTL モードでは、電流
9 mA により負荷抵抗 100 Ω の両端に 900 mV ピーク電圧が生
じます。
ゆえ、同期をとるためには 8 ビット分周器経路を
使用する必要があります。出力の周波数源が
SYSREF である場合、同期させるには SYSREF 信号
をチャンネル分周器の出力で再サンプルする必要
があります。
LVDS
COMMON MODE
CIRCUIT
VREG = 1.8V
1.25V LVDS
CM
P
出力クロック分配の分周器は出力チャンネル OUT0 ～ OUT13
それぞれに対応して D0 ～ D13 と呼びます。各分周器は 8
ビット精度（1～ 256 の任意の数字）で設定可能です。分周器
は公称 50%のデューティ・サイクルにするための(奇数分周の
場合でも）デューティ・サイクル修正回路を備えています。
分周値を変更した後は確実に出力チャンネルで目的の分周比
が得られるように、sync 出力コマンドを発行する必要がある
事に注意してください。
N
CM
クロック分周器
OUT
OUT
+
100Ω –
LOAD
N
P
12380-131
PLL2
8-BIT DIVIDER
WITH
COARSE DELAY
3.5mA/4.5mA
図 32.LVDS 出力ドライバ
VREG = 1.8V
デジタル粗遅延
50Ω
AD9528 は RF VCO 分周器出力周波数の 1/2 周期を単位として
0 ～ 63 ステップ（6 ビット）で位相オフセットを設定する事
ができます。チャンネル出力で確実に目的の位相オフセット
が得られるように、新しい位相オフセットが設定された後に
sync 出力コマンドを発行する必要があります。これは新しい
位相オフセットを設定した後にレジスタ 0x032A、ビット 0 を
介して sync コマンドを発行する事で実現されます。sync コマ
ンドを無視するようにチャンネルを設定しない限り、sync が
有効の間、全出力は一時的にディスエーブルになります。各
チャンネルの ignore sync コマンドはレジスタ 0x032B とレジ
スタ 0x032C を介して制御します。
アナログ微遅延
各チャンネルは RF VCO 分周器出力の半サイクルに比べ十分
小さな遅延ステップを供給できる 4 ビット微アナログ遅延回
路を備えています。各チャンネルの「fine analog delay
enable」ビットは微遅延経路をアクティブにします；4 個の遅
延ビット=0000 でイネーブル・ビットがアサートされた時、
最小挿入遅延は公称 425 ps です。フルスケール遅延=1111 の
時、さらに遅延 496 ps が追加します。平均微遅延分解能ス
テップは約 31 ps です。
Rev. 0 | 29/66
P
OUT
N
+
100Ω –
LOAD
N
OUT
P
50Ω
図 33.HSTL 出力ドライバ
12380-132
D Q
PLL1
各出力チャンネルはレジスタ 0x0501 とレジスタ 0x0502 を介
して制御する独立したパワーダウン機能を備えてます。各
チャンネルをパワーダウンする事により全体のデバイス電力
は削減されます。この場合ユーザーがチャンネル・パワーダ
ウン制御をディスエーブルする準備ができるまで出力は固定
になっています。さらに、レジスタ 0x0503 とレジスタ
0x0504 によって各チャンネル出力の LDO のパワーダウンを
制御することにより、追加の省電力が可能です。
AD9528
データシート
出力を同期させるために sync 出力ビットを使用する場合、始
めにビットを設定し次にクリアします。同期イベントはクリ
ア動作です（すなわち、ビットのロジック“1”からロジッ
ク“0”への変化）。チャンネル分周器は PLL2 が ready の
時、自動的にお互いに同期します。
クロック分配の同期
図 34 にクロック分配の同期機能のブロック図を示します。同
期機能のエッジは全出力を一緒に一致させるか又は出力エッ
ジの間で強制的に希望の位相オフセットに合わせます。チャ
ンネル分周器の自動同期はパワーアップ又はリセット・イベ
ント後最初に PLL2 がロックする時に開始されます。後続の
ロック/アンロック・イベントは、（その前にデバイスのパ
ワーダウン又はリセットが行われない限り）再同期を開始し
ません。
通常動作では、位相オフセットは AD9528 が出力を開始する
前にすでに SPI/I2C ポートを通して設定されています。デジタ
ル粗位相オフセットは分周器が動作している間は調整できま
せんが、全出力相互の相対的な位相は PLL1 と PLL2 をパワー
ダウンする事なしに調整する事ができます。これはクロック
分配レジスタのビット[5:0] を使って新規の位相オフセットを
設定し、次に sync 出力ビット(レジスタ 0x032A、ビット 0)を
使って出力 sync を発行する事により実行されます。
sync 出力コマンドを無視するようにチャンネルを設定しない
限り、レジスタ 0x032A、ビット 0 の sync 出力ビットが有効
の間、全出力は一時的にディスエーブルになります。各チャ
ンネルの”ignore sync”コマンドはレジスタ 0x032B とレジスタ
0x032C を介して制御します。
OUTx
DIVIDE
PHASE
OUT
DIVIDER
DRIVER
OUTx
SYNC
VCO RF DIVIDER
12380-030
FAN OUT
SYNC OUTPUT BIT
図 34.クロック分配の同期のブロック図
SYNC
OUTPUTS
VCO DIVIDER OUTPUT CLOCK
DIVIDE = 2, PHASE = 0
6 × 0.5 PERIODS
図 35.クロック出力の同期のタイミング図
Rev. 0 | 30/66
12380-031
DIVIDE = 2, PHASE = 6
AD9528
データシート
SYSREF 動作
AD9528 はペアのデバイス・クロック信号と SYSREF クロッ
ク信号を供給する事により、高速コンバータや FPGA などの
ロジック・デバイスの同期に関する JESD204B 規格に対応し
ています。SYSREF クロックあるいはデバイス・クロックは
AD9528 内のクロック分配回路を介して 14 出力の任意の１つ
又は複数に分配する事ができます。SYSREF クロックがク
ロック分配回路に到達した後、デバイス・クロック基準に
SYSREF クロックのタイミングを調整するために、プログラ
マブル・デジタル粗遅延そして/又はアナログ微遅延を利用す
ることができます。遅延は、コンバータあるいはロジック・
デバイスの入力において、デバイス・クロックと SYSREF ク
ロック間の下流での適切なセットアップとホールド・タイミ
ングを確立します。
SYSREF 生成回路で、ユーザは内部的に生成されたパルスパ
ターンを指定できます。これら 2 つの信号源に関連した動作
に 3 つのモードがありますが、それらはレジスタ 0x0403、
ビット[7:6]で指定します。
•
•
•
00 = モード 1 (外部 SYSREF)
01 = モード 2 (VCXO 又は PLL2 フィードバック分周器で
再サンプルした外部 SYSREF)
1x = モード 3 (内部的に生成された SYSREF)。
SYSREF モード 1：外部 SYSREF
図 36 にモード 1 を選択した場合の SYSREF クロック経路を示
します。外部 SYSREF クロック信号を SYSREF_IN ピンそし
て/又は SYSREF_INピンに入力します。いずれかのピンに
別々にシングル・エンド信号を入力するか又は両方のピンに
わたり差動信号を入力します。SYSREF_REQ ピンとレジスタ
0x0403 のビット“0”(SPI SYSREF Request）はモード 1 では
未使用である事に注意してください。
SYSREF 信号の経路
AD9528 は、SYSREF 信号を発生させるために 2 種類の信号源
を利用できます。1 つ目の信号源はユーザが供給する外部
SYSREF クロック信号で、SYSREF_IN と SYSREF_IN （各々
ピン 70 とピン 71）に入力します。2 つ目の信号源は内部
VCXO_IN PLL2 DIVIDER
AD9528
SYSREF_IN
SYSREF_IN
D Q
CONTROL
INTERFACE
(SPI AND I2C)
LOCK
DETECT
D Q
SYSREF
GENERATION
TRIGGER
SPI SYSREF
REQUEST
D Q
TO
CLOCK
DISTRIBUTION
SYSREF_REQ
図 36.モード 1、外部 SYSREF をクロック分配に直接配信します。
Rev. 0 | 31/66
12380-032
SYSREF GENERATION
AD9528
データシート
SYSREF モード 2：再タイミングした外部 SYSREF
SYSREF モード 3：内蔵 SYSREF
図 37 にモード 2 を選択した場合の SYSREF クロック経路を示
します。差動又はシングル・エンドの SYSREF クロック信号
を SYSREF_IN と SYSREF_IN ピンに入力します(モード 1 を
参照)。
図 38 にモード 3 を選択した場合の SYSREF クロック経路を示
します。モード 3 はユーザ定義の SYSREF 信号を生成するた
めに内蔵 SYSREF パターン発生器と SYSREF 要求機能を使用
します。SYSREF 要求はハードウェア（SYSREF_REQ ピン）
あるいはソフトウェア（レジスタ 0x0403、ビット“0”、SPI
SYSREF 要求ビット)で作成できます。内蔵 SYSREF モードで
は、SYSREF 要求信号を使用する前に、PLL をロックする必
要があります。
モード 1 と異なり、モード 2 は VCXO_IN ピンと VCXO_IN
ピン（それぞれピン 11 とピン 12）から始まる信号、あるい
は PLL2 のフィードバック・ノードの信号によって外部
SYSREF 信号を再タイミングします。外部 SYSREF 信号を再
タイミングする信号源はレジスタ 0x0402、ビット 4 で選択し
ます。SYSREF_REQ ピンとレジスタ 0x0403 のビット“0”
(SPI SYSREF Request）はモード 2 では未使用である事に注意
してください。
VCXO_IN PLL2 DIVIDER
AD9528
SYSREF_IN
SYSREF_IN
D Q
CONTROL
INTERFACE
(SPI AND I2C)
LOCK
DETECT
D Q
SYSREF
GENERATION
TRIGGER
SPI SYSREF
REQUEST
D Q
TO
CLOCK
DISTRIBUTION
12380-033
SYSREF GENERATION
SYSREF_REQ
図 37.モード 2、内部 VCXO 又は PLL2 入力分周器出力に対して外部 SYSREF を再タイミングし、クロック分配出力へ配信します。
VCXO_IN PLL2 DIVIDER
AD9528
SYSREF_IN
SYSREF_IN
D Q
CONTROL
INTERFACE
(SDI AND I2C)
LOCK
DETECT
D Q
SYSREF
GENERATION
TRIGGER
SPI SYSREF
REQUEST
D Q
TO
CLOCK
DISTRIBUTION
SYSREF_REQ
図 38.モード 3、SYSREF は内部的に生成され、クロック分配に配信されます。
Rev. 0 | 32/66
12380-034
SYSREF GENERATION
AD9528
データシート
SYSREF 発生器
ピン制御—レベル・トリガー・モード
SYSREF パターン発生器はユーザ定義の SYSREF 信号を生成
します（表 23 を参照）。パターン発生器へ供給される入力ク
ロックは VCXO_IN ピンと VCXO_INピンで始まる信号あるい
は PLL2 のフィードバック・ノードの信号です。パターン発
生器には固定 2 分周と SYSREF のパルス幅をプログラムする
プログラマブル 16 ビット K 分周器（レジスタ 0x0401 とレジ
スタ 0x0400 によって設定）が含まれます。K の値の範囲は 0
～ 65535 です。例えば、パターン発生器の入力クロックが
122.88 MHz の場合、最大 SYSREF 周期は 131,070/122,880,000
秒（1066 μs)になります。パターン発生器は、非同期の
SYSREF 要求が発行されるタイミングにかかわらず、他のす
べての出力に同期するパルスを発行するだけのタイマーのよ
うに働きます。
レベル・トリガー・モード(レジスタ 0x0402、ビット 6 = 0)で
は、SYSREF_REQ ピンを使って SYSREF パターン発生器を制
御します。N-ショット・モードがイネーブルの場合、
SYSREF_REQ ピンを”0” から”1”にして SYSREF パターン・
シーケンスを開始します。シーケンスが完了し、N 個のパル
スが出力した後、SYSREF_REQ ピンを”0”にします。次にパ
ターン発生器は次の SYSREF 要求を待ちます。
SYSREF 要求
SYSREF 要求信号は内蔵 SYSREF パターン発生器を開始又は
停止させます。信号はソフトウェアで制御するかあるいはピ
ンを介して制御します。「SYSREF request method」はレジス
タ 0x0402、ビット 7 を使って制御します。
ソフトウェア制御
ソフトウェア制御モードでは、SYSREF パターン発生器は
「SYSREF pattern generator trigger control」ビット(レジスタ
0x402、ビット[6:5])を検知し、常にレベルトリガーです。
ビット 6 = 0 （レベルトリガー・モード）の場合、ビット 5 が
トリガーとして使用されます。N-ショット・モードがイネー
ブルの場合、ビット 5 を”0”から ”1”に設定して SYSREF パ
ターン・シーケンスを開始します。シーケンスが完了し、N
個のパルスが出力した後、SYSREF パターン発生器は自動的
にビット 5 をクリアし、次の SYSREF 要求を待ちます。
連続モードでは、ビット 5 = 1 の場合、パターン・シーケンス
は継続します。ビット 5 をクリアするとシーケンスは停止
し、次の SYSREF 要求を待ちます。
連続モードでは、SYSREF_REQ ピンを”0” から”1”にして
SYSREF パターン・シーケンスを開始します。シーケンスを
停止するには SYSREF_REQ ピンを”0” にします。次にパター
ン発生器は次の SYSREF 要求を待ちます。
ピン制御—エッジトリガー・モード
エッジトリガー・モードでは、SYSREF_REQ ピンの立上がり
エッジ又は立下がりエッジを使って SYSREF パターン発生器
を制御します。立上がり又は立下がりのどちらをアクティ
ブ・エッジにするかはレジスタ 0x0402、ビット[6:5]を使って
決めます。ビット 6=1 で、ビット 5 によってアクティブのト
リガーエッジが決まります。 N-ショット・モードがイネーブ
ルの場合、SYSREF_REQ ピンのアクティブ・エッジが
SYSREF パターン・シーケンスを開始します。シーケンスが
完了し、N 個のパルスが出力した後、パターン発生器は次の
SYSREF 要求を待ちます。N 個のパルスが出力される前に
SYSREF_REQ を”0”に設定しても、現在のパターン・シーケ
ンスは影響されません。従って、パターン・シーケンスが完
了する前に新しい SYSREF_REQ のアクティブ・エッジが到
達しても、この新規のリクエストは見過ごされます。
連続モードでは、SYSREF パターン・シーケンスは
SYSREF_REQ のアクティブ・エッジで開始します。シーケン
ス後、パターン発生器は次の SYSREF 要求を待ちます。
表 23.オンチップ SYSREF 発生モード
SYSREF Pattern
Generator Mode
(Register
0x0403,
Bits[5:4])
00
01
Generation Output Mode
SYSREF Pattern Generator Mode (Register 0x0403,
Bits[3:1])
N-shot mode[2:0] = 001 = 1 pulse out
N-shot mode[2:0] = 010 = 2 pulses out
N-shot mode[2:0] = 011 = 4 pulses out
N-shot mode[2:0] = 100 = 6 pulses out
N-shot mode[2:0] = 101 = 8 pulses out
N-shot mode[2:0] = 110 or greater = 1 pulse out
Continuous mode
10
11
PRBS
Stop
Description
The SYSREF outputs N pulses after the SYSREF request is initiated and
then the SYSREF output goes logic low until the next SYSREF request.N
can be programmed as 1, 2, 4, 6, or 8.
The SYSREF output continuously outputs a 101010…pulse train and
behaves like a clock with a frequency of fIN/(2 × K) after the SYSREF
request is initiated.
Not applicable.
In stop mode, the SYSREF output is static low.
Rev. 0 | 33/66
AD9528
データシート
シリアル・コントロール・ポート
AD9528 のシリアル・コントロール・ポートは柔軟な同期シ
リアル通信ポートで、多くの業界標準のマイクロコントロー
ラやマイクロプロセッサとのインターフェースが容易にでき
ます。AD9528 のシリアル・コントロール・ポートは、フィ
リップス社の I²C プロトコル、モトローラ社の SPI プロトコ
ル、Intel 社の SSR プロトコルなどの多くの同期転送フォー
マットと互換性を持っています。シリアル・コントロール・
ポートを使用すると、AD9528 のレジスタ・マップに対する
リード/ライト・アクセスが可能になります。
AD9528 はアナログ・デバイセズの統合 SPI プロトコル（AN877 アプリケーション・ノートを参照）を使用します。統合
SPI プロトコルは、このプロトコルを使用したすべての新し
いアナログ・デバイセズ社製品が一貫したシリアル・ポート
特性を持つ事を保証します。SPI ポートの設定はレジスタ
0x0000 を介してプログラムできます。このレジスタはレジス
タ・マップの中というよりもむしろ SPI コントロール・ロ
ジックの一部で、I2C レジスタ 0x0000 とは違います。
統合 SPI は AD9523 や AD9524 のような古い製品に搭載され
ている SPI ポートとは次の点で異なります。
•
•
•
統合 SPI にはバイト・カウントがありません。転送は CS
ピンがハイになった時終了します。従来の SPI の W1
ビットと W0 ビットはレジスタ・アドレスの A12 ビット
と A13 ビットに相当します。これは従来の SPI でのスト
リーミング・モードと同じです。
address ascension ビット（レジスタ 0x0000、ビット 2 と
ビット 5)は LSB/MSB ファーストの設定に関係なくレジ
スタ・アドレスを自動でインクリメントするかデクリメ
ントするかを決めます。従来の SPI では、LSB ファース
トの場合にレジスタ・アドレスの自動インクリメントが
行われ、MSB ファーストの場合に自動デクリメントが行
われるようになっていました。
統合シリアル・ポートに従うデバイスはすべて先頭の 16
レジスタ・アドレスが一貫した構造になっています。
AD9528 は SPI と I2C 両方のシリアル・ポート・プロトコルに
対応していますが、パワーアップ後に有効なのは１つのみで
す（起動シーケンスの間に STATUS0/SP0 と STATUS1/SP1 複
数機能ピンによって指定されます）。シリアル・ポート・プ
ロトコルを変更する唯一の方法はデバイスをリセット（又は
電源を再投入）する事です。
SPI シリアル・ポートの動作
ピンの説明
SCLK (シリアル・クロック)ピンはシリアル・シフト・クロッ
クとして機能します。このピンは入力です。SCLK によっ
て、シリアル・コントロール・ポートの読出し動作と書込み
動作が同期します。SCLK の立上がりエッジで書込みデータ
ビットがレジスタに取込まれ、SCLK の立下がりエッジで読
出しデータビットがレジスタに取込まれます。SCLK ピンは
最大 50 MHz のクロック・レートに対応します。
SPI ポートは 3 線（双方向）と 4 線（片方向）の両方のハード
ウェア構成に対応し、MSB ファースト・データ・フォーマッ
トと LSB ファースト・データ・フォーマットのいずれにも対
応します。ハードウェア構成機能とデータ・フォーマット機
能は両方とも設定可能です。3 線式の場合、SDIO（シリア
ル・データ入力/出力）ピンを使ってデータを双方向に転送し
ます。4 線式の場合、SDIO ピンを使って AD9528 へデータを
転送し、SDO ピンを使って AD9528 からのデータを転送しま
す。
CS(チップ・セレクト）ピンは読出し動作と書込み動作をゲー
ティングするアクティブ・ローの制御信号です。CSピンをア
サート（アクティブ・ロー）するとAD9528 のSPIポートに対
する読出し動作あるいは書込み動作が開始します。任意の数
のデータ・バイトを 1 つの連続ストリームで転送することが
できます。address ascensionビット（レジスタ 0x0000、ビット
2 とビット 5)の設定に基づいて、レジスタ・アドレスは自動
的にインクリメントまたはデクリメントされます。転送され
る最終バイトの終わりでCSのアサートを解除して、ストリー
ム・モードを終了する必要があります。このピンは内部で 10
kΩプルアップ抵抗に接続されています。CSがハイの時、
SDIOピンとSDOピンは高インピーダンス状態になります。
実装固有の詳細事項
統合 SPI プロトコルの詳細説明（タイミング、命令形式、ア
ドレス指定などの項目を含む）は AN-877 アプリケーショ
ン・ノートに載っております。
統合 SPI プロトコルに製品の下記の個別項目が規定さ
れています：
•
SPI/I²C ポートの選択
AD9528 には SPI と I²C の 2 種類のシリアル・インターフェー
スがあります。ユーザは最初の電源が供給された時又
は RESET後に、2 つのロジック・レベル入力ピン
（STATUS0/SP0 と STATUS1/SP1)のステータス（ロジックハ
イ、ロジックロー）に応じて SPI 又は I²C のどちらかを選択
できます。STATUS1/SP1 と STATUS0/SP0 の両方がローの
時、SPI インターフェースがアクティブになります。その他
の場合、I2C がアクティブになり、3 種類の I²C スレーブ・ア
ドレス設定(7 ビット幅)になります(表 24 参照)。スレーブ・ア
ドレスの上位 5 ビット(MSB)は、10101 にハードウェア固定さ
れ、2 つの LSB が STATUS1/SP1 ピンと STATUS0/SP0 ピンの
ロジック・レベルにより設定されます。
•
•
•
•
•
•
表 24.シリアル・ポート・モードの選択
STATUS1/SP1
Low
Low
High
High
STATUS0/SP0
Low
High
Low
High
Address
SPI
I2C = 1010100
I2C = 1010101
I2C = 1010110
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アナログ・デバイセズ社の統合 SPI プロトコル・
レビジョン：1.0
チップ・タイプ：0x5
クロック・シリアル ID：0x00F
物理層：3 線と 4 線に対応し、1.5 V、 1.8 V、
2.5 V 動作に対応。
オプションの１バイト命令モード：非対応。
データ・リンクは使用しない。
コントロールは使用しない。
AD9528
データシート
リードバック動作では、シリアル・コントロール・ポート・
バッファ・レジスタ又はアクティブ・レジスタからデータが
取り出され、どちらから取り出されるかはレジスタ 0x0001、
ビット 5 で決定されます。
通信サイクル―命令+データ
統合SPI プロトコルの通信サイクルには 2 つの部分がありま
す。最初の部分は 16 ビットの命令ワードであり、これは
SCLK の最初の 16 個の立上がりエッジと同期します。それか
らペイロードがあります。この命令ワードは、ペイロードに
ついての情報をAD9528 のシリアル・コントロール・ポート
に提供します。この命令ワードは、ペイロード転送の方向
（すなわち、読出し又は書込み）を示す R/Wビットを含んで
います。命令ワードはペイロードの先頭バイトの開始レジス
タ・アドレスも示します。
SPI 命令ワード(16 ビット)
16 ビット命令ワードのMSBはR/Wであり、読出し命令/書込
み命令のいずれであるかを指定します。次の 15 ビットはレジ
スタ・アドレス(A14 ～ A0)であり、読出しまたは書込み動作
の開始レジスタ・アドレスを指定します（表 26 を参照）。ア
ドレス・ビットが 14 以上必要なレジスタはないので、A14 と
A13 はAD9528 の中で無視され、ゼロとして扱われる事に注意
してください。
書込み
命令ワードが書込み動作を示す場合、ペイロードは AD9528
のシリアル・コントロール・ポートのバッファに書込まれま
す。データビットは、SCLK の立上がりエッジでレジスタに
取り込まれます。一般的に、ブランク・レジスタにどのよう
なデータが書込まれようと問題ありません；しかし”0”を使用
するのが慣習になっています。”0x00”に等しくないデフォル
ト値の予約済みレジスタも存在する可能性がある事に注意し
てください；しかし、これを防ぐためにあらゆる努力がなさ
れています。
SPI MSB ファースト/LSB ファーストの転送
AD9528 の命令ワードとペイロードは MSB ファーストまたは
LSB ファーストで転送する事ができます。AD9528 のデフォ
ルトは MSB ファーストです。レジスタ 0x0000、ビット 1 と
ビット 6 へ”1”を書込む事により、LSB ファーストモードに設
定することができます。LSB ファースト・ビットが設定され
た後すぐに次のシリアル・コントロール・ポートの動作は
LSB ファーストになります。
ほとんどのシリアル・ポート・レジスタはバッファ付きです
が、これらのバッファ付きレジスタに書込まれたデータは直
ちに有効にはなりません。バッファ付きシリアル・コント
ロール・ポートの内容を実際にデバイスを制御するレジスタ
に転送するにはもう１つの動作が必要です。この転送は
IO_UPDATE 動作（2 つのうち１つの方法で行われます）で実
行されます。１つの方法はレジスタ 0x000F、ビット“0”
（このビットは自動クリア・ビットです）にロジック 1 を書
込む事です。ユーザは IO_UPDATE を実行する前に、必要に
応じた数だけレジスタ・ビットを変更できます。IO_UPDATE
動作によりバッファ・レジスタの内容はそれらに対応するア
クティブなレジスタに転送されます。
アドレスのカウント方向
address ascension ビット（レジスタ 0x0000、ビット 2 とビット
5)が"0"の場合、シリアル・コントロール・ポートのレジス
タ・アドレスは指定された開始アドレスからアドレ
ス ”0x0000”に向かってデクリメントします。
address ascension ビット（レジスタ 0x0000、ビット 2 とビット
5)が"1"の場合、シリアル・コントロール・ポートのレジス
タ・アドレスは開始アドレスからアドレス”0x1FFF”に向かっ
てインクリメントします。複数バイトの入力/出力動作の間、
予約済みアドレスはスキップされません；
従って、予約済みレジスタにデフォルト値を、そしてマッピ
ングされてないレジスタに"0"を書込んでください。デフォル
ト値を 3 個以上の連続した予約済み（又はマッピングされて
ない）レジスタに書込む事よりも新しい書込み命令を発行す
る方がより効率的である事に注意してください。
読出し
命令ワードが読出し動作を示す場合、次の N×8 SCLK サイク
ルの間に、命令ワードで指定されたアドレスから開始する
データが出力されます。N はデータバイト読出しの数です。
リードバック・データは SCLK の立下がりエッジでピンに出
力しますが、そのデータは SCLK の立上がりエッジでラッチ
する必要があります。リードバックの間はブランク・レジス
タをスキップしません。
表 25.ストリーミング・モード（スキップされるアドレスは
ありません）
Address Ascension
Increment
Decrement
Stop Sequence
0x0000…0x1FFF
0x1FFF…0x0000
表 26.シリアル・コントロール・ポート、16 ビット命令ワード
MSB
I15
I14
I13
I12
I11
I10
I9
I8
I7
I6
I5
I4
I3
I2
I1
LSB
I0
R/W
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
CS
SCLK DON'T CARE
R/W A14 A13 A12 A11 A10 A9
A8
A7
A6 A5
A4 A3 A2
A1 A0
D7 D6 D5
16-BIT INSTRUCTION HEADER
D4 D3
D2 D1
REGISTER (N) DATA
D0
D7
D6 D5
D4 D3 D2
D1 D0
DON'T CARE
REGISTER (N – 1) DATA
図 39.シリアル・コントロール・ポートの書込み—MSB ファースト、アドレス・デクリメント、2 バイト・データ
Rev. 0 | 35/66
12380-036
SDIO DON'T CARE
DON'T CARE
AD9528
データシート
CS
SCLK
DON'T CARE
DON'T CARE
R/W A14 A13 A12 A11 A10
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
SDO DON'T CARE
D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0
16-BIT INSTRUCTION HEADER
REGISTER (N) DATA
REGISTER (N – 1) DATA
REGISTER (N – 2) DATA
REGISTER (N – 3) DATA
DON'T
CARE
12380-037
SDIO
図 40.シリアル・コントロール・ポートの読出し—MSB ファースト、アドレス・デクリメント、4 バイト・データ
tDS
tHIGH
tS
tDH
CS
DON'T CARE
SDIO
DON'T CARE
DON'T CARE
A14
R/W
A13
A12
A11
A10
A9
A8
A7
A6
A5
D4
D3
D2
D1
D0
DON'T CARE
12380-038
SCLK
tC
tCLK
tLOW
図 41.シリアル・コントロール・ポートの書込みのタイミング図—MSB ファースト
CS
SCLK
DATA BIT N
12380-039
tDV
SDIO
SDO
DATA BIT N – 1
図 42.シリアル・コントロール・ポート・レジスタの読出しのタイミング図—MSB ファースト
CS
SCLK DON'T CARE
A0 A1 A2 A3
A4
A5 A6 A7
A8
A9 A10 A11 A12 A13 A14 R/W D0 D1 D2 D3 D4
16-BIT INSTRUCTION HEADER
D5 D6
D7
D0
REGISTER (N) DATA
D1 D2
D3 D4 D5
D6
D7
REGISTER (N + 1) DATA
図 43.シリアル・コントロール・ポートの書込み—LSB ファースト、アドレス・インクリメント、2 バイト・データ
CS
tC
tS
tCLK
tHIGH
tLOW
tDS
SCLK
BIT N
BIT N + 1
図 44.シリアル・コントロール・ポートのタイミング—書込み
表 27.シリアル・コントロール・ポートのタイミング
Parameter
tDS
tDH
tCLK
tS
Description
Setup time between data and the rising edge of SCLK
Hold time between data and the rising edge of SCLK
Period of the clock
Setup time between the CS falling edge and the SCLK rising edge (start of the communication cycle)
tC
Setup time between the SCLK rising edge and CS rising edge (end of the communication cycle)
Minimum period that SCLK is in a logic high state
Minimum period that SCLK is in a logic low state
SCLK to valid SDIO (see 図 42)
tHIGH
tLOW
tDV
Rev. 0 | 36/66
12380-041
tDH
SDIO
DON'T CARE
12380-040
SDIO DON'T CARE
DON'T CARE
AD9528
データシート
スタート/ストップ機能を図 46 に示します。スタート条件
は、SCL のハイ・レベル中における SDA ラインのハイ・レベ
ルからロー・レベルへの変化で特徴づけられています。マス
ターが常にスタート条件を発生してデータ転送を初期化しま
す。ストップ条件は、SCL のハイ・レベル中における SDA ラ
インのロー・レベルからハイ・レベルへの変化で特徴づけら
れています。マスターが常にストップ条件を発生して、デー
タ転送を終了させます。SDA ライン上のすべてのバイトは 8
ビット長でなければなりません。各バイトの後にアクノレッ
ジ・ビットが続きます；バイトは MSB ファーストで送信され
ます。
I²C シリアル・ポートの動作
I2C インターフェースは必要なピン数が 2 ピンのみで、同じバ
ス上で複数デバイスを容易にサポートするので良く使用され
ます。その主な欠点はプログラミング速度（400kbps max)で
す。AD9528 の I²C ポート回路は、I²C 高速モードを採用して
います；しかし、AD9528 は標準モード(100 kHz)と高速モー
ド(400 kHz)の両方に対応します。
1.5 V、 1.8 V、2.5 V の動作に対応させようとする中で、
AD9528 は厳密にはオリジナルの I²C 仕様のすべての要求に固
執してはいません。特にスルーレート制限やグリッチ・フィ
ルタ処理のような仕様は施行されていません。従って、
AD9528 は I²C 互換ですが、完全 I²C 互換ではありません。
アクノレッジ・ビット(A)は、すべての 8 ビットのデータ・バ
イトに追加される 9 番目のビットです。バイトが受信された
ことをトランスミッタへ通知するために常に受信デバイス(レ
シーバ)がアクノレッジ・ビットを発生しますが、これは、各
8 ビット・データ・バイトの後ろの 9 番目のクロック・パル
スの間に SDA ラインをロー・レベルにすることにより実行さ
れます。
AD9528 の I²C ポートは、シリアル・データ・ライン(SDA)と
シリアル・クロック・ライン(SCL)で構成されています。I²C
バス・システムでは、AD9528 はスレーブ・デバイスとして
シリアル・バス(データ・バス SDA とクロック・バス SCL)に
接続されます。すなわち、クロックは AD9528 からは発生し
ません。AD9528 は、汎用性の高い 8 ビット(1 バイト)メモ
リ・アドレシングではなく、ダイレクト 16 ビットメモリ・ア
ドレシングを採用しています。
AD9528 の場合、3 つの固有のスレーブ・デバイスまで I2C バ
スを占有できます。これらは I2C パケットの一部として送信
される 7 ビットスレーブ・アドレスを介してアクセスされま
す。一致したスレーブ・アドレスのデバイスのみがその次の
I2C 命令に応答します。表 24 に対応するデバイス・スレー
ブ・アドレスの一覧を示します。
ノー･アクノレッジ・ビット(A)は、すべての 8 ビットのデー
タ・バイトに追加される 9 番目のビットです。バイトが受信
されていないことをトランスミッタへ通知するために常にデ
バイス(レシーバ)がノー・アクノレッジ・ビットを発生しま
すが、これは、各 8 ビット・データ・バイトの後ろの 9 番目
のクロック・パルスの間に SDA ラインをハイ・レベルに維持
する事により実行されます。ノー･アクノレッジ・ビットを発
行後、AD9528 の I²C ステート・マシンはアイドル状態になり
ます。
I2C バスの特性
データ転送処理
I2C で使用される各種略語の一覧を表 28 に示します。
マスターは、スタート条件をアサートしてデータ転送を開始
します。スタート条件は、その後にデータ・ストリームが続
くことを示します。シリアル・バスに接続されたすべての I²C
スレーブ・デバイスは、スタート条件に応答します。
表 28.I2C バスの略語の定義
Abbreviation
S
Sr
P
A
A
Definition
Start
Repeated start
Stop
Acknowledge
No acknowledge
W
Write
R
Read
次に、マスターは SDA ラインを介して 7 ビットのスレーブ・
アドレス(MSB ファースト)と R/Wビットで構成される 8 ビッ
トのアドレス・バイトを送信します。このビットはデータ転
送方向、すなわちスレーブ・デバイスに対するデータの書込
み又は読出しを指定します(0 =書込み、1 =読出し)。
送信されたアドレスに対応するアドレスを持つペリフェラル
は、アクノレッジ・ビットを送信して応答します。選択され
たデバイスが読み書きの対象となるデータを待つ間、バス上
の他の全デバイスはアイドル状態を維持します。R/Wビット
が“0”の場合は、マスター(トランスミッタ)がスレーブ・デ
バイス(レシーバ)に対して書込みを行います。R/Wビットが 1
の場合は、マスター(レシーバ)がスレーブ・デバイス(トラン
スミッタ)から読出しを行います。
データの転送を図 45 に示します。各転送データ・ビットに対
して１クロック・パルスが発生します。SDA ライン上のデー
タは、クロックのハイ・レベル区間で安定している必要があ
ります。データ・ラインのハイ又はローの状態は、SCL ライ
ンのクロック信号がロー・レベルの時のみに変化することが
できます。
これらの命令のフォーマットは「データ転送フォーマット」
セクションに述べられています。
SDA
DATA LINE
STABLE;
DATA VALID
CHANGE
OF DATA
ALLOWED
図 45.有効なビット転送
12380-042
SCL
次に、データがシリアル・バスを介して 9 クロック・パルス
のフォーマットで送信されます。このフォーマットでは、書
込みモードの場合はマスターから、読出しモードの場合はス
レーブから 1 つのデータ・バイト（8 ビット）が送信され、
その後に受信側デバイスからのアクノレッジ・ビットが続き
ます。1 転送で送信できるバイト数には制限がありません。
書込みモードでは、スレーブ・アドレス・バイトの直後の先
頭の 2 つのデータ・バイトは、内部メモリ(コントロール・レ
ジスタ)アドレス・バイトで、上位アドレス・バイトが先頭で
す。このアドレシング方式では最大 216 − 1 = 65,535 個のメモ
リ・アドレスが可能です。これら 2 つのメモリ・アドレス・
バイトの後のデータ・バイトは、コントロール・レジスタに
書込まれるレジスタ・データです。読出しモードでは、ス
レーブ・アドレス・バイトの後ろのデータ・バイトは、コン
Rev. 0 | 37/66
AD9528
データシート
トロール・レジスタから読出された又はコントロール・レジ
スタに書込まれたレジスタ・データです。
ノレッジ・ビットとして知られています。ノー･アクノレッ
ジ・ビットを受信することにより、スレーブ・デバイスは
データ転送が終了し、アイドル・モードに入る事を知りま
す。マスターは次に 10 番目のクロック・パルスの前のロー・
レベル区間でデータ・ラインをロー・レベルにし、続いて 10
番目のクロック・パルスの間にデータ・ラインをハイ・レベ
ルにして、ストップ条件をアサートします。
全データ・バイトの読出しまたは書込みが終了すると、ス
トップ条件が設定されます。書込みモードでは、スレーブ・
デバイス(レシーバ)からの最後のデータ・バイトに対するア
クノレッジ・ビットに続くクロック・パルスの間に、マス
ター（トランスミッタ）がデータ転送を終了させるストップ
条件をアサートします。読出しモードでは、マスター・デバ
イス(レシーバ)がスレーブ・デバイス(トランスミッタ)から最
後のデータ・バイトを受信しますが、9 番目のクロック・パ
ルスの間 SDA をロー・レベルにしません。これはノー・アク
スタート条件をストップ条件の代わりに使用することができ
ます。さらに、スタート条件またはストップ条件は何時でも
発生することができ、一部だけ転送されたバイトは無視され
ます。
SDA
S
P
START CONDITION
STOP CONDITION
12380-043
SCL
図 46.スタート条件とストップ条件
MSB
ACK FROM
SLAVE RECEIVER
1
SCL
2
8
3 TO 7
ACK FROM
SLAVE RECEIVER
9
1
2
3 TO 7
8
9
S
10
P
12380-044
SDA
図 47.アクノレッジ・ビット
MSB
ACK FROM
SLAVE RECEIVER
1
SCL
2
3 TO 7
8
9
ACK FROM
SLAVE RECEIVER
1
2
3 TO 7
8
9
10
S
P
12380-045
SDA
図 48.データ転送処理（マスター書込みモード、2 バイト転送）
SDA
ACK FROM
MASTER RECEIVER
1
2
3 TO 7
8
9
1
2
3 TO 7
8
9
S
10
P
図 49.データ転送処理（マスター読出しモード、2 バイト転送）、スレーブからの最初の ACK
Rev. 0 | 38/66
12380-046
SCL
NONACK FROM
MASTER RECEIVER
AD9528
データシート
データ転送フォーマット
書込みバイト・フォーマットは指定 RAM アドレスから開始する RAM にレジスタ・アドレスを書込むために使用されます（表 29 を
参照）。
表 29.データ転送フォーマット、書込みバイト・フォーマット
S
Slave address
W
A
RAM address high byte
A
RAM address low byte
A
RAM
Data 0
A
RAM
Data 1
A
RAM
Data 2
A
P
送信バイト・フォーマットは後に続く読出しのレジスタ・アドレスの設定に使用されます（表 30 を参照）。
表 30.データ転送フォーマット、送信バイト・フォーマット
S
Slave address
A
W
RAM address high byte
A
RAM address low byte
A
P
受信バイト・フォーマットは現在のアドレスから開始する RAM からデータ・バイトを読出すために使用されます（表 31 を参照）。
表 31.データ転送フォーマット、受信バイト・フォーマット
S
Slave address
R
A
RAM Data 0
A
RAM Data 1
A
RAM Data 2
P
A
読出しバイト・フォーマットは送信バイトと受信バイトを組み合わせたフォーマットです（表 32 を参照）。
表 32.データ転送フォーマット、読出しバイト・フォーマット
S
Slave
address
W
A
RAM address
high byte
A
RAM address
low byte
A
Sr
Slave
address
R
A
RAM
Data 0
A
RAM
Data 1
A
tR
tBUF
RAM
Data 2
A
I²C シリアル・ポートのタイミング
SDA
tLOW
tF
tSU; DAT
tR
tHD; STA
tSP
tF
tHD; STA
S
tHD; DAT
tHIGH
tSU; STO
tSU; STA
Sr
図 50.I²C シリアル・ポートのタイミング
表 33.I²C タイミングの定義
Parameter
fSCL
tBUF
tHD; STA
tSU; STA
tSU; STO
tHD; DAT
tSU; DAT
tLOW
tHIGH
tR
tF
tSP
Description
Serial clock
Bus free time between stop and start conditions
Repeated hold time start condition
Repeated start condition setup time
Stop condition setup time
Data hold time
Data setup time
SCL clock low period
SCL clock high period
Minimum/maximum receive SCL and SDA rise time
Minimum/maximum receive SCL and SDA fall time
Pulse width of voltage spikes that must be suppressed by the input filter
Rev. 0 | 39/66
P
S
12380-047
SCL
P
AD9528
データシート
デバイスの初期化とキャリブレーションのフローチャート
このセクションのフローチャートは評価用ソフトウェアから
生成されるセットアップ・ファイル(.stp)と、堅牢なシステ
ム・スタートアップを目的に設計されたキャリブレーショ
ン・ルーチンを使用した標準的な AD9528 の初期化ルーチン
を示します。
図 54、図 51、図 52、図 53 は次の事項を前提としていま
す：デュアル・ループ設定、±100 ppm プルレンジの
VCXO、.stp ファイルからの有効な周波数変換。これらのフ
ローチャートは推奨フローチャートとして提供します。
チップレベル・リセットループのカウント変数
（RST_COUNT）と PLL2 再キャリブレーション・ループのカ
ウント変数(CAL_COUNT)は、無限ループにならないように
ループに対するカウント制限を設定するために使用されるカ
ウント変数です。これらの変数は初期化にのみ適用されま
す。
Rev. 0 | 40/66
AD9528
データシート
START
USER POWER
SUPPLIES
INITIALIZATION AND
POWER-ON RESET
WAIT
APPLY VDD
(ALL DOMAINS)
VDD SETTLED?
NO
YES
POR: WAIT 60ms
APPLY REFERENCE
INPUT (s)
CHIP LEVEL RESET LOOP
ISSUE A PIN
LEVEL RESET
RST_COUNT =
RST_COUNT + 1
RST_COUNT = 0
SUB-PROCESS:
WRITE
REGISTERS FROM
SETUP FILE
WRITE:
REGISTER 0x00F = 0x01
PLL2 RECALIBRATION LOOP
CAL_COUNT = 0
SUB-PROCESS:
ISSUE VCO
CALIBRATION
NO
NO
YES
CAL_COUNT > 1
CAL_COUNT =
CAL_COUNT + 1
START TIMEOUT CLOCK:
TIME = 0
RST_COUNT > 0
YES
RAISE FLAG FOR
DEBUGGING!
READ:
R0x508 –R0x509
PLL2 LOCK
DETECT POLLING
LOOP
NO
REGISTER
0x508[1] = 1
YES
NO
TIMEOUT CLOCK:
TIME > PLL_TO1
YES
START TIMEOUT CLOCK:
TIME = 0
PLL1 LOCK
DETECT
POLLING LOOP
NO
REGISTER
0x508[1] = 1
NO
TIMEOUT CLOCK: YES
TIME > PLL_TO2
YES
1PLL1_TO
2PLL2_TO
IS A CALCULATED VALUE TIME OUT VALUE. PLEASE SEE THEORY OF OPERATION–COMPONENT BLOCKS–PLL1 FOR ITS FORMULA.
IS A CALCULATED VALUE TIME OUT VALUE. PLEASE SEE THEORY OF OPERATION–COMPONENT BLOCKS–PLL2 FOR ITS FORMULA.
図 51.メイン・プロセス、初期化
Rev. 0 | 41/66
12380-150
END
AD9528
データシート
M1 × N2
[15]
START
ISSUE VCO
CALIBRATION
WRITE:
REGISTER 0x203[0] = 0 COMMAND
WRITE:
REGISTER 0x0F = 0x01
WRITE:
REGISTER 0x203[0] = 1
WRITE:
REGISTER 0x0F = 0x01
NOTES
1. THIS ROUTINE ASSUMES THAT THE CALIBRATION DIVIDER VALUE IS SET TO
A VALUE THAT IS EQUAL TO TWICE THE PRODUCT OF THE M1 AND N2
DIVIDE VALUES. THIS IS DONE AUTOMATICALLY BY THE AD9528
EVALUATION SOFTWARE WHEN THE PRODUCT OF M1 × N2 ≠ 15.
12380-151
END
図 52.サブ・プロセス、VCO キャリブレーションを発行 (M1 × N2 ≠ 15)
Rev. 0 | 42/66
AD9528
データシート
M1 × N2
[15]
START
CREATE LOCAL
VARIABLES TO
RESTORE NORMAL
OPERATING STATE
AFTER CALIBRATION
READ:
PTH_EN =
REGISTER 0x202[5]
READ:
R_DIV =
REGISTER 0x207
NO
HALVE PLL2
PFD RATE
R_DIV = 0X00
YES
WRITE:
REGISTER
0x207 = 0x02
WRITE:
REGISTER
0x207 = R_DIV × 2
WRITE:
REGISTER
0x202[5] = 1
WRITE:
REGISTER
0x0F = 0x01
ISSUE VCO
CALIBRATION
WRITE:
COMMAND
REGISTER 0x203[0] = 0
WRITE:
REGISTER 0x0F = 0x01
WRITE:
REGISTER 0x203[0] = 1
WRITE:
REGISTER 0x0F = 0x01
PLL2 CALIBRATION
COMPLETE POLLING
LOOP
START TIMEOUT CLOCK:
TIME = 0
NO
REGISTER
0x509[0] = 0
NO
TIMEOUT CLOCK:
TIME > 100ms
YES
RAISE FLAG FOR
DEBUGGING
YES
WRITE:
REGISTER
0x207 = R_DIV
USE LOCAL VARIABLES
TO RESTORE PLL2
NORMAL OPERATING
PFD RATE
WRITE:
REGISTER
0x202[5] = PTH_EN
WRITE:
REGISTER
0x0F = 0x01
NOTES
1. THIS ROUTINE ASSUMES THAT THE CALIBRATION DIVIDER VALUE IS SET TO A VALUE THAT IS EQUAL TO
TWICE THE PRODUCT OF THE M1 AND N2 DIVIDE VALUES. THIS IS DONE AUTOMATICALLY BY THE AD9528
EVALUATION SOFTWARE WHEN THE PRODUCT OF M1 × N2 = 15.
図 53.サブ・プロセス、VCO キャリブレーションを発行 (M1 × N2 = 15)
Rev. 0 | 43/66
12380-251
END
AD9528
データシート
SOFTWARE
GENERATED
AD9528 SETUP
FILE
START
WRITE:
REGISTER 0x000 TO REGISTER 0x001
WRITE:
REGISTER 0x100 TO REGISTER 0x10C
WRITE:
REGISTER 0x200 TO REGISTER 0x209
WRITE:
REGISTER 0x300 TO REGISTER 0x32E
WRITE:
REGISTER 0x400 TO REGISTER 0x404
END
12380-152
WRITE:
REGISTER 0x500 TO REGISTER 0x504
図 54.サブプロセス、セットアップ・ファイルからレジスタに書込む
Rev. 0 | 44/66
AD9528
データシート
消費電力および熱特性
AD9528 は幅広い様々なクロック・アプリケーションに使用
される複数機能で高速のデバイスです。デバイスに含まれる
数多くの革新的な機能は各々消費電力を増大させます。すべ
ての出力がイネーブルで周波数が最大であり、電力消費が最
大のモードの場合、デバイスの安全熱動作条件を超える可能
性があります。AD9528 の正しい適用には、消費電力と熱管
理の注意深い解析と考慮が重要な要素です。
AD9528 の動作は–40°C ～ +85°C の工業温度範囲で規定されて
います。しかしこの仕様は、（表 19 で規定されているよう
に）絶対最大ジャンクション温度を超えない事が条件になっ
ています。高い動作温度では、デバイスを動作させる時ジャ
ンクション温度を超えデバイスが損傷しないように十分な注
意が必要です。
次の項目を含む多くの変数がデバイス内の動作ジャンクショ
ン温度に影響を与えます。
•
•
•
•
選択したドライバ・モードの動作
出力クロック速度
電源電圧
周囲温度
クロック速度とドライバ・モード
クロックの速度はデバイスの合計消費電力と（すなわち）
ジャンクション温度に直接にそして直線的に影響します。表
3 のパラメータ”incremental power dissipation”の下に 2 つの動作
周波数が載っています。表に載っていない周波数の近似は線
形補間の使用で十分です。熱考察のための消費電力を計算す
る場合は、100 Ω 抵抗で消費される電力の量は取り除いてく
ださい。表 3 のデータを使用する場合、この電力はすでに取
り除かれています。「代表的な性能特性」セッションに提供
されている電流対周波数のグラフを使用する場合、負荷に入
る電力は次の式を使って減算する必要があります：
PLOAD =
100 Ω
動作条件の評価
動作条件を評価する最初のステップは AD9528 内部の最大消
費電力(PD)を求める事です。最大 PD にはドライバの負荷抵
抗で消費される電力は（デバイスの外なので）含まれませ
ん。要求される設定の合計消費電力を計算するために表 3 に
載っている消費電力の仕様を使用してください。
指定の動作条件に対し、AD9528 内のジャンクション温度を
決定するのはこれら変数の組み合わせです。
AD9528 は周囲温度(TA)に対して仕様が規定されています。TA
を超えないように、空冷を行ってください。
アプリケーション PCB 上でのジャンクション温度を求めるた
めに次の式を使用します。
表 34 と表 35 は異なる 2 つの例について基本電力設定から増
加する消費電力の一覧です。
表 34.温度勾配の例（例１）
Description
Base Typical
Configuration
Output Driver
Output Driver
Output Driver
Total Power
TJ = TCASE + (ΨJT × PD)
ここで：
TJ はジャンクション温度(°C)。
TCASE はパッケージ上面の中央で測定したケース温度(°C)。
ΨJT は表 20 からの値。
PD は AD9528 の消費電力。
θJA の値はパッケージの比較と PCB デザイン考察のために提
供しています。次式により θJA は TJ の１次近似に使うことが
できます。
1
Mode
N/A1
Frequency
(MHz)
N/A1
Maximum
Power (mW)
590
6 × HSTL
3 × LVDS
1 × LVDS
122.88
122.88
409.6
480
210
78
1358
N/A：該当せず。
表 35.温度勾配の例（例 2）
TJ = TA + (θJA × PD)
Description
Base Typical
Configuration
Output Driver
Total Power
ここで、TA は周囲温度(°C)。
θJC の値は、外付けヒート・シンクが必要な時、パッケージ比
較と PCB デザイン考察のために提供しています。
ΨJB の値は、パッケージ比較と PCB デザイン考察のために提
供しています。
Differential Output Voltage Swing2
1
N/A ：該当せず。
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Mode
N/A1
Frequency
(MHz)
N/A1
Maximum
Power (mW)
590
13 × HSTL
122.88
1040
1630
AD9528
データシート
動作条件を評価する 2 番目のステップは最大電力勾配を決め
るために消費電力に熱抵抗を掛ける事です。この例では、熱
抵抗 θJA = 21.1°C/W を使用しました。
熱強化型パッケージの実装に関するガイドライ
ン
露出パドル付きデバイスの実装に関する詳細については AN772 アプリケーション・ノート「リード・フレーム・チッ
プ・スケール・パッケージ（LFCSP）の設計および製造ガイ
ド」を参照してください。
例1
(1358 mW × 21.1°C/W) = 29°C
周囲温度 85°C で、ジャンクション温度は
TJ = 85°C + 29°C = 114°C
このジャンクション温度は最大許容ジャンクション温度以下
です。
例2
(1630 mW × 21.1°C/W) = 34°C
周囲温度 85°C で、ジャンクション温度は
TJ = 85°C + 34°C = 119°C
このジャンクション温度は最大許容ジャンクション温度を超
えています。例 2 の条件で動作させるには周囲温度を 4°C 低
くしなければなりません。
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AD9528
データシート
コントロール・レジスタ・マップ
表 36.レジスタの一覧
Addr
(Hex)
Register Name
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4
Soft reset
(SPI only)
LSB first
(SPI only)
Address
ascension
(SPI only)
SDO active SDO active Address
(SPI only) (SPI only) ascension
(SPI only)
Bit 3
Bit 2
Bit 1
Bit 0
(LSB)
LSB first
(SPI only)
Soft reset
(SPI only)
Default
Value
(Hex)
Serial Port Configuration
0x0000
SPI Configuration
A
0x0001
SPI Configuration
B
0x0002
Reserved
Reserved
Read buffer
register
Reserved
Reset sans
regmap
Reserved
Reserved
0x00
0x00
0x00
Clock Part Family ID
0x0003
Chip type
Reserved
Chip type, Bits[3:0]
0x05
0x0004
Product ID
Clock part serial ID, Bits[3:0]
Reserved
0xFF
0x0005
Clock part serial ID, Bits[11:4]
0x00
0x0006
Revision
Part versions, Bits[7:0]
0x03
0x0007
Reserved
Reserved
0x00
0x0008
Reserved
Reserved
0x00
0x0009
Reserved
Reserved
0x00
0x000A
Reserved
0x000B
SPI version
0x000C
Vendor ID
0x000D
0x000E
Reserved
0x000F
IO_UPDATE
Reserved
0x00
SPI version, Bits[7:0]
0x00
Vendor ID, Bits[7:0]
0x56
Vendor ID, Bits[15:8]
0x04
Reserved
0x00
Reserved
IO_UPDAT 0x00
E
PLL1 Control
0x0100
0x0101
0x0102
0x0103
0x0104
0x0105
0x0106
0x0107
0x0108
0x0109
0x010A
PLL1 REFA (RA)
divider
10-bit REFA (RA) divider, Bits[7:0]
0x00
Reserved
PLL1 REFB (RB)
divider
10-bit REFA (RA)
divider, Bits[9:8]
10-bit REFB (RB) divider, Bits[7:0]
0x00
Reserved
PLL1 feedback
divider (N1)
10-bit REFB (RB)
divider, Bits[9:8]
0x00
10 bit N1 divider,
Bits[9:8]
0x00
10-bit N1 divider [7:0]
0x00
Reserved
PLL1 charge pump current (μA), Bits[6:0]
PLL1 charge pump Force
control
holdover
Reserved
PLL1 input receiver Frequency
control
detector
powerdown
enable
Disable
holdover
REFB
differential
receiver
enable
Reserved
Reserved
REFB input REFA input
REFA
receiver
differential receiver
enable
enable
receiver
enable
Holdover
mode
Rev. 0 | 47/66
0x0C
Charge pump mode,
Bits[1:0]
VCXO
receiver
powerdown
enable
N1
REFB
REFA
PLL1
feedback
divider (RB) divider (RA) feedback
divider reset reset
reset
divider
source
Reserved
0x00
0x00
VCXO
singleended
negative pin
enable
CMOS
mode
VCXO
0x00
differential
receiver
enable
REFB
singleended
negative pin
enable
(CMOS
mode)
REFA
0x00
singleended
negative pin
enable
(CMOS
mode)
Reference selection mode, Bits[2:0]
0x00
AD9528
Addr
(Hex)
Register Name
0x010B
PLL1 fast lock
データシート
Bit 7
(MSB)
Bit 6
Bit 5
Fast lock
enable
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
(LSB)
Default
Value
(Hex)
Fast lock charge pump current (μA), Bits[6:0]
0x00
PLL2 CP current (μA), Bits[7:0]
0x00
PLL2 Control
0x0200
PLL2 charge pump
control
0x0201
PLL2 VCO CAL
feedback dividers
0x0202
PLL2 control
0x0203
PLL2 VCO control
0x0204
PLL2 RF VCO
divider (M1)
Reserved
0x0205
PLL2 loop filter
control
RPOLE2 (Ω), Bits[1:0]
0x0206
0x0207
PLL2 input divider
(R1)
0x0208
PLL2 feedback
divider (N2)
0x0209
A divider, Bits[1:0]
Lock detect Reserved
powerdown
enable
B divider, Bits[5:0]
Frequency
doubler
enable
Reserved
Reserved
0x04
PLL2 charge pump
mode, Bits[1:0]
Doubler and Reset VCO Treat
Force VCO Manual
0x00
R1 divider calibration reference as to midpoint VCO
path enable dividers
valid
frequency calibrate
(not
autoclearing
)
PFD
PFD
RF VCO
reference
feedback
divider
edge select edge select (M1)
powerdown
RZERO (Ω), Bits[1:0]
RF VCO divider (M1), Bits[2:0]
0x00
CPOLE1 (pF), Bits[1:0]
0x00
Reserved
Bypass
internal
RZERO
resistor
Reserved
5-bit R1 divider, Bits[4:0]
8-bit N2 divider, Bits[7:0]
Reserved
0x03
N2 divider
powerdown
N2 phase, Bits[5:0]
0x00
0x00
0x00
0x00
Clock Distribution Control
0x0300
Channel Output 0
0x0301
Channel control, Bits[2:0]
Output format, Bits[1:0]
0x0302
0x0303
Channel Output 1
Channel control, Bits[2:0]
Channel Control, Bits[2:0]
Fine analog
delay
enable
Channel control, Bits[2:0]
Coarse digital delay [5:0]
Fine analog
delay
enable
Output format, Bits[1:0]
0x030B
Channel control, Bits[2:0]
Coarse digital delay, Bits[5:0]
Fine analog
delay
enable
Output format, Bits[1:0]
Rev. 0 | 48/66
0x00
0x00
0x00
0x40
0x00
0x00
Fine analog delay, Bits[3:0]
Coarse digital delay, Bits[5:0]
Divide ratio, Bits[7:0]
0x40
0x04
Fine analog delay, Bits[3:0]
Divide ratio [7:0]
Channel Output 4
0x00
0x00
Fine analog delay, Bits[3:0]
Divide ratio [7:0]
Channel Output 3
0x030A
0x030E
Fine analog delay, Bits[3:0]
Coarse digital delay, Bits[5:0]
Output format, Bits[1:0]
0x0308
0x030D
Fine analog
delay
enable
0x00
0x04
Divide ratio, Bits[7:0]
Channel Output 2
0x0307
0x030C
Coarse digital delay, Bits[5:0]
Output format, Bits[1:0]
0x0305
0x0309
Fine analog delay, Bits[3:0]
Divide ratio, Bits[7:0]
0x0304
0x0306
Fine analog
delay
enable
0x00
0x00
0x04
AD9528
データシート
Addr
(Hex)
Register Name
0x030F
Channel Output 5
0x0310
Bit 7
(MSB)
Bit 6
Bit 5
Channel control, Bits[2:0]
Channel control, Bits[2:0]
Channel Output 7
Channel control, Bits[2:0]
Channel Output 8
Channel control, Bits[2:0]
Output format, Bits[1:0]
0x031A
Channel control, Bits[2:0]
Fine analog
delay
enable
0x00
Fine analog delay, Bits[3:0]
0x031F
Channel control, Bits[2:0]
0x04
Fine analog delay, Bits[3:0]
Coarse digital delay, Bits[5:0]
Fine analog
delay
enable
Output format, Bits[1:0]
0x0320
0x0322
Channel control, Bits[2:0]
0x00
Fine analog delay, Bits[3:0]
Coarse digital delay, Bits[5:0]
Fine analog
delay
enable
Output format, Bits[1:0]
0x0323
0x0325
Channel control, Bits[2:0]
0x04
Fine analog delay, Bits[3:0]
Coarse digital delay, Bits[5:0]
Fine analog
delay
enable
Output format, Bits[1:0]
0x0326
0x0328
Channel control, Bits[2:0]
0x00
Fine analog delay, Bits[3:0]
Coarse digital delay, Bits[5:0]
Fine analog
delay
enable
Output format, Bits[1:0]
0x0329
0x40
0x00
0x20
0x00
Divide ratio, Bits[7:0]
Channel Output 13
0x00
0x00
Divide ratio [7:0]
Channel Output 12
0x40
0x00
Divide ratio, Bits[7:0]
Channel Output 11
0x00
0x00
Divide ratio, Bits[7:0]
Channel Output 10
0x40
0x00
Coarse digital delay, Bits[5:0]
Output format, Bits[1:0]
0x031D
0x0327
Fine analog delay, Bits[3:0]
Divide ratio, Bits[7:0]
Channel Output 9
0x031C
0x0324
0x04
Coarse digital delay, Bits[5:0]
Fine analog
delay
enable
0x00
0x00
Divide ratio, Bits[7:0]
0x0319
0x0321
Fine analog
delay
enable
0x40
0x00
Fine analog delay, Bits[3:0]
Coarse digital delay, Bits[5:0]
Output format, Bits[1:0]
0x0317
0x031E
Fine analog
delay
enable
Default
Value
(Hex)
0x00
Divide ratio, Bits[7:0]
0x0316
0x031B
Bit 1
Coarse digital delay, Bits[5:0]
Output format, Bits[1:0]
0x0314
0x0318
Bit 2
Fine analog delay, Bits[3:0]
Divide ratio, Bits[7:0]
Channel Output 6
0x0313
0x0315
Bit 3
Fine analog
delay
enable
Output format, Bits[1:0]
0x0311
0x0312
Bit 4
Bit 0
(LSB)
0x00
Fine analog delay, Bits[3:0]
Coarse digital delay, Bits[5:0]
0x20
0x00
Divide ratio, Bits[7:0]
0x00
Sync Control
0x032A
Distribution sync
0x032B
Ignore sync enable Channel 7 Channel 6 Channel 5 Channel 4 Channel 3 Channel 2 Channel 1 Channel 0 0x00
ignore sync ignore sync ignore sync ignore sync ignore sync ignore sync ignore sync ignore sync
0x032C
Reserved
Reserved
Sync
outputs
0x00
PLL2
Channel 13 Channel 12 Channel 11 Channel 10 Channel 9 Channel 8 0x00
ignore sync ignore sync ignore sync ignore sync ignore sync ignore sync
feedback
N2 divider
ignore sync
Rev. 0 | 49/66
AD9528
Addr
(Hex)
0x032D
Register Name
SYSREF Bypass
resample control
0x032E
データシート
Bit 0
(LSB)
Default
Value
(Hex)
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Channel 6
bypass
SYSREF
resample
Channel 5
bypass
SYSREF
resample
Channel 4
bypass
SYSREF
resample
Channel 3
bypass
SYSREF
resample
Channel 2
bypass
SYSREF
resample
Channel 1
bypass
SYSREF
resample
Channel 0
bypass
SYSREF
resample
Enable
0x00
VCXO
receiver
path to
distribution
Reserved
Channel 13
bypass
SYSREF
resample
Channel 12
bypass
SYSREF
resample
Channel 11
bypass
SYSREF
resample
Channel 10
bypass
SYSREF
resample
Channel 9
bypass
SYSREF
resample
Channel 8
bypass
SYSREF
resample
Channel 7
bypass
SYSREF
resample
0x00
SYSREF Control
0x0400
0x0401
0x0402
SYSREF pattern
generator K divider
SYSREF control
0x0403
0x0404
SYSREF
request
method
K divider, Bits[7:0]
0x00
K divider, Bits[15:8]
0x00
SYSREF pattern
SYSREF
generator trigger control, pattern
Bits[1:0]
generator
clock
source
SYSREF source,
Bits[1:0]
Resample
clock
source for
external
SYSREF
SYSREF pattern
generator mode, Bits[1:0]
SYSREF_IN
receiver control
SYSREF test mode,
Bits[1:0]
N-shot mode, Bits[2:0]
Reserved
SYSREF
reset
0x00
SPI
SYSREF
request
0x00
SYSREF IN
receiver
powerdown
Singleended
source
negative
input
(CMOS
mode)
SYSREF
0x04
differential
receiver
enable
Power-Down Control
0x0500
Power-down
control enable
0x0501
Output channel
Channel 7
power down enable powerdown
0x0502
0x0503
Reserved
Channel 6
powerdown
Reserved
LDO regulator
enable
0x0504
Bias
generation
powerdown
disable
or
power-down
PLL2
powerdown
enable
PLL1
powerdown
enable
Clock
distribution
powerdown
enable
Chip
powerdown
enable
0x10
Channel 4
powerdown
Channel 3
powerdown
Channel 2
powerdown
Channel 1
powerdown
Channel 0
powerdown
0x00
Channel 13 Channel 12 Channel 11 Channel 10 Channel 9
powerpowerpowerpowerpowerdown
down
down
down
down
Channel 8
powerdown
0x00
Channel 5
powerdown
Channel 7 Channel 6 Channel 5
LDO enable LDO enable LDO
enable
Channel 4 Channel 3
LDO enable LDO
enable
Channel 2 Channel 1
LDO enable LDO
enable
Channel 0 0xFF
LDO enable
PLL2 LDO PLL1 LDO Channel 13 Channel 12 Channel 11 Channel 10 Channel 9 Channel 8 0xFF
enable
enable
LDO enable LDO enable LDO enable LDO enable LDO enable LDO enable
Status and Status Readback 1
0x0505
0x0506
1
Status control
signals
0x0507
Status pin enable
and status divider
enable
0x0508
Status Readback 0
0x0509
Status Readback 1
Status Monitor 0 Control, Bits[7:0]
0x00
Status Monitor 1 Control, Bits[7:0]
Reserved
PLL2
feedback
status
PLL1
feedback
status
VCXO
status
STATUS1
pin output
enable
Both
REFB
REFA/REF status
B missing
Reserved
0x00
STATUS0
pin output
enable
STATUS0
divider
enable
STATUS1
divider
enable
0x00
REFA
status
PLL2
locked
status
PLL1
locked
status
0x00
Holdover
Selected
active status reference
Fast lock in VCO
0x00
progress
calibration
busy status
レジスタ 0x0505、レジスタ 0x0506、レジスタ 0x0507 はビット名 0x0505 (Status 0) と 0x0506 (Status 1)が示すようにコントロール・ステータス・ピンです。レジ
スタ 0x0508 とレジスタ 0x0509 は SPI/I2C を介したリードバック用です。
Rev. 0 | 50/66
AD9528
データシート
コントロール・レジスタ・マップのビットの説明
シリアル・コントロール・ポートの設定（レジスタ 0x0000～レジスタ 0x0001)
表 37.SPI 設定 A（レジスタ 0x0000）
Bits
7
Bit Name
Soft reset (SPI only)
6
LSB first (SPI only)
Description
デバイス・リセット。
SPI ポートのビットの順番。このビットは I²C モードに影響を及ぼしません。
1 = LSB ファースト。
0 （デフォルト) = MSB ファースト。
5
Address ascension
(SPI only)
このビットは複数バイトの転送中にレジスタ・アドレスを自動インクリメントするかどうかを制御しま
す。このビットは I²C モードには影響を及ぼしません。
1 = 複数バイトの転送時にレジスタ・アドレスは自動的にインクリメントされます。
0 （デフォルト） =複数バイトの転送時にレジスタ・アドレスは自動的にデクリメントされます。
4
SDO active (SPI only)
SPI ポートの SDO ピンをイネーブルにします。このビットは I²C モードに影響を及ぼしません。
1 = 4 線モード（SDO ピンをイネーブル）。
0 （デフォルト） = 3 線モード。
これらのビットはこのレジスタのビット[7:4]のミラーです。従ってシリアル・ポートが設定された時、書
込まれたパターンは MSB ファースト/LSB ファースト設定の判定とは関係ありません。 AD9528 の内部ロ
ジックは相当するビットの論理和を実行します。
[3:0]
ビット 3 はビット 4 に対応。
ビット 2 はビット 5 に対応。
ビット 1 はビット 6 に対応。
ビット 0 はビット 7 に対応。
表 38.SPI 設定 B （レジスタ 0x0001）
Bits
[7:6]
Bit Name
Reserved
Description
5
Read buffer register
バッファ付きレジスタに対して、このビットはシリアル・ポートから読出す値を実際（アクティブ）のレジ
スタから又はバッファの値からのどちらにするかを制御します。
予約済み。
1 =IO_UPDATE の次のアサーションに影響を及ぼすバッファの値を読出す。
0 （デフォルト） = デバイスの内部ロジックに現在供給されている値を読出す。
[4:3]
Reserved
予約済み。
2
Reset sans regmap
このビットはデバイスをリセットして現在のレジスタ設定を維持します。
1 = デバイスをリセットする。
0 （デフォルト） = 動作無し。
[1:0]
Reserved
予約済み。
Rev. 0 | 51/66
AD9528
データシート
クロック・デバイス・ファミリ ID （レジスタ 0x0003 ～レジスタ 0x0006)
表 39.クロック・デバイス・ファミリ ID
Address
0x0003
Bits
[7:4]
Bit Name
Reserved
Description
[3:0]
Chip type, Bits[3:0]
この位置はアナログ・デバイセズの統合 SPI プロトコルによって、デバイスのタイプ
を識別するための読出し専用レジスタとして予約されています。デフォルト値 0x05 は
AD9528 をクロック IC として認識します。
0x0004
[7:4]
Clock part serial ID, Bits[3:0]
この位置はアナログ・デバイセズの統合 SPI プロトコルによって、クロック部品のシ
リアル ID の下位 4 ビットを示す読出し専用レジスタとして予約されています。この 4
ビットとレジスタ 0x0005 を組み合わせることにより、アナログ・デバイセズのクロッ
ク・チップ・ファミリの中で AD9528 であることが一意に識別されます。アナログ・
デバイセズの統合 SPI に準拠する他のどのアナログ・デバイセズのチップもレジスタ
0x0003、レジスタ 0x0004、レジスタ 0x0005 はこれらの値にはなっていません。このク
ロック部品のシリアル ID は 0x00F であり、これら 4 ビットの値は 0xF です。
[3:0]
Reserved.
デフォルト = 0xF。
0x0005
[7:0]
Clock part serial ID, Bits[11:4]
この位置はアナログ・デバイセズの統合 SPI プロトコルによって、クロック部品のシ
リアル ID の上位 8 ビットを示す読出し専用レジスタとして予約されています。この 8
ビットとレジスタ 0x0004 を組み合わせることにより、アナログ・デバイセズのクロッ
ク・チップ・ファミリの中で AD9528 であることが一意に識別されます。アナログ・
デバイセズの統合 SPI を満たす他のどのアナログ・デバイセズのチップもレジスタ
0x0003、レジスタ 0x0004、レジスタ 0x0005 はこれらの値にはなっていません。デフォ
ルト：0x00。
0x0006
[7:0]
Part versions, Bits[7:0]
この位置はアナログ・デバイセズの統合 SPI プロトコルによって、ダイのレビジョン
を識別するための読出し専用レジスタとして予約されています。デフォルト = 0x03
予約済み。
SPI バージョン(レジスタ 0x000B)
表 40.SPI バージョン
Bits
[7:0]
Bit Name
SPI version, Bits[7:0]
Description
この位置はアナログ・デバイセズの統合 SPI プロトコルによって、統合 SPI プロトコルのバージョンを識
別するための読出し専用レジスタとして予約されています。デフォルト = 0x00。
ベンダーID(レジスタ 0x000C ～レジスタ 0x000D)
表 41.ベンダー ID
Address
0x000C
Bits
[7:0]
Bit Name
Vendor ID, Bits[7:0]
0x000D
[7:0]
Vendor ID, Bits[15:8]
Description
この位置はアナログ・デバイセズの統合 SPI プロトコルによって、このデバイスのチップ・ベ
ンダーがアナログ・デバイセズであると識別するための読出し専用レジスタとして予約されて
います。統合シリアル・ポート仕様を満たすすべてのアナログ・デバイセズ製品はこのレジス
タが同じ値になっています。デフォルト = 0x56。
この位置はアナログ・デバイセズの統合 SPI プロトコルによって、このデバイスのチップ・ベ
ンダーがアナログ・デバイセズであると識別するための読出し専用レジスタとして予約されて
います。統合シリアル・ポート仕様を満たすすべてのアナログ・デバイセズ製品はこのレジス
タが同じ値になっています。デフォルト = 0x04。
IO_UPDATE (レジスタ 0x000F)
表 42.IO_UPDATE
Bits
ビット名
説明
[7:1]
Reserved
予約済み。デフォルト = 0000000b。
0
IO_UPDATE
このビットに 1 を書込むとシリアル入力/出力バッファ・レジスタのデータをデバイス内部のコントロール・レジ
スタに転送します。これは自動クリア・ビットです。
Rev. 0 | 52/66
AD9528
データシート
PLL1 コントロール (レジスタ 0x0100 ～レジスタ 0x010B)
表 43.PLL1 REFA 分周器 (RA) と REFB 分周器 (RB) のコントロール
Address
0x0100
Bits
[7:0]
0x0101
[1:0]
0x0102
[7:0]
0x0103
[1:0]
Bit Name
10-bit REFA (RA) divider
Description
10 ビット REFA 分周器、ビット[7:0] (LSB)。1 分周～1023 分周。
0000000000, 0000000001 = 1 分周。
10 ビット REFA 分周器、ビット[9:8] (MSB)。
10-bit REFB (RB) divider
10 ビット REFB 分周器、ビット[7:0] (LSB)。1 分周～1023 分周。
0000000000, 0000000001 = 1 分周。
10 ビット REFB 分周器、ビット[9:8] (MSB)。
表 44.PLL1 フィードバック分周器(N1)
Address
0x0104
Bits
[7:0]
0x0105
[1:0]
Bit Name
10-bit N1 divider
Description
10 ビット・フィードバック分周器、ビット[7:0] (LSB)。1 分周～1023 分周。
0000000000, 0000000001 = 1 分周。
10 ビット・フィードバック分周器、ビット[9:8] (MSB)。
表 45.PLL1 チャージ・ポンプ・コントロール
Address
0x0106
Bits
7
Bit Name
Force holdover
Description
PLL1 チャージ・ポンプをトライステートにします。
0 = 通常動作。
1 = 強制的にホールドオーバーにする。
0x0107
[6:0]
PLL1 charge pump current (μA),
Bits[6:0]
このビットは PLL1 チャージ・ポンプの電流の大きさを設定します。約 63.5 μA の
フルスケールで約 0.5 μA 刻みです。
[7:6]
Reserved
予約済み。
5
Disable holdover
自動ホールドオーバーをディスエーブルにします。
0 = 自動ホールドオーバーをイネーブル。
1 = 自動ホールドオーバーをディスエーブル。
[4:2]
Reserved
[1:0]
Charge pump mode, Bits[1:0]
予約済み。
PLL1 のチャージ・ポンプ・モードを制御します。
00 = トライステート（デフォルト）。
01 =ポンプ・ダウン。
10 =ポンプ・アップ。
11 =通常動作。
Rev. 0 | 53/66
AD9528
データシート
表 46.PLL1 入力レシーバ・コントロール
Address Bits
Bit Name
0x0108
7
Frequency detector power-down
enable
6
REFB differential receiver enable
Description
1 = イネーブル。
0 = ディスエーブル（デフォルト）。
1 = 差動レシーバ・モード。
0 = シングル・エンド・レシーバ・モード（レジスタ 0x0109、ビット 1 に
よっても変わります）（デフォルト）
5
REFA differential receiver enable
1 = 差動レシーバ・モード。
0 = シングル・エンド・レシーバ・モード（レジスタ 0x0109、ビット 0 に
よっても変わります）（デフォルト）。
4
REFB input receiver enable
REFB レシーバ・パワーダウン・コントロール・モード。
1 = REFB レシーバをイネーブル。
0 =パワーダウン（デフォルト）。
3
REFA input receiver enable
REFA レシーバ・パワーダウン・コントロール・モード。
1 = REFA レシーバをイネーブル。
0 = パワーダウン（デフォルト）。
2
VCXO receiver power-down enable
VCXO レシーバのパワーダウン制御をイネーブルにします。
1 = パワーダウン・コントロールをイネーブル。
0 = 両方のレシーバをイネーブル（デフォルト）。
1
VCXO single-ended receiver mode
enable CMOS mode
シングル・エンド・レシーバ・モードを選択した場合（レジスタ 0x0108、
ビット 0 = 0）、どちらのシングル・エンド入力ピンをイネーブルにするか
を選択します。
1 = VCXO 入力（VCXO_IN ピン）からの負レシーバを選択。
0 = VCXO 入力（VCXO_IN ピン）からの正レシーバを選択（デフォル
ト）。
1 = 差動レシーバ・モード。
0
VCXO differential receiver enable
[7:6]
Reserved
予約済み。
5
N1 feedback divider reset
分周器をリセットします。
0 = シングル・エンド・レシーバ・モード（デフォルト）。
0x0109
1 = 分周器はリセット状態に維持される。
0 = 分周器は通常動作。
4
REFB divider (RB) reset
分周器をリセットします。
1 = 分周器はリセット状態に維持される。
0 = 分周器は通常動作。
3
REFA divider (RA) reset
分周器をリセットします。
1 = 分周器はリセット状態に維持される。
0 = 分周器は通常動作。
2
PLL1 Feedback Divider Source
PLL1 フィードバック分周器への入力を選択します。
1 = PLL1 フィードバック分周器への入力として VCXO を選択。
0 = PLL1 フィードバック分周器への入力として PLL2 フィードバック分周
器出力を選択。
1
REFB single-ended negative
pin enable (CMOS mode)
シングル・エンド・レシーバ・モードを選択した時、どちらのシングル・
エンド入力ピンをイネーブルにするかを選択します。（レジスタ 0x0108、
ビット 6 = 0 によっても変わります）。
1 = REFB ピンをイネーブル。
0 = REFB ピンをイネーブル。
0
REFA single-ended negative pin
mode enable (CMOS mode)
シングル・エンド・レシーバ・モードを選択した時、どちらのシングル・
エンド入力ピンをイネーブルにするかを選択します。（レジスタ 0x0108、
ビット 5 = 0 によっても変わります）。
1 = REFA ピンをイネーブル。
0 = REFA ピンをイネーブル。
Rev. 0 | 54/66
AD9528
データシート
Address
0x010A
Bits
[7:4]
Bit Name
Reserved
Description
3
Holdover mode
“ハイ”にするとフィードバック・クロック又は入力クロックが失われた
時に VCXO_CTRL 制御電圧を強制的に電源電圧の 1/2 にします。“ロー”
にするとチャージポンプ出力がトライステートになります。
予約済み。
1 = VCXO_CTRL 制御電圧は VCC/2 になる。
0 = VCXO_CTRL 制御電圧はトライステート（高インピーダンス）になった
チャージポンプに（バッファを通して）追従します。
[2:0]
1
Reference selection mode, Bits[2:0]
REFA、 REFB モードの選択を設定します（デフォルト= 000）。
REF_SE
L Pin
X1
Bit 2
0
Bit 1
0
Bit 0
0
Description
X1
0
0
1
REFA に復帰。
X1
0
1
0
REFA を選択。
X1
0
1
1
REFB を選択。
0
1
X1
X1
REF_SEL ピン = 0 (ロー):REFA。
1
1
X1
X1
REF_SEL ピン = 1 (ハイ):REFB。
非復帰: REFB に留まる。
X はドント・ケア。
表 47.PLL 高速ロック（レジスタ 0x010B)
Bits
Bit Name
7
PLL1 fast lock enable
[6:0]
Fast lock charge pump current
(μA), Bits[6:0]
Description
PLL1 高速ロック動作をイネーブルにします。
これらのビットは PLL1 チャージ・ポンプの電流の大きさを設定します。約 63.5 μA のフル
スケールで約 0.5 μA 刻みです。
PLL2 (レジスタ 0x0200 ～レジスタ 0x0209)
表 48.PLL2 チャージ・ポンプ・コントロール（レジスタ 0x0200)
Bits
[7:0]
Bit Name
PLL2 CP current (μA), Bits[7:0]
Description
これらのビットは PLL2 チャージ・ポンプの電流の大きさを設定します。約 900 μA のフル
スケールで約 3.5 μA 刻みです。
表 49.PLL2 フィードバック VCO CAL 分周器のコントロール（レジスタ 0x0201)
Bits
[7:6]
Bit Name
A divider, Bits[1:0]
Description
[5:0]
B divider, Bits[5:0]
B 分周器ワード
A 分周器ワード
フィードバック分周器の制約
A 分周器 (Bits[7:6])
B 分周器 (Bits[5:0])
可能な N 分周(4 × B + A)
A=0
B=3
N = 16 ～ 255
A = 0 または A = 1
B=4
A=0～A=2
B=5
A=0～A=2
B=6
A=0～A=3
B≥7
表 50.PLL2 コントロール（レジスタ 0x0202)
Bits
7
Bit Name
Lock detect power-down enable
Description
PLL2 ロック検出器のパワーダウンを制御します。
1 = ロック検出器をパワーダウンする。
0 = ロック検出器はアクティブ。
6
Reserved
デフォルト = 0；値は 0 に保つ必要があります。
5
Frequency doubler enable
PLL2 リファレンス入力周波数の 2 倍器をイネーブルにします。
1 = イネーブル。
0 = ディスエーブル。
Rev. 0 | 55/66
AD9528
データシート
Bits
[4:2]
Bit Name
Reserved
予約済み。
Description
[1:0]
PLL2 charge pump mode
PLL2 チャージ・ポンプのモードを制御します。
00 = トライステート。
01 = ポンプ・ダウン。
10 = ポンプ・アップ。
11 （デフォルト） = 通常動作。
表 51.PLL2 VCO コントロール（レジスタ 0x0203)
Bits
[7:5]
Bit Name
Description
予約済み
予約済み。
4
Doubler and R1 divider path enable
0 （デフォルト） = 2 倍器と R1 分周器の経路をバイパスして PLL2 周波数検出器に配信す
る。
3
Reset VCO calibration dividers
2
Treat reference as valid
1 = 2 倍器と R1 分周器の経路をイネーブルにする。
0 （デフォルト） = 通常動作。
1 = A 分周器と B 分周器をリセットする。
0 （デフォルト） =PLL2 へのリファレンス・クロックが有効になる時間を決定するために
PLL1 VCXO インジケータを使用する。
1 =たとえ PLL1 がリファレンス・クロックを有効と判断しなくてもそれを有効として取り
扱う。
1
VCO 制御電圧機能を選択します。
Force VCO to midpoint frequency
0（デフォルト）= 通常の VCO の動作。
1 = VCO 制御電圧を強制的に中間点にする。
0
1 = VCO キャリブレーションを開始する（これは自動クリア・ビットではありません）。
Manual VCO calibrate (not
autoclearing)
0 = VCO キャリブレーションをリセットする。
表 52.PLL2 RF VCO 分周器 (M1) (レジスタ 0x0204)
Bits
[7:6]
Bit Name
Reserved
予約済み。
Description
5
PFD reference edge select
1 = 立下がりエッジ。
4
PFD feedback edge select
3
RF VCO divider (M1)
power-down
1 = M1 分周器をパワーダウン。
[2:0]
RF VCO divider (M1),
Bits[2:0]
Bit 2
0
Bit 1
1
Bit 0
1
Divider Value
1
0
0
4 分周。
1
0
1
5 分周。
0 = 立上がりエッジ。
1 = 立下がりエッジ。
0 = 立上がりエッジ。
0 = 通常動作。
3 分周。
Rev. 0 | 56/66
AD9528
データシート
表 53.PLL2 ループ・フィルタ・コントロール
Address
0x0205
0x0206
Bits
[7:6]
Bit Name
RPOLE2 (Ω), Bits[1:0]
Description
Bit 7 Bit 6
0
0
0
1
1
0
1
1
Bit 5 Bit 4
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
Bit 2 Bit 1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
[5:3]
RZERO (Ω), Bits[1:0]
[2:0]
CPOLE1 (pF), Bits[1:0]
[7:1]
Reserved
予約済み。
0
Bypass internal RZERO resistor
内部 RZERO 抵抗 (RZERO = 0 Ω)をバイパスします。直列の外部ゼロ抵抗を使用する必要が
あります。このビットはループ・フィルタ・コントロール・レジスタ（レジスタ
0x0205 とレジスタ 0x0206）の MSB です。
RPOLE2 (Ω)
900
450
300
225
Bit 3
0
1
0
1
0
1
0
1
Bit 0
0
1
0
1
0
1
0
1
RZERO (Ω)
3250
2750
2250
2100
3000
2500
2000
1850
CPOLE1 (pF)
0
8
16
24
24
32
40
48
1 = 内部 RZERO をバイパスする。
0 = 内部 RZERO を使用する。
表 54.PLL2 入力分周器 (R1) (レジスタ 0x0207)
Bits
[7:5]
Bit Name
Reserved
予約済み。
Description
[4:0]
5-bit R1 divider
1 分周～31 分周。
00000, 00001 = 1 分周。
表 55.PLL2 フィードバック分周器 (N2) (レジスタ 0x0208)
Bits
[7:0]
Bit Name
8-bit N2 divider
Description
分周 = チャンネル分周器ビット[7:0] + 1。例えば、 [7:0] = 0 は 1 分周です。 [7:0] = 1 は 2 分周
です…[7:0] = 255 は 256 分周です。
表 56.PLL2 R1 リファレンス分周器 (レジスタ 0x0208 とレジスタ 0x0209)
Address
0x0209
Bits
7
Bit Name
Reserved
Description
6
N2 divider power-down
0：（デフォルト）通常動作。
[5:0]
N2 phase, Bits[5:0]
予約済み。
1：N2 分周器をパワーダウンする。
Sync をアサートした後の（VCO 分周器出力からの）分周器入力クロックを基準とし
た分周器の初期位相。LSB =分周器入力クロックの ½周期。
位相 0 = 位相オフセット無し。
位相 1 = ½ 周期オフセット。
…
位相 63 = 31.5 周期オフセット。
Rev. 0 | 57/66
AD9528
データシート
クロック分配(レジスタ 0x300 ～レジスタ 0x0329)
表 57.チャンネル 0～チャンネル 13 のコントロール（このマップは全 14 チャンネルに同じく適用されます）
Address
0x0300,
0x0303,
0x0306,
0x0309,
0x030C,
0x030F,
0x0312,
0x0315,
0x0318,
0x031B,
0x031E,
0x0321,
0x0324
Bits
[7:5]
4
Bit Name
Channel control, Bits[2:0]
Fine analog delay enable
Description
出力ドライバに求められる信号源を選択します。
Bit 7
Bit 6
Bit 5
出力信号源
0
0
0
PLL2/分周器出力。
0
0
1
PLL1/VCXO 出力。
0
1
0
SYSREF （ PLL2 出力で再タイミングされる）。
0
1
1
SYSREF （PLL1 出力で再タイミングされる）。
1
0
0
1
1
0
1
1
0
PLL2/分周器出力。
反転 PLL1/VCXO 出力。
1
1
1
SYSREF（PLL2 出力で再タイミングされる）。
SYSREF（反転 PLL1 出力で再タイミングされ
る)。
1 = 対応するチャンネルの微遅延をイネーブルにする。挿入遅延 600 ps。
0 （デフォルト） = 対応するチャンネルの微アナログ遅延をディスエーブルにす
る。
[3:0]
Fine analog delay, Bits[3:0]
[7:6]
Output format, Bits[1:0]
15 段階の微遅延ステップ。
ステップ・サイズ = 31 ps。
0x0301,
0x0304,
0x0307,
0x030A,
0x030D,
0x0310,
0x0313,
0x0316,
0x0319,
0x031C,
0x031F,
0x0322,
0x0325,
0x0328
0x0302,
0x0305,
0x0308,
0x030B,
0x030E,
0x031A,
0x0314,
0x0317,
0x031A,
0x031D,
0x0323,
0x0326,
0x0320,
0x0329
[5:0]
Coarse digital delay, Bits[5:0]
適用する出力ロジックを決めます。
Bit 7
0
Bit 6
0
Output Logic type
0
1
LVDS （ブースト・モード）。
1
X
HSTL。
LVDS。
Sync をアサートした後の（VCO 分周器出力からの）分周器入力クロックを基準とし
た分周器の初期位相。LSB =分周器入力クロックの ½周期。
位相 = 0：位相オフセット無し。
位相 = 1：½ 周期オフセット。
…
位相 = 63：31.5 周期オフセット。
[7:0]
Divide ratio, Bits[7:0] (LSB)
分周 = チャンネル分周器ビット[7:0] + 1。例えば、 [7:0] = 0 は 1 分周です。 [7:0] = 1
は 2 分周です…[7:0] = 255 は 256 分周です。 8 ビットチャンネル分周器。
Rev. 0 | 58/66
AD9528
データシート
表 58.Sync の分配
Address
0x032A
Bits
[7:1]
Bit Name
Reserved
予約済み。
Description
0
SYNC outputs
ビット 0 の”1”から“0”への変化時に SYNC を発行。
表 59.Ignore SYNC イネーブル
Address
0x032B
Bits
7
Bit Name
Channel 7 ignore sync
6
Channel 6 ignore sync
5
Channel 5 ignore sync
4
Channel 4 ignore sync
Description
0 = チャンネル 7 は sync コマンドに同期する。
1 = チャンネル 7 は sync コマンドを無視する。
0 = チャンネル 6 は sync コマンドに同期する。
1 = チャンネル 6 は sync コマンドを無視する。
0 = チャンネル 5 は sync コマンドに同期する。
1 = チャンネル 5 は sync コマンドを無視する。
0 = チャンネル 4 は sync コマンドに同期する。
1 = チャンネル 4 は sync コマンドを無視する。
3
Channel 3 ignore sync
2
Channel 2 ignore sync
1
Channel 1 ignore sync
0
Channel 0 ignore sync
0 = チャンネル 3 は sync コマンドに同期する。
1 = チャンネル 3 は sync コマンドを無視する。
0 = チャンネル 2 は sync コマンドに同期する。
1 = チャンネル 2 は sync コマンドを無視する。
0 = チャンネル 1 は sync コマンドに同期する。
1 = チャンネル 1 は sync コマンドを無視する。
0 = チャンネル 0 は sync コマンドに同期する。
1 = チャンネル 0 は sync コマンドを無視する。
0x032C
7
Reserved
予約済み。
6
PLL2 feedback N2 divider ignore
sync
0 = PLL2 N2 分周器は sync コマンドに同期する。
5
Channel 13 ignore sync
0 = チャンネル 13 は sync コマンドに同期する。
4
Channel 12 ignore sync
3
Channel 11 ignore sync
2
Channel 10 ignore sync
1 = PLL2 N2 分周器は sync コマンドを無視する。
1 = チャンネル 13 は sync コマンドを無視する。
0 = チャンネル 12 は sync コマンドに同期する。
1 = チャンネル 12 は sync コマンドを無視する。
0 = チャンネル 11 は sync コマンドに同期する。
1 = チャンネル 11 は sync コマンドを無視する。
0 = チャンネル 10 は sync コマンドに同期する。
1 = チャンネル 10 は sync コマンドを無視する。
1
Channel 9 ignore sync
0
Channel 8 ignore sync
0 = チャンネル 9 は sync コマンドに同期する。
1 = チャンネル 9 は sync コマンドを無視する。
0 = チャンネル 8 は sync コマンドに同期する。
1 = チャンネル 8 は sync コマンドを無視する。
Rev. 0 | 59/66
AD9528
データシート
表 60.SYSREF バイパス再サンプル・コントロール
Address
0x032D
Bits
7
Bit Name
Channel 6 bypass SYSREF resample
Description
6
Channel 5 bypass SYSREF resample
5
Channel 4 bypass SYSREF resample
0 = バイパスしない。
4
Channel 3 bypass SYSREF resample
0 = バイパスしない。
3
Channel 2 bypass SYSREF resample
0 = バイパスしない。
1 = チャンネル 6 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
1 = チャンネル 5 は SYSREF 再サンプルをバイパスする。
1 = チャンネル 4 は SYSREF 再サンプルをバイパスする。
1 = チャンネル 3 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
1 = チャンネル 2 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
2
Channel 1 bypass SYSREF resample
1
Channel 0 bypass SYSREF resample
0
Enable VCXO receiver path to distribution
7
Reserved
6
Channel 13 bypass SYSREF resample
1 = チャンネル 1 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
1 = チャンネル 0 は SYSREF 再サンプルをバイパスする。
0 = 経路をディスエーブルにする。
1 = 経路をイネーブルにする。
0x032E
予約済み。
0 = バイパスしない。
1 = チャンネル 13 は SYSREF 再サンプルをバイパスする。
5
Channel 12 bypass SYSREF resample
4
Channel 11 bypass SYSREF resample
3
Channel 10 bypass SYSREF resample
2
Channel 9 bypass SYSREF resample
1
Channel 8 bypass SYSREF resample
0
Channel 7 bypass SYSREF resample
0 =バイパスしない。
1 = チャンネル 12 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
1 = チャンネル 11 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
1 = チャンネル 10 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
1 = チャンネル 9 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
1 = チャンネル 8 は SYSREF 再サンプルをバイパスする。
0 = バイパスしない。
1 = チャンネル 7 は SYSREF 再サンプルをバイパスする。
表 61.SYSREF パターン発生器 K 分周器
Address
Bits
Bit Name
Description
0x0400,
0x0401
[7:0],
[15:8]
K divider
16 ビット K 分周器は SYSREF パターン発生器への入力クロックを分周して
SYSREF のパルス幅をプログラムします。ビット[7:0] は LSB バイトで、ビット
[15:8] は MSB バイトです。
Rev. 0 | 60/66
AD9528
データシート
表 62.SYSREF コントロール
Address
0x0402
Bits
7
Bit Name
SYSREF request method
Description
SYSREF 要求の方法
0 = SPI 制御。
1 = ピン制御。
[6:5]
SYSREF pattern generator trigger
control, Bits[1:0]
SYSREF パターン発生器のトリガー制御
0x: レベル検出、アクティブ・ハイ
10: エッジ検出、立上がりエッジ
11: エッジ検出、立下がりエッジ
4
SYSREF pattern generator clock
source
0 = PLL2 フィードバック分周器
1 = PLL1 出力
0 = デバイス・クロック
3
Resample clock source for external
SYSREF
[2:1]
SYSREF test mode, Bits[1:0]
0
SYSREF reset
SYSREF リセット
[7:6]
SYSREF source, Bits[1:0]
SYSREF 信号源
1 = PLL1 出力
SYSREF テスト・モード
00 = GND
01 = VDD
1x = カウンタ出力クロック
0x0403
00 = 外部
01 = 再サンプルされた外部信号
10 = 内部
[5:4]
SYSREF pattern generator mode,
Bits[1:0]
パターン・モード
00 = N-ショット
01 = 連続
10 = PRBS
11 = 停止
[3:1]
N-shot mode, Bits[1:0]
N-ショット・モード
001 = 1 パルス
010 = 2 パルス
011 = 4 パルス
100 = 6 パルス
101 = 8 パルス
その他 = 1 パルス
0
SPI SYSREF request
SPI SYSREF 要求
N-ショット・モードでは、SYSREF パターンはこのビットの“0”から“1”への
変化で開始されます。このビットはパターン終了後自動的にクリアされます。
連続モード又は PRBS モードでは、SYSREF パターンはこのビットの“0”から
“1”への変化で開始されます。このビットはユーザがビットをクリアするまで
“1”に設定されたままです；ユーザがビットをクリアした時、SYSREF パター
ンは停止します。
表 63.SYSREF_IN レシーバ・コントロール
Address
0x0404
Bits
[7:3]
Bit Name
Reserved
予約済み。
Description
2
SYSREF IN receiver power-down
SYSREF 入力レシーバのパワーダウンに対する制御をイネーブルにします。
1 =パワーダウン制御をイネーブルにする（デフォルト）。
0 = 両方のレシーバをイネーブルにする。
1
Single-ended source negative input
(CMOS mode)
SYSREF シングルエンド・レシーバ・モードの場合（レジスタ 0x0404、ビット
0 = 0）、イネーブルにするシングルエンド入力ピンを選択します。
1 = SYSREF 入力（SYSREF_IN ピン）からの負レシーバを選択。
0 = SYSREF 入力（SYSREF_IN ピン）からの正レシーバを選択（デフォル
ト）。
0
SYSREF differential receiver enable
1 = 差動レシーバ・モード、シングルエンド・レシーバをディスエーブルにす
る。
0 =シングルエンド・レシーバ・モード（デフォルト）。
Rev. 0 | 61/66
AD9528
データシート
パワーダウン・コントロール(レジスタ 0x0500 ～レジスタ 0x0504)
表 64.パワーダウン・コントロール・イネーブル.
Address
0x0500
Bits
[7:5]
Bit Name
Reserved
Description
4
Bias generation power-down disable
or power-down
0 = パワーダウン
3
PLL2 power-down enable
予約済み
1 = 通常動作
0 = 通常動作
1 = パワーダウン
2
PLL1 power-down enable
0 = 通常動作
1 = パワーダウン
1
Clock distribution power-down enable
0
Chip power-down enable
0 = 通常動作
1 = パワーダウン
0 =通常動作
1 = パワーダウン
表 65.出力チャンネル・パワーダウンのコントロール
Address
0x0501
Bits
7
Bit Name
Channel 7 power-down
Description
0 = 通常動作
1 = チャンネル 7 パワーダウン
6
Channel 6 power-down
5
Channel 5 power-down
4
Channel 4 power-down
3
Channel 3 power-down
0 = 通常動作
1 = チャンネル 6 パワーダウン
0 = 通常動作
1 = チャンネル 5 パワーダウン
0 = 通常動作
1 = チャンネル 4 パワーダウン
0 = 通常動作
1 = チャンネル 3 パワーダウン
2
Channel 2 power-down
0 = 通常動作
1 = チャンネル 2 パワーダウン
0 = 通常動作
1
Channel 1 power-down
0
Channel 0 power-down
[7:6]
Reserved
予約済み
5
Channel 13 power-down
0 = 通常動作
4
Channel 12 power-down
3
Channel 11 power-down
2
Channel 10 power-down
1
Channel 9 power-down
1 = チャンネル 1 パワーダウン
0 = 通常動作
1 = チャンネル 0 パワーダウン
0x0502
1 = チャンネル 13 パワーダウン
0 = 通常動作
1 = チャンネル 12 パワーダウン
0 = 通常動作
1 = チャンネル 11 パワーダウン
0 = 通常動作
1 = チャンネル 10 パワーダウン
0 = 通常動作
1 = チャンネル 9 パワーダウン
0
Channel 8 power-down
0 = 通常動作
1 = チャンネル 8 パワーダウン
Rev. 0 | 62/66
AD9528
データシート
表 66.LDO レギュレータ・イネーブル
Address
0x0503
Bits
7
Bit Name
Channel 7 LDO enable
6
Channel 6 LDO enable
5
Channel 5 LDO enable
4
Channel 4 LDO enable
3
Channel 3 LDO enable
Description
0: チャンネル 7 LDO パワーダウン
1: 通常動作
0:チャンネル 6 LDO パワーダウン
1: 通常動作
0:チャンネル 5 LDO パワーダウン
1: 通常動作
0:チャンネル 4 LDO パワーダウン
1: 通常動作
0:チャンネル 3 LDO パワーダウン
1: 通常動作
2
Channel 2 LDO enable
1
Channel 1 LDO enable
0
Channel 0 LDO enable
7
PLL2 LDO enable
0:チャンネル 2 LDO パワーダウン
1: 通常動作
0:チャンネル 1 LDO パワーダウン
1: 通常動作
0:チャンネル 0 LDO パワーダウン
1: 通常動作
0x0504
0:PLL2 LDO パワーダウン
1: 通常動作
6
PLL1 LDO enable
5
Channel 13 LDO enable
4
Channel 12 LDO enable
3
Channel 11 LDO enable
0:PLL1 LDO パワーダウン
1: 通常動作
0: チャンネル 13 LDO パワーダウン
1: 通常動作
0:チャンネル 12 LDO パワーダウン
1: 通常動作
0:チャンネル 11 LDO パワーダウン
1: 通常動作
2
Channel 10 LDO enable
1
Channel 9 LDO enable
0
Channel 8 LDO enable
0:チャンネル 10 LDO パワーダウン
1: 通常動作
0:チャンネル 9 LDO パワーダウン
1: 通常動作
0:チャンネル 8 LDO パワーダウン
1: 通常動作
Rev. 0 | 63/66
AD9528
データシート
ステータス・コントロール (レジスタ 0x0505 ～レジスタ 0x0509)
表 67.ステータス・コントロール信号
Address
0x0505
Bits
[7:0]
Bit Name
Status Monitor 0 control
Description
Bit 5
Bit 4
0
0
0
0
Bit 3
0
0
Bit 2
0
0
Bit 1
0
0
Bit 0
0
1
Mux Out
GND
0
0
0
0
1
0
PLL1 はロックしている
0
0
0
0
1
1
PLL2 はロックしている
0
0
0
1
0
0
両方のリファレンス(REFA と REFB)が消失
している
0
0
0
1
0
1
両方のリファレンスが消失し、PLL2 がロッ
クしている
0
0
0
1
1
0
REFB を選択している ( auto select mode に
のみ適用)
REFA は正常
PLL1 と PLL2 はロックしている。
0
0
0
1
1
1
0
0
1
0
0
0
REFB は正常
0
0
1
0
0
1
PLL1 はホールドオーバー状態
0
0
1
0
1
0
VCXO は正常
0
0
1
0
1
1
PLL1 フィードバックは正常
0
0
1
1
0
0
PLL2 フィードバック・クロックは正常
0
0
1
1
0
1
高速ロックが進行中
0
0
1
1
1
0
REFA と REFB は正常
0
0
1
1
1
1
すべてのクロックは正常
0
1
0
0
0
0
PLL1 フィードバックの分周比 2
0
1
0
0
0
1
PLL1 PFD ダウン分周比 2
0
1
0
0
1
0
PLL1 REF の分周比 2
0
1
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
1
0
1
PLL1 PFD アップ分周比 2
GND
GND
GND
GND
“010111”の後のすべてのビットの組み合わせは予約済みである事に注意してください
0x0506
[7:0]
Status Monitor 1 control
Bit 5
0
0
Bit 4
0
0
Bit 3
0
0
Bit 2
0
0
Bit 1
0
0
Bit 0
0
1
PLL1 と PLL2 はロックしている
0
0
0
0
1
0
PLL1 はロックしている
0
0
0
0
1
1
PLL2 はロックしている
0
0
0
1
0
0
両方のリファレンス(REFA と REFB)が消失
している
0
0
0
1
0
1
両方のリファレンスが消失し、PLL2 がロッ
クしている
0
0
0
1
1
0
REFB を選択している ( auto select mode にの
み適用)
0
0
0
1
1
1
REFA は正常
0
0
1
0
0
0
REFB は正常
0
0
1
0
0
1
PLL1 はホールドオーバー状態
0
0
1
0
1
0
VCXO は正常
0
0
1
0
1
1
PLL1 フィードバックは正常
0
0
1
1
0
0
PLL2 フィードバック・クロックは正常
0
0
1
1
0
1
高速ロックが進行中
0
0
1
1
1
0
REFA と REFB は正常
0
0
1
1
1
1
すべてのクロックは正常
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
GND
GND
GND
GND
0
1
0
1
0
1
PLL1 PFD ダウン分周比 2
Rev. 0 | 64/66
Mux Out
GND
PLL1 フィードバックの分周比 2
AD9528
データシート
Address
Bits
Bit Name
Description
0
1
0
1
1
0
PLL1 REF の分周比 2
0
0
1
1
1
PLL1 PFD アップ分周比 2
1
“010111”の後のすべてのビットの組み合わせは予約済みである事に注意してください
0x0507
[7:4]
Reserved
3
STATUS1 pin Output
enable
予約済み。
STATUS1 ピンのステータスをイネーブルにします。
1: ステータス出力をイネーブルにする。
0: ステータス出力をディスエーブルにする。
2
STATUS0 pin Output
enable
STATUS0 ピンのステータスをイネーブルにします。
1: ステータス出力をイネーブルにする。
0: ステータス出力をディスエーブルにする。
1
STATUS0 pin divider
enable
STATUS0 ピンにおいて 4 分周をイネーブルにします。従って（PFD 入力クロックのよう
な）より低い周波数でダイナミック信号を観察できます。ステータス・ピンの DC ステータ
ス(レジスタ 0x0505、ビット[5:0]の設定が 000000 ～ 001111 の範囲の時に起こる）とともには
使用されません。
1: イネーブル。
0: ディスエーブル。
0
STATUS1 pin divider
enable
STATUS0 ピンにおいて 4 分周をイネーブルにします。従って（PFD 入力クロックのよう
な）より低い周波数でダイナミック信号を観察できます。ステータス・ピンの DC ステータ
ス(レジスタ 0x0506、ビット[5:0]の設定が 000000 ～ 001111 の範囲の時に起こる）とともには
使用されません。
1: イネーブル。
0: ディスエーブル。
表 68.リードバック・レジスタ（リードバック 0 とリードバック 1)
Address
0x0508
Bits
7
Bit Name
PLL2 feedback status
Description
6
PLL1 feedback status
5
VCXO status
4
Both REFA/REFB missing
3
REFB status
2
REFA status
1 =正常。
1
PLL2 locked status
1 = ロック
0
PLL1 locked status
[7:4]
Reserved
予約済み
3
Holdover active status
1 = ホールドオーバーがアクティブ（両方のリファレンスが消失している）。
2
Selected reference
1 = 正常。
0 = オフ/クロックが消失している。
1 = 正常。
0 = オフ/クロックが消失している。
1 = 正常。
0 = オフ/クロックが消失している。
1 = オフ/クロックが消失している。
0 = 正常。
1 = 正常。
0 = オフ/クロックが消失している。
0 = オフ/クロックが消失している。
0 = アンロック
1 = ロック
0 = アンロック
0x0509
0 = 通常動作
選択されたリファレンス（デバイスが自動的にリファレンスを選択する時のみ適用
する；例えば、手動制御モードでは適用されない）。
1 = REFB。
0 = REFA。
1
Fast Lock in progress
1 = 高速ロックが進行中
0 = 高速ロックは進行中ではない
0
VCO calibration busy status
1 = VCO キャリブレーションが進行中。
0 = VCO キャリブレーションは進行中ではない。
Rev. 0 | 65/66
AD9528
データシート
外形寸法
10.10
10.00 SQ
9.90
0.60
0.42
0.24
0.60
0.42
0.24
0.30
0.23
0.18
55
54
72
1
PIN 1
INDICATOR
PIN 1
INDICATOR
9.85
9.75 SQ
9.65
0.50
BSC
0.50
0.40
0.30
18
37
19
36
TOP VIEW
BOTTOM VIEW
0.80 MAX
0.65 TYP
12° MAX
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4
図 55.
0.25 MIN
8.50 REF
06-25-2012-C
1.00
0.85
0.80
5.45
5.30 SQ
5.15
EXPOSED
PAD
72 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ]
10 mm × 10 mm ボディ、極薄クワッド
(CP-72-6) 寸法: mm
オーダー・ガイド
Model 1
AD9528BCPZ
AD9528BCPZ-REEL7
AD9528/PCBZ
1
Temperature Range
−40°C to +85°C
−40°C to +85°C
Package Description
72-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
72-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
Evaluation Board
Z = RoHS 準拠製品。
Rev. 0 | 66/66
Package Option
CP-72-6
CP-72-6

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