2.5∼5.5V、500μAクワッド電圧出力 10ピンμSOICの8/10/12ビットD/Aコンバータ AD5304/AD5314/AD5324* 特長 概要 AD5304 10ピンμSOICのバッファ4個付きの8ビットDAC AD5314 10ピンμSOICのバッファ4個付きの10ビットDAC AD5324 10ピンμSOICのバッファ4個付きの12ビットDAC 低消費電力動作：3V電源で500μA、5V電源で600μA 電源：＋2.5∼＋5.5V 全コードに対する単調性を設計により保証 パワーダウン：3V電源で80nA、5Vで200nAまで ダブルバッファ入力ロジック 出力範囲：0∼VREF 0Vへのパワーオン・リセット 出力の同時更新（LDAC機能） 低消費電力のSPITM、QSPITM、MICROWIRETM、DSPコンパ チブルの3線式シリアル・インターフェース レールtoレール出力のバッファ・アンプを内蔵 温度範囲：−40∼＋105℃ アプリケーション ポータブルのバッテリ駆動機器 ゲインとオフセットのデジタル調整 プログラマブルな電圧／電流源 プログラマブルな減衰器 工業用プロセス制御 AD5304（8ビット）AD5314（10ビット）AD5324（12ビッ ト）は、10ピンμSOICパッケージのバッファ付き電圧出力 クワッドDACです。単電源＋2.5∼＋5.5Vで動作し、500μA （3V）の低消費電力です。内蔵出力アンプは、レールtoレー ルの出力振幅を可能にし、0.7V/μsの高速スルーレートを達 成しています。最大クロック・レート30MHzで動作する3線 式シリアル・インターフェースを使用しており、標準の SPI/QSPI/MICROWIRE/DSPインターフェース規格と互換性 があります。 AD5304/AD5314/AD5324内蔵のDAC4個に対するリファレン スは、1本のリファレンス・ピンから発生されます。全DAC 出力は、ソフトウェアLDAC機能を使って同時に更新できま す。AD5304/AD5314/AD5324は、パワーオン・リセット回 路を内蔵しており、パワーアップ時にDAC出力を0Vにし、 デバイスに対する有効な書き込みが行われるまで、この0V を維持します。また、消費電流を5Vで200nA（3Vで80nA） に削減するパワーダウン機能も備えています。 AD5304/AD5314/AD5324は、通常動作での消費電力が小さ いため、ポータブルのバッテリ駆動機器に最適です。消費 電力は、5Vで3mW、3Vで1.5mWであり、パワーダウン・モ ードでは1μWに減少します。 機能ブロック図 VDD REFIN LDAC SCLK SYNC 入力レジスタ DACレジスタ ストリング DAC A バッファ VOUTA 入力レジスタ DACレジスタ ストリング DAC B バッファ VOUTB 入力レジスタ DACレジスタ ストリング DAC C バッファ VOUTC 入力レジスタ DACレジスタ ストリング DAC D バッファ VOUTD インターフェース・ ロジック DIN パワーオン・ リセット AD5304/AD5314/AD5324 パワーダウン・ ロジック GND *米国特許No.5,969,657で保護されています。その他の特許は申請中です。 SPIとQSPIは、Motorola, Inc.の商標です。 MICROWIREは、NAtional Semiconductor Corporationの商標です。 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、そ REV. B 許または特許の権利の使用を許諾するものでもありません。 アナログ・デバイセズ株式会社 の情報の利用または利用したことにより引き起こされる第3者の特許または権利の侵害 に関して、当社はいっさいの責任を負いません。さらに、アナログ・デバイセズ社の特 本 社／東京都港区海岸1-16-1 電話03 （5402）8400 〒105-6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原3-5-36 電話06（6350）6868（代） 〒532-0003 新大阪第二森ビル AD5304/AD5314/AD5324―仕様 （特に指定のない限り、VDD＝2.5∼5.5V、VREF＝2V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続） 、TMIN∼TMAXで仕 様規定） 1 パラメータ Min DC性能3,4 AD5304 分解能 相対精度 微分非直線性 AD5314 分解能 相対精度 微分非直線性 AD5324 分解能 相対精度 微分非直線性 オフセット誤差 ゲイン誤差 下側デッドバンド オフセット誤差ドリフト5 ゲイン誤差ドリフト5 DC電源変動除去比5 DCクロストーク5 DACリファレンス入力5 VREF入力範囲 VREF入力インピーダンス Bバージョン2 Typ Max リファレンス・フィードスルー 出力特性5 最小出力電圧6 最大出力電圧6 DC出力インピーダンス 短絡電流 パワーアップ時間 ±1 ±0.25 ビット LSB LSB 全コードに対する単調性を設計により保証 10 ±0.5 ±0.05 ±4 ±0.5 ビット LSB LSB 全コードに対する単調性を設計により保証 VDD V kΩ MΩ dB 0.001 V VDD−0.001 0.5 25 16 2.5 5 V Ω mA mA μs μs 全コードに対する単調性を設計により保証 図2と図3を参照 図2と図3を参照 下側デッドバンドはオフセット誤差が負の場合のみ存在 ΔVDD＝±10% RL＝2kΩ∼GND、∼VDD 通常動作 パワーダウン・モード 周波数＝10kHz 出力アンプの最小および最大の駆動能力をあらわ します。 VDD＝5V VDD＝3V パワーダウン・モードから。VDD＝5V パワーダウン・モードから。VDD＝3V ±1 0.8 0.6 0.5 μA V V V V V V pF 5.5 V 600 500 900 700 μA μA VIH＝VDD、VIL＝GND VIH＝VDD、VIL＝GND 0.2 0.08 1 1 μA μA VIH＝VDD、VIL＝GND VIH＝VDD、VIL＝GND 2.4 2.1 2.0 ピン容量 電源条件 VDD 7 IDD（通常モード） VDD＝4.5∼5.5V VDD＝2.5∼3.6V IDD（パワーダウン・モード） VDD＝4.5∼5.5V VDD＝2.5∼3.6V ビット LSB LSB FSRの% FSRの% mV FSR/℃のppm FSR/℃のppm dB μV ±16 ±1 ±3 ±1 60 45 ＞10 −90 ロジック入力5 入力電流 VIL、入力ロー電圧 VIH、入力ハイ電圧 条件／備考 8 ±0.15 ±0.02 12 ±2 ±0.2 ±0.4 ±0.15 20 −12 −5 −60 200 0.25 37 単位 3 2.5 VDD＝5V±10% VDD＝3V±10% VDD＝2.5V VDD＝5V±10% VDD＝3V±10% VDD＝2.5V 注 1. 用語集を参照。 2. 温度範囲：Bバージョン：−40∼＋105℃、25℃でのtyp値 3. 出力無負荷でテストしたDC仕様。 4. 直線性はコード範囲を縮小してテストしています。AD5304（コード8∼248） 、AD5314（コード28∼995） 、AD5324（コード115∼3981）。 5. 設計と製品特性により保証しますが、出荷テストは行いません。 6. アンプ出力が最小電圧に到達するためには、オフセット誤差は負である必要があります。アンプ出力が最大電圧に到達するためには、VREF＝VDDで、かつ“オフセットとゲインの和”の誤差が正であ る必要があります。 7. IDD仕様は、すべてのDACコードに有効です。インターフェースは非アクティブ状態。すべてのDACはアクティブ状態。負荷電流は除きます。 仕様は予告なく変更されることがあります。 2 REV. B AD5304/AD5314/AD5324 AC特性1（特に指定のない限りVDD＝2.5∼5.5V、RL＝2kΩ∼GND、CL＝200pF∼GND、TMIN∼TMAXで仕様規定） パラメータ2 Bバージョン3 Typ Max Min 出力電圧セトリング・タイム AD5304 AD5314 AD5324 スルーレート 主要コード変化時のグリッチ電力 デジタル・フイードスルー デジタル・クロストーク DAC間クロストーク マルチプル帯域幅 合計高調波歪み 6 7 8 0.7 12 1 1 3 200 −70 単位 8 9 10 μs μs μs V/μs nV-s nV-s nV-s nV-s kHz dB 条件／備考 VREF＝VDD＝5V 1/4から3/4スケールに変化（40HexからC0Hex） 1/4から3/4スケールに変化（100Hexから300Hex） 1/4から3/4スケールに変化（400HexからC00Hex） 主要キャリの付近で1LSB変化 VREF＝2V±0.1Vp-p VREF＝2.5V±0.1Vp-p、周波数＝10kHz 注 1.設計と製品特性により保証しますが、出荷テストは行いません。 2.用語集を参照。 3.温度範囲：Bバージョン：−40∼＋105℃； 25℃でのtyp値 仕様は予告なく変更されることがあります。 タイミング特性1,2,3（特に指定のない限りVDD＝2.5∼5.5V、TMIN∼TMAXで仕様規定） パラメータ TMIN, TMAX での限界 VDD＝2.5∼3.6V VDD＝3.6∼5.5V 単位 条件／備考 t1 t2 t3 t4 t5 t6 t7 t8 40 16 16 0 5 4.5 0 80 ns min ns min ns min ns min ns min ns min ns min ns min SCLKサイクル・タイム SCLKハイタイム SCLKロータイム SYNCからSCLKへの立ち上がりエッジのセットアップ・タイム データ・セットアップ・タイム データ・ホールド・タイム SCLK立ち下がりエッジからSYNC立ち上がりエッジまで SYNCの最小ハイ時間 33 13 13 0 5 4.5 0 33 注 1. 設計と製品特性により保証しますが、出荷テストは行いません。 （VIL＋VIH）/2の電圧レベルからの時間とします。 2. すべての入力信号はtr＝tf＝5ns（VDDの10∼90%）で規定し、 3. 図1を参照してください。 仕様は予告なく変更されることがあります。 t1 SCLK t8 t3 t2 t7 t4 SYNC t6 t5 DIN DB15 図1 REV. B DB0 シリアル・インターフェースのタイミング図 3 AD5304/AD5314/AD5324 絶対最大定格1、2（特に指定のない限り、TA＝25℃） ピン配置 VDD∼GND････････････････････････････････−0.3∼＋7V デジタル入力電圧∼GND･････････････−0.3V∼VDD＋0.3V 入力リファレンス∼GND･････････････−0.3V∼VDD＋0.3V VOUTA-D∼GND ･････････････････････−0.3V∼VDD＋0.3V 10 SYNC VDD 1 動作温度範囲 工業用（Bバージョン）･････････････････−40∼＋105℃ 保存温度範囲 ･･･････････････････････････−65∼＋150℃ VOUTA 2 VOUTB 3 AD5304/ AD5314/ AD5324 9 SCLK 8 DIN 7 GND 上面図 （縮尺は異な り ます） 6 V REFIN 5 OUTD VOUTC 4 接合温度（TJ max）･･････････････････････････････150℃ 10ピンμSOICパッケージ ワット損 ･････････････････････････（TJ max−TA）/θJA θJA熱インピーダンス ･･･････････････････････206℃/W θJC熱インピーダンス ････････････････････････44℃/W ハンダ付け ピーク温度 ････････････････････････････220＋5/−0℃ ピーク温度の継続時間 ･･････････････････････10∼40秒 1 上記の絶対最大定格を超えるストレスを加えると、デバイスに永久的な損傷を与えることがあ ります。この定格はストレス定格の規定のみを目的とするものであり、この仕様の動作セクシ ョンに記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長期間 絶対最大定格条件に置くと、デバイスの信頼度に影響を与えることがあります。 2 最大100mAまでの過渡電流では、SCRラッチアップは発生しません。 ピン機能の説明 ピン番号 記号 機能 1 VDD 2 3 4 5 6 7 8 VOUTA VOUTB VOUTC REFIN VOUTD GND DIN 9 SCLK 10 SYNC 電源入力。AD5304/AD5314/AD5324は2.5∼5.5V電源で動作でき、電源はGNDにデカップリングする必要があ ります。 DACAからのバッファされたアナログ電圧出力。出力アンプはレールtoレールの動作を行います。 DAC Bからのバッファされたアナログ電圧出力。出力アンプはレールtoレールの動作を行います。 DAC Cからのバッファされたアナログ電圧出力。出力アンプはレールtoレールの動作を行います。 4個の全DACに共通なリファレンス入力ピン。入力範囲は0.25V∼VDDです。 DAC Dからのバッファされたアナログ電圧出力。出力アンプはレールtoレールの動作を行います。 デバイス上の全回路に対するグラウンド・リファレンス・ポイント。 シリアル・データ入力。このデバイスは、16ビットのシフト・レジスタを内蔵しています。データは、シリ アル・クロック入力の立ち下がりエッジでレジスタに入力されます。DIN入力バッファは、各書き込みサイ クルの後でパワーダウンされます。 シリアル・データ入力。データは、シリアル・クロック入力の立ち下がりエッジでシフト・レジスタに入力 されます。データは、最大30MHzのクロック速度で転送することができます。SCLK入力バッファは、各書き 込みサイクルの後でパワーダウンされます。 アクティブローのコントロール入力。これは、入力データに対するフレーム同期信号です。SYNCがローにな ると、入力シフト・レジスタがイネーブルにされ、データは後続の16個のクロックの立ち下がりエッジで入 力されます。SCLKの16番目の立ち下がりエッジの前にSYNCをハイにすると、SYNCの立ち上がりエッジは 割り込みとして機能するため、デバイスは書き込みシーケンスを無視します。 オーダー・ガイド 製品モデル 温度範囲 パッケージ パッケージ・オプション ブランド AD5304BRM AD5314BRM AD5324BRM −40∼＋105℃ −40∼＋105℃ −40∼＋105℃ 10ピンμSOIC 10ピンμSOIC 10ピンμSOIC RM-10 RM-10 RM-10 DBB DCB DDB 注意 ESD（静電放電）の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、 検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪 失を回避するために、適切なESD予防措置をとるようお奨めします。 4 WARNING! ESD SENSITIVE DEVICE REV. B AD5304/AD5314/AD5324 デジタル・クロストーク 1つのDACの入力レジスタにおけるフルスケール・コード変 化（全ビット“0”から全ビット“1”への変化、およびその 逆の変化）から、ミッドスケール・レベルにある別のDACの 出力に混入したグリッチ・インパルス。nV-secで表示します。 用語集 相対精度 基本周波数（FFT解析によって決定される）のスペクトル・ パワーが3dB減衰するアナログ入力周波数です。DACの場 合、相対精度すなわち積分非直線性（INL）は、DAC伝達 関数の上下両端を結ぶ直線からの最大偏差（LSB数で表示） を表します。図4∼6は、代表的なINLとコードとの関係を表 しています。 DAC間クロストーク デジタル・コードの変化とそれに続くDACの出力変化に起 因して、別のDAC出力に混入するグリッチ・インパルス。 これには、デジタル・クロストークとアナログ・クロスト ークの両方が含まれます。LDACビットをローに設定して、 DACの1つにフルスケール・コード変化（全ビット“0”か ら全ビット“1”への変化、およびその逆の変化）をロード して、別のDAC出力をモニターすることにより測定します。 グリッチの電力はnV-secで表示します。 微分非直線性 微分非直線性（DNL）は、隣接する2つのコードの間におけ る測定された変化と理論的な1LSB変化との差をいいます。 最大±1LSBの微分非直線性の仕様は、単調性を保証するも のです。AD5304/AD5314/AD5324 DACは設計により単調性 を保証しています。図4∼9は、代表的なDNLとコードとの 関係を表しています。 マルチプル帯域幅 DAC内のアンプの帯域幅は有限です。マルチプル帯域幅は これを表します。入力されたリファレンスのサイン波 （DACにフルスケール・コードをロード）は、出力に現われ ます。マルチプル帯域幅は、出力振幅が入力より3dB小さい 周波数で表します。 オフセット誤差 DACと出力アンプのオフセット誤差の値を表します。フル スケール範囲のパーセント値で表示します。 ゲイン誤差 DACのスパン誤差を表します。理論値からの実際のDAC伝 達特性の傾きの差をフルスケール範囲のパーセント値で表 したものです。 合計高調波歪み（THD） 理想値のサイン波とDACを使ったために減衰したサイン波と の差。DACに対する基準としてサイン波を使ったときにDAC出 力に現われる高調波がTHDになります。dB値で表示します。 オフセット誤差ドリフト オフセット誤差の温度変化を表します。（フルスケール範囲 のppm）/℃で表示します。 出力電圧 ゲイン誤差ドリフト ゲイン誤差の温度変化を表します。（フルスケール範囲の ppm）/℃で表示します。 ゲイン誤差と オフセット誤差の和 理想値 実測値 電源変動除去比（PSRR） 電源電圧変化のDAC出力に対する影響を表します。PSRRは、 VOUT変化の、DACフルスケール出力のVDD変化に対する比で す。dB値で表示します。VREFを2Vに固定して、VDDを±10% 変化させます。 負の オフセット誤差 DACコード デッドバンド・コード DCクロストーク フルスケール・コード変化（全ビット“0”から全ビット “1”への変化、およびその逆の変化）に対する応答として の、1つのDACのミッドスケールにおける出力レベルのDC 変化と別のDACの出力変化。Vで表示します。 アンプの フットルーム （1mV） 負の オフセット誤差 リファレンスのフイードスルー DAC出力に変化がない時の、DAC出力における信号振幅の リファレンス入力に対する比。dB値で表示します。 図2 主要コード変化時のグリッチ電力 DACレジスタ内のコードの状態が変化したときに、アナロ グ出力に注入されるインパルスの電力。通常、nV-secで表 すグリッチの面積として規定され、主要なキャリ変化（011 ...11から100 ...00へまたは100 ...00から011 ...11へ）時に、デ ジタル・コードが1LSBだけ変化したときに測定されます。 負のオフセットを持つ伝達関数 ゲイン誤差と オフセット誤差の和 実測値 出力電圧 理想値 デジタル・フイードスルー DAC出力に書き込みが行われていない（SYNCがハイ） ときの、 デバイスのデジタル入力ピンからDACのアナログ出力に注入 されるインパルスを表します。nV-secで規定され、デジタル入 力ピンでの最悪時の変化、例えば全ビット “0”から全ビット “1” への変化、またはその逆の変化のときに測定されます。 REV. B 正のオフセット DACコード 図3 5 正のオフセットを持つ伝達関数 AD5304/AD5314/AD5324 3 1.0 TA = 25°C VDD = 5V 12 TA = 25 °C VDD = 5V 2 8 1 4 TA = 25 °C VDD = 5V 0 INL 誤差 – LSBs INL 誤差 – LSBs INL 誤差 – LSBs 0.5 0 –1 0 –4 –0.5 –8 –2 –1.0 50 0 100 150 コード 200 図4 AD5304の代表的なINLのプロット 0.3 –3 250 200 400 600 コード 800 1000 図5 AD5314の代表的なINLのプロット 0.6 TA = 25 °C VDD = 5V 0.2 –12 0 0 1000 2000 コード 3000 4000 図6 AD5324の代表的なINLのプロット 1 TA = 25 °C VDD = 5V TA = 25°C VDD = 5V 0.4 0 –0.1 DNL 誤差 – LSBs DNL 誤差 – LSBs DNL 誤差 – LSBs 0.5 0.1 0.2 0 –0.2 0 –0.5 –0.2 –0.3 –0.4 0 50 100 150 コード 200 図7 AD5304の代表的なDNLのプロット –1 –0.6 250 0 200 400 600 コード 800 図8 AD5314の代表的なDNLのプロット 0.5 0 1000 4000 0.3 V DD = 5V V REF = 2V 最大 INL 0.5 0.25 0.2 0 最小 DNL 最大 DNL 0.1 誤差 – % 最大 DNL 誤差 – LSBs 誤差 – LSBs 3000 1 V DD = 5V V REF = 3V 0.4 最大 INL 2000 コード 図9 AD5324の代表的なDNLのプロット 0.5 V DD = 5V T A = 25 °C 1000 0 –0.1 ゲイン誤差 0 オフセット誤差 最小 DNL –0.2 –0.25 –0.5 –0.3 最小 INL 最小 INL –0.4 –0.5 01 23 VREF – V 4 図10 AD5304のINL誤差および DNL誤差 対 VREF 5 –0.5 40 0 40 80 温度 – °C 図11 AD5304のINL誤差および DNL誤差 対 温度 6 120 –1 40 0 40 80 120 温度 – °C 図12 AD5304のオフセット誤差 およびゲイン誤差 対 温度 REV. B AD5304/AD5314/AD5324 5 0.2 TA = 25 ℃ VREF = 2V 0.1 5V ソース 500 3V ソース 400 4 –0.1 –0.3 IDD – µ A 3 VOUT – V –0.2 2 300 200 オフセット誤差 –0.4 1 3V シンク 100 5V シンク –0.5 –0.6 TA = 25 ℃ VDD = 5V VREF = 2V ゲイン誤差 0 誤差 – % 600 0 1 2 3 VDD – V 4 5 0 6 図13 オフセット誤差およびゲイン誤差 対 VDD 0 図14 600 1 2 3 4 シンク／ソース電流―mA 5 0 6 フルスケール ゼロスケール コード VOUTの電流ソース／シンク能力 図15 0.5 1000 0.4 900 電源電流 対 DACコード TA = 25 ℃ –40 ℃ 500 +25 ℃ +105 ℃ 800 300 0.3 IDD – µ A IDD – µ A IDD – µ A 400 –40 ℃ 0.2 +25 ℃ 200 VDD = 5V 600 0.1 100 700 500 VDD = 3V +105 ℃ 0 2.5 3.0 図16 CH1 3.5 4.0 VDD – V 4.5 5.0 0 2.5 5.5 電源電流 対 電源電圧 ℃ TA = 25 5µs VDD = 5V VREF = 5V 図17 CH1 3.0 3.5 4.0 VDD – V 4.5 5.0 5.5 パワーダウン電流 対 電源電圧 SCLK CH1 1V, CH2 5V, TIME BASE= 1 µ s/DIV 図19 1/2スケール設定（1/4スケールから 3/4スケールへのコード変化） 図18 TA = 25 ℃ VDD = 5V VREF = 2V CH1 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 VLOGIC – V 電源電流とロジック入力電圧の関係 TA = 25 ℃ VDD = 5V VREF = 2V VOUTA VOUTA CH2 CH2 0 VDD VOUTA REV. B 400 CH2 CH1 2V, CH2 200mV, TIME BASE = 200 µ s/DIV 図20 パワーオン・リセット時の 0V出力 7 SCLK CH1 500mV, CH2 5V, TIME BASE= 1 µ s/DIV 図21 パワーダウン終了時のミッド スケール出力 AD5304/AD5314/AD5324 2.50 10 0 VDD = 5V –10 2.49 –20 dB 周波数 VOUT – V VDD = 3V –30 2.48 –40 –50 2.47 300 350 400 450 500 IDD – µ A 550 600 1µ s/DIV 図23 AD5324の主要コード変化時 のグリッチ電力 図22 VDD＝3VおよびVDD＝5Vで のIDDのヒストグラム –60 0.01 0.1 1 10 100 周波数 – kHz 1k 10k 図24 マルチプル帯域幅（小信 号周波数応答） 0.02 VDD = 5V TA = 25 ℃ 1mV/DIV フルスケール誤差 – V 0.01 0 –0.01 –0.02 0 1 図25 2 3 VREF – V 4 5 6 フルスケール誤差 対 VREF 150ns/DIV 図26 DAC間クロストーク 8 REV. B AD5304/AD5314/AD5324 DACのリファレンス入力 4個のDACに対して、リファレンス入力ピンは1本です。リ ファレンス入力にはバッファがありません。リファレン ス・アンプのヘッドルームとフットルームには制約が無い ため、0.25V∼VDDの電圧が得られます。 外部回路（例えば、REF192）のリファレンスはバッファを 使用することを推奨します。入力インピーダンスは、45kΩ （typ）です。 機能説明 AD5304（8ビット）AD5314（10ビット）AD5324（12ビッ ト）は、CMOSプロセスで製造された抵抗ストリング型ク ワッドDACです。各デバイスは4個の出力バッファ・アンプ を内蔵しており、3線式シリアル・インターフェースを使っ て書き込みを行います。単電源2.5∼5.5Vで動作し、出力バ ッファ・アンプはスルーレート0.7V/μsのレールtoレール出 力振幅を提供します。4個のDACは1つのリファレンス入力 ピンを共用しています。AD5304/AD5314/AD5324はプログ ラマブルなパワーダウン・モードを持ち、このモードでは すべてのDACが完全にオフになりハイ・インピーダンス出 力になります。 出力アンプ 出力バッファ・アンプは出力でレールtoレール電圧を発生 でき、リファレンス＝VDDの場合に、0V∼VDDの出力範囲を 発生します。GNDまたはVDDに接続された2kΩと、これに並 列接続された500pFの負荷を駆動できます。図14に、出力ア ンプのソース能力とシンク能力を示します。 スルーレートは0.7V/μsで、±0.5LSBへのハーフスケール・ セトリング・タイム（8ビット）は6μsです。 D/Aコンバータ部 各DACチャンネルのアーキテクチャは、抵抗ストリング DACとそれに続く出力バッファ・アンプで構成されていま す。REFINピンの電圧は、DACのリファレンス電圧を提供 します。図27に、DACアーキテクチャのブロック図を示し ます。DACへの入力コードは自然2進数を使っているため、 理想値の出力電圧は次式で得られます。 VOUT = パワーオン・リセット AD5304/AD5314/AD5324はパワーオン・リセット機能を内 蔵しているため、規定の状態でパワーアップします。パワ ーオン状態は次のようになります。 V REF × D 2N −通常動作が開始されます。 −出力電圧が0Vに設定されます。 ここで、 D＝DACレジスタにロードされるバイナリ・コードの10進 数表示。 AD5304（8ビット）の場合0∼255 AD5314（10ビット）の場合0∼1023 AD5324（12ビット）の場合0∼4095 入力レジスタとDACレジスタにはゼロが設定され、デバイ スに有効な書き込みシーケンスが実行されるまでこの状態 が維持されます。この機能は、デバイスのパワーアップ時 のDAC出力状態が既知である必要のあるアプリケーション で特に便利です。 N＝DACの分解能 シリアル・インターフェース AD5304/AD5314/AD5324は、多彩な機能を持つ3線式シリア ル・インターフェースを介して制御されます。このインタ ーフェースは、最大30MHzのクロック・レートで動作する ことができ、SPI、QSPI、MICROWIRE、DSPの各インター フェース規格と互換性を持っています。 REFIN 入力レジスタ DACレジスタ レジスタ・ ストリング VOUT A 入力シフト・レジスタ 入力シフト・レジスタは16ビット幅です。データは、シリ アル・クロック入力SCLKの制御のもとで16ビット・ワード としてデバイスに入力されます。図1は、動作のタイミング 図です。16ビット・ワードは、4ビットのコントロール・ビ ッ ト と 、 そ れ に 続 く 8 ビ ッ ト （ A D 5 3 0 4 ）、 1 0 ビ ッ ト （AD5314）、12ビット（AD5324）のDACデータにより構成 されます。データはMSB（ビット15）先頭でロードされ、 先頭の2ビットにより、データの対象（DAC A、DAC B、 DAC C、DAC D）が指定されます。ビット13とビット12は、 DACの動作モードを制御します。ビット13はPDであり、デ バイスの通常モードまたはパワーダウン・モードを指定し ます。ビット12はLDACであり、DACレジスタと出力の更 新タイミングを制御します。 出力バッファアンプ 図3 正のオフセットを持つ伝達関数 レジスタ・ストリング 図28に、抵抗ストリング部分 を示します。各値をRとしたシ ンプルなレジスタ・ストリン グになっています。DACレジ スタにロードされるデジタ ル・コードにより、出力アン プに供給する電圧を取り出す ストリング上のノードが決定 されます。スイッチの内の1つ が閉じてストリングがアンプ に接続されて、電圧が取り出 されます。レジスタ・ストリ ングなので、単調性が保証さ れています。 REV. B R R R 出力アンプへ R 表I R 図28 レジスタ・ストリング 9 AD53x4のアドレス・ビット A1 A0 指定されるDAC 0 0 1 1 0 1 0 1 DAC A DAC B DAC C DAC D AD5304/AD5314/AD5324 ビット15 (MSB) A1 A0 ビット0 (LSB) PD LDAC D7 D6 D5 D4 D3 D2 D1 D0 X X X X データ・ビット 図29 AD5304の入力シフト・レジスタ ビット15 (MSB) A1 A0 ビット0 (LSB) PD LDAC D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X データ・ビット 図30 AD5314の入力シフトレジスタ ビット15 (MSB) A1 A0 ビット0 (LSB) PD LDAC D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 データ・ビット 図31 AD5324の入力シフトレジスタ 低消費電力のシリアル・インターフェース AD5304/AD5314/AD5324の消費電力をさらに削減するには、デ バイスに書き込みを行うとき、すなわちSYNCの立ち下がりエッジ で、インターフェースのみをパワーアップすることができます。16ビット のコントロール・ワードがデバイスに書き込まれると直ちに、SCLKバ ッファとDIN入力バッファがパワーダウンされます。これらのバッフ ァは、SYNCの立ち下がりエッジの後に再度パワーアップします。 アドレス・ビットとコントロール・ビット PD： 0：4個の全DACがパワーダウン・モードになり、5Vで 200nAの消費電流になります。DAC出力は、ハイ・インピ ーダンス状態になります。 1：通常動作。 LDAC： 0：4個の全DACレジスタと、したがって全DAC出力が、 書き込みシーケンス終了時に同時に更新されます。 1：アドレス指定された入力レジスタのみが更新されます。 DACレジスタの内容は変更されません。 ダブルバッファ化された入力ロジック AD5304/AD5314/AD5324のすべてのDACは、入力レジスタと DACレジスタの2つのレジスタ・バンクで構成されている、ダブル・ バッファ化されたインターフェースを内蔵しています。入力レジスタ は直接入力シフト・レジスタに接続されており、デジタル・コードは有 効な書き込みシーケンスの完了時に対応する入力レジスタに転送 されます。 DACレジスタには、抵抗ストリングが使用するデジタル・コードが格 納されます。 DACレジスタへのアクセスは、LDACビットにより制御されます。 LDACビットがハイに設定されると、DACレジスタがラッチされるた め、DACレジスタの内容に影響を与えずに入力レジスタの状態を 変えられます。ただし、LDACがローに設定されているときは、全 DACレジスタが書き込みシーケンス完了後に更新されます。 この機能は、全DAC出力の同時更新が必要な場合には便利で す。入力レジスタの内の3個に個別に書きこんだ後に、残りのDAC 入力レジスタに書きこむ際にLDACビットをローに設定すると、全出 力が同時に更新されます。 AD5304/AD5314/AD5324には、追加機能があります。この機能 を使うと、LDACがローになった後に入力レジスタの更新が済んで いない場合、これが済むまでDACレジスタの更新を行わないよう にできます。通常、LDACがローになると、DACレジスタには入力 レジスタの値がロードされます。 AD5304/AD5314/AD5324の場合、 前回のDACレジスタの更新が行われた後に、入力レジスタの更 新が済んでいなれば、DACレジスタの更新は行いません。従って、 不要なデジタル・クロストークを除去できます。 AD5324はDACデータの全12ビットを使用し、AD5314は10ビットを 使用してLSBの2ビットは無視します。AD5304は8ビットを使用して 4ビットは無視します。データ・フォーマットは自然2進で、全ビット “0” は0V出力に、全ビット “1”はフルスケール出力（VREF−1LSB） に、 それぞれ対応します。 SYNC入力はレベル・トリガ入力であり、フレーム同期信号とチッ プ・イネーブルとして機能します。データは、SYNCがローのときにデ バイスに転送できます。シリアル・データ転送を開始するときは、 SYNCをローにして、SYNCからSCLKアクティブ・エッジまでの最小 セットアップ・タイムt4を確保します。SYNCがローになった後、シリア ル・データは16個のSCLKの立ち下がりエッジで、デバイスの入力 シフト・レジスタにシフト入力されます。SCLKバッファとDIN入力バ ッファはパワーダウンされるため、SCLKの16番目の立ち下がりエ ッジ以後の全データと全クロック・パルスは無視されます。SYNC が再度ハイになりローに戻るまで、それ以後のシリアル・データ転 送は行われません。 16番目のSCLKパルスの立ち下がりエッジの後に、SYNCをローに することができます。ただし、SCLKの立ち下がりエッジからSYNC の立ち上がりエッジまでの最小時間t7を確保する必要があります。 シリアル・データ転送の終了後、データは自動的に入力シフト・レジ スタから選択されたDACの入力レジスタへ転送されます。SCLK の16番目の立ち下がりエッジの前にSYNCがハイにされた場合、 データ転送はアボートされて、DAC入力レジスタは更新されません。 データがDAC入力レジスタの内3個に既に転送されている場合に は、残りのDAC入力レジスタに書きこむ際に、LDACがローに設 定されることにより、全DACレジスタと全DAC出力が同時に更新 されます。 10 REV. B AD5304/AD5314/AD5324 パワーダウン・モード AD5304/AD5314/AD5324は低消費電力であり、3V電源では 1.5mW、5V電源では3mWしか、それぞれ消費しません。使用し ないDACをパワーダウン・モードにした場合、消費電力をさらに削 減できます。このパワーダウン・モードは、コントロール・ワードのビッ ト13 （PD） を “0” に設定すると選択されます。PDビットを “1” に設定 すると、全DACは5Vで600μA（typ） の消費電流で動作します （3Vでは500μA） 。ただし、パワーダウン・モードでは、すべての DACをパワーダウンさせた場合、電源電流が5Vで200nAに減少 します （3Vでは80nA） 。電源電流が減少するだけでなく、出力ス テージも内部的にアンプ出力から切り離されてオープンになります。 この機能には、デバイスのパワーダウン・モード中に出力がスリース テートになるため、DACアンプ出力に接続されているものに依存せ ずに一定の入力条件を提供できるというメリットがあります。図32 に、出力ステージを示します。 パワーダウン・モードのときは、バイアス・ジェネレータ、出力アンプ、 レジスタ・ストリング、およびその他の関係するすべてのリニア回路 はすべてシャットダウンになります。ただし、レジスタの値はパワーダ ウン・モードで影響を受けることはありません。パワーダウン・モード から抜け出す時間は、VDD＝5Vのときは2.5μs （typ） で、VDD＝3V のときは5μs（typ） です。この時間は、16番目のSCLKパルスの立 ち下がりエッジから、出力電圧がパワーダウン電圧から変化する までの時間に該当します。図21に、グラフを示します。 AD5304/AD5314/AD5324と68HC11/68L11とのインターフェース 図34に、AD5304/AD5314/AD5324と68HC11/68L11マイクロコント ローラのシリアル・インターフェースを示します。68HC11/68L11の SCKがAD5304/AD5314/AD5324のSCLKを駆動し、MOSI出力 がDACのシリアル・データ・ライン （DIN） を駆動します。SYNC信号 は、ポート・ライン （PC7） からつくられます。このインターフェースの正常 動作のためには、68HC11/68L11でCPOLビット＝ “0”かつCPHAビ ット＝ “1” に設定する必要があります。データをDACに転送するとき は、SYNCラインをローにします （PC7） 。68HC11/68L11が上記のよ うに設定された場合には、MOSIに出力されるデータはSCKの立ち 下がりエッジで有効になります。シリアル・データは68HC11/68L11か ら8ビット・バイトで転送され、送信サイクル内の8個の立ち下がりク ロック・エッジが使用されます。データはMSB先頭で転送されます。 データをAD5304/AD5314/AD5324にロードするためには、最初の8 ビットを転送した後にPC7をローのままにし、DACに対する2番目の シリアル書き込み動作を実行して、この処置の終わりに、PC7をハイ にします。 AD5304/ AD5314/ AD5324* 68HC11/68L11* PC7 SYNC SCK SCLK MOSI DIN *分かりやすくするため他のピンは省略してあります。 ストリング・ ストリングDAC アンプ VOUT 図34 AD5304／AD5314／AD5324と68HC11／68L11とのインターフェース AD5304/AD5314/AD5324と80C51/80L51とのインターフェース 図35に、AD5304/AD5314/AD5324と80C51/80L51マイクロコント ローラのシリアル・インターフェースを示します。このインターフェース では、80C51/80L51のTxDがAD5304/AD5314/AD5324のSCLK を駆動し、RxDがこのデバイスのシリアル・データ・ラインを駆動し ます。SYNC信号は、この場合もポートのビット・プログラマブルな ピンからつくります。このケースではポート・ラインP3.3を使用してい ます。データをAD5304/AD5314/AD5324に転送するときは、P3.3 をローにします。80C51/80L51はデータを8ビット・バイトとして転送 するため、送信サイクル内の8個の立ち下がりクロック・エッジを使 います。データをDACにロードするときは、最初の8ビットが転送さ れた後にもP3.3をローのままにして、2番目の書き込みサイクルを実 行すると、データの2番目のバイトの転送が開始されます。このサイ クルの完了後にP3.3をハイにします。80C51/80L51は、LSB先頭 フォーマットでシリアル・データを出力します。AD5304/AD5314/ AD5324は、MSB先頭でデータを受け取る必要があります。 80C51/80L51の送信ルーチンでは、このことを考慮してください。 パワーダウン回路 図32 パワーダウン時の出力ステージ マイクロプロセッサ・インターフェース AD5304/AD5314/AD5324とADSP-2101/ADSP-2103とのインターフェース 図33に、AD5304/AD5314/AD5324とADSP-2101/ADSP-2103 のシリアル・インターフェースを示します。ADSP2101/ADSP-2103は、SPORT交互フレーム送信モードで動作 するように設定してください。ADSP-2101/ADSP-2103の SPORTは、SPORTコントロール・レジスタを使って設定し、 内部クロック動作、アクティブロー・フレーミング、16ビ ット・ワード長に設定してください。送信は、SPORTをイ ネーブルした後に、Txレジスタにワードを書きこむことに より、起動されます。データは、DSPのシリアル・クロッ クの各立ち上がりエッジで出力され、DACのSCLKの立ち下 がりエッジでAD5304/AD5314/AD5324に入力されます。 AD5304/ AD5314/ AD5324* 80C51/80L51* AD5304/ AD5314/ AD5324* ADSP-2101/ ADSP-2103* TFS DT SCLK SYNC DIN SCLK SYNC TxD SCLK RxD DIN *分かりやすくするため他のピンは省略してあります。 図35 AD5304/AD5314/AD5324と80C51/80L51とのインターフェース *分かりやすくするため他のピンは省略してあります。 図34 AD5304／AD5314／AD5324と68HC11／68L11とのインターフェース REV. B P3.3 11 AD5304/AD5314/AD5324 REF195の負荷レギュレーションは2ppm/mA（typ） であるため、 2.7mAの電流出力に対して5.4ppm（27μV） の誤差になります。こ れは、8ビットでは0.0014LSBの誤差に、12ビットでは0.022LSBの 誤差に、それぞれ対応します。 AD5304/AD5314/AD5324とMICROWIREとのインターフェース 図36に、AD5304/AD5314/AD5324と任意のMICROWIRE互換 デバイスとのインターフェースを示します。シリアル・データはシリア ル・クロックSKの立ち下がりエッジで出力され、SKの立ち上がり エッジでAD5304/AD5314/AD5324に入力されます。このSKの立 ち上がりエッジは、DACのSCLKの立ち下がりエッジに対応します。 AD5304/AD5314/AD5324を使用したバイポーラ動作 AD5304/AD5314/AD5324は単電源動作用に設計されています が、図38に示す回路を使うと、バイポーラ出力範囲も可能です。 この回路により±5Vの出力電圧範囲が得られます。出力アンプと してAD820またはOP295を使用すると、アンプ出力でのレールtoレ ール動作が可能です。 AD5304/ AD5314/ AD5324* MICROWIRE* CS SYNC SK SCLK SO DIN R2 = 10k Ω +5V R1 = 10kΩ 6 ∼16V *分かりやすくするため他のピンは省略してあります。 0.1µ F 10µF 図36 AD5304/AD5314/AD5324とMICROWIREとのインターフェース AD820/ OP295 5V AD5304 REF195 VIN アプリケーション 代表的なアプリケーション回路 AD5304/AD5314/AD5324は、0V∼VDDのリファレンス範囲にわた って0.25の整数倍の許容量を必要とする、広範囲なリファレンスで 使用できます。一般的には、これらのデバイスは固定の高精度リ ファレンスと組み合わせて使用されます。5V動作に適したリファレ ンスは、AD780とREF192（2.5Vリファレンス） です。2.5V動作に対 しては、1.23Vのバンドギャプ・リファレンスを使用する外部リファレ ンスAD589が適しています。図37に、外部リファレンスを使用する 場合のAD5304/AD5314/AD5324の代表的な接続を示します。 VOUT –5V VOUTB REFIN 1µF GND ± 5V VOUTA VDD VOUTC VOUTD GND DIN SCLK SYNC シリアル・インターフェース 図38 AD5304によるバイポーラ動作 任意の入力コードに対する出力電圧は、次のように計算で きます。 VDD = 2.5 ∼ 5.5V VOUT＝[(REFIN×D/2N)×(R1＋R2)/R1−REFIN×(R2/R1)] 0.1µ F 10 µ F AD5304/ AD5314/ AD5324 VIN EXT REF ここで、 Dは、DACレジスタにロードされるバイナリ・コードの10 進数表示。 Nは、DACの分解能 REFINはリファレンス入力。ただし、 VOUTA VOUT REFIN VOUTB 1µ F SCLK AD780/REF192を VDD = 5V またはAD589を VDD = 2.5V VOUTC DIN A0 REFIN＝5V、R1＝R2＝10kΩ ： VOUTD SYNC VOUT＝(10×D/2N)−5V GND プロセス制御アプリケーション向けの光アイソレーション・イン ターフェース AD5304/AD5314/AD5324は3線式シリアル・インターフェースを内 蔵しているため、プロセス制御や工業用アプリケーションでの正確 な電圧の発生に最適です。ノイズ、安全性、距離のために、 AD5304/AD5314/AD5324をコントローラから絶縁する必要がある 場合があります。これは、3kVを超える絶縁を提供する光アイソレ ータを使えば容易に実現できます。実際に達成できるデータ・レー トは、選択したフォトカプラにより決定されます。AD5304/AD5314/ AD5324のシリアル・ローディング構成は、光絶縁アプリケーション に最適です。図39に、AD5304の光絶縁されたインターフェースを 示します。DIN、SCLK、SYNCはフォトカプラから駆動されていま す。デバイスの電源も絶縁する必要があります。これはトランスを使 って行います。変成器のDAC側では、5Vのレギュレータが5V電 源をAD5304に供給しています。 シリアル・インターフェース 図37 外部リファレンスを使用する場合のAD5304/AD5314/AD5324の接続 0V∼V DDの出力範囲が必要な場合に最も簡単なソリューション は、リファレンス入力をVDDに接続することです。この電源は精度 が低くノイズが多いので、例えばREF195のような5Vリファレンスを 使ってAD5304/AD5314/AD5324に電源を供給することもできます。 REF195は、AD5304/AD5314/AD5324に安定した電源電圧を与 えます。REF195から供給が必要な電流は、電源電流600μAと リファレンス入力に対する約112μAです。これは、DAC出力に負 荷がない場合です。DAC出力に負荷がある場合は、REF195は 負荷にも電流を供給する必要があります。必要な合計電流は次 のようになります （各出力に10kΩの負荷） 。 712μA＋4 （5V/10kΩ） ＝2.70mA 12 REV. B AD5304/AD5314/AD5324 5V レギュレータ 電池 10 µF AD5304/AD5314/AD5324のデジタル的にプログラマブルな ウインドウ検出器としての応用 図41に、AD5304/AD5314/AD5324内蔵の2個のDACを使用す る、デジタル的にプログラマブルな検出器を示します。テ スト対象の上下限値はDACのAとBにロードされ、これらの 値がCMP04の上下限値を設定します。VIN入力の信号が設定 されたウインドウ外にある場合、LEDがウインドウ外にあ ることを表示します。同様に、DAC CとDAC Dも2つ目の V IN 信号に対するウインドウ検出に使用することができま す。 0.1µF VDD 10k Ω VDD SCLK SCLK REFIN AD5304 VDD 10k Ω VOUTA SYNC SYNC VOUTB VOUTC 5V VOUTD 0.1µ F 10µF VIN VDD 10k Ω VREF DIN DIN 1k Ω FAIL PASS VDD REFIN VOUTA GND SYNC 図39 1k Ω DIN 光絶縁したAD5304のインターフェース SCLK SYNC DIN 1/2 AD5304/ AD5314/ AD5324* 1/2 CMP04 VOUTB SCLK PASS/FAIL 1/6 74HC05 GND 複数のAD5304/AD5314/AD5324のデコード AD5304/AD5314/AD5324のSYNCピンは、複数のDACをデコ ードするアプリケーションで使用できます。このアプリケ ーションでは、システム内のすべてのDACが同じシリア ル・クロックとシリアル・データを受信しますが、複数の デバイスの内の1つに対するSYNCだけがアクティブにされ て、この16チャンネル・システム内の4チャンネルに対する アクセスが可能になります。74HC139は4：2デコーダとし て使用されて、システム内のDACの1つをアドレス指定しま す。タイミング誤差を防止するため、デコードされるアド レス入力の変化中は、イネーブル入力を非アクティブ状態 にしておきます。図40に、システム内で複数のAD5304をデ コードする場合の、代表的な回路を示します。 SCLK SYNC VDD DIN SCLK VCC コード化した アドレス 図41 1G 1Y0 1A 1Y1 1B 74HC139 1Y2 1Y3 VOUTA VOUTB VOUTC VOUTD AD5304 SYNC DIN SCLK DGND VOUTA VOUTB VOUTC VOUTD AD5304 SYNC DIN SCLK VOUTA VOUTB VOUTC VOUTD AD5304 SYNC DIN SCLK 図40 REV. B ウインドウの検出 電源のバイパスとグラウンド接続 精度が重要な回路では、電源とグラウンド・リターンのレ イアウトを注意深く行うと、定格性能の保証に役立ちます。 AD5304/AD5314/AD5324を実装するプリント回路ボードは、 アナログ部分とデジタル部分を分離して、ボードの一定領 域にまとめて配置するように設計してください。複数のデ バイスがAGNDとDGNDの接続を必要とするシステム内で AD5304/AD5314/AD5324を使用する場合は、この接続は1ヵ 所で行う必要があります。デバイスのできるだけ近くに星 型のグラウンド・ポイントを構成してください。AD5304/ AD5314/AD5324に対しては、10μFと0.1μFの電源バイパス をパッケージのできるだけ近くの電源（理想的にはデバイ スの直ぐ隣）に並列接続する必要があります。10μFコンデ ンサはタンタル・ビーズ型を使います。0.1μFコンデンサ は、高周波でグラウンドへのインピーダンスが低いセラミ ック型など、実効直列抵抗（ESR）と実効直列インダクタ ンス（ESI）が小さいものを使って、内部ロジックの切替に よる過渡電流を処理する必要があります。 AD5304/AD5314/AD5324の電源ラインには、できるだけ太 いパターンを使ってインピーダンスの流入を抑え、電源ラ イン上でのグリッチの効果を削減する必要があります。ク ロックなどの高速スイッチング信号はデジタル・グラウン ドでシールドして、ボード上の他の部品へノイズを放出し ないようにし、リファレンス入力の近くを通らないように します。デジタル信号とアナログ信号の交差は避けてくだ さい。ボードの反対側のパターンは、互いに右角度となる ように配置します。これにより、ボードを通過するフイー ドスルーの効果を削減できます。マイクロストリップ技術 の使用は最善ですが、両面ボードでは常に使用できるとは 限りません。この技術では、ボードの部品面をグラウン ド・プレーン専用にし、信号パターンはハンダ面に配置さ れます。 AD5304 DIN イネーブル *分かりやすくするため他のピンは省略してあります。 VOUTA VOUTB VOUTC VOUTD システム内での複数のAD5304デバイスのデコーディング 13 AD5304/AD5314/AD5324 表II 製品番号 全AD53xxシリアル・デバイスの一覧 分解能 DAC数 DNL インター フェース セトリング・ タイム パッケージ ピン数 AD5300 AD5310 AD5320 8 10 12 1 1 1 ±0.25 ±0.5 ±1.0 SPI SPI SPI 4μs 6μs 8μs SOT-23、μSOIC SOT-23、μSOIC SOT-23、μSOIC 6,8 6,8 6,8 AD5301 AD5311 AD5321 8 10 12 1 1 1 ±0.25 ±0.5 ±1.0 2線式 2線式 2線式 6μs 7μs 8μs SOT-23、μSOIC SOT-23、μSOIC SOT-23、μSOIC 6,8 6,8 6,8 AD5302 AD5312 AD5322 8 10 12 2 2 2 ±0.25 ±0.5 ±1.0 SPI SPI SPI 6μs 7μs 8μs μSOIC μSOIC μSOIC 8 8 8 AD5303 AD5313 AD5323 8 10 12 2 2 2 ±0.25 ±0.5 ±1.0 SPI SPI SPI 6μs 7μs 8μs TSSOP TSSOP TSSOP 16 16 16 AD5304 AD5314 AD5324 8 10 12 4 4 4 ±0.25 ±0.5 ±1.0 SPI SPI SPI 6μs 7μs 8μs μSOIC μSOIC μSOIC 10 10 10 AD5305 AD5315 AD5325 8 10 12 4 4 4 ±0.25 ±0.5 ±1.0 2線式 2線式 2線式 6μs 7μs 8μs μSOIC μSOIC μSOIC 10 10 10 AD5306 AD5316 AD5326 8 10 12 4 4 4 ±0.25 ±0.5 ±1.0 2線式 2線式 2線式 6μs 7μs 8μs TSSOP TSSOP TSSOP 16 16 16 AD5307 AD5317 AD5327 8 10 12 4 4 4 ±0.25 ±0.5 ±1.0 SPI SPI SPI 6μs 7μs 8μs TSSOP TSSOP TSSOP 16 16 16 シングル デュアル クワッド 詳細は当社Webサイトhttp：//www.anAlog.com/support/standard_linear/selection_guides/ AD53xx.htmlをご覧ください。 14 REV. B AD5304/AD5314/AD5324 外形寸法 サイズはインチと（mm）で示します。 10ピンμSOIC （RM-10） 0.122 (3.10) 0.114 (2.90) 10 6 0.199 (5.05) 0.187 (4.75) 0.122 (3.10) 0.114 (2.90) 1 5 ピン1 0.0197 (0.50) BSC 0.037 (0.94) 0.031 (0.78) 0.120 (3.05) 0.112 (2.85) 0.120 (3.05) 0.112 (2.85) 0.043 (1.10) MAX 0.006 (0.15) 0.012 (0.30) 実装面 0.002 (0.05) 0.006 (0.15) REV. B 15 0.009 (0.23) 0.005 (0.13) 6° 0° 0.028 (0.70) 0.016 (0.40) PRINTED IN JAPAN TDS8/2000/2000 AD5304/AD5314/AD5324 このデータシートはエコマーク認定の再生紙を使用しています。 16 REV. B