日本語版

4/6チャンネル、
デジタル・ポテンショメータ
AD5204/AD5206
特長
機能ブロック図
256ポジション
独立プログラマブル・マルチ・チャンネル
AD5204：4チャンネル
AD5204
CS
CLK
AD5206：6チャンネル
EN
ポテンショメータ置換部品
10kΩ、50kΩ、100kΩ
SDO
DO
3線SPIコンパチブル・シリアル・データ入力
単電源：＋2.7∼5.5V、デュアル電源：±2.7V動作
A2
A1
A0
D7
A1
D7
W1
RDAC
ラッチ
#1
アドレス・
デコーダ
D0
V DD
B1
R
シリアル・
レジスタ
パワー・オンによる中間スケール回帰動作
A4
D7
W4
SDI
DI
8
機械式ポテンショメーターの置換部品
計装：ゲイン、オフセット調整
RDAC
ラッチ
#4
D0
アプリケーション
GND
D0
パワー・
オン・
リセット
R
B4
SHDN
V SS
PR
プログラマブル電圧／電流変換
プログラマブル・フィルタ、遅延、時定数
ライン・インピーダンス・マッチング
AD5206
CS
CLK
概要
EN
AD5204/AD5206は、4/6チャンネル、256ポジション、デジタル制
A2
A1
A0
D7
御の可変抵抗器（VR）
を構成し、ポテンショメータや可変抵抗器
と同様な電子的調整機能を提供します。AD5204/AD5206の各
チャンネルは、ワイパー接点を持った固定抵抗器を備えており、
アドレス・
デコーダ
D7
コードの値に従って固定抵抗器にタップを設定します。ワイパーと
完全にプログラマブルな形で変化させることができます。A-B端
B1
A6
W6
SDI
コードに従って直線的に変化します。このように構成される可変抵
抗器では、A端子とワイパーおよびB端子とワイパーの抵抗値を
RDAC
ラッチ
#1
R
D0
A1
W1
シリアル・
レジスタ
SPIコンパチブルのシリアル入力レジスタに設定されたデジタル・
固定抵抗器の両端の抵抗値は、VRラッチに転送されるデジタル
D7
V DD
DI
D0
8
GND
パワー・
オン・
リセット
RDAC
ラッチ
#6
D0
R
B6
V SS
子間の固定抵抗値は10kΩ、50kΩ、100kΩで、公称温度係数
は700ppm/℃となっています。
両モデルとも、個別にプログラムされた抵抗値を保持するVRラッ
路を付加することなく、デージー・チェーンを簡単に構成することが
チが設けられています。VRラッチは、標準3線シリアル入力デジ
できます。
タル・インターフェースからの値をロードする内部シリアル／パラレ
オプションのリセット
（PR）
は、VRラッチに80Hを負荷することによ
ル・シフトレジスタによって更新されます。シリアル入力レジスタに
って、AD5204のすべてのワイパーを強制的に中間スケールの位
クロックに従って入力されるデータ・ワードは、11のデータ・ビット
置に戻します。
によって構成されます。CSストローブがロジック・ハイに戻ったと
AD5204/AD5206は、表面実装型（SOL-24）
、TSSOP-24および24
きに最初の3ビットがデコードされて、残りの8ビットのデータ・ワー
ピンのプラスチックDIPパッケージで供給されます。拡張工業温
ドをロードするVRラッチを指定します。シリアル・レジスタの反対
度範囲の-40∼+85℃で動作が保証されています。
側の端にあるシリアル・データ出力ピン
（SDO、AD5204のみ）
によ
1、2および4チャンネルのデバイスについては、AD8400/AD8402/
り、マルチVRのアプリケーションでも、外部デコード・ロジック回
AD8403の資料をご覧ください。
アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、そ
の情報の利用または利用したことにより引き起こされる第3者の特許または権利の侵害
に関して、当社はいっさいの責任を負いません。さらに、アナログ・デバイセズ社の特
許または特許の権利の使用を許諾するものでもありません。
REV.0
アナログ・デバイセズ株式会社
本 社／東京都港区海岸1-16-1 電話03
（5402）8200 〒105-6891
ニューピア竹芝サウスタワービル
大阪営業所／大阪市淀川区宮原3-5-36 電話06（6350）6868（代） 〒532-0003
新大阪第二森ビル
AD5204/AD5206−仕様
電気的特性（特に指示のない限り、VDD=＋5V±10％または＋3V±10%、Vss=0V、VA=＋VDD、VB=0V、−40℃<TA<＋85℃）
パラメータ
記号
条件 すべてのVRに適用される加減抵抗器モードのDC特性
R-DNL
RWB,VA＝無接続
抵抗値差分NL２
R-INL
RWB,VA＝無接続
抵抗値非直線性誤差２
公称抵抗値許容誤差３
ΔRAB
TA=＋25℃
VAB=VDD,ワイパー無接続
抵抗値温度係数
ΔRAB/ΔT
公称抵抗値マッチ
ΔR/RAB
CH1から2,3,4または5,6;VAB=VDD
ワイパー抵抗値
RW
IW=1 V/R,VDD=＋5V
すべてのVRに適用されるポテンショメータ分圧器モードのDC特性
解像度
N
微分非直線性4
DNL
INL
積分非直線性4
分圧器温度係数
ΔVW/ΔT
Code=40H
フルスケール誤差
VWFSE
Code=7FH
ゼロスケール誤差
VWZSE
Code=00H
抵抗器端子
電圧範囲5
VA,VB,VW
容量6 AX,BX
CA,CB
f=1MHz,グランドに対して測定、
Code=40H
CW
f=1MHz,グランドに対して測定、Code=40H
容量6 WX
IA_SD
シャットダウン電流7
同相モード漏洩電流
ICM
VA=VB=VW=0,VDD=+2.7V,VSS=-2.5V
デジタル入／出力
VDD=+5V/+3V
入力ロジック・ハイ
VIH
VDD=+5V/+3V
入力ロジック・ロー
VIL
+5Vに対しRPULL-UP=1kΩ
出力ロジック・ハイ
VOH
出力ロジック・ロー
VOL
IOL=1.6mA,VLOGIC=+5V
VIN=0Vまたは+5V
入力電流
IIL
入力容量6
CIL
電源
VSS=0V
単電源入力範囲
VDD Range
デュアル電源入力範囲
VDD/SS Range
VIH=+5VまたはVIL=0V
正極性電源電流
IDD
VSS=-2.5V、VDD=+2.7V
負極性電源電流
ISS
消費電力8
PDISS
VIH=+5VまたはVIL=0V
電源感度
PSS
ΔVDD=+5V±10％
ダイナミック特性6,9
−3dB帯域幅
BW_10K
RAB=10kΩ
BW_50K
RAB=50kΩ
BW_100K
RAB=100kΩ
VA=1.414Vrms、VB=0V DC,f=1kHz
全高調波歪み
THDW
（10K/50K/100K）
ts
VA=5V,VB=0V,±1LSBエラー帯域
VWセトリング・タイム
抵抗器ノイズ電圧
eN_WB
RWB=5kΩ,f=1kHz,PR=0
全体に適用されるインターフェース・タイミング特性6,10
入力クロック・パルス幅
tCH,tCL
クロック・レベル・ハイまたはロー
データ・セットアップ・タイム
tDS
データ・ホールド・タイム
tDH
CLK対SDO伝達遅延11
tPD
RL=2kΩ,CL<20pF
CSセットアップ・タイム
tCSS
CSハイ・パルス幅
tCSW
リセット・パルス幅
tRS
CLK立下りからCS立下りセットアップ
tCSHO
CLK立下りからCS立上がりホールド・タイム tCSHI
CS立上がりからクロック立上がりセットアップ tCS1
Min
Typ1
Max
単位
-1
-2
-30
±1/4
±1/2
+1
+2
+30
LSB
LSB
%
ppm/℃
%
Ω
700
0.25
50
8
-1
-2
-2
0
±1/4
±1/2
15
-1
+1
VSS
2.4/2.1
4.9
5
20
5
5
1
15
40
90
0
0
10
+1
+2
0
+2
VDD
45
60
0.01
1
2.7
±2.3
1.5
100
5
Bits
LSB
LSB
ppm/℃
LSB
LSB
V
pF
pF
μA
nA
V
0.8/0.6 V
V
0.4
V
±１
μA
pF
5.5
±2.7
12
60
12
60
0.3
0.0002 0.005
V
V
μA
μA
mW
%/%
721
137
69
0.004
2/9/18
9
kHz
kHz
kHz
%
μs
nV/
150
Hz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
注
1.代表値は＋25℃およびVDD＝＋5Vの場合の平均的読み出し値を表します。
2.抵抗器のポジション非直線性誤差R-INLは、最大抵抗および最低抵抗に対するワイパーのポジション間で計測した場合の理想値からの偏差を表します。R-DNLは、隣接するタップのポジション間におけ
る理想値からの相対的なステップの変化を計測したものです。各部分について単調性が保証されています。図23のテスト回路をご覧ください。VDD＝＋3VまたはVDD＝＋5Vの両方に対してIW=VDD/Rとな
ります。
2
REV.0
AD5204/AD5206
3.VAB＝VDD,ワイパー（Vw）＝無接続。
4.INLおよびDNLは、RDACを電圧出力D/Aコンバータのようなポテンショメータ分圧器として設定し、VWで測定したものです。VA＝VDDおよびVB＝0Vです。DNLの仕様の最大±1LSBの誤差は、保証され
た単調性のある動作条件です。図22のテスト回路をご覧ください。
5.抵抗器の端子A,B,Wは相互の関係において、極性の制約がありません。
6.設計によって保証されていますが、製造テストには適用されません。
7.Ax端子における測定値です。すべてのAx端子は、シャットダウン・モードにおいて開放状態となります。
8.PDISSは、
（IDD×VDD）の算式により算出されたものです。CMOSのロジック・レベル入力を使用することにより、消費電力を最小限に抑えることができます。
9.ダイナミック特性は、すべてVDD＝＋5Vです。
10.測定値に対応する信号については、タイミング図を参照してください。すべての入力制御電圧は、tR＝tF＝2.5ns（3Vの10∼90%）に対して設定されており、1.5Vの電圧レベルから計時されたものです。
スイッチング特性は、VDD＝＋3Vと＋5Vの両方で測定されています。
11.伝達遅延は、VDD,RL,CLの値に依存します。「動作」の項をご覧ください。
仕様は予告なく変更されることがあります。
絶対最大定格＊
（特に注記のない限り、TA＝＋25℃）
ピン温度（ハンダ付け、10秒） ‥‥‥‥‥‥‥‥‥＋300℃
パッケージ消費電力 ‥‥‥‥‥‥‥‥‥‥(TJMAX-TA)/θJA
VDD∼グランド ‥‥‥‥‥‥‥‥‥‥‥‥‥‥−0.3V,＋7V
熱抵抗θJA
VSS∼グランド ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥0V,−7V
P-DIP(N-24) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥63℃/W
VDD∼グランド ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥＋7V
SOIC(SOL-24) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥70℃/W
VA,VB,VW∼グランド ‥‥‥‥‥‥‥‥‥‥‥‥‥‥VSS,VDD
TSSOP-24 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥143℃/W
Ax-Bx,Ax-Wx,Bx-Wx ‥‥‥‥‥‥‥‥‥‥‥‥‥‥±20mA
注記
デジタル入／出力電圧∼グランド‥‥‥‥‥‥‥‥0V,＋7V
＊ 上記の絶対最大定格を超えるストレスを加えると、デバイスに永久的な損傷を与えることがあ
ります。この定格はストレス定格の規定のみを目的とするものであり、この仕様の動作セクシ
ョンに記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを長期間
絶対最大定格条件に置くと、デバイスの信頼度に影響を与えることがあります。
動作温度範囲 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥−40∼＋85℃
最大接合温度（TJMAX）‥‥‥‥‥‥‥‥‥‥‥‥＋150℃
保管温度 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥−65∼＋150℃
注意
ESD（静電放電）の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、
検知されることなく放電されることがあります。AD5204/AD5206は当社独自のESD保護回路を備えていますが、高
エネルギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や
機能喪失を回避するために、適切なESD予防措置をとるようお奨めします。
REV.0
3
WARNING!
ESD SENSITIVE DEVICE
AD5204/AD5206
1
SDI
A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
0
CLK
1
1
tRS
PR
0
0
tS
V DD
RDACラッチ負荷
1
±1 LSB
V OUT
CS
0
0V
±1LSB誤差幅
V OUT
V DD
0V
図1
タイミング図
図3
AD5204 プリセット・タイミング図
1
SDI
(DATA IN)
Ax OR Dx
Ax OR Dx
0
SDO
(DATA OUT)
tDH
tDS
1
Ax OR Dx
Ax OR Dx
0
tPD_MAX
tCH
1
tCS1
CLK
0
CS
tCSH0
tCSS
1
tCSH1
tCL
tCSW
0
tS
V OUT
V DD
±1 LSB
±1LSB誤差幅
0V
図2
詳細タイミング図
オーダー・ガイド
型番
kΩ
温度範囲
パッケージ
パッケージ・オプション
AD5204BN10
10
−40∼＋85℃
24ピンNarrow Body(PDIP)
N-24
AD5204BR10
10
−40∼＋85℃
24ピンWide Body(SOIC)
R-24/SOL-24
AD5204BRU10
10
−40∼＋85℃
24ピンThin Shrink SOパッケージ(TSSOP)
RU-24
AD5204BN50
50
−40∼＋85℃
24ピンNarrow Body(PDIP)
N-24
AD5204BR50
50
−40∼＋85℃
24ピンWide Body(SOIC)
R-24/SOL-24
AD5204BRU50
50
−40∼＋85℃
24ピンThin Shrink SOパッケージ(TSSOP)
RU-24
AD5204BN100
100
−40∼＋85℃
24ピンNarrow Body(PDIP)
N-24
AD5204BR100
100
−40∼＋85℃
24ピンWide Body(SOIC)
R-24/SOL-24
AD5204BRU100
100
−40∼＋85℃
24ピンThin Shrink SOパッケージ(TSSOP)
RU-24
AD5206BN10
10
−40∼＋85℃
24ピンNarrow Body(PDIP)
N-24
AD5206BR10
10
−40∼＋85℃
24ピンWide Body(SOIC)
R-24/SOL-24
AD5206BRU10
10
−40∼＋85℃
24ピンThin Shrink SOパッケージ(TSSOP)
RU-24
AD5206BN50
50
−40∼＋85℃
24ピンNarrow Body(PDIP)
N-24
AD5206BR50
50
−40∼＋85℃
24ピンWide Body(SOIC)
R-24/SOL-24
AD5206BRU50
50
−40∼＋85℃
24ピンThin Shrink SOパッケージ(TSSOP)
RU-24
AD5206BN100
100
−40∼＋85℃
24ピンNarrow Body(PDIP)
N-24
AD5206BR100
100
−40∼＋85℃
24ピンWide Body(SOIC)
R-24/SOL-24
AD5206BRU100
100
−40∼＋85℃
24ピンThin Shrink SOパッケージ(TSSOP)
RU-24
AD5204/AD5206は5,925個のトランジスタによって構成されています。ダイサイズは、92mil×114mil、10,488平方milです。
4
REV.0
AD5204/AD5206
AD5204 ピン配置
AD5206 ピン配置
NC 1
24
B4
A6 1
24
B4
NC 2
23
W4
W6 2
23
W4
GND 3
22
A4
B6 3
22
A4
CS 4
21
B2
GND 4
21
B2
PR 5
20
W2
CS 5
20
W2
19
A2
V DD 6
19
A2
SHDN 7
18
A1
SDI 7
SDI 8
17
W1
16
SDO 10
15
V SS 11
NC 12
V DD 6
CLK
AD5204
（実寸ではありません）
9
AD5206
（実寸ではありません）
18
A1
8
17
W1
B1
V SS 9
16
B1
A3
B5 10
15
A3
14
W3
W5 11
14
W3
13
B3
A5 12
13
B3
CLK
NC＝接続なし
AD5204 ピン機能説明
ピン番号
1,2,12
3
4
記号
NC
GND
CS
5
PR
6
VDD
7
SHDN
8
SDI
9
CLK
10
SDO
11
VSS
13
14
15
16
17
18
19
20
21
22
23
24
B3
W3
A3
B1
W1
A1
A2
W2
B2
A4
W4
B4
REV.0
AD5206 ピン機能説明
機能
無接続。
グランド。
アクティブ・ローのチップ・セレクト入
力。CSがハイに戻ると、シリアル入力レ
ジスタにあるデータがアドレス・ビットに
応じてデコードされ、ターゲットのRDAC
ラッチへロードされます。
アクティブ・ローの中間スケールへのプリセ
ット。RDACレジスタを80Hにセットします。
正極性の電源。＋3Vと＋5Vの両方での動
作が可能です。
（IVDDI＋IVSSI<5.5V）
アクティブ・ロー入力。端子Aは開放。可
変抵抗#1∼#4のシャットダウン制御。
シリアル・データ入力。MSBファースト
で入力します。
シリアル・クロック入力。立上がりエッジ
によってトリガされます。
シリアル・データ出力。オープン・ドレイン・
トランジスタにプルアップ抵抗が必要です。
負極性の電源。0Vと−2.7Vの両方での動
作が可能です。
（IVDDI＋IVSSI<5.5V）
B端子RDAC#3。
ワイパーRDAC#3。addr=010B
A端子RDAC#3。
B端子RDAC#1。
ワイパーRDAC#1。addr=000B
A端子RDAC#1。
A端子RDAC#2。
ワイパーRDAC#2。addr=001B。
B端子RDAC#2。
A端子RDAC#4。
ワイパーRDAC#4。addr=011B
B端子RDAC#4。
5
ピン番号
1
2
3
4
5
記号
A6
W6
B6
GND
CS
6
VDD
7
SDI
8
CLK
9
VSS
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
B5
W5
A5
B3
W3
A3
B1
W1
A1
A2
W2
B2
A4
W4
B4
機能
A端子RDAC#6。
ワイパーRDAC#6。addr=101B。
B端子RDAC#6。
グランド
アクティブ・ローのチップ・セレクト入
力。CSがハイに戻ると、シリアル入力レ
ジスタにあるデータがアドレス・ビットに
応じてデコードされ、ターゲットのRDAC
ラッチへロードされます。
正極性の電源。＋3Vと＋5Vの両方での動
作が可能です。
（IVDDI＋IVSSI<5.5V）
シリアル・データ入力。MSBファースト
で入力します。
シリアル・クロック入力。立上がりエッジ
によってトリガされます。
負極性の電源。0Vと-2.7Vの両方での動作
が可能です。
（IVDDI＋IVSSI<5.5V）
B端子RDAC#5。
ワイパーRDAC#5。addr=100B。
A端子RDAC#5。
B端子RDAC#3。
ワイパーRDAC#3。addr=010B。
A端子RDAC#3。
B端子RDAC#1。
ワイパーRDAC#1。addr=000B。
A端子RDAC#1。
A端子RDAC#2。
ワイパーRDAC#2。addr=001B。
B端子RDAC#2。
A端子RDAC#4。
ワイパーRDAC#4。addr=011B。
B端子RDAC#4。
AD5204/AD5206
120
110
V DD/VSS = 2.7V/0V
80
70
V DD/VSS = 5.5V/0V
60
10kΩ
0
90
正常化ゲイン-dB
スイッチ抵抗-Ω
100
V DD/VSS = ±2.7V
V DD = ±2.7V
V SS = –2.7V
V A = 100mV rms
DATA = 80 H
–2
–4
50kΩ
VA
100kΩ
OP42
50
40
30
–3.0
–2.0
0
–1.0
1.0
2.0
同相モード-V
3.0
4.0
5.0
6.0
0
–6.00
–6
–6.01
–12
–6.02
–18
10kΩ
–24
–6.06
ゲイン-dB
50kΩ
100kΩ
–30
–54
V B = 0V
1k
10k
DATA = 20 H
DATA = 10 H
DATA = 08 H
DATA = 02 H
OP42
–6.08
DATA = 40 H
DATA = 04 H
–48
–6.09
100
DATA = 80 H
–36
–42
VA
–6.07
DATA = 01 H
V DD = 2.7V
V SS = –2.7V
V A = 100mV rms
TA = +25˚C
–60
1k
100k
VA
OP42
10k
周波数-Hz
100k
1M
周波数-Hz
図5 ゲイン平坦性対周波数
図8 帯域幅対コード、10Kバージョン
0
10kΩ
0
–2
–4
V DD = 2.7V
V SS = 0V
V A = 100mV rms
DATA = 80 H
TA = +25˚C
–6
DATA = 80 H
–12
DATA = 40 H
–18
DATA = 20 H
–24
ゲイン-dB
正常化ゲイン-dB
ゲイン-dB
–6.03
–6.05
1M
図7 −3dB帯域幅対端子抵抗、±2.7Vデュアル電源動作
–5.99
–6.04
100k
周波数-Hz
図4 インクリメンタル・ワイパーON抵抗対電圧
V DD = 2.7V
V SS = –2.7V
V A = 100mV rms
DATA = 80 H
TA = +25˚C
10k
1k
50kΩ
2.7V
–30
–36
100kΩ
–42
DATA = 08 H
DATA = 04 H
DATA = 02 H
DATA = 01 H
OP42
–48
+1.5V
1k
DATA = 10 H
–54
10k
100k
–60
1k
1M
周波数-Hz
V DD = 2.7V
V SS = –2.7V
V A = 100mV rms
TA = +25˚C
VA
OP42
10k
100k
1M
周波数-Hz
図9 帯域幅対コード、50Kバージョン
図6 −3dB帯域幅対端子抵抗、2.7V単電源動作
6
REV.0
AD5204/AD5206
0
8
7
DATA = 40 H
–18
–24
6
DATA = 10 H
5
ISS , V DD/VSS = ±2.7V, DATA = 55H
4
IDD, V DD/VSS = 5,5V/0V, DATA = FFH
DATA = 08 H
–30
DATA = 04 H
–36
DATA = 02 H
–42
DATA = 01 H
–48
–54
–60
1k
IDD, V DD/VSS = 5.5V/0V, DATA = 55H
DATA = 20 H
電源電流-mA
–12
ゲイン-dB
TA = +25˚C
DATA = 80 H
–6
V DD = 2.7V
V SS = –2.7V
V A = 100mV rms
TA = +25˚C
3
ISS , V DD/VSS = ±2.7V, DATA = FFH
2
IDD, V DD/VSS = 2.7V/0V, DATA = FFH
IDD, V DD/VSS = ±2.7V/0V, DATA = 55H
VA
1
OP42
10k
100k
0
10k
1M
100k
1M
10M
周波数-Hz
周波数-Hz
図10 帯域幅対コード、100Kバージョン
図13 電源電流対クロック周波数
2.5
60
TA = +25˚C
50
V SS = –3.0V ± 10%
V DD = 5.0V ± 10%
40
SINGLE SUPPLY
V DD = V SS
1.0
PSRR-dB
トリップ・ポイント-V
2.0
DUAL SUPPLY
V SS = 0V
0.1
30
V DD = 3.0V ± 10%
20
0.5
10
0.0
1.0
2.0
3.0
4.0
電源電圧-V
5.0
0
10
6.0
図11 デジタル入力トリップ・ポイント対電源電圧
100
1k
周波数-Hz
10k
100k
図14 電源変動除去対周波数
1.0
ISS AT V DD/VSS = ±2.7V
TA = +25˚C
10
0.1
IDD AT V DD/VSS = 5.5V/0V
THD＋ノイズ-％
電源電流-mA
100
1
IDD AT V DD/VSS = ±2.7V
0.1
0.01
V DD = +2.7V
V SS = –2.7V
TA = +25˚C
RAB = 10kV
NONINVERTING TEST CIRCUIT
0.001
0.01
INVERTING TEST CIRCUIT
IDD AT V DD/VSS = 2.7V/0V
0.001
0
1
2
3
4
5
インクリメンタル入力ロジック電圧-V
0.0001
10
6
図12 電源電流対入力ロジック電圧
REV.0
100
1k
周波数-Hz
10k
100k
図15 全高調波歪みパルス・ノイズ対周波数
7
AD5204/AD5206
動作
AD5204/AD5206は、4/6チャンネル、256ポジション、デジタル制
公称抵抗（RAB)には、ワイパー端子によってアクセスできる256の
御の可変抵抗器（VR）
を提供します。プログラムされたVRの設
ータ・ワードはデコードされて、256の設定のうちの1つを選択しま
接点位置と、B端子接点があります。RDACラッチの8ビットのデ
定は、11ビット・シリアル・データ・ワードをSDI（シリアル・データ入
す。ワイパーの最初の接続は、データ00Hに対応するB端子から
力）
ピンにクロック入力することで変更できます。データ・ワードのフ
始まります。このB端子との接続では、ワイパーの接触抵抗
ォーマットは、MSBファーストの3つのアドレス・ビットと、これに続
である45Ωが含まれます。2番目の接続（10kΩの場合）では、
くMSBファーストの8ビットのデータビットという構成です。表Iに、
データ01Hに対する84Ω[＝RBA（公称抵抗）/256＋RW＝39Ω＋
シリアル・レジスタのデータ・ワードのフォーマットを示します。
45Ω]の位置となります。3番目の接続は、データ02Hに対す
る78＋45＝123Ωの位置となります。LSBに1が加算されるごと
表I．シリアル・データのワード・フォーマット
アドレス
B10 B9
A2
A1
MSB
210
B8
A0
LSB
28
に、ワイパーは抵抗値の上がる方向に進められ、最後のタップで
データ
B7 B6 B5 B4 B3 B2 B1 B0
D7 D6 D5 D4 D3 D2 D1 D0
MSB
LSB
27
20
は抵抗値は10006Ωとなります。ワイパーは、直接A端子に接続さ
れることはありません。簡略化されたRDACの等価回路について
は、図16をご覧ください。
WxとBxの間においてデジタル的にプログラムされる出力抵抗の
一般的な計算式は、以下のようになります。
AD5204/AD5206でのシリアル・レジスタ・データのB7からB0まで
RWB(Dx)＝(Dx)/256×RBA＋RW
を受信するVRラッチのアドレス割り当てについては、表Vをご覧
(1)
Dxは8ビットのRDACxラッチに保持された値であり、RBAは
ください。VRの出力は、ランダムのシーケンスにおいて一度に1
端子間の公称抵抗値です。
つだけ変更することができます。AD5204のプリセットでは、PRピ
ンをアサートすることによって中間スケールに戻すことができ、パ
例えば、VB＝0VでA端子が開放の状態では、次のRDACラッ
ワー・オンの時点でのフォールト状態からの回復を簡略化してい
チのコードに対して次の出力抵抗値が設定されます（10kΩ
ます。両モデルとも、パワー・オンの時点で、予め定められた中
のポテンショメータに対する値です）
。
間スケールの位置にワイパーを戻すパワー・オン・プリセット機能
表II
D(10進)
255
128
1
0
を内蔵しています。さらに、AD5204では、パワーのシャットダウン
のためのSHDNピンを備えており、RDACを消費電力ゼロの状態
とし、端子Axを開放状態、ワイパーをBxに接続することで、VR
でリーク電流のみが消費される状態とすることができます。シャッ
RWB-Ω
10006
5045
84
45
出力状態
フル・スケール
中間スケール（PR＝0状態）
1LSB
ゼロ・スケール（ワイパーの接触抵抗）
トダウン・モードでは、VRラッチの設定は保持されるため、パワ
ー・シャットダウンから動作状態に復帰する場合でも、VRの設定
ゼロ・スケール状態でも一定のワイパー抵抗値45Ωがあることに
はシャットダウン前の抵抗値に対応したものとなります。
ご注意ください。特性の劣化や内部スイッチの接点の破壊を防
止するために、WとBの間での電流を最大値である20mA以内と
RS
SHDN
するように注意してください。
Ax
RDACによって置き換えられる機械式ポテンショメータ同様、完全
に対称な構成となっています。ワイパーWと端子Aの抵抗によっ
D7
D6
D5
D4
D3
D2
D1
D0
RS
て、デジタル的に制御される抵抗RWAが得られます。この端子
を使うときは、必ずB端子をワイパーに接続します。RWAへ
RS
の抵抗値の設定により、最大の抵抗値からスタートし、ラッ
チにロードされるデータの値が増加するにつれ減少します。
Wx
この動作の一般的な計算式は、次の通りです。
RDACラッチ
および
デコーダ
RWA(Dx)＝(256−Dx)/256×RBA＋RW
(2)
Dxは8ビットのRDACxラッチに保持された値であり、RBAは
端子間の公称抵抗値です。例えば、VA＝0VでB端子がワイ
RS
図16
パーWに接続された状態では、次のRDACラッチのコードに
Bx
対して次の出力抵抗値が設定されます。
AD5204/AD5206のRDAC等価回路
表III
D（10進）
255
128
1
0
可変抵抗器のプログラミング
加減抵抗器動作
端子AとBの間の公称抵抗値は、10kΩ、50kΩ、100kΩのものが
用意されています。製品の型番の最後の桁が、例えば10kΩ＝
RWA-Ω
84
5045
10006
10045
出力状態
フル・スケール
中間スケール（PR＝0状態）
1LSB
ゼロ・スケール
10、100kΩ＝100のように、この公称抵抗を表しています。VRの
8
REV.0
AD5204/AD5206
R BAの代表的な分布は、チャンネル間で±1%以内となって
判断されます。
います。しかしながら、デバイス間での差異は製造ロット
シリアル・データ出力（SDO）
ピンには、オープン・ドレインのNチャ
に依存し、±30%程度の違いがあります。RBAの温度による
ンネルFETを用いています。この出力でデータを次のパッケージ
変化については、温度係数が700ppm/℃となっています。
のSDIピンに転送するためには、プルアップ抵抗が必要です。プ
ルアップ抵抗の終端電圧は、AD5204のSDO出力デバイスのVDD
ポテンショメータの分圧器のプログラム
より高い電圧でもかまいません。例えば、AD5204をVDD＝3.3V
電圧出力動作
デジタルのポテンショメータを使用すれば、任意の端子に対して印
の電圧で動作させ、次のデバイスとのインターフェースのためのプ
加された入力電圧に比例する出力電圧が簡単に得られます。例
セッサのシリアル・データ・ラインから、いくつかのRDACをデージ
えば、A端子を5Vに、B端子をグランドに接続した場合には、ワイ
ー・チェーン接続することが可能となります。SDIピンにプルアップ
パーにおける出力電圧を0Vから、＋5Vより1LSB分だけ低い電圧
抵抗を接続して次のデバイスと直列に接続する場合には、クロッ
の間の、任意の値に変化させることができます。各LSBに対応す
ク周期を長くする必要があります。データ転送を確実にするには、
ルアップ電圧を+5Vとすることができます。これにより、1つのプロ
る電圧は、ポテンショメータの分圧器の端子AB間に印加された
デバイス間のデージー・チェーンのノードであるSDO-SDIの容量
電圧を接触位置の数である256で割った値に等しくなります。端
性負荷を考慮する必要あります。デージー・チェーンを使う場合に
子AB間に印加される任意の入力電圧について、グランドに対す
は、各パッケージのすべてのビットがそれぞれのシリアル・レジス
る出力電圧を算出する一般的な計算式は、以下のようになります。
タに転送されるまでの間、CSをローに保って、アドレス・ビットとデ
VW(Dx)＝Dx/256×VAB＋VB
ータ・ビットが適正なデコードの位置に置かれるようにする必要が
(3)
あります。2つのAD5204の4つのチャンネルのRDACがデージー・
デジタル・ポテンショメータを分圧器モードで動作させると、温度
チェーンされる場合には、表Iに示すワード・フォーマットに従った
変化に対する精度がさらに向上します。ここで、出力電圧は内部
22ビットのアドレスおよびデータが必要となります。シャットダウン
の抵抗器の分圧の比に依存し、絶対的な抵抗値とは関係があり
（SHDN）
の間、SDO出力ピンは、プルアップ抵抗での電力消費
ません。このため、温度によるドリフトは15ppm/℃まで向上します。
をなくすために強制的にオフ
（ロジック・レベル・ハイの状態）
にさ
れます。図19に、SDO出力回路の等価回路を示します。
AD5204/AD5206
CS
CLK
EN
SDO
（AD5204のみ）
アドレス・
デコーダ
A2
A1
DO A0
D7
D7
RDAC
ラッチ
#1
R
D0
V DD
表 IV
A1
W1
CLK CS
B1
PR
SHDN レジスタの動作
L
P
L
L
H
H
H
H
X
P
H
H
X
X
H
X
H
L
H
H
X
X
H
H
P
H
H
L
シリアル・
レジスタ
D7
A4/A6
W4/W6
SDI
DI
RDAC
ラッチ
#4/#6
D0
R
D0
8
B4/B6
SHDN
（AD5204のみ）
GND
PR
（AD5204のみ）
図17
ブロック図
デジタル・インターフェース
AD5204/AD5206には、標準の3線シリアル入力制御インターフェ
入力ロジック制御真偽表
SR動作せず、SDOピン・イネーブル。
SDIピンから1ビットをシフト入力。
入力されているビットの11番目が
SDOからシフト出力される。
A2,A1,A0のデコード結果に応じて
SRデータをRDACラッチにロード
（表V参照）
。
ノー・オペレーション
すべてのRDACラッチを中間スケー
ルに設定、ワイパーが中央に設定さ
れSDOラッチがクリアされる。
すべてのRDACラッチに80Hをラッチ。
すべての抵抗器のA端子を開放状態
とし、WをBに接続し、SDOの出力
トランジスタをオフとする。
注：P＝立上がりエッジ、X＝任意、SR＝シフト・レジスタ
表V
ースが備えられています。3つの入力とは、クロック
（CLK）
、CS、
A2
0
0
0
0
1
1
シリアル・データ入力（SDI）
です。立上がりエッジを基準とする
CLK入力は、シリアル入力レジスタに誤ったデータを入力しない
ように、遷移の波形が整ったものでなければなりません。標準の
ロジック・ファミリーによって良好に動作します。製品の評価のため
に機械的なスイッチを使用する場合には、フリップ・フロップや他
の適当な手段によって信号のバウンドを防止する必要があります。
A1
0
0
1
1
0
0
アドレス・デコード・テーブル
A0
0
1
0
1
0
1
デコードされるラッチ
RDAC#1
RDAC#2
RDAC#3
RDAC#4
RDAC#5、AD5206のみ
RDAC#6、AD5206のみ
仕様の表に示すデータ・セットアップ・タイムとデータ・ホールド・タ
図17は、内部デジタル回路をさらに詳細に示したものです。CSが
イムは、データの有効期間の条件を示します。シリアル・レジスタ
アクティブ・ローの状態に保たれているときに、表IVに示すように、
に入力された最後の11ビットは、CSがハイに戻るときに保持され
クロックの立上がりエッジによって、データがシリアル・レジスタにロ
ます。また、CSがハイになるときに、アドレス・デコーダをゲートし
ードされます。正極性（VDD)と負極性（VSS）の電源を使用する場
て、立上がりエッジによってトリガされる4または6のうちの1つの
合にも、ロジック・レベルはデジタル・グランド
（GND）
を基準として
RDACラッチをイネーブルします。詳しくは図18をご覧ください。
REV.0
9
AD5204/AD5206
AD5204/AD5206
CS
アドレス・
デコーダ
IMS
RDAC 1
RDAC 2
IW = 1V/RNOMINAL
DUT
A
W
V+
RDAC 4/6
B
IW＝0でVW1＝VMS、IW＝1/RでVW2＝VMS
CLK
VMS
シリアル・
レジスタ
SDI
図18
V+ ∼
∼ V DD
V W 2 –[V W1 + IW (R AW II RBW)]
RW = ––––––––––––––––––––––––––
IW
VW
入力制御ロジックの等価回路
図24
ワイパー抵抗テスト回路
ターゲットのRDACラッチにシリアル・データ・ワードの最後の8ビ
VA
ットがロードされ、1回のDACの更新が完了します。4つの独立し
V+ = V DD ±10%
た8ビットのデータ・ワードをクロックに従って入力し、4つのVRの
V+
設定のすべてを変更する必要があります。
~
A
V DD
ΔV
MS
( –––––
)
ΔV
PSRR (dB) = 20 LOG
W
B
DD
ΔV MS%
PSS (%/%) = –––––––
ΔV DD%
VMS
SHDN
CS
SDI
図25
SDO
シリアル・
レジスタ
D
電源感度テスト回路（PSS、PSRR）
Q
GND
CK RS
A
CLK
DUT B
+5V
PR
W
V IN
図19
AD5204のSDO出力回路の詳細
OP279
オフセット・
グランド
VOUT
+
オフセット・
バイアス
図20に示すように、すべてのデジタル・ピンは直列に接続された
入力抵抗と並列に挿入されたツェナーESDの構造によって保護
図26
されています。この構成は、デジタル・ピンのCS、SDI、SDO、PR、
反転プログラマブル・ゲイン・テスト回路
SHDN、CLKで採用されています。
+5V
340kΩ
LOGIC
OP279
V IN
V SS
図20
オフセット・
グランド
デジタル・ピンのESD保護
V OUT
W
A
DUT
B
オフセット・バイアス
図27
A, B, W
非反転プログラマブル・ゲイン・テスト回路
V SS
図21
V IN
DUT
A
V+
+15V
A
抵抗器端子のESD保護
DUT
B
オフセット・
グランド
V+ = V DD
1LSB = V+ /256
W
+
OP42
2.5V
–15V
W
B
VMS
図28
ゲイン対周波数テスト回路
図22 ポテンショメータ分圧器の非直線性誤差テスト回
路（INL、DNL）
RSW = 0.1V
ISW
DUT
CODE = ØØ H
W
B
接続なし
DUT
A
W
V OUT
+
0.1V
ISW
V SS TO V DD
IW
B
図29
V MS
インクリメンタル・オン抵抗テスト回路
図23 抵抗器位置の非直線性誤差（加減抵抗器としての
動作、R-INL、R-DNL）
10
REV.0
AD5204/AD5206
外形寸法
サイズはインチと（mm）で示します。
24ピン Narrow Body PDIP （N-24）
1.275 (32.30)
1.125 (28.60)
24
13
1
1
2
0.280 (7.11)
0.240 (6.10)
0.325 (8.25)
0.300 (7.62)
PIN 1
0.060 (1.52)
0.015 (0.38)
0.210
(5.33)
MAX
0.200 (5.05)
0.125 (3.18)
0.195 (4.95)
0.115 (2.93)
0.150
(3.81)
MIN
0.022 (0.558)
0.014 (0.356)
0.100
(2.54)
BSC
0.015 (0.381)
0.008 (0.204)
0.070 (1.77) 実装面
0.045 (1.15)
24ピン SOIC（R-24/SOL-24）
0.6141 (15.60)
0.5985 (15.20)
24
13
0.2992 (7.60)
0.2914 (7.40)
1
0.4193 (10.65)
0.3937 (10.00)
12
PIN 1
0.1043 (2.65)
0.0926 (2.35)
0.0118 (0.30) 0.0500
0.0040 (0.10) (1.27)
BSC
0.0192 (0.49)
0.0138 (0.35)
実装面
0.0291 (0.74)
×45˚
0.0098 (0.25)
0.0125 (0.32)
0.0091 (0.23)
8˚
0˚
0.0500 (1.27)
0.0157 (0.40)
24ピン Thin Shrink SO Package（TSSOP）（RU-24）
0.311 (7.90)
0.303 (7.70)
24
13
0.177 (4.50)
0.169 (4.30)
0.256 (6.50)
0.246 (6.25)
1
12
PIN 1
0.006 (0.15)
0.002 (0.05)
実装面
REV.0
0.0433 (1.10)
MAX
0.0256 (0.65)
BSC
0.0118 (0.30)
0.0075 (0.19)
11
0.0079 (0.20)
0.0035 (0.090)
8˚
0˚
0.028 (0.70)
0.020 (0.50)
PRINTED IN JAPAN
D1136-2.7-12/99,1A
AD5204/AD5206
このデータシートはエコマーク認定の再生紙を使用しています。
12
REV.0