ASAHI KASEI [AK2306/LV] AK2306/2306LV ISDN/VoIPターミナルアダプタ用 ２チャンネル ＰＣＭコーデック ＬＳＩ 概 特 要 AK2306は、ISDNターミナルアダプタ(TA)に適した 2チャンネルPCMコーデックです。欧州を中心とする 地域で用いられるA-Law圧伸則と北米・日本で用いら れるμ-law圧伸則とをレジスタで選択可能です。 帯域制限フィルタ、A/D及びD/A変換器、A-law/μ -law変換器を各々2ch内蔵しており、また1chのリン ガートーンジェネレータ（16Hz,20Hz）を備え、実 装スペース、実装工数及び消費電力の削減に最適で す。 PCM デ ー タ 転 送 レ ー ト は 64k の N 倍 (128k-4.096MHz)での設定が可能です。転送クロック (BCLK)入力周波数を調整することにより様々なシス テムに対応することができます。 チ ャ ネ ル 毎 に 、 レ ジ ス タ 設 定 に よ る +6 〜 -18dB/1.0dB ステップのゲイン設定が行えます。また 同じレジスタ設定によりチャネルごとのミュート、パ ワーダウン設定も可能です。 AK2306とAK2306LVは、それぞれ動作電源電圧が 5.0Vと3.3Vのピンコンパチ品です。 MS0093-J-06 1 長 2チャンネル・PCMコーデック／フィルタ内蔵 RINGER TONE発生回路(16Hz/20Hz)内蔵 ■ チャンネル毎に設定可能な機能 ・パワーダウン（レジスタ設定） ・ミュート（レジスタ設定） ・ゲイン調整+6〜-18dB(レジスタ設定 1.0dB step) ■ PCMデータインタフェース LongFrame/ShortFrame/GCI に対応 ■ PCMデータ転送レート 64kHzのＮ倍の周波数（128k-4.096MHz）で設定可能 ■ 入出力ゲイン調整用オペアンプ内蔵 ■ A-law,μ-lawの圧伸則選択機能（レジスタ設定） ■ シリアルインタフェース ■ パワーオンリセット内蔵 ■ +5V±5%単一電源(AK2306) ■ +3.3±0.3V単一電源(AK2306LV) ■ 低消費電力 ■ 小型パッケージ ■ ■ パッケージ ■ 24ピンSSOP ・ピン端 8.2*7.9mm ・ピンピッチ 0.65mm 2012/01 ASAHI KASEI [AK2306/LV] 目 項 MS0093-J-06 次 目 頁 - ブロック図…………………………………… 3 - パッケージ・ピン配置……………………… 4 - 端子条件……………………………………… 5 - 端子機能……………………………………… 6 - 回路構成……………………………………… 8 - 機能説明……………………………………… 9 - PCMインタフェース…………………….. 9 - LongFrame/ShortFrame/GCI…....….. 10 - ミュート………………………………… 12 - ゲイン調整……………………………… 13 - リンガートーン発生器…..……………. 14 - リセット………………………………… 15 - パワーダウン…………………………… 16 - シリアルインタフェース……………… 18 - レジスタ……………………………………… 21 - 絶対最大定格………………………………… 23 - 推奨動作条件………………………………… 23 - 電気的特性…………………………………… 23 - 推奨外部回路例……………………………… 32 - パッケージ…………………………………… 34 2 2012/01 ASAHI KASEI [AK2306/LV] ブロック図 GST0 VFTN0 VFTP0 VR0 VFR0 GSR0 GST1 VFTN1 VFTP1 VR1 VFR1 GSR1 GA0T AAF0 GA0R SMF0 AMPT0 DX DR FS BCLK GA1T AAF1 GA1R SMF1 CODEC AMPT1 CH1 FS1 AMPR1 RING TONE GENERATOR BGREF Power on Reset Register 3 A/u_SEL Register PWDN Mut1 Mut0 Internal TXVlm1 TXVlm0 RXVlm1 PLL VDD VSS MS0093-J-06 FS0 AMPR0 RXVlm0 LPC PCM I/F CH0 TNOUT VREF CODEC Serial I/F SCLK DATA CSN 2012/01 ASAHI KASEI [AK2306/LV] パッケージ・ピン配置 VFTP1 VFTN1 GST1 GSR1 VFR1 VR1 VDD FS BCLK DX DR TNOUT MS0093-J-06 1 2 3 4 5 6 7 8 9 10 11 12 24 23 22 21 20 19 18 17 16 15 14 13 4 VREF VFTP0 VFTN0 GST0 GSR0 VFR0 VSS VR0 LPC CSN DATA SCLK 2012/01 ASAHI KASEI [AK2306/LV] 端子条件 端子 番号 端子名 I/O 端子タイプ 最大 AC負荷 最小 DC負荷 パワーダウン 時出力状態 Analog Analog Analog Analog Analog Analog 50pF 50pF 10kΩ(*1) 10kΩ(*1) Hi-Z Hi-Z 50pF 10kΩ Hi-Z 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 VFTP1 VFTN1 GST1 GSR1 VFR1 VR1 VDD FS BCLK DX DR TNOUT SCLK DATA CSN I I O O I O I I O I O I I/O I CMOS/TTL(*2) CMOS/TTL(*2) CMOS CMOS/TTL(*2) CMOS CMOS/TTL(*2) CMOS/TTL(*2) CMOS/TTL(*2) LPC O Analog 17 18 19 20 21 22 23 24 VR0 VSS VFR0 GSR0 GST0 VFTN0 VFTP0 O I O O I I Analog VREF O Analog Analog Analog Analog Analog Analog 15pF Hi-Z 15pF L 15pF Input 備考 外付容量 0.22uF 50pF 10kΩ Hi-Z 50pF 50pF 10kΩ(*1) 10kΩ(*1) Hi-Z Hi-Z 外付容量 1.0uF以上 *1)最小DC負荷は帰還抵抗込の値です。 *2）AK2306はTTL level Interface/ AK2306LVは CMOS level Interface MS0093-J-06 5 2012/01 ASAHI KASEI [AK2306/LV] 端子機能 端子番号 端子名称 1 VFTP1 I/O I 機 能 CH1 入力ゲイン調整用オペアンプの正転差動入力。 VFTN1端子と外部抵抗で、差動またはシングルエンド入力アンプを構成し ゲイン調整を行います。 CH1 入力ゲイン調整用オペアンプの反転差動入力。 VFTP1端子と外部抵抗で、差動またはシングルエンド入力アンプを構成しゲ イン調整を行います。 CH1 入力ゲイン調整用オペアンプの出力｡ 外部抵抗で差動入力アンプを構成しゲイン調整を行います。 CH1 出力ゲイン調整用オペアンプの出力。 外部抵抗で反転アンプを構成しゲイン調整を行います。 CH1 出力ゲイン調整用オペアンプの反転入力。 外部抵抗で反転アンプを構成しゲイン調整を行います。ただし入力ゲインオ ペアンプを差動アンプとして構成する場合、このオペアンプを差動アンプの アナログGND用のバッファとして使用してください。この場合、このアン プを用いた出力ゲイン調整は出来ません。 CH1 アナログ出力。 B2のPCMデータをアナログ信号に変換した出力です。(SEL2B=0時) 正電源端子。 2 VFTN1 I 3 GST1 O 4 GSR1 O 5 VFR1 I 6 VR1 O 7 VDD - 8 FS I 9 BCLK I 10 DX O 11 DR I 12 TNOUT O 13 SCLK I 14 DATA I/O 15 CSN I シリアルインタフェースのチップセレクト入力端子。 16 LPC O 17 VR0 O 18 VSS - PLLのループフィルタ用端子。 0.22 uF以上の容量を外付して下さい。 CH0 アナログ出力。 B1のPCMデータをアナログ信号に変換した出力です。(SEL2B=0時) 負電源端子。 MS0093-J-06 PCMデータ送受同期信号入力。 PCMデータ入出力タイミングを制御します。BCLKと同期した8kHz の信号 を入力して下さい。全パワーダウン時以外は常に入力して下さい。 PCMデータ転送レート制御クロック入力。 64kのN倍（N=2～64）＝128k～4096kHzのクロックを入力します。 全パワーダウン時以外は常に入力して下さい。 PCMデータ出力端子。 CH0,CH1のPCMデータを多重化して出力します。データ転送レートは BCLKで設定されます。詳細はPCMインタフェースの項目(Page.9~)を参照 して下さい。この端子は送信データが存在する16ビット期間以外は、ハイイ ンピーダンスとなります。 PCMデータの入力端子。 CH0,CH1のPCMデータを多重化して入力します。データ転送レートは BCLKで設定されます。詳細はPCMインタフェースの項目(Page.9~)を参照 して下さい。 16Hz/20Hzトーン出力端子。 レジスタで選択します。 シリアルインタフェースのクロック入力端子。 シリアルインタフェースのデータ入出力端子。 6 2012/01 ASAHI KASEI 端子番号 端子名称 19 VFR0 [AK2306/LV] I/O I 20 GSR0 O 21 GST0 O 22 VFTN0 I 23 VFTP0 I 24 VREF O MS0093-J-06 機 能 CH0 出力ゲイン調整用オペアンプの反転入力。 外部抵抗で反転アンプを構成しゲイン調整を行います。ただし入力ゲインオ ペアンプを差動アンプとして構成する場合、このオペアンプを差動アンプの アナログGND用のバッファとして使用してください。その場合、このアン プを用いた出力ゲイン調整は出来ません。 CH0 出力ゲイン調整用オペアンプの出力。 外部抵抗で反転アンプを構成しゲイン調整を行います。 CH0 入力ゲイン調整用オペアンプの出力｡ 外部抵抗で差動入力アンプを構成しゲイン調整を行います。 CH0 入力ゲイン調整用オペアンプの反転差動入力。 VFTP0端子と外部抵抗で差動入力アンプを構成しゲイン調整を行います。 CH0 入力ゲイン調整用オペアンプの正転差動入力。 VFTN0端子と外部抵抗で差動入力アンプを構成しゲイン調整を行います。 アナロググランド電源出力端子。 1.0 uF以上の容量を外付して下さい。 7 2012/01 ASAHI KASEI [AK2306/LV] 回路構成 ブロック AMPT0,1 AMPR0,1 AAF0,1 CODEC (CH0,CH1) A/D CODEC (CH0,CH1) D/A SMF0,1 BGREF RINGER TONE _GEN GA0T GA0R GA1T GA0R GATN SERIAL I/F PLL PCM I/F MS0093-J-06 機 能 備考 送信用システム0dB（伝送0レベルポイント）のゲイン調整用オペアンプです。 外付けの抵抗で差動もしくはシングルエンドのゲインアンプを構成します。ただ し、帰還抵抗は10 kΩ以上です。各端子の構成は次のようになっています。 VFTPx：オペアンプ正転入力 VFTNx：オペアンプ反転入力 GSTx：オペアンプ出力 受信用システム0dB（伝送0レベルポイント）のゲイン調整用オペアンプです。 通常、反転アンプとして使用し、外付けの抵抗でゲインアンプを構成します。ただ し、帰還抵抗は10kΩ以上です。各端子の構成は次のようになっています。 VFRx：オペアンプ反転入力 GSRx：オペアンプ出力 < 注意 >AMPT0,1を差動アンプとして構成する場合、AMPR0,1は差動アンプの アナログGND用のバッファとして使用下さい。この場合、このアンプを使った出 力ゲイン調整は出来ません。 折り返し雑音防止用フィルタです。2次のRCローパスフィルタで構成されており、 A/Dコンバータのサンプリング周波数帯における雑音を除去します。 入力されたアナログ信号を圧伸則に従い8ビットのPCMデータに変換します。圧伸 則として、ITU-T G.711に準拠したA-Lawまたはμ-Lawをサポートします。 A-Lawでは偶数ビットの反転もおこないます。 圧伸則の選択は、レジスタALAWNでおこないます。 "H": μ-Law "L": A-Law また、帯域制限用フィルタを内蔵しています。 DR端子より取り込まれた8ビットのPCMデータを圧伸則に従い伸張し再生しま す。圧伸則として、ITU-T G.711に準拠したＡ-Lawとμ-Lawをサポートします。 A-Lawでは偶数ビットの反転もおこないます。 圧伸則の選択は、レジスタALAWNでおこないます。 "H": μ-Law "L": A-Law D/Aコンバータの出力から帯域内の周波数成分を取り出すためのフィルタです。 温度補償されたバンドギャップ電圧発生器により、安定なアナロググランド電圧を 供給します。(2.4V@5V時/ [email protected]時) 安定化の為、1.0 uFの容量を接続下さい。 16Hz,20Hzのリンガートーンを発生する回路です。トーンの選択とON/OFFはレジ スタで行います。 信号レベルを変更する回路です。+6～-18dB（1dBstep、25段階）のゲイン調整が 可能です。ゲイン設定はレジスタで行います。 内部レジスタへのデータ入力を行います。1ワード=16bit。 構成は命令コード4bit、アドレス3bit、ダミー1bit、データ8bitとなっています。 SCLK,DATA, CS 端子で制御します。 8KHzのフレーム同期信号FSから、内部動作に必要な所定のクロック周波数を発生 します。ループフィルタ用の外付容量（0.22 uF以上）をLPC端子に接続します（対 VSS）。 BCLKで定められるデータレート(128k∼4096kMbps:Nx64kHz)でPCMデータを入 出力します。PCMインタフェースにはLongFrame,ShortFrame,GCIの３つのモー ドがあります。モード設定はレジスタPCMIFで行います。 PCMIF = “L” LongFrame or Short Frame PCMIF = “H” GCI LF,SFは内部回路で自動判定します。PCMデータは2チャンネル分が多重化され DX,DR端子から入出力されます。 8 2012/01 ASAHI KASEI [AK2306/LV] 機能説明 ■ PCMインタフェース AK2306は以下の３つのPCMデータインタフェースをサポートしています。 ・Long Frame Sync(LF) ・Short Frame Sync(SF) ・GCI 各チャンネルのPCMデータは多重化され共通の端子(DR,DX)から順次入出力されます。 いずれの場合もデータはMSBファーストで入出力されます。PCMデータストリーム上、最初の8bitが B1チャネル、次の8bitがB2チャネルです。 ◆PCMインターフェースの選択 Long Frame/Short Frame またはGCIのどちらか一方を選択します。 以下を参照してPCMIFレジスタを設定して下さい。 PCMインタフェース選択レジスタ（アドレス：101 Bit：0） PCMIF PCMインタフェース 0 LF or SF 1 GCI 備考 LF/SFはFS信号で自動判定（次ページ参照） ∗ レジスタ初期化時はLF/SFモード(PCMIF=0)が選択されます。 ● LONG FRAME (LF) / SHORT FRAME (SF) ◆LF/SFの判定方法 AK2306は入力されたFSの”H”期間によりLong Frame, Short Frameかを自動的に判断します。 FS=”H”の期間 フレーム構成 BCLKの2周期以上 LF BCLKの1周期 SF ◆インタフェースタイミング 各チャンネルのPCMデータは、フレーム同期信号FSに同期して、1フレーム区間(125μs)毎にそれぞれ8ビット ずつDX,DR端子より入出力されます。1フレーム区間には最大64個のタイムスロット(BCLK=4.096MHz時)があ ります。タイムスロット数＝BCLK/64kです。CH0,CH1のタイムスロットは同期信号FSから決められた位置で 入出力されます。 ◆フレーム同期信号（Frame Sync：FS） 8kHzの基準入力信号です。1フレーム(125us毎)に8ビットのPCMデータが入出力されます。BCLKと同期してい ることが必要です。FSはPLLの入力となり、これをもとに内部の動作クロックが生成されます。 MS0093-J-06 9 2012/01 ASAHI KASEI [AK2306/LV] ◆BCLK PCMデータレートを定めます。128kHz～4.096MHzの範囲の 64KHz x N（N=2～64）のレートに対応できま す。 ◆PCMデータ入出力チャネル(B1 or B2)の指定 CH0,CH1のPCMデータをB1,B2チャンネルのどちらのタイミングで入出力するか指定します。 以下を参照してSEL2Bレジスタを設定して下さい。 CH0,CH1入出力チャンネル選択（アドレス：101 Bit：1） SEL2B CH0 CH1 備考 0 B1 B2 初期値 1 B2 B1 LongFrame FS BCLK B1 ch DX DR Don’t care B2 ch 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 ⇒ ⇒ B1-CHANNEL (CH0) B1-CHANNEL (CH1) 1 2 3 4 5 6 7 1 2 3 4 5 6 7 SEL2B=0 SEL2B=1 Don’t care B2-CHANNEL (CH1) B2-CHANNEL (CH0) ShortFrame FS BCLK B1 ch DX DR Don’t care SEL2B=0 ⇒ SEL2B=1 ⇒ B2 ch 8 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 B1-CHANNEL (CH0) B1-CHANNEL (CH1) Don’t care B2-CHANNEL (CH1) B2-CHANNEL (CH0) ！注意事項 ＜重要＞ 全パワーダウン時以外はFSとBCLKを停止しないで下さい。 FSとBCLKのどちらかを停止するとAK2306のPLLは自走周波数で動作します。 この場合、AK2306のRing Tone Generatorの性能は保証されません。 MS0093-J-06 10 2012/01 ASAHI KASEI [AK2306/LV] ● GCI （General Circuit Interface） ◆インタフェースタイミング 各チャンネルのPCMデータは、フレーム同期信号FSに同期して、1フレーム区間(125μs)毎にそれぞれ8ビット ずつDX,DR端子より入出力されます。 ◆フレーム同期信号（Frame Sync：FS） 8kHzの基準入力信号です。1フレーム(125us毎)に8ビットのPCMデータが入出力されます。BCLKと同期してい ることが必要です。FSはPLLの入力となり、これをもとに内部の動作クロックが生成されます。 ◆BCLK BCLKの周波数はPCMデータレートの2倍です。入力周波数範囲は512kHz～4096kHzです。 FS BCLK B1 ch DX DR Don’t care B2 ch 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 ⇒ ⇒ B1-CHANNEL (CH0) B1-CHANNEL (CH1) SEL2B=0 SEL2B=1 ◆PCMデータ入出力チャネル(B1 Don’t care B2-CHANNEL (CH1) B2-CHANNEL (CH0) or B2)の指定 CH0,CH1のPCMデータをB1,B2チャンネルのどちらのタイミングで入出力するか指定します。 以下を参照してSEL2Bレジスタを設定して下さい。 CH0,CH1入出力チャンネル選択（アドレス：101 Bit：1） SEL2B CH0 CH1 備考 0 B1 B2 初期値 1 B2 B1 ！注意事項 ＜重要＞ 全パワーダウン時以外はFSとBCLKを停止しないで下さい。 FSとBCLKのどちらかを停止するとAK2306のPLLは自走周波数で動作します。 この場合、AK2306のRing Tone Generatorの性能は保証されません。 MS0093-J-06 11 2012/01 ASAHI KASEI ■ミュート [AK2306/LV] 各チャンネル独立にPCM出力をミュートすることが可能です。 以下を参照してMTCH0,MTCH1レジスタを設定して下さい。 ミュートレジスタの設定 （Address: 100 Bit: 5,4） MTCH0,1 動作 DX端子 VRX0, VRX1端子 備考 0 信号出力 PCMデータ出力 CODECアナログ出力 初期値 1 ミュート High-Impedance アナロググランド ◆動作例 LFモード CH0ミュート（MTCH0 = ”1”, MTCH1= ”0”） FS BCLK DX Don’t care DR GCIモード 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 Don’t care CH0ミュート（MTCH0 = ”1”, MTCH1= ”0”） FS BCLK DX Don’t care DR B1-CHANNEL (CH0) Don’t care B2-CHANNEL (CH1) VRX0 : CODEC CH0 のアナログ出力は常にアナロググランドレベルです。 VRX1 : CODEC CH1 のアナログ出力は DR 端子から入力された CH1 の PCM データに応じた レベルです。 MS0093-J-06 12 2012/01 ASAHI KASEI ■ゲイン調整 [AK2306/LV] ボリュームGA0T,GA0R,GA1T,GA1Rのゲインは、各ボリュームに対応するレジスタで設定可能です。 調整範囲は+6～-18dB（1.0dBstep、25段階）です。 ボリューム設定レジスタ (Address: 011∼000, Bit: 4∼0) GanT4 GanT3 GAnT2 GAnT1 GAnT0 GanR4 GanR3 GAnR2 GAnR1 GAnR0 ゲイン [dB] 0 0 0 0 0 +6 0 0 0 0 1 +5 0 0 0 1 0 +4 0 0 0 1 1 +3 0 0 1 0 0 +2 0 0 1 0 1 +1 0 0 1 1 0 0 0 0 1 1 1 -1 0 1 0 0 0 -2 0 1 0 0 1 -3 0 1 0 1 0 -4 0 1 0 1 1 -5 0 1 1 0 0 -6 0 1 1 0 1 -7 0 1 1 1 0 -8 0 1 1 1 1 -9 1 0 0 0 0 -10 1 0 0 0 1 -11 1 0 0 1 0 -12 1 0 0 1 1 -13 1 0 1 0 0 -14 1 0 1 0 1 -15 1 0 1 1 0 -16 1 0 1 1 1 -17 1 1 --- --- --- -18 MS0093-J-06 13 備考 初期値 2012/01 ASAHI KASEI ■リンガートーン発生器 [AK2306/LV] 16Hz,20Hzのトーンを発生する回路です。トーン周波数はレジスタで選択します。 ◆トーン周波数の選択 出力するトーン周波数をTNFQレジスタで選択します。 トーン周波数選択レジスタ (Address: 101, Bit: 3) TNFQ 発生トーン 備考 0 16Hz 初期値 1 20Hz ◆トーンの送出／停止 トーンの送出／停止はレジスタ設定で行います。 RING TONEGENレジスタ (Address: 100, Bit: 2） *) PDTN RING TONEGEN回路の状態 備考 1 パワーダウン* 初期値 0 トーン送出 常時出力 パワーダウン時、TNOUT端子はLowレベルとなります。 MS0093-J-06 14 2012/01 ASAHI KASEI ■リセット [AK2306/LV] ◆ パワーオンリセット AK2306は電源投入時に内部リセットパルスが発生し、全ての回路がリセットされます。 内部レジスタは初期値に設定されます。 リセット終了後、CODEC CH0/CH1の回路は、FSの入力開始と共に初期化が開始されます。 パワーオンリセット～初期化終了までに要する時間は150ms（typ）,330ms(max)です。 ※ 内部リセットパルス発生期間は20ms(typ),200ms(max) です。 ◆パワーオンリセットを有効とするための電源立ち上げ時間 電源立ち上げ時間が50ms(=5τ)以内であれば､パワーオンリセットは確実に動作します。 電源立ち上げ時間が50msより大きくなる場合は、パワーオンリセットが実行されません。 この場合、レジスタは初期化されません。全てのレジスタに設定したい値を書き込んでから、動作を 開始してください。 ◆ パワーオン時の推奨動作手順 電源立ち上げ後AK2306を動作させる際、以下の様な手順で動作を開始されることを推奨致します。 パワーアップ 200ms ウェイト ・FS=”L” ・BCLK=”L” （電源立ち上げ後、FS 及び BCLK を固定 しておくと、固定期間中は CODEC は 外部との入出力を行いません） *電源立ち上げ時間 =50ms(=5τ)の場合 シリアル I/F を介して 内部レジスタを設定 ・CODEC 動作開始前に内部レジスタを設 定します。 FS 及び BCLK の供給開始 ・CODEC 初期化開始。 250ms ウェイト ・CODEC 初期化完了。 CODEC 正常動作開始 MS0093-J-06 15 2012/01 ASAHI KASEI ■パワーダウン [AK2306/LV] パワーダウン設定を行うとAK2306の消費電力が低減されます。 パワーダウン時は、アナログ回路への電流供給およびデジタル回路へのクロック供給が停止され、該当する 回路は動作停止状態となります。 パワーダウンは次の２つの形式があります。 ・全回路パワーダウン ・ブロック別パワーダウン ※ パワーダウン時においては、該当するブロックの出力端子はハイインピーダンスとなります（p.5参照）。 ◆パワーダウン設定方法 全回路または一部の回路のパワーダウンはレジスタ設定で行います。 パワーダウンの設定方法と設定時の動作 対象回路 レジスタ 全回路 PD CODEC CH0 PDCH0 CODEC CH1 PDCH1 RING TONEGEN PDTN 設定値と動作 ”0”：動作 ”1”：パワーダウン パワーダウン時動作の注意事項 ・レジスタは初期化されません。 ・シリアルI/Fは使用可能です。 ・FS,BCLKを供給する必要はありません。 ・常にFSを入力して下さい（p.10,11参照）。 ・CODEC CHn(n=0,1) をパワーダウンしても、 以下の回路は動作しています。 ①AMPTn, AMPRn (n=0,1)入出力 ②RING TONE GEN出力 （詳細は次項の表を参照して下さい） ・パワーダウン解除からトーン出力開始までの時間 は125usです。 注）PD, PDCHn(n=0,1), PDTNレジスタの初期値は”0”です。 ◆パワーダウンからの復帰：CODEC CODEC CH0/CH1をパワーダウンから復帰する場合、AK2306はCODECの初期化を行います。 初期化終了までに要する時間は130ms(typ)です。 全回路パワーダウンから復帰する場合、AK2306はパワーオンシーケンスと同様のCODEC初期化を行います。 初期化終了までに要する時間は250ms(typ)です。 MS0093-J-06 16 2012/01 ASAHI KASEI [AK2306/LV] ◆パワーダウン設定とパワーダウンブロック 全BLOCK CODEC CH0 CODEC CH1 設定レジスタ PD PDCH0 PDCH1 AMPT0 OFF GA0T OFF OFF OFF AAF0 OFF OFF OFF CODEC CH0 OFF OFF OFF SMF0 OFF OFF OFF GA0R OFF AMPR0 OFF AMPT1 OFF GA1T OFF OFF OFF AAF1 OFF OFF OFF CODEC CH1 OFF OFF OFF SMF1 OFF OFF OFF GA1R OFF AMPR1 OFF Channel 1 Channel 0 パワーダウン回路 PCM I/F OFF RING TONEGEN OFF PLL OFF BGREF OFF CODEC CH0&1 PDCH0 PDCH1 ＲＩＮＧ TONEGEN PDTN OFF OFF SERIAL I/F MS0093-J-06 17 2012/01 ASAHI KASEI ■シリアルインタフェース [AK2306/LV] SCLK,DATA,CSNの3端子を使用して内部レジスタ設定用データの書き込み／読み出しを行います。 1ワードは16ビットで構成です。MSB側から4ビットが制御コードで、書き込み／読み出しを指定します。 次の3ビットは内部レジスタのアドレスを指定します。LSB側8ビットがレジスタに設定するデータです。 B15 B14 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0 I3 I2 I1 I0 A2 A1 A0 * D7 D6 D5 D4 D3 D2 D1 D0 制御コード (4bit) アドレス (3bit) 内部レジスタ設定用データ (8bit) * *）データ読み出し時のI/O切替タイミング調整用 Dummy Bitです。 ◆制御コード I3 I2 I1 I0 動作内容 1 1 1 0 読み出し 1 1 1 1 書き込み その他のコード 読み出し／書き込み動作は実行されません。 ◆ SCLKとデータ書き込み／読み出し動作 ① ② ③ DATA端子への入力データは、SCLKの立ち上がりで内部シフトレジスタに取り込まれます。 SCLKの立ち上がりエッジは、CSNの立ち下がり以降の入力エッジからカウントされます。 CSN="L"の時、16パルス以上のSCLK入力に対し、以下の動作が行われます。 【書き込み】SCLK の16パルス目の立ち上がりで、データは内部レジスタにロードされます。 【読み出し】SCLK の16パルス目の立ち下がりで、DATA端子は入力端子に切り替わります。 ◆CSNとデータ書き込みキャンセル／データ読み出し期間 ① ② SCLK の16パルス目の立ち上がりより前にCSNを立ち上げると、書き込みはキャンセルされます｡ SCLK の16パルス目の立ち下がりより前にCSNを立ち上げると、その時点で読み出しは中止されます｡ ◆連続したデータ書き込み／読み出し動作 （連続アクセス） ① ② 連続アクセス動作を行う際には、次のアクセスの前に、CSNを必ず一度立ち上げて下さい。 CSN=”L”のまま、連続アクセスを行った場合、2回目以降のアクセスは無効となります。 MS0093-J-06 18 2012/01 ASAHI KASEI [AK2306/LV] ◆データ書き込みタイミング 連続SCLK使用時 連続する16bitのDATAとＳＣＬＫでアクセスする方法です SCLK16 パルス以降なら、 どこで立ち上げてもよい 必ず一度立ち上げる CSN SCLK DATA 1 Z 1 2 3 1 1 4 1 書き込み 命令 SCLK一時停止時 5 0 6 0 7 0 9 8 D7 * 16 Z D0 アドレス”000” への書き込み データ アドレス ”000” 1 2 1 3 1 1 8 4 1 D7 15 16 Z D1 D0 書き込みデータ 書き込み 命令 SCLK 16 パルス目 の 立 ち 上が り で書 き込み実行 9 DATAとＳＣＬＫを何回かに分けて書き込む方法です SCLKを一度”H”または”L”で停止しても、再度ＳＣＬＫの入力を開始すれば、先のデータに続けて書き込み を行うことができます。SCLKを停止する位置は任意です。 SCLK16 パルス以降なら、 どこで立ち上げてもよい 必ず一度立ち上げる CSN SCLK DATA 1 Z 1 2 1 3 1 4 1 書き込み 命令 5 0 6 0 7 0 8 9 16 D7 * アドレス”000” への書き込み データ アドレス ”000” Z D0 SCLK 16 パルス目 の 立 ち 上が り で 書 き込み実行 書き込みキャンセル SCLK16 パルス目の立ち上がり より手前で CSN が”H”となる CSN SCLK DATA 1 Z 1 2 1 3 1 4 1 5 0 6 0 7 0 8 D7 * 16 Z D0 アドレス”000” への書き込み データ アドレス ”000” 書き込み 命令 9 書き込みは 実行されません DATA 端子：入力状態 (Hi-Z) Z CSNを”L”のまま続けてアクセスした場合です ！注意 連続アクセス CSN SCLK DATA 1 Z 1 2 1 3 1 書き込み 命令 4 1 5 0 6 0 アドレス ”000” 7 0 8 9 D7 * 16 1 Z D0 書き込みデータ 1 3 1 書き込み 命令 書き込みは 実行されます MS0093-J-06 1 2 19 4 1 8 9 D7 15 16 D1 D0 Z 書き込みデータ 書き込みは 実行されません 2012/01 ASAHI KASEI [AK2306/LV] ◆データ読み出しタイミング 連続SCLK使用時 連続する16bitのDATAとＳＣＬＫでアクセスする方法です SCLK16 パルス以降なら、 どこで立ち上げてもよい 必ず一度立ち上げる CSN SCLK DATA 1 Z 1 2 3 1 1 4 0 5 A2 読み出し 命令 6 7 A1 A0 8 9 D7 Z 16 1 Z D0 3 1 1 8 4 9 0 15 16 D1 D0 D7 Z 読み出しデータ 読み出し 命令 データ読み出し期間 次のうち、どちらか早いエッジまで CSN の立ち上がり or SCLK 16 パルス目の立ち下がり SCLK 8 パルス目の立ち下がりから読み出し開始 SCLK一時停止時 1 読み出しデータ アドレス 2 DATAとＳＣＬＫを何回かに分けて読み出す方法です SCLKを一度”H”または”L”で停止しても、再度ＳＣＬＫの入力を開始すれば、先のデータに続けて読み出し を行うことができます。SCLKを停止する位置は任意です。 SCLK16 パルス以降なら、 どこで立ち上げてもよい 必ず一度立ち上げる CSN SCLK DATA 1 Z 1 2 1 3 1 4 0 5 A2 読み出し 命令 6 7 A1 A0 9 8 16 Z D0 D7 Z アドレス”000”から の読み出しデータ アドレス SCLK 8 パルス目の立ち下がりから読み出し開始 CSNを”L”のまま続けてアクセスした場合です ！注意 連続アクセス CSN SCLK DATA 1 Z 1 2 1 3 1 4 0 読み出し 命令 5 0 6 0 7 0 8 Z 9 D7 1 16 Z D0 読み出しデータ アドレス ”000” 1 2 1 3 1 4 8 9 15 16 Z 0 読み出し 命令 読み出しは 実行されます 読み出しは 実行されません ★注意 制御コードの不一致 CSN SCLK DATA Z 1 2 3 4 I3 I2 I1 I0 5 6 A2 A1 A0 制御コード以外の命令 アドレス 0bbb 10bb 110b (b=0 or 1) MS0093-J-06 7 8 9 16 Z 書き込み／読み出し は実行されません Z 20 DATA 端子：入力状態 (Hi-Z) 2012/01 ASAHI KASEI [AK2306/LV] レジスタ ◆ レジスタマップ Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 A2 A1 A0 * D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 * 0 0 - GA0R4 GA0R3 GA0R2 GA0R1 GA0R0 0 0 1 * 0 0 - GA1R4 GA1R3 GA1R2 GA1R1 GA1R0 0 1 0 * 0 0 - GA0T4 GA0T3 GA0T2 GA0T1 GA0T0 0 1 1 * 0 0 - GA1T4 GA1T3 GA1T2 GA1T1 GA1T0 1 0 0 * 0 0 MTCH1 MTCH0 PD PDTN PDCH1 PDCH0 1 0 1 * 0 0 0 0 TNFQ ALAWN SEL2B PCMIF 1 1 0 * Reserved 1 1 1 * Reserved ＊）Dummy Bitです。 注）全て“書き込み／読み出し”可能です。 注）アドレス=(000～100)のD7,D6 及びアドレス=(101)のD7～D4 ビットは量産テスト用のテストモード起動 ビットです。通常動作の為には全ビット=”0”を必ず書き込んで下さい。 注）上記テストモード設定ビットは他のビット同様、書き込んだ値が、読み出し時には読み出されます。 また、アドレス=(000～011)のD5は、書き込みは出来ません。また読み出し時には”0”が出力されます。 ◆ レジスタの初期化 パワーオンリセット時にレジスターの初期化を行いに行きますが、確実にかからないことも想定されますので、 電源立ち上げ時、電源瞬断など異常状態に陥った後は、必ずテストモード起動ビットを含む全てのレジスタの値 を設定して下さい。それ以外ではレジスタの初期化はなされません。 ◆ レジスタ機能 アドレス 000 001 010 MS0093-J-06 Bit 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 レジスタ名 GA0R0 GA0R1 GA0R2 GA0R3 GA0R4 GA1R0 GA1R1 GA1R2 GA1R3 GA1R4 GA0T0 GA0T1 GA0T2 GA0T3 GA0T4 初期値 0 1 1 0 0 機 能 参照頁 ボリュームGA0Rのゲイン設定 0 1 1 0 0 ボリュームGA1Rのゲイン設定 0 1 1 0 0 ボリュームGA0Tのゲイン設定 21 2012/01 ASAHI KASEI アドレス 011 100 101 110 111 MS0093-J-06 [AK2306/LV] Bit 5 6 7 0 1 2 3 4 5 6 7 0 1 レジスタ名 GA1T0 GA1T1 GA1T2 GA1T3 GA1T4 PDCH0 PDCH1 初期値 2 PDTN 1 3 PD 0 4 5 6 7 MTDX0 MTDX1 - 0 0 0 0 0 PCMIF 0 1 SEL2B 0 2 ALAWN 1 3 TNFQ 0 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 TST0 TST1 TST2 TST3 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 機 能 参照頁 ボリュームGA1Tのゲイン設定 CODEC CH0,1パワーダウン設定 0: Power ON 1: Power OFF RING TONEGENパワーダウン設定 0: Power ON 1: Power OFF 全パワーダウン設定 0: Power ON 1: Power OFF ミュート：VR0.VR1,DX端子 0: 信号出力 1: MUTE PCMインタフェース選択 0: LF/SF 1: GCI PCM出力チャネル選択 0: CH0→B1 1: CH1→B1 A/u-law選択 0: A-law 1: µ-law RING TONE周波数選択 0: 16Hz 1: 20Hz テストモード 常に”0”を設定して下さい。 Reserved Reserved 22 2012/01 ASAHI KASEI [AK2306/LV] 絶対最大定格 パラメータ 記号 min max 単位 電源電圧 VDD -0.3 6.5 アナログ/デジタル電源 VSS -0.1 0.1 VSS電圧 VTD -0.3 VDD+0.3 デジタル端子印加電圧 VTA -0.3 VDD+0.3 アナログ端子印加電圧 IIN -10 10 入力電流（電源ピンを除く） Tstg -55 125 保存温度 注）この値を超えた条件で使用した場合、デバイスを破壊することがあります。 また通常の動作は保証されません。 V V V V ｍＡ ℃ 推奨動作条件 パラメータ 電源電圧 アナログ/デジタル電源 ( AK2306) 電源電圧 アナログ/デジタル電源 ( AK2306LV) 動作温度範囲 フレームシンク周波数 注）電圧は全て接地端子基準：VSS＝0V 記号 VDD VDD Ta FS min 4.75 3.0 -40 typ 5.0 3.3 max 5.25 3.6 85 8 単位 V V ℃ kHz 電気的特性 特記のない限り、規格値はVDD = +5V±5%, +3.3V±0.3V、Ta = -40～+85℃、FS=8ｋHzにおいて保証されま す。 ■ ＤＣ特性 項目 消費電力 （BCLK 2048kHz時） デジタル高レベル 出力電圧(CMOS/TTL)＊ デジタル低レベル 出力電圧(CMOS/TTL)＊ デジタル高レベル 入力電圧 ＊ デジタル低レベル 入力電圧 ＊ 入力漏洩電流 入力容量 記号 条件 PDCH0,1=0,0 PDD1(AK2306) PDD1(AK2306LV) 出力端子はすべて無負荷 VOH IOH＝-1.6mA VOL IOL＝1.6mA min typ 65 単位 mW 35 0.8VDD V 0.4 VIH (TTLレベル) VIH (CMOSレベル) VIL (TTLレベル) VIL (CMOSレベル) Iｉ V 2.4 V 0.7VDD 0.8 V 0.3VDD -10 Ci Io 出力漏洩電流 パワーダウン時消費電力 PDDd Max トライステート時 -10 - 2.5 +10 μA 5 pF +10 - uA mW ＊ AK2306はTTL level Interface/ AK2306LVは CMOS level Interface MS0093-J-06 23 2012/01 ASAHI KASEI [AK2306/LV] ◆CODEC 仕様条件 電源電圧；AK2306 : VDD 5.0V±5%, AK2306LV : VDD 3.3V±0.3V 内部ゲイン；0dB設定時 ■絶対ゲイン特性 項 目 測定条件 AK2306 アナログ入力レベル 0dBm0@1020Hz 入力 AK2306LV 絶対入力ゲイン AK2306 アナログ出力レベル 0dBm0@1020Hz 入力 AK2306LV 絶対出力ゲイン AK2306 最大入出力レベル 3.14dBm0相当値 (内部ゲイン0dB設定時) AK2306LV ■伝送レベル特性 項 目 送信伝送レベル特性 （Ａ→Ｄ） 受信伝送レベル特性 （Ｄ→Ａ） ■伝送損失周波数特性 項 目 伝送損失周波数特性 （Ａ→Ｄ） 伝送損失周波数特性 （Ｄ→Ａ） 基準レベル: -10dBm0 1020Hz Tone 基準レベル: -10dBm0 1020Hz Tone 測定条件 -55dBm0～-50dBm0 -50dBm0～-40dBm0 -40dBm0～ 3dBm0 -55dBm0～-50dBm0 -50dBm0～-40dBm0 -40dBm0～ 3dBm0 測定条件 基準: 0.05kHz 0dBm0@1020Hz 0.06kHz 0.2kHz 0.3～3.0kHz 3.4kHz 4.0kHz 基準: 0～3.0kHz 0dBm0@1020Hz 3.4kHz 4.0kHz min -0.6 -0.6 typ 0.849 0.531 － 0.849 0.531 － 1.219 0.762 max 0.6 0.6 min -1.2 -0.4 -0.2 -1.2 -0.4 -0.2 typ － － － － － － max 1.2 0.4 0.2 1.2 0.4 0.2 min － － -1.8 -0.15 -0.8 － -0.15 -0.8 － typ － － － － － － － － － max -30 -26 0 0.15 0 -14 0.15 0 -14 min 25 30 36 25 30 36 － － － typ － － － － － － － － － max － － － － － － -46 -46 -42 単位 Vrms Vrms dB Vrms Vrms dB Vrms Vrms 単位 dB dB 単位 dB dB ■歪み特性 項 目 信号対総合電力歪比 （Ａ→Ｄ） 信号対総合電力歪比 （Ｄ→Ａ） 1020Hz Tone 1020Hz Tone 測定条件 -40dBm0～-45dBm0 -30dBm0～-40dBm0 0dBm0～-30dBm0 -40dBm0～-45dBm0 -30dBm0～-40dBm0 0dBm0～-30dBm0 送信単一周波歪み比 受信単一周波歪み比 相互変調歪み -6dBm@860Hz,1380Hz 注）μ-Law時はC-message,A-Law時はPsophometricフィルタ使用。 MS0093-J-06 24 単位 dB dB dB dB dB 2012/01 ASAHI KASEI ■遅延歪み特性 項 目 送信絶対遅延特性 送信遅延歪み周波数特性 （Ａ→Ｄ） f =1600Hz基準 受信絶対遅延特性 受信遅延歪み周波数特性 （Ｄ→Ａ） f =1600Hz基準 [AK2306/LV] 測定条件 f =1600Hz f =500Hz～600Hz f =600Hz～1000Hz f =1000Hz～2600Hz f =2600Hz～2800Hz f =2800Hz～3000Hz f =1600Hz f =500Hz～1000Hz f =1000Hz～1600Hz f =1600Hz～2600Hz f =2600Hz～2800Hz f =2800Hz～3000Hz min － － － － － － -40 -30 － － － typ － － － － － － － － － － － max 560 220 145 75 105 155 450 － － 90 125 175 単位 μｓ μｓ μｓ μｓ ■ノイズ特性 項 目 無通話時雑音 A→D （注１） 無通話時雑音 D→A （注２） 単一周波数雑音 電源雑音除去比 Transmit 電源雑音除去比 Receive 帯域外スプリアス （注３） 測定条件 μ-law, C-message A-law, Psophometric μ-law, C-message A-law, Psophometric GSTx= 0 Vrms, DR = DX f=0～100kHz 変調レベル: VDD=5.0V/±100mVop(AK2306), VDD=3.3V/±66mVop(AK2306LV), f=0～10kHz min － － － － typ 5 -85 5 -85 max 10 -80 10 -80 － － -53 40 － － 変調レベル:同上 40 － － － － － － － － -30 -40 -32 dB 0dBm0, 0.3～3.4kHz PCM CODE入力 注１）アナログ入力 = アナロググランドレベル。 注２）ディジタル入力 (DR) = +0 CODE 注３）設計保証値。 4.6～7.6kHz 7.6～8.4kHz 8.4～100kHz 単位 dBrnC0 dBm0p dBrnC0 dBm0p dBm0 dB dB ■チャンネル間漏話 項 目 送信側→受信側 受信側→送信側 送信側→送信側 受信側→受信側 測定条件 0dBm0@GSTx, Idle PCM code 0dBm0 code level, GSTx = 0 Vrms 0dBm0@GSTx, GSTx = 0 Vrms 0dBm0 code level, Idle PCM code min － － － － typ － － － － max -75 -75 -75 -75 単位 dB dB dB dB ■同一チャンネル内漏話 項 目 送信側→受信側 受信側→送信側 測定条件 0dBm0@GSTx, Idle PCM code 0dBm0 code level, GSTx = 0 Vrms min － － typ － － max -75 -75 単位 dB dB MS0093-J-06 25 2012/01 ASAHI KASEI [AK2306/LV] ■ 送信オペアンプ特性 項 目 出力負荷抵抗 出力負荷容量 VDD=5V 出力振幅 VDD=3.3V 測定条件 min 10 － － typ － － 3.6 2.25 (AK2306 : VDD 5.0V±5%, AK2306LV : VDD 3.3V±0.3V) 測定条件 min typ － AK2306 2.4 出力電圧(AGNDレベル) PCM ゼロ code入力時 － AK2306LV 1.5 出力負荷抵抗 10 出力負荷容量 － AK2306 3.6 最大出力振幅 － AK2306LV 2.25 ■ 受信信号出力特性 項 目 ■ 受信オペアンプ特性 項 目 出力負荷抵抗 出力負荷容量 測定条件 AK2306 AK2306LV 最大出力振幅 min 10 － － － typ － － 3.6 2.25 max － 50 － 単位 kΩ pF max － － 単位 50 － － max － 50 － － Vp-p V kΩ pF Vp-p 単位 kΩ pF Vp-p ◆ボリューム ■出力特性 項 目 ステップ誤差 測定端子 測定条件 0dB設定時を基準とする。 Min typ -1 - max 単位 +1(*1) dB (*1)かつ単調性保証 ◆RING TONE GENERATOR ■送信出力特性 項 目 送信信号周波数 16Hz/20Hz 測定条件 Tone出力Duty Min typ max －5% 16/20 +5% 49 50 51 単位 Hz ％(*1) (*1)FS信号が無ｼﾞｯﾀ－時 MS0093-J-06 26 2012/01 ASAHI KASEI ◆PCMインタフェース (Lomg Frame, Short Frame, GCI) [AK2306/LV] 特記なき場合、Ta=-40 to +85℃, VDD = 5V±5%, 3.3V±0.3V, VSS = 0V and FS 8kHzにおいての定義となりま す。すべてのタイミングパラメータはVOH = 0.8VDD及びVOL = 0.4Vにて測定されます。 ■AC特性 パラメータ 記号 Min Typ Max 単位 参照図 FS Frequency 1/tPF － 8 － kHz BCLK Frequency 1/tPB 128 4096 kHz BCLK Pulse Width High tWBH 80 ns BCLK Pulse Width Low tWBL 80 ns Rising Time: (BCLK,FS,DX,DR) tR 40 ns Falling Time: (BCLK,FS,DX,DR) tF 40 ns Hold Time: BCLK Low to FS High tHBF 40 ns Setup Time: FS High to BCLK Low tSFB 70 ns Setup Time: DR to BCLK Low tSDB 40 ns Hold Time: BCLK Low to DR tHBD 40 ns Delay Time: BCLK High to DX valid 注1） tDBD 60 図１ 図２ 図３ ns Long Frame nd Hold Time: 2 period of BCLK Low to FS Low tHBFL 40 ns Delay Time: FS or BCLK High, whichever is later,to DX valid 注1） Delay Time: BCLK Low to DX High-Z 注1） tDZCL 10 FS Pulse Width Low tWFSL 1 BCLK Hold Time: BCLK Low to FS Low tHBFS 40 ns Setup Time: FS Low to BCLK Low tSFBS 40 ns 注1） tDZCS 10 60 ns BCLK Frequency 1/tPBG 512 4096 kHz Delay Time: Second BCLK Low to DX High-Z tDZCG 10 60 ns Setup Time: DR to Second BCLK High tSDBG 40 ns Hold Time: Second BCLK High to DR tHBDG 40 ns tDZFL 60 ns 図１ 60 ns Short Frame Delay Time: BCLK Low to DX High-Z 図２ GCI 図３ 注１）15pFの負荷容量及び２つのLSTTL駆動時。 MS0093-J-06 27 2012/01 ASAHI KASEI [AK2306/LV] tF tR tWBL tWBH tPB BCLK tHBFL tSFB FS tHBF tDZFL DX MSB 2 3 4 MSB 2 5 6 7 8 5 6 7 8 tHBD tSDB DR tDZC tDBD 3 4 FS tPF tWFSL 図 1 PCM Interface Timing tF tR tWBL tWBH < Long Frame > tPB BCLK tSFB tHBFS FS tHBF tSFBS tDBD tDBD DX MSB 2 3 4 tSDB DR MSB 2 3 4 28 6 7 8 tHBD 図 2 PCM Interface Timing MS0093-J-06 5 tDZCS 5 6 7 8 < Short Frame > 2012/01 ASAHI KASEI [AK2306/LV] FS tPBG 1 2 3 4 5 6 7 8 tWBH 9 10 11 12 13 14 15 16 BCLK tDBD DX MSB 2 tWBL tDZCG 3 4 5 6 7 6 7 8 MSB 2 3 4 5 6 7 MSB 2 3 4 5 6 7 8 tHBDG tSDBG DR MSB 2 3 4 5 8 8 BCLK tSFB tHBFS tWFSL FS tHBF DX tDZFL 1 2 3 図 3 PCM Interface Timing MS0093-J-06 29 < GCI > 2012/01 ASAHI KASEI ◆シリアルインタフェース [AK2306/LV] ■AC characteristics パラメータ 記号 SCLK Frequency Min 1/tPSCLK Typ Max 4 単位 参照図 MHz SCLK Pulse Width High tWSH 40 ns SCLK Pulse Width Low tWSL 40 ns CSN Pulse Width Low tWCL 16 SCLK Hold Time: SCLK High to CSN Low tHCS 80 ns Setup Time: CSN Low to SCLK High tSCS 40 ns Rising Time: CSN,SCLK tR 100 ns Falling Time: CSN,SCLK tF 100 ns 図４ WRITE Setup Time: DATA to SCLK High tSDC 40 ns Hold Time: SCLK High to DATA tHDC 40 ns Hold Time: SCLK Low to CSN High tHCS2 0 ns Delay Time: SCLK Low to DATA pin drive tDDD 0 ns Delay Time: SCLK Low to DATA valid tDVD Delay Time: SCLK Low to DATA High-Z tDZSD Delay Time: CSN High to DATA High-Z CSN Pulse Width High 図４ READ MS0093-J-06 30 60 ns 0 60 ns tDZCD 0 60 ns tWCH 40 図５ 図６ ns 2012/01 ASAHI KASEI [AK2306/LV] tWCL CSN tWSH tHCS tF tPSCLK tWSL tR tHCS2 SCLK tHDC tSCS DATA tSDC I3 I2 I0 A2 A0 * 図 4 Serial Interface Timing D7 D6 - D1 D0 < WRITE > tWCL CSN tWSH tHCS tF tPSCLK tWSL tR tHCS2 SCLK tHDC tSCS tDVD tSDC tDDD Z DATA I3 I2 I0 A2 A0 D7 図 5 Serial Interface Timing D6 - D1 D0 < READ > tWCH CSN SCLK tDZSD DATA D1 D0 tDZCD Z I1 図 6 Serial Interface Timing MS0093-J-06 31 I0 D0 Z < READ > 2012/01 ASAHI KASEI [AK2306/LV] 推奨外部回路例 ◎アナログ信号入力回路（AMPT0,1） AK2306のアナログ信号入力部には各チャンネル毎に、システムの0dB（伝送レベル0レベルポイント）の ゲイン調整用のアンプが入っています。このアンプは、内部のVREF電圧を基準として動作する反転アンプと して使用できます。ただし、帰還抵抗10kΩ以上で使用して下さい。また同じアンプで下図の様に差動入力 アンプを構成することも出来ます。 ■シングルエンド入力 AK2306 GSXn R2 (n=0,1) C1 R1 VFXn C2 AMPTn C1=0.47uF C2=30pF R1=R2=33kohm BGREF more than 1.0uF ■差動入力 C2 GSXn R2 C1 R1 (n=0,1) VFXn AMPTn R1 R2 C1=0.47uF C2=30pF R1=R2=33kohm C2 AMPRn ！注意 BGREF 差動入力時は、チャネル間クロストークを避ける為、上記の様にAMPRn(n=0,1)をVREFの バッファとして使用して下さい。AMPT0側VREF → AMPR0、AMPT1側VREF → AMPR1と なります。 MS0093-J-06 32 2012/01 ASAHI KASEI [AK2306/LV] ◎アナログ信号出力回路(AMPR0,1) AK2306のアナログ信号出力部には各チャンネル毎に、システムの0dB（伝送レベル0レベルポイント）の ゲイン調整用のアンプが入っています。このアンプは、内部のVREF電圧を基準として動作する反転アンプと して使用できます。ただし、帰還抵抗10kΩ以上で使用して下さい。 AK2306 BGREF GSRn (n=0,1) R1 VFRn R1=R2=33kohm R2 VRn ！注意 GAnR AMPT0,1を差動アンプとして構成する場合、AMPR0,1は差動アンプのアナログGND用の バッファとして使われ、出力ゲイン調整は出来ません。 ◎基準電圧安定回路 基準電圧(VREF)安定化のため、VSSとの間に1.0μF以上のコンデンサを接続して下さい。 基板実装時には、外来ノイズの影響を受け難くするため、極力AK2306の近くに配置してください。 AK2306 C + VREF ！注意 VREF端子には、シングルエンド入力モード時のVFTN0/1端子以外は外部で接続しないで下さい。 ◎PLL外付容量 PLL安定化のため、VSSとの間に0.22μF以上のコンデンサを接続して下さい。 AK2306 C + LPC ◎電源回路 電源はVDDとVSS間にコンデンサを接続して下さい。 AK2306 VDD C1 VSS MS0093-J-06 + C2 C1=0.1µF C2=10µF 33 2012/01 ASAHI KASEI [AK2306/LV] パッケージ ■24ピンSSOP ■マーキング XXXXX: Date Code Identifier AK2306 AKM AK2306VM XXXXX AK2306L AKM AK2306LVM XXXXX MS0093-J-06 34 2012/01 ASAHI KASEI [AK2306/LV] ■パッケージ外形寸法 24pin SSOP (Unit: mm) 8.20 2.10MAX 24 13 5.30 7.90±0.20 A 12 1 0.30±0.10 0.65±0.08 0.22±0.05 0.13 M 0.10±0.10 0.60±0.15 Detail A Seating Plane | 0.10 NOTE: Dimension "*" does not include mold flash. MS0093-J-06 35 0-8° 2012/01 ASAHI KASEI [AK2306/LV] 改訂履歴 Date (Y/M/D) 11/10/20 Revision 05 Reason 仕様変更 Page 1, 34, 35 12/01/25 06 誤記訂正 34 Contents パッケージ変更: (24pin VSOP) → (24pin SSOP) マーキング図を変更 パッケージ外形寸法図を変更 パッケージ マーキング図を変更 重要な注意事項 z z z z z z 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更すること があります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社 営業担当、あるいは弊社特約店営業担当にご確認ください。 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動 作例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、 ソフトウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお 客様または第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に 起因する、工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資（役務を含む）に該当する場合、 輸出する際に同法に基づく輸出許可が必要です。 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、 直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極め て高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面によ る同意をお取りください。 この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の 責任を一切負うものではありませんのでご了承ください。 お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損 害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。 MS0093-J-06 36 2012/01