AKM AK4688 Asynchronous stereo codec with capless line i/o Datasheet

[AK4688]
AK4688
Asynchronous Stereo CODEC with Capless Line I/O
概
要
AK4688は1チップステレオCODECです。内蔵するADC/DACのインターフェースは24bitまでの入出力デ
ータと非同期動作に対応しています。ライン入力に対応した入力プリアンプは外付け抵抗により入力レ
ンジを自由に設定可能です。内蔵のチャージポンプにより3.3Vの単一電源でグランドリファレンスの
2Vrms入出力に対応し、ACカップリングキャパシタやミュート回路などの外付け部品を削減することが
できます。AK4688はADCに99dB、DACに105dBのダイナミックレンジを持ち、Blu-ray レコーダなど
のディジタルレコーディングシステムやディジタルＴＶ、ホームシアターシステムに最適です。
特
長
† ADC, DAC非同期動作対応
† ライン入力用 キャップレスステレオプリアンプ
† 2ch 24bit ADC
- 64倍オーバサンプリング
- サンプリング周波数: 最大48kHz
- 直線位相ディジタルフィルタ内蔵
- S/(N+D): 83dB
- ダイナミックレンジ, S/N: 99dB
- オフセットキャンセル用ディジタルHPF
† 2ch 24bit DAC
- 128倍オーバサンプリング
- サンプリング周波数: 最大192kHz
- 24ビット8倍ディジタルフィルタ
- S/(N+D): 95dB
- ダイナミックレンジ, S/N: 105dB
- ディエンファシスフィルタ内蔵
† 強ジッタ耐力
† マスタクロック入力:
256fs, 384fs, 512fs 768fs (fs=32kHz ∼ 48kHz)
128fs, 192fs, 256fs 384fs (fs=64kHz ∼ 96kHz)
128fs, 192fs (fs=128kHz ~ 192kHz)
† 2ポートオーディオI/F (PORT1, PORT2)
- マスタ/スレーブモード対応(PORT1)
- I/Fフォーマット:
前詰め, 後詰め(16bit, 24bit), I2S (PORT1, PORT2)
† ハードウェア コントロール/ I2C-bus コントロール対応
†電源電圧:
- Digital I/O and Charge Pump: 3.0V ∼ 3.6V
- ADC Analog: 3.0V ∼ 3.6V
- DAC Analog: 3.0V ∼ 3.6V
† パッケージ: 36pin QFN
MS1420-J-00
2012/05
-1-
[AK4688]
2Vrms
+/-50mVDC input
PORT1
PWAD bit
PDN1 pin
LO
LI
PDN1
LIN
2ch
ADC
RIN
HPF
Serial
I/F
MCLK1
BICK1
LRCK1
SDTO
MSN
RI
RO
CVEE
CP
CN
Charge
Pump
Control
I/F
PWAD/PWDA bit
PDN1/PDN2 pin
PWDA bit
PDN2 pin
I2C
SDA
SCL
PORT2
2Vrms
LOUT
2ch
DAC
De-em
Serial
I/F
MCLK2
BICK2
LRCK2
SDTI
ROUT
PDN2
CAD0/CKS
AVDD1 AVSS1 AVDD2 AVSS2
DVDD
DVSS
VREF
Figure 1. AK4688 Block Diagram
MS1420-J-00
2012/05
-2-
[AK4688]
■ オーダリングガイド
−20 ∼ +85°C
36pin QFN (0.5mm pitch)
AK4688評価用ボード
AK4688EN
AKD4688
■ ピン配置
RO
R1
AVDD1
AVSS1
AVSS2
AVDD2
VREF
LOUT
ROUT
27
26
25
24
23
22
21
20
19
36pin QFN (0.5mm pitch)
LO
28
18
CVEE
LI
29
17
CN
RIN
30
16
CP
NC
31
15
DVSS
LIN
32
14
DVDD
13
TEST2
AK4688
Top View
7
8
9
BICK2
LRCK2
STDI
MCLK2
10
6
36
PDN2
MSN
5
CAD0
PDN1
11
4
35
MCLK1
SCL
3
TEST1
BICK1
12
2
34
LRCK1
SDA
1
33
SDTO
I2C
MS1420-J-00
2012/05
-3-
[AK4688]
ピン／機能
No.
1
2
3
4
5
Pin Name
SDTO
LRCK1
BICK1
MCLK1
I/O
O
I/O
I/O
I
Function
Audio Serial Data Output Pin (for PORT1)
Channel Clock Pin (for PORT1)
Audio Serial Data Clock Pin (for PORT1)
ADC Master Clock Input Pin (for PORT1)
Power-Down Mode for ADC
PDN1
I
When “L”, the ADC is powered-down.
6
Power-Down Mode for DAC
PDN2
I
When “L”, the DAC is powered-down.
7
MCLK2
I
DAC Master Clock Input Pin (for PORT2)
8
BICK2
I
Audio Serial Data Clock Pin (for PORT2)
9
LRCK2
I
Input Channel Clock Pin (for PORT2)
10
SDTI
I
Audio Serial Data Input Pin (for PORT2)
CAD0
I
CAD Address Pin (I2C pin = “H”)
11
ADC MCLK Speed Select Pin (I2C pin = “L”)
CKS
I
“H”: MCLK=768fs, “L”: MCLK=256fs
12
TEST1
I
This pin must be connected to the ground
13
TEST2
I
This pin must be connected to the ground
14
DVDD
Digital Power Supply Pin, 3.0V∼3.6V
15
DVSS
Digital Ground Pin, 0V
16
CP
I
Positive Charge Pump Capacitor Terminal Pin (for Analog Input/Output)
17
CN
I
Negative Charge Pump Capacitor Terminal Pin (for Analog Input/Output)
18
CVEE
O
Charge Pump Circuit Negative Voltage Output Pin (for Analog Input/Output)
19
ROUT
O
Rch Analog Output Pin
20
LOUT
O
Lch Analog Output Pin
Reference Output Pin
21
VREF
O
Connect to AVSS2 with a 1µF low ESR capacitor over all temperatures.
22
AVDD2
DAC Analog Power Supply Pin, 3.3V∼3.6V
23
AVSS2
ADC Analog Ground Pin, 0V
24
AVSS1
ADC Analog Ground Pin, 0V
25
AVDD1
ADC Analog Power Supply Pin, 3.0V∼3.6V
26
RI
O
Rch Feedback Resistor Input Pin
27
RO
O
Rch Feedback Resistor Output Pin
28
LO
O
Lch Feedback Resistor Output Pin
29
LI
O
Lch Feedback Resistor Input Pin
30
RIN
I
Rch Input Pin
31
NC
This pin must be connected to the ground
32
LIN
I
Lch Input Pin
I2C Pin
33
I2C
I
“H”= I2C control, “L”= H/W control
Control Data Pin (I2C pin = “H”)
34
SDA
I/O
When the I2C pin = “L” (H/W control), the SDA pin must be connected to DVSS.
Control Data Clock Pin (I2C pin = “H”)
35
SCL
I
When the I2C pin = “L” (H/W control), the SCL pin must be connected to DVSS.
PORT1 Master Mode Select Pin.
36
MSN
I
“L”(connected to the ground): Slave mode.
“H”(connected to DVDD) : Master mode.
Note: 全てのディジタル入力ピンはフローティングにしないで下さい。
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-4-
[AK4688]
絶対最大定格
(AVSS1=AVSS2=DVSS =0V; Note 1)
Parameter
Power Supply
Symbol
DVDD
AVDD1
AVDD2
IIN
VIND
Input Current (any pins except for supplies)
Digital Input Voltage
(MCLK1-2, PDN1-2, LRCK1-2, SDTI,
BICK1-2, SDA, SCL, MSN, CAD0 pins)
Analog Input Voltage
VINA
(LIN, RIN pins)
Ambient Operating Temperature
Ta
Storage Temperature
Tstg
Note 1. AVSS1, AVSS2, DVSSは同じアナロググランドに接続して下さい。
注意:
min
-0.3
-0.3
-0.3
-0.3
max
4.0
4.0
4.0
±10
DVDD+0.3
Unit
V
V
V
mA
V
-0.3
AVDD1+0.3
V
-20
-65
85
150
°C
°C
max
3.6
3.6
3.6
Unit
V
V
V
この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(AVSS1=AVSS2=DVSS =0V; Note 1)
Parameter
Power Supply (Note 2)
Symbol
min
typ
DVDD
3.0
3.3
AVDD1
3.0
3.3
AVDD2
3.0
3.3
Note 2. AVDD1, AVDD2は同じ電位にしてください。
DVDD と他の電源 (AVDD1, AVDD2) の電位差は0.3V以下にして下さい。
注意:
本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS1420-J-00
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-5-
[AK4688]
アナログ特性
(Ta=25°C; AVDD1=AVDD2 = DVDD= 3.3V; AVSS1=AVSS2=DVSS =0V; fs=48kHz; BICK=64fs;
Signal Frequency=1kHz; 24bit Data; Measurement Frequency = 20Hz∼ 20kHz at fs=48kHz, 20Hz~40kHz at fs=96kHz;
20Hz~40kHz at fs=192kHz, all blocks are synchronized, unless otherwise specified)
Parameter
min
typ
max
Unit
Pre-Amp Characteristics:
Feedback Resistance Rf
12
39
92
kΩ
Input Resistance
Ri
18
47
92
kΩ
Output Level
LO / RO pins
(ADC=0dBFs)
(Note 3)
1.82
1.91
2.00
Vrms
Load Resistance
RL
(Note 4)
18
kΩ
Load Capacitance CL
(Note 4)
20
pF
Analog Input (LIN, RINpin) to ADC Analog Input Characteristics
Resolution
24
Bits
S/(N+D)
(-1dBFS)
fs=48kHz
83
dB
DR
(-60dBFS)
fs=48kHz, A-weighted
99
dB
S/N
(input off)
fs=48kHz, A-weighted
99
dB
Interchannel Isolation
(Note 5)
100
dB
Interchannel Gain Mismatch
0
dB
Gain Drift
50
ppm/°C
Power Supply Rejection
(Note 6)
50
dB
DAC to Analog Output (LOUT, ROUT pin) Characteristics
Resolution
24
Bits
S/(N+D)
(0dBFS)
fs=48kHz
95
dB
fs=96kHz
93
dB
fs=192kHz
93
dB
DR
(-60dBFS)
fs=48kHz, A-weighted
105
dB
fs=96kHz, A-weighted
105
dB
fs=192kHz, A-weighted
105
dB
S/N
(“0” data)
fs=48kHz, A-weighted
105
dB
fs=96kHz, A-weighted
105
dB
fs=192kHz, A-weighted
105
dB
Interchannel Isolation
100
dB
Interchannel Gain Mismatch
0
dB
DC Offset (at output pin)
–5
0
+5
mV
Gain Drift
50
ppm/°C
Output Voltage
LOUT/ROUT= 2 x AVDD2/3.3
1.85
2
2.15
Vrms
Load Resistance
5
kΩ
Load Capacitance
(C1)
30
pF
Power Supply Rejection
(Note 6)
62
dB
Note 3. 外付けの入力抵抗を47kΩ、Feedback抵抗を39kΩ、入力信号を2.3Vrmsにした場合にADCがフルスケー
ルになる入力レンジです。
Note 4. LO/RO pinからの出力信号を外部で使用する時の負荷の規定です。Figure 3のRL およびCL です。
Note 5. LIN とRIN間の全てのチャネル間アイソレーションです。
Note 6. AVDD1, AVDD2, DVDDに1kHz, 50mVppの正弦波を重畳した場合。
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-6-
[AK4688]
LOUT/ROUT
470
AK4688
(C1)
Analog
Out
2.2nF
Figure 2. Lineout Circuit Example
(R L)
(CL)
Rf
LI
0V
R i LIN
LO
-
ADC
+
0V
AK4688
Figure 3. Pre-Amp部の外付回路
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-7-
[AK4688]
Power Supplies
Parameter
min
typ
max
Unit
Power Supply Current
Normal Operation (PDN1 pin = PDN2 pin = “H”)
AVVD1
3
mA
AVDD2
11
mA
DVDD
13
mA
DVDD+AVDD1+AVDD2
27
40
mA
Power-Down Mode (PDN1 pin = PDN2 pin = “L”; Note 7)
DVDD+AVDD1+AVDD2
1
20
μA
Note 7. PDN1-2, TEST1-2 pins を DVSS に、その他のクロックを含む全てのディジタル入力ピン(MCLK1-2,
BICK1-2, LRCK1-2, SDTI, SDA, SCL, MSN, CAD0 pins)を DVDD または DVSS に固定した場合の値です。
ただし MSN pin を DVDD に固定した場合 LRCK1, BICK1 pin は出力状態になりますのでオープンにし
て下さい。
フィルタ特性
(Ta=25°C; AVDD1=AVDD2 = DVDD= 3.3V; fs=48kHz)
Parameter
Symbol
ADC Digital Filter (Decimation LPF):
Passband
(Note 8)
PB
±0.1dB
-0.2dB
-3.0dB
Stopband
SB
Stopband Attenuation
SA
Group Delay
(Note 10)
GD
Group Delay Distortion
ΔGD
ADC Digital Filter (HPF):
Frequency Response (Note 8)
-3dB
FR
-0.1dB
DAC Digital Filter:
PB
Passband
±0.05dB (Note 9)
-6.0dB
Stopband (Note 9)
SB
Passband Ripple
PR
Stopband Attenuation
SA
Group Delay (Note 10)
GD
De-emphasis Filter (DEM = ON)
De-emphasis Error
fs = 32kHz
fs = 44.1kHz
(DC基準)
fs = 48kHz
DAC Digital Filter + Analog Filter: (DEM = OFF)
Frequency Response
20.0kHz fs=44.1kHz
FR
40.0kHz fs=96kHz
FR
80.0kHz fs=192kHz
FR
min
0
28.5
73
0
26.3
typ
max
Unit
21.1
21.7
18.8
-
17
0
kHz
kHz
kHz
kHz
dB
1/fs
µs
1.0
7.1
Hz
Hz
64
-
24
-
kHz
kHz
kHz
dB
dB
1/fs
-
-
–1.5/0
–0.2/+0.2
0/+0.6
dB
dB
dB
24.0
21.7
± 0.05
dB
± 0.2
dB
± 0.3
dB
± 1.0
Note 8. 通過域と阻止域はfsに比例します。例えば、-0.1dBでの21.8kHzは0.454 x fs(DAC)です。基準周波数は1kHz
です。
Note 9. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、
PB=0.4535×fs(@±0.05dB)、SB=0.546×fs です。
Note 10. ディジタルフィルタによる演算遅延で、アナログ信号が入力されてから両チャネルの24ビットデータがPORT1
の出力レジスタにセットされるまでの時間です。DACについては、両チャネルの16/24ビットデータがPORT2の
入力レジスタにセットされてからアナログ信号が出力されるまでの時間です。
MS1420-J-00
-
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[AK4688]
DC特性
(Ta=25°C; AVDD1=AVDD2 = DVDD= 3.3V)
Parameter
High-Level Input Voltage
Low-Level Input Voltage
High-Level Output Voltage ( Iout=-400μA)
Low-Level Output Voltage
(Iout= 400μA(except SDA pin), 3mA(SDA pin))
Input Leakage Current
Symbol
VIH
VIL
VOH
VOL
min
70%DVDD
DVDD-0.4
-
typ
-
max
30%DVDD
0.4
Unit
V
V
V
V
Iin
-
-
±10
μA
スイッチング特性
(Ta=25°C; AVDD1=AVDD2 = DVDD= 3.3V; CL= 20pF (except for SDA pin), Cb=400pF(SDA pin))
Parameter
Symbol
min
typ
max
Master Clock Timing
Frequency
fECLK
8.192
36.864
Duty
dECLK
40
50
60
Master Clock
256fsn, 128fsd:
fCLK
8.192
12.288
Pulse Width Low
tCLKL
0.37
Pulse Width High
tCLKH
0.37
384fsn, 192fsd:
fCLK
12.288
18.432
Pulse Width Low
tCLKL
0.37
Pulse Width High
tCLKH
0.37
512fsn, 256fsd, 128fsq:
fCLK
16.384
24.576
Pulse Width Low
tCLKL
0.37
Pulse Width High
tCLKH
0.37
768fsn, 384fsd, 192fsq:
fCLK
24.576
36.864
Pulse Width Low
tCLKL
0.37
Pulse Width High
tCLKH
0.37
Unit
MHz
%
MHz
1/fCLK
1/fCLK
MHz
1/fCLK
1/fCLK
MHz
1/fCLK
1/fCLK
MHz
1/fCLK
1/fCLK
LRCK1Timing (Slave Mode)
fsn
32
48
kHz
Duty Cycle
Duty
45
55
%
LRCK2Timing (Slave Mode)
Normal Speed Mode
fsn
32
48
kHz
Double Speed Mode
fsd
32
96
kHz
Quad Speed Mode
fsq
128
192
kHz
Duty Cycle
Duty
45
55
%
LRCK1 Timing (Master Mode)
Normal Speed Mode
fsn
32
48
kHz
Duty Cycle
Duty
50
%
Power-down & Reset Timing
PDN Pulse Width
(Note 11)
tPD
150
ns
PDN “↑” to SDTO valid (Note 12)
tPDV
2640
1/fs
Note 11. PDN1, PDN2 pin を用いたリセット状態については “■ システムリセット” を参照してください。
Note 12. PDN1 pinを立ち上げてからMCLKを分周したクロックでカウンタを回してLRCK換算で約64/fs後に
CVEE電位が立下りADCのパワーダウンが解除され、528/fs後にSDTIOが出力されます。
MS1420-J-00
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-9-
[AK4688]
Parameter
Symbol
min
typ
max
Unit
Audio Interface Timing (Slave Mode)
PORT2(DAC)
BICK2 Period
tBCK
81
ns
BICK2 Pulse Width Low
tBCKL
20
ns
Pulse Width High
tBCKH
20
ns
LRCK2 Edge to BICK2 “↑” (Note 13)
tLRB
20
ns
BICK2 “↑” to LRCK2 Edge (Note 13)
tBLR
20
ns
SDTI Hold Time
tSDH
10
ns
SDTI Setup Time
tSDS
10
ns
PORT1 (ADC)
BICK1 Period
tBCK
324
ns
BICK1 Pulse Width Low
tBCKL
128
ns
Pulse Width High
tBCKH
128
ns
LRCK1 Edge to BICK1 “↑” (Note 13)
tLRB
80
ns
BICK1 “↑” to LRCK1 Edge (Note 13)
tBLR
80
ns
LRCK1 to SDTO (MSB)
tLRS
80
ns
BICK1 “↓” to SDTO
tBSD
80
ns
Audio Interface Timing (Master Mode)
BICK1 Frequency
fBCK
64fs
Hz
BICK1 Duty
dBCK
50
%
BICK1 “↓” to LRCK1 Edge
tMBLR
-20
20
ns
BICK1 “↓” to SDTO
tBSD
20
ns
Control Interface Timing (I2C Bus):
SCL Clock Frequency
fSCL
400
kHz
Bus Free Time Between Transmissions
tBUF
1.3
μs
Start Condition Hold Time
tHD:STA
0.6
μs
(prior to first clock pulse)
Clock Low Time
tLOW
1.3
μs
Clock High Time
tHIGH
0.6
μs
Setup Time for Repeated Start Condition
tSU:STA
0.6
μs
SDA Hold Time from SCL Falling (Note 14)
tHD:DAT
0
μs
SDA Setup Time from SCL Rising
tSU:DAT
0.1
μs
Rise Time of Both SDA and SCL Lines
tR
0.3
μs
Fall Time of Both SDA and SCL Lines
tF
0.3
μs
Setup Time for Stop Condition
tSU:STO
0.6
μs
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
50
ns
Capacitive load on bus
Cb
0
400
pF
Note 13. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。
Note 14. データは最低300ns (SCLの立ち下がり時間) の間保持されなければなりません。
Note 15. I2C-busはNXP B.V.の商標です。
MS1420-J-00
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[AK4688]
■ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fsn, 1/fsd, 1/fsq
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing (Normal mode)
VIH
LRCK
VIL
tBLR
tLRB
tLRS
VIH
BICK
VIL
tBSD
SDTO
50% DVDD
tSDS
tSDH
VIH
SDTI
VIL
Audio Interface Timing
LRCK= LRCK1, LRCK2
BICK= BICK1, BICK2
MS1420-J-00
2012/05
- 11 -
[AK4688]
LRCK
50% DVDD
tMBLR
50% DVDD
BICK
tBSD
50% DVDD
SDTO
Audio Interface timing (Master Mode)
tPD
VIH
PDN
VIL
tPDV
SDTO
50% DVDD
Power Down & Reset Timing
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
Start
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
I2C Bus mode Timing
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[AK4688]
動作説明
■ システムクロック
AK4688は、非同期で動作可能なシリアルオーディオインタフェースを2個 (PORT1, PORT2)持ちます。PORT1
はADC用、PORT2はDAC用のオーディオインターフェースです。各々のPORTにおいて、スレーブモード時
に必要なクロックは、MCLK 1(MCLK2), LRCK1 (LRCK2), BICK1 (BICK2)です。MCLK1 (MCLK2)とLRCK1
(LRCK2)は各々PORT毎に同期する必要はありますが、位相を合わせる必要はありません。
AK4688はADC用にPDN1 pin(or PWAD bit) 、DAC用にPDN2 pin(or PWAD bit) でコントロールするパワーダウ
ン機能をそれぞれ独立に持っています。I2Cコントロールモードの場合は、 PDN1 pin= PDN2 pin = “H” and
PWAD bit = PWDA bit = “1” で動作状態になり(Table 1, Table 3)、H/Wコントロールモードの場合は、PDN1 pin=
PDN2 pin = “H”で動作状態になります(Table 2, Table 4)。動作状態で、マスタモード時 (MSN pin = “H”)にMCLK1
が、スレーブモード時(MSN pin = “L”)に、MCLK1 (MCLK2)、LRCK1 (LRCK2)、BICK1 (BICK2)が停止すると
自動的にパワーダウン状態になり、ADC出力は “0” データ、DAC出力はPull Down(VSS)になります。また、
マスタモード時 (MSN pin = “H”)にMCLK1を、スレーブモード時(MSN pin = “L”)は、MCLK1 (MCLK2)、LRCK1
(LRCK2)、BICK1 (BICK2)を再入力後、パワーダウン状態が解除され動作を再開します。
電源ON等のリセット解除時(PDN1 pin= “L” → “H”) はMCLK1, LRCK1, BICK1 が入力されるまでADCはパワ
ーダウン状態です。電源ON等のリセット解除時(PDN2 pin= “L” → “H”) はMCLK2, LRCK2, BICK2 が入力され
るまでDACはパワーダウン状態です。
Master mode: MCLK1
PDN1 pin PWAD bit
ADC stauts
ADC OUT
Slave mode: MCLK1,LRCK1 and BICK1
L
×
×
Power down
0
H
0
×
Power down
0
H
1
Non-active
Power down
0
H
1
active
Power up
ADC output
(×: Don’t Care)
Table 1. System CLOCK for ADC (I2Cコントロールモード、PORT1)
PDN1 pin
L
H
H
Master mode: MCLK1
Slave mode: MCLK1,LRCK1 and BICK1
×
Non-active
active
ADC stauts
ADC OUT
0
0
ADC output
(×: Don’t Care)
Table 2. System CLOCK for ADC (H/Wコントロールモード、PORT1)
PDN2 pin
PWDA bit
L
H
H
H
×
0
1
1
MCLK2,LRCK2
and BICK2
×
×
Non-active
active
Power down
Power down
Power up
DAC stauts
DAC OUT
VSS
VSS
VSS
DAC output
(×: Don’t Care)
Table 3. System CLOCK for DAC (I2Cコントロールモード、PORT2)
PDN2 pin
L
H
H
MCLK2,LRCK2
and BICK2
×
Non-active
active
Power down
Power down
Power down
Power up
DAC stauts
DAC OUT
Power down
Power down
Power up
VSS
VSS
DAC output
(×: Don’t Care)
Table 4. System CLOCK for DAC (H/Wコントロールモード、PORT2)
MS1420-J-00
2012/05
- 13 -
[AK4688]
■ マスタ/スレーブモード設定
MSN pinでPORT1のマスタ/スレーブモードを設定します。PORT2はスレーブモードのみ対応します。マスタ
モード時は、LRCK1 pinとBICK1 pin は出力ピンです。スレーブモード時は、LRCK1 (LRCK2) pinとBICK1
(BICK2) pin は入力ピンです(Table 5)。
PORT1 (ADC)
BICK1, LRCK1
Input (slave mode)
Output “L”(master mode)
MSN pin
L
H
PORT2 (DAC)
BICK2, LRCK2
Input (slave mode)
Input (slave mode)
Table 5. Master/Salve Mode
■ PORT1(ADC) クロック設定
マスタモード時 (MSN pin = “H”)、必要なクロックは、MCLK1 です。CKS1-0 bit とCKS pin はクロック周波数
を設定します (Table 6, Table 7)。ADCはMCLK1, BICK1, LRCK1が供給されるまでパワーダウン状態です。
CKS1 bit
0
0
1
1
CKS0 bit
0
1
0
1
Clock Speed
256fs
384fs
512fs
768fs
(default)
Table 6. PORT1(ADC) Master Clock Control (Master Mode, I2Cコントロールモード)
CKS pin
L
H
Clock Speed
256fs
768fs
Table 7. PORT1(ADC) Master Clock Control (Master Mode, H/W コントロールモード)
スレーブモード時 (MSN pin = “L”)、必要なクロックは、MCLK1, LRCK1, BICK1 です。MCLK1 とLRCK1 は
同期している必要がありますが、位相を合わせる必要はありません。電源ON等のリセット解除時(PDN1 pin =
“↑”)はMCLK1とLRCK1とBICK1が入力されるまでADCはパワーダウン状態です。
ADCはNormal Speed Mode(fs = 32k ~ 48kHz)のみに対応します。
LRCK1
MCLK1 (MHz)
Fs
256fs
384fs
512fs
32.0kHz
8.1920
12.2880
16.3840
44.1kHz
11.2896
16.9344
22.5792
48.0kHz
12.2880
18.4320
24.5760
768fs
24.5760
33.8688
36.8640
BICK1 (MHz)
64fs
2.0480
2.8224
3.0720
Table 8. PORT1(ADC) System Clock Example
MS1420-J-00
2012/05
- 14 -
[AK4688]
■ PORT2 (DAC) クロック設定
必要なクロックは、MCLK2, LRCK2, BICK2 です。マスタクロック (MCLK2) とサンプリングクロック (LRCK2)
は同期する必要はありますが位相を合わせる必要はありません。MCLK2 はインタポ－レーションフィルタと
ΔΣ 変調器に使用されます。動作中にMCLK2, LRCK2またはBICK2が止まった場合は、DACは自動的にリセッ
ト状態になり、アナログ出力は0V電圧(typ)を出力します。MCLK2とLRCK2とBICK2を再入力後、リセット状
態が解除され動作を再開します。電源ON等のリセット解除時(PDN2 pin = “↑”)は MCLK2とLRCK2とBICK2 が
入力されるまでパワーダウン状態です。
DACのサンプリングスピードを設定する方法は二種類あります。一つはDFS1-0 bits を使ったManual Setting
Mode (ACKS bit = “0”)、もう一つはAuto Setting Mode (ACKS bit = “1”)です。
1. Manual Setting Mode (ACKS bit = “0”)
ACKS bit = “0”でDACはManual Setting Modeになります。サンプリングスピードはDFS1-0 bitsで設定します(Table 9)。
DFS1 bit
0
0
1
1
DFS0 bit
0
1
0
1
DAC Sampling Speed (fs)
Normal Speed Mode
32kHz~48kHz
Double Speed Mode
64kHz~96kHz
Quad Speed Mode
128kHz~192kHz
Not Available
-
(default)
Table 9. PORT2(DAC) Sampling Speed (ACKS bit = “0”, Manual Setting Mode)
LRCK2
Fs
32.0kHz
44.1kHz
48.0kHz
256fs
8.1920
11.2896
12.2880
MCLK2 (MHz)
384fs
512fs
12.2880
16.3840
16.9344
22.5792
18.4320
24.5760
768fs
24.5760
33.8688
36.8640
BICK2 (MHz)
64fs
2.0480
2.8224
3.0720
Table 10. PORT2(DAC) system Clock Example (Normal Speed Mode @Manual Setting Mode)
LRCK2
Fs
88.2kHz
96.0kHz
128fs
11.2896
12.2880
MCLK2 (MHz)
192fs
256fs
16.9344
22.5792
18.4320
24.5760
384fs
33.8688
36.8640
BICK2 (MHz)
64fs
5.6448
6.1440
Table 11. PORT2(DAC)system Clock Example (Double Speed Mode @Manual Setting Mode)
LRCK2
Fs
176.4kHz
192.0kHz
128fs
22.5792
24.5760
MCLK2 (MHz)
192fs
256fs
33.8688
36.8640
-
384fs
-
BICK2 (MHz)
64fs
11.2896
12.2880
Table 12. PORT2(DAC) system Clock Example (Quad Speed Mode @Manual Setting Mode)
MS1420-J-00
2012/05
- 15 -
[AK4688]
2. Auto Setting Mode (ACKS bit = “1”)
ACKS bit = “1”でDACはAuto Setting Modeになります。サンプリングスピードはMCLK2/LRCK2の比から自動
的に設定されます(Table 13, Table 14)。このモードではDFS1-0 bits は無視されます。
MCLK2
512fs, 768fs
256fs, 384fs
128fs, 192fs
DAC Sampling Speed (fs) LRCK2
Normal Speed Mode
32kHz~48kHz
Double Speed Mode
64kHz~96kHz
Quad Speed Mode
128kHz~192kHz
Table 13. PORT2(DAC) Sampling Speed (ACKS bit = “1”, Auto Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
-
22.5792
24.5760
192fs
-
33.8688
36.8640
MCLK (MHz)
256fs
384fs
512fs
16.3840
22.5792
24.5760
8.192
12.288
11.2896
16.9344
12.288
18.432
22.5792
33.8688
24.5760
36.8640
Table 14. システムクロック例
768fs
24.5760
33.8688
36.8640
1152fs
36.8640
-
Sampling
Speed
Normal
Double
-
-
Quad
MCLK= 256fs/384fsのとき、32kHz~96kHzのサンプリングレートまで対応します(Table 15)が、32kHz~48kHzの
サンプリングレートのときのDR, S/NはMCLK= 512fs/768fsの時に比べて劣化します。
MCLK
DR, S/N
256fs/384fs
102dB
512fs/768fs
105dB
Table 15. MCLK周波数とDR, S/Nの関係(fs = 48kHz)
■ ディエンファシスフィルタ
DACはIIRフィルタによるディエンファシスフィルタ (50/15μs 特性) を内蔵しています。入力データに対して
DEM bit = “1”が選択された時、ディエンファシスフィルタが有効になります。ディエンファシスフィルタが
ON時のゲインエラーについては、ディジタルフィルタ特性の項目を参照して下さい。Double Speed Mode
(MCLK2=256fs/384fs), Quad Speed Mode (MCLK2=128fs/192fs)のとき、ディエンファシスフィルタは OFFです。
設定はI2Cコントロールモードのみで行い、DAC (DEM bit)に対して設定できます。(Table 16)
DEM bit
De-emphasis Filter
1
ON
(default)
0
OFF
Table 16. De-emphasis Control (Normal Speed Mode)
MS1420-J-00
2012/05
- 16 -
[AK4688]
■ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1Hzになって
おり、周波数応答はfsに比例します。
■ オーディオインタフェースフォーマット
各々のPORTは独立のオーディオインタフェースフォーマットを設定できます。PORT1はDIF1 bit、POTR2は
DIF21-20 bitsで設定可能です。全モードともMSBファースト、2’s complimentのデータフォーマットで、SDTO
はBICK1の立ち下がりで出力され、SDTIはBICK2の立ち上がりでラッチされます。SDTIの入力フォーマット
でデータのないLSBには “0” を入力して下さい。
1. PORT1(ADC)の設定
MSN pin, DIF1 bit により下記4種類のデータフォーマットが選択できます。(Table 17)
Mode
MSN
pin
DIF1
bit
0
L
0
1
L
1
2
H
0
3
H
1
SDTO
LRCK1
L/R
I/O
BICK1
speed
I/O
≥ 48fs or
I
32fs
I
≥ 48fs
24/16bit
H/L
I
Left Justified
24bit, I2S
L/H
I
24bit
H/L
O
64fs
Left Justified
2
24bit, I S
L/H
O
64fs
Table 17. Audio Interface Format (ADC)
O
(default)
(default)
O
2. PORT2(DAC)の設定
DIF21-20 bit により下記4種類のデータフォーマットが選択できます。(Table 18)
Mode
DIF21
bit
DIF20
bit
0
1
2
3
0
0
1
1
0
1
0
1
SDTI
LRCK2
L/R
I/O
16bit, Right justified
H/L
I
24bit, Right justified
H/L
I
24bit, Left justified
H/L
I
24bit, I2S
L/H
I
Table 18. Audio Interface Format (DAC)
MS1420-J-00
BICK2
speed
I/O
I
≥ 32fs
I
≥ 48fs
I
≥ 48fs
I
≥ 48fs
(default)
2012/05
- 17 -
[AK4688]
LRCK
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
12 11 10
Don’t Care
0
15 14
23 22
8
7
1
12
11 10
Don’t Care
0
0
15 14
SDTO-23:MSB, 0:LSB; SDTI-15:MSB, 0:LSB
Lch Data
23
8
7
1
0
Rch Data
Figure 4. PORT1= Mode0/2, PORT2=Mode0 Timing
LRCK
0
1
2
8
9
10
24
25
31
0
1
2
8
9
10
24
25
31
0
1
BICK (64fs)
SDTO(o)
23 22
16 15 14
Don’t Care
SDTI(i)
0
23 22
23:MSB, 0:LSB
23 22
8
7
1
16 15 14
Don’t Care
0
0
23 22
Lch Data
23
8
7
1
0
Rch Data
Figure 5. PORT1= Mode0/2, PORT2=Mode1 Timing
LRCK
0
1
2
21
22
23
24
28
29
30
31
0
1
2
22
23
24
28
29
30
31
0
1
BICK (64fs)
SDTO(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
23 22
2
1
0
23 22
2
1
0
Lch Data
23
Don’t Care
23
Rch Data
Figure 6. PORT1= Mode0/2, PORT2=Mode2 Timing
LRCK
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
BICK (64fs)
SDTO(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
23 22
2
1
0
23 22
2
1
0
Lch Data
Don’t Care
Rch Data
Figure 7. PORT1= Mode1/3, PORT2=Mode3 Timing
MS1420-J-00
2012/05
- 18 -
[AK4688]
■ Pre-Amp部と入力ATT
AK4688の入力ピン(LIN/RIN)に入力抵抗(Ri)、LI/RI pinとLO/RO pin間に帰還抵抗(Rf)をつけることにより、入
力ATTを構成できます(Figure 8)。LO/RO pinに入力可能な電圧はtyp. 1.91Vrms までです。従って、入力ピン
(LIN/RIN)に直列で外付けされる入力抵抗Riの入力端に入力される電圧が2Vrmsや4Vrmsのような過大振幅に
対しては、RiとRfで過大振幅をtyp. 1.91Vrmsまで減衰させる必要があります。Table 19にRiとRfの定数例を示
します。
Rf
LO
LI
Ri
LIN
Pre-Amp
Figure 8. Pre-Amp and Input ATT
・ 入力レンジに対する設定例
Input Range
Ri (kΩ)
4Vrms
2.2Vrms
1Vrms
47
47
47
Rf (kΩ)
20
39
82
ATT Gain (dB)
LO/RO pin
ADC output (typ)
-7.42
-1.62
+4.83
1.70Vrms
1.82Vrms
1.74Vrms
-1.0dBFS
-0.39dBFS
-0.78dBFS
Table 19. Input ATT example
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- 19 -
[AK4688]
■ チャージポンプ回路
DVDD pinに供給された電圧から、内部のチャージポンプ回路により、負電源(CVEE) を生成します。生成さ
れた負電源は、アナログ入出力用の電源として使用されます。
チャージポンプ回路のパワーアップ時間は、1.3msec@48kHz (typ)となります。ADCとDAC は、チャージポ
ンプ回路が立ち上がった後、立ち上がります。
チャージポンプ回路の立ち上がり条件は、
I2Cコントロールモードの場合、以下の条件のいずれかになります。
・PDN1 pin=“H” かつ PWAD bit = “1” かつ MCLK1, LRCK1, BICK1(master mode時にMCLK1)が入力された時
・ PDN2 pin= “H” かつ PWDA bit = “1” かつ MCLK2, LRCK2, BICK2が入力された時
H/Wコントロールモードの場合、以下の条件のいずれかになります。
・PDN1 pin= “H” かつ MCLK1, LRCK1, BICK1(master mode時にMCLK1)が入力された時
・PDN2 pin= “H” かつ MCLK2, LRCK2, BICK2が入力された時
PDN1
pin
PWAD
bit
H
x
1
x
Master mode : MCLK1
Slave mode :
MCLK1,LRCK1, BICK1
active
×
PDN2
pin
PWDA
bit
MCLK2, BICK2, LRCK2
CP status
x
H
x
1
×
active
ON
ON
(×: Don’t Care)
Table 20. Charge Pump Power ON 条件 (I2C コントロールモード)
PDN1
pin
H
x
Master mode: MCLK1
Slave mode: MCLK1, LRCK1, BICK1
Active
×
PDN2
pin
x
H
MCLK2, BICK2, LRCK2
×
active
CP status
ON
ON
(×: Don’t Care)
Table 21. Charge Pump Power ON 条件 (H/W コントロールモード)
AK4688
DVDD
Charge
Pump
CP
CN
Negative Power
VSS3
(+)
1uF
Cb
VEE
1uF
(+)
Ca
Figure 9. 負電源生成回路
注: CP-CN間、DVSS-VEE間に1uFの低ESRコンデンサをつけてください。
MS1420-J-00
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- 20 -
[AK4688]
■ アナログ入出力 (LIN/RIN, LOUT/ROUT pins)
アナログ入出力は内蔵のチャージポンプ回路で生成する負電源で動作します。出力はAVSS2 (0V)を中心にシ
ングルエンドになっており、DCカット用のコンデンサは不要です。負荷抵抗は5kΩ (min)です。DACに0dBFS
入力時の出力電圧は2Vrms (typ)です。
■ ソフトミュート機能
DACについて、ソフトミュートはディジタル的に実行されます。SMUTE bitを “1”にするとNormal Speed Mode
の場合1024LRCKサイクルで入力データが-∞ (“0”)までアテネーションされます。SMUTE bitを“0”にすると、
-∞状態が解除され、-∞から1024LRCKサイクルで0dBまで復帰します。ソフトミュート開始後、1024LRCKサ
イクル以内に解除されるとアテネーションが中断され、同じサイクルで0dBまで復帰します。ソフトミュート
機能は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE bit
1024/fs
0dB
1024/fs
(1)
(3)
Attenuation
-∞
GD
(2)
GD
LOUT/ROUT
注:
(1) Normal Speed Mode の場合、1024LRCKサイクル(1024/fs)で入力データが-∞(“0”)までアテネーションさ
れます。
Double Speed Modeの場合、2048LRCKサイクル(2048/fs)、Quad Speed Modeの場合、4096LRCKサイクル
(4096/fs)、で入力データが-∞ (“0”)までアテネーションされます。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、1024LRCKサイクル以内（Normal Speed Mode の場合）に解除されるとアテネ
ーションが中断され、同じサイクルで0dBまで復帰します。
Figure 10. ソフトミュート機能
■ システムリセット
PDN1 pin = PDN2 pin = “L”の状態で電源を投入してください。全ての電源 (DVDD, AVDD1, AVDD2)が立ち上
がった後、PDN1 pin と PDN2 pin を “L” → “H”にして下さい。リセット解除後 (PDN1 pin = “L” → “H” かつ PDN2
pin= “L” → “H”)、全てのブロックはパワーダウン状態で立ち上がります。PDN1 pin とPDN2 pinでリセットさ
れない限り、コントロールレジスタの内容は保持されています。PDN1 pin が“L”になると、ADC内部回路が
リセットされ、ADC用コントロールレジスタ(Addr: 01h – 02h)およびPWAD bitもリセットされます。PDN2 pin
が“L”になると、DAC内部回路がリセットされ、DAC用コントロールレジスタ(Addr: 03h) およびPWDA bitも
リセットされます。PDN1 pinとPDN2 pin が両方“L”になると、すべての内部回路およびコントロールレジス
タがリセットされ、チャージポンプもパワーダウンします。H/Wコントロール時のレジスタは無視されPDN1
pin、PDN2 pinでパワーダウンコントロールが可能となります。
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2012/05
- 21 -
[AK4688]
■ パワーアップ・ダウン機能
AK4688のADCブロックはパワーダウンピン(PDN1 pin)を “L” にすることで、DACブロックはパワーダウンピ
ン(PDN2 pin)を “L” にすることでパワーダウンでき、このとき同時に各ディジタルフィルタがリセットされ
ます。PDN1 pin = PDN2 pin = “L”で内部レジスタ値は初期化されます。パワーダウンモード時、アナログ出力
は0V、SDTO pinは “L” になります。このリセットは電源投入時に必ず一度行って下さい。
ADCはマスタモードで使用する場合、PDN1 pin: “L”→”H”でパワーダウンが解除された後、MCLK1の “↑” に
同期して内部回路がパワーアップし、内部のタイミングが動作します。スレーブモードで使用する場合、PDN1
pin: “L”→”H”でパワーダウンが解除された後、MCLK1, LRCK1, BICK1入力後のLRCK1の “↑” に同期して内部
回路がパワーアップし、内部のタイミングが動作します。
DACはPDN2 pin: “L”→ “H”でパワーダウンが解除された後、MCLK2, LRCK2, BICK2入力後のLRCK2の “↑” に
同期して内部回路がパワーアップし、内部のタイミングが動作します。
ADCの初期化サイクルは、パワーダウンモードが解除されると開始されます。そのため、出力データは2640
サイクル後確定します。DACの初期化サイクルも、パワーダウンモードが解除されると開始されます。初期
化中のアナログ出力は0Vです。Figure 11にADC, DAC同時にパワーダウン及びパワーアップする時のシーケ
ンス例を示します。
ADCとDACはPWAD bitとPWDA bitでもそれぞれ独立にパワーダウンできます。このときレジスタ値は初期
化されません。PWAD bit = “0”のときADCの出力データは “L” になります。PWDA bit = “0”のとき、アナログ
出力は0Vになります。
Power
(1)
PDN1 pin =
PDN2 pin
(2)
CVEE pin
0V
CVEE
VREFpin
0V
80% AVDD2
0V
(7)
(8)
ADC Internal
State
timeA (3)
Init Cycle
(9)
Normal Operation
Power-down
timeB (4)
DAC Internal
State
Normal Operation
Power-down
(5)
GD
GD
ADC In
(Analog)
ADC Out
(Digital)
“0”data
DAC In
(Digital)
“0”data
(6)
“0”data
“0”data
GD
(5)
GD
DAC Out
(Internal Status)
Clock In
Don’t care
Don’t care
MCLK1,LRCK1,BICK1
MCLK2,LRCK2,BICK2
Figure 11. Power-up/down Sequence Example
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2012/05
- 22 -
[AK4688]
注：
(1) 電源立ち上げ後、PDN1 pin, PDN2 pin を “L”Æ“H”にしてださい。
この場合、AK4688をリセットするため、150ns以上の“L”区間が必要です。
PDN1 pin = PDN2 pin = “L”の状態で電源を投入してください。すべての電源(DVDD, AVDD1/2)が立ち
上がった後、PDN1 pin, PDN2 pin を“H”にしてください。
(2) チャージポンプ回路のパワーアップ:
PDN1 pinを“L” Æ “H” にし、 MCLK1, BICK1, LRCK1 を入力するか、PDN2 pinを“L” Æ “H”にし、
MCLK2, BICK2, LRCK2を入力するとCVEE pin は、約1.3msec@48kHz(typ)の時間でCVEE電圧になり
ます。
注:Charge-Pump回路が立ち上がっている間PWAD, PWDA bit が “1”に設定された場合、または
PDN1pin、PDN2 pin が “H”に設定された場合、ADC, DACはCharge-Pump回路が立ち上がった後、
初期化されます。
(3) ADCはパワーダウン解除後、ADC アナログ部が初期化されます。timeA=528/fs
(4) DACはパワーダウン解除後、DAC アナログ部が初期化されます。
VREF pinに1μFを装着したときにtimeBは以下のようになります。
timeB＝6/fs×8×2 : Normal speed mode
timeB＝12/fs×8×2 : Double speed mode
timeB＝24/fs×8×2 : Quadruple speed mode
timeBが完了すると、D/A入力可能になります。
(5) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちま
す。
(6) パワーダウン時ADC出力は “0” データです。
(7)チャージポンプ回路のパワーダウン:
(PDN1 pin = “H” Æ “L” or MCLK1, BICK1, LRCK1無入力) かつ (PDN2 pin = “H” Æ “L” or MCLK2, BICK2,
LRCK2無入力)
CVEE pinは、外付けコンデンサと内部の抵抗値に従って0Vになります。内部の抵抗値は、50kΩです。
従ってCVEE pin の外付けコンデンサが1µFの時、時定数は50msec (typ)になります。
(8)チャージポンプが立ち上がった後2048/fsの間待ちます。
(9)ADC/DACパワーダウン解除後VREFが立ち上がるまで約5msec (typ) かかります。
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2012/05
- 23 -
[AK4688]
■ シリアルコントロールインタフェース
AK4688のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応します。
1. データ転送について
バス上のICへのアクセスには、最初にスタート·コンディションを入力します。次に、1バイトで構成される
デバイスのアドレスを含んだスレーブ·アドレスを入力します。この時、バス上のICはこのアドレスと自分自
身のアドレスを比較し、アドレスが一致したICはアクノリッジを生成します。アドレスが一致したICは、こ
の後READ又はWRITEを実行します。命令終了時には、ストップ·コンディションを入力して下さい。
1-1. データの変更
クロックが “H”の間にはSDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で状
態を変更できるのは、スタート·コンディション、ストップ·コンディション以外ではSCLラインのクロック信
号が “L”の時に限られます。
SCL
SDA
DATA LINE
STABLE :
DATA VALID
CHANGE
OF DATA
ALLOWED
Figure 12. Data transfer
1-2. スタート･コンディションとストップ･コンディション
SCLラインが “H”の時にSDAラインを “H”から “L”にすると、スタート·コンディションが作られます。全ての
命令は、スタート·コンディションから始まります。SCLラインが “H”の時にSDAラインを “L”から “H”にする
と、ストップ·コンディションが作られます。全ての命令は、ストップ·コンディションにより終了します。
SCL
SDA
START CONDITION
STOP CONDITION
Figure 13. START and STOP conditions
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[AK4688]
1-3. アクノリッジ
データを送出しているICは、1バイトのデータを送出した後SDAラインを解放します(HIGHの状態にする)。デ
ータを受信したICは次のクロックでSDAラインを “L”にします。この動作はアクノリッジと呼ばれ、この動
作により正しくデータ転送が行われたことが確認できます。AK4688はスタート·コンディションとスレーブ·
アドレスを受け取るとアクノリッジを生成します。またWRITE命令の場合には各バイトの受信を完了する度
にアクノリッジを生成します。READ命令の場合には、AK4688はアクノリッジ生成に続いて指定されたアド
レスのデータを出力した後SDAラインを解放し、SDAラインをモニターします。マスタがストップ·コンディ
ションを送らずアクノリッジを生成した場合、AK4688は次のアドレスのデータを出力します。アクノリッジ
が生成されなかった場合、AK4688はデータ出力を終了します。
Clock pulse
for acknowledge
SCL FROM
MASTER
1
8
9
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
START
CONDITION
acknowledge
Figure 14. Acknowledge on the I2C-bus
1-4. FIRST BYTE
スレーブアドレスを含む第1バイトはスタートコンディションの後に入力され、スレーブ·アドレスによりバ
ス上のICの中からアクセスするICが選ばれます。スレーブ·アドレスは上位7ビットで構成されます。上位6ビ
ットは“001001”であり、 次の1ビットはアクセスするICを選ぶ為のアドレスビット(CAD0 bit)です。 CAD0 pin
の設定に合わせてCAD0 bitを設定してください(CAD0 pin = “L”: CAD0 bit = “0”, CAD0 pin =H”: CAD0 bit=
“1”)。スレーブ·アドレスが入力されると、デバイスのアドレスが一致しているICはアクノリッジを生成し、
その後命令を実行します。第1バイトの8番目のビット(最下位ビット)はR/W bitです。R/W bit= “1”のときREAD
命令が実行され、R/W bit= “0”のときWRITE命令が実行されます。
0
0
1
0
0
1
CAD0
R/W
Figure 15. The First Byte
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- 25 -
[AK4688]
2. WRITE命令
R/W bitが “0”の場合、AK4688はWRITE動作を行います。WRITE動作では、スレーブアドレス受信後、アクノ
リッジを生成し第2バイトを受信します。第2バイトは内部コントロールレジスタのアドレスを指定するバイ
トで、MSB firstで構成され上位3ビットはDon’t careです。
*
*
*
A4
A3
A2
A1
A0
(*: Don’t care)
Figure 16. The Second Byte
第2バイト受信後、アクノリッジを生成し第3バイトを受信します。第3バイト以降がコントロールデータにな
ります。コントロールデータは8ビット、MSB firstで構成されます。
D7
D6
D5
D4
D3
D2
D1
D0
Figure 17. Byte structure after the second byte
AK4688は複数のバイトのデータを一度に書き込むことができます。第3バイト受信後、アクノリッジを生成
し次のデータ受信待ちになります。ストップ·コンディションを送らず更にデータを送ると、内部アドレスカ
ウンタは自動的にインクリメントし、データは次のアドレスに格納されます。カウンタは03Hを越えるとロ
ール·オーバし、次のデータはアドレス00Hから順に格納されます。
S
T
A
R
T
SDA
Slave
Address
Register
Address(n)
S
T
Data(n+x) O
P
Data(n+1)
Data(n)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
Figure 18. WRITE Operation
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[AK4688]
3. READ命令
R/W bitが “1”の場合、AK4688はREAD動作を行います。指定されたアドレスのデータが出力された後、マス
タがストップ·コンディションを送らずアクノリッジを生成すると、次のアドレスのデータを読み出すことが
できます。アドレス：03Hのデータを読み出した後、さらに次のアドレスを読み出す場合にはアドレス：00H
のデータが読み出されます。
AK4688はカレント·アドレス·リードとランダム·リードの二つのREAD命令を持っています。
3-1. カレント･アドレス･リード
AK4688は内部にアドレス·カウンタを持っており、カレント·アドレス·リードではこのカウンタで指定された
アドレスのデータを読み出します。内部のアドレス·カウンタは最後にアクセスしたアドレスの次のアドレス
の値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後
カレント·アドレス·リードを行った場合、アドレス “n+1”のデータが読み出されます。カレント·アドレス·リ
ードでは、AK4688はREAD命令のスレーブ·アドレス(R/W bit = “1”)の入力に対してアクノリッジを生成し、
次のクロックから内部のアドレス·カウンタで指定されたデータを出力したのち内部カウンタを1つインクリ
メントします。1バイトのデータが出力された後､マスタがアクノリッジを生成せずストップ·コンディション
を送ると、READ動作は終了します。
S
T
A
R
T
SDA
Slave
Address
Data(n)
Data(n+1)
S
Data(n+x) T
O
P
Data(n+2)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
Figure 19. CURRENT ADDRESS READ
3-2. ランダム･リード
ランダム·リードにより任意のアドレスのデータを読み出すことができます。ランダム·リードはREAD命令の
スレーブ·アドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があります。ランダ
ム·リードでは最初にスタート·コンディションを入力し、次にWRITE命令のスレーブ·アドレス(R/W bit = “0”)、
読み出すアドレスを順次入力します。AK4688がこのアドレス入力に対してアクノリッジを生成した後、再び
スタート·コンディション、READ命令のスレーブ·アドレス(R/W bit = “1”)を入力します。AK4688はこのスレ
ーブ·アドレスの入力に対してアクノリッジを生成し、指定されたアドレスのデータを出力し、内部アドレス
カウンタを1つインクリメントします。データが出力された後、マスタがアクノリッジを生成せず、ストップ
·コンディションを送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
A
R
T
Word
Address(n)
Slave
Address
S
Slave
Address
Data(n)
S
Data(n+x) T
O
P
Data(n+1)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
A
C
K
Figure 20. RANDOM READ
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[AK4688]
■ レジスタマップ
Addr
00H
01H
02H
03H
Register Name
Powerdown/Control
(Reserved)
ADC Clock
DAC Clock
D7
0
0
0
0
D6
0
0
0
ACKS
D5
0
0
0
DFS1
D4
0
0
DIF1
DFS0
D3
0
0
0
DEM
D2
0
0
CKS1
DIF21
D1
PWDA
0
CKS0
DIF20
D0
PWAD
0
0
SMUTE
注:
アドレス04H∼1FHは書き込み禁止です。
PDN1 pin とPDN2 pin を “L” にすると、全てのレジスタ値は初期化されます。
PDN1 pin を“L”にすると、ADC内部がパワーダウンされます。ADC用レジスタ(Addr: 01h-02h)とPWAD bit
は初期化されます。
PDN2 pin を“L”にすると、DAC内部がパワーダウンされます。DAC用レジスタ(Addr: 03h)とPWDA bitは初
期化されます。
PWAD bitを “0” にすると、ADC内部がパワーダウンされます。但しADC用レジスタ値(Addr: 01h-02h)は初
期化されません。
PWDAbitを “0” にすると、DAC内部がパワーダウンされます。但しDAC用レジスタ値(Addr: 03h)は初期化
されません。
レジスタマップの “0” bitには “0”を書き込んでください。
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[AK4688]
■ 詳細説明
Addr
00H
Register Name
Powerdown/Control
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
0
RD
0
D2
0
RD
0
D1
PWDA
R/W
0
D0
PWAD
R/W
0
D5
0
RD
0
D4
0
RD
0
D3
0
RD
0
D2
0
RD
0
D1
0
RD
0
D0
0
RD
0
PWAD: ADCのパワーダウンコントロール
0: Power-down(default)
1: Normal operation
PWDA: DACのパワーダウンコントロール
0: Power-down (default)
1: Normal operation
Addr
01H
Register Name
(Reserved)
R/W
Default
D7
0
RD
0
D6
0
RD
0
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- 29 -
[AK4688]
Addr
02H
Register Name
ADC Clock
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
DIF1
R/W
0
D3
0
RD
0
D2
CKS1
R/W
1
D1
CKS0
R/W
1
D0
0
RD
0
D2
DIF21
R/W
1
D1
DIF20
R/W
0
D0
SMUTE
R/W
0
CKS1-0: Master mode時のPORT1(ADC)のクロックコントロール
Table 6参照。
DIF1: PORT1のオーディオフォーマット選択
Table 17参照。
Addr
03H
Register Name
DAC Clock
R/W
Default
D7
0
RD
0
D6
ACKS
R/W
1
D5
DFS1
R/W
0
D4
DFS0
R/W
0
D3
DEM
R/W
0
SMUTE: Soft Mute control for DAC
0: Normal Operation (default)
1: LOUT/ROUT outputs soft-muted
DIF21-20: PORT2のオーディオフォーマット選択
Table 18参照。
DEM: DACのディエンファシス応答コントロール
Table 16参照。
DFS1-0: PORT2(DAC)サンプリングスピードコントロール
Table 9参照。Auto Setting Mode (ACKS bit = “1”)のとき、DFS1-0 bitsの設定は無視されます。
ACKS: PORT2(DAC) オートセッティングモードコントロール
0: 無効, Manual Setting Mode
1: 有効, Auto Setting Mode (default)
ACKS bit= “1”のとき、MCLK周波数は自動検出されます。この場合DFS1-0 bitsの設定は無
視されます。ACKS bit= “0”のとき、サンプリングスピードモードはDFS1-0 bitsで設定し、
各モードでのMCLK周波数は自動検出されます。
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[AK4688]
システム設計
Figure 21はシステム接続例です。具体的な回路と測定例については評価用ボード(AKD4688)を参照して下さ
い。
Micro
Controller
47k
3.3V
47k
3.3V
Analog in
Audio DSP1
LO 28
LI 29
RIN 30
NC 31
LIN 32
I2C 33
SDA 34
SCL 35
MSN 36
39k
1 SDTO
RO 27
2 LRCK1
R1 26
39k
AVDD1 25
3 BICK1
0.1u
4 MCLK1
3.3V
AVSS1 24
AK4688EN
5 PDN1
AVSS2 23
6 PDN2
AVDD2 22
0.1u
10u
+
1u (∗)
3.3V
Analog Out
18 CVEE
17 CN
16 CP
ROUT 19
15 DVSS
9 LRCK2
14 DVDD
LOUT 20
13 TEST2
8 BICK2
12 TEST1
VREF 21
11 CAD0
7 MCLK2
10 SDTI
Audio DSP2
Reset and
Power down
+
10u
0.1u
+
1u (∗)
1u (∗)
3.3V
Figure 21. システム接続例 (I2C Control mode, CAD0 pin = “L”, Master mode)
Notes:
(1) (*)部分は低ESRのコンデンサを使用してください。極性付きのコンデンサを使用する場合、CP,
VREF は正極端子に、CVEEは負極端子に接続してください。
(2) AVSS1, AVSS2, DVSS は、同じアナロググランドに接続して下さい。
(3) ディジタル入力ピンはオープンにしないでください。
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[AK4688]
47k
47k
Analog in
3.3V
LO 28
LI 29
RIN 30
NC 31
2 LRCK1
R1 26
39k
AVDD1 25
3 BICK1
0.1u
+
10u
3.3V
AVSS1 24
AK4688EN
5 PDN1
AVSS2 23
6 PDN2
AVDD2 22
0.1u
10u
+
1u (∗)
3.3V
Analog Out
18 CVEE
17 CN
ROUT 19
16 CP
9 LRCK2
15 DVSS
LOUT 20
14 DVDD
8 BICK2
12 TEST1
VREF 21
11 CAD0
7 MCLK2
10 SDTI
Audio DSP2
LIN 32
RO 27
4 MCLK1
Reset and
Power down
I2C 33
SDA 34
SCL 35
1 SDTO
13 TEST2
Audio DSP1
MSN 36
39k
0.1u
+
1u (∗)
1u (∗)
3.3V
Figure 22. システム接続例 (H/W Control mode, MCLK=768fs, Master mode)
Notes:
(1) (*)部分は低ESRのコンデンサを使用してください。極性付きのコンデンサを使用する場合、CP,
VREF は正極端子に、CVEEは負極端子に接続してください
(2) AVSS1, AVSS2, DVSSは、同じアナロググランドに接続して下さい。
(3) ディジタル入力ピンはオープンにしないでください。
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[AK4688]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDD1, AVDD2, DVDDにはシステムのアナログ電
源の根元から分けて電源を供給してください。AVDD1, AVDD2, DVDDが別電源で供給される場合には、電源
立ち上げシーケンスを考える必要はありません。AVSS1, AVSS2, DVSS は同じアナロググランド（ベタグラ
ント）に接続して下さい。システムのグランドはアナログとディジタルで分けて配線しPCボード上の電源に
近いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電源ピンの近くに接続して下
さい。
2. 基準電圧
AVDD1とAVSS1の電圧差がアナログ入力レンジを設定します。AVDD2とAVSS2の電圧差がアナログ出力レ
ンジを設定します。VREFはアナログ信号の基準電圧として使われます。このピンには高周波ノイズを除去す
るために1μFのセラミックコンデンサをAVSS1/AVSS2との間に接続して下さい。VERF pinから電流を取って
はいけません。ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VREF pinからでき
るだけ離して下さい。
3. アナログ入力
AK4688へのアナログ入力は、外付けの抵抗を介してPre-Ampにシングルエンドで入力されます。入力信号レ
ンジに対して、Pre-Amp出力がADC(LO, RO pin)の入力レンジ(typ. 1.91Vrms)になるようにFeedback抵抗を調節
して下さい。出力コードのフォーマットは 2’sコンプリメントです。DCオフセット(ADC自体のDCオフセッ
トも含む)は内蔵のHPFでキャンセルされます。AK4688は64fsでアナログ入力をサンプリングします。ディジ
タルフィルタは、64fsの整数倍付近の帯域を除く阻止域以上のノイズを全て除去します。AK4688は64fs付近
のノイズを減衰させるためにアンチエリアジングフィルタ(RCフィルタ)を内蔵しています。
4. アナログ出力
アナログ出力はシングルエンドになっており、出力レンジはAVSS2(0V,typ)を中心に 2.0Vrms(typ,
@AVDD2=3.3V) です。内蔵の ΔΣ 変調器が発生する帯域外ノイズ (シェーピングノイズ) は内蔵のスイッチト
キャパシタフィルタ (SCF) と連続フィルタ (CTF) で減衰されます。帯域外ノイズが問題になる場合は、簡単
な1次のLPF(Figure 23)を入れて下さい。
入力コードのフォーマットは 2’s complement (2 の補数) で7FFFFFH(@24bit) に対しては正のフルスケール、
800000H(@24bit) に対しては負のフルスケール、000000H(@24bit) でのVL/ROUTの理想値は 0V(VSS)が出力され
ます。DCオフセットは±5ｍV以下です。
AK4688
470
Analog
Out
L/ROUT
2.0Vrms (typ)
2.2nF
(fc = 154kHz, gain = -0.28dB @ 40kHz, -1.04dB @ 80kHz)
Figure 23. External 1st order LPF Circuit Example
5. 基板配線上の注意
LIN, RIN pinはPre-Ampのサミングノードです。他の信号とのカップリングには十分注意し、入力抵抗までの
配線もできるだけ短くなるようにして下さい。LI, RI pinも同様に他の信号とのカップリングとFeedback抵抗
までの配線長に注意して下さい。また、LIN, RIN pinの中で入力として使用されないピンがある場合はオープ
ンにして下さい。
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[AK4688]
パッケージ
36pin QFN (Unit: mm)
6.00
0.40±0.10
B
4.10
5.75
6.00
5.70
A
4.10
M
AB
0.85 +0.15
-0.05
0.10
C0.6MAX
0.50
0.25 +0.05
-0.07
0.08 C
0.02 +0.03
-0.02
0.20
C
■ 材質・メッキ仕様
パッケージ材質：
エポキシ系樹脂、ハロゲン（臭素、塩素）フリー
リードフレーム材質： 銅
リードフレーム処理： 半田(無鉛)メッキ
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[AK4688]
マーキング
4688
XXXX
1
Pin #1 indication
Date Code: XXXX (4 digits)
改訂履歴
Date (YY/MM/DD)
12/05/29
Revision
00
Reason
初版
Page
MS1420-J-00
Contents
2012/05
- 35 -
[AK4688]
重要な注意事項
z
z
z
z
z
z
本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更することが
あります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業
担当、あるいは弊社特約店営業担当にご確認ください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動作
例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、ソフ
トウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。本書
に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお客様ま
たは第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に起因する、
工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。
本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資（役務を含む）に該当する場合、輸
出する際に同法に基づく輸出許可が必要です。
医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、直
接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高
い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による同意
をお取りください。
この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責
任を一切負うものではありませんのでご了承ください。
お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損害
等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
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