[AK4678] AK4678 MIC/RCV/HP/SPK/LINE-AMP 内蔵 24bit ステレオCODEC 概 要 AK4678はマイクアンプ、ラインアンプ、レシーバアンプ、キャップレスG級ヘッドフォンアンプおよび モノラルD級スピーカアンプを内蔵した24bit ステレオ CODECです。AK4678は2系統のPCM I/Fを持ち、 Bluetooth対応の携帯電話用途のシステムと容易にインタフェースを取ることが可能です。再生側には 5-band Parametric EQ、DRC回路を内蔵していますので、細かな音質調整や歪みを抑えつつ聴き易い音 量に自動調整をすることができ、高い柔軟性を備えています。パッケージは小型の49pin CSPを採用、 従来システムと比較して実装面積を大幅に削減します。 特 長 1. 録音側機能 (Stereo CODEC) • 4入力セレクタ x 2ch • 4ステレオ入力 (シングルエンド) or 3モノラル入力 (差動) • マイク用ゲインアンプ内蔵: +24dB ~ −6dB, 3dB step • 2系統のマイクパワー内蔵 • ディジタル ALC (Automatic Level Control): +36dB ~ −54dB, 0.375dB Step, Mute • ADC 特性: S/(N+D): 80dB, DR, S/N: 87dB (MIC-Amp=+18dB) S/(N+D): 80dB, DR, S/N: 92dB (MIC-Amp=0dB) • ステレオ ディジタルマイク インタフェース内蔵 • 風切り音フィルタ • ステレオ感強調回路 • 3-band Programmable Notch Filter • オーディオインタフェースフォーマット: - 24/16bit 前詰め, 24/16bit I2S, 16bit DSP Mode 2. 再生側機能 (Stereo CODEC) • ディジタルボリューム内蔵 (+6dB ~ −57.0dB, 0.5dB Step, Mute) • ディジタル ALC (Automatic Level Control): +36dB ~ −54dB, 0.375dB Step, Mute • ステレオ感強調回路 • ダイナミックレンジコントロール回路 • 5-band Parametric Equalizer • ステレオライン出力 (シングルエンド or 差動) • モノラルレシーバアンプ内蔵 - BTL出力 - 定格出力: 60mW @ 32Ω - アナログボリューム内蔵: +12 ~ −30dB & Mute, 3dB Step • キャップレス ステレオ G級 ヘッドフォンアンプ内蔵 - 定格出力: 25mW @ 32Ω, 45mW @ 16Ω - アナログボリューム内蔵: +6 ~ −62dB & Mute, 2dB Step - ゼロクロス検出回路 - Power-ON/OFF 時のポップノイズフリー • モノラル D級 スピーカアンプ内蔵 - BTL 出力 - ショート保護回路 - 定格出力: 1.1W @ 8Ω, SVDD=4.2V, THD+N = 10% 0.89W @ 8Ω, SVDD=4.2V, THD+N = 1% - アナログボリューム: +12 ~ −30dB & Mute, 3dB Step - Power-ON/OFF 時のポップノイズフリー • オーディオインタフェースフォーマット: - 24/16bit 前詰め, 16bit 後詰め, 16/24bit I2S, 16bit DSP Mode MS1403-J-03 2013/01 -1- [AK4678] 3. デュアル PCM インタフェース (Baseband & Bluetooth I/F) • サンプルレートコンバータ x4 (Up sample: up to x6: Down sample: down to x1/6) • サンプルレート: - PORTA (モノラル): 8 ~ 16kHz - PORTB (ステレオ): 8 ~ 48kHz • ディジタルボリューム内蔵 • スレーブモード • オーディオインタフェースフォーマット: - 16bit Linear, 8bit A-law, 8bit μ-law - Short/Long Frame, I2S, MSB justified 4. パワーマネジメント機能 5. マスタクロック (Audio I/F): (1) PLL モード • 周波数: 11.2896MHz, 12MHz, 12.288MHz, 13MHz, 13.5MHz, 19.2MHz, 24MHz, 25MHz, 26MHz, 27MHz (MCKI pin) 32fs or 64fs (BICK pin) (2) 外部クロックモード •周波数: 256fs, 512fs or 1024fs (MCKI pin) 6. マスタクロック出力周波数 (Audio I/F): 32fs/64fs/128fs/256fs 7. サンプリング周波数 (Audio I/F) • PLL Slave Mode (BICK pin): 8kHz ~ 48kHz • PLL Master Mode: 8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz • EXT Master/Slave Mode: 8kHz ∼ 48kHz (256fs), 8kHz ~ 24kHz (512fs), 8kHz ~ 12kHz (1024fs) 8. マスタ／スレーブモード (Audio I/F) 9. シリアル μP インタフェース: I2C バス (Ver 1.0, 400kHz 高速モード) 10. Ta = −30 ~ 85°C 11. 電源電圧: • SVDD (SPK/RCV/LINE-Amp): 3.0 ~ 5.5V • AVDD (Analog): 1.7 ~ 2.0V • DVDD (Digital Core): 1.7 ~ 2.0V • PVDD (HP-Amp & Charge Pump): 1.7 ~ 2.0V • TVDD (Digital I/F): 1.6 ~ 3.6V 12. パッケージ: 49pin CSP(2.96 x 2.96mm, 0.4mm pitch) MS1403-J-03 2013/01 -2- [AK4678] ■ ブロック図 SVDD VSS3 AVDD VSS1 VCOM PMMP2 MPWR MPWR2 MIC Power Supply PMMP1 MPWR MPWR1 MIC Power Supply MIC-Amp PMADL LIN1/IN1+ Internal MIC RIN1/IN1− To ADC Lch To ADC Rch LIN2/IN2− External MIC PMADR RIN2/IN2+ LIN3/IN3+ RIN3/IN3− LIN4 RIN4 LOUT/LOP PMLO From DAC Lch From DAC Rch Stereo Line Out ROUT/LON PMRO PMHPL HPL Headphone Out PMHPR HPR To HP-Amp PVDD PMRCV RCP From PVDD pin Receiver Out RCN VEE PMSPK SPP To Headphone-Amp Speaker Out Charge Pump SPN CPA CNA Class-D SPK-Amp SPFIL CNB CPB Figure 1. ブロック図(アナログ部) MS1403-J-03 2013/01 -3- [AK4678] DVDD VSS2 TVDD PMADL or PMADR From Lch MIC-Amp From Rch MIC-Amp ADC HPF1 SCL PMPFIL bit Control Register HPF2 SDA LPF Stereo Separation PDN 3-band Notch BICK ALC LRCK MIX SDTO Audio I/F SDTI PMDAL or PMDAR To Lch Output DAC To Rch Output S E L DRC SVOLA PMEQ PMDRC S E L DATT-A 5-band SMUTE EQ MCKI DASEL1-0 PLL PMMIX PMPLL PMOSC MIX1L MIX1R OSC PMSRAO MIX2A SDOAD SRCAO MIX2B SVB2-0 PMPCMA MIX2C Mono PCM I/F (PORTA) SVOLB DATT-B SRCAI BICKA SYNCA SDTOA SDTIA BVL6-0 PMSRAI CVL6-0 DATT-C PMPCMB BICKB PMSRBO SDOBD MIX3 BIVOL BIV2-0 PCM I/F (PORTB) SRCBO SYNCB SDTOB SDTIB SRCBI PMSRBI Figure 2. ブロック図 (ディジタル部) MS1403-J-03 2013/01 -4- [AK4678] ■ オーダリングガイド AK4678ECB AKD4678 −30 ∼ +85°C AK4678評価用ボード 49pin CSP (0.4mm pitch)、黒樹脂加工 ■ ピン配置 7 6 5 Top View 4 3 2 1 B A C D E F G 7 CNB CNA VEE HPR LIN3 /IN3+ LIN1/IN1+ /DMDAT RIN1/IN1− /DMCLK 6 CPB CPA PVDD HPL RIN3 /IN3− LIN2 /IN2− VSS1 5 TVDD VSS2 SDA LIN4 RIN2 /IN2+ VCOM AVDD 4 SDTO SCL PDN RIN4 LOUT /LOP MPWR1 MPWR2 3 BICK SDTI LRCK SYNCA ROUT /LON RCP RCN 2 MCKI SYNCB SDTOB BICKA SPFIL SVDD SPN 1 BICKB SDTIB SDTOA SDTIA DVDD SPP VSS3 A B C D E F G Top View MS1403-J-03 2013/01 -5- [AK4678] ピン／機能 No. Pin Name Power Supply G5 AVDD F5 VCOM G6 VSS1 E1 DVDD A5 TVDD B5 VSS2 F2 SVDD G1 VSS3 C6 PVDD C7 VEE B6 CPA B7 CNA A6 CPB A7 CNB F4 MPWR1 G4 MPWR2 Audio Interface A2 MCKI A3 BICK C3 LRCK B3 SDTI A4 SDTO PCM Interface D2 BICKA D3 SYNCA D1 SDTIA C1 SDTOA A1 BICKB B2 SYNCB B1 SDTIB C2 SDTOB Analog Input LIN1 F7 IN1+ DMDAT RIN1 G7 IN1− DMCLK LIN2 F6 IN2− RIN2 E5 IN2+ LIN3 E7 IN3+ RIN3 E6 IN3− D5 LIN4 D4 RIN4 I/O O O I O I O O I I/O I/O I O Function Analog Power Supply Pin, 1.7 ∼ 2.0V Common Voltage Output Pin Ground 1 Pin Digital Core Power Supply Pin, 1.7 ~ 2.0V Digital I/O Power Supply Pin, 1.6 ∼ 3.6V Ground 2 Pin Analog Amp Power Supply Pin, 3.0 ~ 5.5V Ground 3 Pin HP-Amp & Charge Pump Power Supply Pin Charge Pump Circuit Negative Voltage Output Pin Positive Charge Pump Capacitor Terminal A Pin Negative Charge Pump Capacitor Terminal A Pin Positive Charge Pump Capacitor Terminal B Pin Negative Charge Pump Capacitor Terminal B Pin MIC Power Supply 1 Pin MIC Power Supply 2 Pin External Master Clock Input Pin Audio Serial Data Clock Pin Input / Output Channel Clock Pin Audio Serial Data Input Pin Audio Serial Data Output Pin I I I O I I I O Serial Data Clock A Pin Sync Signal A Pin Serial Data Input A Pin Serial Data Output A Pin Serial Data Clock B Pin Sync Signal B Pin Serial Data Input B Pin Serial Data Output B Pin I I I I I O I I I I I I I I I I Lch Analog Input 1 Pin (MDIF1 bit = “0”: Single-ended Input, DMIC bit = “0”) Positive Line Input 1 Pin (MDIF1 bit = “1”: Full-differential Input, DMIC bit = “0”) Digital Microphone Data Input Pin (DMIC bit = “1”) Rch Analog Input 1 Pin (MDIF1 bit = “0”: Single-ended Input, DMIC bit = “0”) Negative Line Input 1 Pin (MDIF1 bit = “1”: Full-differential Input, DMIC bit = “0”) Digital Microphone Clock Pin (DMIC bit = “1”) Lch Analog Input 2 Pin (MDIF2 bit = “0”: Single-ended Input) Negative Line Input 2 Pin (MDIF2 bit = “1”: Full-differential Input) Rch Analog Input 2 Pin (MDIF2 bit = “0”: Single-ended Input) Positive Line Input 2 Pin (MDIF2 bit = “1”: Full-differential Input) Lch Analog Input 3 Pin (MDIF3 bit = “0”: Single-ended Input) Positive Line Input 3 Pin (MDIF3 bit = “1”: Full-differential Input) Rch Analog Input 3 Pin (MDIF3 bit = “0”: Single-ended Input) Negative Line Input 3 Pin (MDIF3 bit = “1”: Full-differential Input) Lch Analog Input 4 Pin Rch Analog Input 4 Pin MS1403-J-03 2013/01 -6- [AK4678] ピン／機能 (Cont.) No. Pin Name Analog Output ROUT E3 LON LOUT E4 LOP F3 RCP G3 RCN D6 HPL D7 HPR F1 SPP G2 SPN E2 I/O O O O O O O O O O O SPFIL O Control Interface B4 SCL C5 SDA I I/O Function Rch Stereo Line Output Pin (LODIF bit = “0”: Stereo Line Output) Negative Line Output Pin (LODIF bit = “1”: Full-differential Mono Output) Lch Stereo Line Output Pin (LODIF bit = “0”: Stereo Line Output) Positive Line Output Pin (LODIF bit = “1”: Full-differential Mono Output) Receiver-Amp Positive Output Pin Receiver-Amp Negative Output Pin Lch Headphone-Amp Output Pin Rch Headphone-Amp Output Pin Speaker-Amp Positive Output Pin Speaker-Amp Negative Output Pin Speaker-Amp Filter Pin Connect 2.2nF between SPFIL pin and VSS1. Control Data Clock Pin Control Data Input Pin Power-Down Mode Pin C4 PDN I “H”: Power-up, “L”: Power-down, reset and initializes the control register. Note 1. アナログ入力ピン (LIN1/IN1+, RIN1/IN1−, LIN2/IN2−, RIN2/IN2+, LIN3/IN3+, RIN3/IN3−, LIN4, RIN4) を除く全ての入力ピンはフローティングにしないで下さい。入出力ピンは適切に処理して下さい。 ■ システム上使用しないピンの処理について システム上使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。 区分 Analog Digital ピン名 MPWR1, MPWR2, SPP, SPN, RCP, RCN, HPL, HPR, ROUT/LON, LOUT/LOP, RIN4, LIN4, RIN3/IN3−, LIN3/IN3+, RIN2/IN2+, LIN2/IN2−, RIN1/IN1−, LIN1/IN1+, CPA, CNA, CPB, CNB, VEE, SPFIL SDTO, SDTOA, SDTOB MCKI, SDTI, SDTIA, SDTIB, BICKA, SYNCA, BICKB, SYNCB LRCK, BICK MS1403-J-03 設定 オープン オープン VSS2に接続 M/S bit = “0”に設定し、VSS2に接続 2013/01 -7- [AK4678] 絶対最大定格 (VSS1=VSS2=VSS3=0V; Note 2, Note 3) Parameter Symbol min max Unit Power Supplies: Analog AVDD 2.5 V −0.3 SPK/RCV/LINE-Amp SVDD 6.0 V −0.3 HP-Amp & Charge Pump PVDD 2.5 V −0.3 Digital Core DVDD 2.5 V −0.3 Digital I/O TVDD 6.0 V −0.3 Input Current, Any Pin Except Supplies IIN mA ±10 Analog Input Voltage (Note 4) VINA AVDD + 0.3 V −0.3 Digital Input Voltage (Note 5) VIND TVDD + 0.3 V −0.3 Ambient Temperature (powered applied) Ta 85 −30 °C Storage Temperature Tstg 150 −65 °C Maximum Power Dissipation (Note 6) Pd 1 W − Note 2. 電圧は全てグランドピンに対する値です。 Note 3. VSS1, VSS2, VSS3 は同じアナロググランドに接続して下さい。 Note 4. RIN4, LIN4, RIN3/IN3−, LIN3/IN3+, RIN2/IN2+, LIN2/IN2−, RIN1/IN1−, LIN1/IN1+ pins Note 5. SDTI, LRCK, BICK, MCKI, PDN, BICKA, SYNCA, SDITA, BICKB, SYNCB, SDTIB, SCL and SDA pins SDA, SCLのプルアップ抵抗の接続先は、(TVDD+0.3)V以下にして下さい。 Note 6. この電力値はAK4678内部損失分で、外部接続されるスピーカ、ヘッドフォン、レシーバでの消費分 は含みません。AK4678のジャンクション温度の最大許容値は125°Cで、JESD51-9(2p2s)におけるθja (Junction to Ambient)は35°C/Wです。Pd=1Wの時、θja = 35°C/W よりジャンクション温度は125°Cを超 えることはありませんので、AK4678の内部損失によってデバイスが破壊されるとことはありません。 θja ≤ 35°C/Wとなる条件でボードを使用することを推奨します。 注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、通常の動作は保証 されません。 MS1403-J-03 2013/01 -8- [AK4678] 推奨動作条件 (VSS1=VSS2=VSS3=0V; Note 2) Parameter Power Analog Supplies SPK/RCV/LINE-Amp (Note 7) HP-Amp & Charge Pump Digital Core Digital I/O Difference Symbol min typ max Unit AVDD 1.7 1.8 2.0 V SVDD 3.0 4.2 5.5 V PVDD 1.7 1.8 2.0 V DVDD 1.7 1.8 2.0 V TVDD 1.6 1.8 3.6 V AVDD – PVDD 0.2 V −0.2 − AVDD – DVDD 0.2 V −0.2 − PVDD – DVDD 0.2 V −0.2 − Note 2. 電圧は全てグランドピンに対する値です。 Note 7. AVDD, SVDD, PVDD, DVDD, TVDDの電源立ち上げシーケンスを考慮する必要はありません。ただし、 PDN pin = “L”の状態で各電源を立ち上げて下さい。すべての電源が立ち上がった後、PDN pinを “H” にして下さい。また、電源立ち上げ、立ち下げ時のレシーバ出力、ヘッドフォン出力およびライン出 力のポップノイズを回避するには「システム設計」に記載の推奨シーケンスを参照して動作させて下 さい。 3 * SVDD=ON, PDN pin = “L”のとき、AVDD, PVDD, DVDD, TVDD の電源をOFF することができます。 この状態から AVDD, PVDD, DVDD, TVDD の電源を再度ON する場合は、全ての電源が立ち上がる まで、PDN pin を “L”にして下さい。また、AVDD, PVDD, DVDD, TVDD の電源をOFF する場合は、 全ての電源をOFFする前に、PDN pin を “L”にして下さい。 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分ご注意 下さい。. MS1403-J-03 2013/01 -9- [AK4678] アナログ特性 (CODEC) (Ta=25°C; AVDD=PVDD= DVDD=TVDD =1.8V, SVDD=4.2V; VSS1=VSS2=VSS3=0V; Signal Frequency=1kHz; 24bit Data; fs=44.1kHz, BICK=64fs; Measurement Bandwidth=20Hz ∼ 20kHz; unless otherwise specified) Parameter min typ max Unit MIC Amplifier: LIN1/RIN1/LIN2/RIN2/LIN3/RIN3/LIN4/RIN4 pins Input Resistance 17 25 38 kΩ Gain (Note 8) Gain Setting +24 dB −6 Step Width 3 dB MIC Power Supply: MPWR1, MPWR2 pin Output Voltage (Note 9) 2.4 2.5 2.6 V Load Resistance 1.0 kΩ Load Capacitance 30 pF Output Noise Level (A-weighted) dBV −107 PSRR (Note 10) 217Hz 100 dB 1kHz 100 dB Stereo ADC Analog Input Characteristics: LIN1/RIN1/LIN2/RIN2/LIN3/RIN3/LIN4/RIN4 pins(Single-ended Input) → Stereo ADC → Programmable Filter (IVOL=0dB, EQ=ALC=OFF) → SDTO Resolution 24 Bits (Note 12) 0.204 0.227 0.250 Vpp Input Voltage(Note 11) 1.62 1.8 1.98 Vpp (Note 13) (Note 12) 69 80 dB S/(N+D) (−1dBFS) 80 dB (Note 13) (Note 12) 76 87 dB D-Range (−60dBFS, A-weighted) 92 dB (Note 13) (Note 12) 76 87 dB S/N (A-weighted) 92 dB (Note 13) (Note 12) 75 90 dB Interchannel Isolation (Note 14) 100 dB (Note 13) (Note 12) 0 0.8 dB Interchannel Gain Mismatch (Note 15) 0 0.8 dB (Note 13) Note 8. 全差動入力時はMGAIN (min)=-3dB です。 Note 9. MICL1 bit or MICL2 bit = “0”時。出力電圧はAVDDに比例します。(typ. 1.39 x AVDD V). MICL1 bit or MICL2 bit = “1”: typ. 1.56 x AVDD V Note 10. SVDD に500mVpp の正弦波を重畳した場合。 Note 11. 入力フルスケール電圧はAVDDに比例します。 Single-ended Input: Vin = 1.0 x AVDD Vpp(typ). Full-Differential Input: Vin = (IN+) – (IN–) = 1.0 x AVDD Vpp(typ). IN+ = 0.5 x AVDD(typ), IN– = 0.5 x AVDD(typ) Pseudo-Differential Input: Vin = (IN+) – (IN–) = 1.0 x AVDD Vpp (typ). IN+ = 1.0 x AVDD(typ), IN– = 0V (IN– pin をVSS1に接続した場合) Note 12. MGNL3-0=MGNR3-0 bits = “BH” (+18dB). 全差動入力時は、S/(N+D) =75dB, DR=S/N=81dBです。 Note 13. MGNL3-0=MGNR3-0 bits = “5H” (0dB). 全差動入力時は、S/(N+D) =79dB, DR=S/N=91dBです。 Note 14. LchとRch間の入力差です。 MS1403-J-03 2013/01 - 10 - [AK4678] Parameter min typ max Unit Stereo DAC Characteristics: Resolution 24 Bits Stereo Line Output Characteristics: Stereo DAC → LOUT/ROUT pins, ALC=OFF, IVOL=0dB, OVOL=0dB, LVL=0dB, RL=10kΩ; unless otherwise specified. Output Voltage (Note 15) 1.62 1.8 1.98 Vpp S/(N+D) (0dBFS) 70 80 dB S/N (A-weighted) 82 92 dB Interchannel Isolation 80 95 dB Interchannel Gain Mismatch 0 0.8 dB Load Resistance 10 kΩ Load Capacitance 30 pF PSRR (Note 16) 217Hz 75 dB 1kHz 75 dB Mono Line Output Characteristics: Stereo DAC → LOP/LON pins, ALC=OFF, IVOL=0dB, OVOL=0dB, LVL=0dB, LODIF bit = “1”, RL=10kΩ for each pin (Full-differential) Output Voltage (Note 17) 3.24 3.6 3.96 Vpp S/(N+D) (0dBFS) 73 dB S/N (A-weighted) 95 dB Load Resistance (LOP/LON pins, respectively) 10 kΩ (Note 18) Load Capacitance (LOP/LON pins, respectively) 30 pF (Note 19) PSRR (Note 16) 217Hz 70 dB 1kHz 70 dB Mono Receiver-Amp Output Characteristics: DAC(Stereo, Note 20) → RCP/RCN pins, ALC=OFF, IVOL=0dB, OVOL=0dB, RCVG=−6dB, RL=32Ω, BTL; unless otherwise specified. Output Voltage (Note 21) 0dBFS 1.76 1.96 2.16 Vpp 0dBFS, RCVG=0dB 3.91 Vpp S/(N+D) 0dBFS 40 59 dB 0dBFS, RCVG=0dB 55 dB S/N (A-weighted) (DAC Æ RCP/RCN pins) 84 94 dB dBV Output Noise Level (A-weighted , RCVG=−9dB) −100 Load Resistance 32 Ω Load Capacitance (Note 19) 30 pF PSRR (Note 16) 217Hz 75 dB 1kHz 75 dB Note 15. 出力電圧はAVDDに比例します。Vout = 1.0 x AVDD Vpp(typ) Note 16. SVDDに200mVpp の正弦波を重畳した場合。 Note 17. 出力電圧はAVDDに比例します。 Vout = (LOP) – (LON) = 2.0 x AVDD Vpp(typ) Note 18. 出力ピン対VSS1の負荷抵抗です。LOP pin とLON pin間に抵抗を接続する場合に、負荷抵抗値が半分 になることを考慮し、抵抗値を決める必要があります。 Note 19. 出力ピン対VSS1の負荷容量です。LOP pin とLON pin間にコンデンサを接続する場合に、負荷容量値 が2倍になることを考慮し、容量値を決める必要があります。 Note 20. 入力信号は左右同レベル、同位相です。 Note 21. 出力電圧はAVDDに比例します。 Vout = (RCP) – (RCN) = 2.17 x AVDD Vpp(typ) Po = 15mW @ 32Ω, Vout = 1.96Vpp. Po = 60mW @ 32Ω, Vout = 3.91Vpp. MS1403-J-03 2013/01 - 11 - [AK4678] Parameter min typ max Unit Headphone-Amp Characteristics: DAC(Stereo, Note 20) → HPL/HPR pins, ALC=OFF, IVOL=0dB, OVOL=0dB, HPG=0dB, RL=32Ω Output Voltage (Note 22) 1.44 1.6 1.76 Vpp 0dBFS, RL = 32Ω, HPG=−4dB 1.6 Vpp 0dBFS, RL = 16Ω, HPG=−4dB 2.5 Vpp 0dBFS, RL = 32Ω, HPG=0dB 0.85 Vrms 0dBFS, RL = 16Ω, HPG=0dB S/(N+D) 50 73 dB 0dBFS, RL = 32Ω, HPG=−4dB 67 dB 0dBFS, RL = 16Ω, HPG=−4dB 73 dB 0dBFS, RL = 32Ω HPG=0dB 20 dB 0dBFS, RL = 16Ω HPG=0dB S/N (A-weighted) 85 95 dB dBV Output Noise Level (A-weighted , HPG=−14dB) −106 Interchannel Isolation 60 80 dB Interchannel Gain Mismatch 0 0.8 dB Load Resistance 16 32 Ω Load Capacitance (Note 23) 300 pF PSRR (Note 24) 217Hz 70 dB 1kHz 60 dB 0 1 mV DC-offset (HPG ≤ −4dB) −1 Speaker-Amp Characteristics: DAC(stereo, Note 25) → SPP/SPN pins, ALC=OFF, IVOL=0dB, OVOL=0dB, SPKG=−6dB, RL=8Ω + 10μH Output Power SVDD=5.0V, THD+N = 10% 1.57 W SVDD=4.2V, THD+N = 10% 1.1 W SVDD=4.2V, THD+N = 1% 0.89 W SVDD=3.7V, THD+N = 1% 0.69 W 5.0 5.4 6.2 Vpp Output Voltage (−3dBFS) (Note 26) S/(N+D) (SVDD=3.7V, Po=0.35W) 40 59 dB Output Noise Level (A-weighted) (Note 27) dBV −82 −73 Load Resistance 8 Ω Load Capacitance (Note 23) 300 pF PSRR (Note 28) 217Hz 63 dB 1kHz 63 dB DC-offset 0 10 mV −10 Current Limit (Note 29) 40 80 mA Note 22. 出力電圧はAVDDに比例します。 Vout = 1.4 x AVDD Vpp(typ). Po = 10mW @ 32Ω, Vout = 1.6Vpp. Po = 25mW @ 32Ω, Vout = 2.5Vpp. Po = 20mW @ 16Ω, Vout = 1.6Vpp. Po = 45mW @ 16Ω, Vout = 0.85Vrms. Note 23. 対VSS1の負荷容量です。 Note 24. PVDDに 200mVpp の正弦波を重畳した場合。 Note 25. 入力信号は左右同レベル、同位相です。 Note 26. 出力電圧はAVDDに比例します。 Vout = (SPP) – (SPN) = 3.0 x AVDD Vpp(typ). Note 27. モノラル信号 (例えば、Lch のみ) を入力した場合、SPKG=0dB時、出力ノイズレベルは -84dBVです。 Note 28. SVDD に200mVppの正弦波を入力した場合。 Note 29. 890mW出力時にSPP pin とSPN pinがショートした際に、SVDD-VSS3間に流れる平均電流値です。 MS1403-J-03 2013/01 - 12 - [AK4678] Parameter Stereo Line Output Volume Characteristics: Gain Setting Step Width Headphone Output Volume Characteristics: Gain Setting Step Width Gain: +6 ~ −40dB Gain: −40 ~ −62dB Speaker Output Volume Characteristics: Gain Setting Step Width Receiver Output Volume Characteristics: Gain Setting Step Width min typ max Unit −9 1 3 +6 5 dB dB −62 1 - 2 2 +6 3 - dB dB dB −30 1 3 +12 5 dB dB −30 1 3 +12 5 dB dB MS1403-J-03 2013/01 - 13 - [AK4678] Parameter min typ max Unit Power Supply Current: Power Up (PDN pin = “H”, All Circuits Power-up) AVDD + DVDD + PVDD + TVDD (Note 30) 6.2 mA 9.6 14.4 mA (Note 31) SVDD (No Load) (Note 30) 3.5 mA 4.2 6.3 mA (Note 31) Power Down (PDN pin = “L”) (Note 32) AVDD + PVDD + DVDD + TVDD + SVDD 1 10 μA SVDD (Note 33) 0 10 μA Note 30. EXT Slave Mode, fs=44.1kHz, No input, No load, PMADL = PMADR = PMDAL = PMDAR = PMPFIL = PMEQ = PMDRC = PMLO = PMRO = PMHPL = PMHPR = PMSPK = PMRCV = PMVCM bits = “1”, PMPLL = PMMP1 = PMMP2 = M/S = PMOSC = PMMIX = PMSRAI = PMSRAO = PMSRBI = PMSRBO = PMPCMA = PMPCMB bits = “0”. AVDD=3.9mA (typ), DVDD=1.4mA (typ), PVDD=0.75mA (typ), SVDD=3.5mA (typ), TVDD=0.1mA (typ). Note 31. PLL Master Mode, Audio I/F sampling frequency =44.1kHz, PCM I/F A sampling frequency =16kHz, PCM I/F B sampling frequency = 8kHz, No input, No load, PMADL = PMADR = PMDAL = PMDAR = PMPFIL = PMEQ = PMDRC = PMLO = PMRO = PMHPL = PMHPR = PMSPK = PMRCV = PMVCM = PMPLL = PMMP1 = PMMP2 = M/S = PMOSC = PMMIX = PMSRAI = PMSRAO = PMSRBI = PMSRBO = PMPCMA = PMPCMB bits = “1”. PLL Reference Clock = MCKI = 11.2896MHz. このとき、MPWR1, MPWR2 pins の 出力電流は0mA です。 AVDD=4.6mA (typ), DVDD=4.0mA (typ), PVDD=0.78mA (typ), SVDD=4.2mA (typ), TVDD=0.2mA (typ) Note 32. 全てのディジタル入力ピンを TVDD または VSS2に固定した時の値です。 Note 33. AVDD, DVDD, PVDD, TVDDがOFFの場合。 ■ モード別の消費電力 条件: Ta=25°C; AVDD=DVDD=PVDD=TVDD=1.8V, SVDD=4.2V; VSS1=VSS2=VSS3=0V; fs=44.1kHz, fs2=16kHz, fs3=8kHz; External Slave Mode, BICK=64fs; No data input, Receiver / Speaker / Headphone = No Load. SVDD Total Power AVDD DVDD+PVDD TVDD Mode [mA] [mW] [mA] [mA] [mA] LIN1/RIN1 Æ ADC (Note 34) 1.93 0.74 0.1 0.003 5.0 DAC Æ Lineout (Note 35) 1.27 0.46 0.02 0.9 6.9 DAC Æ HP (Note 36) 0.82 1.21 0.02 0.003 3.7 DAC Æ RCV (Note 37) 1.22 0.44 0.02 1.3 8.5 DAC Æ SPK (Note 38) 1.75 0.44 0.02 1.35 9.4 PCM I/F A Æ PCM I/F B & 0.21 1.19 0.1 0.003 2.7 PCM I/F B Æ PCM I/F A (Note 39) Note 34. PMVCM = PMADL = PMADR bits = “1”, PFSDO bit = “0” Note 35. PMVCM = PMDAL = PMDAR = PMLO = PMRO bits = “1”, DASEL1-0 bits = “10” Note 36. PMVCM = PMDAL = PMDAR = PMHPL = PMHPR bits = “1”, DASEL1-0 bits = “10” Note 37. PMVCM = PMDAL = PMDAR = PMRCV bits = “1”, DASEL1-0 bits = “10” Note 38. PMVCM = PMDAL = PMDAR = PMSPK bits = “1”, DASEL1-0 bits = “10” Note 39. PMVCM = PMOSC = PMPCMA = PMSRAI = PMSRAO = PMPCMB = PMSRBI = PMSRBO bits = “1” Table 1. モード別の消費電力 (typ) MS1403-J-03 2013/01 - 14 - [AK4678] SRC特性 (Ta=25°C; AVDD=PVDD= DVDD=TVDD =1.8V, SVDD=4.2V; VSS1=VSS2=VSS3=0V; Signal Frequency=1kHz; 16bit Data; Measurement Bandwidth=20Hz ∼ FSO/2; unless otherwise specified) Parameter Symbol min typ max Unit SRC Characteristics (SRCAI): SDTIA Æ SRCAI Æ SDTO Resolution 16 Bits Input Sample Rate FSI 8 16 kHz Output Sample Rate FSO 8 48 kHz THD+N (Input = 1kHz, −1dBFS, Note 40) FSO/FSI = 44.1kHz/8kHz −88 dB Dynamic Range (Input = 1kHz, −60dBFS, Note 40) FSO/FSI = 44.1kHz/8kHz 98 dB Ratio between Input and Output Sample Rate FSO/FSI 1/2 6 SRC Characteristics (SRCAO): SDTI Æ SRCAO Æ SDTOA Resolution 16 Bits Input Sample Rate FSI 8 48 kHz Output Sample Rate FSO 8 16 kHz THD+N (Input = 1kHz, −1dBFS, Note 40) FSO/FSI = 8kHz/44.1kHz −75 dB FSO/FSI = 16kHz/8kHz −88 dB Dynamic Range (Input = 1kHz, −60dBFS, Note 40) FSO/FSI = 8kHz/44.1kHz 100 dB FSO/FSI = 16kHz/8kHz 99 dB Ratio between Input and Output Sample Rate FSO/FSI 1/6 2 SRC Characteristics (SRCBI, SRCBO): SDTI Æ SRCBO Æ SDTOB, SDTIB Æ SRCBI Æ SDTO Resolution 16 Bits Input Sample Rate FSI 8 48 kHz Output Sample Rate FSO 8 48 kHz THD+N (Input = 1kHz, −1dBFS, Note 40) FSO/FSI = 8kHz/44.1kHz −75 dB FSO/FSI = 44.1kHz/8kHz −88 dB Dynamic Range (Input = 1kHz, −60dBFS, Note 40) FSO/FSI = 8kHz/44.1kHz 100 dB FSO/FSI = 44.1kHz/8kHz 99 dB Ratio between Input and Output Sample Rate FSO/FSI 1/6 6 Note 40. Audio Precision System Two Cascadeを使用。 MS1403-J-03 2013/01 - 15 - [AK4678] フィルタ特性 (CODEC) (Ta=25°C; AVDD = PVDD =DVDD=1.7 ∼ 2.0V; SVDD=3.0 ∼ 5.5V, TVDD =1.6 ∼ 3.6V; fs=44.1kHz; Programmable Filter=OFF) Parameter Symbol min typ max Unit ADC Digital Filter (Decimation LPF): Passband (Note 41) PB 0 17.3 kHz ±0.16dB 19.4 kHz −0.66dB 19.9 kHz −1.1dB 22.1 kHz −6.9dB Stopband (Note 41) SB 26.1 kHz Passband Ripple PR dB ±0.16 Stopband Attenuation SA 73 dB Group Delay (Note 42) GD 20 1/fs Group Delay Distortion 0 μs ΔGD ADC Digital Filter (HPF): HPFC1-0 bits = “00” Frequency Response FR 3.4 Hz −3.0dB 10 Hz −0.5dB 22 Hz −0.1dB DAC Digital Filter (LPF): Passband (Note 41) PB 0 20.0 kHz ±0.05dB 22.05 kHz −6.0dB Stopband (Note 41) SB 24.1 kHz Passband Ripple PR dB ±0.05 Stopband Attenuation SA 54 dB Group Delay (Note 42) GD 25 1/fs DAC Digital Filter (LPF) + SCF + SMF: FR dB Frequency Response: 0 ∼ 20.0kHz ±1.0 Note 41. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。 例えば、DAC は PB=0.454 x fs (@±0.05dB). 各応答は1kHzを基準にします。 Note 42. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてから両チャネルの24ビ ットデータが出力レジスタにセットされるまでの時間です。HPFとプログラマブルフィルタの遅延も 含まれます。DAC部は24ビットデータが入力レジスタにセットされてからアナログ信号が出力され るまでの時間で、セレクタ (SDMIN, PFMXL/R, SRMXL/R)、DRC、5-band EQ、DATT-Aの遅延も含ま れます。プログラマブルを通過するパスを選択した場合のGroup DelayはIIRフィルタによる位相変化 が無い場合で上記記載の値に対して、4/fs増加します。 MS1403-J-03 2013/01 - 16 - [AK4678] フィルタ特性 (SRC) (Ta=25°C; AVDD = PVDD =DVDD=1.7 ∼ 2.0V; SVDD=3.0 ∼ 5.5V, TVDD =1.6 ∼ 3.6V; Programmable Filter=OFF) Parameter Symbol min typ max Unit Digital Filter Passband −0.23dB 0.985 ≤ FSO/FSI ≤ 6.000 PB 0 0.4583FSI kHz PB 0 0.4167FSI kHz −0.20dB 0.905 ≤ FSO/FSI < 0.985 PB 0 0.3104FSI kHz −0.13dB 0.714 ≤ FSO/FSI < 0.905 PB 0 0.2813FSI kHz −0.11dB 0.656 ≤ FSO/FSI < 0.714 PB 0 0.2167FSI kHz −0.10dB 0.492 ≤ FSO/FSI < 0.656 PB 0 0.1948FSI kHz −0.09dB 0.452 ≤ FSO/FSI < 0.492 PB 0 0.1458FSI kHz −0.07dB 0.357 ≤ FSO/FSI < 0.452 PB 0 0.1271FSI kHz −0.07dB 0.324 ≤ FSO/FSI < 0.357 PB 0 0.0729FSI kHz −0.06dB 0.226 ≤ FSO/FSI < 0.324 PB 0 0.0625FSI kHz −0.17dB 0.1667 ≤ FSO/FSI < 0.226 Stopband SB 0.5417FSI kHz 0.985 ≤ FSO/FSI ≤ 6.000 SB 0.5021FSI kHz 0.905 ≤ FSO/FSI < 0.985 SB 0.3958FSI kHz 0.714 ≤ FSO/FSI < 0.905 SB 0.3667FSI kHz 0.656 ≤ FSO/FSI < 0.714 SB 0.3021FSI kHz 0.492 ≤ FSO/FSI < 0.656 SB 0.2802FSI kHz 0.452 ≤ FSO/FSI < 0.492 SB 0.2813FSI kHz 0.357 ≤ FSO/FSI < 0.452 SB 0.2125FSI kHz 0.324 ≤ FSO/FSI < 0.357 SB 0.1583FSI kHz 0.226 ≤ FSO/FSI < 0.324 SB 0.1271FSI kHz 0.1667 ≤ FSO/FSI < 0.226 87.0 Stopband SA dB 0.985 ≤ FSO/FSI ≤ 6.000 Attenuation 88.0 SA dB 0.905 ≤ FSO/FSI < 0.985 87.5 SA dB 0.714 ≤ FSO/FSI < 0.905 86.8 SA dB 0.656 ≤ FSO/FSI < 0.714 86.4 SA dB 0.492 ≤ FSO/FSI < 0.656 86.0 SA dB 0.452 ≤ FSO/FSI < 0.492 86.6 SA dB 0.357 ≤ FSO/FSI < 0.452 86.1 SA dB 0.324 ≤ FSO/FSI < 0.357 85.7 SA dB 0.226 ≤ FSO/FSI < 0.324 72.8 SA dB 0.1667 ≤ FSO/FSI < 0.226 Group Delay (Note 43) PCM I/F A Æ PCM I/F B (PMMIX bit=“0”) GD 30/fs2+10.5/fs3 s 29.5/fs2+37.5/fs3 (PMMIX bit=“1”) GD s +9.5/fs PCM I/F B Æ PCM I/F A (PMMIX bit=“0”) GD 30/fs2+10.5/fs3 s 29.5/fs2+37.5/fs3 (PMMIX bit=“1”) GD s +9.5/fs PCM I/F A Æ SDTO GD 29.5/fs2+11.5/fs s PCM I/F B Æ SDTO GD 29.5/fs2+12.5/fs s PCM I/F A Æ 5-band EQ Æ DATT-A Æ DRC GD 29.5/fs2+32.5/fs s Æ DAC Digital Output (Note 44) PCM I/F B Æ 5-band EQ Æ DATT-A Æ DRC GD 29.5/fs2+33.5/fs s Æ DAC Digital Output (Note 44) Note 43. 入力と出力の位相ずれがない時の、L, Rのデータが入力された後のLRCK/SYNCA/SYNCBの立ち上 がりからL, Rデータを出力した後のLRCK/SYNCA/SYNCBの立ち上がりまでの時間です。 fs: LRCK周波数, fs2: SYNCA周波数, fs3: SYNCB周波数 Note 44. DACディジタルフィルタの郡遅延を含みます。 MS1403-J-03 2013/01 - 17 - [AK4678] DC 特性 (Ta=25°C; AVDD = PVDD =DVDD=1.7 ∼ 2.0V; SVDD=3.0 ∼ 5.5V, TVDD =1.6 ∼ 3.6V) Parameter Symbol min typ max Unit High-Level Input Voltage 2.2V≤TVDD≤3.6V VIH1 70%TVDD V (Note 45) 1.6V≤TVDD<2.2V VIH1 80%TVDD V Low-Level Input Voltage 2.2V≤TVDD≤3.6V VIL1 30%TVDD V (Note 45) 1.6V≤TVDD<2.2V VIL1 20%TVDD V High-Level Output Voltage VOH1 V (Note 46)(Iout=−200μA) TVDD−0.2 Low-Level Output Voltage V (Note 46)(Iout=200μA) VOL1 0.2 V VOL2 0.4 V (SDA pin, 2.0V≤TVDD≤3.6V: Iout=3mA) VOL2 20%TVDD V (SDA pin, 1.6V≤TVDD<2.0V: Iout=3mA) Input Leakage Current (Note 47) Iind μA ±2 Digital MIC Interface (DMDAT pin Input ; DMIC bit = “1”) High-Level Input Voltage VIH3 65%AVDD V Low-Level Input Voltage VIL3 35%AVDD V Digital MIC Interface (DMCLK pin Output; DMIC bit = “1”) High-Level Output Voltage (Iout=−80μA) VOH3 AVDD−0.4 V Low-Level Output Voltage (Iout= 80μA) VOL3 0.4 V Input Leakage Current (Note 47) Iin ±10 μA Note 45. BICK, LRCK, SDTI, MCKI, PDN, BICKA, SYNCA, SDTIA, BICKB, SYNCB, SDTIB, SCL and SDA pins Note 46. BICK, LRCK SDTO, SDTOA and SDTOB pins Note 47. SYNCB, BICKB, SDTIB, SDTI, LRCK, MCKI, BICK, SCL, SDA, SDTIA, BICKA and SYNCA pins. I/O ピン (LRCK, BICK and SDA pins) が入力状態の時です。 MS1403-J-03 2013/01 - 18 - [AK4678] スイッチング特性 (Ta=25°C; AVDD=DVDD=PVDD=1.7 ~ 2.0V, TVDD =1.6 ~3 .6V, SVDD=3.0 ∼ 5.5V; CL=20pF (except SDA pin) or 400pF (SDA pin); unless otherwise specified) Parameter Symbol min typ max Unit PLL Master Mode (PLL Reference Clock = MCKI pin) MCKI Input Timing Frequency fCLK 11.2896 27 MHz Pulse Width Low tCLKL 0.4/fCLK ns Pulse Width High tCLKH 0.4/fCLK ns LRCK Output Timing Frequency fs Table 7 kHz DSP Mode: Pulse Width High tLRCKH tBCK ns Except DSP Mode: Duty Cycle Duty 50 % BICK Output Timing Period BCKO bit = “0” tBCK 1/(32fs) ns BCKO bit = “1” tBCK 1/(64fs) ns Duty Cycle dBCK 50 % PLL Slave Mode (PLL Reference Clock = BICK pin) LRCK Input Timing Frequency fs 8 48 kHz DSP Mode: Pulse Width High tLRCKH ns tBCK−60 1/fs − tBCK Except DSP Mode: Duty Cycle Duty 45 55 % BICK Input Timing Period PLL3-0 bits = “0010” tBCK 1/(32fs) ns PLL3-0 bits = “0011” tBCK 1/(64fs) ns Pulse Width Low tBCKL 0.4 x tBCK ns Pulse Width High tBCKH 0.4 x tBCK ns MS1403-J-03 2013/01 - 19 - [AK4678] Parameter External Slave Mode MCKI Input Timing Frequency 256fs 512fs 1024fs Pulse Width Low Pulse Width High LRCK Input Timing Frequency 256fs 512fs 1024fs DSP Mode: Pulse Width High Except DSP Mode: Duty Cycle BICK Input Timing Period (Note 48) Symbol min typ max Unit fCLK fCLK fCLK tCLKL tCLKH 2.048 4.096 8.192 0.4/fCLK 0.4/fCLK - 12.288 12.288 12.288 - MHz MHz MHz ns ns fs fs fs tLRCKH Duty 8 8 8 tBCK−60 45 - 48 24 12 1/fs − tBCK 55 kHz kHz kHz ns % - - - - ns s ns ns - 12.288 12.288 12.288 - MHz MHz MHz ns ns tBCK 50 48 - kHz ns % 1/(32fs) 1/(64fs) 50 - ns ns % tBCK 312.5 or 1/(126fs) 130 130 Pulse Width Low tBCKL Pulse Width High tBCKH External Master Mode MCKI Input Timing Frequency 256fs fCLK 2.048 512fs fCLK 4.096 1024fs fCLK 8.192 Pulse Width Low tCLKL 0.4/fCLK Pulse Width High tCLKH 0.4/fCLK LRCK Output Timing Frequency fs 8 DSP Mode: Pulse Width High tLRCKH Except DSP Mode: Duty Cycle Duty BICK Output Timing Period BCKO bit = “0” tBCK BCKO bit = “1” tBCK Duty Cycle dBCK Note 48. min.値は、312.5ns または1/(126fs)sの大きい方の値です。 MS1403-J-03 2013/01 - 20 - [AK4678] Parameter Symbol min typ max Audio Interface Timing (DSP Mode) Master Mode tDBF 0.5 x tBCK − 40 0.5 x tBCK 0.5 x tBCK + 40 LRCK “↑” to BICK “↑” (Note 49) tDBF 0.5 x tBCK − 40 0.5 x tBCK 0.5 x tBCK + 40 LRCK “↑” to BICK “↓” (Note 50) tBSD 70 BICK “↑” to SDTO (BCKP bit = “0”) −70 tBSD 70 BICK “↓” to SDTO (BCKP bit = “1”) −70 SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Slave Mode tLRB 0.4 x tBCK LRCK “↑” to BICK “↑” (Note 49) tLRB 0.4 x tBCK LRCK “↑” to BICK “↓” (Note 50) tBLR 0.4 x tBCK BICK “↑” to LRCK “↑” (Note 49) tBLR 0.4 x tBCK BICK “↓” to LRCK “↑” (Note 50) tBSD 80 BICK “↑” to SDTO (BCKP bit = “0”) tBSD 80 BICK “↓” to SDTO (BCKP bit = “1”) SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Audio Interface Timing (Right/Left justified & I2S) Master Mode tMBLR 40 −40 BICK “↓” to LRCK Edge (Note 51) tLRD 70 LRCK Edge to SDTO (MSB) −70 (Except I2S mode) tBSD 70 BICK “↓” to SDTO −70 SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Slave Mode tLRB 50 LRCK Edge to BICK “↑” (Note 51) tBLR 50 BICK “↑” to LRCK Edge (Note 51) tLRD 80 LRCK Edge to SDTO (MSB) (Except I2S mode) tBSD 80 BICK “↓” to SDTO SDTI Hold Time tSDH 50 SDTI Setup Time tSDS 50 Note 49. MSBS, BCKP bits = “00” or “11”. Note 50. MSBS, BCKP bits = “01” or “10”. Note 51. この規格値はLRCKのエッジとBICKの “↑”が重ならないように規定しています。 MS1403-J-03 Unit ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns 2013/01 - 21 - [AK4678] Parameter Symbol PCM Interface Timing (BICKA, SYNCA, SDTIA, SDTOA pins): SYNCA Timing Frequency fs2 Serial Interface Timing at Short/long Frame Sync BICKA Frequency fBCK2 BICKA Period tBCK2 BICKA Pulse Width Low tBCKL2 Pulse Width High tBCKH2 tSYB2 SYNCA Edge to BICKA “↓” (Note 52) tSYB2 SYNCA Edge to BICKA “↑” (Note 53) tBSY2 BICKA “↓” to SYNCA Edge (Note 52) tBSY2 BICKA “↑” to SYNCA Edge (Note 53) SYNCA to SDTOA (MSB) (Except Short Frame) tSYD2 tBSD2 BICKA “↑” to SDTOA (BCKPA bit = “0”) tBSD2 BICKA “↓” to SDTOA (BCKPA bit = “1”) SDTIA Hold Time tSDH2 SDTIA Setup Time tSDS2 SYNCA Pulse Width Low tSYL2 Pulse Width High tSYH2 Serial Interface Timing at MSB justified and I2S BICKA Frequency fBCK2 BICKA Period tBCK2 BICKA Pulse Width Low tBCKL2 Pulse Width High tBCKH2 tSYB2 SYNCA Edge to BICKA “↑” tBSY2 BICKA “↑” to SYNCA Edge SYNCA to SDTOA (MSB) (Except I2S mode) tSYD2 tBSD2 BICKA “↓” to SDTOA SDTIA Hold Time tSDH2 SDTIA Setup Time tSDS2 SYNCA Duty Cycle dSYC2 Note 52. MSBSA, BCKPA bits = “00” or “11”. Note 53. MSBSA, BCKPA bits = “01” or “10”. MS1403-J-03 min typ max Unit 8 - 16 kHz 128 244 100 100 40 40 40 40 25 25 0.8 x tBCK2 0.8 x tBCK2 - 4096 60 60 60 - kHz ns ns ns ns ns ns ns ns ns ns ns ns ns ns 256 312.5 130 130 50 50 50 50 45 50 3072 80 80 55 kHz ns ns ns ns ns ns ns ns ns % 2013/01 - 22 - [AK4678] Parameter Symbol PCM Interface Timing (BICKB, SYNCB, SDTIB, SDTOB pins): SYNCB Timing Frequency fs3 Serial Interface Timing at Short/long Frame Sync BICKB Frequency fBCK3 BICKB Period tBCK3 BICKB Pulse Width Low tBCKL3 Pulse Width High tBCKH3 tSYB3 SYNCB Edge to BICKB “↓” (Note 54) tSYB3 SYNCB Edge to BICKB “↑” (Note 55) tBSY3 BICKB “↓” to SYNCB Edge (Note 54) tBSY3 BICKB “↑” to SYNCB Edge (Note 55) SYNCB to SDTOB (MSB) (Except Short Frame) tSYD3 tBSD3 BICKB “↑” to SDTOB (BCKPB bit = “0”) tBSD3 BICKB “↓” to SDTOB (BCKPB bit = “1”) SDTIB Hold Time tSDH3 SDTIB Setup Time tSDS3 SYNCB Pulse Width Low tSYL3 Pulse Width High tSYH3 Serial Interface Timing at MSB justified and I2S BICKB Frequency fBCK3 BICKB Period tBCK3 BICKB Pulse Width Low tBCKL3 Pulse Width High tBCKH3 tSYB3 SYNCB Edge to BICKB “↑” tBSY3 BICKB “↑” to SYNCB Edge SYNCB to SDTOB (MSB) (Except I2S mode) tSYD3 tBSD3 BICKB “↓” to SDTOB SDTIB Hold Time tSDH3 SDTIB Setup Time tSDS3 SYNCB Duty Cycle dSYC3 Note 54. MSBSB, BCKPB bits = “00” or “11”. Note 55. MSBSB, BCKPB bits = “01” or “10”. MS1403-J-03 min typ max Unit 8 - 48 kHz 128 244 100 100 40 40 40 40 25 25 0.8 x tBCK3 0.8 x tBCK3 - 4096 60 60 60 - kHz ns ns ns ns ns ns ns ns ns ns ns ns ns ns 256 312.5 130 130 50 50 50 50 45 50 3072 80 80 55 kHz ns ns ns ns ns ns ns ns ns % 2013/01 - 23 - [AK4678] Parameter Symbol min typ max Unit 2 Control Interface Timing (I C Bus mode): (Note 56) SCL Clock Frequency fSCL 30 400 kHz Bus Free Time Between Transmissions tBUF 1.3 μs Start Condition Hold Time (prior to first clock pulse) tHD:STA 0.6 μs Clock Low Time tLOW 1.3 μs Clock High Time tHIGH 0.6 μs Setup Time for Repeated Start Condition tSU:STA 0.6 μs SDA Hold Time from SCL Falling (Note 57) tHD:DAT 0 μs SDA Setup Time from SCL Rising tSU:DAT 0.1 μs Rise Time of Both SDA and SCL Lines tR 0.3 μs Fall Time of Both SDA and SCL Lines tF 0.3 μs Setup Time for Stop Condition tSU:STO 0.6 μs Capacitive Load on Bus Cb 400 pF Pulse Width of Spike Noise Suppressed by Input Filter tSP 0 50 ns Digital Audio Interface Timing: CL=100pF DMCLK Output Timing Period tSCK 1/(64fs) ns Rising Time tSRise 10 ns Falling Time tSFall 10 ns Duty Cycle dSCK 45 50 55 % Audio Interface Timing DMDAT Setup Time tDMS 50 ns DMDAT Hold Time tDMH 0 ns Power-down & Reset Timing PDN Accept Pulse Width (Note 58) tAPD 1.5 μs PDN Reject Pulse Width (Note 58) tRPD 50 ns PMADL or PMADR “↑” to SDTO valid (Note 59) tPDV 1059 1/fs ADRST bit = “0” tPDV 267 1/fs ADRST bit = “1” PMDML or PMDMR “↑” to SDTO valid (Note 60) tPDV 1059 1/fs ADRST bit = “0” tPDV 267 1/fs ADRST bit = “1” tPDV2 164 1/fs2 PMSRAO “↑” to SDTOA valid (Note 61) tPDV3 164 1/fs3 PMSRBO “↑” to SDTOB valid (Note 62) 2 Note 56. I C-bus はNXP B.V.の商標です。 Note 57. データは最低300nsの立ち下がり時間)の間保持されなければなりません。 Note 58. AK4678は電源投入時にPDN pinを “L” から“H” に立ち上げることでリセットされます。1.5μs以上の PDN pin = “L”パルスでリセットがかかります。50ns以下のPDN pin= “L”パルスではリセットはかかり ません。 Note 59. PMADLまたはPMADR bitを立ち上げてからのLRCKクロックの “↑”の回数です。 Note 60. PMDMLまたはPMDMR bitを立ち上げてからのLRCKクロックの “↑”の回数です。 Note 61. PMSRAOを立ち上げてからのSYNCAクロックの“↑” の回数です。 Note 62. PMSRBOを立ち上げてからのSYNCB クロックの“↑”の回数です。 MS1403-J-03 2013/01 - 24 - [AK4678] ■ Timing Diagram 1/fCLK VIH1 MCKI VIL1 tCLKH tCLKL 1/fs 50%TVDD LRCK tLRCKH tLRCKL tBCK Duty = tLRCKH x fs x 100 tLRCKL x fs x 100 50%TVDD BICK tBCKH tBCKL dBCK = tBCKH / tBCK x 100 tBCKL / tBCK x 100 Figure 3. Clock Timing (PLL/EXT Master mode) tLRCKH LRCK 50%TVDD tDBF BICK (BCKP = "0") 50%TVDD BICK (BCKP = "1") 50%TVDD tBSD SDTO MSB tSDS 50%TVDD tSDH VIH1 SDTI VIL1 Figure 4. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS bit= “0”) MS1403-J-03 2013/01 - 25 - [AK4678] tLRCKH LRCK 50%TVDD tDBF BICK (BCKP = "1") 50%TVDD BICK (BCKP = "0") 50%TVDD tBSD SDTO 50%TVDD MSB tSDS tSDH VIH1 SDTI VIL1 Figure 5. Audio Interface Timing (PLL/EXT Master mode, DSP mode, MSBS bit= “1”) 50%TVDD LRCK tMBLR BICK 50%TVDD tLRD tBSD SDTO 50%TVDD tSDS tSDH VIH1 SDTI VIL1 Figure 6. Audio Interface Timing (PLL/EXT Master mode, Except DSP mode) MS1403-J-03 2013/01 - 26 - [AK4678] 1/fs VIH1 LRCK VIL1 tLRCKH tBLR tBCK VIH1 BICK (BCKP = "0") VIL1 tBCKH tBCKL VIH1 BICK (BCKP = "1") VIL1 Figure 7. Clock Timing (PLL Slave mode; PLL Reference Clock = BICK pin, DSP mode, MSBS bit= “0”) 1/fs VIH1 LRCK VIL1 tLRCKH tBLR tBCK VIH1 BICK (BCKP = "1") VIL1 tBCKH tBCKL VIH1 BICK (BCKP = "0") VIL1 Figure 8. Clock Timing (PLL Slave mode; PLL Reference Clock = BICK pin, DSP mode, MSBS bit= “1”) MS1403-J-03 2013/01 - 27 - [AK4678] 1/fCLK VIH1 MCKI VIL1 tCLKH tCLKL 1/fs VIH1 LRCK VIL1 tLRCKH tLRCKL tBCK Duty = tLRCKH x fs x 100 tLRCKL x fs x 100 VIH1 BICK VIL1 tBCKH tBCKL Figure 9. Clock Timing (PLL Slave mode; Except DSP mode) tLRCKH VIH1 LRCK VIL1 tLRB VIH1 BICK VIL1 (BCKP = "0") VIH1 BICK (BCKP = "1") VIL1 tBSD SDTO MSB tSDS 50%TVDD tSDH VIH1 SDTI MSB VIL1 Figure 10. Audio Interface Timing (PLL Slave mode, DSP mode; MSBS bit= “0”) MS1403-J-03 2013/01 - 28 - [AK4678] tLRCKH VIH1 LRCK VIL1 tLRB VIH1 BICK VIL1 (BCKP = "1") VIH1 BICK (BCKP = "0") VIL1 tBSD SDTO 50%TVDD MSB tSDS tSDH VIH1 SDTI MSB VIL1 Figure 11. Audio Interface Timing (PLL Slave mode, DSP mode, MSBS bit= “1”) 1/fCLK VIH1 MCKI VIL1 tCLKH tCLKL 1/fs VIH1 LRCK VIL1 tLRCKH tLRCKL Duty = tLRCKH x fs x 100 tLRCKL x fs x 100 tBCK VIH1 BICK VIL1 tBCKH tBCKL Figure 12. Clock Timing (EXT Slave mode) MS1403-J-03 2013/01 - 29 - [AK4678] VIH1 LRCK VIL1 tLRB tBLR VIH1 BICK VIL1 tBSD tLRD SDTO MSB 50%TVDD tSDH tSDS VIH1 SDTI VIL1 Figure 13. Audio Interface Timing (PLL/EXT Slave mode, Except DSP mode) 1/fs2 VIH1 SYNCA VIL1 tSY H2 tSYL2 dSYC2 = tSYH 2 x fs2 x 100 tS YL2 x fs 2 x 100 tB CK2 = 1/fBCK 2 VIH1 VIL1 B ICKA tBC KH2 tB CKL2 Figure 14. Clock Timing of PCM I/F A MS1403-J-03 2013/01 - 30 - [AK4678] VIH1 SYNCA VIL1 tBSY2 tSYB2 VIH1 BICKA VIL1 (BCKPA = “0”) VIH1 BICKA (BCKPA = “1”) VIL1 tSYD2 tBSD2 SDTOA 50%TVDD tSDS2 tSDH2 VIH1 SDTIA VIL1 Figure 15. PCM I/F A Timing at short and long frame sync (MSBSA bit= “0”) VIH1 SYNCA VIL1 tBSY2 tSYB2 VIH1 BICKA VIL1 (BCKPA = “1”) VIH1 BICKA (BCKPA = “0”) VIL1 tBSD2 SDTOA 50%TVDD tSDS2 tSDH2 VIH1 SDTIA VIL1 Figure 16. PCM I/F A Timing at short and long frame sync (MSBSA bit= “1”) MS1403-J-03 2013/01 - 31 - [AK4678] VIH1 SYNCA VIL1 tBSY2 tSYB2 VIH1 BICKA VIL1 tSYD2 tBSD2 SDTOA 50%TVDD tSDS2 tSDH2 VIH1 SDTIA VIL1 Figure 17. PCM I/F A Timing at MSB justified and I2S 1/fs3 VIH1 SYNCB VIL1 tSY H3 tSYL3 dSYC3 = tSYH 3 x fs3 x 100 tS YL3 x fs 3 x 100 tB CK3 = 1/fBCK 3 VIH1 VIL1 B ICKB tBC KH3 tB CKL3 Figure 18. Clock Timing of PCM I/F B MS1403-J-03 2013/01 - 32 - [AK4678] VIH1 SYNCB VIL1 tBSY3 tSYB3 VIH1 BICKB VIL1 (BCKPB = “0”) VIH1 BICKB VIL1 (BCKPB = “1”) tSYD3 tBSD3 SDTOB 50%TVDD tSDS3 tSDH3 VIH1 SDTIB VIL1 Figure 19. PCM I/F B Timing at short and long frame sync (MSBSB bit= “0”) VIH1 SYNCB VIL1 tBSY3 tSYB3 VIH1 BICKB VIL1 (BCKPB = “1”) VIH1 BICKB (BCKPB = “0”) VIL1 tBSD3 SDTOB 50%TVDD tSDS3 tSDH3 VIH1 SDTIB VIL1 Figure 20. PCM I/F B Timing at short and long frame sync (MSBSB bit= “1”) MS1403-J-03 2013/01 - 33 - [AK4678] VIH1 SYNCB VIL1 tBSY3 tSYB3 VIH1 BICKB VIL1 tSYD3 tBSD3 SDTOB 50%TVDD tSDS3 tSDH3 VIH1 SDTIB VIL1 Figure 21. PCM I/F B Timing at MSB justified and I2S tSCK 65%AVDD DMCLK 50%AVDD 35%AVDD tSCKL tSRise tSFall dSCK = 100 x tSCKL / tSCK Figure 22. DMCLK Clock Timing 65%AVDD DMCLK 35%AVDD tDMS tDMH VIH3 DMDAT VIL3 Figure 23. Audio Interface Timing (DCLKP bit = “1”) 65%AVDD DMCLK 35%AVDD tDMS tDMH VIH3 DMDAT VIL3 Figure 24. Audio Interface Timing (DCLKP bit = “0”) MS1403-J-03 2013/01 - 34 - [AK4678] VIH1 SDA VIL1 tBUF tLOW tHIGH tR tF tSP VIH1 SCL VIL1 tHD:STA Stop tHD:DAT tSU:DAT Start tSU:STA tSU:STO Start Stop 2 Figure 25. I C Bus Mode Timing PMADL bit, PMADR bit, PMDML or PMDMR bit tPDV SDTO 50%TVDD Figure 26. Power Down & Reset Timing 1 tAPD tRPD PDN VIL1 Figure 27. Power Down & Reset Timing 2 PMSRAO bit tPDV2 SDTOA 50%TVDD Figure 28. Power Down & Reset Timing 3 PMSRBO bit tPDV3 SDTOB 50%TVDD Figure 29. Power Down & Reset Timing 4 MS1403-J-03 2013/01 - 35 - [AK4678] 動作説明 ■ システムクロック (Audio I/F) 外部とのI/F mode は以下の4通りの方法があります。 (Table 2, Table 3) Mode PLL Master Mode PLL Slave Mode (PLL Reference Clock: BICK pin) EXT Slave Mode EXT Master Mode Mode PLL Master Mode PLL Slave Mode (PLL Reference Clock: BICK pin) EXT Slave Mode EXT Master Mode PMPLL bit 1 M/S bit 1 PLL3-0 bits Table 5 Figure Figure 30 1 0 Table 5 Figure 31 x x Figure 32 Figure 33 0 0 0 1 Table 2. Clock Mode Setting (x: Don’t care) MCKI pin BICK pin Output PLL3-0 bitsで選択 (BCKO bit で選択) Input GND (PLL3-0 bitsで選択) Input FS1-0 bitsで選択 (≥ 32fs) Output FS1-0 bitsで選択 (BCKO bit で選択) Table 3. Clock pins state in Clock Mode LRCK pin Output (1fs) Input (1fs) Input (1fs) Output (1fs) ■ マスタモードとスレーブモードの切り替え マスタモードとスレーブモードの切り替えはM/S bitで行います。“1”でマスタモード、“0”でスレーブモード です。AK4678はパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。パワー ダウン解除後、M/S bitを “1”に変更することでマスタモードになります。 マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4678のLRCK, BICK pinsはHi-Z状態で す。AK4678のLRCK, BICK pinsがフローティングすることを避けるため、100kΩ程度のプルアップあるいは プルダウン抵抗を入れて下さい。 M/S bit Mode 0 Slave Mode (default) 1 Master Mode Table 4. Select Master/Slave Mode MS1403-J-03 2013/01 - 36 - [AK4678] ■ PLL Mode (PMPLL bit = “1”) PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bits, PLL3-0 bitsで選択したクロックに応じて動作し ます。PLLのロック時間は、電源投入後、PMPLL bit を “0” Æ “1”に変更し、安定したクロックが入力された 場合、またはサンプリング周波数が変更された場合、Table 5の通りです。 1) PLL Modeの設定 Mode PLL3 bit PLL2 bit PLL1 bit PLL0 bit PLL基準クロック 入力ピン 2 3 4 5 6 7 8 10 11 12 13 14 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 1 1 0 0 0 1 1 1 1 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 BICK pin BICK pin MCKI pin MCKI pin MCKI pin MCKI pin MCKI pin MCKI pin MCKI pin MCKI pin MCKI pin MCKI pin Others 入力周波数 PLLロック時間 (max) 32fs 2ms 64fs 2ms 11.2896MHz 10ms 12.288MHz 10ms 12MHz 10ms 24MHz 10ms 19.2MHz 10ms 13MHz 10ms 26MHz 10ms 13.5MHz 10ms 27MHz 10ms 25MHz 10ms Others N/A Table 5. Setting of PLL Mode (*fs: Sampling Frequency, N/A: Not available) (default) 2) PLL Modeのサンプリング周波数設定 基準クロックがMCKI, BICK入力の場合は、Table 6. の設定によりサンプリング周波数が選択できます。 Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency (Note 63) 0 0 0 0 0 8kHz mode 1 0 0 0 1 12kHz mode 2 0 0 1 0 16kHz mode 3 0 0 1 1 24kHz mode 5 0 1 0 1 11.025kHz mode 7 0 1 1 1 22.05kHz mode 10 1 0 1 0 32kHz mode 11 1 0 1 1 48kHz mode 15 1 1 1 1 44.1kHz mode (default) Others Others N/A Table 6. Setting of Sampling Frequency at PMPLL bit = “1” (N/A: Not available) Note 63. PLL基準クロック入力ピンがMCKI pin の場合、PLL3-0 bits (入力周波数)とFS3-0 bits (Sampling Frequency) の組み合わせにより、Sampling Frequency がモード名のSampling Frequency と異なるケー スがあります。正確な Sampling Frequency はTable 7を確認してください。MCKO およびMaster Mode 時のBICKとLRCKの出力周波数もTable 7のSampling Frequency に対応した周波数となります。PLL 基準クロック入力ピン が BICK pin のSampling Frequencyはmode名のSampling Frequency と一致しま す。 MS1403-J-03 2013/01 - 37 - [AK4678] Input Frequency MCKI[MHz] 11.2896 Sampling Frequency Sampling Frequency Mode generated by PLL [kHz](Note 64) 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.025000 22.05kHz mode 22.050000 44.1kHz mode 44.100000 12 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.024877 22.05kHz mode 22.049753 44.1kHz mode 44.099507 24 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.024877 22.05kHz mode 22.049753 44.1kHz mode 44.099507 13.5 8kHz mode 8.000300 12kHz mode 12.000451 16kHz mode 16.000601 24kHz mode 24.000901 32kHz mode 32.001202 48kHz mode 48.001803 11.025kHz mode 11.025218 22.05kHz mode 22.050436 44.1kHz mode 44.100871 27 8kHz mode 8.000300 12kHz mode 12.000451 16kHz mode 16.000601 24kHz mode 24.000901 32kHz mode 32.001202 48kHz mode 48.001803 11.025kHz mode 11.025218 22.05kHz mode 22.050436 44.1kHz mode 44.100871 Sampling frequency that differs from sampling frequency of mode name Note 64. 小数点7桁以下は四捨五入して削除しています。 Table 7. Sampling Frequency at PLL mode (Reference clock is MCKI) MS1403-J-03 2013/01 - 38 - [AK4678] Input Frequency MCKI[MHz] 12.288 Sampling Frequency Sampling Frequency Mode generated by PLL [kHz] (Note 64) 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.025000 22.05kHz mode 22.050000 44.1kHz mode 44.100000 19.2 8kHz mode 8.000000 12kHz mode 12.000000 16kHz mode 16.000000 24kHz mode 24.000000 32kHz mode 32.000000 48kHz mode 48.000000 11.025kHz mode 11.025000 22.05kHz mode 22.050000 44.1kHz mode 44.100000 13 8kHz mode 7.999786 12kHz mode 11.999679 16kHz mode 15.999572 24kHz mode 23.999358 32kHz mode 31.999144 48kHz mode 47.998716 11.025kHz mode 11.024877 22.05kHz mode 22.049753 44.1kHz mode 44.099507 26 8kHz mode 7.999786 12kHz mode 11.999679 16kHz mode 15.999572 24kHz mode 23.999358 32kHz mode 31.999144 48kHz mode 47.998716 11.025kHz mode 11.024877 22.05kHz mode 22.049753 44.1kHz mode 44.099507 25 8kHz mode 8.000088 12kHz mode 12.000132 16kHz mode 16.000177 24kHz mode 24.000265 32kHz mode 32.000353 48kHz mode 48.000530 11.025kHz mode 11.025706 22.05kHz mode 22.051411 44.1kHz mode 44.102823 Sampling frequency that differs from sampling frequency of mode name Note 64. 小数点7桁以下は四捨五入して削除しています。 Table 7. Sampling Frequency at PLL mode (Reference clock is MCKI) (2) MS1403-J-03 2013/01 - 39 - [AK4678] ■ PLLのアンロックについて 1) PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”) このモードで PMPLL bit = “0” Æ “1”にした後PLLがロックするまでの間、BICKとLRCKは “L”を出力します (Table 8) 。 PLLロック後、BICKとLRCK出力は “L”からクロック出力となります。最初の1周期分のLRCK, BICKは、正 常でない可能性がありますが、1fs後には正常なクロックになります。 サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK, LRCKを出力させずに “L”を出力させることができます。 PLL State BICK pin LRCK pin After that PMPLL bit “0” Æ “1” “L” Output “L” Output PLL Unlock (except above case) 不定 不定 PLL Lock Table 9 1fs Output Table 8. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”) ■ PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”) 外部から11.2896MHz, 12MHz, 12.288MHz, 13MHz, 13.5MHz, 19.2MHz, 24MHz, 25MHz, 26MHz or 27MHzのクロ ックを入力し、内部のPLLによりBICK, LRCKクロックを生成し出力します。MCKI入力周波数はPLL3-0 bits に より設定されます (Table 5)。 BICK出力はBCKO bitにより32fs or 64fsを選択することができます(Table 9) 。 FS3-0 bits でサンプリング周波数モードを決定してください (Table 6, Table 7)。 11.2896MHz, 12MHz, 12.288MHz, 13MHz, 13.5MHz, 19.2MHz, 24MHz, 25MHz, 26MHz, 27MHz DSP or μP AK4678 MCKI BICK LRCK 32fs, 64fs 1fs BCLK LRCK SDTO SDTI SDTI SDTO Figure 30. PLL Master Mode BCKO bit BICK 出力周波数 0 32fs (default) 1 64fs Table 9. BICK Output Frequency at Master Mode MS1403-J-03 2013/01 - 40 - [AK4678] ■ PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”) BICK pinへ入力されるクロックを基準に内部のPLLにてAK4678に必要なクロックを生成します。PLLの基準 クロックは、FS3-0 bitsにて設定することができます(Table 5)。 BICKとLRCKの入力は同期している必要があります。FS3-0 bitsを設定することで、任意のサンプリング周波 数に対応します(Table 6) 。 DSP or μP AK4678 MCKI BICK LRCK 32fs or 64fs 1fs BCLK LRCK SDTO SDTI SDTI SDTO Figure 31. PLL Slave Mode (PLL基準クロック: BICK pin) MS1403-J-03 2013/01 - 41 - [AK4678] ■ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) PMPLL bitを“0”にすることで、外部クロックモード(EXT Mode)で動作し、MCKI pinからPLLを介さずに直接、 Stereo ADC, Stereo DACにマスタクロックを入力できます。このモードは通常のオーディオCODECとのI/Fに 対して互換性があります。必要なクロックはMCKI (256fs, 512fs or 1024fs), BICK (≥32fs), LRCK(fs)です。MCKI とLRCKは同期する必要がありますが位相を合わせる必要はありません。MCKIの入力周波数はCM1-0 bitsに より (Table 10)、サンプリング周波数はFS3-0 bits により選択可能です。(Table 11) Audio I/Fを介さずにCODECを使用する場合(音声通話等)、MCKIだけでCODECを動作させることができま す。このときBICKとLRCKを止めることができます。 Mode 0 1 2 3 Mode 0 1 2 3 5 7 10 11 15 Others CM1 bit CM0 bit MCKI Input Frequency Sampling Frequency Range 0 0 256fs (default) 24kHz ∼ 48kHz 0 1 512fs 8kHz ∼ 24kHz 1 0 1024fs 8kHz ∼ 12kHz 1 1 256fs 8kHz ∼ 24kHz Table 10. EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) 時のMCKI周波数設 FS3 bit 0 0 0 0 0 0 1 1 1 FS2 bit FS1 bit FS0 bit サンプリング周波数 0 0 0 8kHz 0 0 1 12kHz 0 1 0 16kHz 0 1 1 24kHz 1 0 1 11.025kHz 1 1 1 22.05kHz 0 1 0 32kHz 0 1 1 48kHz 1 1 1 44.1kHz Others N/A Table 11. Setting of Sampling Frequency (N/A: Not available) (default) 低速サンプリング時は帯域外ノイズのため、Stereo DAC出力のS/Nが劣化します。MCKIに入力されるマスタ クロックの周波数を上げることで、S/Nを改善できます。Table 12はDAC出力からLOUT/ROUT pinsに通した 場合のS/Nです。 S/N (fs=8kHz, 20kHzLPF + A-weighted) 256fs 82dB 512fs 82dB 1024fs 92dB Table 12. Relationship between MCKI and S/N of LOUT/ROUT pins MCKI DSP or μP AK4678 MCKI BICK LRCK 256fs, 512fs, or 1024fs ≥ 32fs 1fs MCLK BCLK LRCK SDTO SDTI SDTI SDTO Figure 32. EXT Slave Mode MS1403-J-03 2013/01 - 42 - [AK4678] ■ EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”) PMPLL bit = “0”およびM/S bit = “1”に設定することで、外部クロックマスタモード(EXT Master Mode)で動作 し、MCKI pinからPLLを介さずに直接、Stereo ADC, Stereo DACにマスタクロックを入力できます。必要なク ロックはMCKI (256fs, 512fs or 1024fs)です。MCKIの入力周波数はCM1-0 bitsにより (Table 13)、サンプリング 周波数はFS3-0 bits により選択可能です(Table 14)。 Mode 0 1 2 3 CM1 bit CM0 bit MCKI 入力周波数 サンプリング周波数レンジ 0 0 256fs (default) 24kHz ∼ 48kHz 0 1 512fs 8kHz ∼ 24kHz 1 0 1024fs 8kHz ∼ 12kHz 1 1 256fs 8kHz ∼ 24kHz Table 13. EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”)時のMCKI周波数設定 Mode 0 1 2 3 5 7 10 11 15 Others FS3 bit 0 0 0 0 0 0 1 1 1 FS2 bit FS1 bit FS0 bit サンプリング周波数 0 0 0 8kHz 0 0 1 12kHz 0 1 0 16kHz 0 1 1 24kHz 1 0 1 11.025kHz 1 1 1 22.05kHz 0 1 0 32kHz 0 1 1 48kHz 1 1 1 44.1kHz Others N/A Table 14. Setting of Sampling Frequency (N/A: Not available) (default) 低速サンプリング時は帯域外ノイズのため、Stereo DAC出力のS/Nが劣化します。MCKIに入力されるマスタ クロックの周波数を上げることで、S/Nを改善できます。Table 15はDAC出力からLOUT/ROUT pinsに通した 場合のS/Nです。 S/N MCKI (fs=8kHz, 20kHzLPF + A-weighted) 256fs 82dB 512fs 82dB 1024fs 92dB Table 15. Relationship between MCKI and S/N of LOUT/ROUT pins DSP or μP AK4678 MCKI BICK LRCK 256fs, 512fs, or 1024fs 32fs or 64fs 1fs MCLK BCLK LRCK SDTO SDTI SDTI SDTO Figure 33. EXT Master Mode BCKO bit BICK 出力周波数 0 32fs (default) 1 64fs Table 16. BICK Output Frequency at Master Mode MS1403-J-03 2013/01 - 43 - [AK4678] ■ システムリセット AK4678はPDN pin = “L” の状態で電源を投入し、全ての電源が立ち上がった後、PDN pinを “H”にして下さい。 AK4678をリセットするために1.5μs以上の “L” 期間が必要です。システムリセットが行われると、内部のレ ジスタは全て初期値になります。PDN pinが “H”になった後、ダミーコマンドが入力されると(16回目のSCL の立ち上がりで)このリセットは解除されます。ダミーコマンドは、レジスタアドレス00HにAll “0”を書き 込むことにより実行されます。 PMADL = PMADR bits = “0”の状態でPMADL bitまたはPMADR bitを “0” → “1”に変更することにより、ADC の初期化サイクルが開始されます。初期化サイクルはADRST bitで設定されます(Table 17)。初期化サイクル 中のADC出力データは2’sコンプリメントの “0”です。初期化サイクル終了後、ADCの出力はアナログ入力信 号に相当するデータにセトリングします。ディジタルマイク使用時も、ADCと同様の初期化サイクルがあり ます。 Note 65. マイクロフォン等使用する条件やHPFのカットオフ周波数に依存してADCの初期のデータにオフセ ットが発生します。このオフセットが問題となる場合はADRST bitを “0” に設定し初期化サイクルを 長くするか、ADCの初期データを使用しないで下さい。 ADRST bit 0 1 初期化サイクル fs = 8kHz fs = 16kHz 1059/fs 132.4ms 66.2ms 267/fs 33.4ms 16.7ms Table 17. ADC 初期化サイクル S T A R T SDA S (default) S T O P R/W="0" Slave Address fs = 44.1kHz 24ms 6.1ms Sub Address(00H) Data(00H) N A C K N A C K P N A C K Figure 34. ダミーコマンド MS1403-J-03 2013/01 - 44 - [AK4678] ■ オーディオインタフェースフォーマット 4種類のデータフォーマット(Table 18)がDIF1-0 bitsで選択できます。全モードともMSBファースト、2’sコン プリメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブモードに対応 します。マスタモードではLRCKとBICKは出力になり、スレーブモードでは入力になります。 0 1 DIF1 bit 0 0 DIF0 bit 0 1 2 1 0 3 1 1 Mode SDTO (ADC) SDTI (DAC) 16bit DSP Mode 24bit MSB justified BICK 16bit DSP Mode ≥ 32fs 16bit LSB justified ≥ 32fs 24bit MSB 24bit MSB justified ≥ 48fs justified 2 2 24/16 bit I S 24/16bit I S 32fs or compatible compatible ≥ 48fs Table 18. オーディオインタフェースフォーマット Figure Table 19 Figure 39 Figure 40 (default) Figure 41 ADCより出力された24bit (or 16bit)データを8bit データへ変換し保存する場合、24bit (or 16bit)データを単純に 切り捨てると、24bit (or 16bit)データの “−1”は8bitデータで “−1”に変換されます。この8bitデータの “−1”をDAC にて再生するため24bit (or 16bit)データに再変換すると “–65536” (or “-256”)となり大きなノイズになります。 8bitデータへ変換する前に、24bit (or 16bit)データにオフセット(32768@24bit, 128@16bit)を加算することを推 奨します。 Mode 1, 2, 3ではSDTOはBICKの “↓”で出力され、SDTIはBICKの“↑”でラッチされます。 Mode 0 (DSP mode)では、BCKP, MSBS bitにより、オーディオI/Fのタイミングを変更することができます(Table 19)。 DIF1 bit 0 DIF0 bit MSBS bit BCKP bit 0 0 0 1 1 0 1 1 0 Audio Interface Format SDTOのMSBデータはLRCK “↑”後の1回目のBICK “↑”で出力され、その直後のBICK “↓”でSDTIの MSBデータがラッチされます。 SDTOのMSBデータはLRCK “↑”後の1回目のBICK “↓”で出力され、その直後のBICK “↑”でSDTIの MSBデータがラッチされます。 SDTOのMSBデータはLRCK “↑”後の1回目のBICK “↓” の次のBICK “↑”で出力され、その直後のBICK “↓”でSDTIのMSBデータがラッチされます。 SDTOのMSBデータはLRCK “↑”後の1回目のBICK “↑” の次のBICK “↓”で出力され、その直後のBICK “↑”でSDTIのMSBデータがラッチされます。 Table 19. Audio Interface Format in Mode 0 MS1403-J-03 Figure Figure 35 (default) Figure 36 Figure 37 Figure 38 2013/01 - 45 - [AK4678] LRCK (Master) LRCK (Slave) 15 0 1 8 2 9 10 11 12 13 14 15 16 17 24 18 25 26 27 26 29 30 31 0 BICK(32fs) Lch SDTO(o) 0 SDTI(i) 0 Rch 15 14 8 7 6 5 4 3 2 1 0 8 7 6 5 4 3 2 1 0 Lch 15 1 8 7 6 5 4 3 2 1 0 8 7 6 5 4 3 2 1 0 Rch 15 14 0 15 14 14 2 15 16 17 18 30 31 15 14 32 33 46 34 47 48 49 50 27 26 62 63 30 31 BICK(64fs) Lch SDTO(o) Rch 15 14 2 1 0 2 1 0 15 14 1 0 2 1 0 Rch Lch SDTI(i) 2 15 14 15 14 1/fs 15:MSB, 0:LSB Figure 35. Mode 0 Timing (BCKP bit = “0”, MSBS bit = “0”) LRCK (Master) LRCK (Slave) 15 0 1 8 2 9 10 11 12 13 14 15 16 17 24 18 25 26 29 0 BICK(32fs) Lch SDTO(o) 0 SDTI(i) 0 Rch 15 14 8 7 6 5 4 3 2 1 0 8 7 6 5 4 3 2 1 0 Lch 15 1 8 7 6 5 4 3 2 1 0 8 7 6 5 4 3 2 1 0 Rch 15 14 0 15 14 14 2 15 16 17 18 30 31 15 14 32 33 34 46 47 48 49 50 62 63 BICK(64fs) Lch SDTO(o) Rch 15 14 2 1 0 2 1 0 2 1 0 2 1 0 Rch Lch SDTI(i) 15 14 15 14 15 14 1/fs 15:MSB, 0:LSB Figure 36. Mode 0 Timing (BCKP bit = “1”, MSBS bit = “0”) MS1403-J-03 2013/01 - 46 - [AK4678] LRCK (Master) LRCK (Slave) 15 0 1 8 2 9 10 11 12 13 14 15 16 17 24 18 25 26 27 26 29 30 31 0 BICK(32fs) Lch SDTO(o) 0 SDTI(i) 0 Rch 15 14 8 7 6 5 4 3 2 1 0 8 7 6 5 4 3 2 1 0 Lch 15 1 8 7 6 5 4 3 2 1 0 8 7 6 5 4 3 2 1 0 Rch 15 14 0 15 14 14 2 15 16 17 18 30 31 15 14 32 33 46 34 48 47 49 50 27 26 62 63 30 31 BICK(64fs) Lch SDTO(o) Rch 15 14 2 1 0 15 14 Lch SDTI(i) 2 1 0 2 1 0 Rch 15 14 2 1 0 15 14 1/fs 15:MSB, 0:LSB Figure 37. Mode 0 Timing (BCKP bit = “0”, MSBS bit = “1”) LRCK (Master) LRCK (Slave) 15 0 1 8 2 9 10 11 12 13 14 15 16 17 24 18 25 26 29 0 BICK(32fs) Lch SDTO(o) 0 SDTI(i) 0 Rch 15 14 8 7 6 5 4 3 2 1 0 8 7 6 5 4 3 2 1 0 Lch 15 1 8 7 6 5 4 3 2 3 2 1 0 Rch 15 14 0 15 14 14 2 15 16 17 18 30 31 15 14 32 33 34 8 7 46 6 47 5 48 4 49 50 1 62 0 63 BICK(64fs) Lch SDTO(o) Rch 15 14 2 1 0 2 1 0 Lch SDTI(i) 15 14 2 1 0 2 1 0 Rch 15 14 15 14 1/fs 15:MSB, 0:LSB Figure 38. Mode 0 Timing (BCKP bit = “1”, MSBS bit = “1”) MS1403-J-03 2013/01 - 47 - [AK4678] LRCK 0 1 2 3 7 8 9 10 12 13 14 15 0 1 2 3 8 9 10 11 12 13 14 15 0 1 BICK(32fs) SDTO(o) 23 22 21 15 14 13 12 11 10 9 8 23 22 21 15 14 13 12 11 10 9 8 23 SDTI(i) 15 14 13 7 1 0 15 14 13 7 1 0 15 0 1 2 3 15 6 16 5 17 4 3 18 2 23 24 31 30 0 1 2 3 15 6 16 5 17 4 18 3 23 2 24 25 31 30 1 BICK(64fs) SDTO(o) 23 22 21 SDTI(i) Don’t Care 8 7 6 5 15 14 13 8 23 22 21 0 2 1 0 8 Don’t Care 7 6 5 15 14 13 8 23 0 2 1 0 24bit: 23:MSB, 0:LSB 16bit: 15: MSB, 0:LSB Lch Data Rch Data Figure 39. Mode 1 Timing LRCK 0 1 2 18 19 20 21 22 23 24 25 0 1 2 18 19 20 21 22 23 24 25 0 1 BICK(64fs) SDTO(o) 23 22 5 4 3 2 1 0 23 22 5 4 3 2 1 0 SDTI(i) 23 22 5 4 3 2 1 0 Don’t Care 23 22 5 4 3 2 1 0 Don’t Care 23 23:MSB, 0:LSB Lch Data Rch Data Figure 40. Mode 2 Timing LRCK 0 1 2 3 7 8 9 10 12 13 14 15 0 1 2 3 8 9 10 11 12 13 14 15 0 1 BICK(32fs) SDTO(o) 8 23 22 16 15 14 13 12 11 10 9 8 23 22 16 15 14 13 12 11 10 9 8 SDTI(i) 8 23 22 16 15 14 13 12 11 10 9 8 23 22 16 15 14 13 12 11 10 9 8 0 1 2 3 19 20 21 22 23 24 25 0 1 2 3 19 20 21 22 23 24 25 0 1 BICK(64fs) SDTO(o) 23 22 5 4 3 2 1 0 23 22 5 4 3 2 1 0 SDTI(i) 23 22 5 4 3 2 1 0 Don’t Care 23 22 5 4 3 2 1 0 Don’t Care 23:MSB, 0:LSB Lch Data Rch Data Figure 41. Mode 3 Timing MS1403-J-03 2013/01 - 48 - [AK4678] ■ マイク／ライン入力セレクタ AK4678は入力セレクタを内蔵しています。MDIF1, MDIF2, MDIF3 bit = “0”のとき、INL1-0, INR1-0 bitsによ り、MIC-Ampへの入力信号をLIN1/LIN2/LIN3/LIN4およびRIN1/RIN2/RIN3/RIN4からそれぞれ選択すること ができます。MDIF1, MDIF2, MDIF3 bit = “1”のとき、LIN1/RIN1, LIN2/RIN2, LIN3/RIN3 pinsはそれぞれIN1+/−, IN2−/+, IN3+/− pinsとなり、差動入力が可能です(Figure 43)。DMIC bit = “1”の時、ディジタルマイク入力の選 択となります。 MDIF1 bit 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 MDIF2 bit 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 1 MDIF3 bit 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 1 0 0 0 0 INL1 INL0 INR1 INR0 Lch Rch bit bit bit bit 0 0 0 0 LIN1 RIN1 0 0 0 1 LIN1 RIN2 0 0 1 0 LIN1 RIN3 0 0 1 1 LIN1 RIN4 0 1 0 0 LIN2 RIN1 0 1 0 1 LIN2 RIN2 0 1 1 0 LIN2 RIN3 0 1 1 1 LIN2 RIN4 1 0 0 0 LIN3 RIN1 1 0 0 1 LIN3 RIN2 1 0 1 0 LIN3 RIN3 1 0 1 1 LIN3 RIN4 1 1 0 0 LIN4 RIN1 1 1 0 1 LIN4 RIN2 1 1 1 0 LIN4 RIN3 1 1 1 1 LIN4 RIN4 1 0 0 0 RIN1 IN3+/− 1 0 0 1 RIN2 IN3+/− 1 0 1 1 RIN4 IN3+/− 0 0 0 1 LIN1 IN2+/− 1 0 0 1 LIN3 IN2+/− 1 1 0 1 LIN4 IN2+/− 1 0 0 1 IN3+/− IN2+/− 0 0 0 1 RIN2 IN1+/− 0 0 1 0 RIN3 IN1+/− 0 0 1 1 RIN4 IN1+/− 0 0 0 1 IN1+/− IN2+/− Others N/A Table 20. MIC-Amp Input Signal (DMIC bit = “0”) (N/A: Not available) MS1403-J-03 (default) 2013/01 - 49 - [AK4678] AK4678 INL1-0 bits LIN1/IN1+ pin RIN1/IN1− pin ADC Lch MDIF1 bit MIC-Amp Lch MDIF3 bit INR1-0 bits LIN2/IN2− pin RIN2/IN2+ pin ADC Rch MDIF2 bit MIC-Amp Rch LIN3/IN3+ pin RIN3/IN3− pin LIN4 pin RIN4 pin Figure 42. マイク／ライン入力セレクタ (DMIC bit = “0”) AK4678 MPWR pin 1k MIC-Amp IN1+ pin IN1− pin 1k Figure 43. 差動マイク入力の回路例 (MDIF1/2/3 bits = “1”) AK4678 MIC-Amp IN1+ pin IN1− pin Figure 44. 差動入力の回路例 (MDIF1/2/3 bits = “1”) MS1403-J-03 2013/01 - 50 - [AK4678] ■ マイク用ゲインアンプ AK4678はマイク用ゲインアンプを内蔵しています。MGNL3-0, MGNR3-0 bitsによりL/R独立にゲインを設定 することができます(Table 21)。 Mode 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 MGNL3 MGNL2 MGNL1 MGNL0 /MGNR3 /MGNR2 /MGNR1 /MGNR0 Input Gain bits bits bits bits 0 0 0 0 N/A 0 0 0 1 N/A 0 0 1 0 N/A 0 0 1 1 −6dB 0 1 0 0 −3dB 0 1 0 1 0dB 0 1 1 0 +3dB 0 1 1 1 +6dB 1 0 0 0 +9dB 1 0 0 1 +12dB 1 0 1 0 +15dB 1 0 1 1 +18dB 1 1 0 0 +21dB 1 1 0 1 +24dB 1 1 1 0 N/A 1 1 1 1 N/A Table 21. マイク入力ゲイン (N/A: Not available) MS1403-J-03 (default) 2013/01 - 51 - [AK4678] ■ マイクパワー PMMP1 bit = “1”のとき、MPWR1 pinから、またPMMP2 bit = “1”のとき、MPWR2 pinからマイク用の電源を 供給することができます。出力電圧は typ 2.5V @MICL1 bit = “0” (SVDD = 3.0 ~ 5.5V), typ 2.8V@MICL1 bit = “1” (SVDD = 3.3 ~ 5.5V)です (Table 22)。負荷抵抗値はMPWR1 pin とMPWR2 pin それぞれ min. 1.0kΩ です。 ステレオマイク2系統の場合は各チャネル min. 2kΩ です。MPWR1 pin (MPWR2 pin)にコンデンサは接続しな いで下さい (Figure 45)。 MICL1 bit MICL2 bit 0 1 Output Level (typ) AVDD=1.8V 3.0 ~ 5.5V 1.39 x AVDD 2.5V 3.3 ~ 5.5V 1.56 x AVDD 2.8V Table 22. マイクパワー1、マイクパワー2出力電圧 SVDD Voltage Range Output Level (typ) (default) PMMP1 bit MPWR1 pin 0 Hi-Z (default) 1 Output Table 23. マイクパワー1 出力設定 PMMP2 bit MPWR2 pin 0 Hi-Z (default) 1 Output Table 24. マイクパワー2 出力設定 MIC Power 2 MPWR2 pin MIC Power 1 ≥ 2kΩ ≥ 2kΩ ≥ 2kΩ ≥ 2kΩ MPWR1 pin Microphone LIN1 pin Microphone RIN1 pin Microphone LIN2 pin AK4678 Microphone RIN2 pin Figure 45. MIC Block Circuit MS1403-J-03 2013/01 - 52 - [AK4678] ■ ディジタルマイク 1. ディジタルマイク との接続 DMIC bit = “1”に設定すると、LIN1 pin, RIN1 pin はそれぞれDMDAT pin (ディジタルマイクデータ入力ピン)、 DMCLK pin (ディジタルマイク クロック供給ピン)となり、ディジタルマイクに接続することが出来ます。 AVDDと同じ電源をディジタルマイクの電源に供給して下さい。モノラル、ステレオの場合の接続図をFigure 46 とFigure 47 に示します。AK4678 から出力するDMCLK を ディジタルマイク に入力し、ディジタルマイ ク は DMCLK に合わせて ΔΣModulator で生成される 1bit データをDMDAT から出力します。PMDML/R bits でディジタルブロック(Decimation Filer, HPF1)のパワーアップ／ダウンをコントロールします (ディジタルマ イクのパワーマネジメントにはPMADL/R bits は影響しません)。DCLKE bit でDMCLK pinから出力されるク ロックのON/OFFをコントロールします。パワーダウン時 (PDN pin = “L”)、DMCLK pin, DMDAT pinは2.7kΩ (typ)の内部抵抗によってプルダウンされます。パワーアップ時 (PDN pin = “H”) は内部のプルダウン抵抗のパ スはオフになるので、フローティングを避けるため外部にプルダウン抵抗(R)を入れる必要があります。 AVDD AK4678 VDD DMCLK(64fs) AMP MCKI PLL ΔΣ Modulator Decimation Filter DMDAT Lch HPF1 Programmable Filter SDTO ALC R VDD AMP ΔΣ Modulator Rch Figure 46. ステレオディジタルマイクとの接続例 AVDD AK4678 VDD DMCLK(64fs) AMP PLL MCKI ΔΣ Modulator DMDAT Decimation Filter HPF1 Programmable Filter ALC SDTO R Figure 47. モノラルディジタルマイクとの接続例 MS1403-J-03 2013/01 - 53 - [AK4678] 2. インタフェース DCLKP bit にて、DMDAT pin に入力されるデータのチャネルを設定します。DCLKP bit = “1”の場合、DMCLK = “H”時にLch を、DMCLK = “L” 時にRch のデータをDecimation Filterに入力します。DCLKP bit = “0”の場合、 ディジタルマイク が DMCLK = “L”時にLchを、DMCLK = “H” 時にRchのデータをDecimation Filterに入力しま す。また、DCLKE bit = “0” のとき、DMCLK pin は “L”を出力します。DMCLK は64fs のみに対応します。 DCLK bit = “1” のとき、AK4678はDMCLK から64fsを出力します。このとき、ADC を動作させるのに必要な クロックを AK4678 に入力する必要があります。また、1bitデータの密度が0% ~ 100%のとき、Decimation Filter + Digital Filterは24bitのFull Scale Dataを出力します。 DCLKP bit DMCLK pin= “H” DMCLK pin= “L” 0 Rch Lch 1 Lch Rch Table 25. Digital MICとのデータ入出力タイミング (default) DMCLK (64fs) DMDAT (Lch) Valid Data Valid Data Valid Data DMDAT (Rch) Valid Data Valid Data Valid Data Valid Data Valid Data Figure 48. Digital MICとのデータ入出力タイミング (DCLKP bit = “1”) DMCLK (64fs) DMDAT (Lch) DMDAT (Rch) Valid Data Valid Data Valid Data Valid Data Valid Data Valid Data Valid Data Valid Data Figure 49. Digital MICとのデータ入出力タイミング (DCLKP bit = “0”) MS1403-J-03 2013/01 - 54 - [AK4678] ■ ディジタルブロック ディジタルブロックはFigure 50に示すブロックで構成され、パワーマネジメントビット(PMADL, PMADR, PMDAL, PMDAR, PMPFIL, PMEQ, PMDRC, PMSRAI, PMSRAO, PMSRBI, PMSRBO bits)によりブロックごとに パワーダウンできます。 PMADL or PMADR ADC HPF1 HPFAD PFSEL PMPFIL bit HPF2 HPF LPF LPF FIL3, EQ0, GN1-0 Stereo Separation 3-band Notch EQ1-3 ALC, IVL/R ALC ADM MIX PFSDO SDOD SDOL/R1-0 SDTO Lch PMDAL or PMDAR PMDRC S E L DAC SDTO Rch SVAL/R2-0 DRC PMEQ OVL/R, SMUTE SVOLA SDIM1-0 SRMXL/R1-0 5EQ S E L DATT-A 5-band SMUTE EQ SDTI Lch SDTI Rch PFMXL/R1-0 DASEL1-0 PMOSC PMMIX MX1L2-0 MIX1L OSC for SRC MX1R2-0 MIX1R PMSRAO MX2A1-0 MIX2A MIX2C MX2C1-0 Mono MX2B1-0 SDOAD SDTOA SRCAO MIX2B SVOLB SVB2-0 PMSRAI DATT-B SRCAI SDTIA BVL6-0 SBMX1-0 CVL6-0 DATT-C PMSRBO MXSB2-0 MIX3 Stereo SRCBO SDOBD BIVOL SDTOB Lch SDTOB Rch SDTIB Lch SDTIB Rch SRCBI BIV2-0 PMSRBI Figure 50. ディジタルブロックのパスの選択 MS1403-J-03 2013/01 - 55 - [AK4678] 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. ADC: “フィルタ特性”欄で示すADC用のDigital Filter (LPF)を含みます(“フィルタ特性” 参照)。 HPF1: “フィルタ特性”欄で示すADC用のDigital Filter (HPF)を含みま(“フィルタ特性” 参照)。 DAC: “フィルタ特性”欄で示すDAC用のDigital Filter (LPF)を含みます(“フィルタ特性” 参照)。 HPF2: High Pass Filter. 風切り音フィルタとして使用可能です(“Digital Programmable Filter 回路” 参照)。 LPF: Low Pass Filter (“Digital Programmable Filter 回路” 参照)。 Stereo Separation: ステレオ強調感フィルタおよびゲイン補正(“Digital Programmable Filter 回路” 参照)。ゲ イン補正はEQ0とGainで構成されます。ステレオ強調感フィルタ後に周波数特性を調整します。 3-Band Notch: イコライザまたはノッチフィルタとして使用できます(“Digital Programmable Filter 回路” 参 照)。 ALC: ALC機能内蔵のディジタルボリューム(“入力ディジタルボリューム” および “ALC 動作” 参照)。 SVOLA: 内蔵マイク/スピーカ通話または外部ヘッドセット通話時のサイドトーン用ボリューム(“サイド トーン用ディジタルボリューム”参照)。 5-Band EQ: 再生パス用のイコライザです(“5-band Equalizer” 参照)。 DATT-A: 再生パス用のディジタルボリュームです(“出力ディジタルボリューム” 参照)。 SMUTE: ソフトミュート(“ソフトミュート機能”参照)。 DRC: 再生パス用のダイナミックレンジコントロール回路です (“DRC 動作”参照) 。 DATT-B: 受話録音用ボリューム(“受話録音用ディジタルボリューム”参照)。 DATT-C: B/Tヘッドセット通話時の受話音量調整用ボリューム(“受話音量調整用ディジタルボリューム” 参照)。 SVOLB: B/Tヘッドセット通話時のサイドトーン用ボリューム(“B/T通話サイドトーン用ディジタルボリ ューム”参照)。 MS1403-J-03 2013/01 - 56 - [AK4678] モード 録音モード1 録音モード1 &再生モード2 再生モード1 再生モード2 ADC PMADL bit (PMDML bit) PMADR bit (PMDMR bit) 1 1 0 1 1 0 0 0 1 0 1 1 0 1 0 0 PMPFIL bit PFSEL bit PFSDO PMDAL/R bit bits PMEQ bit PMDRC bit DASEL1-0 bits 0 0 0 1 1 1 1 1 0 0 0 1 1 1 1 1 x x x 01 01 01 01 01 1 0 1 00 1 0 1 00 1 0 1 00 1 0 1 11 1 0 1 11 1 0 1 11 1 1 1 11 0 0 1 11 Table 26. 録音再生モード (x: Don’t care) 1st Order 1st Order 1st Order HPF1 HPF2 LPF Stereo Separation Gain Compensation 3 Band Notch Figure Figure 51 Figure 52 Figure 53 Figure 54 ALC (Volume) Figure 51. 録音モード1のパス ADC DAC 1st Order 1st Order 1st Order HPF1 HPF2 LPF DRC SMUTE Stereo Separation Gain Compensation 3 Band Notch ALC (Volume) 5 Band EQ DATT-A Figure 52. 録音モード1&再生モード2のパス DAC DRC SMUTE DATT-A 5 Band EQ ALC (Volume) 3 Band Notch Gain Compensation 1st Order 1st Order LPF HPF2 Stereo Separation Figure 53. 再生モード1のパス DAC DRC SMUTE DATT-A 5 Band EQ Figure 54. 再生モード2のパス MS1403-J-03 2013/01 - 57 - [AK4678] ■ Digital Programmable Filter 回路 (1) High Pass Filter (HPF2) 通常、風切り音用のHPFとして使用します。1次のHPF で構成されます。係数をF1A13-0 bitsおよびF1B13-0 bits により設定します。HPF2はHPF bitにより ON/OFFすることが可能です。HPF2がOFFの場合、オーディオデ ータが0dBでスルーされます。係数の設定は、HPF bit = “0”またはPMPFIL bit = “0”のときに行って下さい。 HPF2は、HPF bit = PMPFIL bit = “1” の設定がレジスタに書き込まれ、4/fs (max) 経過後、動作を開始します。 fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定 (Note 66) HPF: F1A[13:0] bits =A, F1B[13:0] bits =B (MSB=F1A13, F1B13; LSB=F1A0, F1B0) 1 − 1 / tan (πfc/fs) 1 / tan (πfc/fs) A= , B= 1 + 1 / tan (πfc/fs) 1 + 1 / tan (πfc/fs) 伝達関数 1 − z −1 H(z) = A 1 + Bz −1 ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.0001 (fc min = 4.41Hz at 44.1kHz) (2) Low Pass Filter (LPF) 1次のLPF です。係数をF2A13-0 bitsおよびF2B13-0 bitsにより設定します。LPF bitによりON/OFFすることが 可能です。LPFがOFF の場合、オーディオデータが0dBでスルーされます。係数の設定は、LPF bit = “0”また はPMPFIL bit = “0”のときに行って下さい。LPF は、LPF bit = PMPFIL bit = “1”の設定がレジスタに書き込ま れ、4/fs (max) 経過後、動作を開始します。 fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定 (Note 66) LPF: F2A[13:0] bits =A, F2B[13:0] bits =B (MSB=F2A13, F1B13; LSB=F2A0, F2B0) 1 − 1 / tan (πfc/fs) 1 A= , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 1 + z −1 H(z) = A 1 + Bz −1 ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.05 (fc min = 2205Hz at 44.1kHz) MS1403-J-03 2013/01 - 58 - [AK4678] (3) ステレオ感強調フィルタ (FIL3) ステレオマイク録音したデータのステレオ感を強調、または、再生データを3D強調するためのフィルタです。 係数をF3A13-0, F3B13-0 bitsにより設定します。また、FIL3 はF3AS bit = “0”のときHigh Pass Filter (HPF)、F3AS bit = “1” のときLow Pass Filter (LPF)となります。FIL3 bitによりON/OFFすることが可能です。ステレオ感強 調フィルタ がOFF の場合、オーディオデータが0dB でスルーされます。係数の設定はFIL3 bit = “0”または PMPFIL bit = “0”のときに行って下さい。FIL3は、FIL3 bit = PMPFIL bit = “1” の設定がレジスタに書き込まれ、 4/fs (max) 経過後、動作を開始します。 1) FIL3をHPFに設定する場合 fs: サンプリング周波数 fc: カットオフ周波数 K: ゲイン [dB] (0dB ≥ K ≥ −10dB) レジスタ設定 (Note 66) FIL3: F3AS bit = “0”, F3A[13:0] bits =A, F3B[13:0] bits =B (MSB=F3A13, F3B13; LSB=F3A0, F3B0) A = 10K/20 x 1 − 1 / tan (πfc/fs) 1 / tan (πfc/fs) , B= 1 + 1 / tan (πfc/fs) 1 + 1 / tan (πfc/fs) 伝達関数 1 − z −1 H(z) = A 1 + Bz −1 2) FIL3をLPFに設定する場合 fs: サンプリング周波数 fc: カットオフ周波数 K: ゲイン[dB] (0dB ≥ K ≥ −10dB) レジスタ設定 (Note 66) FIL3: F3AS bit = “1”, F3A[13:0] bits =A, F3B[13:0] bits =B (MSB=F3A13, F3B13; LSB= F3A0, F3B0) 1 − 1 / tan (πfc/fs) 1 A = 10K/20 x , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 1 + z −1 H(z) = A 1 + Bz −1 MS1403-J-03 2013/01 - 59 - [AK4678] (4) ゲイン補正 (EQ0) ステレオ強調感フィルタで発生した減衰やF特の偏りを補正するためフィルタです。Equalizer (EQ0)とゲイン (0dB/+12dB/+24dB)で構成されます。EQ0の係数をE0A15-0 bits, E0B13-0 bits, E0C15-0 bitsで、ゲインをGN1-0 bits (Table 27)で設定します。EQ0は、EQ0 bitによりON/OFF することが可能です。EQ0がOFFかつゲインが0dB のとき、オーディオデータが0dBでスルーされます。EQ0の係数の設定は、EQ0 bit = “0”またはPMPFIL bit = “0” のときに行って下さい。EQ0は、EQ0 bit = PMPFIL bit = “1” の設定がレジスタに書き込まれ、4/fs (max) 経過 後、動作を開始します。 fs: サンプリング周波数 fc1: 極の周波数 fc2: 零点の周波数 K: ゲイン[dB] (最大+12dBまで設定できます。) レジスタ設定 (Note 66) E0A[15:0] bits =A, E0B[13:0] bits =B, E0C[15:0] bits =C (MSB=E0A15, E0B13, E0C15; LSB=E0A0, E0B0, E0C0) A = 10K/20 x 1 + 1 / tan (πfc2/fs) 1 + 1 / tan (πfc1/fs) , B= 1 − 1 / tan (πfc1/fs) , C =10K/20 x 1 + 1 / tan (πfc1/fs) 1 − 1 / tan (πfc2/fs) 1 + 1 / tan (πfc1/fs) 伝達関数 A + Cz −1 H(z) = 1 + Bz −1 Gain[dB] K fc1 fc2 Frequency Figure 55. EQ0 の周波数特性 GN1 bit GN0 bit Gain 0 0 0dB (default) 0 1 +12dB 1 x +24dB Table 27. Gain部のゲイン設定 (x: Don’t care) MS1403-J-03 2013/01 - 60 - [AK4678] (5) 3-Band Equalizer イコライザまたはノッチフィルタとして使用することが可能です。3個のイコライザ (EQ1, EQ2, EQ3)を独立 に EQ1, EQ2, EQ3 bitsでON/OFFすることが可能です。イコライザがOFFの場合、オーディオデータが0dB で スルーされます。また、EQ1の係数をE1A15-0 bits, E1B15-0 bits, E1C15-0 bitsで、EQ2の係数をE2A15-0 bits, E2B15-0 bits, E2C15-0 bitsで、EQ3の係数をE3A15-0 bits, E3B15-0 bits, E3C15-0 bitsで設定します。各EQの係数 の設定は、設定するEQx bit (x=1∼3)が “0”のとき、または、 PMPFIL bit = “0”のときに行って下さい。各イコ ライザは、EQx (x=1~3) = PMPFIL bits = “1” の設定がレジスタに書き込まれ、4/fs (max) 経過後、動作を開始 します。 fs: サンプリング周波数 fo1 ~ fo3: 中心周波数 fb1 ~ fb3: 中心周波数からのゲイン差が3dBの帯域幅 K1 ~ K3: ゲイン (−1 ≤ Kn ≤ 3) レジスタ設定 (Note 66) EQ1: E1A[15:0] bits =A1, E1B[15:0] bits =B1, E1C[15:0] bits =C1 EQ2: E2A[15:0] bits =A2, E2B[15:0] bits =B2, E2C[15:0] bits =C2 EQ3: E3A[15:0] bits =A3, E3B[15:0] bits =B3, E3C[15:0] bits =C3 (MSB=E1A15, E1B15, E1C15, E2A15, E2B15, E2C15, E3A15, E3B15, E3C15; LSB= E1A0, E1B0, E1C0, E2A0, E2B0, E2C0, E3A0, E3B0, E3C0) tan (πfbn/fs) An = Kn x 2 , Bn = cos(2π fon /fs) x 1 + tan (πfbn/fs) 1 + tan (πfbn /fs) , Cn = 1 − tan (πfbn /fs) 1 + tan (πfb n/fs) (n = 1, 2, 3) 伝達関数 H(z) = 1 + h1 (z) + h2(z) + h3(z) 1 − z −2 hn (z) = An 1− B nz −1 − Cn z −2 (n = 1, 2, 3) ただし、中心周波数は以下の範囲内で設定して下さい。 0.003 < fon / fs < 0.497 Note 66. [上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順] X=(上式により算出された実数のフィルタ係数) x 213 このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。 各フィルタ係数設定レジスタのMSBは符号ビットです。 MS1403-J-03 2013/01 - 61 - [AK4678] ■ ALC 動作 ALC bit = “1”の時、ALCブロックによりALC動作が行われます。Figure 51, Figure 52に示す録音モードのとき 録音パスに対して、Figure 53, Figure 54に示す再生モードのとき再生パスに対して、ALC動作が行われます。 1. ALCリミッタ動作 ALCリミッタ動作ではLch, Rchの出力レベルのどちらか一方でもALCリミッタ検出設定レベル(Table 28)を越 えた場合、LMAT1-0 bitで設定した値(Table 29)だけ、IVL, IVR値(L/R共通)を自動的に減衰させます。 ZELMN bit = “0”(ゼロクロス検出有効)のとき、ALCリミッタ動作によりIVL, IVR値が変更されるのは、L/R 独立にそれぞれゼロクロスするかゼロクロスタイムアウトしたときです。ゼロクロスタイムアウト時間は ZTM1-0 bitにて設定できます(Table 30)。出力レベルがFS (Full Scale)を超えた場合は瞬時(周期: 1/fs)に1 Step、 FSを超えない場合はゼロクロスするかゼロクロスタイムアウトしたときIVL, IVR値が変更されます ZELMN bit = “1”(ゼロクロス検出無効)のとき、ALCリミッタ動作によりIVL, IVR値は瞬時(周期: 1/fs)に変更 されます。リミッタ動作の減衰量はLMAT1-0 bitの設定にかかわらず1 step固定です。 減衰動作終了後でもALC bitを “0”にしない限り、再び出力レベルがALCリミッタ検出レベル(Table 28)を越え れば、この減衰動作は繰り返されます。 LMTH1 bit 0 0 1 1 LMTH0 ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル bit 0 ALC Output ≥ −2.5dBFS −2.5dBFS > ALC Output ≥ −4.1dBFS 1 ALC Output ≥ −4.1dBFS −4.1dBFS > ALC Output ≥ −6.0dBFS 0 ALC Output ≥ −6.0dBFS −6.0dBFS > ALC Output ≥ −8.5dBFS 1 ALC Output ≥ −8.5dBFS −8.5dBFS > ALC Output ≥ −12dBFS Table 28. ALC リミッタ検出レベル／リカバリ待機カウンタリセットレベル LMAT1 bit LMAT0 bit 0 0 1 1 0 1 0 1 ZTM1 bit 0 0 1 1 ZTM0 bit 0 1 0 1 ALC リミッタATTステップ ALC Output ALC Output ALC Output ≥ LMTH ≥ FS ≥ FS + 6dB 1 1 1 2 2 2 2 4 4 1 2 4 Table 29. ALC リミッタATTステップの設定 ALC Output ≥ FS + 12dB 1 2 8 8 ゼロクロスタイムアウト時間 8kHz 16kHz 44.1kHz 128/fs 16ms 8ms 2.9ms 256/fs 32ms 16ms 5.8ms 512/fs 64ms 32ms 11.6ms 1024/fs 128ms 64ms 23.2ms Table 30. ALCゼロクロスタイムアウト時間の設定 MS1403-J-03 (default) (default) (default) 2013/01 - 62 - [AK4678] 2. ALCリカバリ動作 ALCリカバリ動作は、WTM2-0 bitsで設定された時間(Table 31)待機を行い、この間、出力信号がALCリカバ リ待機カウンタリセットレベル(Table 28)を越すことがなければALCリカバリ動作を行います。このALCリカ バリ動作は設定された基準レベル(Table 33) までZTM1-0 bitsで設定した時間(Table 30)でゼロクロス検出動作 を行いながら、RGAIN1-0 bitsで設定した値(Table 32)だけIVL, IVR値(L/R共通)を自動的に増加させます。こ のALCリカバリ動作はWTM2-0 bitsで設定した周期で行われます。ただし、WTM2-0 bitsでの設定よりZTM1-0 bitsでの設定が長い場合において、信号がゼロクロスしないときには、ZTM1-0 bitsの設定でALCリカバリ動 作が行われます。 例えば、現在のIVL, IVR値が30Hの場合、RGAIN1-0 bits = “01”(2 steps)に設定しておくと、ALCリカバリ動作 によってIVL, IVR値は32Hに変更され、0.75dB(0.375dB x 2)増加されます。IVL, IVR値が基準レベル (REF7-0 bits)に達した場合、IVL, IVR値の増加は行いません。 また、ALCリカバリ待機中に (リカバリ待機カウンタリセットレベル) ≤ Output Signal < (リミッタ検出レベル) となっている場合、待機タイマはリセットされます。そのため、 (リカバリ待機カウンタリセットレベル) > Output Signal となった時から、待機時間のカウントが開始されます。 また、ALC動作はインパルス性のノイズにも対応したALCになっています。インパルス性のノイズが入力さ れた場合、通常のリカバリ動作よりも早いサイクルでリカバリ動作(ファストリカバリ動作)を行います。例 えば、マイクロフォンに瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号を 改善することができます。ファストリカバリ動作の速さは、RFST1-0 bits により設定します(Table 34)。 WTM2 bit 0 0 0 0 1 1 1 1 WTM1 bit 0 0 1 1 0 0 1 1 WTM0 ALCリカバリ周期 bit 8kHz 16kHz 44.1kHz 0 128/fs 16ms 8ms 2.9ms 1 256/fs 32ms 16ms 5.8ms 0 512/fs 64ms 32ms 11.6ms 1 1024/fs 128ms 64ms 23.2ms 0 2048/fs 256ms 128ms 46.4ms 1 4096/fs 512ms 256ms 92.9ms 0 8192/fs 1024ms 512ms 185.8ms 1 16384/fs 2048ms 1024ms 371.5ms Table 31. ALCリカバリ待機時間の設定 RGAIN1 bit 0 0 1 1 (default) RGAIN0 GAIN STEP bit 0 1 step 0.375dB (default) 1 2 step 0.750dB 0 3 step 1.125dB 1 4 step 1.500dB Table 32. ALC リカバリゲイン量の設定 MS1403-J-03 2013/01 - 63 - [AK4678] REF7-0 bits GAIN (dB) Step F1H +36.0 F0H +35.625 EFH +35.25 : : E1H +30.0 (default) : : 0.375dB 92H +0.375 91H 0.0 90H −0.375 : : 02H −53.625 01H −54.0 00H MUTE Table 33. ALCリカバリ動作時の基準値設定 RFST1 bit RFST0 bit リカバリ速度 0 0 (default) 4倍 0 1 8倍 1 0 16 倍 1 1 N/A Table 34. ファストリカバリ速度設定 (N/A: Not available) MS1403-J-03 2013/01 - 64 - [AK4678] 3. ALC動作設定手順例 Table 35, Table 36 はそれぞれ録音パス、再生パスの場合のALC設定例です。 Register Name Comment LMTH1-0 ZELMN Limiter detection Level Limiter zero crossing detection Zero crossing timeout period * ZTM1-0 bits should be equal to or shorter than WTM2-0 bits. Recovery waiting period Maximum gain at recovery operation ZTM1-0 Data 01 0 fs=8kHz Operation −4.1dBFS Enable Data 01 0 fs=44.1kHz Operation −4.1dBFS Enable 01 32ms 11 23.2ms 001 E1H 32ms +30dB 100 E1H 46.4ms +30dB E1H +30dB E1H +30dB 00 00 00 1 1 step 1 step 4 times Enable WTM2-0 REF7-0 IVL7-0, IVR7-0 LMAT1-0 RGAIN1-0 RFST1-0 ALC Limiter ATT step Recovery GAIN step Fast Recovery Speed ALC enable Register Name Comment LMTH1-0 ZELMN ZTM1-0 Limiter detection Level Limiter zero crossing detection Zero crossing timeout period Recovery waiting period *WTM2-0 bits should be the same or longer data as ZTM1-0 bits Maximum gain at recovery operation 001 32ms 100 46.4ms A1H +6dB A1H +6dB Gain of IVOL 91H 0dB 91H 0dB 00 00 00 1 1 step 1 step 4 times Enable WTM2-0 REF7-0 IVL7-0, IVR7-0 LMAT1-0 RGAIN1-0 RFST1-0 ALC Gain of IVOL Limiter ATT step Recovery GAIN step Fast Recovery Speed ALC enable 00 1 step 00 1 step 00 4 times 1 Enable Table 35. ALC設定例 (録音パス) Data 01 0 01 fs=8kHz Operation −4.1dBFS Enable 32ms 00 1 step 00 1 step 00 4 times 1 Enable Table 36. ALC設定例 (再生パス) MS1403-J-03 Data 01 0 11 fs=44.1kHz Operation −4.1dBFS Enable 23.2ms 2013/01 - 65 - [AK4678] ALC動作中は、以下のビットへの変更を禁止します。これらのビットを変更する場合は、ALC動作を終了(ALC bit = “0”)してから行って下さい。 • LMTH1-0, LMAT1-0, WTM2-0, ZTM1-0, RGAIN1-0, REF7-0, ZELMN, RFST1-0, LFST, FR の各ビット Example: Limiter = Zero crossing Enable Recovery Cycle = 32ms@8kHz Zero Crossing Timeout Period = 32ms@8kHz Limiter and Recovery Step = 1 Fast Recovery = Enable (4 step) Gain of IVOL = +30dB Maximum Gain = +30.0dB Limiter Detection Level = −4.1dBFS ALC bit = “1” Manual Mode WR (IVL7-0) (1) Addr=11H, Data=E1H WR (IVR7-0) (2) Addr=12H, Data=E1H WR (REF7-0) * The value of IVOL should be (3) Addr=13H, Data=E1H the same or smaller than REF’s WR (ZTM1-0, WTM2-0, RFST1-0, FR) (4) Addr=15H, Data=05H WR (LMTH1-0, RGAIN1-0, LMAT1-0, ZELMN, LFST) (5) Addr=16H, Data=01H WR (ALC = “1”) (6) Addr=17H, Data=03H ALC Operation (WR: Write) Figure 56. ALC動作設定手順例 MS1403-J-03 2013/01 - 66 - [AK4678] ■ 入力ディジタルボリューム (マニュアルモード時)) ALC bits = “0”のとき、ディジタルボリュームはマニュアルモードになります。このモードは以下の場合に使 用します。 1. 2. 3. リセット解除後、ALC動作に関するレジスタ設定(ZTM1-0, LMTH1-0 bitsなど)を行う場合。 サンプリング周波数の変更に伴い、リミッタ／リカバリ周期などALC動作に関するレジスタ変更を 行う場合。 入力ディジタルボリュームをマニュアルボリュームとして使用する場合。 入力ディジタルボリュームのゲイン量はIVL7-0, IVR7-0 bitsで設定します(Table 37)。IVOLC bit = “0”のとき、 Lch, Rchのボリュームは独立にそれぞれIVL7-0, IVR7-0 bitsでコントロールします。IVOLC bit = “1”のとき、 Lch, Rchのボリュームは共通にIVL7-0 bitsでコントロールします。ボリューム変更時、L/R独立にゼロクロス 検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bitで設定することができます。 PMADL = PMADR = PMDML = PMDMR bits = “0” のときにIVL7-0, IVR7-0 bitsに書き込みを行うと、PMADL = PMADR = PMDML = PMDMR bits = “1”に書き換えてからADCの初期化サイクル後に、その設定値でIVOLが 動作を開始します。 IVL7-0 bits GAIN (dB) Step IVR7-0 bits F1H +36.0 F0H +35.625 EFH +35.25 : : 92H +0.375 0.375dB 91H 0.0 (default) 90H −0.375 : : 03H −53.25 02H −53.625 01H −54 00H MUTE Table 37. 入力ディジタルボリュームの設定値 MS1403-J-03 2013/01 - 67 - [AK4678] ■ ディジタルHPF1 ADCはDCオフセットキャンセル用の1次のHPFを内蔵しており、HPF1のカットオフ周波数はHPFC1-0 bits で 選択することができます。また、HPFAD bit でHPF1 をON/OFF することができます(ON を奨励)。カットオ フ周波数はサンプリング周波数(fs)に比例し、初期値は3.4Hz (@fs=44.1kHz) です。 HPFC1 bit HPFC0 bit 0 0 1 1 0 1 0 1 fc fs=44.1kHz fs=22.05kHz 3.4Hz 1.7Hz 13.6Hz 6.8Hz 108.8Hz 54.4Hz 217.6Hz 108.8Hz Table 38. HPF1 カットオフ周波数 fs=8kHz 0.62Hz 2.47Hz 19.7Hz 39.5Hz (default) ■ サイドトーン用ディジタルボリューム(SVOLA) AK4678は6dBステップ、5レベルのサイドトーン用チャネル独立ディジタルボリュームを内蔵します。この ボリュームはALCから5-Band EQへのミキシングパスにあり、SVAL/R2-0 bitsでコントロールし、ALCの出力 データを0dBから−24dBまで減衰します。 SVAL/R2-0 bits Gain 0H 0dB (default) 1H −6dB 2H −12dB 3H −18dB 4H −24dB Others N/A Table 39. サイドトーンボリュームAの設定値 (N/A: Not available) MS1403-J-03 2013/01 - 68 - [AK4678] ■ 5-Band Equalizer AK4678はDACの前段に、5バンドイコライザ回路を内蔵しています。5EQ bitにて5バンドイコライザを ON/OFFします。5バンドイコライザがOFFの時はオーディオデータが0dBでスルーされます。それぞれの係 数と伝達関数を下記に記します。5EQ bit が “0” の時か、PMEQ bit = “0”の時に係数の設定を行って下さい。 各バンドのゲインは5EQ1G5-0, 5EQ2G5-0, 5EQ3G5-0, 5EQ4G5-0, 5EQ5G5-0 bitsで設定し、調整範囲は+12dB ~ -12dB (0.5dB step) になります。 5EQ bit = “1” の時に、PMEQ bitが “1” に設定されると、4/fs(max) 後に5バンドイコライザは動作を開始しま す。 1. EQ1: 1次のLow Pass Filter <Low Pass Filter> fs: サンプリング周波数 fc: カットオフ周波数 k: フィルタゲイン レジスタ設定 (Note 67) 5E1A[13:0] bits =A, 5E1B[13:0] bits =B (MSB=5E1A13, 5E1B13; LSB=5E1A0, 5E1B0) 1 − 1 / tan (πfc/fs) 1 A=k x , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 1 + z −1 h1L (z) = A 1 + Bz −1 ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.05 (fc min = 2205Hz at 44.1kHz) MS1403-J-03 2013/01 - 69 - [AK4678] 2. EQ2, EQ3, EQ4: Equalizer EQ2の係数を5E2A15-0 bits, 5E2B15-0 bits, 5E2C15-0 bitsで、EQ3の係数を5E3A15-0 bits, 5E3B15-0 bits, 5E3C15-0 bitsで、EQ4の係数を5E4A15-0 bits, 5E4B15-0 bits, 5E4C15-0 bitsで設定します。 fs: サンプリング周波数 fo2 ~ fo4: 中心周波数 fb2 ~ fb4: 中心周波数からのゲイン差が3dBの帯域幅 k2 ~ k4: フィルタゲイン レジスタ設定 (Note 67) EQ2: 5E2A[15:0] bits =A2, 5E2B[15:0] bits =B2, 5E2C[15:0] bits =C2 EQ3: 5E3A[15:0] bits =A3, 5E3B[15:0] bits =B3, 5E3C[15:0] bits =C3 EQ4: 5E4A[15:0] bits =A4, 5E4B[15:0] bits =B4, 5E4C[15:0] bits =C4 (MSB=5E2A15, 5E2B15, 5E2C15, 5E3A15, 5E3B15, 5E3C15, 5E4A15, 5E4B15, 5E4C15; LSB= 5E2A0, 5E2B0, 5E2C0, 5E3A0, 5E3B0, 5E3C0, 5E4A0, 5E4B0, 5E4C0) An = kn x tan (πfbn /fs) 2 , Bn = cos(2π fon /fs) x 1 + tan (πfbn /fs) 1 + tan (πfbn/fs) , Cn = 1 − tan (πfbn /fs) 1 + tan (πfbn /fs) (n = 2, 3, 4) 伝達関数 1 − z −2 hn (z) = An −1 1− B nz − Cn z −2 (n = 2, 3, 4) ただし、中心周波数は以下の範囲内で設定して下さい。 fon / fs < 0.497 MS1403-J-03 2013/01 - 70 - [AK4678] 3. EQ5: 1次の High Pass Filter <High Pass Filter> fs: サンプリング周波数 fc: カットオフ周波数 k: フィルタゲイン レジスタ設定 (Note 67) 5E5A[13:0] bits =A, 5E5B[13:0] bits =B (MSB=5E5A13, 5E5B13; LSB=5E5A0, 5E5B0) 1 − 1 / tan (πfc/fs) 1 / tan (πfc/fs) A=k x , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 1 − z −1 h5H (z) = A 1 + Bz −1 ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.0001 (fc min = 4.41Hz at 44.1kHz) Note 67. [上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順] X=(上式により算出された実数のフィルタ係数) x 213 このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。 各フィルタ係数設定レジスタのMSBは符号ビットです。 合計伝達関数: H(z) = K1 x h1L (z) + K2 x h2(z) + K3 x h3 (z) + K4 x h4(z) + K 5 x h5H(z) K1 ~ 5: EQ Gain (+12 ~ -12dB, 0.5dB step). この値はレジスタ設定によって変更されます。 K1: 5EQ1G5-0 bits (Addr=6AH) K2: 5EQ2G5-0 bits (Addr=6BH) K3: 5EQ3G5-0 bits (Addr=6CH) K4: 5EQ4G5-0 bits (Addr=6DH) K5: 5EQ5G5-0 bits (Addr=6EH) カットオフ周波数、中心周波数のデフォルト値 (サンプリング周波数 = 44.1kHz): EQ1: fc=100Hz EQ2: fo2=250Hz (fb2=50Hz) EQ3: fo3=1kHz (fb3=200Hz) EQ4: fo4=3.5kHz (fb4=700Hz) EQ5: fc=10kHz MS1403-J-03 2013/01 - 71 - [AK4678] EQ1G5-0 bits EQ1G5-0 bits EQ2G5-0 bits EQ2G5-0 bits EQ3G5-0 bits GAIN (dB) EQ3G5-0 bits GAIN (dB) EQ4G5-0 bits EQ4G5-0 bits EQ5G5-0 bits EQ5G5-0 bits 30H 17H +0.5 −12 2FH 16H +1 −11.5 2EH 15H +1.5 −11 2DH 14H +2 −10.5 2CH 13H +2.5 −10 2BH 12H +3 −9.5 2AH 11H +3.5 −9 29H 10H +4 −8.5 28H 0FH +4.5 −8 27H 0EH +5 −7.5 26H 0DH +5.5 −7 25H 0CH +6 −6.5 24H 0BH +6.5 −6 23H 0AH +7 −5.5 22H 09H +7.5 −5 21H 08H +8 −4.5 20H 07H +8.5 −4 1FH 06H +9 −3.5 1EH 05H +9.5 −3 1DH 04H +10 −2.5 1CH 03H +10.5 −2 1BH 02H +11 −1.5 1AH 01H +11.5 −1 19H 00H +12 −0.5 18H 0 Table 40. 5-band Equalizerのゲイン設定 (Default: 0dB) MS1403-J-03 2013/01 - 72 - [AK4678] ■ DRC動作 DRC Block PMDRC LPF DLLPF1-0 DLLA13-0 DLLB13-0 DATT-A SMUTE Mono/ Stereo DRCM1-0 LPF Noise Suppression HPF NSLPF NSLA13-0 NSLB13-0 NSHPF NSHA13-0 NSHB13-0 NSCE NSTHL4-0 NSTHH4-0 NSREF3-0 NSATT2-0 NSGAIN2-0 NSIAFS1-0 NSOAFS1-0 HPF LPF DMHPF1-0 DMHA13-0 DMHB13-0 DMLPF1-0 DMLA13-0 DMLB13-0 HPF DHHPF1-0 DHHA13-0 DHHB13-0 VOLL DVLCL VL1X/Y5-0 VL2X/Y5-0 VL3X/Y4-0 L1G6-0 L2G6-0 L3G6-0 L4G6-0 VOLM DVLCM VOL VM1X/Y5-0 VM2X/Y5-0 VM3X/Y4-0 M1G6-0 M2G6-0 M3G6-0 M4G6-0 VOLH VH1X/Y5-0 VH2X/Y5-0 VH3X/Y4-0 H1G6-0 H2G6-0 H3G6-0 H4G6-0 DRC Limiter DRCC1-0 DLMAT1-0 DRGAIN1-0 DVLCH DAF1-0 DVLMAT2-0 DVRGAIN2-0 Figure 57. DRC Functions and Signal Path DRCM1-0 bitsによりDRC入力データのステレオ／モノラルを切り替えます。モノラル時は両chに同じデータ (Lch or Rch)が入力されます。 DRCM1 bit DRCM0 bit Lch Rch 0 0 L R (default) 0 1 L L 1 0 R R 1 1 N/A Table 41. DRCステレオ／モノラル切り替え (N/A: Not Available) 1. Noise Suppression Block (1) Low Pass Filter (LPF) 1次のLPF です。係数をNSLA13-0 bitsおよびNSLB13-0 bitsにより設定します。NSLPF bitによりON/OFFする ことが可能です。LPFがOFF の場合、オーディオデータが0dBでスルーされます。係数の設定は、NSLPF bit = “0”またはPMDRC bit = “0”のときに行って下さい。LPF は、NSCE bitの設定にかかわらず、NSLPF bit = PMDRC bit = “1”の設定がレジスタに書き込まれると、4/fs (max) 経過後、動作を開始します。 fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定 LPF: NSLA[13:0] bits =A, NSLB[13:0] bits =B (MSB=NSLA13, NSLB13; LSB=NSLA0, NSLB0) 1 − 1 / tan (πfc/fs) 1 A= , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 1 + z −1 H(z) = A 1 + Bz −1 ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.05 (fc min = 2205Hz at 44.1kHz) MS1403-J-03 2013/01 - 73 - DAC [AK4678] (2) High Pass Filter (HPF) 1次のHPF で構成されます。 係数をNSHA13-0 bitsおよびNSHB13-0 bits により設定します。NSHPF bitにより ON/OFFすることが可能です。HPFがOFFの場合、オーディオデータが0dBでスルーされます。係数の設定は、 NSHPF bit = “0”またはPMDRC bit = “0”のときに行って下さい。HPFは、NSCE bitの設定にかかわらず、NSHPF bit = “1”またはPMDRC bit = “1” の設定がレジスタに書き込まれると、4/fs (max) 経過後、動作を開始します。 fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定 HPF: NSHA[13:0] bits =A, NSHB[13:0] bits =B (MSB=NSHA13, NSHB13; LSB=NSHA0, NSHB0) 1 − 1 / tan (πfc/fs) 1 / tan (πfc/fs) A= , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 1 − z −1 H(z) = A 1 + Bz −1 ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.0001 (fc min = 4.41Hz at 44.1kHz) (3) 出力ノイズ低減機能 DRC動作中(PMDRC bit = “1”)に NSCE bit = “1” (出力ノイズ低減機能イネーブルビット)の時、微少信号入力 時の出力レベルを自動的に減衰させるノイズ低減機能が有効になります。 NSCE bit:出力ノイズ低減機能イネーブル 0: Disable (default) 1: Enable (3-1) ノイズレベル低減動作 通常動作時、NSIAF1-0 bits(Table 42)で設定された入力信号の移動平均量が、NSTHL4-0 bits(Table 43)で設定 したNoise Suppression Threshold Low Levelよりも低い場合、出力信号を減衰させます。 この減衰動作はNSREF3-0 bits(Table 44)で設定された減衰量だけ、NSATT2-0 bits (Table 45)で設定した減衰速 度でソフト遷移しながら、ボリュームを自動的に減衰させます。 移動平均パラメータ fs=8kHz fs=16kHz fs=44.1kHz 256/fs 32ms 16ms 5.8ms 512/fs 64ms 32ms 11.6ms 1024/fs 128ms 64ms 23.2ms (default) 2048/fs 256ms 128ms 46.4ms Table 42. 入力信号移動平均パラメータ(通常動作中) NSIAF1-0 bits 00 01 10 11 MS1403-J-03 2013/01 - 74 - [AK4678] Noise Suppression Step Threshold Low Level [dB] −36.0 −37.5 −39.0 : 1.5dB −60.0 : −81.0 −82.5 Table 43. Noise Suppression Threshold Low Level NSTHL4-0 bits 00H 01H 02H : 10H : 1EH 1FH (default) NSREF3-0 bits GAIN [dB] Step 0H (default) −9 1H −12 2H −15 : : AH −39 3dB BH −42 CH −45 DH −48 EH −51 FH −54 Table 44. 出力ノイズ低減機能“ON” 時の基準値設定 NSATT2 bit 0 0 0 0 1 1 1 1 NSATT1 NSATT0 減衰速度 bit bit 8kHz 16kHz 44.1kHz 0 0 1.1dB/s 2.1dB/s 5.8dB/s 0 1 2.1dB/s 4.2dB/s 11.7dB/s 1 0 4.2dB/s 8.5dB/s 23.4dB/s 1 1 8.5dB/s 17.0dB/s 46.8dB/s 0 0 17.0dB/s 33.9dB/s 93.5dB/s 0 1 67.9dB/s 187.1dB/s 33.9dB/s 1 0 N/A 1 1 Table 45. ノイズ減衰速度の設定 (N/A: Not Available) MS1403-J-03 (default) 2013/01 - 75 - [AK4678] (3-2) 出力ノイズ低減機能から通常動作への移行 出力ノイズ低減機能時、NSOAF1-0 bits(Table 46)で設定された入力信号の移動平均量が、NSTHH4-0 bits(Table 47)で設定したNoise Suppression Threshold High Level以上になった際、出力ノイズ低減動作から通常動作へ以 降します。 このリカバリ動作はボリュームが0dBになるまで、NSGAIN2-0 bits (Table 48)で設定したリカバリ速度でソフ ト遷移しながら、自動的に増加させます。 移動平均パラメータ fs=8kHz fs=16kHz fs=44.1kHz 00 4/fs 0.5ms 0.3ms 0.1ms 01 8/fs 1.0ms 0.5ms 0.2ms 10 16/fs 2.0ms 1.0ms 0.4ms (default) 11 32/fs 4.0ms 2.0ms 0.7ms Table 46. 入力信号移動平均パラメータ(出力ノイズ低減動作中) NSOAF1-0 bits Noise Suppression Step Threshold High Level [dB] −36.0 −37.5 −39.0 : 1.5dB −60.0 : −81.0 −82.5 Table 47. Noise Suppression Threshold High Level NSTHH4-0 bits 00H 01H 02H : 10H : 1EH 1FH (default) NSGAIN2 NSGAIN1 NSGAIN0 リカバリ速度 bit bit bit 8kHz 16kHz 44.1kHz 0 0 0 0.3dB/ms 0.5dB/ms 1.5dB/ms 0 0 1 0.5dB/ms 1.1dB/ms 3.0dB/ms (default) 0 1 0 1.1dB/ms 2.2dB/ms 6.0dB/ms 0 1 1 2.2dB/ms 4.4dB/ms 12.2dB/ms 1 0 0 4.5dB/ms 9.0dB/ms 24.7dB/ms 1 0 1 N/A 1 1 0 1 1 1 Table 48. 出力ノイズ低減動作から通常動作へのリカバリ速度(N/A: Not Available) MS1403-J-03 2013/01 - 76 - [AK4678] 2. Dynamic Volume Control Block AK4678はDRCの前段に、ダイナミックボリュームコントロール回路を内蔵してします。周波数帯域をLow, Middle, Highの3つのレンジに分けて、それぞれ独立にダイナミックボリュームコントロール動作をすること ができます。 (1) Low Frequency Range LPF VOLL DVLCL VL1X/Y5-0 VL2X/Y5-0 VL3X/Y4-0 L1G6-0 L2G6-0 L3G6-0 L4G6-0 DLLPF1-0 “0” data (DLLPF1-0 bits = “00”) DLLA13-0 DLLB13-0 Figure 58. DVLC Functions and Signal Path for Low Frequency Range (1-1) Low Pass Filter (LPF) 1次または2次のLPF で構成されます。係数をDLLA13-0 bitsおよびDLLB13-0 bitsにより設定します。DLLPF1-0 bitsによりON/OFFすることが可能です。LPFがOFF の場合、オーディオデータが遮断されます。係数の設定 は、DLLPF1-0 bits = “00”またはPMDRC bit = “0”のときに行って下さい。LPF は、DLLPF1-0 bits = “01” or “10” および PMDRC bit = “1”の設定がレジスタに書き込まれると、4/fs (max) 経過後、動作を開始します。 DLLPF1 bit DLLPF0 bit Mode 0 0 OFF (“0” data) (default) 0 1 1st order LPF 1 0 2nd order LPF 1 1 N/A Table 49. DLLPF動作切り替え (N/A: Not Available) fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定 LPF: DLLA[13:0] bits =A, DLLB[13:0] bits =B (MSB=DLLA13, DLLB13; LSB=DLLA0, DLLB0) 1 − 1 / tan (πfc/fs) 1 A= , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 (1st order) 1 + z −1 H(z) = A −1 1 + Bz 伝達関数 (2nd order) 1 + z −1 1 + z −1 H(z) = A ｘ A −1 −1 1 + Bz 1 + Bz ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.002 (fc min = 88Hz at 44.1kHz) MS1403-J-03 2013/01 - 77 - [AK4678] (1-2) Dynamic Volume Control Curve DVLCカーブの変極点として、3つのポイント(VL1X5-0 bits, VL1Y5-0 bits, VL2X5-0 bits, VL2Y5-0 bits, VL3X4-0 bits, VL3Y4-0 bits) を設定することができます。変極点の設定は、(X1L, Y1L), (X2L, Y2L), (X3L, Y3L)の値をデシ ベル換算した値となります。ただし、変極点はVL1X ≤ VL2X ≤ VL3X, VL1Y ≤ VL2Y ≤ VL3Yとなるように設 定して下さい。また、それぞれの傾きをL1G6-0 bits, L2G6-0 bits, L3G6-0 bits, L4G6-0 bitsで設定します。X4L は固定(Full scale)で、Y4LはL4Gの値から算出されます。DVLCゲインの初期値は、L1Gで設定した値です。 Full scale (X3L, Y3L) (X4L, Y4L) L4G DVLC Output Level (X2L, Y2L) (X1L, Y1L) L3G L2G L1G (0, 0) DVLC Input Level Full scale Figure 59. DVLC Curve for Low Frequency Range VL1X/Y5-0 bits Dynamic Volume Control Point Step VL2X/Y5-0 bits [dB] 00H 0 (default) 01H −1.5 02H −3.0 1.5dB : : 2EH −69.0 2FH −70.5 30H N/A N/A : : 3FH N/A Table 50. DVLC Point Setting for X/Y1, X/Y2 (N/A: Not available) VL3X/Y4-0 bits 00H 01H 02H : 1EH 1FH Dynamic Volume Control Point Step [dB] 0 −1.5 −3.0 1.5dB : −45.0 −46.5 Table 51. DVLC Point Setting for X/Y3 MS1403-J-03 (default) 2013/01 - 78 - [AK4678] 傾き設定 L1G = L3G = Y1L X1L x 16, L2G = (Y3L – Y2L ) (X3L – X2L) (Y2L – Y1L ) (X2L – X1L) x 16, L4G = x 16, (Y4L – Y3L ) (X4L – X3L) x 16, 上記計算式により算出された結果の小数点以下を四捨五入した整数値がSlope Dataとなります。 L1G6-0 bits, L2G6-0 bits, Slope Data L3G6-0 bits, L4G6-0 bits 00H 0 (default) 01H 1 02H 2 : : 7EH 126 7FH 127 Table 52. DVLC Slope Setting for Low Frequency Range MS1403-J-03 2013/01 - 79 - [AK4678] (2) Middle Frequency Range Bypass (DMHPF1-0 = DMLPF1-0 bits = “00”) HPF LPF DMHPF1-0 DMHA13-0 DMHB13-0 DMLPF1-0 DMLA13-0 DMLB13-0 VOLM DVLCM VM1X/Y5-0 VM2X/Y5-0 VM3X/Y4-0 M1G6-0 M2G6-0 M3G6-0 M4G6-0 Figure 60. DVLC Functions and Signal Path for Middle Frequency Range (2-1) High Pass Filter (HPF) 1次または2次のHPF で構成されます。 係数をDMHA13-0 bitsおよびDMHB13-0 bits により設定します。 DMHPF1-0 bitsにより ON/OFFすることが可能です。HPFがOFFの場合、オーディオデータが0dBでスルーさ れます。係数の設定は、DMHPF1-0 bits = “00”またはPMDRC bit = “0”のときに行って下さい。HPFは、 DMHPF1-0 bits = “01” or “10” および PMDRC bit = “1” の設定がレジスタに書き込まれると、4/fs (max) 経過後、 動作を開始します。 DMHPF1 bit DMHPF0 bit Mode 0 0 Bypass (default) 0 1 1st order HPF 1 0 2nd order HPF 1 1 N/A Table 53. DMHPF動作切り替え (N/A: Not Available) fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定 HPF: DMHA[13:0] bits =A, DMHB[13:0] bits =B (MSB=DMHA13, DMHB13; LSB=DMHA0, DMHB0) 1 − 1 / tan (πfc/fs) 1 / tan (πfc/fs) A= , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 (1st order) 1 − z −1 H(z) = A −1 1 + Bz 伝達関数 (2nd order) 1 − z −1 1 − z −1 H(z) = A ｘ A −1 −1 1 + Bz 1 + Bz ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.0001 (fc min = 4.41Hz at 44.1kHz) MS1403-J-03 2013/01 - 80 - [AK4678] (2-2) Low Pass Filter (LPF) 1次または2次のLPF で構成されます。係数をDMLA13-0 bitsおよびDMLB13-0 bitsにより設定します。 DMLPF1-0 bitsによりON/OFFすることが可能です。LPFがOFF の場合、オーディオデータが0dBでスルーさ れます。係数の設定は、DMLPF1-0 bits = “00”またはPMDRC bit = “0”のときに行って下さい。LPF は、DMLPF1-0 bits = “01” or “10” および PMDRC bit = “1”の設定がレジスタに書き込まれると、4/fs (max) 経過後、動作を開 始します。 DMLPF1 bit DMLPF0 bit Mode 0 0 Bypass (default) 0 1 1st order LPF 1 0 2nd order LPF 1 1 N/A Table 54. DMLPF動作切り替え (N/A: Not Available) fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定 LPF: DMLA[13:0] bits =A, DMLB[13:0] bits =B (MSB=DMLA13, DMLB13; LSB=DMLA0, DMLB0) 1 − 1 / tan (πfc/fs) 1 A= , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 (1st order) 1 + z −1 H(z) = A −1 1 + Bz 伝達関数 (2nd order) 1 + z −1 1 + z −1 H(z) = A ｘ A −1 −1 1 + Bz 1 + Bz ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.05 (fc min = 2205Hz at 44.1kHz) MS1403-J-03 2013/01 - 81 - [AK4678] (2-3) Dynamic Volume Control Curve DVLCカーブの変極点として、3つのポイント(VM1X5-0 bits, VM1Y5-0 bits, VM2X5-0 bits, VM2Y5-0 bits, VM3X4-0 bits, VM3Y4-0 bits) を設定することができます。変極点の設定は、(X1M, Y1M), (X2M, Y2M), (X3M, Y3M) の値をデシベル換算した値となります。ただし、変極点はVM1X ≤ VM2X ≤ VM3X, VM1Y ≤ VM2Y ≤ VM3Y となるように設定して下さい。また、それぞれの傾きをM1G6-0 bits, M2G6-0 bits, M3G6-0 bits, M4G6-0 bitsで 設定します。X4Mは固定(Full scale)で、Y4MはM4Gの値から算出されます。DVLCゲインの初期値は、M1Gで 設定した値です。HPF, LPFがBypass (DMHPF1-0 = DMLPF1-0 bits = “00”)の時、オーディオデータは0dBでス ルーされます。 Full scale (X3M, Y3M) (X4M, Y4M) M4G DVLC Output Level (X2M, Y2M) (X1M, Y1M) M3G M2G M1G (0, 0) DVLC Input Level Full scale Figure 61. DVLC Curve for Middle Frequency Range VM1X/Y5-0 bits Dynamic Volume Control Point Step VM2X/Y5-0 bits [dB] 00H 0 (default) 01H −1.5 02H −3.0 1.5dB : : 2EH −69.0 2FH −70.5 30H N/A N/A : : 3FH N/A Table 55. DVLC Point Setting for X/Y1, X/Y2 (N/A: Not available) VM3X/Y4-0 bits 00H 01H 02H : 1EH 1FH Dynamic Volume Control Point Step [dB] 0 −1.5 −3.0 1.5dB : −45.0 −46.5 Table 56. DVLC Point Setting for X/Y3 MS1403-J-03 (default) 2013/01 - 82 - [AK4678] 傾き設定 M1G = M3G = Y1M X1M x 16, M2G = (Y3M – Y2M) (X3M – X2M) (Y2M – Y1M) (X2M – X1M) x 16, M4G = x 16, (Y4M – Y3M) (X4M – X3M) x 16, 上記計算式により算出された結果の小数点以下を四捨五入した整数値がSlope Dataとなります。 M1G6-0 bits, M2G6-0 bits, Slope Data M3G6-0 bits, M4G6-0 bits 00H 0 (default) 01H 1 02H 2 : : 7EH 126 7FH 127 Table 57. DVLC Slope Setting for Middle Frequency Range MS1403-J-03 2013/01 - 83 - [AK4678] (3) High Frequency Range HPF VOLH DHHPF1-0 “0” data (DHHPF1-0 bits = “00”) DHHA13-0 DHHB13-0 DVLCH VH1X/Y5-0 VH2X/Y5-0 VH3X/Y4-0 H1G6-0 H2G6-0 H3G6-0 H4G6-0 Figure 62. DVLC Functions and Signal Path for High Frequency Range (3-1) High Pass Filter (HPF) 1次または2次のHPF で構成されます。係数をDHHA13-0 bitsおよびDHHB13-0 bits により設定します。 DHHPF1-0 bitsにより ON/OFFすることが可能です。HPFがOFFの場合、オーディオデータが遮断されます。 係数の設定は、DHHPF1-0 bits = “00”またはPMDRC bit = “0”のときに行って下さい。HPFは、DHHPF1-0 bits = “01” or “10” およびPMDRC bit = “1” の設定がレジスタに書き込まれると、4/fs (max) 経過後、動作を開始しま す。 DHHPF1 bit DHHPF0 bit Mode 0 0 OFF (“0” data) (default) 0 1 1st order HPF 1 0 2nd order HPF 1 1 N/A Table 58. DHHPF動作切り替え (N/A: Not Available) fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定 HPF: DHHA[13:0] bits =A, DHHB[13:0] bits =B (MSB=DHHA13, DMHB13; LSB=DHHA0, DHHB0) 1 − 1 / tan (πfc/fs) 1 / tan (πfc/fs) A= , 1 + 1 / tan (πfc/fs) B= 1 + 1 / tan (πfc/fs) 伝達関数 (1st order) 1 − z −1 H(z) = A −1 1 + Bz 伝達関数 (2nd order) 1 − z −1 1 − z −1 H(z) = A ｘ A −1 −1 1 + Bz 1 + Bz ただし、カットオフ周波数は以下の範囲内で設定して下さい。 fc/fs ≥ 0.0001 (fc min = 4.41Hz at 44.1kHz) MS1403-J-03 2013/01 - 84 - [AK4678] (3-2) Dynamic Volume Control Curve DVLCカーブの変極点として、3つのポイント(VH1X5-0 bits, VH1Y5-0 bits, VH2X5-0 bits, VH2Y5-0 bits, VH3X4-0 bits, VH3Y4-0 bits) を設定することができます。きます。変極点の設定は、(X1H, Y1H), (X2H, Y2H), (X3H, Y3H)の値をデシベル換算した値となります。ただし、変極点はVH1X ≤ VH2X ≤ VH3X, VH1Y ≤ VH2Y ≤ VH3Yとなるように設定して下さい。また、それぞれの傾きをH1G6-0 bits, H2G6-0 bits, H3G6-0 bits, H4G6-0 bits で設定します。X4Hは固定(Full scale)で、Y4HはH4Gの値から算出されます。DVLCゲインの初期値は、H1G で設定した値です。 Full scale (X3H, Y3H) (X4H, Y4H) H4G DVLC Output Level (X2H, Y2H) (X1H, Y1H) H3G H2G H1G (0, 0) DVLC Input Level Full scale Figure 63. DVLC Curve for High Frequency Range VH1X/Y5-0 bits Dynamic Volume Control Point Step VH2X/Y5-0 bits [dB] 00H 0 (default) 01H −1.5 02H −3.0 1.5dB : : 2EH −69.0 2FH −70.5 30H N/A N/A : : 3FH N/A Table 59. DVLC Point Setting for X/Y1, X/Y2 (N/A: Not available) VH3X/Y4-0 bits 00H 01H 02H : 1EH 1FH Dynamic Volume Control Point Step [dB] 0 −1.5 −3.0 1.5dB : −45.0 −46.5 Table 60. DVLC Point Setting for X/Y3 MS1403-J-03 (default) 2013/01 - 85 - [AK4678] 傾き設定 H1G = H3G = Y1H X1H x 16, H2G = (Y3 H – Y2H ) (X3H – X2H) (Y2 H – Y1H ) (X2H – X1H) x 16, H4G = x 16, (Y4 H – Y3H ) (X4H – X3H) x 16 上記計算式により算出された結果の小数点以下を四捨五入した整数値がSlope Dataとなります。 H1G6-0 bits, H2G6-0 bits, Slope Data H3G6-0 bits, H4G6-0 bits 00H 0 (default) 01H 1 02H 2 : : 7EH 126 7FH 127 Table 61. DVLC Slope Setting for High Frequency Range MS1403-J-03 2013/01 - 86 - [AK4678] (4) Dynamic Volume Control ダイナミックボリュームコントロール回路では、DAF1-0 bits(Table 62)で設定されたDVLC入力信号の移動平 均量が、各帯域で設定したDVLCカーブの出力レベルとなるように、DVLMAT2-0 bits(Table 63)で設定した減 衰速度、DVRGAIN2-0 bits(Table 64)で設定したリカバリ速度で、ボリュームを自動的に調整します。 DAF1-0 bits 00 01 10 11 移動平均パラメータ fs=8kHz fs=16kHz fs=44.1kHz 256/fs 32ms 16ms 5.8ms 512/fs 64ms 32ms 11.6ms 1024/fs 128ms 64ms 23.2ms 2048/fs 256ms 128ms 46.4ms (default) Table 62. DVLC 移動平均パラメータ設定 DVLMAT2 bit 0 0 0 0 1 1 1 1 DVLMAT1 DVLMAT0 減衰速度 bit bit 8kHz 16kHz 0 0 1.1dB/s 2.1dB/s 0 1 2.1dB/s 4.2dB/s 1 0 4.2dB/s 8.5dB/s 1 1 8.5dB/s 17.0dB/s 0 0 17.0dB/s 33.9dB/s 0 1 33.9dB/s 67.9dB/s 1 0 67.9dB/s 135.8dB/s 1 1 N/A Table 63. DVLC減衰速度(N/A: Not Available) DVRGAIN 2 bit 0 0 0 0 1 1 1 1 DVRGAIN1 DVRGAIN0 bit bit 0 0 1 1 0 0 1 1 44.1kHz 5.8dB/s 11.7dB/s 23.4dB/s 46.8dB/s 93.5dB/s 187.1dB/s 374.3dB/s (default) リカバリ速度 8kHz 16kHz 44.1kHz 0 0.07dB/s 0.13dB/s 0.37dB/s 1 0.13dB/s 0.27dB/s 0.73dB/s 0 0.27dB/s 0.53dB/s 1.46dB/s 1 0.53dB/s 1.06dB/s 2.92dB/s 0 2.12dB/s 1.06dB/s 5.84dB/s 4.24dB/s 1 2.12dB/s 11.7dB/s 4.24dB/s 8.48dB/s 23.4dB/s 0 N/A 1 Table 64. DVLCリカバリ速度(N/A: Not Available) MS1403-J-03 (default) 2013/01 - 87 - [AK4678] 3. Dynamic Range Control Block ダイナミックレンジコントロール回路では、圧縮レベルを3段階調整することができ、DRCC1-0 bits(Table 65) により設定します。DRCC1-0 bits = “00”の場合、DRC Offとなり、オーディオデータが0dBでスルーされます が、リミッタ、リカバリ動作は常にONです。設定は、PMDRC bit = “0”のときに行って下さい。 DRC Off Low Mid DRC Output Level (dB) 0dB High -6dB -6dB 0dB +3.5dB DRC Input Level (dB) Figure 64. DRC Gain Curve DRCC1 bit DRCC0 bit Compression Level 0 0 OFF (default) 0 1 Low 1 0 Middle 1 1 High Table 65. DRC Compression Level切り替え 1. DRC リミッタ動作 DRCリミッタ動作では、DRC出力レベルが0dBFSを超えた場合、リミッタ動作を行います。DLMAT2-0 bits (Table 66)で設定した減衰速度でソフト遷移しながら、ボリュームを自動的に減衰させます。 DLMAT2 bit 0 0 0 0 1 1 1 1 DLMAT1 DLMAT0 減衰速度 bit bit 8kHz 16kHz 44.1kHz 0 0 0.1dB/ms 0.3dB/ms 0.7dB/ms (default) 0 1 0.3dB/ms 0.5dB/ms 1.5dB/ms 1 0 0.5dB/ms 1.1dB/ms 3.0dB/ms 1 1 1.1dB/ms 2.2dB/ms 6.0dB/ms 0 0 2.2dB/ms 4.4dB/ms 12.2dB/ms 0 1 4.5dB/ms 9.0dB/ms 24.7dB/ms 1 0 N/A 1 1 Table 66. DRC出力リミッタ動作時の減衰速度(N/A: Not Available) MS1403-J-03 2013/01 - 88 - [AK4678] 2. DRCリカバリ動作 DRCリカバリ動作は、ボリュームが0dB、またはリミッタ検出レベルに到達するまで、DRGAIN1-0 bits (Table 67)で設定したリカバリ速度でソフト遷移しながら、ボリュームを自動的に増加させます。 DRGAIN1 bit 0 0 1 1 DRGAIN0 リカバリ速度 bit 8kHz 16kHz 44.1kHz 0 1.1dB/s 2.1dB/s 5.9dB/s 1 2.1dB/s 4.2dB/s 11.7dB/s 0 4.2dB/s 8.5dB/s 23.4dB/s 1 8.5dB/s 17.0dB/s 46.7dB/s Table 67. DRC出力リカバリ動作時のリカバリ速度 MS1403-J-03 (default) 2013/01 - 89 - [AK4678] ■ 出力ディジタルボリューム (DATT-A) AK4678はMUTEを含む0.5dBステップ、128レベルのチャネル独立ディジタル出力ボリューム(DATT-A)を内 蔵します。このボリュームはDACの前段にあり、入力データを+6dBから−57dBまで減衰、またはミュートし ます。OVOLC bitを “1”にすると、OVL6-0 bitsでLch, Rchのボリュームを同時にコントロールできます。OVOLC bitが “0”の場合、Lch, Rchのボリュームは独立にコントロールできます。また、ATT設定間の遷移は128/fs ま たは256/fsでソフト遷移します。遷移ステップはOVTM bit (Table 69)で設定します。OVTM bit = “1”のとき、 00H(+6dB)から7FH(MUTE)までには256/fs(5.8ms@fs=44.1kHz)かかります。 OVL/R6-0 bits Gain Step 00H +6.0dB 01H +5.5dB 02H +5.0dB : : 0.5dB 0CH 0dB (default) : : 7DH −56.5dB 7EH −57.0dB 7FH MUTE (−∞) Table 68. 出力ディジタルボリュームAの設定値 OVTM bit 0 1 Transition time between OVL/R6-0 bits = 00H and 7FH Setting fs=8kHz fs=44.1kHz 128/fs 16ms 2.9ms 256/fs 32ms 5.8ms Table 69. 出力ディジタルボリュームAの遷移時間設定 MS1403-J-03 (default) 2013/01 - 90 - [AK4678] ■ ソフトミュート機能 DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTE bitでコントロール できます。SMUTE bitを “1”にするとOVTM bitで設定したサイクルで入力データが−∞ (“0”)までアテネーショ ンされます。SMUTE bitを “0”にすると−∞ 状態が解除され、−∞ からOVTM bitで設定したサイクルで、 OVL/R6-0 bitsで設定したボリューム値まで復帰します。ソフトミュート開始後、OVTM bitで設定したサイク ル以内に解除されるとアテネーションが中断され、同じサイクルで、OVL/R6-0 bitsで設定したボリューム値 まで復帰します(Figure 65)。ソフトミュート機能は信号を止めずに信号源を切り替える場合などに有効です。 S MU TE bit O VT M bit O V L/R6 -0 bits O VT M bit (1 ) (3 ) A tte nu a tion -∞ GD (2 ) GD A na lo g O u tpu t Figure 65. ソフトミュート機能 (1) OVTM bitで設定したサイクルで入力データが−∞ (“0”)までアテネーションされます。 (2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。 (3) ソフトミュート開始後、OVTM bitで設定したサイクル以内に解除されるとアテネーションが中断され、 同じサイクルで、OVL/R6-0 bitsで設定したボリューム値まで復帰します。 MS1403-J-03 2013/01 - 91 - [AK4678] ■ 受話録音用ディジタルボリューム (DATT-B) AK4678はMUTEを含む0.5dBステップ、128レベルの受話録音用ディジタルボリューム(DATT-B)を内蔵しま す。このボリュームはSRCAIのブロックにあり、BVL6-0 bitsで設定し、入力データを+6dBから−57dBまで減 衰、またはミュートします。また、ATT設定間の遷移は128/fs または256/fsでソフト遷移します。遷移ステッ プはOVTMB bit (Table 71)で設定します。OVTMB bit = “1”のとき、00H(+6dB)から7FH(MUTE)までには 256/fs(5.8ms@fs=44.1kHz, PMMIX bit = “1”)かかります。 BVL6-0 bits Gain Step 00H +6.0dB 01H +5.5dB 02H +5.0dB : : 0.5dB 0CH 0dB (default) : : 7DH −56.5dB 7EH −57.0dB 7FH MUTE (−∞) Table 70. 出力ディジタルボリュームBの設定値 Transition time between BVL6-0 bits = 00H and 7FH Setting fs=8kHz fs=44.1kHz 0 128/fs 16ms 2.9ms 1 256/fs 32ms 5.8ms (default) (PMMIX bit = “0”: fs = SYNCB Frequency, PMMIX bit = “1”: fs = LRCK Frequency) Table 71. 出力ディジタルボリュームBの遷移時間設定 OVTMB bit ■ 受話音量調整用ディジタルボリューム (DATT-C) AK4678はMUTEを含む0.5dBステップ、128レベルの受話録音用ディジタルボリューム(DATT-C)を内蔵しま す。このボリュームはSRCA1のブロックにあり、CVL6-0 bitsで設定し、入力データを+6dBから−57dBまで減 衰、またはミュートします。また、ATT設定間の遷移は128/fs または256/fsでソフト遷移します。遷移ステッ プはOVTMB bit(Table 73)で設定します。OVTMB bit = “1”のとき、00H(+6dB)から7FH(MUTE)までには 256/fs(5.8ms@fs=44.1kHz, PMMIX bit = “1”)かかります。 CVL6-0 bits Gain Step 00H +6.0dB 01H +5.5dB 02H +5.0dB : : 0.5dB 0CH 0dB (default) : : 7DH −56.5dB 7EH −57.0dB 7FH MUTE (−∞) Table 72. 出力ディジタルボリュームCの設定値 Transition time between CVL6-0 bits = 00H and 7FH Setting fs=8kHz fs=44.1kHz 0 128/fs 16ms 2.9ms 1 256/fs 32ms 5.8ms (default) (PMMIX bit = “0”: fs = SYNCB Frequency, PMMIX bit = “1”: fs = LRCK Frequency) Table 73. 出力ディジタルボリュームCの遷移時間設定 OVTMB bit MS1403-J-03 2013/01 - 92 - [AK4678] ■ B/T通話サイドトーン用ディジタルボリューム (SVOLB) AK4678は6dBステップ、5レベルのB/T通話サイドトーン用ディジタルボリュームを内蔵します。このボリュ ームはSVB2-0 bits で設定し、出力データを0dBから−24dBまで減衰します。 SVB2-0 bits Gain 0H 0dB (default) 1H −6dB 2H −12dB 3H −18dB 4H −24dB Others N/A Table 74. サイドトーンボリュームB 設定値 (N/A: Not available) ■ B/Tマイク用ディジタルボリューム (BIVOL) AK4678は6dBステップ、5レベルのB/Tマイク用ディジタルボリュームを内蔵します。このボリュームは BIV2-0 bitsで設定し、入力データを0dBから−24dBまで減衰します。 BIV2-0 bits Gain 0H 0dB (default) 1H −6dB 2H −12dB 3H −18dB 4H −24dB Others N/A Table 75. 入力ディジタルボリュームB設定値 (N/A: Not available) MS1403-J-03 2013/01 - 93 - [AK4678] ■ ディジタルブロックの各信号パスおよびミキシング設定 (Figure 50) PMADL, PMADR, PMDML, PMDMR bitsはADCのパワーマネジメントと出力データの選択を兼用します。モ ノラル動作時、両chに同じデータ(Lch or Rch)が出力されます。 PMADL bit PMADR bit ADC Lch data ADC Rch data 0 0 All “0” All “0” (default) 0 1 Rch Input Signal Rch Input Signal 1 0 Lch Input Signal Lch Input Signal 1 1 Lch Input Signal Rch Input Signal Table 76. ADCモノラル／ステレオ切り替え (Analog MIC: DMIC bit = “0”) PMDML bit PMDMR bit ADC Lch data ADC Rch data 0 0 All “0” All “0” (default) 0 1 Rch Input Signal Rch Input Signal 1 0 Lch Input Signal Lch Input Signal 1 1 Lch Input Signal Rch Input Signal Table 77. ADCモノラル／ステレオ切り替え (Digital MIC: DMIC bit = “1) PFSEL bitでProgrammable Filterに入力するデータを選択します。 PFSEL bit Programmable Filter Input 0 ADC Output (selected by Table 76) (default) 1 SDTI Input (selected by Table 84) Table 78. Programmable Filter入力信号切り替え ADM bit = “1”のとき、ALCの出力データを(L+R)/2としてSDTOおよびSVOLAの両chにそれぞれ出力します。 ADM bit Lch Rch 0 L R (default) 1 (L+R)/2 (L+R)/2 Table 79. ALC出力モノラルミキシング PFSDO bitでSDTOおよびSVOLAの両chに入力するデータを選択します。 PFSDO bit 0 1 SDTO and SVOLA Input ADC Output (selected by Table 76) Programmable Filter Output (selected by Table 79) Table 80. SDTO, SVOLA入力信号切り替え MS1403-J-03 (default) 2013/01 - 94 - [AK4678] SDOL1-0およびSDOR1-0 bitsにより、Table 80で選択されたデータとMIX1L/Rの出力データをL/R独立にミキ シングしてSDTOに出力します。 SDOL1 bit 0 0 1 1 SDOL0 bit 0 1 0 1 SDTO Lch Lch Signal selected by Table 80 MIX1L (Lch Signal selected by Table 80) + (MIX1L) (Lch Signal selected by Table 80)/2 + (MIX1L)/2 Table 81. SDTO Lch 出力ミキシング SDOR1 bit 0 0 1 1 SDOR0 bit 0 1 0 1 SDTO Rch Rch Signal selected by Table 80 MIX1R (Rch Signal selected by Table 80) + (MIX1R) (Rch Signal selected by Table 80)/2 + (MIX1R)/2 Table 82. SDTO Rch 出力ミキシング (default) (default) SDOD bit = “1”のとき、SDTO出力をDisable (“L” 固定)することができます。SVOLAへの入力データはDisable されません。 SDOD bit 0 1 SDTO Enable (Output) Disable (“L” Output) Table 83. SDTO Disable (default) SDIM1-0 bitsによりSDTI入力データのステレオ／モノラルを切り替えます。モノラル時は両chに同じデータ (Lch or Rch)が入力されます。 SDIM1 bit SDIM0 bit Lch Rch 0 0 L R (default) 0 1 L L 1 0 R R 1 1 N/A Table 84. SDTIステレオ／モノラル切り替え (N/A: Not available) PFMXL1-0およびPFMXR1-0 bitsにより、Table 84で選択されたデータとSVOLAの出力データをL/R独立にミ キシングして5-band EQに入力します。 PFMXL1 bit 0 0 1 1 PFMXL0 bit 5-band EQ Lch Input 0 Lch Signal selected by Table 84 1 SVOLA Lch 0 (Lch Signal selected by Table 84) + (SVOLA Lch) 1 N/A Table 85. 5-band EQ Lch入力ミキシング1 (N/A: Not available) PFMXR1 bit 0 0 1 1 PFMXR0 bit 5-band EQ Rch Input 0 Rch Signal selected by Table 84 1 SVOLA Rch 0 (Rch Signal selected by Table 84) + (SVOLA Rch) 1 N/A Table 86. 5-band EQ Rch入力ミキシング1 (N/A: Not available) MS1403-J-03 (default) (default) 2013/01 - 95 - [AK4678] SRMXL1-0およびSRMXR1-0 bitsにより、Table 85およびTable 86で選択されたデータとSRC-Bの出力データを L/R独立にミキシングして5-band EQに入力します。 SRMXL1 bit SRMXL0 bit 5-band EQ Lch Input 0 0 Signal selected by Table 85 (default) 0 1 MIX1L 1 0 (Signal selected by Table 85) + (MIX1L) 1 1 N/A Table 87. 5-band EQ Lch入力ミキシング2 (N/A: Not available) SRMXR1 bit SRMXR0 bit 5-band EQ Rch Input 0 0 Signal selected by Table 86 (default) 0 1 MIX1R 1 0 (Signal selected by Table 86) + (MIX1R) 1 1 N/A Table 88. 5-band EQ Rch入力ミキシング2 (N/A: Not available) DASEL1-0 bitsによりDACに入力するデータを切り替えます。 DASEL1 bit 0 0 1 1 DASEL0 bit DAC Lch DAC Rch 0 DATT-A Lch DATT-A Rch 1 DRC Lch DRC Rch 0 SDTI Lch SDTI Rch 1 N/A Table 89. DAC入力信号切り替え (N/A: Not available) (default) MX1L2-0 bits でAudio I/F のLchに入力するデータのミキシングを設定します。 MX1L2 bit 0 0 0 0 1 1 1 1 MX1L1 bit MX1L0 bit Audio I/F Lch Input 0 0 DATT-B (default) 0 1 BIVOL Lch 1 0 BIVOL Rch 1 1 ((BIVOL Lch) + (BIVOL Rch))/2 0 0 (DATT-B) + (BIVOL Lch) 0 1 (DATT-B) + (BIVOL Rch) 1 0 ((BIVOL Lch) + (BIVOL Rch))/2 + (DATT-B))/2 1 1 N/A Table 90. Audio I/F Lch 入力ミキシング(N/A: Not available) MX1R2-0 bits でAudio I/F のRch に入力するデータのミキシングを設定します。 MX1R2 bit 0 0 0 0 1 1 1 1 MX1R1 bit MX1R0 bit Audio I/F Rch Input 0 0 DATT-B (default) 0 1 BIVOL Lch 1 0 BIVOL Rch 1 1 ((BIVOL Lch) + (BIVOL Rch))/2 0 0 (DATT-B) + (BIVOL Lch) 0 1 (DATT-B) + (BIVOL Rch) 1 0 ((BIVOL Lch) + (BIVOL Rch))/2 + (DATT-B))/2 1 1 N/A Table 91. Audio I/F Rch 入力ミキシング (N/A: Not available) MS1403-J-03 2013/01 - 96 - [AK4678] MX2A1-0 bitsで MIX2Cに入力するデータのミキシングを設定します。 MX2A1 bit 0 0 1 1 MX2A0 bit MIX2C Input 0 BIVOL Lch 1 BIVOL Rch 0 (BIVOL Lch ) + (BIVOL Rch) 1 ((BIVOL Lch ) + (BIVOL Rch))/2 Table 92. MIX2C 入力ミキシング1 (default) MX2B1-0 bits で MIX2C に入力するデータのミキシングを設定します。 MX2B1 bit 0 0 1 1 MX2B0 bit MIX2C Input 0 DATT-A Lch 1 DATT-A Rch 0 (DATT-A Lch) + (DATT-A Rch) 1 ((DATT-A Lch) + (DATT-A Rch))/2 Table 93. MIX2C 入力ミキシング2 (default) MX2C1-0 bits で SRCAO と SVOLB に入力するデータのミキシングを設定します。 MX2C1 bit 0 0 1 1 MX2C0 bit SRCAO/SVOLB Input 0 MIX2A 1 MIX2B 0 (MIX2A) + (MIX2B) 1 ((MIX2A) + (MIX2B))/2 Table 94. SRCAO/SVOLB 入力ミキシング (default) MXSB2-0 bits でSRCBO に入力するデータのミキシングを設定します。 MXSB2 bit MXSB1 bit MXSB0 bit 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 1 0 1 1 1 1 1 0 1 SRCBO Lch SRCBO Rch DATT-A Lch DATT-A Rch DATT-A Lch ← DATT-A Rch ← (DATT-A Lch) + (DATT-A Rch) ← ((DATT-A Lch) + (DATT-A Rch))/2 ← ((DATT-A Lch) + (DATT-A Rch))/2 ← + (DATT-C) Lch Signal selected by Table 80 Rch Signal selected by Table 80 DATT-C ← Table 95. SRCBO 入力ミキシング (default) SDOAD bit = “1”のとき、SDTOA出力をDisable (“L”固定)することができます。SVOLBへの入力データは Disableされません。 SDOAD bit SDTOA 0 Enable (Output) 1 Disable (“L” Output) Table 96. SDTOA Disable MS1403-J-03 (default) 2013/01 - 97 - [AK4678] SBMX1-0 bitsにより、SDTIAの入力データとSVOLBの出力データをミキシングし、DATT-Cを経由してSDTOBに出 力します。 SBMX1 bit SBMX0 bit DATT-C Input 0 0 SRCAI (default) 0 1 SVOLB 1 0 (SRCAI) + (SVOLB) 1 1 N/A Table 97. SDTOB ミキシング (N/A: Not available) SDOBD bit = “1”のとき、SDTOB出力をDisable (“L”固定)することができます。 SDOBD bit SDTOB 0 Enable (Output) 1 Disable (“L” Output) Table 98. SDTOB Disable MS1403-J-03 (default) 2013/01 - 98 - [AK4678] ■ ステレオライン出力 (LOUT/ROUT pins) DACL bitおよびDACR bitを “1”にすると、DACのLch, Rch信号をそれぞれLOUT, ROUT pinsからシングルエン ドで出力します。通常動作時(PMDAC=PML/RO bits = “1”, LOPS bit = “0”) にDACL=DACR bits = “0”にすると、 出力をOFFにすることも可能です。この時、LOUT, ROUT pinsはVCOM電圧(typ. 0.8 x AVDD)を出力します。 また、負荷抵抗はmin. 10kΩです。PMLO=PMRO=LOPS bits = “0” にすると、パワーダウン状態になりVSS1 に100kΩ(typ)でプルダウンされます。LOPS bit = “1”とすると、パワーセーブモードになります。また、LOPS bit = “1”として、PMLO, PMRO bitsでパワーダウンのON/OFF を行うと、ON/OFF 時に発生するポップ音を低 減することができます。このとき、Figure 67に示すようにCカップル後、ラインアウトのラインを20kΩの抵 抗でプルダウンして下さい。立ち上がりおよび立下がりの時間はC=1μF, AVDD=1.8Vのとき、最大300msで す。ステレオラインアウトは、PMLO=PMRO bits = “1”かつLOPS bit = “0”でパワーアップ状態となります。 ステレオライン出力のボリュームはLVL2-0 bitsで設定します。LOM bit = “1”のとき、DACの出力信号は(L+R) のモノラル信号としてLOUT, ROUT pinsに出力されます。 LVL2-0 bits DACL bit DAC Lch DACR bit x LOM bit M I X LOUT pin M I X ROUT pin DACL bit x LOM bit DACR bit DAC Rch Figure 66. ステレオライン出力 LOPS bit 0 1 LOPS bit 0 1 PMLO bit 0 1 0 1 Mode LOUT pin Power-down Pull-down to VSS1 Normal Operation Normal Operation Power-save Fall down to VSS1 Power-save Rise up to common voltage Table 99. ラインアウトLchのモード設定 PMRO bit Mode ROUT pin 0 Power-down Pull-down to VSS1 1 Normal Operation Normal Operation 0 Power-save Fall down to VSS1 1 Power-save Rise up to common voltage Table 100. ラインアウトRchのモード設定 (default) (default) LVL2-0 bits Attenuation 7H N/A 6H N/A 5H +6dB 4H +3dB 3H 0dB (default) 2H −3dB 1H −6dB 0H −9dB Table 101. ラインアウトボリューム設定 (N/A: Not available) MS1403-J-03 2013/01 - 99 - [AK4678] LOUT ROUT 1μF 220Ω 20kΩ Figure 67. ステレオライン出力外付け回路 (ポップ音低減回路使用時) <ステレオライン出力コントロールシーケンス(ポップ音低減回路使用時)> (2 ) (5 ) P M L O b it P M R O b it (1) (3 ) (4 ) (6 ) L O P S bi t L O U T p in R O U T p in N o r m a l O u tp u t ≥ 300 m s ≥ 300 m s Figure 68. ステレオラインコントロールシーケンス (ポップ音低減回路使用時) (1) パワーセーブモードをON します。LOPS bit = “1” (2) パワーダウンを解除します。PMLO=PMRO bits = “1” LOUT, ROUT pins がVCOM電圧(typ. 0.8 x AVDD)まで立ち上がります。立ち上がり時間はC=1μF, AVDD=1.8Vのとき200ms (max 300ms)です。 (3) LOUT, ROUT pin が立ち上がった後でパワーセーブモードを解除します。LOPS bit = “0” ステレオライン出力が可能になります。 (4) パワーセーブモードをON します。LOPS bit = “1” (5) パワーダウンに設定します。PMLO=PMRO bits = “0” LOUT, ROUT pins が立ち下がります。立ち下がり時間はC=1μF, AVDD=1.8Vのとき200ms (max 300ms)です。 (6) LOUT, ROUT pinsが立ち下がった後でパワーセーブモードを解除します。LOPS bit = “0” MS1403-J-03 2013/01 - 100 - [AK4678] ■ 差動モノラルライン出力 (LOP/LON pins) LODIF bit =“1”のとき、LOUT/ROUT pinsはそれぞれLOP/LON pinsになります。DACからの信号をモノラル信 号(L+R)に変換し、LOP/LON pinsから差動出力します。また、負荷抵抗は各ピンに対してmin. 10kΩです。PMLO = PMRO bits = “0” にするとパワーダウン状態になり、LOP/LON pinsはVSS1にPull-downされます。PMLO = PMRO bits = “1”, LOPS bit = “1”とすると、パワーセーブモードになります。PMLO = PMRO bits = “1”, LOPS bit = “0”とすると、パワーアップします。モノラルライン出力はLVL2-0 bitsにてゲインを調整することができま す。 LVL2-0 bits DACL bit DAC Lch LOP pin M I X DACR bit LON pin DAC Rch Figure 69. 差動モノラルライン出力 LVL2-0 bits Attenuation 7H N/A 6H N/A 5H +12dB 4H +9dB 3H +6dB (default) 2H +3dB 1H 0dB 0H −3dB Table 102. モノラルライン出力ゲイン設定 (N/A: Not available) LOPS bit 0 1 PMLO/RO bits Mode LON/LOP pins 0 Power-down Pull-down to VSS1 1 Normal Operation Normal Operation 0 Power-save Fall down to VSS1 1 Power-save Rise up to common voltage Table 103. モノラルライン出力モード設定 MS1403-J-03 (default) 2013/01 - 101 - [AK4678] <差動モノラルライン出力コントロールシーケンス(ポップ音低減回路使用時)> (2 ) (5 ) P M L O b it P M R O b it (1) (3 ) (4 ) (6 ) L O P S bi t L O P , L O N p in s N o r m a l O u tp u t ≥ 300 m s ≥ 300 m s Figure 70. 差動モノラルライン出力コントロールシーケンス(ポップ音低減回路使用時) (1) パワーセーブモードをON します。LOPS bit = “1” (2) パワーダウンを解除します。PMLO = PMRO bits = “1” LOP, LON pinsがVCOM電圧(typ. 0.8 x AVDD)まで立ち上がります。立ち上がり時間はC=1μF, AVDD=1.8Vのとき200ms (max 300ms)です。 (3) LOP, LON pinsが立ち上がった後でパワーセーブモードを解除します。LOPS bit = “0” 差動モノラルライン出力が可能になります。 (4) パワーセーブモードをON します。LOPS bit = “1”. (5) パワーダウンに設定します。PMLO = PMRO bits = “0” LOP, LON pinsがVSS1まで立ち下がります。立ち下がり時間はC=1μF, AVDD=1.8Vのとき200ms (max 300ms)です。 (6) LOP, RON pinsが立ち下がった後でパワーセーブモードを解除します。LOPS bit = “0” MS1403-J-03 2013/01 - 102 - [AK4678] ■ レシーバアンプ (RCP/RCN pins) DACからの信号をモノラル信号(L+R)に変換し、RCP/RCN pinsからBTL出力します。また、負荷抵抗はmin. 32Ω です。PMRCV bit = “0” にするとパワーダウン状態になり、RCP/RCN pinsはHi-Zになります。PMRCV = RCVPS bits = “1”とすると、パワーセーブモードになります。RCVPS bits = “1”として、PMRCV bit でパワーダウンの ON/OFFを行うと、ON/OFF時に発生するポップ音を低減することができます。PMRCV bit = “1”、RCVPS bit = “0” とすると、パワーアップします。レシーバアンプのボリュームはRCVG3-0 bitsで設定します。 RCVG3-0 bits DACRL bit RCP pin DAC Lch M I X DACRR bit DAC Rch RCN pin Figure 71. モノラルレシーバ出力 RCVG3-0 bits Attenuation FH +12dB EH +9dB DH +6dB CH +3dB BH 0dB (default) AH −3dB 8H −6dB 8H −9dB 7H −12dB 6H −15dB 5H −18dB 4H −21dB 3H −24dB 2H −27dB 1H −30dB 0H MUTE Table 104. モノラルレシーバ出力ボリューム設定 PMRCV bit 0 1 RCVPS bit x Mode Power-down RCP pin Hi-Z RCN pin Hi-Z (default) Common Voltage 1 Power-save Hi-Z (typ. 0.8 x AVDD) 0 Normal Operation Normal Operation Normal Operation Table 105. レシーバアンプモード設定 (x: Don’t care) MS1403-J-03 2013/01 - 103 - [AK4678] PMRCV bit RCVPS bit RCP pin Hi-Z Hi-Z Common Voltage RCN pin Common Voltage Hi-Z Hi-Z >1ms >0 Figure 72. レシーバアンプのパワーアップ/ダウンタイミング MS1403-J-03 2013/01 - 104 - [AK4678] ■ ヘッドフォンアンプ (HPL/HPR pins) ヘッドフォンアンプは内蔵のチャージポンプ回路で生成する正電源と負電源を用いて動作します。負電源は 内蔵のチャージポンプによりPVDDから生成され、VEE pinから出力します。チャージポンプ回路はヘッドフ ォンアンプの出力レベルによって、1/2VDDモード、VDDモードを切り替えて動作します。 ヘッドフォンアンプの出力はVSS1 (0V)を中心にシングルエンドになっており、DCカット用のコンデンサは 不要です。負荷抵抗はmin. 16Ωです。出力パワーは 0dBFS, RL = 16Ω, AVDD=1.8V, HPG = -4dB のとき20mW で、0dBFS, RL =32Ω, AVDD=1.8V, HPG=0dB のとき25ｍWになります。 ヘッドフォンアンプの出力レベルは、HPG5-0 bits でコントロールします。ボリューム設定はL/R共通で、+6dB から-62dBまで2dB stepで変更することが可能です (Table 106)。ボリューム変更時、L/R独立にゼロクロス検 出動作を行います。ゼロクロスタイムアウト時間はHPTM1-0 bitsで設定することができます。LOMH bit = “1” のとき、ヘッドフォンアンプの出力信号は(L+R)のモノラル信号としてHPL, HPR pinsに出力されます。 HPG5-0 bits DAC Lch LOMH bit M I X HPL pin M I X HPR pin LOMH bit DAC Rch Figure 73. ステレオヘッドフォン出力 HPG5-0 bits GAIN (dB) HPG5-0 bits GAIN (dB) 29H N/A 14H −30 28H N/A 13H −32 27H N/A 12H −34 26H +6 11H −36 25H +4 10H −38 24H +2 0FH −40 0EH 23H 0 −42 22H 0DH −2 −44 21H 0CH −4 −46 20H 0BH −6 −48 1FH 0AH −8 −50 1EH 09H −10 −52 1DH 08H −12 −54 1CH 07H −14 −56 1BH 06H −16 −58 1AH 05H −18 −60 19H 04H −20 −62 18H 03H MUTE −22 17H 02H MUTE −24 16H 01H MUTE −26 15H 00H MUTE −28 Table 106. ヘッドフォンアンプボリューム設定 (Default: 0dB, N/A: Not available) MS1403-J-03 2013/01 - 105 - [AK4678] Zero Crossing Timeout Period HPTM1 HPTM0 bit bit 8kHz 16kHz 44.1kHz 0 0 128/fs 16ms 8ms 2.9ms (default) 0 1 256/fs 32ms 16ms 5.8ms 1 0 512/fs 64ms 32ms 11.6ms 1 1 1024/fs 128ms 64ms 23.2ms Table 107. ヘッドフォンボリュームゼロクロスタイムアウト時間の設定 CPMODE1 bit 0 0 1 1 VDDTM2 bit 0 0 0 0 1 1 1 1 CPMODE0 bit Mode Operation Voltage 0 Class-G Operation Mode Automatic Switching 1 ± VDD Operation Mode ± VDD 0 ±1/2 VDD Operation Mode ±1/2 VDD 1 N/A Table 108. チャージポンプモード設定 (N/A: Not available) VDD Mode Holding Period VDDTM1 VDDTM0 bit bit 8kHz 16kHz 44.1kHz 0 0 1024/fs 128ms 64ms 23.2ms 0 1 2048/fs 256ms 128ms 46.4ms 1 0 4096/fs 512ms 256ms 92.9ms 1 1 8192/fs 1024ms 512ms 186ms 0 0 16384/fs 2048ms 1024ms 372ms 0 1 32768/fs 4096ms 2048ms 743ms 1 0 65536/fs 8192ms 4096ms 1486ms 1 1 N/A Table 109. VDDモード保持時間の設定 (N/A: Not available) MS1403-J-03 (default) (default) 2013/01 - 106 - [AK4678] <ヘッドフォンアンプの外部回路> ヘッドフォンアンプが発振する可能性がありますので、発振防止回路(0.22µF±20%のコンデンサと15Ω±20% の抵抗)をつけて下さい。 HP-Amp AK4678 Headphone 0.22μF 16Ω 15Ω Figure 74. ヘッドフォンアンプ発振防止回路例 PMHPL bit または PMHPR bit を“1”にすると、チャージポンプが立ち上がった後にヘッドフォンアンプがパ ワーアップします。PMHPL bit とPMHPR bit を “0” にすることで、ヘッドフォンアンプとチャージポンプ回 路は完全にパワーダウンすることができます。このときHPL pin とHPR pin は内部抵抗によりVSS1までプル ダウンされます。プルダウン抵抗値は120Ω(typ)です。 ヘッドフォンアンプブロックのパワーアップ時間は28msで、その後 HPL pin と HPR pin は0V (VSS1) を出力 します。パワーダウンは瞬時に行われます。 PMVCM bit x 1 PMHPL/R Mode HPL/R pins bits 0 Power-down & Mute Pull-down by 120Ω (typ) 1 Normal Operation Normal Operation Table 110. ヘッドフォン出力状態 (x: Don’t’ care) MS1403-J-03 (default) 2013/01 - 107 - [AK4678] ■ スピーカ出力 (SPP/SPN pins) DACからのLch/Rch信号をPWMで変換し、SPP/SPN pins から出力します。DACからのLch/Rch 入力信号が 0dBFSの時、スピーカアンプ出力は0.89W (@8Ω, AVDD=1.8V, SVDD=4.2V, SPKG=-6dB)です。負荷抵抗は min. 8Ωです。DACからの帯域外ノイズを低減するために、SPFIL pin と VSS1 pin との間に2.2nFのコンデン サを接続して下さい。SPP/SPNのボリュームはSPKG3-0 bits で設定します。 SPKG3-0 bits DACSL bit DAC Lch SPP pin M I X DACSR bit SPN pin DAC Rch Figure 75. モノラルスピーカ出力 SPKG3-0 bits Attenuation FH +12dB EH +9dB DH +6dB CH +3dB BH 0dB (default) AH −3dB 9H −6dB 8H −9dB 7H −12dB 6H −15dB 5H −18dB 4H −21dB 3H −24dB 2H −27dB 1H −30dB 0H MUTE Table 111. スピーカ出力ボリューム PMSPK bit Speaker-Amp 0 Power-down & Hi-Z 1 Power-up & Output Table 112. スピーカアンプ出力状態 (default) PMSPK bit を“1”にするとスピーカ出力が可能になります。スピーカアンプのパワーアップ時間は32msで、 SPP pinとSPN pin は0V (VSS3) を出力します。PMSPK bit を “0” にすることで、スピーカアンプをパワーダウ ンすることができます。PMSPK bit に “0”を書き込んでからスピーカアンプがパワーダウンするまで、0.5ms 以上クロックを供給し続けて下さい。一度スピーカアンプをパワーダウンし、再度パワーアップする場合に は、0.5ms後にPMSPK bit を “1”にして下さい。 MS1403-J-03 2013/01 - 108 - [AK4678] ■ サーマルシャットダウン機能 PMVCM bit が “1” の時、アンプ出力のショート等によりデバイス内部が異常発熱した場合に、自動的にアン プ出力がパワーダウン(PMLO, PMRO, PMRCV, PMHPL, PMHPR, PMSPK bits = “0”)され、THDET bit に “1”が 書き込まれます。その他のレジスタは初期化されません。温度が下がると、THDET bit が “0”になりますが、 一度、サーマルシャットダウンがかかると、アンプ出力をパワーアップ(PMLO, PMRO, PMRCV, PMHPL, PMHPR or PMSPK bit = “1”) しない限り復帰しません。デバイスの状態は、THDET bitにてモニターすること ができます。 MS1403-J-03 2013/01 - 109 - [AK4678] ■ システムクロック (PCM I/F) AK4678にはベースバンドモジュール用のPCM I/F AとBluetooth モジュール用のPCM I/F Bの2つのPCM I/Fを 持っています。4つの内蔵SRC により、PCM I/F A, PCM I/F B, Audio I/Fはそれぞれ非同期のクロックで動作 することができます。PCM I/F AとPCM I/F Bはスレーブモードのみに対応します。必要なクロックはBICKA (BICKB), SYNCA (SYNCB)です。PMPCMA bit = “1”でPCM I/F Aがパワーアップし、PMPCMB bit = “1” でPCM I/F Bがパワーアップします。 AK4678 Baseband Module SYNCA BICKA 1fs2 ≥ 16fs2 SYNC BICK SDTOA SDTI SDTIA SDTO Bluetooth Module SYNCB BICKB 1fs3 16fs3 or ≥ 32fs3 SYNC BICK SDTOB SDTI SDTIB SDTO Figure 76. PCM I/F A and B ■ SRC (サンプルレートコンバータ) AK4678は4つの非同期サンプルレートコンバータ(SRC)を内蔵します。SRCは内部発振回路により動作しま す。PMSRAI, PMSRAO, PMSRBI or PMSRBO bit が “1” で、PMOSC bit が “1” のとき、SRCは動作を開始しま す。クロック入力 (SYNC clock)によってパワーダウンが解除されてからSDTOA (SDTOB) 出力までの初期化 時間は164/fs2 (164/fs3)です。SDTOA, SDTOB pins の出力データはそれぞれTable 113の通りです。PMMIX bit でデータの入出力比を設定します。 PMSRx bit = “1” After PMSRx bit = “0” → “1” During initial time & Before SYNCA/SYNCB Input 16bit Linear L L 0000H 8bit A-Law L H 11010101b 8bit μ-Law L H 11111111b Table 113. SDTOA pin, SDTOB pin 出力データ (PMSRx: PMSRAI, PMSRAO, PMSRBI, PMSRBO bits) Mode PMSRx bit = “0” PMMIX bit 0 1 Input Sampling Rate Output Sampling Rate (FSI) (FSO) SRCAI SYNCA SYNCB SRCAO SYNCB SYNCA SRCAI SYNCA LRCK SRCAO LRCK SYNCA SRCBI SYNCB LRCK SRCBO LRCK SYNCB Table 114. PCM I/F 入出力レート SRC MS1403-J-03 2013/01 - 110 - [AK4678] ■ PCM I/F A & B フォーマット AK4678は2系統のPCM I/F (PCM I/F A & PCM I/F B)を持ち、それぞれ独立に16bit Linear, 8bit A-Lawおよび8bit μ-Lawの3種類のモードに対応します(Table 115, Table 116)。 Mode 0 1 2 3 Mode 0 1 2 3 LAWA1 LAWA0 Format bit bit 0 0 16bit Linear (default) 0 1 N/A 1 0 8bit A-Law 1 1 8bit μ-Law Table 115. PCM I/F A モード設定 (N/A: Not available) LAWB1 bit LAWB0 bit Format 0 0 16bit Linear (default) 0 1 N/A 1 0 8bit A-Law 1 1 8bit μ-Law Table 116. PCM I/F B モード設定 (N/A: Not available) PCM I/F A, Bともそれぞれ独立に4種類のデータフォーマットがFMTA1-0, FMTB1-0 bitsで選択できます(Table 117, Table 118)。16bit Linear Modeでは全モードともMSBファースト、2’sコンプリメントのデータフォーマッ トです。8bit A-Lawおよびμ-Law Modeでは全モードともMSBファーストです。PCM I/F A, Bはスレーブモー ドのみに対応します。スレーブモードではSYNCA/B, BICKA/Bは入力になります。AK4678にSYNCA/B、 BICKA/Bを入力して下さい。 Mode 0 1 2 3 Mode 0 1 2 3 FMTA1 bit 0 0 1 1 FMTB1 bit 0 0 1 1 FMTA0 bit Format BICKA 0 Short Frame Sync ≥ 16fs2 1 Long Frame Sync ≥ 16fs2 0 MSB justified ≥ 32fs2 1 I2S ≥ 32fs2 Table 117. PCM I/F A フォーマット FMTB0 bit Format BICKB 0 Short Frame Sync 16fs3 or ≥ 32fs3 1 Long Frame Sync 16fs3 or ≥ 32fs3 0 MSB justified ≥ 32fs3 1 I2S ≥ 32fs3 Table 118. PCM I/F B フォーマット Figure Table 119 Table 121 Figure 93 Figure 95 (default) Figure Table 120 Table 122 Figure 94 Figure 96 (default) Mode 2, 3では、SDTOAはBICKAの “↓“、SDTOBはBICKBの “↓“でそれぞれ出力され、SDTIAはBICKAの “↑”、 SDTIBはBICKBの “↑”でそれぞれラッチされます。 Mode 0, 1では、PCM I/F AはBCKPA, MSBSA bitにより、PCM I/F BはBCKPB, MSBSB bitにより、データI/Fの タイミングをそれぞれ変更することができます。 BCKPA bit = “0”の場合、SDTOAはBICKAの “↑”で出力され、SDTIAはBICKAの “↓”でラッチされます。 BCKPA bit = “1”の場合、SDTOAはBICKAの “↓”で出力され、SDTIAはBICKAの “↑”でラッチされます。 MSBSA bitは、SDTOA, SDTIAのMSBの位置をBICKAの半周期分シフトすることができます。 BCKPB bit = “0”の場合、SDTOBはBICKBの “↑”で出力され、SDTIBはBICKBの “↓”でラッチされます。 BCKPB bit = “1”の場合、SDTOBはBICKBの “↓”で出力され、SDTIBはBICKBの “↑”でラッチされます。 MSBSB bitは、SDTOB, SDTIBのMSBの位置をBICKBの半周期分シフトすることができます。 MS1403-J-03 2013/01 - 111 - [AK4678] MSBSA bit BCKPA bit 0 0 0 1 1 0 1 1 MSBSB bit BCKPB bit 0 0 0 1 1 0 1 1 MSBSA bit BCKPA bit 0 0 0 1 1 0 1 1 MSBSB bit BCKPB bit 0 0 0 1 1 0 1 1 Data Interface Format SDTOAのMSBデータはSYNCA の“↑”の後のBICKAの“↓”の次の“↑”で出力され、 その直後のBICKA “↓”でSDTIAのMSBデータがラッチされます。 SDTOAのMSBデータはSYNCA の“↑”の後のBICKAの“↑”の次の“↓”で出力され、 その直後のBICKA “↑”でSDTIAのMSBデータがラッチされます。 SDTOAのMSBデータはSYNCA の“↑”の後のBICKAの2回目の“↑”で出力され、そ の直後のBICKA “↓”でSDTIAのMSBデータがラッチされます。 SDTOAのMSBデータはSYNCA の“↑”の後のBICKAの2回目の“↓”で出力され、そ の直後のBICKA “↑”でSDTIAのMSBデータがラッチされます。 Table 119. PCM I/F A Format in Mode 0 Data Interface Format SDTOBのMSBデータはSYNCB の“↑”の後のBICKBの“↓”の次の“↑”で出力され、そ の直後のBICKB “↓”でSDTIBのMSBデータがラッチされます。 SDTOBのMSBデータはSYNCB の“↑”の後のBICKBの“↑”の次の“↓”で出力され、そ の直後のBICKB “↑”でSDTIBのMSBデータがラッチされます。 SDTOBのMSBデータはSYNCB の“↑”の後のBICKBの2回目の“↑”で出力され、その 直後のBICKB “↓”でSDTIBのMSBデータがラッチされます。 SDTOBのMSBデータはSYNCB の“↑”の後のBICKBの2回目の“↓”で出力され、その 直後のBICKB “↑”でSDTIBのMSBデータがラッチされます。 Table 120. PCM I/F B Format in Mode 0 Data Interface Format SDTOAのMSBデータはSYNCA “↑”で出力され、 その直後のBICKA “↓”でSDTIAのMSBデータがラッチされます。 SDTOAのMSBデータはSYNCA “↑”で出力され、 その直後のBICKA “↑”でSDTIAのMSBデータがラッチされます。 SDTOAのMSBデータはSYNCA “↑”後の1回目のBICKA “↑”で出力され、 その直後のBICKA “↓”でSDTIAのMSBデータがラッチされます。 SDTOAのMSBデータはSYNCA “↑”後の1回目のBICKA “↓”で出力され、 その直後のBICKA “↑”でSDTIAのMSBデータがラッチされます。 Table 121. PCM I/F A Format in Mode 1 Data Interface Format SDTOBのMSBデータはSYNCB “↑”で出力され、 その直後のBICKB “↓”でSDTIBのMSBデータがラッチされます。 SDTOBのMSBデータはSYNCB “↑”で出力され、 その直後のBICKB “↑”でSDTIBのMSBデータがラッチされます。 SDTOBのMSBデータはSYNCB “↑”後の1回目のBICKB “↑”で出力され、 その直後のBICKB “↓”でSDTIBのMSBデータがラッチされます。 SDTOBのMSBデータはSYNCB “↑”後の1回目のBICKB “↓”で出力され、 その直後のBICKB “↑”でSDTIBのMSBデータがラッチされます。 Table 122. PCM I/F B Format in Mode 1 MS1403-J-03 Figure Figure 77 Figure 78 Figure 79 Figure 80 Figure Figure 85 Figure 86 Figure 87 Figure 88 Figure Figure 81 Figure 82 Figure 83 Figure 84 Figure Figure 89 Figure 90 Figure 91 Figure 92 2013/01 - 112 - [AK4678] 1/fs2 SYNCA BICKA (16bit Linear) SDTOA SDTIA Don’t Care (8bit A-Law/μ-Law) SDTOA SDTIA D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care Don’t Care Don’t Care D7 D6 Don’t Care D7 D6 Figure 77. Timing of Short Frame Sync (PCM I/F A: MSBSA bit = “0”, BCKPA bit = “0”) 1/fs2 SYNCA BICKA (16bit Linear) SDTOA SDTIA D on’t Care (8bit A-Law/μ-Law) SDTOA SDTIA Don’t Care D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D on’t Care D7 D6 D7 D6 Figure 78. Timing of Short Frame Sync (PCM I/F A: MSBSA bit = “0”, BCKPA bit = “1”) 1/fs2 SYNCA BICKA (16bit Linear) SDTOA SDTIA D on’t Care (8bit A-Law/μ-Law) SDTOA SDTIA D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care Don’t Care D on’t Care D7 D6 D7 D6 Figure 79. Timing of Short Frame Sync (PCM I/F A: MSBSA bit = “1”, BCKPA bit = “0”) MS1403-J-03 2013/01 - 113 - [AK4678] 1/fs2 SYNCA BICKA (16bit Linear) SDTOA SDTIA D on’t Care (8bit A-Law/μ-Law) SDTOA SDTIA D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care Don’t Care D on’t Care Don’t Care D7 D6 D7 D6 Figure 80. Timing of Short Frame Sync (PCM I/F A: MSBSA bit = “1”, BCKPA bit = “1”) 1/fs2 SYNCA BICKA (16bit Linear) D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 Don’t Care D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 SDTOA SDTIA (8bit A-Law/μ-Law) SDTOA SDTIA Don’t Care D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D7 D6 D5 D7 D6 D5 Figure 81. Timing of Long Frame Sync (PCM I/F A: MSBSA bit = “0”, BCKPA bit = “0”) 1/fs2 SYNCA BICKA (16bit Linear) D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 Don’t Care D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 SDTOA SDTIA (8bit A-Law/μ-Law) SDTOA SDTIA Don’t Care D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D7 D6 D5 D7 D6 D5 Figure 82. Timing of Long Frame Sync (PCM I/F A: MSBSA bit = “0”, BCKPA bit = “1”) MS1403-J-03 2013/01 - 114 - [AK4678] 1/fs2 SYNCA BICKA (16bit Linear) D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 Don’t Care D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 SDTOA SDTIA (8bit A-Law/μ-Law) SDTOA SDTIA Don’t Care D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D7 D6 D5 Don’t Care D7 D6 D5 Figure 83. Timing of Long Frame Sync (PCM I/F A: MSBSA bit = “1”, BCKPA bit = “0”) 1/fs2 SYNCA (Slave) BICKA (16bit Linear) D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 Don’t Care D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 SDTOA SDTIA (8bit A-Law/μ-Law) SDTOA SDTIA Don’t Care D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D7 D6 D5 D4 D3 D2 D1 D0 Don’t Care D7 D6 D5 Don’t Care D7 D6 D5 Figure 84. Timing of Long Frame Sync (PCM I/F A: MSBSA bit = “1”, BCKPA bit = “1”) MS1403-J-03 2013/01 - 115 - [AK4678] 1/fs3 SYNCB BICKB (16fs3) (16bit Linear) SDTOB L2 SDTIB L1 L0 L15 L14 L13 L12 L11 L10 L9 L8 L7 L6 L5 L4 L3 L2 L1 D0 L0 L15 L14 R1 R0 R7 R3 R2 R1 D0 R0 (8bit A-Law/μ-Law) SDTOB SDTIB R2 L7 L6 L5 L4 L3 L2 L1 L0 R6 R5 R4 L15 L14 L13 L8 L7 L1 L1 L0 R15 R13 R1 R0 L15 L14 L13 L8 L7 L1 L1 L0 R15 D6 R1 R0 R1 R1 R0 R1 R0 L7 L6 BICKB (64fs3) (16bit Linear) SDTOB SDTIB D on’t Care (8bit A-Law/μ-Law) SDTOB SDTIB Don’t Care L7 L6 L6 L0 R7 L7 L6 D5 L0 R7 D2 L15 L14 Don’t Care L15 L14 Don’t Care L7 L6 L7 L6 <16bit Linear> Lch Data: L15-0, MSB(L15), LSB(L0) Rch Data: R15-0, MSB(R15), LSB(R0) <8bit A-Law/μ-Law> Lch D ata: L7-0, MSB(L7), LSB(L0) Rch Data: R7-0, MSB(R7), LSB(R0) Figure 85. Timing of Short Frame Sync (PCM I/F B: MSBSB bit = “0”, BCKPB bit = “0”) 1/fs3 SYNCB BICKB (16fs3) (16bit Linear) SDTOB L2 SDTIB L1 L0 L15 L14 L13 L12 L11 L10 L9 L8 L7 L6 L5 L4 L3 L2 L1 D0 L0 L15 L14 R1 R0 R7 R3 R2 R1 D0 R0 (8bit A-Law/μ-Law) SDTOB SDTIB R2 L7 L6 L5 L4 L3 L2 L1 L0 R6 R5 R4 L15 L14 L13 L8 L7 L1 L1 L0 R15 R13 R1 R0 L15 L14 L13 L8 L7 L1 L1 L0 R15 D6 R1 R0 R1 R1 R0 R1 R0 L7 L6 BICKB (64fs3) (16bit Linear) SDTOB SDTIB D on’t Care (8bit A-Law/μ-Law) SDTOB SDTIB Don’t Care L7 L6 L6 L0 R7 L7 L6 D5 L0 R7 D2 Don’t Care L15 L14 Don’t Care L15 L14 L7 L6 L7 L6 <16bit Linear> Lch Data: L15-0, MSB(L15), LSB(L0) Rch Data: R15-0, MSB(R15), LSB(R0) <8bit A-Law/μ-Law> Lch D ata: L7-0, MSB(L7), LSB(L0) Rch Data: R7-0, MSB(R7), LSB(R0) Figure 86. Timing of Short Frame Sync (PCM I/F B: MSBSB bit = “0”, BCKPB bit = “1”) MS1403-J-03 2013/01 - 116 - [AK4678] 1/fs3 SYNCB BICKB (16fs3) (16bit Linear) SDTOB SDTIB L2 L1 L0 L15 L14 L13 L12 L11 L10 L9 L8 L7 L6 L5 L4 L3 L2 L1 D0 L0 L15 L14 R1 R0 R7 R6 R5 R4 R3 R2 R1 D0 R0 (8bit A-Law/μ-Law) SDTOB SDTIB R2 L7 L6 L5 L4 L3 L2 L1 L0 L15 L14 L13 L8 L7 L1 L1 L0 R15 R13 R1 R0 L15 L14 L13 L8 L7 L1 L1 L0 R15 D6 R1 R0 R1 R1 R0 R1 R0 L7 L6 BICKB (64fs3) (16bit Linear) SDTOB SDTIB Don’t Care (8bit A-Law/μ-Law) SDTOB SDTIB Don’t Care L7 L6 L6 L0 R7 L7 L6 D5 L0 R7 D2 L15 L14 Don’t Care L15 L14 Don’t Care L7 L6 L7 L6 <16bit Linear> Lch D ata: L15-0, MSB(L15), LSB(L0) Rch Data: R15-0, MSB(R15), LSB(R0) <8bit A-Law/μ-Law> Lch D ata: L7-0, MSB(L7), LSB(L0) Rch Data: R7-0, MSB(R7), LSB(R0) Figure 87. Timing of Short Frame Sync (PCM I/F B: MSBSB bit = “1”, BCKPB bit = “0”) 1/fs3 SYNCB BICKB (16fs3) (16bit Linear) SDTOB SDTIB L2 L1 L0 L15 L14 L13 L12 L11 L10 L9 L8 L7 L6 L5 L4 L3 L2 L1 D0 L0 L15 L14 R1 R0 R7 R6 R5 R4 R3 R2 R1 D0 R0 (8bit A-Law/μ-Law) SDTOB SDTIB R2 L7 L6 L5 L4 L3 L2 L1 L0 L15 L14 L13 L8 L7 L1 L1 L0 R15 R13 R1 R0 L15 L14 L13 L8 L7 L1 L1 L0 R15 D6 R1 R0 R1 R1 R0 R1 R0 L7 L6 BICKB (64fs3) (16bit Linear) SDTOB SDTIB Don’t Care (8bit A-Law/μ-Law) SDTOB SDTIB Don’t Care L7 L6 L6 L0 R7 L7 L6 D5 L0 R7 D2 Don’t Care L15 L14 Don’t Care L15 L14 L7 L6 L7 L6 <16bit Linear> Lch D ata: L15-0, MSB(L15), LSB(L0) Rch Data: R15-0, MSB(R15), LSB(R0) <8bit A-Law/μ-Law> Lch D ata: L7-0, MSB(L7), LSB(L0) Rch Data: R7-0, MSB(R7), LSB(R0) Figure 88. Timing of Short Frame Sync (PCM I/F B: MSBSB bit = “1”, BCKPB bit = “1”) MS1403-J-03 2013/01 - 117 - [AK4678] 1/fs3 SYNCB BICKB (16fs3) (16bit Linear) SDTOB L1 SDTIB L0 L15 L14 L13 L12 L11 L10 L9 L8 L7 L6 L5 L4 L3 L2 L1 D0 L0 L15 L14 L13 R7 R3 R2 R1 D0 R0 (8bit A-Law/μ-Law) SDTOB SDTIB R1 R0 L7 L6 L5 L4 L3 L2 L1 L0 R6 R5 R4 L15 L14 L13 L8 L7 L1 L1 L0 R15 R13 R1 R0 L8 L7 L1 L1 L0 R15 D6 R1 R0 R1 R1 R0 R1 R0 L7 L6 L5 BICKB (64fs3) (16bit Linear) SDTOB SDTIB Don’t Care L15 L14 (8bit A-Law/μ-Law) SDTOB SDTIB Don’t Care L13 L7 L6 L6 L0 R7 L7 L6 D5 L0 R7 D2 L15 L14 L13 Don’t Care L15 L14 L13 D on’t Care L7 L6 L5 L7 L6 L5 <16bit Linear> Lch Data: L15-0, MSB(L15), LSB(L0) Rch Data: R15-0, MSB(R15), LSB(R0) <8bit A-Law/μ-Law> Lch D ata: L7-0, MSB(L7), LSB(L0) Rch Data: R7-0, MSB(R7), LSB(R0) Figure 89. Timing of Long Frame Sync (PCM I/F B: MSBSB bit = “0”, BCKPB bit = “0”) 1/fs3 SYNCB BICKB (16fs3) (16bit Linear) SDTOB L1 SDTIB L0 L15 L14 L13 L12 L11 L10 L9 L8 L7 L6 L5 L4 L3 L2 L1 D0 L0 L15 L14 L13 R7 R3 R2 R1 D0 R0 (8bit A-Law/μ-Law) SDTOB SDTIB R1 R0 L7 L6 L5 L4 L3 L2 L1 L0 R6 R5 R4 L15 L14 L13 L8 L7 L1 L1 L0 R15 R13 R1 R0 L8 L7 L1 L1 L0 R15 D6 R1 R0 R1 R1 R0 R1 R0 L7 L6 L5 BICKB (64fs3) (16bit Linear) SDTOB SDTIB Don’t Care L15 L14 (8bit A-Law/μ-Law) SDTOB SDTIB Don’t Care L13 L7 L6 L6 L0 R7 L7 L6 D5 L0 R7 D2 D on’t Care L15 L14 L13 Don’t Care L15 L14 L13 L7 L6 L5 L7 L6 L5 <16bit Linear> Lch Data: L15-0, MSB(L15), LSB(L0) Rch Data: R15-0, MSB(R15), LSB(R0) <8bit A-Law/μ-Law> Lch D ata: L7-0, MSB(L7), LSB(L0) Rch Data: R7-0, MSB(R7), LSB(R0) Figure 90. Timing of Long Frame Sync (PCM I/F B: MSBSB bit = “0”, BCKPB bit = “1”) MS1403-J-03 2013/01 - 118 - [AK4678] 1/fs3 SYNCB BICKB (16fs3) (16bit Linear) SDTOB L1 SDTIB L0 L15 L14 L13 L12 L11 L10 L9 L8 L7 L6 L5 L4 L3 L2 L1 D0 L0 L15 L14 L13 R0 R7 R3 R2 R1 D0 R0 (8bit A-Law/μ-Law) SDTOB SDTIB R1 L7 L6 L5 L4 L3 L2 L1 L0 R6 R5 R4 L15 L14 L13 L8 L7 L1 L1 L0 R15 R13 R1 R0 L14 L13 L8 L7 L1 L1 L0 R15 D6 R1 R0 L7 L6 L6 L0 R7 R1 R1 R0 L7 L6 D5 L0 R7 D2 R1 R0 L7 L6 L5 BICKB (64fs3) (16bit Linear) SDTOB SDTIB Don’t Care L15 (8bit A-Law/μ-Law) SDTOB SDTIB Don’t Care L15 L14 L13 Don’t Care L15 L14 L13 D on’t Care L7 L6 L5 L7 L6 L5 <16bit Linear> Lch Data: L15-0, MSB(L15), LSB(L0) Rch Data: R15-0, MSB(R15), LSB(R0) <8bit A-Law/μ-Law> Lch D ata: L7-0, MSB(L7), LSB(L0) Rch Data: R7-0, MSB(R7), LSB(R0) Figure 91. Timing of Long Frame Sync (PCM I/F B MSBSB bit = “1”, BCKPB bit = “0”) 1/fs3 SYNCB BICKB (16fs3) (16bit Linear) SDTOB L1 SDTIB L0 L15 L14 L13 L12 L11 L10 L9 L8 L7 L6 L5 L4 L3 L2 L1 D0 L0 L15 L14 L13 L0 R7 R3 R2 R1 D0 R0 (8bit A-Law/μ-Law) SDTOB SDTIB R1 L7 L6 L5 L4 L3 L2 L1 L0 R6 R5 R4 L15 L14 L13 L8 L7 L1 L1 L0 R15 R13 R1 R0 L14 L13 L8 L7 L1 L1 L0 R15 D6 R1 R0 L7 L6 L6 L0 R7 R1 R1 R0 L7 L6 D5 L0 R7 D2 R1 R0 L7 L6 L5 BICKB (64fs3) (16bit Linear) SDTOB SDTIB Don’t Care L15 (8bit A-Law/μ-Law) SDTOB SDTIB Don’t Care D on’t Care L15 L14 L13 Don’t Care L15 L14 L13 L7 L6 L5 L7 L6 L5 <16bit Linear> Lch Data: L15-0, MSB(L15), LSB(L0) Rch Data: R15-0, MSB(R15), LSB(R0) <8bit A-Law/μ-Law> Lch D ata: L7-0, MSB(L7), LSB(L0) Rch Data: R7-0, MSB(R7), LSB(R0) Figure 92. Timing of Long Frame Sync (PCM I/F B: MSBSB bit = “1”, BCKPB bit = “1”) MS1403-J-03 2013/01 - 119 - [AK4678] SYNCA 0 1 2 3 9 10 11 12 13 14 15 0 BICKA (32fs2) SDTOA(o) 15 14 13 7 6 5 4 3 2 1 0 SDTIA(i) 15 14 13 7 6 5 4 3 2 1 0 BICKA (64fs2) 0 1 2 3 15 16 17 18 SDTOA(o) 15 14 13 1 0 SDTIA(i) 15 14 13 1 0 1 2 3 9 10 11 12 13 14 15 0 1 15 Don't Care 31 0 1 2 3 15 Don't Care 15 16 17 18 31 0 1 15 Don't Care Don't Care 15 15:MSB, 0:LSB Figure 93. Timing of MSB justified (PCM I/F A) SYNCB BICKB (32fs3) 0 1 2 3 9 10 11 12 13 14 15 0 1 2 3 9 10 11 12 13 14 15 0 1 SDTOB(o) 15 14 13 7 6 5 4 3 2 1 0 15 14 13 7 6 5 4 3 2 1 0 15 SDTIB(i) 15 14 13 7 6 5 4 3 2 1 0 15 14 13 7 6 5 4 3 2 1 0 15 BICKB (64fs3) 0 1 2 3 15 16 17 18 SDTOB(o) 15 14 13 1 0 SDTIB(i) 15 14 13 1 0 31 0 1 2 3 Don't Care 15 16 17 18 15 14 13 1 0 15 14 13 1 0 31 0 1 15 Don't Care 15 15:MSB, 0:LSB Lch Data Rch Data Figure 94. Timing of MSB justified (PCM I/F B) MS1403-J-03 2013/01 - 120 - [AK4678] SYNCA BICKA (32fs2) 0 1 2 3 9 10 11 12 13 14 15 0 1 2 3 SDTOA(o) 15 14 8 7 6 5 4 3 2 1 0 SDTIA(i) 15 14 8 7 6 5 4 3 2 1 0 BICKA (64fs2) 0 1 2 3 15 16 17 18 SDTOA(o) 15 14 2 1 0 SDTIA(i) 15 14 2 1 0 9 10 11 12 13 14 15 0 1 Don't Care 31 0 1 2 3 15 16 17 18 Don't Care 31 0 1 Don't Care 15:MSB, 0:LSB Figure 95. Timing of I2S (PCM I/F A) SYNCB BICKB (32fs3) 0 1 2 3 9 10 11 12 13 14 15 0 1 2 3 9 10 11 12 13 14 15 0 1 SDTOB(o) 0 15 14 8 7 6 5 4 3 2 1 0 15 14 8 7 6 5 4 3 2 1 0 SDTIB(i) 0 15 14 8 7 6 5 4 3 2 1 0 15 14 8 7 6 5 4 3 2 1 0 BICKB (64fs3) 0 1 2 3 15 16 17 18 SDTOB(o) 15 14 2 1 0 SDTIB(i) 15 14 2 1 0 31 0 1 2 3 Don't Care 15 16 17 18 15 14 2 1 0 15 14 2 1 0 31 0 1 Don't Care 15:MSB, 0:LSB Lch Data Rch Data Figure 96. Timing of I2S (PCM I/F B) MS1403-J-03 2013/01 - 121 - [AK4678] ■ シリアルコントロールインタフェース (I2C-bus) AK4678のI2Cバスモードのフォーマットは、Fast Mode (max:400kHz)に対応しています。SDA, SCL pinsのプルアップ 抵抗の接続先は(TVDD+0.3)V以下にして下さい。 (2)-1. WRITE命令 I2Cバスモードにおけるデータ書き込みシーケンスはFigure 97に示されます。バス上のICへのアクセスには、 最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、 開始条件が作られます(Figure 103)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビ ットから構成され、8ビット目にはデータ方向ビット(R/W)が続きます。上位7ビットは “0010010”固定です (Figure 98)。アドレスが一致した場合、AK4678は確認応答(Acknowledge)を生成し、命令が実行されます。マ スタは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 103)。R/W bit が “0”の場合はデータ書き込み、R/W bitが “1”の場合はデータ読み出しを行います。 第2バイトはサブアドレス(レジスタアドレス)で、8ビット、MSB firstで構成されます(Figure 99)。第3バイト 以降はコントロールデータです。コントロールデータは8ビット、MSB firstで構成されます(Figure 100)。 AK4678は、各バイトの受信を完了するたびに確認応答を生成します。データ転送は、必ずマスタが生成す る停止条件(Stop Condition)によって終了します。SCLラインが “H”の時にSDAラインを “L”から “H”にすると、 停止条件が作られます(Figure 103)。 AK4678は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を 送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス に格納されます。アドレス “AFH”にデータを書き込んだ後、さらに次のアドレスに書き込んだ場合にはアド レス“00H”にデータが書き込まれます。 クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で 状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 105)。SCLラインが “H” の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。 S T A R T SDA S T O P R/W="0" Slave S Address Sub Address(n) A C K Data(n) A C K Data(n+1) A C K Data(n+x) A C K A C K P A C K Figure 97. I2Cバスモードのデータ転送シーケンス 0 0 1 0 0 1 0 R/W A2 A1 A0 D1 D0 Figure 98. 第1バイトの構成 A7 A6 A5 A4 A3 Figure 99. 第2バイトの構成 D7 D6 D5 D4 D3 D2 Figure 100. 第3バイト以降の構成 MS1403-J-03 2013/01 - 122 - [AK4678] (2)-2. READ命令 R/W bitが “1”の場合、AK4678はREAD動作を行います。指定されたアドレスのデータが出力された後、マス タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス のデータを読み出すことができます。アドレス “AFH”のデータを読み出した後、さらに次のアドレスを読み 出す場合にはアドレス“00H”のデータが読み出されます。AK4678はカレントアドレスリードとランダムリー ドの2つのREAD命令を持っています。 (2)-2-1. カレントアドレスリード AK4678は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定された アドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス 値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カ レントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリード では、AK4678はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロ ックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントし ます｡データが出力された後､マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。 S T A R T SDA S T O P R/W="1" Slave S Address Data(n) Data(n+1) MA AC SK T E R A C K Data(n+2) MA AC SK T E R Data(n+x) MA AC SK T E R MA AC SK T E R P MN AA SC T EK R Figure 101. カレントアドレスリード (2)-2-2. ランダムアドレスリード ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit = “0”)、読み出すアドレスを順次入力します。AK4678がこのアドレス入力に対して確認応答を生成した後、 再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4678はこのスレーブアドレスの入 力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンタを1つインク リメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終 了します。 S T A R T SDA S T A R T R/W="0" Slave S Address Slave S Address Sub Address(n) A C K A C K S T O P R/W="1" Data(n) A C K Data(n+1) MA AC S K T E R Data(n+x) MA AC S T K E R MA AC S T K E R P MN A A S T C E K R Figure 102. ランダムアドレスリード MS1403-J-03 2013/01 - 123 - [AK4678] SDA SCL S P start condition stop condition Figure 103. 開始条件と停止条件 DATA OUTPUT BY TRANSMITTER not acknowledge DATA OUTPUT BY RECEIVER acknowledge SCL FROM MASTER 2 1 8 9 S clock pulse for acknowledgement START CONDITION Figure 104. I2Cバスでの確認応答 SDA SCL data line stable; data valid change of data allowed Figure 105. I2Cバスでのビット転送 MS1403-J-03 2013/01 - 124 - [AK4678] ■ レジスタマップ Addr 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H 0AH 0BH 0CH 0DH 0EH 0FH 10H 11H 12H 13H 14H 15H 16H 17H 18H 19H 1AH 1BH 1CH 1DH 1EH 1FH 20H 21H 22H 23H 24H 25H 26H 27H 28H 29H 2AH 2BH 2CH 2DH 2EH 2FH 30H 31H 32H 33H 34H 35H 36H 37H 38H 39H 3AH Register Name Power Management 0 Power Management 1 Power Management 2 PLL Mode Select 0 PLL Mode Select 1 Audio I/F Format Select MIC Signal Select MIC Amp Gain Digital MIC DAC Signal Pass Select LINEOUT Power Management HP Power Management Charge Pump Control SPK&RCV Power Management LINEOUT Volume Control HP Volume Control SPK & RCV Volume Control Lch Input Volume Control Rch Input Volume Control ALC Reference Select Digital Mixing Control ALC Timer Select ALC Mode Control Mode Control 0 Mode Control 1 Digital Filter Select 0 Digital Filter Select 1 Digital Filter Select 2 Side Tone Volume A Control Lch Output Volume Control Rch Output Volume Control PCM I/F Power Management PCM I/F Control 0 PCM I/F Control 1 Side Tone Volume B Control Digital Volume B Control Digital Volume C Control Digital Mixing Control 0 Digital Mixing Control 1 Digital Mixing Control 2 Digital Mixing Control 3 FIL1 Co-efficient 0 FIL1 Co-efficient 1 FIL1 Co-efficient 2 FIL1 Co-efficient 3 FIL2 Co-efficient 0 FIL2 Co-efficient 1 FIL2 Co-efficient 2 FIL2 Co-efficient 3 FIL3 Co-efficient 0 FIL3 Co-efficient 1 FIL3 Co-efficient 2 FIL3 Co-efficient 3 EQ Co-efficient 0 EQ Co-efficient 1 EQ Co-efficient 2 EQ Co-efficient 3 EQ Co-efficient 4 EQ Co-efficient 5 D7 0 0 ADRST FS3 CM1 0 0 MGNR3 0 DACSR 0 HPTM1 D6 0 0 0 FS2 CM0 0 MDIF3 MGNR2 0 DACSL 0 HPTM0 D5 PMADR 0 0 FS1 BCKO 0 MDIF2 MGNR1 PMDMR DACRR 0 0 D4 PMADL 0 0 FS0 0 SDOD MDIF1 MGNR0 PMDML DACRL LODIF 0 0 VDDTM2 VDDTM1 VDDTM0 THDET 0 0 RCVG3 IVL7 IVR7 REF7 0 0 0 RCVG2 IVL6 IVR6 REF6 TEST 0 HPG5 RCVG1 IVL5 IVR5 REF5 PMSPK 0 HPG4 RCVG0 IVL4 IVR4 REF4 D3 0 PMDAR MICL2 PLL3 0 MSBS INR1 MGNL3 DCLKE 0 LOM LOMH 0 0 0 HPG3 SPKG3 IVL3 IVR3 REF3 SRMXR1 SRMXR0 SRMXL1 SRMXL0 PFMXR1 FR LFST 0 0 0 GN1 0 0 0 0 PMMIX SDOAD SDOBD 0 0 0 0 0 0 SDOR1 F1A7 0 F1B7 0 F2A7 0 F2B7 0 F3A7 F3AS F3B7 0 E0A7 E0A15 E0B7 0 E0C7 E0C15 RFST1 ZELMN 0 OVTMB HPFC1 GN0 0 SVAR2 OVL6 OVR6 RFST0 LMAT1 SDIM1 BIV2 HPFC0 LPF 0 SVAR1 OVL5 OVR5 PMSRBI MSBSA MSBSB 0 BVL5 CVL5 MX1R2 MX2C1 0 SDOL1 F1A5 F1A13 F1B5 F1B13 F2A5 F2A13 F2B5 F2B13 F3A5 F3A13 F3B5 F3B13 E0A5 E0A13 E0B5 E0B13 E0C5 E0C13 WTM2 LMAT0 SDIM0 BIV1 HPFAD HPF EQ5 SVAR0 OVL4 OVR4 WTM1 RGAIN1 5EQ BIV0 DASEL1 EQ0 EQ4 0 OVL3 OVR3 PMOSC LAWA1 LAWB1 0 BVL3 CVL3 MX1R0 MX2B1 0 0 F1A3 F1A11 F1B3 F1B11 F2A3 F2A11 F2B3 F2B11 F3A3 F3A11 F3B3 F3B11 E0A3 E0A11 E0B3 E0B11 E0C3 E0C11 PMSRBO 0 0 0 BVL6 CVL6 0 0 0 SDOR0 F1A6 0 F1B6 0 F2A6 0 F2B6 0 F3A6 0 F3B6 0 E0A6 E0A14 E0B6 0 E0C6 E0C14 MS1403-J-03 PMPCMB BCKPA BCKPB 0 BVL4 CVL4 MX1R1 MX2C0 0 SDOL0 F1A4 F1A12 F1B4 F1B12 F2A4 F2A12 F2B4 F2B12 F3A4 F3A12 F3B4 F3B12 E0A4 E0A12 E0B4 E0B12 E0C4 E0C12 D2 0 PMDAL PMMP2 PLL2 0 BCKP INR0 MGNL2 0 0 LOPS 0 0 0 LVL2 HPG2 SPKG2 IVL2 IVR2 REF2 D1 PMPFIL PMDRC MICL1 PLL1 M/S DIF1 INL1 MGNL1 DCLKP DACR PMRO PMHPR D0 PMVCM PMEQ PMMP1 PLL0 PMPLL DIF0 INL0 MGNL0 DMIC DACL PMLO PMHPL CPMODE1 CPMODE0 RCVPS LVL1 HPG1 SPKG1 IVL1 IVR1 REF1 PMRCV LVL0 HPG0 SPKG0 IVL0 IVR0 REF0 PFMXR0 PFMXL1 PFMXL0 WTM0 RGAIN0 ADM SMUTE DASEL0 FIL3 EQ3 SVAL2 OVL2 OVR2 ZTM1 LMTH1 IVOLC OVTM PFSDO 0 EQ2 SVAL1 OVL1 OVR1 PMSRAI FMTA1 FMTB1 SVB1 BVL1 CVL1 MX1L1 MX2A1 MXSB1 SBMX1 F1A1 F1A9 F1B1 F1B9 F2A1 F2A9 F2B1 F2B9 F3A1 F3A9 F3B1 F3B9 E0A1 E0A9 E0B1 E0B9 E0C1 E0C9 ZTM0 LMTH0 ALC OVOLC PFSEL 0 EQ1 SVAL0 OVL0 OVR0 PMSRAO LAWA0 LAWB0 SVB2 BVL2 CVL2 MX1L2 MX2B0 MXSB2 0 F1A2 F1A10 F1B2 F1B10 F2A2 F2A10 F2B2 F2B10 F3A2 F3A10 F3B2 F3B10 E0A2 E0A10 E0B2 E0B10 E0C2 E0C10 PMPCMA FMTA0 FMTB0 SVB0 BVL0 CVL0 MX1L0 MX2A0 MXSB0 SBMX0 F1A0 F1A8 F1B0 F1B8 F2A0 F2A8 F2B0 F2B8 F3A0 F3A8 F3B0 F3B8 E0A0 E0A8 E0B0 E0B8 E0C0 E0C8 2013/01 - 125 - [AK4678] Addr 3BH 3CH 3DH 3EH 3FH 40H 41H 42H 43H 44H 45H 46H 47H 48H 49H 4AH 4BH 4CH 4DH 4EH 4FH 50H 51H 52H 53H 54H 55H 56H 57H 58H 59H 5AH 5BH 5CH 5DH 5EH 5FH 60H 61H 62H 63H 64H 65H 66H 67H 68H 69H 6AH 6BH 6CH 6DH 6EH 6FH Register Name E1 Co-efficient 0 E1 Co-efficient 1 E1 Co-efficient 2 E1 Co-efficient 3 E1 Co-efficient 4 E1 Co-efficient 5 E2 Co-efficient 0 E2 Co-efficient 1 E2 Co-efficient 2 E2 Co-efficient 3 E2 Co-efficient 4 E2 Co-efficient 5 E3 Co-efficient 0 E3 Co-efficient 1 E3 Co-efficient 2 E3 Co-efficient 3 E3 Co-efficient 4 E3 Co-efficient 5 Reserved Reserved Reserved 5band E1 Co-efficient 0 5band E1 Co-efficient 1 5band E1 Co-efficient 2 5band E1 Co-efficient 3 5band E2 Co-efficient 0 5band E2 Co-efficient 1 5band E2 Co-efficient 2 5band E2 Co-efficient 3 5band E2 Co-efficient 4 5band E2 Co-efficient 5 5band E3 Co-efficient 0 5band E3 Co-efficient 1 5band E3 Co-efficient 2 5band E3 Co-efficient 3 5band E3 Co-efficient 4 5band E3 Co-efficient 5 5band E4 Co-efficient 0 5band E4 Co-efficient 1 5band E4 Co-efficient 2 5band E4 Co-efficient 3 5band E4 Co-efficient 4 5band E4 Co-efficient 5 5band E5 Co-efficient 0 5band E5 Co-efficient 1 5band E5 Co-efficient 2 5band E5 Co-efficient 3 5band EQ1 Gain 5band EQ2 Gain 5band EQ3 Gain 5band EQ4 Gain 5band EQ5 Gain Reserved D7 E1A7 E1A15 E1B7 E1B15 E1C7 E1C15 E2A7 E2A15 E2B7 E2B15 E2C7 E2C15 E3A7 E3A15 E3B7 E3B15 E3C7 E3C15 0 0 0 5E1A7 0 5E1B7 0 5E2A7 5E2A15 5E2B7 5E2B15 5E2C7 5E2C15 5E3A7 5E3A15 5E3B7 5E3B15 5E3C7 5E3C15 5E4A7 5E4A15 5E4B7 5E4B15 5E4C7 5E4C15 5E5A7 0 5E5B7 0 0 0 0 0 0 0 D6 E1A6 E1A14 E1B6 E1B14 E1C6 E1C14 E2A6 E2A14 E2B6 E2B14 E2C6 E2C14 E3A6 E3A14 E3B6 E3B14 E3C6 E3C14 0 0 0 5E1A6 0 5E1B6 0 5E2A6 5E2A14 5E2B6 5E2B14 5E2C6 5E2C14 5E3A6 5E3A14 5E3B6 5E3B14 5E3C6 5E3C14 5E4A6 5E4A14 5E4B6 5E4B14 5E4C6 5E4C14 5E5A6 0 5E5B6 0 0 0 0 0 0 0 D5 E1A5 E1A13 E1B5 E1B13 E1C5 E1C13 E2A5 E2A13 E2B5 E2B13 E2C5 E2C13 E3A5 E3A13 E3B5 E3B13 E3C5 E3C13 0 0 0 5E1A5 5E1A13 5E1B5 5E1B13 5E2A5 5E2A13 5E2B5 5E2B13 5E2C5 5E2C13 5E3A5 5E3A13 5E3B5 5E3B13 5E3C5 5E3C13 5E4A5 5E4A13 5E4B5 5E4B13 5E4C5 5E4C13 5E5A5 5E5A13 5E5B5 5E5B13 EQ1G5 EQ2G5 EQ3G5 EQ4G5 EQ5G5 0 MS1403-J-03 D4 E1A4 E1A12 E1B4 E1B12 E1C4 E1C12 E2A4 E2A12 E2B4 E2B12 E2C4 E2C12 E3A4 E3A12 E3B4 E3B12 E3C4 E3C12 0 0 0 5E1A4 5E1A12 5E1B4 5E1B12 5E2A4 5E2A12 5E2B4 5E2B12 5E2C4 5E2C12 5E3A4 5E3A12 5E3B4 5E3B12 5E3C4 5E3C12 5E4A4 5E4A12 5E4B4 5E4B12 5E4C4 5E4C12 5E5A4 5E5A12 5E5B4 5E5B12 EQ1G4 EQ2G4 EQ3G4 EQ4G4 EQ5G4 0 D3 E1A3 E1A11 E1B3 E1B11 E1C3 E1C11 E2A3 E2A11 E2B3 E2B11 E2C3 E2C11 E3A3 E3A11 E3B3 E3B11 E3C3 E3C11 0 0 0 5E1A3 5E1A11 5E1B3 5E1B11 5E2A3 5E2A11 5E2B3 5E2B11 5E2C3 5E2C11 5E3A3 5E3A11 5E3B3 5E3B11 5E3C3 5E3C11 5E4A3 5E4A11 5E4B3 5E4B11 5E4C3 5E4C11 5E5A3 5E5A11 5E5B3 5E5B11 EQ1G3 EQ2G3 EQ3G3 EQ4G3 EQ5G3 0 D2 E1A2 E1A10 E1B2 E1B10 E1C2 E1C10 E2A2 E2A10 E2B2 E2B10 E2C2 E2C10 E3A2 E3A10 E3B2 E3B10 E3C2 E3C10 0 0 0 5E1A2 5E1A10 5E1B2 5E1B10 5E2A2 5E2A10 5E2B2 5E2B10 5E2C2 5E2C10 5E3A2 5E3A10 5E3B2 5E3B10 5E3C2 5E3C10 5E4A2 5E4A10 5E4B2 5E4B10 5E4C2 5E4C10 5E5A2 5E5A10 5E5B2 5E5B10 EQ1G2 EQ2G2 EQ3G2 EQ4G2 EQ5G2 0 D1 E1A1 E1A9 E1B1 E1B9 E1C1 E1C9 E2A1 E2A9 E2B1 E2B9 E2C1 E2C9 E3A1 E3A9 E3B1 E3B9 E3C1 E3C9 0 0 0 5E1A1 5E1A9 5E1B1 5E1B9 5E2A1 5E2A9 5E2B1 5E2B9 5E2C1 5E2C9 5E3A1 5E3A9 5E3B1 5E3B9 5E3C1 5E3C9 5E4A1 5E4A9 5E4B1 5E4B9 5E4C1 5E4C9 5E5A1 5E5A9 5E5B1 5E5B9 EQ1G1 EQ2G1 EQ3G1 EQ4G1 EQ5G1 0 D0 E1A0 E1A8 E1B0 E1B8 E1C0 E1C8 E2A0 E2A8 E2B0 E2B8 E2C0 E2C8 E3A0 E3A8 E3B0 E3B8 E3C0 E3C8 0 0 0 5E1A0 5E1A8 5E1B0 5E1B8 5E2A0 5E2A8 5E2B0 5E2B8 5E2C0 5E2C8 5E3A0 5E3A8 5E3B0 5E3B8 5E3C0 5E3C8 5E4A0 5E4A8 5E4B0 5E4B8 5E4C0 5E4C8 5E5A0 5E5A8 5E5B0 5E5B8 EQ1G0 EQ2G0 EQ3G0 EQ4G0 EQ5G0 0 2013/01 - 126 - [AK4678] Addr 70H 71H 72H 73H Register Name DRC Mode Control NS Control NS Gain & ATT Control NS On Level D7 0 0 0 NSIAF1 74H NS Off Level 75H 76H 77H 78H 79H 7AH 7BH 7CH 7DH 7EH 7FH 80H 81H 82H 83H 84H 85H 86H 87H 88H 89H 8AH 8BH 8CH 8DH 8EH 8FH 90H 91H 92H 93H 94H 95H 96H 97H 98H 99H 9AH 9BH 9CH 9DH 9EH 9FH NS Reference Select NS LPF Co-efficient 0 NS LPF Co-efficient 1 NS LPF Co-efficient 2 NS LPF Co-efficient 3 NS HPF Co-efficient 0 NS HPF Co-efficient 1 NS HPF Co-efficient 2 NS HPF Co-efficient 3 Reserved Reserved DVLC Filter Select DVLC Mode Control DVLCL Curve X1 DVLCL Curve Y1 DVLCL Curve X2 DVLCL Curve Y2 DVLCL Curve X3 DVLCL Curve Y3 DVLCL Slope 1 DVLCL Slope 2 DVLCL Slope 3 DVLCL Slope 4 DVLCM Curve X1 DVLCM Curve Y1 DVLCM Curve X2 DVLCM Curve Y2 DVLCM Curve X3 DVLCM Curve Y3 DVLCM Slope 1 DVLCM Slope 2 DVLCM Slope 3 DVLCM Slope 4 DVLCH Curve X1 DVLCH Curve Y1 DVLCH Curve X2 DVLCH Curve Y2 DVLCH Curve X3 DVLCH Curve Y3 DVLCH Slope 1 DVLCH Slope 2 DVLCH Slope 3 DVLCH Slope 4 D6 D5 DLMAT2 DLMAT1 0 DRCM1 NSGAIN2 NSGAIN1 NSIAF0 0 NSOAF1 NSOAF0 0 0 NSLA7 0 NSLB7 0 NSHA7 0 NSHB7 0 0 0 DLLPF1 0 NSLA6 0 NSLB6 0 NSHA6 0 NSHB6 0 0 0 DLLPF0 0 NSLA5 NSLA13 NSLB5 NSLB13 NSHA5 NSHA13 NSHB5 NSHB13 0 0 DMHPF1 DVRGAIN2 DVRGAIN1 DVRGAIN0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 L1G6 L2G6 L3G6 L4G6 0 0 0 0 0 0 M1G6 M2G6 M3G6 M4G6 0 0 0 0 0 0 H1G6 H2G6 H3G6 H4G6 VL1X5 VL1Y5 VL2X5 VL2Y5 0 0 L1G5 L2G5 L3G5 L4G5 VM1X5 VM1Y5 VM2X5 VM2Y5 0 0 M1G5 M2G5 M3G5 M4G5 VH1X5 VH1Y5 VH2X5 VH2Y5 0 0 H1G5 H2G5 H3G5 H4G5 MS1403-J-03 D4 D3 D2 DLMAT0 DRGAIN1 DRGAIN0 D1 DRCC1 DRCM0 0 NSLPF NSHPF NSGAIN0 0 NSATT2 NSATT1 NSTHL4 NSTHL3 NSTHL2 NSTHL1 NSTHH NSTHH NSTHH NSTHH3 2 1 4 0 NSREF3 NSREF2 NSREF1 NSLA4 NSLA3 NSLA2 NSLA1 NSLA12 NSLA11 NSLA10 NSLA9 NSLB4 NSLB3 NSLB2 NSLB1 NSLB12 NSLB11 NSLB10 NSLB9 NSHA4 NSHA3 NSHA2 NSHA1 NSHA12 NSHA11 NSHA10 NSHA9 NSHB4 NSHB3 NSHB2 NSHB1 NSHB12 NSHB11 NSHB10 NSHB9 0 0 0 0 0 0 0 0 DMHPF0 DMLPF1 DMLPF0 DHHPF1 DVLMAT2 DVLMAT1 DVLMAT0 DAF1 VL1X4 VL1X3 VL1X2 VL1X1 VL1Y4 VL1Y3 VL1Y2 VL1Y1 VL2X4 VL2X3 VL2X2 VL2X1 VL2Y4 VL2Y3 VL2Y2 VL2Y1 VL3X4 VL3X3 VL3X2 VL3X1 VL3Y4 VL3Y3 VL3Y2 VL3Y1 L1G4 L1G3 L1G2 L1G1 L2G4 L2G3 L2G2 L2G1 L3G4 L3G3 L3G2 L3G1 L4G4 L4G3 L4G2 L4G1 VM1X4 VM1X3 VM1X2 VM1X1 VM1Y4 VM1Y3 VM1Y2 VM1Y1 VM2X4 VM2X3 VM2X2 VM2X1 VM2Y4 VM2Y3 VM2Y2 VM2Y1 VM3X4 VM3X3 VM3X2 VM3X1 VM3Y4 VM3Y3 VM3Y2 VM3Y1 M1G4 M1G3 M1G2 M1G1 M2G4 M2G3 M2G2 M2G1 M3G4 M3G3 M3G2 M3G1 M4G4 M4G3 M4G2 M4G1 VH1X4 VH1X3 VH1X2 VH1X1 VH1Y4 VH1Y3 VH1Y2 VH1Y1 VH2X4 VH2X3 VH2X2 VH2X1 VH2Y4 VH2Y3 VH2Y2 VH2Y1 VH3X4 VH3X3 VH3X2 VH3X1 VH3Y4 VH3Y3 VH3Y2 VH3Y1 H1G4 H1G3 H1G2 H1G1 H2G4 H2G3 H2G2 H2G1 H3G4 H3G3 H3G2 H3G1 H4G4 H4G3 H4G2 H4G1 D0 DRCC0 NSCE NSATT0 NSTHL0 NSTHH 0 NSREF0 NSLA0 NSLA8 NSLB0 NSLB8 NSHA0 NSHA8 NSHB0 NSHB8 0 0 DHHPF0 DAF0 VL1X0 VL1Y0 VL2X0 VL2Y0 VL3X0 VL3Y0 L1G0 L2G0 L3G0 L4G0 VM1X0 VM1Y0 VM2X0 VM2Y0 VM3X0 VM3Y0 M1G0 M2G0 M3G0 M4G0 VH1X0 VH1Y0 VH2X0 VH2Y0 VH3X0 VH3Y0 H1G0 H2G0 H3G0 H4G0 2013/01 - 127 - [AK4678] Addr A0H A1H A2H A3H A4H A5H A6H A7H A8H A9H AAH ABH ACH ADH AEH AFH Register Name DVLCL LPF Co-efficient 0 DVLCL LPF Co-efficient 1 DVLCL LPF Co-efficient 2 DVLCL LPF Co-efficient 3 DVLCM HPF Co-efficient 0 DVLCM HPF Co-efficient 1 DVLCM HPF Co-efficient 2 DVLCM HPF Co-efficient 3 DVLCM LPF Co-efficient 0 DVLCM LPF Co-efficient 1 DVLCM LPF Co-efficient 2 DVLCM LPF Co-efficient 3 DVLCH HPF Co-efficient 0 DVLCH HPF Co-efficient 1 DVLCH HPF Co-efficient 2 DVLCH HPF Co-efficient 3 D7 DLLA7 0 DLLB7 0 DMHA7 0 DMHB7 0 DMLA7 0 DMLB7 0 DHHA7 0 DHHB7 0 D6 DLLA6 0 DLLB6 0 DMHA6 0 DMHB6 0 DMLA6 0 DMLB6 0 DHHA6 0 DHHB6 0 D5 DLLA5 DLLA13 DLLB5 DLLB13 DMHA5 DMHA13 DMHB5 DMHB13 DMLA5 DMLA13 DMLB5 DMLB13 DHHA5 DHHA13 DHHB5 DHHB13 D4 D3 D2 DLLA4 DLLA3 DLLA2 DLLA12 DLLA11 DLLA10 DLLB4 DLLB3 DLLB2 DLLB12 DLLB11 DLLB10 DMHA4 DMHA3 DMHA2 DMHA12 DMHA11 DMHA10 DMHB4 DMHB3 DMHB2 DMHB12 DMHB11 DMHB10 DMLA4 DMLA3 DMLA2 DMLA12 DMLA11 DMLA10 DMLB4 DMLB3 DMLB2 DMLB12 DMLB11 DMLB10 DHHA4 DHHA3 DHHA2 DHHA12 DHHA11 DHHA10 DHHB4 DHHB3 DHHB2 DHHB12 DHHB11 DHHB10 D1 DLLA1 DLLA9 DLLB1 DLLB9 DMHA1 DMHA9 DMHB1 DMHB9 DMLA1 DMLA9 DMLB1 DMLB9 DHHA1 DHHA9 DHHB1 DHHB9 D0 DLLA0 DLLA8 DLLB0 DLLB8 DMHA0 DMHA8 DMHB0 DMHB8 DMLA0 DMLA8 DMLB0 DMLB8 DHHA0 DHHA8 DHHB0 DHHB8 Note 68. PDN pinを “L” にすると、レジスタ値は初期化されます。 Note 69. “0”で指定されたビットへの “1”の書き込みは禁止です。 Note 70. アドレスB0H ~ FFHの書き込みは禁止です。 MS1403-J-03 2013/01 - 128 - [AK4678] ■ 詳細説明 Addr 00H Register Name Power Management 0 R/W Default D7 0 R 0 D6 0 R 0 D5 PMADR R/W 0 D4 PMADL R/W 0 D3 0 R 0 D2 0 R 0 D1 PMPFIL R/W 0 D0 PMVCM R/W 0 PMVCM: VCOMのパワーマネジメント 0: Power down (default) 1: Power up 各ブロックを動作させる場合には、必ずPMVCM bit を “1”にしなければなりません。PMVCM bit に対して “0”を書き込むことができるのは、全てのパワーマネジメントビットを “0”にする時だけ です。 PMPFIL: Programmable Filter Blockのパワーマネジメント 0: Power down (default) 1: Power up PMADL: MIC-Amp Lch & ADC Lchのパワーマネジメント 0: Power down (default) 1: Power up PMADL (PMDML) またはPMADR (PMDMR) bit を “0”から “1”に変更すると、初期化サイクル (1059/fs=24ms @ 44.1kHz, ADRST bit = “0” )が開始されます。初期化サイクル終了後、ADC はデー タを出力します。 PMADR: MIC-Amp Rch & ADC Rchのパワーマネジメント 0: Power down (default) 1: Power up このアドレスのビットを“0”にすることで、部分的にパワーダウンすることができます。また、PDN pin を “L”にすることで、レジスタの設定に関係なく、全回路をパワーダウンすることができます。このときレ ジスタ値は初期化されます。 全てのパワーマネジメントビットを “0”にすることで、全回路をパワーダウンすることができます。この ときレジスタの内容は保持されています。消費電流は50μA(typ)となりますので、完全にシャットダウン (typ. 1μA) するにはPDN pin = “L”として下さい。 MS1403-J-03 2013/01 - 129 - [AK4678] Addr 01H Register Name Power Management 1 R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 D4 0 R 0 D3 PMDAR R/W 0 D2 PMDAL R/W 0 D1 PMDRC R/W 0 D0 PMEQ R/W 0 PMEQ: 5-band Palametric Equalizer Blockのパワーマネジメント 0: Power down (default) 1: Power up PMDRC: Dynamic Range Control Blockのパワーマネジメント 0: Power down (default) 1: Power up PMDAL: DAC Lchのパワーマネジメント 0: Power down (default) 1: Power up PMDAR: DAC Rchのパワーマネジメント 0: Power down (default) 1: Power up このアドレスのビットを“0”にすることで、部分的にパワーダウンすることができます。また、PDN pin を “L”にすることで、レジスタの設定に関係なく、全回路をパワーダウンすることができます。このときレ ジスタ値は初期化されます。 全てのパワーマネジメントビットを “0”にすることで、全回路をパワーダウンすることができます。この ときレジスタの内容は保持されています。消費電流は50μA(typ)なので、完全にシャットダウン(typ. 1μA) す るにはPDN pin = “L”として下さい。 Addr 02H Register Name Power Management 1 R/W Default D7 ADRST R/W 0 D6 0 R 0 D5 0 R 0 D4 0 R 0 D3 MICL2 R/W 0 D2 PMMP2 R/W 0 D1 MICL1 R/W 0 D0 PMMP1 R/W 0 PMMP1: MPWR1 pinのパワーマネジメント 0: Power down: Hi-Z (default) 1: Power up MICL1: MIC Power (MPWR1 pin) 出力電圧の設定 Default “0”, typ. 2.5V (Table 22) PMMP2: MPWR2 pinのパワーマネジメント 0: Power down: Hi-Z (default) 1: Power up MICL2: MIC Power (MPWR2 pin) 出力電圧の設定 Default “0”, typ. 2.5V (Table 22) ADRST: ADC 初期化サイクルの設定 0: 1059/fs (default) 1: 267/fs MS1403-J-03 2013/01 - 130 - [AK4678] Addr 03H Register Name PLL Mode Select 0 R/W Default D7 FS3 R/W 1 D6 FS2 R/W 1 D5 FS1 R/W 1 D4 FS0 R/W 1 D3 PLL3 R/W 0 D2 PLL2 R/W 1 D1 PLL1 R/W 1 D0 PLL0 R/W 0 D3 0 R 0 D2 0 R 0 D1 M/S R/W 0 D0 PMPLL R/W 0 D3 MSBS R/W 0 D2 BCKP R/W 0 D1 DIF1 R/W 1 D0 DIF0 R/W 0 PLL3-0: PLL基準クロックの選択 (Table 5) Default: “0110” (MCKI pin, 12MHz) FS3-0: サンプリング周波数の設定 (Table 6, Table 11 and Table 14) Default: “1111” (fs=44.1kHz) Addr 04H Register Name PLL Mode Select 1 R/W Default D7 CM1 R/W 0 D6 CM0 R/W 0 D5 BCKO R/W 0 D4 0 R 0 PMPLL: PLLのパワーマネジメント 0: EXT Mode and Power Down (default) 1: PLL Mode and Power up M/S: Master / Slave Modeの選択 0: Slave Mode (default) 1: Master Mode BCKO: マスタモード時のBICK出力周波数の設定 (Table 9) CM1-0: EXTモード時のMCKI入力周波数の設定 (Table 10, Table 13) Default: “00” (256fs) Addr 05H Register Name Audio I/F Format Select R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 D4 SDOD R/W 0 DIF1-0: オーディオインタフェースフォーマット (Table 18) Default: “10” (24bit Left justified) BCKP: DSP Mode時のBICK極性設定 (Table 19) “0”: “↑”でSDTO出力、“↓”でSDTIラッチ (default) “1”: “↓”でSDTO出力、“↑”でSDTIラッチ MSBS: DSP Mode時のLRCK位相設定 (Table 19) “0”: LRCKの “↑” がチャネル切り替えのBICK半周期前 (default) “1”: LRCKの “↑” がチャネル切り替えのBICK 1周期前 SDOD: SDTO出力無効 (Table 83) “0”: Enable (default) “1”: Disable (“L”) MS1403-J-03 2013/01 - 131 - [AK4678] Addr 06H Register Name MIC Signal Select R/W Default D7 0 R 0 D6 MDIF3 R/W 0 D5 MDIF2 R/W 0 D4 MDIF1 R/W 0 D3 INR1 R/W 0 D2 INR0 R/W 0 D1 INL1 R/W 0 D0 INL0 R/W 0 D5 MGNR1 R/W 0 D4 MGNR0 R/W 1 D3 MGNL3 R/W 0 D2 MGNL2 R/W 1 D1 MGNL1 R/W 0 D0 MGNL0 R/W 1 D3 DCLKE R/W 0 D2 0 R 0 D1 DCLKP R/W 0 D0 DMIC R/W 0 INL1-0: MIC-Amp Lchの入力ソース選択 (Table 20) Default: “00” (LIN1) INR1-0: MIC-Amp Rchの入力ソース選択(Table 20) Default: “00” (RIN1) MDIF1: Line1 入力モード選択 0: シングルエンド入力 (LIN1/RIN1 pins: default) 1: 差動入力 (IN1+/IN1− pins) MDIF2: Line2 入力モード選択 0: シングルエンド入力 (LIN2/RIN2 pins: default) 1: 差動入力 (IN2−/IN2+ pins) MDIF3: Line3 入力モード選択 0: シングルエンド入力 (LIN3/RIN3 pins: default) 1: 差動入力 (IN3+/IN3− pins) Addr 07H Register Name MIC Amp Gain R/W Default D7 MGNR3 R/W 0 D6 MGNR2 R/W 1 MGNL3-0: MIC-Amp Lchのゲインコントロール (Table 21) Default: “0101” (0dB) MGNR3-0: MIC-Amp Rchのゲインコントロール (Table 21) Default: “0101” (0dB) Addr 08H Register Name Digital MIC R/W Default D7 0 R 0 D6 0 R 0 D5 D4 PMDMR PMDML R/W 0 R/W 0 DMIC: ディジタルマイク接続の選択 0: アナログマイク (default) 1: ディジタルマイク DCLKP: データ取り込みエッジ極性の設定 0: DMCLKの “↑”でLchデータをラッチ (default) 1: DMCLKの “↓”でLchデータをラッチ DCLKE: DMCLK pinからのクロック出力コントロール 0: “L” Output (default) 1: 64fs Output PMDML/R: ディジタルマイク使用時の入力信号選択 (Table 77) Default: “0” DMIC bit = “1”のとき、これらのレジスタは有効になります。ディジタルマイク選択時(DMIC bit = “1”)、 PMDML = PMDMR bits = “0”でADCのディジタルブロックはパワーダウンされます。 MS1403-J-03 2013/01 - 132 - [AK4678] Addr 09H Register Name DAC Signal Pass Select R/W Default D7 DACSR R/W 0 D6 DACSL R/W 0 D5 DACRR R/W 0 D4 DACRL R/W 0 D3 0 R 0 D2 0 R 0 D1 DACR R/W 0 D0 DACL R/W 0 DACL: DAC Lch から LOUTに入力される信号のコントロール 0: OFF (default) 1: ON DACR: DAC Rch から ROUTに入力される信号のコントロール 0: OFF (default) 1: ON DACRL: DAC Lch から RCV-Ampに入力される信号のコントロール 0: OFF (default) 1: ON DACRR: DAC Rch から RCV-Ampに入力される信号のコントロール 0: OFF (default) 1: ON DACSL: DAC Lch から SPK-Ampに入力される信号のコントロール 0: OFF (default) 1: ON DACSR: DAC Rch から SPK-Ampに入力される信号のコントロール 0: OFF (default) 1: ON MS1403-J-03 2013/01 - 133 - [AK4678] Addr 0AH Register Name LINEOUT Power Management R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 D4 LODIF R/W 0 D3 LOM R/W 0 D2 LOPS R/W 0 D1 PMRO R/W 0 D0 PMLO R/W 0 D3 LOMH R/W 0 D2 0 R 0 D1 PMHPR R/W 0 D0 PMHPL R/W 0 PMLO: LOUTのパワーマネジメント 0: Power down (default) 1: Power up PMRO: ROUTのパワーマネジメント 0: Power down (default) 1: Power up LOPS: LOUT/ROUTのパワーセーブモード 0: Normal Operation (default) 1: Power Save Mode LOM: DACからLOUT/ROUTに入力される信号のモノラル設定 0: Stereo Mixing (default) 1: Mono Mixing LODIF: ライン出力のモード設定 0: ステレオシングルエンド出力 (LOUT/ROUT pins) (default) 1: モノラル差動出力 (LOP/LON pins) Addr 0BH Register Name HP Power Management R/W Default D7 HPTM1 R/W 0 D6 HPTM0 R/W 0 D5 0 R 0 D4 0 R 0 PMHPL: HPLのパワーマネジメント 0: Power down (default) 1: Power up PMHPR: HPRのパワーマネジメント 0: Power down (default) 1: Power up LOMH: DACからHPL/HPRに入力される信号のモノラル設定 0: Stereo Mixing (default) 1: Mono Mixing HPTM1-0: HP-Amp ボリュームのゼロクロスタイムアウト時間の設定 (Table 107) Default: “00” (128/fs) MS1403-J-03 2013/01 - 134 - [AK4678] Addr 0CH Register Name Charge Pump Control R/W Default D7 0 R 0 D6 D5 D4 VDDTM2 VDDTM1 VDDTM0 R/W 1 R/W 0 R/W 1 D3 0 R 0 D2 0 R 0 D1 D0 CPMODE1 CPMODE0 R/W 0 R/W 0 D1 RCVPS R/W 0 D0 PMRCV R/W 0 D1 LVL1 R/W 1 D0 LVL0 R/W 1 CPMODE1-0: チャージポンプのモードコントロール (Table 108) Default: “00” (Automatic Switching) VDDTM2-0: VDD保持時間の設定 (Table 109) Default: “101” (32768/fs) Addr 0DH Register Name SPK & RCV Power Management R/W Default D7 THDET R 0 D6 0 R 0 D5 TEST R/W 0 D4 PMSPK R/W 0 D3 0 R 0 D2 0 R 0 PMRCV: Receiver-Ampのパワーマネジメント 0: Power down (default) 1: Power up RCVPS: Receiver-Ampのパワーセーブモード 0: Normal Operation (default) 1: Power Save Mode PMSPK: Speaker-Ampのパワーマネジメント 0: Power down (default) 1: Power up TEST: テストモードの設定ビット 0: Normal operation (default) 1: TEST mode TEST bit must be always “0”. THDET: サーマルシャットダウン検出 0: Normal Operation (default) 1: Thermal Shutdown status Addr 0EH Register Name LINEOUT Volume Control R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 D4 0 R 0 D3 0 R 0 D2 LVL2 R/W 0 LVL2-0: ライン出力ボリューム設定 (Table 101) Default: “3H” (0dB) MS1403-J-03 2013/01 - 135 - [AK4678] Addr 0FH Register Name HP Volume Control R/W Default D7 0 R 0 D6 0 R 0 D5 HPG5 R/W 1 D4 HPG4 R/W 0 D3 HPG3 R/W 0 D2 HPG2 R/W 0 D1 HPG1 R/W 1 D0 HPG0 R/W 1 D5 RCVG1 R/W 1 D4 RCVG0 R/W 1 D3 SPKG3 R/W 1 D2 SPKG2 R/W 0 D1 SPKG1 R/W 1 D0 SPKG0 R/W 1 D5 IVL5 IVR5 R/W 0 D4 IVL4 IVR4 R/W 1 D3 IVL3 IVR3 R/W 0 D2 IVL2 IVR2 R/W 0 D1 IVL1 IVR1 R/W 0 D0 IVL0 IVR0 R/W 1 D2 REF2 R/W 0 D1 REF1 R/W 0 D0 REF0 R/W 1 HPG5-0:ヘッドフォンボリューム設定 (Table 106) Default: “23H” (0dB) Addr 10H Register Name SPK & RCV Volume Control R/W Default D7 RCVG3 R/W 1 D6 RCVG2 R/W 0 SPKG3-0: スピーカボリューム設定 (Table 111) Default: “BH” (0dB) RCVG3-0: レシーバボリューム設定 (Table 104) Default: “BH” (0dB) Addr 11H 12H Register Name Lch Input Volume Control Rch Input Volume Control R/W Default D7 IVL7 IVR7 R/W 1 D6 IVL6 IVR6 R/W 0 IVL7-0, IVR7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (Table 37) Default: “91H” (0dB) Addr 13H Register Name ALC Reference Select R/W Default D7 REF7 R/W 1 D6 REF6 R/W 1 D5 REF5 R/W 1 D4 REF4 R/W 0 D3 REF3 R/W 0 REF7-0: ALCリカバリ動作時の基準値の設定; 0.375dB step, 242 Level (Table 33) Default: “E1H” (+30.0dB) Addr 14H Register Name Digital Mixing Control R/W Default D7 D6 D5 D4 D3 D2 D1 D0 SRMXR1 SRMXR0 SRMXL1 SRMXL0 PFMXR1 PFMXR0 PFMXL1 PFMXL0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 PFMXL1-0: 5-band EQ Lchの入力信号ミキシング 1 (Table 85) Default: “00” (SDTI) PFMXR1-0: 5-band EQ Rchの入力信号ミキシング 1 (Table 86) Default: “00” (SDTI) SRMXL1-0: 5-band EQ Lchの入力信号ミキシング 2 (Table 87) Default: “00” (SDTI) SRMXR1-0: 5-band EQ Rchの入力信号ミキシング 2 (Table 88) Default: “00” (SDTI) MS1403-J-03 2013/01 - 136 - [AK4678] Addr 15H Register Name ALC Timer Select R/W Default D7 FR R/W 0 D6 RFST1 R/W 0 D5 RFST0 R/W 0 D4 WTM2 R/W 0 D3 WTM1 R/W 0 D2 WTM0 R/W 0 D1 ZTM1 R/W 0 D0 ZTM0 R/W 0 D3 RGAIN1 R/W 0 D2 RGAIN0 R/W 0 D1 LMTH1 R/W 0 D0 LMTH0 R/W 0 ZTM1-0: ALC ゼロクロスタイムアウト時間の設定 (Table 30) Default: “00” (128/fs) WTM2-0: ALCリカバリ待機時間の設定 (Table 31) Default: “000” (128/fs) RFST1-0: ALCファストリカバリの速度 (Table 34) Default: “00” (4times) FR: ALCファストリカバリの設定 0: Enable (default) 1: Disable Addr 16H Register Name ALC Mode Control R/W Default D7 LFST R/W 0 D6 ZELMN R/W 0 D5 LMAT1 R/W 0 D4 LMAT0 R/W 0 LMTH1-0: ALCリミッタ検出レベル/リカバリ待機カウンタリセットレベル (Table 28) Default: “00” RGAIN1-0: ALCリカバリゲインステップ (Table 32) Default: “00” LMAT1-0: ALCリミッタATTステップ (Table 29) Default: “00” ZELMN: ALCリミッタ動作時ゼロクロス検出イネーブル 0: Enable (default) 1: Disable LFST: FS (フルスケール)以上出力時のALCリミッタ動作 0: ゼロクロスするかゼロクロスタイムアウトしたときボリューム値が変更されます。(default) 1: ALCの出力がFS以上の時、ボリューム値を瞬時(1/fs)に変更します。 MS1403-J-03 2013/01 - 137 - [AK4678] Addr 17H Register Name Mode Control 0 R/W Default D7 0 R 0 D6 0 R 0 D5 SDIM1 R/W 0 D4 SDIM0 R/W 0 D3 5EQ R/W 0 D2 ADM R/W 0 D1 IVOLC R/W 1 D0 ALC R/W 0 ALC: ALCイネーブル 0: ALC Disable (default) 1: ALC Enable IVOLC: IVOLのコントロール 0: Independent 1: Dependent (default) IVOLC bit = “1”のとき、IVL7-0 bits で両チャネルのIVOLが変化します。但し、IVR7-0 bits にIVL7-0 bitsの値は書き込まれません。IVOLC bit = “0”のとき、Lch, Rch のボリュームは独立にそれぞれ IVL7-0, IVR7-0 bits でコントロールします。 ADM: モノラル録音設定 (Table 79) 0: Stereo (default) 1: Mono: (L+R)/2 5EQ: 5-Band Equalizer設定 0: OFF (default) 1: ON SDIM1-0: SDTIの入力信号設定 (Table 84) Default: “00” (L=Lch, R=Rch) Addr 18H Register Name Mode Control 0 R/W Default D7 0 R 0 D6 OVTMB R/W 1 D5 BIV2 R/W 0 D4 BIV1 R/W 0 D3 BIV0 R/W 0 D2 SMUTE R/W 0 D1 OVTM R/W 1 D0 OVOLC R/W 1 OVOLC: ディジタルボリュームのコントロール 0: Independent 1: Dependent (default) OVOLC bit = “1”のとき、OVL6-0 bitsで両チャネルのディジタルボリュームが変化します。但し、 OVR6-0 bits にOVL6-0 bitsの値は書き込まれません。OVOLC bit = “0”のとき、Lch, Rch のボリュー ムは独立にそれぞれOVL6-0, OVR6-0 bits でコントロールします。 OVTM: ディジタルボリュームのソフト遷移時間の設定 0: 128/fs 1: 256/fs (default) このソフト遷移時間はOVL/R6-0 bits を00Hから7FHへ変更した場合の遷移時間です。 SMUTE: ソフトミュートコントロール 0: Normal Operation (default) 1: DAC outputs soft-muted BIV2-0: SDTIB 入力ボリュームのコントロール (Table 75) Default: “0H” (0dB) OVTMB: ディジタルボリューム (DATT-B and DATT-C) のソフト遷移時間の設定 0: 128/fs 1: 256/fs (default) このソフト遷移時間はBVL6 -0, CVL6-0 bits を 00Hから7FHへ変更した場合の遷移時間です。 MS1403-J-03 2013/01 - 138 - [AK4678] Addr 19H Register Name Digital Filter Select 0 R/W Default D7 0 R 0 D6 HPFC1 R/W 0 D5 HPFC0 R/W 0 D4 HPFAD R/W 1 D3 D2 DASEL1 DASEL0 R/W R/W 0 0 D1 PFSDO R/W 1 D0 PFSEL R/W 0 PFSEL: Programmable Filter Blockに入力する信号の選択 (Table 78) 0: ADC 出力データ (default) 1: SDTI 入力データ PFSDO: SDTOに出力する信号およびSVOLAに入力する信号の選択 (Table 78) 0: ADC出力データ 1: Programmable Filter Block出力データ(default) DASEL1-0: DACに入力する信号の選択 (Table 89) Default: “00” (L= DATT-A Lch, R= DATT-A Rch) HPFAD: ADC HPF1のコントロール 0: OFF 1: ON (default) HPFAD bit = “1”のとき、HPFC1-0 bitsの設定が有効になります。HPFAD bit = “0”のとき、HPFAD ブロックはスルー(0dB)です。 PMADL bit = “1”又はPMADR bit = “1”のとき、HPFAD bit は “1”にして下さい。 HPFC1-0: HPF1 (ADC)のカットオフ周波数の設定 (Table 38) Default: “00” (3.4Hz @ fs = 44.1kHz) MS1403-J-03 2013/01 - 139 - [AK4678] Addr 1AH Register Name Digital Filter Select 1 R/W Default D7 GN1 R/W 0 D6 GN0 R/W 0 D5 LPF R/W 0 D4 HPF R/W 0 D3 EQ0 R/W 0 D2 FIL3 R/W 0 D1 0 R 0 D0 0 R 0 FIL3: FIL3 (ステレオ感強調用フィルタ) の係数設定有効 0: Disable (default) 1: Enable FIL3 bit = “1”のとき、F3A13-0, F3B13-0 bitsの設定が有効になります。 FIL3 bit = “0”のとき、FIL3 ブロックはOFF (MUTE)です。 EQ0: EQ0 (ゲイン補正用フィルタ) の係数設定有効 0: Disable (default) 1: Enable EQ0 bit = “1”のとき、E0A15-0, E0B13-0, E0C15-0 bitsの設定が有効になります。EQ0 bit = “0”のとき、 EQ0ブロックはスルー (0dB)です。 HPF: HPF の係数設定有効 0: Disable (default) 1: Enable HPF bit is “1”のとき、F1A13-0, F1B13-0 bitsの設定が有効になります。HPF bit = “0”のとき、HPFブ ロックはスルー (0dB)です。 LPF: LPF の係数設定有効 0: Disable (default) 1: Enable LPF bit is “1”のとき、F2A13-0, F2B13-0 bitsの設定が有効になります。LPF bit = “0”のとき、LPFブ ロックはスルー (0dB)です。 GN1-0: Gain部のゲイン設定 (Table 27) Default: “00” (0dB) Addr 1BH Register Name Digital Filter Select 2 R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 D4 0 R 0 D3 0 R 0 D2 EQ3 R/W 0 D1 EQ2 R/W 0 D0 EQ1 R/W 0 EQ1: Equalizer 1の係数設定有効 0: Disable (default) 1: Enable EQ1 bit = “1”のとき、E1A15-0, E1B15-0, E1C15-0 bitsの設定が有効になります。EQ1 bit = “0”のとき、 EQ1ブロックはスルー (0dB)です。 EQ2: Equalizer 2の係数設定有効 0: Disable (default) 1: Enable EQ2 bit = “1”のとき、E2A15-0, E2B15-0, E2C15-0 bitsの設定が有効になります。EQ2 bit = “0”のとき、 EQ2ブロックはスルー (0dB)です。 EQ3: Equalizer 3の係数設定有効 0: Disable (default) 1: Enable EQ3 bit = “1”のとき、E3A15-0, E3B15-0, E3C15-0 bitsの設定が有効になります。EQ3 bit = “0”のとき、 EQ3ブロックはスルー (0dB)です。 MS1403-J-03 2013/01 - 140 - [AK4678] Addr 1CH Register Name Side Tone A Control R/W Default D7 0 R 0 D6 SVAR2 R/W 0 D5 SVAR1 R/W 0 D4 SVAR0 R/W 0 D3 0 R 0 D2 SVAL2 R/W 0 D1 SVAL1 R/W 0 D0 SVAL0 R/W 0 D3 OVL3 OVR3 R/W 1 D2 OVL2 OVR2 R/W 1 D1 OVL1 OVR1 R/W 0 D0 OVL0 OVR0 R/W 0 SVAL2-0, SVAR2-0: サイドトーンボリュームA (SVOLA) (Table 39) Default: “000” (0dB) Addr 1DH 1EH Register Name Lch Output Volume Control Rch Output Volume Control R/W Default D7 0 0 R 0 D6 OVL6 OVR6 R/W 0 D5 OVL5 OVR5 R/W 0 D4 OVL4 OVR4 R/W 0 OVL6-0, OVR6-0: 出力ディジタルボリューム (Table 68) Default: “0CH” (0dB) Addr 1FH Register Name PCM I/F Power Management R/W Default D7 PMMIX R/W 0 D6 D5 D4 D3 D2 D1 D0 PMSRBO PMSRBI PMPCMB PMOSC PMSRAO PMSRAI PMPCMA R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 R/W 0 PMPCMA: PCM I/F Aのパワーマネジメント 0: Power down (default) 1: Power up PMSRAI: SRCAIのパワーマネジメント 0: Power down (default) 1: Power up PMSRAO: SRCAOのパワーマネジメント 0: Power down (default) 1: Power up PMOSC: 内部発振回路のパワーマネジメント 0: Power down (default) 1: Power up PMPCMB: PCM I/F Bのパワーマネジメント 0: Power down (default) 1: Power up PMSRBI: SRCBIのパワーマネジメント 0: Power down (default) 1: Power up PMSRBO: SRCBOのパワーマネジメント 0: Power down (default) 1: Power up PMMIX: MIX1ブロックのパワーマネジメント 0: Power down (default) 1: Power up MS1403-J-03 2013/01 - 141 - [AK4678] Addr 20H Register Name PCM I/F Control 0 R/W Default D7 SDOAD R/W 0 D6 0 R 0 D5 MSBSA R/W 0 D4 BCKPA R/W 0 D3 LAWA1 R/W 0 D2 LAWA0 R/W 0 D1 FMTA1 R/W 0 D0 FMTA0 R/W 0 D3 LAWB1 R/W 0 D2 LAWB0 R/W 0 D1 FMTB1 R/W 0 D0 FMTB0 R/W 0 D3 0 R 0 D2 SVB2 R/W 0 D1 SVB1 R/W 0 D0 SVB0 R/W 0 FMTA1-0: PCM I/F Aフォーマット (Table 117) Default: “00” (Mode 0) LAWA1-0: PCM I/F Aのモード設定 (Table 115) Default: “00” (Mode 0) BCKPA: PCM I/F AのBICKA極性設定 (Table 119) “0”: BICKAの“↑”でSDTOA出力、“↓”でSDTIAラッチ (default) “1”: BICKAの“↓”でSDTOA出力、“↑”でSDTIAラッチ MSBSA: PCM I/F AのSYNCA位相設定 (Table 119) “0”: SYNCAの “↑” がチャネル切り替えのBICKA半周期前 (default) “1”: SYNCAの “↑” がチャネル切り替えのBICKA 1周期前 SDOAD: SDTOA 出力無効 (Table 96) “0”: Enable (default) “1”: Disable (“L”) Addr 21H Register Name PCM I/F Control 1 R/W Default D7 SDOBD R/W 0 D6 0 R 0 D5 MSBSB R/W 0 D4 BCKPB R/W 0 FMTB1-0: PCM I/F Bフォーマット (Table 118) Default: “00” (Mode 0) LAWB1-0: PCM I/F Bのモード設定 (Table 116) Default: “00” (Mode 0) BCKPB: PCM I/F BのBICKB極性設定 (Table 120) “0”: BICKBの“↑”でSDTOB出力、“↓”でSDTIBラッチ (default) “1”: BICKBの“↓”でSDTOB出力、“↑”でSDTIBラッチ MSBSB: PCM I/F AのSYNCB位相設定 (Table 120) “0”: SYNCBの “↑” がチャネル切り替えのBICKB半周期前 (default) “1”: SYNCBの “↑” がチャネル切り替えのBICKB 1周期前 SDOBD: SDTOB出力無効 (Table 98) “0”: Enable (default) “1”: Disable (“L”) Addr 22H Register Name Side Tone Volume B Control R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 D4 0 R 0 SVB2-0: サイドトーンボリューム (Table 74) Default: “0H” (0dB) MS1403-J-03 2013/01 - 142 - [AK4678] Addr 23H Register Name Digital Volume B Control R/W Default D7 0 R 0 D6 BVL6 R/W 0 D5 BVL5 R/W 0 D4 BVL4 R/W 0 D3 BVL3 R/W 1 D2 BVL2 R/W 1 D1 BVL1 R/W 0 D0 BVL0 R/W 0 D5 CVL5 R/W 0 D4 CVL4 R/W 0 D3 CVL3 R/W 1 D2 CVL2 R/W 1 D1 CVL1 R/W 0 D0 CVL0 R/W 0 D5 MX1R2 R/W 0 D4 MX1R1 R/W 0 D3 MX1R0 R/W 0 D2 MX1L2 R/W 0 D1 MX1L1 R/W 0 D0 MX1L0 R/W 0 D4 MX2C0 R/W 0 D3 MX2B1 R/W 0 D2 MX2B0 R/W 0 D1 MX2A1 R/W 0 D0 MX2A0 R/W 0 D4 0 R 0 D3 0 R 0 D2 MXSB2 R/W 0 D1 MXSB1 R/W 0 D0 MXSB0 R/W 0 BVL6-0: ディジタルボリューム B (Table 70) Default: “0CH” (0dB) Addr 24H Register Name Digital Volume C Control R/W Default D7 0 R 0 D6 CVL6 R/W 0 CVL6-0: ディジタルボリューム C (Table 72) Default: “0CH” (0dB) Addr 25H Register Name Digital Mixing Control 0 R/W Default D7 0 R 0 D6 0 R 0 MX1L2-0: MIX1 Lchから出力する信号の選択 (Table 90) Default: “000” (DATT-B) MX1R2-0: MIX1 Rchから出力する信号の選択 (Table 91) Default: “000” (DATT-B) Addr 26H Register Name Digital Mixing Control 1 R/W Default D7 0 R 0 D6 0 R 0 D5 MX2C1 R/W 0 MX2A1-0: MIX2Aから出力する信号の選択 (Table 92) Default: “00” (BIVOL Lch) MX2B1-0: MIX2Bから出力する信号の選択 (Table 93) Default: “00” (DATT-A Lch) MX2C1-0: MIX2Cから出力する信号の選択 (Table 94) Default: “00” (MIX2A) Addr 27H Register Name Digital Mixing Control 2 R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 MXSB2-0: MIX3から出力する信号の選択 (Table 95) Default: “000” (DATT-A Lch, DATT-A Rch) MS1403-J-03 2013/01 - 143 - [AK4678] Addr 28H Register Name Digital Mixing Control 3 R/W Default D7 SDOR1 R/W 0 D6 SDOR0 R/W 0 D5 SDOL1 R/W 0 D4 SDOL0 R/W 0 D3 0 R 0 D2 0 R 0 D1 SBMX1 R/W 0 D0 SBMX0 R/W 0 SBXM1-0: DATT-Cに入力する信号の選択 (Table 97) Default: “00” (SRCAI) SDOL1-0: SDTO Lchの出力信号ミキシング (Table 81) Default: “00” (Lch Signal Selected by Table 80) SDOR1-0: SDTO Rchの出力信号ミキシング (Table 82) Default: “00” (Rch Signal Selected by Table 99) MS1403-J-03 2013/01 - 144 - [AK4678] Addr 29H 2AH 2BH 2CH Register Name FIL1 Co-efficient 0 FIL1 Co-efficient 1 FIL1 Co-efficient 2 FIL1 Co-efficient 3 R/W Default D7 F1A7 0 F1B7 0 R/W D6 F1A6 0 F1B6 0 R/W D5 F1A5 F1A13 F1B5 F1B13 R/W D4 F1A4 F1A12 F1B4 F1B12 R/W D3 F1A3 F1A11 F1B3 F1B11 R/W D2 F1A2 F1A10 F1B2 F1B10 R/W D1 F1A1 F1A9 F1B1 F1B9 R/W D0 F1A0 F1A8 F1B0 F1B8 R/W F1A13-0 bits = “1FA9H”, F1B13-0 bits = “20ADH” F1A13-0, F1B13-B0: FIL1 (風切り音フィルタ) 係数 (14bit x 2) Default: F1A13-0 bits = “1FA9H”, F1B13-0 bits = “20ADH” (fc=150Hz@fs=44.1kHz) Addr 2DH 2EH 2FH 30H Register Name FIL2 Co-efficient 0 FIL2 Co-efficient 1 FIL2 Co-efficient 2 FIL2 Co-efficient 3 R/W Default D7 F2A7 0 F2B7 0 R/W 0 D6 F2A6 0 F2B6 0 R/W 0 D5 F2A5 F2A13 F2B5 F2B13 R/W 0 D4 F2A4 F2A12 F2B4 F2B12 R/W 0 D3 F2A3 F2A11 F2B3 F2B11 R/W 0 D2 F2A2 F2A10 F2B2 F2B10 R/W 0 D1 F2A1 F2A9 F2B1 F2B9 R/W 0 D0 F2A0 F2A8 F2B0 F2B8 R/W 0 D5 F3A5 F3A13 F3B5 F3B13 E0A5 E0A13 E0B5 E0B13 E0C5 E0C13 R/W 0 D4 F3A4 F3A12 F3B4 F3B12 E0A4 E0A12 E0B4 E0B12 E0C4 E0C12 R/W 0 D3 F3A3 F3A11 F3B3 F3B11 E0A3 E0A11 E0B3 E0B11 E0C3 E0C11 R/W 0 D2 F3A2 F3A10 F3B2 F3B10 E0A2 E0A10 E0B2 E0B10 E0C2 E0C10 R/W 0 D1 F3A1 F3A9 F3B1 F3B9 E0A1 E0A9 E0B1 E0B9 E0C1 E0C9 R/W 0 D0 F3A0 F3A8 F3B0 F3B8 E0A0 E0A8 E0B0 E0B8 E0C0 E0C8 R/W 0 F2A13-0, F2B13-B0: FIL2 (LPF) 係数 (14bit x 2) Default: “0000H” Addr 31H 32H 33H 34H 35H 36H 37H 38H 39H 3AH Register Name FIL3 Co-efficient 0 FIL3 Co-efficient 1 FIL3 Co-efficient 2 FIL3 Co-efficient 3 EQ Co-efficient 0 EQ Co-efficient 1 EQ Co-efficient 2 EQ Co-efficient 3 EQ Co-efficient 4 EQ Co-efficient 5 R/W Default D7 F3A7 F3AS F3B7 0 E0A7 E0A15 E0B7 0 E0C7 E0C15 R/W 0 D6 F3A6 0 F3B6 0 E0A6 E0A14 E0B6 0 E0C6 E0C14 R/W 0 F3A13-0, F3B13-0: FIL3 (ステレオ感強調フィルタ) 係数 (14bit x 2) Default: “0000H” F3AS: FIL3 (ステレオ感強調フィルタ) の選択 0: HPF (default) 1: LPF E0A15-0, E0B13-0, E0C15-C0: EQ0 (ゲイン補正用フィルタ) 係数 (14bit x 1 + 16bit x 2) Default: “0000H” MS1403-J-03 2013/01 - 145 - [AK4678] Addr 3BH 3CH 3DH 3EH 3FH 40H 41H 42H 43H 44H 45H 46H 47H 48H 49H 4AH 4BH 4CH Register Name E1 Co-efficient 0 E1 Co-efficient 1 E1 Co-efficient 2 E1 Co-efficient 3 E1 Co-efficient 4 E1 Co-efficient 5 E2 Co-efficient 0 E2 Co-efficient 1 E2 Co-efficient 2 E2 Co-efficient 3 E2 Co-efficient 4 E2 Co-efficient 5 E3 Co-efficient 0 E3 Co-efficient 1 E3 Co-efficient 2 E3 Co-efficient 3 E3 Co-efficient 4 E3 Co-efficient 5 R/W Default D7 E1A7 E1A15 E1B7 E1B15 E1C7 E1C15 E2A7 E2A15 E2B7 E2B15 E2C7 E2C15 E3A7 E3A15 E3B7 E3B15 E3C7 E3C15 R/W 0 D6 E1A6 E1A14 E1B6 E1B14 E1C6 E1C14 E2A6 E2A14 E2B6 E2B14 E2C6 E2C14 E3A6 E3A14 E3B6 E3B14 E3C6 E3C14 R/W 0 D5 E1A5 E1A13 E1B5 E1B13 E1C5 E1C13 E2A5 E2A13 E2B5 E2B13 E2C5 E2C13 E3A5 E3A13 E3B5 E3B13 E3C5 E3C13 R/W 0 D4 E1A4 E1A12 E1B4 E1B12 E1C4 E1C12 E2A4 E2A12 E2B4 E2B12 E2C4 E2C12 E3A4 E3A12 E3B4 E3B12 E3C4 E3C12 R/W 0 D3 E1A3 E1A11 E1B3 E1B11 E1C3 E1C11 E2A3 E2A11 E2B3 E2B11 E2C3 E2C11 E3A3 E3A11 E3B3 E3B11 E3C3 E3C11 R/W 0 D2 E1A2 E1A10 E1B2 E1B10 E1C2 E1C10 E2A2 E2A10 E2B2 E2B10 E2C2 E2C10 E3A2 E3A10 E3B2 E3B10 E3C2 E3C10 R/W 0 D1 E1A1 E1A9 E1B1 E1B9 E1C1 E1C9 E2A1 E2A9 E2B1 E2B9 E2C1 E2C9 E3A1 E3A9 E3B1 E3B9 E3C1 E3C9 R/W 0 D0 E1A0 E1A8 E1B0 E1B8 E1C0 E1C8 E2A0 E2A8 E2B0 E2B8 E2C0 E2C8 E3A0 E3A8 E3B0 E3B8 E3C0 E3C8 R/W 0 E1A15-0, E1B15-0, E1C15-0: Equalizer 1 係数 (16bit x3) Default: “0000H” E2A15-0, E2B15-0, E2C15-0: Equalizer 2 係数 (16bit x3) Default: “0000H” E3A15-0, E3B15-0, E3C15-0: Equalizer 3 係数 (16bit x3) Default: “0000H” MS1403-J-03 2013/01 - 146 - [AK4678] Addr 50H 51H 52H 53H 54H 55H 56H 57H 58H 59H 5AH 5BH 5CH 5DH 5EH 5FH 60H 61H 62H 63H 64H 65H 66H 67H 68H 69H Register Name 5band E1 Co-efficient 0 5band E1 Co-efficient 1 5band E1 Co-efficient 2 5band E1 Co-efficient 3 5band E2 Co-efficient 0 5band E2 Co-efficient 1 5band E2 Co-efficient 2 5band E2 Co-efficient 3 5band E2 Co-efficient 4 5band E2 Co-efficient 5 5band E3 Co-efficient 0 5band E3 Co-efficient 1 5band E3 Co-efficient 2 5band E3 Co-efficient 3 5band E3 Co-efficient 4 5band E3 Co-efficient 5 5band E4 Co-efficient 0 5band E4 Co-efficient 1 5band E4 Co-efficient 2 5band E4 Co-efficient 3 5band E4 Co-efficient 4 5band E4 Co-efficient 5 5band E5 Co-efficient 0 5band E5 Co-efficient 1 5band E5 Co-efficient 2 5band E5 Co-efficient 3 R/W D7 5E1A7 0 5E1B7 0 5E2A7 5E2A15 5E2B7 5E2B15 5E2C7 5E2C15 5E3A7 5E3A15 5E3B7 5E3B15 5E3C7 5E3C15 5E4A7 5E4A15 5E4B7 5E4B15 5E4C7 5E4C15 5E5A7 0 5E5B7 0 R/W D6 5E1A6 0 5E1B6 0 5E2A6 5E2A14 5E2B6 5E2B14 5E2C6 5E2C14 5E3A6 5E3A14 5E3B6 5E3B14 5E3C6 5E3C14 5E4A6 5E4A14 5E4B6 5E4B14 5E4C6 5E4C14 5E5A6 0 5E5B6 0 R/W D5 5E1A5 5E1A13 5E1B5 5E1B13 5E2A5 5E2A13 5E2B5 5E2B13 5E2C5 5E2C13 5E3A5 5E3A13 5E3B5 5E3B13 5E3C5 5E3C13 5E4A5 5E4A13 5E4B5 5E4B13 5E4C5 5E4C13 5E5A5 5E5A13 5E5B5 5E5B13 R/W D4 5E1A4 5E1A12 5E1B4 5E1B12 5E2A4 5E2A12 5E2B4 5E2B12 5E2C4 5E2C12 5E3A4 5E3A12 5E3B4 5E3B12 5E3C4 5E3C12 5E4A4 5E4A12 5E4B4 5E4B12 5E4C4 5E4C12 5E5A4 5E5A12 5E5B4 5E5B12 R/W D3 5E1A3 5E1A11 5E1B3 5E1B11 5E2A3 5E2A11 5E2B3 5E2B11 5E2C3 5E2C11 5E3A3 5E3A11 5E3B3 5E3B11 5E3C3 5E3C11 5E4A3 5E4A11 5E4B3 5E4B11 5E4C3 5E4C11 5E5A3 5E5A11 5E5B3 5E5B11 R/W D2 5E1A2 5E1A10 5E1B2 5E1B10 5E2A2 5E2A10 5E2B2 5E2B10 5E2C2 5E2C10 5E3A2 5E3A10 5E3B2 5E3B10 5E3C2 5E3C10 5E4A2 5E4A10 5E4B2 5E4B10 5E4C2 5E4C10 5E5A2 5E5A10 5E5B2 5E5B10 R/W D1 5E1A1 5E1A9 5E1B1 5E1B9 5E2A1 5E2A9 5E2B1 5E2B9 5E2C1 5E2C9 5E3A1 5E3A9 5E3B1 5E3B9 5E3C1 5E3C9 5E4A1 5E4A9 5E4B1 5E4B9 5E4C1 5E4C9 5E5A1 5E5A9 5E5B1 5E5B9 R/W D0 5E1A0 5E1A8 5E1B0 5E1B8 5E2A0 5E2A8 5E2B0 5E2B8 5E2C0 5E2C8 5E3A0 5E3A8 5E3B0 5E3B8 5E3C0 5E3C8 5E4A0 5E4A8 5E4B0 5E4B8 5E4C0 5E4C8 5E5A0 5E5A8 5E5B0 5E5B8 R/W 5E1A13-0, 5E1B13-B0: 5-band Equalizer 1 係数 (14bit x 2) Default: 5E1A13-0 bits = “003AH”, 5E1B13-0 bits = “2074H” (fc=100Hz@fs=44.1kHz) 5E2A15-0, 5E2B15-0, 5E2C15-0: 5-band Equalizer 2 係数 (16bit x3) Default: 5E2A15-0 bits = “001DH”, 5E2B15-0 bits = “ 3FBB H”, 5E2C15-0 bits = “E03AH” (fo2=250Hz, fb2=50Hz@fs=44.1kHz) 5E3A15-0, 5E3B15-0, 5E3C15-0: 5-band Equalizer 3 係数 (16bit x3) Default: 5E3A15-0 bits = “0073H”, 5E3B15-0 bits = “3E76H”, 5E3C15-0 bits = “E0E6H” (fo3=1kHz, fb3=200Hz@fs=44.1kHz) 5E4A15-0, 5E4B15-0, 5E4C15-0: 5-band Equalizer 4 係数 (16bit x3) Default: 5E4A15-0 bits = “0185H”, 5E4B15-0 bits = “3589H”, 5E4C15-0 bits = “E30BH” (fo4=3.5kHz, fb4=700Hz@fs=44.1kHz) 5E5A13-0, 5E5B13-B0: 5-band Equalizer 5 係数 (14bit x 2) Default: 5E5A13-0 bits = “112CH”, 5E5B13-0 bits = “3DA9H” (fc=10kHz@fs=44.1kHz) MS1403-J-03 2013/01 - 147 - [AK4678] Addr 6AH 6BH 6CH 6DH 6EH Register Name 5band EQ1 Gain 5band EQ2 Gain 5band EQ3 Gain 5band EQ4 Gain 5band EQ5 Gain R/W Default D7 0 0 0 0 0 R 0 D6 0 0 0 0 0 R 0 D5 5EQ1G5 5EQ2G5 5EQ3G5 5EQ4G5 5EQ5G5 R/W 0 D4 5EQ1G4 5EQ2G4 5EQ3G4 5EQ4G4 5EQ5G4 R/W 1 D3 5EQ1G3 5EQ2G3 5EQ3G3 5EQ4G3 5EQ5G3 R/W 1 D2 5EQ1G2 5EQ2G2 5EQ3G2 5EQ4G2 5EQ5G2 R/W 0 D1 5EQ1G1 5EQ2G1 5EQ3G1 5EQ4G1 5EQ5G1 R/W 0 D0 5EQ1G0 5EQ2G0 5EQ3G0 5EQ4G0 5EQ5G0 R/W 0 5EQ1G5-0: 5-band Equalizer 1 ゲイン設定 Default: 18H (0dB) 5EQ2G5-0: 5-band Equalizer 2 ゲイン設定 Default: 18H (0dB) 5EQ3G5-0: 5-band Equalizer 3 ゲイン設定 Default: 18H (0dB) 5EQ4G5-0: 5-band Equalizer 4 ゲイン設定 Default: 18H (0dB) 5EQ5G5-0: 5-band Equalizer 5 ゲイン設定 Default: 18H (0dB) EQ gain: +12dB(00H) ~ -12dB(30H), 0.5dB step MS1403-J-03 2013/01 - 148 - [AK4678] Addr Register Name 70H DRC Mode Control R/W Default D7 0 R 0 D6 DLMAT2 R/W 0 D5 DLMAT1 R/W 0 D4 DLMAT0 R/W 0 D3 D2 DRGAIN1 DRGAIN0 R/W 0 D1 DRCC1 R/W 0 D0 DRCC0 R/W 0 R/W 0 D3 0 R 0 D2 NSLPF R/W 0 D1 NSHPF R/W 0 D0 NSCE R/W 0 DRCC1-0: DRC 設定有効 (Table 65) 00: Disable (default) 01: Low 10: Middle 11: High DRCC1-0 bits = “00”のとき、DRCブロックはスルー(0dB)です。 DRGAIN1-0: DRCリカバリ速度の設定 (Table 67) Default: “00” DLMAT2-0: DRC減衰速度の設定 (Table 66) Default: “000” Addr Register Name 71H NS Control R/W Default D7 0 R 0 D6 0 R 0 D5 DRCM1 R/W 0 D4 DRCM0 R/W 0 NSCE: Noise Suppression 設定有効 0: Disable (default) 1: Enable NSCE bit = “0”のとき、Noise Suppression ブロックはスルー(0dB)です。 NSHPF: Noise Suppression部 HPFの係数設定有効 0: Disable (default) 1: Enable NSHPF bit = “1” のとき、NSHA13-0, NSHB13-0 bitsの設定が有効になります。NSHPF bit = “0”のと き、HPFブロックはスルー(0dB)です。 NSLPF: Noise Suppression部 LPFの係数設定有効 0: Disable (default) 1: Enable NSLPF bit = “1” のとき、NSLA13-0, NSLB13-0 bitsの設定が有効になります。NSLPF bit = “0”のとき、 LPFブロックはスルー(0dB)です。 DRCM1-0: DRCの入力信号設定 (Table 41) Default: “00” (L = Lch, R = Rch) Addr Register Name 72H NS Gain & ATT Control R/W Default D7 0 R 0 D6 D5 D4 NSGAIN2 NSGAIN1 NSGAIN0 R/W 0 R/W 0 R/W 1 D3 0 R 0 D2 NSATT2 R/W 0 D1 D0 NSATT1 NSATT0 R/W R/W 0 1 NSATT2-0: Noise Suppression減衰速度の設定 (Table 45) Default: “001” NSGAIN2-0: Noise Suppressionリカバリ速度の設定 (Table 48) Default: “001” MS1403-J-03 2013/01 - 149 - [AK4678] Addr Register Name 73H NS On Level R/W Default D7 NSIAF1 R/W 1 D6 NSIAF0 R/W 0 D5 0 R 0 D4 NSTHL4 R/W 0 D3 D2 D1 NSTHL3 NSTHL2 NSTHL1 R/W R/W R/W 0 0 0 D0 NSTHL0 R/W 0 NSTHL4-0: Noise Suppression Threshold Low Levelの設定 (Table 43) Default: “00H” (-36dB) 3 NSIAF1-0: Noise Suppression Off時の移動平均パラメータ設定 (Table 42) Default: “10” (1024/fs) Addr Register Name 74H NS Off Level R/W Default D7 NSOAF1 R/W 1 D6 NSOAF0 R/W 0 D5 0 R 0 D4 NSTHH4 R/W 0 D3 D2 D1 NSTHH3 NSTHH2 NSTHH1 R/W R/W R/W 0 0 0 D0 NSTHH0 R/W 0 NSTHH4-0: Noise Suppression Threshold High Levelの設定 (Table 47) Default: “00H” (-36dB) NSOAF1-0: Noise Suppression On時の移動平均パラメータ設定 (Table 46) Default: “10” (16/fs) Addr Register Name 75H NS Reference Select R/W Default D7 0 R 0 D6 0 R 0 D5 0 R 0 D4 0 R 0 D3 NSREF3 R/W 0 D2 NSREF2 R/W 0 D1 NSREF1 R/W 0 D0 NSREF0 R/W 0 D3 D2 NSLA3 NSLA2 NSLA11 NSLA10 NSLB3 NSLB2 NSLB11 NSLB10 NSHA3 NSHA2 NSHA11 NSHA10 NSHB3 NSHB2 NSHB11 NSHB10 R/W R/W D1 NSLA1 NSLA9 NSLB1 NSLB9 NSHA1 NSHA9 NSHB1 NSHB9 R/W D0 NSLA0 NSLA8 NSLB0 NSLB8 NSHA0 NSHA8 NSHB0 NSHB8 R/W NSREF3-0: Noise Suppression 基準レベルの設定 (Table 44) Default: “0H” (-9dB) Addr 76H 77H 78H 79H 7AH 7BH 7CH 7DH Register Name NS LPF Co-efficient 0 NS LPF Co-efficient 1 NS LPF Co-efficient 2 NS LPF Co-efficient 3 NS HPF Co-efficient 0 NS HPF Co-efficient 1 NS HPF Co-efficient 2 NS HPF Co-efficient 3 R/W D7 NSLA7 0 NSLB7 0 NSHA7 0 NSHB7 0 R/W D6 NSLA6 0 NSLB6 0 NSHA6 0 NSHB6 0 R/W D5 NSLA5 NSLA13 NSLB5 NSLB13 NSHA5 NSHA13 NSHB5 NSHB13 R/W D4 NSLA4 NSLA12 NSLB4 NSLB12 NSHA4 NSHA12 NSHB4 NSHB12 R/W NSLA13-0, NSLB13-0: Noise Suppression LPF係数 (14bit x 2) Default: “0000H” NSHA13-0, NSHB13-0: Noise Suppression HPF係数 (14bit x 2) Default: “0000H” MS1403-J-03 2013/01 - 150 - [AK4678] Addr 80H Register Name DVLC Filter Select R/W Default D7 DLLPF1 R/W 0 D6 DLLPF0 R/W 0 D5 DMHPF1 R/W 0 D4 DMHPF0 R/W 0 D3 DMLPF1 R/W 0 D2 D1 D0 DMLPF0 DHHPF1 DHHPF0 R/W R/W R/W 0 0 0 DHHPF1-0: DVLC High Frequency Range HPFの係数設定有効 (Table 58) 00: Disable (default) 01: 1st order HPF 10: 2nd order HPF 11: N/A DHHPF1-0 bits = “01” or “10”のとき、DHHA13-0, DHHB13-0 bitsの設定が有効になります。DHHPF1-0 bits = “00”のとき、オーディオデータは遮断(“0”データ)されます。 DMLPF1-0: DVLC Middle Frequency Range LPFの係数設定有効 (Table 54) 00: Disable (default) 01: 1st order LPF 10: 2nd order LPF 11: N/A DMLPF1-0 bits = “01” or “10”のとき、DMLA13-0, DMLB13-0 bitsの設定が有効になります。 DMLPF1-0 bits = “00”のとき、DVLC Middle Frequency Range LPFはスルー(0dB)です。 DMHPF1-0: DVLC Middle Frequency Range HPFの係数設定有効 (Table 53) 00: Disable (default) 01: 1st order HPF 10: 2nd order HPF 11: N/A DMHPF1-0 bits = “01” or “10”のとき、DMHA13-0, DMHB13-0 bitsの設定が有効になります。 DMHPF1-0 bits = “00”のとき、DVLC Middle Frequency Range HPFはスルー(0dB)です。 DLLPF1-0: DVLC Low Frequency Range LPFの係数設定有効 (Table 49) 00: Disable (default) 01: 1st order LPF 10: 2nd order LPF 11: N/A DLLPF1-0 bits = “01” or “10”のとき、DLLA13-0, DLLB13-0 bitsの設定が有効になります。DLLPF1-0 bits = “00”のとき、オーディオデータは遮断(“0”データ)されます。 Addr 81H Register Name DVLC Mode Control R/W Default D7 D6 D5 DVRGAIN2 DVRGAIN1 DVRGAIN0 R/W 0 R/W 1 R/W 1 D4 D3 D2 DVLMAT2 DVLMAT1 DVLMAT0 R/W 0 R/W 1 R/W 1 D1 DAF1 R/W 1 D0 DAF0 R/W 1 DAF1-0: DVLC 移動平均パラメータ設定 (Table 62) Default: “11” (Default: 2048/fs) DVLMAT2-0: DVLC 減衰速度の設定 (Table 63) Default: “011” DVRGAIN2-0: DVLC リカバリ速度設定 (Table 64) Default: “011” MS1403-J-03 2013/01 - 151 - [AK4678] Addr 82H 83H 84H 85H 86H 87H 88H 89H 8AH 8BH 8CH 8DH 8EH 8FH 90H 91H 92H 93H 94H 95H 96H 97H 98H 99H 9AH 9BH 9CH 9DH 9EH 9FH Register Name DVLCL Curve X1 DVLCL Curve Y1 DVLCL Curve X2 DVLCL Curve Y2 DVLCL Curve X3 DVLCL Curve Y3 DVLCL Slope 1 DVLCL Slope 2 DVLCL Slope 3 DVLCL Slope 4 DVLCM Curve X1 DVLCM Curve Y1 DVLCM Curve X2 DVLCM Curve Y2 DVLCM Curve X3 DVLCM Curve Y3 DVLCM Slope 1 DVLCM Slope 2 DVLCM Slope 3 DVLCM Slope 4 DVLCH Curve X1 DVLCH Curve Y1 DVLCH Curve X2 DVLCH Curve Y2 DVLCH Curve X3 DVLCH Curve Y3 DVLCH Slope 1 DVLCH Slope 2 DVLCH Slope 3 DVLCH Slope 4 R/W Default D7 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 R 0 D6 0 0 0 0 0 0 L1G6 L2G6 L3G6 L4G6 0 0 0 0 0 0 M1G6 M2G6 M3G6 M4G6 0 0 0 0 0 0 H1G6 H2G6 H3G6 H4G6 R/W 0 D5 VL1X5 VL1Y5 VL2X5 VL2Y5 0 0 L1G5 L2G5 L3G5 L4G5 VM1X5 VM1Y5 VM2X5 VM2Y5 0 0 M1G5 M2G5 M3G5 M4G5 VH1X5 VH1Y5 VH2X5 VH2Y5 0 0 H1G5 H2G5 H3G5 H4G5 R/W 0 D4 VL1X4 VL1Y4 VL2X4 VL2Y4 VL3X4 VL3Y4 L1G4 L2G4 L3G4 L4G4 VM1X4 VM1Y4 VM2X4 VM2Y4 VM3X4 VM3Y4 M1G4 M2G4 M3G4 M4G4 VH1X4 VH1Y4 VH2X4 VH2Y4 VH3X4 VH3Y4 H1G4 H2G4 H3G4 H4G4 R/W 0 D3 VL1X3 VL1Y3 VL2X3 VL2Y3 VL3X3 VL3Y3 L1G3 L2G3 L3G3 L4G3 VM1X3 VM1Y3 VM2X3 VM2Y3 VM3X3 VM3Y3 M1G3 M2G3 M3G3 M4G3 VH1X3 VH1Y3 VH2X3 VH2Y3 VH3X3 VH3Y3 H1G3 H2G3 H3G3 H4G3 R/W 0 D2 VL1X2 VL1Y2 VL2X2 VL2Y2 VL3X2 VL3Y2 L1G2 L2G2 L3G2 L4G2 VM1X2 VM1Y2 VM2X2 VM2Y2 VM3X2 VM3Y2 M1G2 M2G2 M3G2 M4G2 VH1X2 VH1Y2 VH2X2 VH2Y2 VH3X2 VH3Y2 H1G2 H2G2 H3G2 H4G2 R/W 0 D1 VL1X1 VL1Y1 VL2X1 VL2Y1 VL3X1 VL3Y1 L1G1 L2G1 L3G1 L4G1 VM1X1 VM1Y1 VM2X1 VM2Y1 VM3X1 VM3Y1 M1G1 M2G1 M3G1 M4G1 VH1X1 VH1Y1 VH2X1 VH2Y1 VH3X1 VH3Y1 H1G1 H2G1 H3G1 H4G1 R/W 0 D0 VL1X0 VL1Y0 VL2X0 VL2Y0 VL3X0 VL3Y0 L1G0 L2G0 L3G0 L4G0 VM1X0 VM1Y0 VM2X0 VM2Y0 VM3X0 VM3Y0 M1G0 M2G0 M3G0 M4G0 VH1X0 VH1Y0 VH2X0 VH2Y0 VH3X0 VH3Y0 H1G0 H2G0 H3G0 H4G0 R/W 0 VL1X5-0, VL2X5-0, VL3X4-0: Low Range DVLCポイントの入力ゲイン設定 (Table 50, Table 51) Default: “00H” (0dB) VL1Y5-0, VL2Y5-0, VL3Y4-0: Low Range DVLCポイントの出力ゲイン設定 (Table 50, Table 51) Default: “00H” (0dB) L1G6-0, L2G6-0, L3G6-0, L4G6-0: Low Range DVLC傾きの設定 (Table 52) Default: “00H” VM1X5-0, VM2X5-0, VM3X4-0: Middle Range DVLCポイントの入力ゲイン設定 (Table 50, Table 51) Default: “00H” (0dB) VM1Y5-0, VM2Y5-0, VM3Y4-0: Middle Range DVLCポイントの出力ゲイン設定 (Table 50, Table 51) Default: “00H” (0dB) M1G6-0, M2G6-0, M3G6-0, M4G6-0: Middle Range DVLC傾きの設定 (Table 52) Default: “00H” VH1X5-0, VH2X5-0, VH3X4-0: High Range DVLCポイントの入力ゲイン設定 (Table 50, Table 51) Default: “00H” (0dB) VH1Y5-0, VH2Y5-0, VH3Y4-0: High Range DVLCポイントの出力ゲイン設定 (Table 50, Table 51) Default: “00H” (0dB) H1G6-0, H2G6-0, H3G6-0, H4G6-0: High Range DVLC傾きの設定 (Table 52) Default: “00H” MS1403-J-03 2013/01 - 152 - [AK4678] Addr A0H A1H A2H A3H A4H A5H A6H A7H A8H A9H AAH ABH ACH ADH AEH AFH Register Name DVLCL LPF Co-efficient 0 DVLCL LPF Co-efficient 1 DVLCL LPF Co-efficient 2 DVLCL LPF Co-efficient 3 DVLCM HPF Co-efficient 0 DVLCM HPF Co-efficient 1 DVLCM HPF Co-efficient 2 DVLCM HPF Co-efficient 3 DVLCM LPF Co-efficient 0 DVLCM LPF Co-efficient 1 DVLCM LPF Co-efficient 2 DVLCM LPF Co-efficient 3 DVLCH HPF Co-efficient 0 DVLCH HPF Co-efficient 1 DVLCH HPF Co-efficient 2 DVLCH HPF Co-efficient 3 R/W D7 DLLA7 0 DLLB7 0 DMHA7 0 DMHB7 0 DMLA7 0 DMLB7 0 DHHA7 0 DHHB7 0 R/W D6 DLLA6 0 DLLB6 0 DMHA6 0 DMHB6 0 DMLA6 0 DMLB6 0 DHHA6 0 DHHB6 0 R/W D5 DLLA5 DLLA13 DLLB5 DLLB13 DMHA5 DMHA13 DMHB5 DMHB13 DMLA5 DMLA13 DMLB5 DMLB13 DHHA5 DHHA13 DHHB5 DHHB13 R/W D4 D3 D2 DLLA4 DLLA3 DLLA2 DLLA12 DLLA11 DLLA10 DLLB4 DLLB3 DLLB2 DLLB12 DLLB11 DLLB10 DMHA4 DMHA3 DMHA2 DMHA12 DMHA11 DMHA10 DMHB4 DMHB3 DMHB2 DMHB12 DMHB11 DMHB10 DMLA4 DMLA3 DMLA2 DMLA12 DMLA11 DMLA10 DMLB4 DMLB3 DMLB2 DMLB12 DMLB11 DMLB10 DHHA4 DHHA3 DHHA2 DHHA12 DHHA11 DHHA10 DHHB4 DHHB3 DHHB2 DHHB12 DHHB11 DHHB10 R/W R/W R/W D1 DLLA1 DLLA9 DLLB1 DLLB9 DMHA1 DMHA9 DMHB1 DMHB9 DMLA1 DMLA9 DMLB1 DMLB9 DHHA1 DHHA9 DHHB1 DHHB9 R/W D0 DLLA0 DLLA8 DLLB0 DLLB8 DMHA0 DMHA8 DMHB0 DMHB8 DMLA0 DMLA8 DMLB0 DMLB8 DHHA0 DHHA8 DHHB0 DHHB8 R/W DLLA13-0, DLLB13-0: DVLC Low Frequency Range LPF係数 (14bit x 2) Default: “0000H” DMHA13-0, DMHB13-0: DVLC Middle Frequency Range HPF係数 (14bit x 2) Default: “0000H” DMLA13-0, DMLB13-0: DVLC Middle Frequency Range LPF係数 (14bit x 2) Default: “0000H” DHHA13-0, DHHB13-0: DVLC High Frequency Range HPF係数 (14bit x 2) Default: “0000H” MS1403-J-03 2013/01 - 153 - [AK4678] システム設計 Figure 106, Figure 107, Figure 108 はAK4678のシステム接続例です。具体的な回路と測定例については評価ボ ード(AKD4678)を参照して下さい。 Digital Ground Analog Ground Top View 2.2u 2.2u 2.2u Digital I/F 1.6 ∼ 3.6V 0.1u CNB CNA VEE HPR LIN3 IN1+ IN1- CPB CPA PVDD HPL RIN3 IN2- VSS1 SDA LIN4 IN2+ 0.1u 10u 0.1u TVDD VSS2 VCOM AVDD AK4678 SDTO SCL PDN RIN4 LOUT MPWR1 MPWR2 BICK SDTI LRCK SYNCA ROUT RCP RCN + 1u 10u + MCKI SYNCB SDTOB BICKA SPFIL SVDD SPN BICKB SDTIB SDTOA SDTIA DVDD SPP VSS3 Digital Core 1.7 ∼ 2.0V Analog 1.7 ∼ 2.0V Analog 3.0 ∼ 5.5V 0.1u 0.1u 注: - AK4678のVSS1, VSS2, VSS3と周辺コントローラ等のグランドは分けて配線して下さい。 - 電源ピンの0.1μFはセラミックコンデンサを使用して下さい。CPA pinとCNA pin間、CPB pinとCNB pin間、VEE pinとVSS2間のコンデンサは2.2μFのESRの低いセラミックコンデンサを使用し、ピン にできるだけ近付けて接続して下さい。 Figure 106. システム接続図 (電源部) MS1403-J-03 2013/01 - 154 - [AK4678] Digital Ground Analog Ground Head Phone 0.22u 15 0.22u 15 Line In Top View 1u Internal MIC 1u CNB CNA VEE HPR LIN3 CPB CPA PVDD HPL RIN3 IN1+ IN1- 1k 1k 1u IN2- VSS1 1u TVDD VSS2 SDA LIN4 IN2+ VCOM AVDD MPWR1 MPWR2 External MIC 2.2k AK4678 SDTO SCL PDN RIN4 LOUT BICK SDTI LRCK SYNCA ROUT MCKI SYNCB SDTOB BICKA SPFIL RCP SVDD RCN Receiver SPN Speaker SDTIB SDTOA SDTIA DVDD SPP VSS3 2.2n BICKB Line In Line Out Figure 107. システム接続図 (アナログ入出力部) (内部差動マイク、外部擬似差動マイクの場合) MS1403-J-03 2013/01 - 155 - [AK4678] Digital Ground Analog Ground Top View CNB CNA VEE HPR LIN3 IN1+ IN1- CPB CPA PVDD HPL RIN3 IN2- VSS1 TVDD VSS2 SDA LIN4 IN2+ VCOM AVDD AK4678 Application Processor Bluetooth Module SDTO SCL PDN RIN4 LOUT MPWR1 MPWR2 BICK SDTI LRCK SYNCA ROUT RCP RCN MCKI SYNCB SDTOB BICKA SPFIL SVDD SPN BICKB SDTIB SDTOA DVDD SPP VSS3 SDTIA Base Band 注: - ディジタル入力ピンはオープンにしないで下さい。 - マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4678のLRCK, BICK pinsはフ ローティングの状態です。そのため、AK4678のLRCK, BICK pinsに100kΩ程度のプルアップあるい はプルダウン抵抗を入れる必要があります。 Figure 108. システム接続図 (ディジタル部) MS1403-J-03 2013/01 - 156 - [AK4678] 1. グランドと電源のデカップリング 電源とグランドの取り方には十分注意して下さい。AVDD, PVDD, SVDDには、通常、システムのアナログ電 源を供給し、DVDD, TVDDには、システムのディジタル電源を供給します。AVDD, PVDD, SVDD, DVDD, TVDDが別電源で供給される場合には、電源立ち上げシーケンスを考える必要はありません。ただし、PDN pin = “L”の状態で各電源を立ち上げて下さい。すべての電源が立ち上がった後、PDN pinを “H”にして下さい。 電源立ち上げ、立ち下げ時のレシーバ出力、ヘッドフォン出力およびライン出力のポップノイズを回避する には次の推奨シーケンスを参照して動作させて下さい。 1) 電源立ち上げ時 ・PDN pin = “L”の状態で各電源を立ち上げ、すべての電源が立ち上がってからPDN pin = “L”の状態を1.5μs 以上保持した後、PDN pin = “H”にしてリセットを解除して下さい。 ・電源が複数に分かれている場合は、SVDDを含む電源を最初に立ち上げて下さい。 2) 電源立ち下げ時 ・PDN pin = “L”とした状態で各電源を立ち下げて下さい。 ・電源が複数に分かれている場合は、SVDDを含む電源を最後に立ち下げて下さい。 VSS1, VSS2, VSS3はアナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分 けて配線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサはなるべ く電源ピンの近くに接続して下さい。 2. 基準電圧 VCOMはアナログ信号のコモン電圧として使われます。高周波ノイズを除去するために1μFのセラミックコ ンデンサをVCOM pinに接続して下さい。VCOM pinから電流を取ってはいけません。ディジタル信号、特に クロックは変調器へのカップリングを避けるため、VCOM pinからできるだけ離して下さい。 3. チャージポンプ回路 CPA pinとCNA pin間、CPB pinとCNB pin間、VEE pinとVSS2間のコンデンサは2.2μF±50%のESRの低いセラ ミックコンデンサを使用し、ピンにできるだけ近付けて接続して下さい。また、VEE pinから電流をとって はいけません。 4. アナログ入力 入力レンジは内部のコモン電圧(typ. 0.47 x AVDD)を中心に1.0 x AVDD Vpp(typ) (MGNL=MGNR=0dB, シング ルエンド時)になります。入力信号はコンデンサでDCカットして下さい。この時カットオフ周波数はfc=1/(2 πRC)です。 5. アナログ出力 ステレオライン出力およびモノラルレシーバ出力は0.8 x AVDD (typ)を中心に出力されます。シングルエン ド出力時のステレオライン出力(LOUT/ROUT pins) はコンデンサでDCカットして下さい。レシーバ出力(RCP, RCN pins)はコンデンサでDCカットせずにレシーバを直接接続して下さい。ヘッドフォン出力(HPL/HPR pins) はVSS(0V)を中心にシングルエンドになっており、コンデンサでDCカットせずにヘッドフォンを直接接続し て下さい。スピーカ出力はPWM出力(Class-D)となっており、LCフィルタ等の外付け回路は不要です。 MS1403-J-03 2013/01 - 157 - [AK4678] コントロールシーケンス (AUDIO) ■ クロックの設定 ADC, DAC, プログラマブルフィルタを使用時には、クロックが供給されている必要があります。 1. PLL Master Mode Example: Audio I/F Format: MSB justified (ADC & DAC) BICK frequency at Master Mode: 64fs Input Master Clock Select at PLL Mode: 11.2896MHz Sampling Frequency: 44.1kHz Power Supply (1) PDN pin (2) (1) Power Supply & PDN pin = “L” Æ “H” (3) PMVCM bit (Addr:00H, D0) (2)Addr:00H, Data:00H Addr:03H, Data:F4H Addr:04H, Data:22H Addr:05H, Data:02H PMPLL bit (Addr:04H, D0) MCKI pin (4) Input M/S bit (3)Addr:00H, Data:01H (Addr:04H, D1) 10msec(max) (5) BICK pin LRCK pin Output (4)Addr:04H, Data:23H BICK and LRCK output Figure 109. Clock Set Up Sequence (1) <手順例> (1) 電源立ち上げ後、PDN pin = “L” Æ “H” この区間はAK4678のリセットのため、1.5μs以上の “L”区間が必要です。 (2) この区間にダミーコマンド (Addr:00H, Data:00H) の入力、DIF1-0, PLL3-0, FS3-0, BCKO, M/S bits の 設定を行って下さい。 (3) VCOMのパワーアップ: PMVCM bit = “0” Æ “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。VCOMの立ち上がり時間はVCOM pinの外付け容量1μF時、1.5ms(max.)です。 (4) PMPLL bit が “0” Æ “1”になり、 MCKI pinにクロックが供給された後、PLL動作がスタートします。 PLLロック時間は 10ms(max.) です。 (5) PLLが安定後、BICK, LRCKを出力し始め、正常な動作が開始します。 MS1403-J-03 2013/01 - 158 - [AK4678] 2. PLL Slave Mode (BICK pin) Example: Audio I/F Format : MSB justified (ADC & DAC) PLL Reference clock: BICK BICK frequency: 64fs Sampling Frequency: 44.1kHz Power Supply (1) PDN pin (2) 4fs (1)ofPower Supply & PDN pin = “L” Æ “H” (3) PMVCM bit (Addr:00H, D0) (2)Addr:00H, Data:00H Addr:03H, Data:F3H Addr:05H, Data:02H PMPLL bit (Addr:04H, D0) LRCK pin BICK pin Input (3) Addr:00H, Data:01H (4) Internal Clock (5) (4) Addr:04H, Data:01H Figure 110. Clock Set Up Sequence (2) <手順例> (1) 電源立ち上げ後、PDN pin = “L” Æ “H” この区間はAK4678のリセットのため、1.5μs以上の “L”区間が必要です。 (2) この区間に、ダミーコマンド(Addr:00H, Data:00H)の入力、DIF1-0, FS3-0, PLL3-0 bitsの設定を行って 下さい。 (3) VCOMのパワーアップ: PMVCM bit = “0” Æ “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。VCOMの立ち上がり時間はVCOM pinの外付け容量1μF時、1.5ms(max.)です。 (4) PMPLL bitが “0” → “1”になり、PLL基準クロック(BICK pin)が供給された後、PLL動作がスタートし ます。PLLのロック時間は2ms (max)です。 (5) PLLが安定後、正常な動作が開始します。 MS1403-J-03 2013/01 - 159 - [AK4678] 3. EXT Slave Mode Example: Audio I/F Format: MSB justified (ADC and DAC) Input MCKI frequency: 256fs Sampling Frequency: 44.1kHz Power Supply (1) Power Supply & PDN pin = “L” Æ “H” (1) PDN pin (2) (3) PMVCM bit Input (2)Addr:00H, Data:00H Addr:03H, Data:F0H Addr:04H, Data:00H Addr:05H, Data:02H Input (3) Addr:00H, Data:01H (Addr:00H, D0) (4) MCKI pin (4) LRCK pin BICK pin MCKI, BICK and LRCK input Figure 111. Clock Set Up Sequence (3) <手順例> (1) 電源立ち上げ後、PDN pin = “L” Æ “H” この区間はAK4678のリセットのため、1.5μs以上の “L”区間が必要です。 (2) この区間に、ダミーコマンド(Addr:00H, Data:00H) の発行、DIF1-0, CM1-0, FS3-0 bits の設定を行っ て下さい。 (3) VCOMのパワーアップ: PMVCM bit = “0” Æ “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。VCOMの立ち上がり時間はVCOM pinの外付け容量1μF時、1.5ms(max.)です。 (4) MCKI, LRCK, BICKクロック入力後、正常な動作が開始します。 MS1403-J-03 2013/01 - 160 - [AK4678] 4. EXT Master Mode Example: Audio I/F Format: MSB justified (ADC and DAC) Input MCKI frequency: 256fs Sampling Frequency: 44.1kHz Power Supply (1) Power Supply & PDN pin = “L” Æ “H” (1) PDN pin (4) (2) MCKI input PMVCM bit (Addr:00H, D0) (2) MCKI pin (3)Addr:00H, Data:00H Addr:03H, Data:F0H Addr:04H, Data:02H Addr:05H, Data02H Input (3) M/S bit (Addr:04H, D1) LRCK pin BICK pin BICK and LRCK output Output (4) Addr:00H, Data:01H Figure 112. Clock Set Up Sequence (4) <手順例> (1) 電源立ち上げ後、 PDN pin = “L” Æ “H” この区間はAK4678のリセットのため、1.5μs以上の “L”区間が必要です。 (2) MCKIを入力して下さい。 (3) ダミーコマンド(Addr:00H, Data:00H)の入力、DIF1-0, CM1-0, FS3-0 bitsの設定後、M/S bit を“1”に設 定して下さい。LRCKおよびBICKが出力されます。 (4) VCOMのパワーアップ: PMVCM bit = “0” Æ “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。VCOMの立ち上がり時間はVCOM pinの外付け容量1μF時、1.5ms(max.)です。 MS1403-J-03 2013/01 - 161 - [AK4678] ■ マイク入力録音 (ステレオ) Example: FS3-0 bits (Addr:03H, D7-4) 0000 PLL Master Mode Audio I/F Format: MSB justified (ADC & DAC) Sampling Frequency: 44.1kHz Pre MIC AMP: +15dB MIC Power 1: 2.5V Output ALC setting: Refer to Table 34 ALC: Enable 1111 (1) MIC Control (Addr:07H, D7-0) 55H AAH MIC Signal Select 00H (Addr:06H) ALC Setting (Addr:13H, 15H, 16H) (1) Addr:04H, Data:FxH (2) (2) Addr:07H, Data: AAH xxH (3) xxH (3) Addr:06H, Data: xxH xxH (4) ALC Enable (Addr:17H) (4) Addr:13H, 15H, 16H, Data:xxH 02H 03H 02H (5) ALC State (10) ALC Disable (5) Addr:17H, Data:03H ALC Disable ALC Enable (6) (9) (6) Addr:02H, Data:01H PMMP1 bit (Addr:02H, D0) (7) Addr:00H, Data:33H PMADL/R bits PMPFILbit (7) (8) Recording (Addr:00H, D5-4, D1) 1059/fs (8) Addr:00H, Data:01H ADC Output Data "L" Output Initialize Normal State "L" Output (9) Addr:02H, Data:00H (10) Addr:17H, Data:02H Figure 113. Stereo MIC Input Sequence (MIC Recording: LINx/RINx → MICL/R → ADCL/R → ALC → Audio I/F → SDTO) <手順例> fs=44.1kHz時のALC1の設定例です。ALCのパラメータを変更する場合は、 “ALC設定例 (録音パス)”を参 照して下さい。 「クロックの設定」の項を参照し、クロックを供給して下さい。 (1) サンプリング周波数(FS3-0 bits)を設定して下さい。VCOMの立ち上がり時間および、PLLモードの場 合はサンプリング周波数を変更してからのPLLロック時間を考慮し、マイク, ADC, プログラマブル フィルタのパワーアップを行って下さい。 (2) マイクゲインの設定 (Addr: 07H) (3) マイク入力セレクタの設定 (Addr: 06H) (4) ALC REF値 (Addr: 13H)、ALC Timer (Addr: 15H) およびALCモード(Addr: 16H)の設定 (5) ALC Enable (Addr: 17H): ALC bit = “0” → “1” (6) マイクパワー1のパワーアップ: PMMP1 bit = “0” → “1” (7) マイクアンプ、ADC、プログラマブルフィルタのパワーアップ: PMADL/R = PMPFIL bits = “0”→“1” ADCの初期化サイクルは1059/fs=24ms @ fs=44.1kHz, ADRST bit = “0” です。初期化サイクル中、ADC は “0”データを出力します。ALCは設定されたIVOL値から動作を開始します。 (8) マイクアンプ、ADC、プログラマブルフィルタのパワーダウン: PMADL/R= PMPFIL bits = “1” → “0” ADCをパワーダウンすることでALCもDisable状態になります。サンプリング周波数を変更し、ALC の設定を変更する場合は、マニュアルモード(ALC bit = “0”) あるいはADCをパワーダウン(PMADL = PMADR bits = “0”)してから行って下さい。また、PMADL = PMADR bits = “0”の時、入力ディジタル ボリューム(IVL/R7-0 bits)のゲインはリセットされず、次のパワーアップ時はコントロールレジスタ の設定値で動作を開始します。 (9) マイクパワー1のパワーダウン: PMMP1 bit = “1” → “0” (10) ALC Disable: ALC bit = “1” → “0” MS1403-J-03 2013/01 - 162 - [AK4678] ■ ヘッドフォン出力 Example : FS3-0 bits (Addr:03H, D7-4) 0000 PLL Master Mode Audio I/F Format: MSB justified (ADC & DAC) Sampling Frequency: 44.1kHz HP Volume Level: −6dB 5 band EQ: Enable 1111 (1) (1) Addr:03H, Data FxH (2) HPG5-0 bits (Addr:0FH, D5-0) 23H 20H (2) Addr:0FH, Data 20H (3) 5EQ bit (Addr:17H, D3) (8) 0 1 PMDAL/R bits PMEQ bit 0 (4) (3) Addr:17H, Data 0AH (4) Addr:01H, Data 0DH (7) (Addr:01H, D3-2, D0) (5) Addr:0BH, Data 03H (5) PMHPL/R bits 28ms (Addr:0BH, D1-0) (6) HPL/R pins 0V Normal Output Playback 0V (6) Addr:0BH, Data 00H (7) Addr:01H, Data 00H (8) Addr:17H, Data 02H Figure 114. Headphone-Amp Output Sequence (Headphone Playback: SDTI → Audio I/F → 5-band EQ → DATT-A → DACL/R → HPL/HPR) <手順例> 「クロックの設定」の項を参照し、クロックを供給して下さい。 (1) サンプリング周波数(FS3-0 bits)を設定して下さい。VCOMの立ち上がり時間および、PLLモードの 場合はサンプリング周波数を変更してからのPLLロック時間を考慮し、DAC、 ヘッドフォンアンプ のパワーアップを行って下さい。 (2) HP-Ampのアナログボリュームの設定: (Addr: 0FH, HPG5-0 bits) (3) 5-band EqualizerのON: 5EQ bit = “0” Æ “1” (EQの周波数特性、ゲイン量は Addr = 50H-6EHにて設定 して下さい。) (4) DAC、EQブロックのパワーアップ: PMDAL = PMDAR = PMEQ bits = “0” → “1” (5) ヘッドフォンアンプ、チャージポンプ回路のパワーアップ: PMHPL = PMHPR bits = “0” → “1” HP-Ampのパワーアップ時間は、28msです。HP-Ampがパワーアップするまで、HPL, HPR pinsは 0V を出力します。 (6) ヘッドフォンアンプ、チャージポンプ回路のパワーダウン: PMHPL = PMHPR bits = “1” → “0” HPL, HPR pinsは0Vを出力します。 (7) DAC、EQブロックのパワーダウン: PMDAL = PMDAR = PMEQ bits = “1” → “0” (8) 5-band EqualizerのOFF: 5EQ bit = “1” Æ “0” MS1403-J-03 2013/01 - 163 - [AK4678] ■ スピーカ出力 Example : FS3-0 bits (Addr:03H, D7-4) 0000 PLL Master Mode Audio I/F Format: MSB justified (ADC & DAC) Sampling Frequency: 44.1kHz SPK Volume Level: −9dB 5 band EQ: Enable 1111 (1) (1) Addr:03H, Data FxH (2) SPKG3-0 bits (Addr:10H, D3-0) 1011 1000 (2) Addr:10H, Data B8H (3) DACSL/R bits (10) (3) Addr:09H, Data C0H (Addr:09H, D7-6) (9) (4) 5EQ bit (Addr:17H, D3) 0 1 PMDAL/R bits PMEQ bit 0 (5) (4) Addr:17H, Data 0AH (5) Addr:01H, Data 0DH (8) (Addr:01H, D3-2, D0) (6) Addr:0DH, Data 08H (6) PMSPK bit 32ms (Addr:0DH, D4) (7) SPP/SPN pins Hi-Z 0V Normal Output Playback Hi-Z (7) Addr:0DH, Data 00H (8) Addr:01H, Data 00H (9) Addr:17H, Data 02H (10) Addr:09H, Data 00H Figure 115. Speaker-Amp Output Sequence (Headphone Playback: SDTI → Audio I/F → 5-band EQ → DATT-A → DACL/R → SPP/SPN) <手順例> 「クロックの設定」の項を参照し、クロックを供給して下さい。 (1) サンプリング周波数(FS3-0 bits)を設定して下さい。VCOMの立ち上がり時間および、PLLモードの 場合はサンプリング周波数を変更してからのPLLロック時間を考慮し、DAC、スピーカアンプのパ ワーアップを行って下さい。 (2) SPK-Ampのアナログボリュームの設定 (Addr: 10H, SPKG3-0 bits) (3) SDTI Æ DAC Æ SPK-Ampのパスの設定: DACSL = DACSR bits = “0” → “1” (4) 5-band EqualizerのON: 5EQ bit = “0” Æ “1” (EQの周波数特性、ゲイン量は Addr = 50H-6EHにて設定し て下さい。) (5) DAC、EQブロックのパワーアップ: PMDAL = PMDAR = PMEQ bits = “0” → “1” (6) SPK-Ampのパワーアップ: PMSPK bit = “0” → “1” SPK-Ampのパワーアップ時間は32msです。スピーカアンプがパワーアップするまで、SPP, SPN pins は 0Vを出力します。 (7) SPK-Ampのパワーダウン: PMSPK bit = “1” → “0” SPN, SPP pins は0Vを出力します。 (8) DAC, EQブロックのパワーダウン: PMDAL = PMDAR = PMEQ bits = “1” → “0” (9) 5-band Equalizer のOFF: 5EQ bit = “1” Æ “0” (10) DAC → Speaker-AmpのパスOFF: DACSL = DACSR bits = “1” → “0” MS1403-J-03 2013/01 - 164 - [AK4678] ■ ステレオライン出力 FS3-0 bits (Addr:03H, D7-4) 0000 Example: 1111 PLL, Master Mode Audio I/F Format: MSB justified (ADC & DAC) Sampling Frequency: 44.1kH z OVOLC bit = “1”(default) Digital Volume Level: −8dB LINEOUT Volume Level: −3dB (1) LVL2-0 bits (Addr:0EH, D2-0) 011 010 (1) Addr:03H, Data:FxH (2) PFSEL bis (2) Addr:0EH, Data:02H Addr:19H, Data:03H Addr:14H, Data:05H Addr:09H, Data:03H (Addr:19H, D0) PFMXL/R1-0 bits 0000 0101 (Addr:14H, D3-0) (3) Addr:1DH&1EH, Data:1CH DACL/R bits (9) (Addr:09H, D1-0) OVL/R6-0 bits (Addr:1DH&1EH, D6-0) 0CH (4) Addr:0AH, Data:04H (5) Addr:01H, Data:0CH Addr:00H, Data:03H Addr:0AH, Data:07H 1CH (3) LOPS bit (6) Addr:0AH, Data:03H (Addr:0AH, D2) (4) (6) (7) (10) PMDAL/R bits PMPFIL bit (Addr:00H, D7-6, D1) (7) Addr:0AH, Data:07H (8) (5) (8) Addr:0AH, Data:04H Addr:00H, Data:01H Addr:01H, Data:00H PML/RO bits (Addr:0AH, D1-0) LOUT pin ROUT pin Playback >300 ms >300 ms Normal Output (9) Addr:09H, Data:00H (10) Addr:0AH, Data:00H Figure 116. Stereo Lineout Sequence (Lineout Playback: SDTI → Audio I/F → SVOLA → DATT-A → DACL/R → LOUT/ROUT) <手順例> 「クロックの設定」の項を参照し、クロックを供給して下さい。 (1) サンプリング周波数(FS3-0 bits)を設定して下さい。VCOMの立ち上がり時間および、PLLモードの 場合はサンプリング周波数を変更してからのPLLロック時間を考慮し、DAC、ステレオラインアン プのパワーアップを行って下さい。 (2) SDTI Æ DAC Æ Stereo Line-Ampのパス: PFSEL = “0” Æ “1”, PFMXL1-0 = PFMXR1-0 bits = “0000” Æ “0101”, DACL = DACR bits = “0” Æ “1” Stereo Line-Ampのアナログボリュームの設定 (Addr: 0EH, LVL2-0 bits) (3) 出力ディジタルボリュームの設定 (Addr: 1DH and 1EH) OVOLC bit = “1”(default)の時、OVL6-0bits(1DH)でLchおよびRchの両方のボリュームを設定します。 DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。 (4) Stereo Line-Ampをパワーセーブモードへ移行: LOPS bit = “0” Æ “1” (5) DAC, Programmable Filter, Stereo Line-Ampのパワーアップ: PMDAL = PMDAR = PMPFIL = PMLO = PMRO bits = “0” → “1” PMLO, PMRO bits = “1”が書き込まれると、LOUT, ROUT pins はVCOMまで立ち上がります。. 立ち 上がり時間はC=1μF、AVDD=1.8Vの時、 300ms(max.)です。 (6) Stereo Line-Ampのパワーセーブモード解除: LOPS bit = “1” Æ “0” LOUT, ROUT pins が立ち上がった後、設定を行って下さい。設定後LOUT, ROUT pinsから、音声出 力が開始されます。 (7) Stereo Line-Ampをパワーセーブモードへ移行: LOPS bit: “0” Æ “1” (8) DAC, Programmable Filter and Stereo Line-Ampのパワーダウン: PMDAL = PMDAR = PMPFIL = PMLO = PMRO bits = “1” → “0” PMLO, PMRO bits = “0”が書き込まれると、LOUT, ROUT pinsはVSS1まで立ち下がります。立ち下が り時間は C=1μF、AVDD=1.8Vの時、 300ms(max.)です。 (9) DAC Æ Stereo Line-AmpのパスOFF: DACL = DACR bits = “1” Æ “0” (10) Stereo Line-Ampのパワーセーブモードの解除: LOPS bit = “1” Æ “0” LOUT, ROUT pins が立ち下がった後、設定を行って下さい。 MS1403-J-03 2013/01 - 165 - [AK4678] ■ クロックの停止 1. PLL Master Mode Example: Audio I/F Format: MSB justified (ADC & DAC ) BICK frequency at Master Mode: 64fs Input Master Clock Select at PLL Mode: 11.2896MHz Sampling Frequency: 44.1kHz (1) PMPLL bit (Addr:04H, D0) External MCKI Input (1) Addr:04H, Data:02H (2) (2) Stop an external MCKI Figure 117. Clock Stopping Sequence (1) <Example> (1) PLLのパワーダウン: PMPLL bit = “1” → “0” (2) MCKIを止めて下さい。 2. PLL Slave Mode (BICK pin) Example Audio I/F Format: MSB justified (ADC & DAC) PLL Reference clock: BICK BICK frequency: 64fs Sampling Frequency: 44.1kHz (1) PMPLL bit (Addr:04H, D0) (2) External BICK Input (1) Addr:04H, Data:00H (2) External LRCK Input (2) Stop the external clocks Figure 118. Clock Stopping Sequence (2) <Example> (1) PLLのパワーダウン: PMPLL bit = “1” → “0” (2) 外部クロックを止めて下さい。 MS1403-J-03 2013/01 - 166 - [AK4678] 3. EXT Slave Mode (1) External MCKI Input Example (1) External BICK Input External LRCK Input Audio I/F Format:MSB justified(ADC & DAC) Input MCKI frequency:256fs Sampling Frequency:44.1kHz (1) (1) Stop the external clocks Figure 119. Clock Stopping Sequence (3) <Example> (1) 外部クロックを止めて下さい。 4. EXT Master Mode (1) External MCKI Input Example BICK Output "H" or "L" LRCK Output "H" or "L" Audio I/F Format:MSB justified(ADC & DAC) Input MCKI frequency:256fs Sampling Frequency:44.1kHz (1) Stop the external MCKI Figure 120. Clock Stopping Sequence (4) <Example> (1) MCKIを止めて下さい。 BICKおよびLRCKは “H” または“L”に固定されます。 ■ パワーダウン VCOMを除く各ブロックをパワーダウンし、各クロック停止かつPMVCM bit = “0”とすることで電流をシャ ットダウン(typ. 50μA)できます。また、各クロック停止かつPDN pin = “L”とすることで電流をシャットダウ ン(typ. 1μA)することも可能です。但し、この場合レジスタが初期化されます。 MS1403-J-03 2013/01 - 167 - [AK4678] コントロールシーケンス (PCM) ■ PCM I/F A (Baseband) to PCM I/F B (Bluetooth) Example: PCM I/F A/B Format: Linear, Long Frame MSBSA=BCKPA= “0”, MSBSB=BCKPB=”0” Power Supply PCM I/F A Sampling Frequency: 16kHz PCM I/F B Sampling Frequency: 44.1kHz (1) PDN pin BIVOL: -6dB, DATT-C : -6dB (2) (6) (3) (1) Power Supply & PDN pin = “L” Æ “H” PMVCM bit (Addr:00H, D0) (4) (5) PMOSC bit PMPCMA/B bit PMSRx bits (2)Addr:00H, Data:00H Addr:18H, Data:0BH Addr:20H, Data:01H Addr:21H, Data:01H Addr:24H, Data:18H Addr:26H: Data:02H Addr:27H, Data:07H Addr:28H, Data:00H (Addr:1FH, D6-0) SYNCA/B pins BICKA/B pins SDTOA pin Input 164/fs2 "0" data Normal State "0" data (3) Addr:00H, Data:01H 164fs3 (4) Addr:1FH, Data:7FH SDTOB pin "0" data Normal State "0" data Phone Call (5) Addr:1FH, Data:00H (6) Addr:00H, Data:00H Note: PMSRx bit means PMSRAI, PMSRAO, PMSRBI and PMSRBO bits Figure 121. Sequence of PCM I/F A to PCM I/F B (Baseband RX to Bluetooth TX: SDTIAÆPCM I/F AÆSRCAIÆDATT-CÆMIX3ÆPCM I/F BÆSDTOB & Bluetooth RX to Baseband TX: SDTIBÆPCM I/F BÆBIVOLÆMIX2AÆMIX2CÆSRCAOÆPCM I/F AÆSDTOA) <手順例> (1) 電源立ち上げ後、PDN pin = “L” Æ “H”にして下さい。この区間はAK4678のリセットのため、1.5μs 以上の “L”区間が必要です。 (2) こ の 区 間 に 、 ダ ミ ー コ マ ン ド (Addr:00H, Data:00H) 、 OVTMB, BIV2-0, SDOA/BD, FMTA/B1-0, LAWA/B1-0, BCKPA/B, MSBSA/B, CVL6-0, MX2A1-0, MX2C1-0, MXSB2-0, SBMX1-0 bits の設定を行 って下さい。 (3) VCOMのパワーアップ: PMVCM bit = “0” Æ “1” 各ブロックを立ち上げる前に最初にVCOMを立ち上げ下さい。 (4) Internal Oscillator, SRCAI, SRCAO, SRCBI, SRCBO, PCM I/F A port, PCM I/F B portのパワーアップ PMSRBO=PMSRBI=PMPCMB=PMOSC=PMSRAO=PMSRAI=PMPCMA bits: “0” Æ “1” SYNCA(SYNCB)が供給された後、パワーダウンが解除されSDTOA(SDTOB) の出力が開始されま す。SRCAO(SRCBO) の初期化時間は164/fs2(164/fs3)です。 (5) Internal Oscillator, SRCAI, SRCAO, SRCBI, SRCBO, PCM I/F A port, PCM I/F B portのパワーダウン PMSRBO=PMSRBI=PMPCMB=PMOSC=PMSRAO=PMSRAI=PMPCMA bits: “1” Æ “0” (6) VCOMのパワーダウン: PMVCM bit = “1” Æ “0” MS1403-J-03 2013/01 - 168 - [AK4678] ■ レシーバ出力 PCM I/F A Format & Path Setting xxxx xxxx PMMIX bit PMOSC bit PMPCMA bit PMSRAI bit (Addr:10H, D7-4) PCM I/F A Format : Linear, Long MSBSA=BCKPA= “0” DATT: −8dB, DATT-B: 0dB(default) R CV Volume Level: −6dB 5 band EQ: Enable (12) (2) (Addr:1FH, D7,3, 1-0) RCVG3-0 bits Example: (1) (3) (2) Addr:1FH, Data:1BH 1001 1011 (3) Addr:10H, Data:90H (4) 5EQ bit (Addr:17H, D3) (1) Addr:09H, Data:20H Addr:14H, Data:40H Addr:20H, Data:01H Addr:25H, Data:00H (11) (4) Addr:17H, Data:0AH 0 1 0 (5) Addr:1EH, Data:1CH (5) OVR6-0 bits (Addr:1EH, D6-0) 0CH (6) Addr:0DH, Data:02H 1CH (7) Addr:01H, Data:09H Addr:0DH, Data:03H 164/fs2 RCVPS bit (8) Addr:0DH, Data:01H (Addr:0DH, D1) (6) (8) PMDAR bit PMEQ bit (Addr:01H, D3, 0) (13) (9) Phone Call (10) (9) Addr:0DH, Data:03H (7) (10) Addr:0DH, Data:02H Addr:01H, Data:00H PMRCV bit (Addr:0DH, D0) >1 ms (11) Addr:17H, Data:02H RCP pin RCN pin Normal Output (12) Addr:1FH, Data:00H (13) Addr:0DH, Data:00H Figure 122. Receiver-Amp Output Sequence (Baseband Rx: SDTIA→PCM I/F A→SRCAI→DATT-B→MIX1R→5-Band EQ→DATT-A→DACR→RCP/RCN) <手順例> 「クロックの設定」の項を参照し、クロックを供給して下さい。VCOMの立ち上がり時間を考慮し、 DAC、レシーバアンプのパワーアップを行って下さい。 (1) PCM I/F A(FMTA1-0, LAWA1-0, BCKPA, MSBSA bits)フォーマット、SDTIA Æ DAC Æ Receiver-Amp (MX1R2-0 bits = “000” Æ “000”, SRMXR1-0 bits = “00” Æ “01”, DACRR bit = “0” Æ “1”)パスの設定 (2) Internal Oscillator, MIX1 block, SRCAIのパワーアップ: PMMIX = PMOSC= PMSRAI = PMPCMA bits = “0” → “1” SYNCAが供給された後、SRCAIの初期化時間は 164/fs2です。 (3) Receiver-Ampのアナログボリュームの設定 (Addr: 10H, RCVG3-0 bits) (4) 5-band EqualizerのON: 5EQ bit = “0” Æ “1” ((EQの周波数特性、ゲイン量は Addr = 50H-6EHにて設定 して下さい。) (5) 出力ディジタルボリュームの設定 (Addr: 1EH) DACがパワーアップされた後、Default値(0dB)から設定した値にソフト遷移していきます。 (6) Receiver-Ampのパワーセーブモードへ移行: RCVPS bit = “0” Æ “1” SRCAIの初期化サイクル後、Receiver-Ampはパワーセーブモードへ移行します。 (7) DAC, EQ block, Receiver-Ampのパワーアップ: PMDAR = PMEQ = PMRCV bits = “0” → “1” PMRCV bitに “1”が書き込まれると、RCN pin はVCOM電圧に立ち上がります。 (8) Receiver-Ampのパワーセーブモードの解除: RCVPS bit = “1” Æ “0” RCN pinが立ち上がった後、設定を行って下さい。RCVPS bit に “0”が書き込まれると、RCP, RCN pinsから音声出力が開始されます。 (9) Receiver-Ampのパワーセーブモードへの移行: RCVPS bit: “0” Æ “1” (10) DAC, EQ block, Receiver-Ampのパワーダウン: PMDAR = PMEQ = PMRCV bits = “1” → “0” (11) 5-band EqualizerのOFF: 5EQ bit = “1” Æ “0” (12) Internal Oscillator, MIX1 block, SRCAIのパワーダウン: PMOSC = PMMIX = PMSRAI = PMPCMA bits = “1” → “0” (13) Receiver-Ampのパワーセーブモードの解除: RCVPS bit = “1” Æ “0” Receiver-Ampがパワーダウンした後、設定を行って下さい。 MS1403-J-03 2013/01 - 169 - [AK4678] パッケージ 49pin CSP 0.4 (0.025) Top View 0.134 ± 0.02 0.385 ± 0.016 2.96 ± 0.03 4678 XXXX 0.519 ± 0.029 0.4 2.96 ± 0.03 49 - φ 0.237 + 0.035/ - 0.027 φ 0.015 M C A B Bottom View S 0.03 C ■ 材質・メッキ仕様 パッケージ材質: エポキシ系樹脂、ハロゲン(臭素、塩素)フリー 半田ボール材質: SnAgCuNi MS1403-J-03 2013/01 - 170 - [AK4678] マーキング 4678 XXXX 1 A XXXX: Date code (4 digit) Pin #A1 indication MS1403-J-03 2013/01 - 171 - [AK4678] 改訂履歴 Date (Y/M/D) 12/04/20 12/05/14 Revision 00 01 Reason 初版 誤記訂正 Page Contents 仕様変更 3, 5~8, 47, 48, 130, 152~154 20 記述追加 37, 38, 39 Pin名称誤記訂正 LIN2/IN2+ → LIN2/IN2RIN2/IN2- → RIN2/IN2+ スイッチング特性 External Slave Mode BICK Input Timing, Period: 312.5ns → 312.5ns or 1/(126fs)s Note 48を追加 ■ PLL Mode 詳細説明を追加: Note 43 と Note 44 を追加 Table 7 を追加 ■ PLL Master Mode 説明文を変更。 12/10/31 02 13/01/30 03 40 重要な注意事項 ● 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更すること があります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社 営業担当、あるいは弊社特約店営業担当にご確認ください。 ● 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動 作例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、 ソフトウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお 客様または第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に 起因する、工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。 ● 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資（役務を含む）に該当する場合、 輸出する際に同法に基づく輸出許可が必要です。 ● 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、 直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極め て高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面によ る同意をお取りください。 ● この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の 責任を一切負うものではありませんのでご了承ください。 ● お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損 害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。 MS1403-J-03 2013/01 - 172 -