BELLING BL1302A67S Bl1302a67 Datasheet

BL1302A67/1302A67S
单片串行接口编译码器滤波器
一、概述
BL1302A67/BL1302A67S 由编码器,译码器,基准电压源,发送与接收滤波器,
时钟和控制电路, 串行 PCM 接口等组成。电路能完成符合 A 律的编译码/滤波功能,
与 TP3067 兼容。
电路按功能可分成发送和接收二大部分:
发送部分:发送的音频信号,首先进入一运放 ,调节其外接电阻,可控制运
放增益。其后经过一有源 RC 前置滤波器, 用以抑制甚高频噪声,完成限带功能。 继
而是带通滤波器,使总的通带在 0.2~3.4kHz 范围之内。然后经过采样、保持、模数
转换,并按 A 律进行编码,最后成为串行的 PCM 码输出。
接收部分:由扩展译码器和一个低通滤波器所组成。扩展译码器将 A 律的 PCM
码 恢 复 成 模 拟 信 号 。 低 通 滤 波 器 校 正 译 码 输 出 的 sinx/x 响 应 , 抑 制 掉
3.4kHz 以 上 的 信 号 。 接 收 部 分 的 输 出 有 功 率 放 大 器 , 提 供 推 挽 式
平衡输出驱动能力。
器件工作需要如下时钟:发送和接收的主时钟;与主时钟同步的收发位时钟,
其频率范围是 64kHz~2.048MHz;以及收和发的帧同步脉冲。
二、电路特点
• 本电路是一个完整的编译码加滤波器的系统(COMBO), 它包括:
a.发送高通和低通滤波器
b.带有 sinx/x 校正的接收低通滤波器
c.有源 RC 噪声滤波器
d. A 律压扩编译码器
e.内部精密参考电压源
f.串行的输入/输出接口
g.内部自动校零
h. 接收部分的输出是推挽式功率放大器
• 20 脚双列直插 或 SOP 塑料封装
• 满足 ITU 规范的相关要求
• ± 5V 的工作电压
• 低功耗 工作时典型为 60mW
卸电状态为 3mW
• 能自动进入卸电状态
• 与 TTL 和 CMOS 电平兼容的数字接口
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BL1302A67/1302A67S
三、管脚说明,管脚图,方框图
1.管脚说明
编 号 代
号
I/O
+
1
VPO
O
2
GNDA
I
-
3
VPO
O
4
VPI
I
5
6
7
8
9
10
11
12
13
14
15
16
VFRO
VCC
FSR
DR
BCLKR/CLKSEL
MCLKR/PDN
MCLKX
BLCKX
DX
FSX
TSX
ANLB
O
I
I
I
I
I
I
I
O
I
O
I
17
18
19
20
GSX
VFXI
+
VFXI
VBB
O
I
I
I
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说
明
接收功放的非反向输出
模拟地,所有信号都以此脚电平作参考
接收功放的反向输出
接收功放的反向输入.
将 VPI 与 VBB 相 接 时,接收
功放处于卸电状态
接收放大器的模拟输出
正电源,VCC = 5V±5%
接收帧同步脉冲
接收 PCM 数据输入端
接收位时钟兼主频选择
接收主时钟兼卸电控制
发送主时钟
发送位时钟
三态 PCM 数据输出
发送帧同步脉冲输入
开漏输出端,编码时隙输出低电平
模拟回路返回(loopback)控制端。逻辑”0”时正常工作;
+
逻辑”1”时,发送滤波器的输入与 VPO 端相接
发送输入放大器的模拟输出
发送输入放大器的负向输入端
发送输入放大器的正向输入端
负电源,VBB = -5V±5%
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BL1302A67/1302A67S
2.管脚图
管脚图
20
GNDA
2
19
VPO-
3
18
VPI
4
V FR O
5
V CC
6
+
FS
D
BCLK
R
7
R
8
R
/C L K S E L
M CLK
R
/P D N
9
10
BL1302A67/BL1302A67S
1
VPO
VF
XI
+
VF
XI
-
17
GS
X
16
ANLB
15
TS
X
14
FS
X
13
3
12
D
BCLKX
11
M CLKX
P D IP 2 0 / S O P
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VBB
X
20
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3. 方框图
R2
接收模拟
GSX
信号入
VFX I-
ANLB
_
R1
VFX I+
自动调零逻
+
辑
R
VPO+
RC 有
开关电
采样/保持
_
源滤波
容带通
数模
+
器
滤波器
转换器
R
VPO-
_
电压
+
A/D
控制逻辑
基准
R3
比较器
VPI
R4
RC 有源滤波
VF RO
开关电容
采样/保持数
低通滤波器
模转换器
发送
PCM
移位
输出
寄存
器
CE
DX
PCM
接收
输入
移位
寄存
DR
器
CLK
5V
-5V
定时和控制
GND
MCLKR BCLKR/
/ PDN
CLKSEL
V CC
V BB
GND
TSX
MCLK X
BLCKX
FS R
FS X
四、功能描述
1.启动
当接通电源时,器件被内部上电复位线路初始化并进入卸电状态。全部模拟线路和大部
_
+
分数字逻辑处于不活动状态,DX,VFRO,VPO 和 VPO 端处于高阻态。要使器件上电,必须在
MCLKR/PDN 端施加逻辑低电平或时钟,并在 FSx 和/或 FSR 端施加脉冲。从而有二种卸电控制
方式。其一是使 MCLKR/PDN 处于高电平;另一方法是使 FSx 和 FSR 端连续地处于低电平,在最
后的 FSx 或 FSR 脉冲后大约 2ms,器件将进入卸电状态。第一个 FSx 或 FSR 将使器件上电。三
态 PCM 数据输出 Dx 在第二个 FSx 脉冲到来前一直保持高阻态。
2.同步工作
同步工作时,发送和接受必须施加同一主钟。在这一方式下,MCLKx 端必须加一
时钟,而 MCLKR/PDN 端可用作卸电控制。MCLKR/PDN 端的低电平使器件上电,而高电
平使器件卸电。任一情况下,MCLKx 均被选作发送和接收电路的主钟。BCLKx 端必须
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8/28/2006
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BL1302A67/1302A67S
施加位钟,而 BCLKR/CLKSEL 端用于为 1.536MHz,1.544MHz 或 2.048MHz 选择合适的内
部分频器。对于 1.544MHz 工作,器件自动补偿每帧的第 193 个时钟脉冲。
当 BCLKR/CLKSEL 端为固定电平时,BCLKx
表 主频的选择
被选主频
将同时作为发送与接收的位钟。右表示出工作
B C L K R /C L K SE L
C
l
ocked
2.
048M H z
频率与 BCLKR/CLKSEL 状态的对应关系。
0
1.
536M
H
z或1.544M H z
BCLKx 与 BCLKR 可以从 64kHz 至 2.048MHz,两
1
2.048M H z
者频率不一定相等,但必须与 MCLKx 同步。
每一 FSx 脉冲启动一编码周期,上一编码周期的 PCM 码在 BCLKx 的上沿从 Dx 端
移出。八个位钟周期后,三态 Dx 输出回到高阻态。在有 FSR 脉冲时,PCM 码在 BCLKx
(或 BCLKR,如果它是一个脉冲)的下沿经 DR 端锁存。FSx 和 FSR 必须与 MCLKx/R 同步。
3.短帧同步工作
器件可以用短帧同步或长帧同步脉冲。刚上电时,器件处于短帧方式。在此方式
下,帧 同步脉冲 FSx 和 FSR 必须为一个位钟周期长,定时关系见短帧定时图。在 FSx
为高电平期间有一 BCLKx 下沿,接着的 BCLKx 上沿将启动 Dx 输出缓冲器输出符号
位,随后的七个上沿输出剩下的七位,接着的下沿禁止 Dx 输出。在 FSR 为高电平期间
有一 BCLKR (或 BCLKx,如果 BCLKR 为恒定电平)下沿,接着的 BCLKR 下沿锁存符号位,
随后的七个下沿锁存余下的七位。
4.长帧同步工作
长帧方式下,帧同步脉冲 FSx 和 FSR 必须是三位以上位钟周期长,定时关系见长帧
定时图。器件根据发送帧同步脉冲 FSx 来判定使用的是长帧还是短帧脉冲。对于
64kHz 工作,帧同步脉冲必须至少有 160ns 的低电平。Dx 输出缓冲器为 FSx 的上沿或
BCLKx 的上沿(以后到者为准)所启动并输出符号位。随后的七个 BCLKx 上沿输出余下
的七位。Dx 输出为 BCLKx 的第八个上沿后的下沿或 FSx 的下沿(看谁后到)所禁止。
接收帧同步脉冲 FSR 的上沿将使 DR 端的 PCM 数据在接着的八个 BCLKR (或 BCLKx,如果
BCLKR 为恒定电平)下沿锁存。
5.半通道工作
除了通常的全通道工作方式,器件还可以工作在半通道工作方式下。保持 FSR 为
低电平,器件就进入发送半通道工作方式;DR 端的 PCM 数据不于理睬。保持 FSx 为低
电平,FSR 施加脉冲,器件进入接收半通道工作方式。在此方式下,发送电路的大部
分停止工作,Dx 和 TSX 输出保持高阻态。如果 MCLKR 为时钟,则 MCLKR 被用作内部主
钟。如果 MCLKR 不是时钟,则 MCLKx 被用作内部主钟,但此时须与 FSR 同步。如果 BCLKR
不是时钟,BCLKx 用作接收位钟。在接收半通道方式,FSR 的长度用于决定使用长帧还
是短帧定时方式。
6.工作方式的转换
工作方式转换如右图所示。不推荐使用全通道与接收半通道之间的转换与发送半
通道向接收半通道的转换。
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8/28/2006
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BL1302A67/1302A67S
发发接全全
POWER
DOWN
全全全
接接接全全
7. 发送部分
输入级是一个可通过外接电阻来调节增益的运放,该运放的噪声低,频带宽,在
语音通带内增益可超过 20dB。输入运放驱动一个单位增益的滤波器,它包括 RC 有源
前道滤波器和其后的一个 8 阶开关电容带通滤波器,时钟频率是 256kHz。滤波器输
出直接驱动编码器的采样和保持电路。A/D 服从 A-law 压扩律,片内有一个±2.5V 的
精密基准电压源。帧同步脉冲 FSx 控制滤波器的输出采样和逐次逼近编码周期的开
始。随后,8 位编码被放入一个缓冲器中,在下一个帧脉冲控制下,以串行形式由 Dx
输出。整个编码周期延迟约 290µs,任何滤波器和比较器的失调电压,在符号位编码
时被去除。
8. 接收部分
接收部分包括一个服从于 A-law 压扩律的数-模转换及一个 5 阶开关电容低通滤
波器,时钟频率 256kHz。此低通滤波器还校正由于 8kHz 采样/保持引起的 sinx/x 衰
减,该滤波器后面是一个二阶 RC 有源后置滤波器,其输出端为 VFRO。接收部分也是
单位增益。当接收帧信号出现后,PCM 输入数据在随后 8 个 BCLKx 时钟下降沿作用下
由 DR 端输入,在译码时隙开始时,进行译码。整个译码周期延迟约 270µs。
9. 接收功率放大器
提供二个反相方式功率放大器,用以直接驱动匹配的用户线接口变压器。第一个
功率放大器的增益可以调节以将±2.5V 的接收滤波器输出峰压提升到±3.3V 输出峰压
驱动 300 欧姆非平衡负载,或±4.0V 输出峰压驱动 15 千欧姆非平衡负载。第二个功
率放大器内接成单位增益反相方式,以对平衡负载提供 6dB 的信号增益。
差分驱动 2 :1 匝比的平衡变压器可得到对 600 欧姆用户线终端的最大功率传
输,提供 15.6dBm 的峰值功率,即在 600 欧姆负载上有 4.67Vrms 电压。
五、电参数
1.
1. 最大额定值
项
目
a.VCC (对模拟地 GNDA)
b.VBB (对模拟地 GNDA)
c.任一模拟输入或输出端电压
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数
值
7
-7
VCC+0.3~VBB -0.3
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单
V
V
V
位
8/28/2006
Wrote by 2006
BL1302A67/1302A67S
d.任一数字输入或输出端电压
e.工作温度范围
f.贮存工作温度范围
g.ESD(人体模式)
h.抗栅锁效应
VCC+0.3~VBB -0.3
-25~+125
-65~+150
2000
100
V
O
O
C
C
V
mA
2.
2.电特性
O
O
( 除非另有说明,VCC = 5.0V±5% ,VBB = -5V±5% ,Ta=0 C~70 C;所有的信号都以
O
GNDA 为基准,典型特性指 VCC=5.0V , VBB = -5.0V, TA=25 C 下的值)
符号 参 数
条 件
最 小 典 型 最 大 单 位
VIL
输入低电压
0.6
V
VIH
输入高电压
2.2
V
VOL
输出低电压
DX ,IL = 3.2mA
0.4
V
TSX , 开漏 IL =3.2mA
0.4
V
VOH
输出高电平
DX ,IH = - 3.2mA
2.4
µA
IIL
输入低电流
GNDA ≤ VIN ≤ VIL
-10
10
全部数字输入端
µA
IIH
输入高电流
VIH ≤ VIN ≤ VCC
-10
10
µA
IOZ
高阻态输出电流 DX, GNDA ≤ V0 ≤ VCC
-10
10
发送输入放大器的模拟接口
IIXA
输入漏电电流
RIXA
输入阻抗
ROXA
输出阻抗
RLXA
负载阻抗
CLXA
负载电容
VOXA
输出动态范围
AVXA
电压增益
FUXA
单位增益带宽
VOSXA
失调电压
VCMXA
共模电压
CMRRXA
共模抑制比
PSRRXA
电源抑制比
-2.5V≤V≤2.5V,VFXI±
-2.5V≤V≤2.5V,VFXI±
闭环, 单位增益
GSx
GSx
GSx, RL ≥10KΩ
VFXI+到 GSx
-7Total 15 Pages
200
1
3
10
-2.8
5000
1
-20
-2.5
60
60
CMRRXA>60dB
DC Test
DC Test
接收滤波器的模拟接口部分
RORF
输出阻抗
VFRO 脚
RLRF
负载阻抗
VFRO= ±2.5V
CLRF
负载电容
VOSRO
输出直流失调电压
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-200
10
1
50
2.8
2
+20
2.5
3
10
-200
25
200
nA
MΩ
Ω
kΩ
pF
V
V/V
MHz
mV
V
dB
dB
Ω
kΩ
pF
mV
8/28/2006
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BL1302A67/1302A67S
功率放大器的模拟接口部分
IPI
输 入 漏 电 流
RIPI
输入电阻
VIOS
ROP
输入失调电压
输出电阻
FC
CLP
GAP+
单位增益带宽
负载电容
从 VPO-到 VPO+的
增益
PSRRP
VCC 或 VBB 的
电源抑制比
RLP
负载电阻
功耗
ICC0
IBB0
ICC1
-1.0V≤VPI
≤1.0V
-1.0V≤VPI
≤1.0V
-100
100
10
MΩ
-25
反向输入,单
位增益,在
+
VPO 或 VPO
开环(VPO )
25
mV
Ω
1
400
100
RL=600Ω
+
(VPO 至 VPO )
VPO 电平=
1.77Vrms
VPO-与 VPI
相接
0~4kHz
60
4kHz~50kHz
36
+
接于 VPO 与
600
VPO 间
卸电状态电流
卸电状态电流
加电状态电流
不加负载*
不加负载*
VPI=0V;VFRO,
+
VPO , VPO
不加负载
IBB1
加电状态电流
VPI=0V;VFRO,
+
VPO , VPO
不加负载
* 这种测试应在正常加电工作一段时间后进行
nA
-1
kHz
pF
V/V
dB
dB
Ω
0.14
0.20
6.0
0.30
1.5
10.0
mA
mA
mA
6.0
10.0
mA
3.定时规范
(VCC=5.0V± 5%,VBB=5V±5%,TA=0OC~70OC。所有信号都以 GNDA 为基准。典型值
O
是在 VCC = +5V, VBB=-5.0V, Ta=+25 C 下测量)
符 号 参
数
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条
-8Total 15 Pages
件
最小 典 型 最大 单位
8/28/2006
Wrote by 2006
BL1302A67/1302A67S
1/tPM
主时钟频率
MCLKX 和 MCLKR (取决于
BCLKR/CLKSEL 脚的输入)
tRM
tFM
tPB
tRB
tFB
tWMH
tWML
tSBFM
主时钟上升时间
主时钟下降时间
位时钟周期
位时钟上升时间
位时钟下降时间
主时钟高电平宽度
主时钟低电平宽度
从 BCLKx 上沿到 MCLKx 下降沿
的建立时间
从 FSx 上沿到 MCLKx 下降沿的
建立时间
位时钟高电平宽度
位时钟低电平宽度
位时钟下沿到帧同步脉冲下沿
保持时间
从位时钟上沿到帧同步脉冲上
沿的保持时间
从帧同步到位时钟下沿的保持时间
BCLKx 的上沿到有效数据之间
的延时
到 TSX 输出低电平的延时
从 BCLKx 下沿到输出数据被禁
止的延时
从 FSx 或 BCLKx(以后来为准)到
有效数据之间的延时时间
从 DR 有效到 BCLKR/x 下沿的建
立时间
从 BCLKR/x 下沿到 DR 无效的
保持时间
从 FSx/R 到 BCLKx/R 下沿的建立时间
从 BCLKx/R 下沿到 FSx/R 下沿的
保持时间
从位时钟第三周期的下沿到帧
同步的建立时间
帧同步脉冲的最小低电平宽度
MCLKx 和 MCLKR
MCLKx 和 MCLKR
tSFFM
tWBH
tWBL
tHBFL
tHBFS
tSFB
tDBD
tDBTS
tDZC
tDZF
tSDB
tHBD
tSF
tHF
tHBFI
tWFL
1.536
1.544
2.048
485
BLCKx 和 BCLKR
BLCKx 和 BCLKR
BLCKx 和 BCLKR
MCLKx 和 BCLKR
488
160
160
100
ns
ns
仅对长帧
100
ns
仅对长帧
160
160
0
ns
ns
ns
仅对短帧
0
ns
仅对长帧
负载=150PF 加二个
LSTTL 负载
负载=150pF 加二个 LSTTL 负载
CL=0pF 到 150pF
80
0
140
ns
ns
0
50
140
165
ns
ns
CL=0pF 到 150pF
20
165
ns
50
ns
50
ns
短帧同步脉冲(1 位时钟周期长) 50
短帧同步脉冲(1 位时钟周期长) 100
ns
ns
长帧同步脉冲(3~8 位时钟周期 100
长)
64Kb/s 的工作模式
160
ns
ns
短帧定时图
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MHz
MHz
MHz
50
ns
50
ns
15725 ns
50
ns
50
ns
-9Total 15 Pages
8/28/2006
Wrote by 2006
BL1302A67/1302A67S
短帧定时图
tDBTS
TS X
tDZC
tFM
tRM
tWML
MCLK R
MCLK X
BCLK X
tWMH
t
tSBFMPM
1
tHBFS
2
3
4
5
6
7
8
tHF
tSF
FS X
1
DX
BCLK R
FS R
2
1
tHF
tHBFS
tSF
tDBD
4
3
2
3
4
tDZC
5
6
5
7
6
7
tSDB
1
DR
2
3
4
8
8
tHBD
5
6
tHBD
7
8
长帧定时图
长帧定时图
tRM
tWML
tPM
tFM
MCLK X
MCLK R
tSFFM
tSBFM
tWMH t tWBH
tWBL
FB
1
BCLKX
tHBFL
2
tSFB
FSX
3
tRB
tPB
4
5
DX
7
8
tDZC
tDBD
1
9
tHBFI
tDZF
tDZF
6
2
3
4
5
6
7
8
tDZF
BCLKR
1
tHBFL
2
tSFB
3
4
5
6
7
8
tHBFI
FSR
tSDB
DR
1
2
3
tHBD
tHBD
4
5
6
7
8
4.传输特性
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- 10 Total 15 Pages
8/28/2006
Wrote by 2006
BL1302A67/1302A67S
O
O
(除非另有说明,Ta=0 C~70 C , VCC= 5V±5% , VBB= -5V±5%
VIN=0dBm0,发送放大器连结成增益为 1,非反相的型式)
数
条
件
符 号 参
振幅响应
绝对电平
额定的 0dBm0 电平是 4dBm
(600Ω)0dBm0
tMAX
最大过载电平(3.14dBm0)
O
GXA
发送增益
TA=25 C, VCC=5V, VBB= -5V
(绝对值)
GSx 端输入电平=0dBm0
f=1020Hz
GXR
相对于 GXA
f=16Hz
的发送增益
50Hz
60Hz
200Hz
300Hz -- 3000Hz
3300Hz
3400Hz
4000Hz
4600 及以上
测试响应从 0~4000Hz
GXAT
绝对发送增益随温度 相对于 GXA
的变化
GXAV
绝对发送增益随电
相对于 GXA
源电压的变化
GXRL
发送增益随
正弦测试法
电平的变化
参考电平 = -10dBm0
+
VFxI = -40dBm0~ 3dBm0
+
VFxI = -50dBm0~ -40dBm0
+
VFxI = -55dBm0~ -50dBm0
O
GRA
绝对接收增益
TA= 25 C,VCC =5V,VB B= -5V
输入:数字码序列 1020Hz 的
0dBm0 信号
GRR
相对于 GRA 的
f = 0~3000Hz,
接收增益
f = 3300Hz
f = 3400Hz
f = 4000Hz
GRAT
绝对接收增益
相对于 GRA
随温度的变化
GRAV
绝对接收增益随电
相对于 GRA
源电压的变化
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GND=0V,
f=1.02kHz,
最 小 典 型 最 大 单 位
1.2276
2.492
-0.25
Vrms
VPK
0.25 dB
-40
-30
-26
-0.1
0.15
0.05
0
-14
-32
dB
dB
dB
dB
dB
dB
dB
dB
dB
-0.1
0.1
dB
-0.05
0.05 dB
-0.2
-0.4
-1.2
0.2
0.4
1.2
-0.25
0.25 dB
-0.15
-0.35
-0.7
-0.1
0.15
0.05
0
-14
0.1
-0.05
0.05 dB
-1.8
-0.15
-0.35
-0.7
8/28/2006
Wrote by 2006
dB
dB
dB
dB
dB
dB
dB
dB
BL1302A67/1302A67S
GRRL
VRO
接收增益随电平
变化
接收滤波器在 VFRO
端的输出
符
号 参
数
包络延迟频率响应
DXA
发送绝对延时
DXR
相对于 DXA 的
发送延时
DRA
DRR
正弦测试法,参考输入的 PCM
码相当于一个理想的编码 PCM
电平
= -40dBm0~ +3dBm0
= -50dBm0~ -40dBm0
= -55dBm0~ -50dBm0
RL= 10kΩ
绝对接收延时
相对于 DRA 的
接收延时
条
f
f
f
f
f
f
f
f
f
f
f
f
f
f
件
=1600Hz
= 500~600Hz
= 600~800Hz
= 800~1000Hz
= 1000~1600Hz
= 1600~2600Hz
= 2600~2800Hz
= 2800~3000Hz
= 1600Hz
= 500~1000Hz
= 1000~1600Hz
= 1600~2600Hz
= 2600~2800Hz
= 2800~3000Hz
-0.2
-0.4
-1.2
-2.5
0.2
0.4
1.2
2.5
dB
dB
V
最 小典 型 最 大 单
-40
-30
290
195
120
50
20
55
80
130
270
-25
-20
70
100
145
315
220
145
75
40
75
105
155
290
-74
-82
-67
-79
-53
90
125
175
位
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
噪声
NXP
NRP
NRS
PPSRX
NPSRx
PPSRR
发送噪声,P 加权
接收噪声,P 加权PCM 码等于正零
噪声单频
f = 0~100kHz,环路测量,VFXI+=0Vrms
+
正电源抑制
VFXI = -50dBm∅
40
(发送)
VCC=5.0VDC+100mVrms
f = 0~50kHz
+
负电源抑制
VFXI = -50dBm∅
40
(发送)
VBB=-5.0VDC+100mVrms
f = 0~50kHz
正电源抑制
PCM 码等于正零
(接收)
VCC=5.0VDC+100mVrms , 测 VFRO
f = 0~4000Hz
40
f = 4k~25kHz
40
f = 25kHz~50kHz
36
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dBm0P
dBm0P
dBm0
dBC
dBC
dBC
dB
dB
8/28/2006
Wrote by 2006
BL1302A67/1302A67S
NPSRR
SOS
负电源抑制
(接收)
通道输出的带
外信号
符
号 参
数
失真
STDx
总信噪比
STDR
发送或接收
半通道
SFDx
SFDr
IMD
单频失真
发送
单频失真
接收
交互调制失真
串音
CTX-R
发送到接收串音,
0dBm0 发送电平
CTR-X
接收到发送串音,
0dBm0 接收电平
功率放大器
VOPA
最大 0dBm0 电平
(在-10 dBm0
至+3 dBm0 间的
线性优于±0.1dB)
S/DP
信号/失真
PCM 码等于正零
VBB=-5.0VDC+100mVrms , 测 VFRO
f = 0~4000Hz
f = 4k~50kHz
环路测试,0dBm0,300Hz 到
3400Hz 输入 PCM 码加在 DR 端,
测量 VFRO 端的镜象信号
4600Hz -- 7600Hz
7600Hz -- 8400Hz
8400Hz -- 100000Hz
条
38
25
dBC
dB
-30
-40
-30
件
最 小 典 型 最 大 单
正弦测试方法
电平= 3.0dBm0
= 0dBm0 to -30 dBm0
= -40dBm0 XMT
RCV
= -55dBm0 XMT
RCV
33
36
29
30
14
15
-46
dBC
dBC
dBC
dBC
dBC
dBC
dB
-46
dB
-41
dB
-90
-75
dB
-90
-70
dB
环路测试
+
VFx = -4dBm0 to -21dBm0,
频率范围: 300Hz ~ 3400Hz
f = 300Hz ~ 3400Hz
DR = 静态 PCM 码
f = 300Hz ~ 3400Hz,
VFxI=多音调
+
-
平衡负载 RL 接于 VPO 与 VPO 间
RL=600Ω
3.3
RL=1200Ω
3.5
Vrms
Vrms
RL=600Ω
dB
50
5. 在 DX 输出处的编码格式
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dB
dB
dB
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8/28/2006
Wrote by 2006
位
BL1302A67/1302A67S
VIN (在 GSx)=+满度
VIN (在 GSx)=0V
1
1
0
0
VIN (在 GSx)= -满度
BL 1302A67/S
1
0
0
1
0
1
1
0
0
1
1
0
A律
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
六、应用信息
1. 电源供给
本电路内部虽有保护电路,但仍建议根据 CMOS 电路的标准规范操作。在连接任
何其他脚之前,先将地线连接。所有地线需有一公共端点,此点应尽可能靠近 GNDA
管脚,这将减少总线内部地回流间的相互影响,此公共点与 VCC、VBB 间应接 0.1µF 的
退藕电容,并尽可能靠近器件管脚。为达到最佳效果,此器件的地线应以星状形式连
接到电路板的公共地线,而不是以总线形式。此公共地点与 VCC、VBB 之间联以 10µF 的
退藕电容。
2.典型的同步应用
注 1.发送增益=20×log((R1+R2)/R2),(R1+R2)≥10 kΩ
600
2
1
300
1
2
Z
BAL
300
+5V
-5 V
V
G N D A
CC
BL 1302A 67/S
V PO +
V PO R3
V PI
R4
V F RO
FS
R
D R
5V O R G N D A
PD N
FS
R
D R
B LCK
M CLK
R
R
R2
0 .1 u F
0 .1 u F
/P D N
V
BB
V F
V F
X
G S
X
X
I+
IR1
A N LB
TS
X
FSX
D X
BCLK X
M CLK
AN LB
TS
X
FSX
D X
X
2 .0 4 8 M H z /1 .5 4 4 M H z
注 2.接收增益=20×log(2×R3/R4),R4≥10 kΩ
七、封装信息
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8/28/2006
Wrote by 2006
BL1302A67/1302A67S
Physical Dimensions inches (millimeters)
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Wrote by 2006
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