AKM AK4589 2/8 channel audio codec with dir Datasheet

ASAHI KASEI
[AK4589]
AK4589
2/8-Channel Audio CODEC with DIR
概
要
AK4589 は 2ch ADC と 8ch DAC を内蔵する 1 チップ 24bit CODEC です。ADC にはワイドダイナミッ
クレンジを実現するエンハンスト・デュアルビット方式を採用、DAC には新開発のアドバンスト・マル
チビット方式を採用、更に広いダイナミックレンジと低帯域外ノイズを実現しています。また AK4589
はダイナミックレンジ 102dB の ADC と 114dB の DAC を持ち、ホームシアターのサラウンドシステム
に最適です。また、ドルビーデジタル(AC-3)に対応したバランスボリュームを内蔵しています。
AK4589 は 192kHz 24 bit に対応したデジタルオーディオレシーバ(DIR)とトランスミッタ(DIT)を内蔵し
ています。DIR は 8 チャンネルのセレクタをもち、Non-PCM ビットストリームを自動的に検出できま
す。AK4589 は AK4588 とソフトウェア、ハードウェア互換性があります。
*ドルビーデジタル(AC-3)は Dolby Laboratories の登録商標です。
特
長
ADC, DAC部
• 2ch 24bit ADC
-64倍オーバサンプリング
-サンプリング周波数: 最大96kHz
-直線位相ディジタルフィルタ内蔵
-シングルエンド入力
-S/(N+D): 92dB
-ダイナミックレンジ, S/N: 102dB
-オフセットキャンセル用ディジタルHPF
-I/Fフォーマット: 前詰め, I2S, TDM
-オーバフローフラグ
• 8ch 24bit DAC
-128倍オーバサンプリング
-サンプリング周波数: 最大192kHz
-24ビット8倍ディジタルフィルタ
-差動出力SCF内蔵
-S/(N+D): 94dB
-ダイナミックレンジ, S/N: 114dB
-I/Fフォーマット: 前詰め, 後詰め(20bit, 24bit), I2S, TDM
-チャネル独立ディジタルボリューム内蔵 (128レベル, 0.5dBステップ)
-ソフトミュート
-ディエンファシス内蔵 (32kHz, 44.1kHz, 48kHz対応)
-ゼロ検出機能
• 強ジッタ耐力
• マスタクロック: 256fs, 384fs, 512fs (fs=32kHz ∼ 48kHz)
128fs, 192fs, 256fs (fs=64kHz ∼ 96kHz)
128fs (fs=120kHz~ 192kHz)
MS0339-J-00
2004/09
-1-
ASAHI KASEI
[AK4589]
DIR,DIT部
• AES3, IEC60958, S/PDIF, EIAJ CP1201対応
• 低ジッタPLL
• PLL ロックレンジ: 32kHz ∼ 192kHz
• PLL/X'tal切り替え機能
• アンプ内蔵 8入力
• アンプ内蔵 2出力 (スルー or トランスミッタ出力)
• 補助ディジタルデータ入力対応
• ディエンファシスフィルタ内蔵 (32kHz, 44.1kHz, 48kHz, 96kHz)
• 各種検出機能
- Non-PCMデータストリーム検出機能
- DTS-CDデータストリーム検出機能
- サンプリング周波数検出機能
(32kHz, 44.1kHz, 48kHz, 88.2kHz, 96kHz, 176.4kHz, 192kHz)
- Unlock & Parity Error検出機能
- Validityフラグ出力ピン
• 24ビットフォーマット対応
• オーディオI/F: マスタ/スレーブモード対応
• チャネルステータスビットの先頭40ビット分のバッファ内蔵
• Non-PCMデータストリームのバーストプリアンブルPc, Pd用バッファ内蔵
• CD Q-subcode用バッファ内蔵
• 64fs/128fs/256fs/512fsマスタクロック出力
TTLレベルディジタルI/F
シリアルµP I/F対応 (I2C, 4線シリアル)
電源電圧: 4.75 ∼ 5.25V
出力バッファ用電源: 2.7 ∼ 5.25V
パッケージ: 80pin LQFP(0.5mm pitch)
AK4588互換(アナログ出力を除く)
MS0339-J-00
2004/09
-2-
ASAHI KASEI
[AK4589]
ブロック図
PVSS PVDD
R
XTI
XTO
RX0
RX1
RX2
RX3
RX4
RX5
X'tal
Oscillator
Clock
Recovery
8 to 3
Input
Clock
MCKO1
Generator
MCKO2
Selector
DEM
RX6
RX7
DAIF
Audio
I/F
Decoder
LRCK2
BICK2
SDTO2
TX0
DAUX2
PDN
TX1
AVDD
AVSS
DVDD
I2C
DIT
DVSS
TVDD
VIN
AC-3/MPEG
Detect
Error &
STATUS
Detect
Q-subcode
buffer
ADC
LIN
RIN
SCF
HPF
HPF
DAC
DATT
DEM
MCLK
MCLK
LRCK
BICK
LRCK1
BICK1
SCF
DAC
DATT
DEM
SCF
DAC
DATT
DEM
SCF
DAC
DATT
DEM
SCF
DAC
DATT
DEM
ROUT3+
ROUT3-
SCF
DAC
DATT
DEM
LOUT4+
LOUT4-
SCF
DAC
DATT
DEM
ROUT4+
SCF
DAC
DATT
DEM
ROUT1LOUT2+
LOUT2ROUT2+
ROUT2LOUT3+
LOUT3-
ROUT4-
Audio
I/F
ADC
LOUT1ROUT1+
CDTO
CDTI
INT0
INT1
B,C,U,
VOUT
LOUT1+
µP I/F
CSN
CCLK
DAUX1
Format
Converter
SDOUT
SDTO1
SDIN1
SDIN2
SDIN3
SDIN4
MS0339-J-00
SDTI1
SDTI2
SDTI3
SDTI4
2004/09
-3-
ASAHI KASEI
[AK4589]
オーダリングガイド
AK4589VQ
AKD4589
-10 ∼ +70°C
評価ボード
80pin LQFP(0.5mm pitch)
(Top View)
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
TEST1
RX1
NC
RX0
AVSS
AVDD
VREFH
VCOM
RIN
LIN
ROUT1+
ROUT1LOUT1+
LOUT1ROUT2+
ROUT2LOUT2+
LOUT2ROUT3+
ROUT3-
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
CCLK/SCL
CDTI/SDA
CSN
DAUX1
SDTI4
SDTI3
SDTI2
SDTI1
XTL1
XTL0
PDN
MASTER
DZF2
DZF1
LOUT4LOUT4+
ROUT4ROUT4+
LOUT3LOUT3+
INT1
BOUT
TVDD
DVDD
DVSS
XTO
XT I
TEST3
MCKO2
MCKO1
COUT
UOUT
VOUT
SDTO2
BICK2
LRCK2
SDTO1
BICK1
LRCK1
CDTO
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
80
79
INT0
TX1
TX0
MCLK
VIN
DAUX2
I2C
RX7
CAD1
RX6
CAD0
RX5
TEST2
RX4
PVDD
R
PVSS
RX3
NC
RX2
ピン配置
MS0339-J-00
2004/09
-4-
ASAHI KASEI
[AK4589]
AK4588 との相違点
Functions
AK4588
AK4589
DAC 出力
シングルエンド
差動
DAC S/(N+D)
90dB
94dB
DAC S/N
106dB
114dB
DAC Output voltage
Typ 3.0Vpp
Typ ±2.7Vpp
DAC AOUT
AOUT=0.6xVREFH
AOUT=0.54xVREFH
Load Resistance
5k ohm
2k ohm
Frequency Response 80kHz
+0/-0.6
±1.0
#35, #37, #39,#41,#43,#45,#47,#49 #35 - #50
アナログ出力ピン
Min=4.5V, Max=5.5V
Min=4.75V, Max=5.25V
電源電圧
(注)AK4589 は内部に ADC/DAC 部レジスタ(AK4588 レジスタ互換)と DIR/DIT 部レジスタ(AK4588 レジスタ
互換)の２つのレジスタをもちます。それぞれのレジスタはチップアドレスで指定します。
MS0339-J-00
2004/09
-5-
ASAHI KASEI
[AK4589]
ピン／機能
No.
1
Pin Name
INT1
I/O
O
2
3
4
5
6
7
BOUT
O
TVDD
DVDD
DVSS
XTO
XTI
O
I
8
TEST3
I
9
10
11
12
13
14
15
16
17
18
19
20
MCKO2
MCKO1
COUT
UOUT
VOUT
SDTO2
BICK2
LRCK2
SDTO1
BICK1
LRCK1
CDTO
CCLK
SCL
CDTI
SDA
O
O
O
O
O
O
I/O
I/O
O
I/O
I/O
O
I
I
I
I/O
I
I
I
I
I
I
I
I
I
21
22
23
CSN
24
25
26
27
28
29
30
DAUX1
SDTI4
SDTI3
SDTI2
SDTI1
XTL1
XTL0
Function
Interrupt 1 Pin
Block-Start Output Pin for Receiver Input
“H” during first 40 flames.
Output Buffer Power Supply Pin, 2.7V∼5.25V
Digital Power Supply Pin, 4.75V∼5.25V
Digital Ground Pin
X'tal Output Pin
X'tal Input Pin
Test 3 Pin
This pin should be connected to DVSS.
Master Clock Output 2 Pin
Master Clock Output 1 Pin
C-bit Output Pin for Receiver Input
U-bit Output Pin for Receiver Input
V-bit Output Pin for Receiver Input
Audio Serial Data Output Pin (DIR/DIT part)
Audio Serial Data Clock Pin (DIR/DIT part)
Channel Clock Pin (DIR/DIT part)
Audio Serial Data Output Pin (ADC/DAC part)
Audio Serial Data Clock Pin (ADC/DAC part)
Input Channel Clock Pin
Control Data Output Pin in Serial Mode, I2C= “L”.
Control Data Clock Pin in Serial Mode, I2C= “L”
Control Data Clock Pin in Serial Mode, I2C= “H”
Control Data Input Pin in Serial Mode, I2C= “L”.
Control Data Pin in Serial Mode, I2C= “H”.
Chip Select Pin in Serial Mode, I2C= “L”.
This pin should be connected to DVSS, I2C= “H”.
AUX Audio Serial Data Input Pin (ADC/DAC part)
DAC4 Audio Serial Data Input Pin
DAC3 Audio Serial Data Input Pin
DAC2 Audio Serial Data Input Pin
DAC1 Audio Serial Data Input Pin
X’tal Frequency Select 0 Pin
X’tal Frequency Select 1 Pin
MS0339-J-00
2004/09
-6-
ASAHI KASEI
[AK4589]
No.
Pin Name
I/O
31
PDN
I
32
MASTER
I
DZF2
O
OVF
O
34
DZF1
O
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
LOUT4LOUT4+
ROUT4ROUT4+
LOUT3LOUT3+
ROUT3ROUT3+
LOUT2LOUT2+
ROUT2ROUT2+
LOUT1LOUT1+
ROUT1ROUT1+
LIN
RIN
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
I
I
53
VCOM
-
54
VREFH
-
33
Function
Power-Down Mode Pin
When “L”, the AK4589 is powered-down, all digital output pins go “L”, all registers
are reset. When CAD1/0 pins are changed, the AK4589 should be reset by PDN pin.
Master Mode Select Pin
“H”: Master mode, “L”: Slave mode
Zero Input Detect 2 Pin
(Table 13)
When the input data of the group 1 follow total 8192 LRCK cycles with “0” input
data, this pin goes to “H”. And when RSTN bit is “0”, PWDAN bit is “0”, this pin
goes to “H”. It always is in “L” when P/S pin is “H”.
Analog Input Overflow Detect Pin
This pin goes to “H” if the analog input of Lch or Rch overflows.
Zero Input Detect 1 Pin
(Table 13)
When the input data of the group 1 follow total 8192 LRCK cycles with “0” input
data, this pin goes to “H”. And when RSTN bit is “0”, PWDAN bit is “0”, this pin
goes to “H”. Output is selected by setting DZFE pin when P/S pin is “H”.
470pF capacitor should be connected
DAC4 Lch Negative Analog Output Pin
between LOUT4- and LOUT4+.
DAC4 Lch Positive Analog Output Pin
470pF capacitor should be connected
DAC4 Rch Negative Analog Output Pin
between ROUT4- and ROUT4+.
DAC4 Rch Positive Analog Output Pin
470pF capacitor should be connected
DAC3 Lch Negative Analog Output Pin
between LOUT3- and LOUT3+.
DAC3 Lch Positive Analog Output Pin
470pF capacitor should be connected
DAC3 Rch Negative Analog Output Pin
between ROUT3- and ROUT3+.
DAC3 Rch Positive Analog Output Pin
470pF capacitor should be connected
DAC2 Lch Negative Analog Output Pin
between LOUT2- and LOUT2+.
DAC2 Lch Positive Analog Output Pin
470pF capacitor should be connected
DAC2 Rch Negative Analog Output Pin
between ROUT2- and ROUT2+.
DAC2 Rch Positive Analog Output Pin
470pF capacitor should be connected
DAC1 Lch Negative Analog Output Pin
between LOUT1- and LOUT1+.
DAC1 Lch Positive Analog Output Pin
470pF capacitor should be connected
DAC1 Rch Negative Analog Output Pin
between ROUT1- and ROUT1+.
DAC1 Rch Positive Analog Output Pin
Lch Analog Input Pin
Rch Analog Input Pin
Common Voltage Output Pin
2.2µF capacitor should be connected to AVSS externally.
Positive Voltage Reference Input Pin, AVDD
MS0339-J-00
2004/09
-7-
ASAHI KASEI
No.
55
56
57
Pin Name
AVDD
AVSS
RX0
[AK4589]
I/O
I
Function
Analog Power Supply Pin, 4.75V∼5.25V
Analog Ground Pin, 0V
Receiver Channel 0 Pin (Internal biased pin. Internally biased at PVDD/2)
No Connect pin
58
NC
No internal bonding. This pin should be connected to PVSS.
59
RX1
I
Receiver Channel 1 Pin (Internal biased pin. Internally biased at PVDD/2)
Test 1 Pin
60
TEST1
I
This pin should be connected to PVSS.
61
RX2
I
Receiver Channel 2 Pin (Internal biased pin. Internally biased at PVDD/2)
No Connect pin
62
NC
No internal bonding. This pin should be connected to PVSS.
63
RX3
I
Receiver Channel 3 Pin (Internal biased pin. Internally biased at PVDD/2)
64
PVSS
PLL Ground pin
External Resistor Pin
65
R
12kΩ +/-1% resistor should be connected to PVSS externally.
66
PVDD
PLL Power supply Pin, 4.75V∼5.25V
67
RX4
I
Receiver Channel 4 Pin (Internal biased pin. Internally biased at PVDD/2)
Test 2 Pin
68
TEST2
I
This pin should be connected to PVSS.
69
RX5
I
Receiver Channel 5 Pin (Internal biased pin. Internally biased at PVDD/2)
Chip Address 0 Pin (ADC/DAC part)
70
CAD0
I
71
RX6
I
Receiver Channel 6 Pin (Internal biased pin. Internally biased at PVDD/2)
Chip
Address 1 Pin (ADC/DAC part)
72
CAD1
I
73
RX7
I
Receiver Channel 7 Pin (Internal biased pin. Internally biased at PVDD/2)
Control Mode Select Pin.
74
I2C
I
“L”: 4-wire Serial, “H”: I2C Bus
75
DAUX2
I
Auxiliary Audio Data Input Pin (DIR/DIT part)
76
VIN
I
V-bit Input Pin for Transmitter Output
Master Clock Input Pin
77
MCLK
I
78
TX0
O
Transmit Channel (Through Data) Output 0 Pin
Transmit Channel Output1 pin
79
TX1
O
When DIT bit = “0”, Through Data.
When DIT bit = “1”, DAUX2 Data.
80
INT0
O
Interrupt 0 Pin
Notes: 内部バイアスピンとアナログ入力ピン(RX0-7, LIN, RIN)を除くすべての入力ピンはフローティングに
しないで下さい。
PVDD
RX pin
20k(typ)
20k(typ)
PVSS
VCOM
Internal biased pin Circuit
MS0339-J-00
2004/09
-8-
ASAHI KASEI
[AK4589]
使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
Classification
Analog
Digital
Pin Name
RX0-7, LOUT1-4, ROUT1-4, LIN, RIN
INT0-1, BOUT, XTO, MCKO1-2, COUT, UOUT,
VOUT, SDTO1-2, CDTO, DZF1-2, TX1-0
CSN, DAUX1-2, SDTI1-4, XTL0-1
TEST1-3
MS0339-J-00
Setting
These pins should be open.
These pins should be open.
These pins should be connected to DVSS.
These pins should be connected to PVSS.
2004/09
-9-
ASAHI KASEI
[AK4589]
絶対最大定格
(AVSS, DVSS, PVSS=0V; Note 1)
Parameter
Power Supplies
Analog
Digital
PLL
Output buffer
|AVSS-DVSS|
(Note 2)
|AVSS-PVSS|
(Note 2)
Input Current (any pins except for supplies)
Analog Input Voltage
(LIN, RIN pins)
Digital Input Voltage
Except LRCK1-2, BICK1-2, RX0-7, CAD0-1,
TEST1-2 pins
LRCK1-2, BICK1-2 pins
RX0-7, CAD0-1, TEST1-2 pins
Ambient Temperature (power applied)
Storage Temperature
Symbol
AVDD
DVDD
PVDD
TVDD
∆GND1
∆GND2
IIN
min
-0.3
-0.3
-0.3
-0.3
-
max
6.0
6.0
6.0
6.0
0.3
0.3
±10
Units
V
V
V
V
V
V
mA
VINA
-0.3
AVDD+0.3
V
VIND1
-0.3
DVDD+0.3
V
VIND2
VIND3
Ta
Tstg
-0.3
-0.3
-10
-65
TVDD+0.3
PVDD+0.3
70
150
V
V
°C
°C
Notes:
1. 電圧はすべてグランドに対する値です。
2. AVSS, DVSS, PVSSはアナロググランドに接続して下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(AVSS, DVSS, PVSS=0V; Note 3)
Parameter
Power Supplies
Analog
(Note 4)
Digital
PLL
Output buffer
Symbol
AVDD
DVDD
PVDD
TVDD
min
4.75
4.75
4.75
2.7
typ
5.0
5.0
5.0
5.0
max
5.25
AVDD
AVDD
DVDD
Units
V
V
V
V
Notes:
3. 電圧はすべてグランドに対する値です。
4. AVDD, DVDD, PVDD, TVDDの立ち上げシーケンスを考える必要はありません。AVDD, DVDD, PVDDの
各電位差が0.5Vを超えると、消費電流が増加する場合があります。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS0339-J-00
2004/09
- 10 -
ASAHI KASEI
[AK4589]
アナログ特性
(Ta=25°C; AVDD, DVDD, PVDD, TVDD=5V; AVSS, DVSS=0V; VREFH=AVDD; fs=48kHz; BICK=64fs;
Signal Frequency=1kHz; 24bit Data; Measurement Frequency=20Hz∼20kHz at fs=48kHz, 20Hz~40kHz at fs=96kHz;
20Hz~40kHz at fs=192kHz, unless otherwise specified)
Parameter
min
typ
max
Units
ADC Analog Input Characteristics
Resolution
24
Bits
dB
S/(N+D)
(-0.5dBFS) fs=48kHz
84
92
dB
fs=96kHz
86
DR
(-60dBFS) fs=48kHz, A-weighted
dB
94
102
fs=96kHz
dB
88
96
fs=96kHz, A-weighted
dB
93
102
S/N
(Note 5)
fs=48kHz, A-weighted
dB
93
102
fs=96kHz
dB
88
96
fs=96kHz, A-weighted
dB
93
102
Interchannel Isolation
90
110
dB
DC Accuracy
Interchannel Gain Mismatch
0.2
0.3
dB
Gain Drift
20
ppm/°C
AIN=0.62xVREFH
2.90
3.10
3.30
Vpp
Input Voltage
Input Resistance
fs=48kHz
15
25
kΩ
fs=96kHz
9
16
kΩ
Power Supply Rejection
(Note 7)
50
dB
DAC Analog Output Characteristics
Resolution
24
Bits
S/(N+D)
fs=48kHz
86
94
dB
84
92
fs=96kHz
dB
92
fs=192kHz
dB
DR
(-60dBFS)
fs=48kHz, A-weighted
104
114
dB
98
108
fs=96kHz
dB
104
114
fs=96kHz, A-weighted
dB
108
fs=192kHz
dB
114
fs=192kHz, A-weighted
dB
S/N
(Note 8)
fs=48kHz, A-weighted
104
114
dB
98
108
fs=96kHz
dB
104
114
fs=96kHz, A-weighted
dB
108
fs=192kHz
dB
114
fs=192kHz, A-weighted
dB
Interchannel Isolation
90
100
dB
DC Accuracy
Interchannel Gain Mismatch
0.2
0.5
dB
Gain Drift
20
ppm/°C
Output Voltage
AOUT=0.54xVREFH
Vpp
±2.5
±2.7
±2.9
Load Resistance
(AC Load)
(Note 6)
2
kΩ
Power Supply Rejection
(Note 7)
50
dB
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”)
(Note 9)
70
98
AVDD
fs=48kHz,fs=96kHz
mA
57
80
fs=192kHz
mA
12
17
PVDD
mA
44
62
DVDD+TVDD
fs=48kHz
(Note 10)
mA
57
80
fs=96kHz
mA
68
95
fs=192kHz
mA
0.1
1
Power-down mode (PDN pin = “L”)
(Note 11)
mA
MS0339-J-00
2004/09
- 11 -
ASAHI KASEI
[AK4589]
Notes:
5. CCIR-ARMで測定した場合は96dB(@fs=48kHz)です。
6. DC 負荷がある場合は、4kΩです。
7. VREFHを+5.0Vに固定して、AVDD, DVDD, PVDD, TVDDに1kHz, 50mVppの正弦波を重畳した場合。
8. CCIR-ARMで測定した場合は102dB (typ. @fs=48kHz)です。
9. CL=20pF, X'tal=24.576MHz, CM1-0=“10”, CM1-0=“10”, OCKS1-0=“10”@48kHz,“00”@96kHz, “11”@192kHz.
10. TVDD=13mA(typ).
11. 静止時。RX 入力はオープン、クロックを含む全てのディジタル入力ピンを DVSS に固定した場合の値
です。TEST3= “L” は通常モード、TEST3= “H” はテストモードです。
フィルタ特性
(Ta=25°C; AVDD, DVDD, PVDD=4.75∼5.25V; TVDD=2.7∼5.25V; fs=48kHz)
Parameter
Symbol
min
ADC Digital Filter (Decimation LPF):
Passband
(Note 12)
PB
0
±0.1dB
-0.2dB
-3.0dB
Stopband
SB
28.0
Passband Ripple
PR
Stopband Attenuation
SA
68
Group Delay
(Note 13)
GD
Group Delay Distortion
∆GD
ADC Digital Filter (HPF):
Frequency Response (Note 12)
-3dB
FR
-0.1dB
DAC Digital Filter:
Passband
(Note 12)
-0.1dB
PB
0
-6.0dB
Stopband
SB
26.2
Passband Ripple
PR
Stopband Attenuation
SA
54
Group Delay
(Note 13)
GD
DAC Digital Filter + Analog Filter:
FR
Frequency Response:
0 ∼ 20.0kHz
FR
40.0kHz
(Note 14)
FR
80.0kHz
(Note 14)
typ
max
Units
20.0
23.0
18.9
-
16
0
kHz
kHz
kHz
kHz
dB
dB
1/fs
µs
1.0
6.5
Hz
Hz
±0.04
19.2
kHz
kHz
kHz
dB
dB
1/fs
±0.2
±0.3
+0/-0.6
dB
dB
dB
24.0
21.8
±0.02
Notes:
12. 通過域と阻止域は fs に比例します。
例えば、-0.1dB での 21.8kHz は 0.454 x fs(DAC)です。
13. ディジタルフィルタによる演算遅延で、アナログ信号が入力されてから両チャネルの 24 ビットデー
タが ADC の出力レジスタにセットされるまでの時間です。
DAC については、両チャネルの 20/24 ビットデータが DAC の入力レジスタにセットされてからアナ
ログ信号が出力されるまでの時間です。
14. 40.0kHz@fs=96kHz , 80.0kHz@fs=192kHz.
MS0339-J-00
2004/09
- 12 -
ASAHI KASEI
[AK4589]
DC特性
(Ta=25°C; AVDD, DVDD, PVDD=4.75∼5.25V; TVDD=2.7∼5.25V)
Parameter
Symbol
min
2.2
VIH
High-Level Input Voltage
(Except XTI pin)
70%DVDD
VIH
(XTI pin)
VIL
Low-Level Input Voltage
(Except XTI pin)
VIL
(XTI pin)
Input Voltage at AC Coupling (XTI pin) (Note15)
VAC
40%DVDD
High-Level Output Voltage
TVDD-0.4
VOH
(Except TX0-1, DZF pins: Iout=-400µA)
DVDD-0.4
VOH
(TX0-1 pin: Iout=-400µA)
AVDD-0.4
VOH
(DZF pin: Iout=-400µA)
VOL
Low-Level Output Voltage
(Iout=400µA)
Iin
Input Leakage Current
Note:
15. XTI pinにカップリングコンデンサ (0.1µF)を接続した場合
S/PDIFレシーバ特性
(Ta=25°C; AVDD, DVDD, PVDD=4.75~5.25V;TVDD=2.7~5.25V)
Parameter
Symbol
min
Input Resistance
Zin
Input Voltage (Internally biased at PVDD/2)
VTH
200
Input Hysteresis
VHY
Input Sample Frequency
fs
32
typ
-
max
0.8
30%DVDD
Units
V
V
V
V
-
-
Vpp
-
0.4
±10
V
V
V
V
µA
typ
10
max
Units
kΩ
mVpp
mV
kHz
50
-
192
PVDD
RX pin
20k(typ)
20k(typ)
PVSS
VCOM
Internal biased pin Circuit
MS0339-J-00
2004/09
- 13 -
ASAHI KASEI
[AK4589]
スイッチング特性(ADC/DAC部)
(Ta=25°C; AVDD, DVDD, PVDD=4.75∼5.25V; TVDD=2.7∼5.25V; CL=20pF)
Parameter
Symbol
min
Master Clock Timing
Master Clock
256fsn, 128fsd:
fCLK
8.192
Pulse Width Low
tCLKL
27
Pulse Width High
tCLKH
27
384fsn, 192fsd:
fCLK
12.288
Pulse Width Low
tCLKL
20
Pulse Width High
tCLKH
20
512fsn, 256fsd, 128fsq:
fCLK
16.384
Pulse Width Low
tCLKL
15
Pulse Width High
tCLKH
15
LRCK1 Timing (Slave Mode)
Normal mode
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
Duty Cycle
TDM 256 mode
LRCK1 frequency
“H” time
“L” time
TDM 128 mode
LRCK1 frequency
“H” time
“L” time
LRCK1 Timing (Master Mode)
Normal mode
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
Duty Cycle
TDM 256 mode
LRCK1 frequency
“H” time
TDM 128 mode
LRCK1 frequency
“H” time
Power-down & Reset Timing
PDN Pulse Width
PDN “↑” to SDTO1 valid
typ
max
Units
12.288
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
18.432
24.576
fsn
fsd
fsq
Duty
32
64
120
45
48
96
192
55
kHz
kHz
kHz
%
fsd
tLRH
tLRL
32
1/256fs
1/256fs
48
kHz
ns
ns
fsd
tLRH
tLRL
64
1/128fs
1/128fs
96
kHz
ns
ns
fsn
fsd
fsq
Duty
32
64
120
48
96
192
kHz
kHz
kHz
%
fsn
tLRH
32
48
(Note 16)
kHz
ns
fsd
tLRH
64
96
(Note 16)
1/4fs
kHz
ns
(Note 17)
(Note 18)
tPD
tPDV
150
522
ns
1/fs
50
1/8fs
Notes:
16. I2Sフォーマット時は “L” time
17. 電源投入時はPDN pinを “L” から “H” にすることでリセットがかかります。
18. PDN pinを立ち下げてからのLRCK1の立ち上がりの回数です。
MS0339-J-00
2004/09
- 14 -
ASAHI KASEI
Parameter
Audio Interface Timing (Slave Mode)
Normal mode
BICK1 Period
BICK1 Pulse Width Low
Pulse Width High
LRCK1 Edge to BICK1 “↑”
(Note 19)
BICK1 “↑” to LRCK1 Edge
(Note 19)
LRCK1 to SDTO1(MSB)
BICK1 “↓” to SDTO1
SDTI1-4,DAUX1 Hold Time
SDTI1-4,DAUX1 Setup Time
TDM 256 mode
BICK1 Period
BICK1 Pulse Width Low
Pulse Width High
LRCK1 Edge to BICK1 “↑”
(Note 19)
BICK1 “↑” to LRCK1 Edge
(Note 19)
BICK1 “↓” to SDTO1
SDTI1 Hold Time
SDTI1 Setup Time
TDM 128 mode
BICK1 Period
BICK1 Pulse Width Low
Pulse Width High
LRCK1 Edge to BICK1 “↑”
(Note 19)
BICK1 “↑” to LRCK1 Edge
(Note 19)
BICK1 “↓” to SDTO1
SDTI1-2 Hold Time
SDTI1-2 Setup Time
Audio Interface Timing (Master Mode)
Normal mode
BICK1 Frequency
BICK1 Duty
BICK1 “↓” to LRCK1 Edge
BICK1“↓” to SDTO1
SDTI1-4,DAUX1 Hold Time
SDTI1-4,DAUX1 Setup Time
TDM 256 mode
BICK1 Frequency
BICK1 Duty
(Note 20)
BICK1 “↓” to LRCK1 Edge
BICK1 “↓” to SDTO1
SDTI1 Hold Time
SDTI1 Setup Time
TDM 128 mode
BICK1 Frequency
BICK1 Duty
(Note 21)
BICK1 “↓” to LRCK1 Edge
BICK1 “↓” to SDTO1
SDTI1-2 Hold Time
SDTI1-2 Setup Time
[AK4589]
Symbol
min
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
tSDH
tSDS
81
32
32
20
20
tBCK
tBCKL
tBCKH
tLRB
tBLR
tBSD
tSDH
tSDS
81
32
32
20
20
tBCK
tBCKL
tBCKH
tLRB
tBLR
tBSD
tSDH
tSDS
81
32
32
20
20
fBCK
dBCK
tMBLR
tBSD
tSDH
tSDS
fBCK
dBCK
tMBLR
tBSD
tSDH
tSDS
fBCK
dBCK
tMBLR
tBSD
tSDH
tSDS
typ
max
40
40
20
20
20
10
10
20
10
10
64fs
50
-20
ns
ns
ns
ns
ns
ns
ns
ns
12
20
Hz
%
ns
ns
ns
ns
12
20
Hz
%
ns
ns
ns
ns
10
10
128fs
50
10
10
ns
ns
ns
ns
ns
ns
ns
ns
20
40
256fs
50
-12
ns
ns
ns
ns
ns
ns
ns
ns
ns
Hz
%
ns
ns
ns
ns
20
20
-12
Units
Notes:
19. この規格値はLRCK1のエッジとBICK1の立ち上がりエッジが重ならないように規定しています。
20. MCLKに512fsが入力された場合の値です。(384fs,256fsが入力された場合、Dutyの保証はできません。)
21. MCLKに256fsが入力された場合の値です。(128fsが入力された場合、Dutyの保証はできません。)
MS0339-J-00
2004/09
- 15 -
ASAHI KASEI
[AK4589]
タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fsn, 1/fsd, 1/fsq
VIH
LRCK1
VIL
tBCK
VIH
BICK1
VIL
tBCKH
tBCKL
クロックタイミング (Normal mode)
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK1
VIL
tLRH
tLRL
tBCK
VIH
BICK1
VIL
tBCKH
tBCKL
クロックタイミング (TDM 256 mode, TDM 128 mode)
MS0339-J-00
2004/09
- 16 -
ASAHI KASEI
[AK4589]
VIH
LRCK1
VIL
tBLR
tLRB
VIH
BICK1
VIL
tLRS
tBSD
50%TVDD
SDTO1
tSDS
tSDH
VIH
SDTI
VIL
オーディオインタフェースタイミング (Normal mode)
VIH
LRCK1
VIL
tBLR
tLRB
VIH
BICK1
VIL
tBSD
SDTO1
50%TVDD
tSDS
tSDH
VIH
SDTI
VIL
オーディオインタフェースタイミング (TDM 256 mode, TDM 128 mode)
MS0339-J-00
2004/09
- 17 -
ASAHI KASEI
[AK4589]
LRCK1
50%TVDD
tMBLR
50%TVDD
BICK1
tBSD
50%TVDD
SDTO1
tDXS
tDXH
VIH
DAUX1
VIL
シリアルインタフェースタイミング (Master Mode)
MS0339-J-00
2004/09
- 18 -
ASAHI KASEI
[AK4589]
スイッチング特性(DIR/DIT部)
(Ta=25°C; DVDD, AVDD, PVDD=4.75~5.25V, TVDD=2.7~5.25V; CL=20pF)
Parameter
Symbol
min
typ
max
Units
Master Clock Timing
Crystal Resonator Frequency
fXTAL
11.2896
24.576
MHz
External Clock
Frequency
fECLK
11.2896
24.576
MHz
Duty
dECLK
40
50
60
%
MCKO1 Output
Frequency
fMCK1
4.096
24.576
MHz
Duty
dMCK1
40
50
60
%
MCKO2 Output
Frequency
fMCK2
2.048
24.576
MHz
Duty
dMCK2
40
50
60
%
PLL Clock Recover Frequency (RX0-7)
fpll
32
192
kHz
LRCK2 Frequency
fs
32
192
kHz
Duty Cycle
dLCK
45
55
%
Audio Interface Timing
Slave Mode
tBCK
BICK2 Period
80
ns
tBCKL
BICK2 Pulse Width Low
30
ns
tBCKH
Pulse Width High
30
ns
tLRB
20
ns
LRCK2 Edge to BICK2 “↑”
(Note 22)
tBLR
20
ns
BICK2 “↑” to LRCK2 Edge
(Note 22)
tLRM
30
ns
LRCK2 to SDTO2 (MSB)
tBSD
30
ns
BICK2 “↓” to SDTO2
tDXH
20
ns
DAUX2 Hold Time
tDXS
20
ns
DAUX2 Setup Time
Master Mode
BICK2 Frequency
fBCK
64fs
Hz
BICK2 Duty
dBCK
50
%
tMBLR
-20
20
ns
BICK2 “↓” to LRCK2
tBSD
15
ns
BICK2 “↓” to SDTO2
tDXH
20
ns
DAUX2 Hold Time
tDXS
20
ns
DAUX2 Setup Time
Notes:
22. この規格値はLRCK2のエッジとBICK2の立ち上がりエッジが重ならないように規定しています。
MS0339-J-00
2004/09
- 19 -
ASAHI KASEI
[AK4589]
タイミング波形
1/fECLK
VIH
XTI
VIL
tECLKH
tECLKL
dECLK = tECLKH x fECLK x 100
= tECLKL x fECLK x 100
1/fMCK1
MCKO1
50%TVDD
tMCKH1
tMCKL1
dMCK1 = tMCKH1 x fMCK1 x 100
= tMCKL1 x fMCK1 x 100
1/fMCK2
MCKO2
50%TVDD
tMCKH2
tMCKL2
dMCK2 = tMCKH2 x fMCK2 x 100
= tMCKL2 x fMCK2 x 100
1/fs
VIH
LRCK2
VIL
tLRH
tLRL
dLCK = tLRH x fs x 100
= tLRL x fs x 100
クロックタイミング
VIH
LRCK2
VIL
tBCK
tBLR
tLRB
tBCKL
tBCKH
VIH
BICK2
VIL
tBSD
tLRM
50%TVDD
SDTO2
tDXS
tDXH
VIH
DAUX2
VIL
シリアルインタフェースタイミング (Slave Mode)
MS0339-J-00
2004/09
- 20 -
ASAHI KASEI
[AK4589]
LRCK2
50%TVDD
tMBLR
50%TVDD
BICK2
tBSD
50%TVDD
SDTO2
tDXS
tDXH
VIH
DAUX2
VIL
シリアルインタフェースタイミング (Master Mode)
tPW
PDN
VIL
パワーダウン＆リセットタイミング
MS0339-J-00
2004/09
- 21 -
ASAHI KASEI
[AK4589]
スイッチング特性(ADC/DAC部, DIR/DIT部
(Ta=25°C; AVDD, DVDD, PVDD=4.75∼5.25V; TVDD=2.7∼5.25V; CL=20pF)
Parameter
Symbol
Control Interface Timing (4-wire serial mode)
CCLK Period
tCCK
CCLK Pulse Width Low
tCCKL
Pulse Width High
tCCKH
CDTI Setup Time
tCDS
CDTI Hold Time
tCDH
CSN “H” Time
tCSW
tCSS
CSN “↓” to CCLK “↑”
tCSH
CCLK “↑” to CSN “↑”
tDCD
CDTO Delay
tCCZ
CSN “↑” to CDTO Hi-Z
Control Interface Timing (I2C Bus mode)
SCL Clock Frequency
fSCL
Bus Free Time Between Transmissions
tBUF
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
Clock Low Time
tLOW
Clock High Time
tHIGH
Setup Time for Repeated Start Condition
tSU:STA
SDA Hold Time from SCL Falling
(Note 23)
tHD:DAT
SDA Setup Time from SCL Rising
tSU:DAT
Rise Time of Both SDA and SCL Lines
tR
Fall Time of Both SDA and SCL Lines
tF
Setup Time for Stop Condition
tSU:STO
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
Capacitive load on bus
Cb
共通)
min
typ
max
Units
45
70
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
100
1.0
0.3
50
400
kHz
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
ns
pF
200
80
80
50
50
150
50
50
4.7
4.0
4.7
4.0
4.7
0
0.25
4.0
0
-
Notes:
23. データは最低300ns (SCLの立ち下がり時間) の間保持されなければなりません。
24. I2CはPhilips Semiconductorsの登録商標です。
旭化成マイクロシステム（株）製I2Cバス・コンポーネントを購入した場合、Philipsの持つI2C特許権の
下、I2Cバス・システム内でこれらのコンポーネントを使用するためのライセンスが与えられます。た
だしそのバス・システムが、Philipsの規定するI2C仕様に準拠している場合に限ります。
MS0339-J-00
2004/09
- 22 -
ASAHI KASEI
[AK4589]
タイミング波形 (ADC/DAC部、DIR/DIT部)
VIH
CSN
VIL
tCSS
tCCK
tCCKL tCCKH
VIH
CCLK
VIL
tCDH
tCDS
C1
CDTI
C0
A4
R/W
VIH
VIL
Hi-Z
CDTO
WRITE/READコマンド入力タイミング (4-wire serial mode)
ADC/DAC 部のレジスタはリードできません
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
VIH
D0
VIL
Hi-Z
CDTO
WRITEデータ入力タイミング (4-wire serial mode)
VIH
CSN
VIL
VIH
CCLK
VIL
CDTI
A1
VIH
A0
VIL
tDCD
CDTO
Hi-Z
D7
D6
D5
50%TVDD
READデータ出力タイミング1 (4-wire serial mode)
ADC/DAC 部のレジスタはリードできません
MS0339-J-00
2004/09
- 23 -
ASAHI KASEI
[AK4589]
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
VIH
CDTI
VIL
tCCZ
CDTO
D3
D2
D1
50%TVDD
D0
READデータ出力タイミング2 (4-wire serial mode)
ADC/DAC 部のレジスタはリードできません
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
I2Cバスモードタイミング
ADC/DAC部のレジスタはリードできません
tPD
VIH
PDN
VIL
tPDV
SDTO
50%TVDD
パワーダウン＆リセットタイミング
MS0339-J-00
2004/09
- 24 -
ASAHI KASEI
[AK4589]
動作説明 (ADC/DAC部)
システムクロック
スレーブモード時に必要なクロックは、MCLK, LRCK1, BICK1 です。MCLKとLRCK1は同期する必要はあり
ますが位相を合わせる必要はありません。MCLK周波数を設定する方法は、DFS0, DFS1 bitで設定する方法
(Manual Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting Mode) の2つがあります。Manual
Setting Mode (ACKS bit = “0”: Default)では、DFS1-0 bitでサンプリングスピードが設定され(Table 1)、各スピー
ドでのMCLK周波数は自動検出され、内部クロックは適切な周波数に自動設定されます(Table 3,4,5)。Auto
Setting Mode (ACKS bit = “1”) では、MCLK周波数は自動検出され(Table 6)、内部クロックは適切な周波数に
自動設定される(Table 7)ため、DFS bitの設定は不要です。
マスタモード時に必要なクロックはMCLKのみです。マスタクロック周波数をCKS1-0 bit(Table 2)で、サンプ
リングスピードをDFS1-0 bit(Table 1)で設定する必要があります。CKS1-0 bit、DFS1-0 bitを設定した直後では、
BICK1とLRCK1の出力周波数やデューティが乱れる場合があります。
スレーブモードの動作時(PDN pin = “H”)に外部クロック(MCLK,BICK1,LRCK1)を止めてはいけません。これ
らのクロックが供給されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動
作が異常になる可能性があります。クロックを止める場合はパワーダウン状態(PDN pin = “L”)またはリセッ
ト状態(RSTN1 bit = “0”)にして下さい。電源ON等のリセット解除時(PDN pin = “↑”)はMCLK, LRCK1が入力さ
れるまでパワーダウン状態です。
マスタモードではパワーダウン時以外は外部クロック(MCLK)を供給してください。電源ON等のリセット解
除時(PDN pin = “↑”)はMCLKが入力されるまでパワーダウン状態です。
DFS1
0
0
1
DFS0
0
1
0
Sampling Speed (fs)
Normal Speed Mode
32kHz~48kHz
Double Speed Mode
64kHz~96kHz
Quad Speed Mode
120kHz~192kHz
Default
Table 1.サンプリングスピード (Manual Setting Mode)
CKS1
CKS0
Normal
Double
0
0
256fs
128fs
0
1
384fs
192fs
1
0
512fs
256fs
1
1
256fs
256fs
Table 2.マスタクロック入力周波数選択 (Master Mode)
Quad
128fs
128fs
128fs
128fs
Default
LRCK1
MCLK (MHz)
BICK1 (MHz)
fs
256fs
384fs
512fs
64fs
32.0kHz
8.1920
12.2880
16.3840
2.0480
44.1kHz
11.2896
16.9344
22.5792
2.8224
48.0kHz
12.2880
18.4320
24.5760
3.0720
Table 3.システムクロック例 (Normal Speed Mode @Manual Setting Mode)
LRCK1
MCLK (MHz)
BICK1 (MHz)
fs
128fs
192fs
256fs
64fs
88.2kHz
11.2896
16.9344
22.5792
5.6448
96.0kHz
12.2880
18.4320
24.5760
6.1440
Table 4.システムクロック例 (Double Speed Mode @Manual Setting Mode)
(注:Double Speed Mode時 (DFS1=“0”, DFS0=“1”)の128fsと192fsでは,
ADCは自動パワーダウンします。)
MS0339-J-00
2004/09
- 25 -
ASAHI KASEI
[AK4589]
LRCK1
MCLK (MHz)
BICK1 (MHz)
fs
128fs
192fs
256fs
64fs
176.4kHz
22.5792
11.2896
192.0kHz
24.5760
12.2880
Table 5.システムクロック例 (Quad Speed Mode @Manual Setting Mode)
(注:Quad Speed Mode時 (DFS1=“1”, DFS1=“0”)は、ADCは自動パワーダウンします。)
MCLK
Sampling Speed
512fs
Normal
256fs
Double
128fs
Quad
Table 6. サンプリングスピード (Auto Setting Mode)
LRCK1
MCLK (MHz)
fs
128fs
256fs
512fs
32.0kHz
16.3840
44.1kHz
22.5792
48.0kHz
24.5760
88.2kHz
22.5792
96.0kHz
24.5760
176.4kHz
22.5792
192.0kHz
24.5760
Table 7. システムクロック例 (Auto Setting Mode)
Sampling
Speed
Normal
Double
Quad
ディエンファシスフィルタ
IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15µs特性)を内蔵しています。
Double Speed Mode、Quad Speed Mode 時ディエンファシスフィルタは常にOFFです。設定はレジスタから行い、
DAC1(SDTI1), DAC2(SDTI2), DAC3(SDTI3), DAC4(SDTI4)に対して独立に設定できます。
Mode
0
1
2
3
Sampling Speed
DEM1
DEM0
Normal Speed
0
0
Normal Speed
0
1
Normal Speed
1
0
Normal Speed
1
1
Table 8. ディエンファシスコントロール
DEM
44.1kHz
OFF
48kHz
32kHz
Default
ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hzになっ
ており、周波数応答はfsに比例します。
MS0339-J-00
2004/09
- 26 -
ASAHI KASEI
[AK4589]
マスタモードとスレーブモード
マスタモードとスレーブモードの切り替えは MASTER pin で行います。 “H”でマスタモード、 “L”でスレー
ブモードです。
マスタモード時 (MASTER pin = “H” )には LRCK1 pin, BICK1 pin は出力となります。
スレーブモード時 (MASTER pin = “L” )には LRCK1 pin, BICK1 pin は入力となります。
LRCK1 pin, BICK1 pin の動作は Table 9 のようになります。
PDN pin
L
H
H
PWADN bit, PWDAN bit
MASTER pin
LRCK1pin
L
Input
H
“L”出力
L
Input
“00”
H
“L”出力
L
Input
“00”以外
H
Output
Table 9. LRCK1 pin, BICK1 pinの動作
BICK1 pin
Input
“L”出力
Input
“L”出力
Input
Output
オーディオインタフェースフォーマット
TDM1-0 bit = “00”のとき、8種類のデータフォーマット(Table 10)がDIF1-0 bitで選択できます。全モードとも
MSBファースト、2’s complimentのデータフォーマットで、SDTO1はBICK1の立ち下がりで出力され、
SDTI/DAUX1はBICK1の立ち上がりでラッチされます。
Figure 1∼4はSDOS bit = “0”の場合のタイミングです。このときSDTO1にはADC出力データが出力されます。
SDOS bit = “1”の場合は、DAUX1入力データがSDTOフォーマットに変換されて出力されます。SDTIの入力フ
ォーマットのうち、mode2, 3, 6, 7,10,11,14,15,18,19,22,23を16 ∼ 20bitで使った場合はデータのないLSBには “0”
を入力して下さい。下記Table 10のDefaultはMode 2です。
Mode
MASTER
TDM1
TDM0
DIF1
0
0
0
0
0
1
0
0
0
0
2
0
0
0
1
3
0
0
0
1
4
1
0
0
0
5
1
0
0
0
6
1
0
0
1
7
1
0
0
1
Table 10 オーディオデータフォーマット
DIF0
SDTO1
SDTI1-4,
DAUX1
LRCK1
BICK1
I/O
I/O
0
24bit, M J
20bit, L J
H/L
I
I
≥ 48fs
1
24bit, M J
24bit, L J
H/L
I
I
≥ 48fs
0
24bit, M J
24bit, M J
H/L
I
I
≥ 48fs
2
2
1
24bit, I S
24bit, I S
L/H
I
I
≥ 48fs
0
24bit, M J
20bit, L J
H/L
O
64fs
O
1
24bit, M J
24bit, L J
H/L
O
64fs
O
0
24bit, M J
24bit, M J
H/L
O
64fs
O
1
24bit, I2S
24bit, I2S
L/H
O
64fs
O
(Normal mode, M J shows MSB justified, L J means LSB justified.)
TDM1-0 bitを “01”に設定すると、TDM 256 modeとなり、SDTI1 pinに全DAC(8ch)のデータを入力します。
SDTI2-4への入力データは無視されます。BICK1は256fs固定、LRCK1の “H”幅、 “L”幅は1/256fs(min)です。8
種類のデータフォーマット(Table 11)がDIF1-0 bitで選択できます。全モードともMSBファースト、2’s
complimentのデータフォーマットで、SDTO1はBICK1の立ち下がりで出力され、SDTI1はBICK1の立ち上がり
でラッチされます。TDMモードのとき、SDOS bit, LOOP1-0 bitは “0”に設定して下さい。TDM 128 mode
(96kHz)時、TDM1-0 bitを “10”に設定してください。SDTI1 pinにDAC(4ch; L1,R1,L2,R2)、SDTI2 pinに
DAC(4ch;L3,R3,L4,R4)のデータを入力します。
MS0339-J-00
2004/09
- 27 -
ASAHI KASEI
[AK4589]
Mode
MASTER
TDM 1
TDM0
DIF1
DIF0
SDTO1
Mode
MASTER
TDM 1
TDM0
DIF1
DIF0
SDTO1
SDTI1
LRCK1
BICK1
I/O
I/O
8
0
0
1
0
0
24bit, M J
20bit, L J
I
256fs
I
↑
9
0
0
1
0
1
24bit, M J
24bit, L J
I
256fs
I
↑
10
0
0
1
1
0
24bit, M J
24bit, M J
I
256fs
I
↑
11
0
0
1
1
1
24bit, I2S
24bit, I2S
I
256fs
I
↓
12
1
0
1
0
0
24bit, M J
20bit, L J
O
256fs
O
↑
13
1
0
1
0
1
24bit, M J
24bit, L J
O
256fs
O
↑
14
1
0
1
1
0
24bit, M J
24bit, M J
O
256fs
O
↑
15
1
0
1
1
1
24bit, I2S
24bit, I2S
O
256fs
O
↓
Table 11.オーディオデータフォーマット (TDM 256 mode, M J shows MSB justified, L J means LSB justified.)
SDTI1,
LRCK1
BICK1
SDTI2
I/O
I/O
16
0
1
1
0
0
24bit, M J
20bit, L J
I
128fs
I
↑
17
0
1
1
0
1
24bit, M J
24bit, L J
I
128fs
I
↑
18
0
1
1
1
0
24bit, M J
24bit, M J
I
128fs
I
↑
19
0
1
1
1
1
24bit, I2S
24bit, I2S
I
128fs
I
↓
20
1
1
1
0
0
24bit, M J
20bit, L J
O
128fs
O
↑
21
1
1
1
0
1
24bit, M J
24bit, L J
O
128fs
O
↑
22
1
1
1
1
0
24bit, M J
24bit, M J
O
128fs
O
↑
23
1
1
1
1
1
24bit, I2S
24bit, I2S
O
128fs
O
↓
Table 12.オーディオデータフォーマット (TDM 128 mode, M J shows MSB justified, L J means LSB justified.)
MS0339-J-00
2004/09
- 28 -
ASAHI KASEI
[AK4589]
LRCK1
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
BICK1(64fs)
SDTO1(o)
23 22
SDTI(i)
12 11 10
0
19 18
Don’t Care
23 22
8
7
1
0
12
11 10
0
19 18
Don’t Care
SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB
Lch Data
23
8
7
1
0
Rch Data
Figure 1. Mode 0,4 タイミング
LRCK1
0
1
2
8
9
10
24
25
31
0
1
2
8
9
10
24
25
31
0
1
BICK1(64fs)
SDTO1(o)
23 22
SDTI(i)
16 15 14
0
23 22
8
Don’t Care
23:MSB, 0:LSB
23 22
7
1
0
16 15 14
0
23 22
Don’t Care
Lch Data
23
8
7
1
0
Rch Data
Figure 2. Mode 1 ,5タイミング
LRCK1
0
1
2
21
22
23
24
28
29
30
31
0
1
2
22
23
24
28
29
30
31
0
1
BICK1(64fs)
SDTO1(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
23 22
2
1
0
23 22
2
1
0
Lch Data
23
23
Don’t Care
Rch Data
Figure 3.Mode 2,6 タイミング
LRCK1
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
BICK1(64fs)
SDTO1(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
Don’t Care
23 22
2
1
0
23 22
2
1
0
Don’t Care
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 4. Mode 3 ,7タイミング
MS0339-J-00
2004/09
- 29 -
ASAHI KASEI
[AK4589]
256 B ICK
LRCK1
(m ode 8)
LRCK1
(m ode 12)
BICK1(256fs)
SDTO 1(o)
23 22
0
23 22
Lch
32 B ICK
SDTI1(i)
0
23 22
Rch
19 18
32 B ICK
0
19 18
0
19 18
0
19 18
0
19 18
0
19 18
0
19 18
0
19 18
0
L1
R1
L2
R2
L3
R3
L4
R4
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
19
Figure 5. Mode 8 ,12タイミング
256 B ICK
LRCK1
(m ode 9)
LRCK1
(m ode 13)
BICK1(256fs)
SDTO 1(o)
SDTI1(i)
23 22
0
23 22
0
Lch
Rch
32 B ICK
32 B ICK
23 22
0
23 22
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
L3
R3
L4
R4
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
23
Figure 6. Mode 9 ,13タイミング
256 B ICK
LRCK1
(m ode 10)
LRCK1
(m ode 14)
BICK1(256fs)
SDTO 1(o)
SDTI1(i)
23 22
0
23 22
0
Lch
Rch
32 B ICK
32 B ICK
23 22
0
23 22
0
23 22
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
L3
R3
L4
R4
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
32 B ICK
23 22
Figure 7. Mode 10 ,14タイミング
256 B ICK
LRCK1
(m ode 11)
LRCK1
(m ode 15)
BICK1(256fs)
SDTO 1(o)
23
0
Lch
SDTI1(i)
0
23
Rch
32 B ICK
23
23
0
32 B ICK
23
0
L1
R1
32 B ICK
32 B ICK
23
0
23
0
L2
R2
32 B ICK
32 B ICK
23
0
23
0
23
0
23
0
L3
R3
L4
R4
32 B ICK
32 B ICK
32 B ICK
32 B ICK
23
Figure 8. Mode 11 ,15タイミング
MS0339-J-00
2004/09
- 30 -
ASAHI KASEI
[AK4589]
128 B ICK
LRCK1
(m ode 16)
LRCK1
(m ode 20)
BICK1(128fs)
SDTO1(o)
23 22
0
SDTI2(i)
23 22
Rch
32 B ICK
SDTI1(i)
0
23 22
Lch
32 B ICK
19 18
0
19 18
0
19 18
0
19 18
L1
R1
L2
R2
32 B ICK
32 B ICK
32 B ICK
32 B ICK
19 18
0
19 18
0
0
19 18
19 18
L3
R3
L4
R4
32 B ICK
32 B ICK
32 B ICK
32 B ICK
0
19
0
19
Figure 9. Mode 16 ,20タイミング
128 B ICK
LRCK1
(m ode 17)
LRCK1
(m ode 21)
BICK1(128fs)
23 22
SDTI1(i)
SDTI2(i)
0
0
23 22
Lch
Rch
32 B ICK
32 B ICK
23 22
0
23 22
23 22
0
23 22
0
23 22
L1
R1
L2
R2
32 B ICK
32 B ICK
32 B ICK
32 B ICK
23 22
0
23 22
0
0
23 22
23 22
L3
R3
L4
R4
32 B ICK
32 B ICK
32 B ICK
32 B ICK
0
19
0
19
Figure 10. Mode 17 ,21タイミング
128 B ICK
LRCK1
(m ode 18)
LRCK1
(m ode 22)
BICK1(128fs)
SDTO 1(o)
SDTI1(i)
SDTI2(i)
23 22
0
0
23 22
Lch
Rch
32 B ICK
32 B ICK
23 22
0
23 22
0
23 22
23 22
0
23 22
L1
R1
L2
R2
32 B ICK
32 B ICK
32 B ICK
32 B ICK
23 22
0
23 22
0
23 22
0
23 22
L3
R3
L4
R4
32 B ICK
32 B ICK
32 B ICK
32 B ICK
0
23 22
0
23 22
Figure 11. Mode 18 ,22タイミング
MS0339-J-00
2004/09
- 31 -
ASAHI KASEI
[AK4589]
128 B ICK
LRCK1
(m ode 19)
LRCK1
(m ode 23)
BICK1(128fs)
SDTO1(o)
23 22
0
SDTI1(i)
SDTI2(i)
23
Rch
32 B ICK
23 22
0
23 22
Lch
32 B ICK
0
23 22
0
0
23 22
23 22
L1
R1
L2
R2
32 B ICK
32 B ICK
32 B ICK
32 B ICK
23 22
0
23 22
0
0
23 22
23 22
L3
R3
L4
R4
32 B ICK
32 B ICK
32 B ICK
32 B ICK
0
23
0
23
Figure 12. Mode 19 ,23タイミング
MS0339-J-00
2004/09
- 32 -
ASAHI KASEI
[AK4589]
オーバフロー検出機能
AK4589はアナログ入力のオーバフロー検出機能を持ちます。オーバフロー検出機能は、OVFE bitを “1”に設
定すると有効になります。LchまたはRchのアナログ入力がオーバフローすると(-0.3dBFS以上)、OVF pinが
“H”になります。オーバフローしたアナログ入力に対するOVF出力はADCと同じ群遅延 (GD = 16/fs = 333µs
@fs=48kHz)を持ちます。パワーダウン解除後(PDN pin = “L” → “H”)、522/fs (=11.8ms @fs=48kHz)の間OVF pin
は “L”で、その後オーバフロー検出機能が有効になります。
ゼロ検出機能
AK4589は2系統のゼロ検出機能を持ちます。チャネルのGroup分けはDZFM3-0 bitで選択できます(Table 13)。
DZF1 pinはGroup1のチャネル、DZF2 pinはGroup2のチャネルに対応します。ただし、OVFE bitが “1”の場合、
DZF2 pinはOVF pinになります。mode 0では、DZF1 pinは全8chのANDを取り、DZF2 pinは無効(“L”)です。OVFE
bitとDZFの関係をTable 14に示します。
Group1(Group2)の全チャネルが8192回連続して “0” の場合、DZF1(DZF2) pinは “H” になります。その後
Group1(Group2)のいずれかのチャネルの入力データが “0” でなくなると “L” になります。
Mode
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
DZFM
2 1
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
L1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
R1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF2
DZF1
DZF1
DZF1
DZF1
AOUT
L2
R2
L3
R3
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF1
DZF1
DZF2
DZF2
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
Disable (DZF1=DZF2 = “L”)
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
L4
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
R4
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF1
DZF2
DZF2
DZF2
Default
Disable (DZF1=DZF2 = “L”)
Table 13.ゼロ検出コントロール
OVFE bit
0
1
DZF1 pin
Selectable (Table 13)
Selectable (Table 13)
DZF2/OVF pin
Selectable (Table 13)
OVF output
Table 14. DZF1-2 pinの出力
MS0339-J-00
2004/09
- 33 -
ASAHI KASEI
[AK4589]
ディジタルボリューム機能
AK4589はチャネル独立ディジタルボリューム(128レベル, 0.5dBステップ)を内蔵しています。減衰量はレジス
タのATT7-0 bitでそれぞれ設定します(Table 15)。
ATT7-0
00H
01H
02H
:
7DH
7EH
7FH
FEH
FFH
Attenuation Level
0dB
-0.5dB
-1.0dB
:
-62.5dB
-63dB
MUTE (-∞)
:
MUTE (-∞)
MUTE (-∞)
Default
Table 15.ディジタルボリュームの減衰量
ATT7-0設定値間の遷移時間はATS1-0 bitで設定します(Table 16)。Mode0とMode1では設定値間の遷移はソフト
遷移です。したがって、遷移中にスイッチングノイズは発生しません。
Mode
0
1
2
3
ATS1
0
0
1
1
ATS0
0
1
0
1
ATT speed
1792/fs
896/fs
256/fs
256/fs
Default
Table 16.ディジタルボリュームのATT7-0設定値間の遷移時間
Mode0の場合、ATT設定間の遷移は1792レベルでソフト遷移します。00H(0dB)から7FH(MUTE)までには1792/fs
(37.3ms@fs=48kHz)かかります。PDN pinを “L” にすると、ATT7-0は00Hに初期化されます。ATT7-0はRSTN1
bitを “0” にすると一旦00Hになり、RSTN1 bitを “1” に戻すと設定値に戻っていきます。
MS0339-J-00
2004/09
- 34 -
ASAHI KASEI
[AK4589]
ソフトミュート機能
ソフトミュートはディジタル的に実行されます。SMUTE bitを “1” にするとその時点のATT設定値からATT
設定値×ATT遷移時間 (Table 16)で入力データが-∞ (“0”)までアテネーションされます。SMUTE bitを “0” にす
ると、-∞からATT設定値×ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-∞までアテネ
ーションされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。
ソフトミュート機能は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE bit
ATT Level
(1)
(1)
(3)
Attenuation
-∞
GD
(2)
GD
AOUT
DZF1,2
(4)
8192/fs
注:
(1)ATT設定値×ATT遷移時間 (Table 16) 。例えば、Mode 0時、ATT設定値が “00H”の場合は1792/fsサイク
ルです。ソフトミュートで遷移するATT値は00H〜7FHです。
(2)ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3)ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同
じサイクルでATT設定値まで復帰します。
(4)グループの全チャネルの入力データが8192回連続して “0” の場合、DZF pinは “H” になります。
その後グループのいずれかのチャネルの入力データが “0” でなくなると、DZF pinは “L” になります。
Figure 13. ソフトミュート機能とゼロ検出機能
システムリセット
電源 ON 時には、PDN pinに一度 “L” を入力してリセットして下さい。リセット及びパワーダウンは MCLK
で解除され、その後 LRCK1 の “↑” に同期して内部回路がパワーアップし、内部のタイミングが動作します。
LRCK1 が入力されるまでパワーダウン状態です。
MS0339-J-00
2004/09
- 35 -
ASAHI KASEI
[AK4589]
パワーダウン機能
AK4589のADCとDACはパワーダウンピン(PDN pin)を “L” にすることでパワーダウンでき、このとき同時に
各ディジタルフィルタがリセットされます。PDN pin = “L”で内部レジスタ値は初期化されます。パワーダウ
ンモード時、アナログ出力はVCOM電圧、SDTO1,DZF1-2 pinは “L” になります。このリセットは電源投入時
に必ず一度行って下さい。ADCの場合、パワーダウンモードが解除されると初期化サイクルが開始されます。
そのため、出力データ, SDTO1は522 x LRCK1サイクル後確定します。DACの場合、パワーダウンモードが解
除されると初期化サイクルが開始されます。初期化中のアナログ出力はVCOM電圧です。Table 14にパワーダ
ウン及びパワーアップ時のシーケンス例を示します。
ADCと全DACはPWADN bitとPWDAN bitでそれぞれ独立にパワーダウンできます。また、DAC1-4はPD1-4 bit
でそれぞれ独立にパワーダウンができます。このときレジスタ値は初期化されません。PWADN bit = “0”のと
きSDTO1 pinは “L” になります。PWDAN bit = “0” 及び PD1-4 bit = “0”のとき、アナログ出力はVCOM電圧、
DZF1-2 pinは “H” になります。このとき異音が生じるので、問題になる場合は外部でミュートして下さい。
Power
PDN pin
522/fs
ADC Internal
State
(1)
Init Cycle
516/fs
DAC Internal
State
Normal Operation
Power-down
Normal Operation
Power-down
(2)
Init Cycle
GD (3)
GD
ADC In
(Analog)
ADC Out
(Digital)
“0”data (4)
DAC In
(Digital)
“0”data
(5)
“0”data
“0”data
GD
(6)
DAC Out
(Analog)
Clock In
MCLK,LRCK1,
BICK1
(3)
GD
(6)
(7)
Don’t care
Don’t care
10∼11/fs (10)
(8)
DZF1/DZF2
External
Mute
(9)
Mute ON
Mute ON
注：
(1) ADCはパワーダウン解除後、アナログ部が初期化されます。
(2) DACはパワーダウン解除後、アナログ部が初期化されます。
(3) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。
(4) パワーダウン時ADC出力は “0” データです。
(5) アナログ部の初期化終了時ADC出力に異音が出力されます。
異音が問題になる場合はディジタル出力をミュートし
て下さい。
(6) PDN信号の立ち下がりエッジ、及びPDN信号の立ち上がりエッジの512/fs後で異音が出力されます。
(7) パワーダウン状態(PDN pin = “L”)では各クロック入力(MCLK, BICK1, LRCK1) を止めることができます。
(8) パワーダウン状態(PDN pin = “L”)では、DZF1-2 pinは “L” になります。
(9) 異音(6)が問題になる場合はアナログ出力を外部でミュートして下さい。
(10) PDN信号の “↑”から10∼11/fsの間はDZF pin = “L”です。
Figure 14. パワーダウン／アップシーケンス例
MS0339-J-00
2004/09
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ASAHI KASEI
[AK4589]
リセット機能
RSTN1 bit = “0”のときADCとDACはパワーダウンしますがレジスタ値は初期化されません。このときアナロ
グ出力はVCOM電圧、DZF1-2 pinは “H” 、SDTO1 pinは “L” になります。この時異音が生じるので、問題に
なる場合は外部でミュートして下さい。Table 15にRSTN1 bitによるリセットシーケンスを示します。
RSTN1 bit
1~2/fs (9)
4~5/fs (9)
Internal
RSTN1 bit
516/fs (1)
ADC Internal
State
Normal Operation
Digital Block Power-down
DAC Internal
State
Normal Operation
Digital Block Power-down
Normal Operation
Init Cycle
Normal Operation
GD (2)
GD
ADC In
(Analog)
(3)
ADC Out
(Digital)
DAC In
(Digital)
(4)
“0”data
“0”data
(2)
GD
DAC Out
(Analog)
Clock In
MCLK,LRCK1,
BICK1
GD
(6)
(6)
(5)
(7)
Don’t care
4∼5/fs (8)
DZF1/DZF2
注：
(1) ADCはパワーダウン解除後、アナログ部が初期化されます。
(2) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちま
す。
(3) パワーダウン時ADC出力は “0” データです。
(4) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力
をミュートして下さい。
(5) RSTN1 bit = “0”の時、アナログ出力はVCOM電圧です。
(6) RSTN1 bitが “0” になってから4∼5/fs後、及びRSTN1 bitが “1” になってから1∼2/fs後に異音が出力され
ます。
(7) リセット状態(RSTN1 bit = “0”)では各クロック入力(MCLK, BICK1, LRCK1) を止めることができます。
リセット解除する場合は、各クロック(MCLK, BICK1, LRCK1)が入力された後でRSTN1 bit = “1”を書き込
んで下さい。
(8) DZF1-2 pin は RSTN1 bit が “0” になると “H” になり、RSTN1 bit が “1” になってから 6~7/fs 後 “L” に
なります。
(9) RSTN1 bit に “0”を書き込んでから LSI 内部の RSTN 信号が変化するまで 4~5/fs かかります。
Figure 15. リセットシーケンス例
MS0339-J-00
2004/09
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ASAHI KASEI
[AK4589]
DAC 個別パワーダウン機能
AK4589 では DAC パワーダウンビット PD1-4 bit により個別にパワーダウンをすることができます。パワー
ダウンビットが “1”のとき、該当する DAC のアナログ部はパワーダウンしますが、ディジタル部はパワーダ
ウンされません。個別パワーダウンビットにより全パワーダウンを設定しても、ディジタル部は動作しつづ
けます。PD1-4 bit によりパワーダウンされた DAC のアナログ出力は VCOM 電圧になり、DZF 検出は行って
いますが、DZF 検出結果は DZF1-2 pin に反映されなくなります。パワーダウンの設定・解除の両方で異音が
生じるため、問題になる場合は外部でミュート、もしくは PWDAN bit = “0”または RSTN1 bit = “0”の時に
PD1-4 bit の設定を行ってください。Figure 16 に PD1-4 bit によるパワーダウン及びパワーアップ時のシーケ
ンスを示します。
PD1-4 bit
Power Down Channel
DAC Digital
Internal State
DAC Analog
Internal State
Normal Operation
Normal Operation
DAC In
(Digital)
Normal Operation
Power-down
Normal
Operation
Normal
Operation
Power-down
“0”data
(1)
GD
GD
(3) (2)
DAC Out
(Analog)
(3)
(3)
(2)
(3)
8192/fs
DZF Detect
Internal State
(4)
(4)
Normal Operation Channel
DAC In
(Digital)
“0”data
GD
GD
DAC Out
(Analog)
8192/fs
DZF Detect
Internal State
Clock In
MCLK,LRCK1,
BICK1
(5)
(6)
DZF1/DZF2
注：
(1)
(2)
(3)
(4)
ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。
PD1-4 bit でパワーダウンされた DAC のアナログ出力は VCOM 電圧です。
PD1-4 bit を変化させた直後、PD bit を変化させた DAC の出力には異音が出力されます。
パワーダウンされた DAC では DZF 検出は行っていますが、検出結果は DZF1-2 pin には反映されま
せん。
(5) パワーダウン設定により、パワーダウンされた DAC の DZF 検出結果が無視され、DZF1-2 pin が”H”
になります。
(6) パワーダウンを行わない DAC に入力がある場合に、個別パワーダウンを行っても DZF1-2 pin は”H”
にはなりません。異音が問題になる場合にはアナログ出力を外部でミュートしてください。
Figure 16. DAC 個別パワーダウン例
MS0339-J-00
2004/09
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ASAHI KASEI
[AK4589]
レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
Register Name
Control 1
Control 2
LOUT1 Volume Control
ROUT1 Volume Control
LOUT2 Volume Control
ROUT2 Volume Control
LOUT3 Volume Control
ROUT3 Volume Control
De-emphasis
ATT speed
& Power Down Control
Zero detect
LOUT4 Volume Control
ROUT4 Volume Control
D7
0
CKS1
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
DEMD1
D6
0
DFS1
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
DEMD0
D5
TDM1
LOOP1
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
DEMA1
D4
TDM0
LOOP0
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
DEMA0
D3
DIF1
SDOS
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
DEMB1
D2
DIF0
DFS0
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
DEMB0
D1
0
ACKS
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
DEMC1
D0
SMUTE
CKS0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
DEMC0
0
PD4
ATS1
ATS0
PD3
PD2
PD1
RSTN1
OVFE
ATT7
ATT7
DZFM3
ATT6
ATT6
DZFM2
ATT5
ATT5
DZFM1
ATT4
ATT4
DZFM0
ATT3
ATT3
PWVRN
ATT2
ATT2
PWADN
ATT1
ATT1
PWDAN
ATT0
ATT0
注: アドレス0DH∼1FHは書き込み不可です。
PDN pinを “L” にすると、レジスタ値は初期化されます。
RSTN bitを “0” にすると、内部のタイミングがリセットされ、DZF1-2 pinが “H” になります。但し、
レジスタ値は初期化されません。
詳細説明
Addr
00H
Register Name
Control 1
Default
D7
0
0
D6
0
0
D5
TDM1
0
D4
TDM0
0
D3
DIF1
1
D2
DIF0
0
D1
0
0
D0
SMUTE
0
SMUTE: ソフトミュート機能有効
0: 通常動作
1: 全DAC出力がソフトミュートされます。
DIF1-0: オーディオデータインタフェースモード選択(Table 10)
初期値: “10”, mode 2
TDM1-0: TDMフォーマット選択(Table 11,12)
Mode
0
1
2
TDM1 TDM0
0
0
0
1
1
1
SDTI
1-4
1
1-2
Sampling Speed
Normal, Double, Quad Times Speed
Normal Speed
Normal, Double Speed
MS0339-J-00
2004/09
- 39 -
ASAHI KASEI
Addr
01H
Register Name
Control 2
Default
[AK4589]
D7
CKS1
0
D6
DFS1
0
D5
LOOP1
0
D4
LOOP0
0
D3
SDOS
0
D2
DFS0
0
D1
ACKS
0
D0
CKS0
0
ACKS: クロック自動認識モード有効
0: 無効, Manual Setting Mode
1: 有効, Auto Setting Mode
ACKS bit = “1”のとき、MCLK 周波数は自動検出されます。この場合 DFS の設定は無視され
ます。ACKS bit = “0”のとき、サンプリングスピードモードは DFS0,1 bit で設定し、各モード
での MCLK 周波数は自動検出されます。
DFS1-0: サンプリングスピードコントロール(Table 1)
ACKS bit = “1”のとき、DFSの設定は無視されます。
CKS0-1: マスタクロック入力周波数選択 (MASTER Mode, Table 2)
SDOS: SDTO1ソース選択
0: ADC
1: DAUX1
TDM0 bit = “1”のとき、SDOS bitの設定は “0”に設定して下さい。
PWADN bit =”0”かつPWDAN bit =”0”の場合には、SDOSのレジスタの設定は無効になり、
ADC出力が選択されます。（PWADN bit =”0”のためSDTO1 pin出力は”L”出力となります。）
LOOP1-0: ループバックモード有効
00: 通常動作 (ループバックなし)
01: LIN → LOUT1, LOUT2, LOUT3, LOUT4
RIN → ROUT1, ROUT2, ROUT3, ROUT4
ADCのディジタル出力(SDOS bit = “1”のときはDAUX1入力)をDACのディジタル入力に接
続します。このモードではDAC入力のSDTI1-4は無視されます。ループバックモード時
SDTO1のフォーマットは、オーディオフォーマットがmode0の場合はmode2、mode1の場合
はmode3になります。
10: SDTI1(L) → SDTI2(L), SDTI3(L), SDTI4(L)
SDTI1(R) → SDTI2(R), SDTI3(R), SDTI4(R)
このモードではDAC入力のSDTI2-4は無視されます。
11: N/A
TDM0 bit = “1”のとき、LOOP1-0 bitの設定は “00”に設定して下さい。
PWADN bit =”0”かつPWDAN bit =”0”の場合には、LOOP1-0 bitの設定は無効
になり、通常動作(ループバックなし)になります。
MS0339-J-00
2004/09
- 40 -
ASAHI KASEI
Addr
02H
03H
04H
05H
06H
07H
0BH
0CH
[AK4589]
Register Name
LOUT1 Volume Control
ROUT1 Volume Control
LOUT2 Volume Control
ROUT2 Volume Control
LOUT3 Volume Control
ROUT3 Volume Control
LOUT4 Volume Control
ROUT4 Volume Control
Default
D7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
0
D6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
0
D5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
0
D4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
0
D3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
0
D2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
0
D1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
0
D0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
0
ATT7-0: アテネーションレベル(Table 15)
Addr
08H
Register Name
De-emphasis
Default
D7
DEMD1
0
D6
DEMD0
1
D5
DEMA1
0
D4
DEMA0
1
D3
DEMB1
0
D2
DEMB0
1
D1
DEMC1
0
D0
DEMC0
1
DEMA1-0: DAC1のディエンファシス応答コントロール(Table 8)
初期値: “01”, OFF
DEMB1-0: DAC2のディエンファシス応答コントロール(Table 8)
初期値: “01”, OFF
DEMC1-0: DAC3のディエンファシス応答コントロール(Table 8)
初期値: “01”, OFF
DEMD1-0: DAC4のディエンファシス応答コントロール(Table 8)
初期値: “01”, OFF
MS0339-J-00
2004/09
- 41 -
ASAHI KASEI
Addr
09H
[AK4589]
Register Name
ATT speed
& Power Down Control
Default
D7
D6
D5
D4
D3
D2
D1
D0
0
PD4
ATS1
ATS0
PD3
PD2
PD1
RSTN1
0
0
0
0
0
0
0
1
RSTN1: 内部タイミングリセット
0: リセット。DZF1-2 pinは “H” になりますが、レジスタ値は初期化されません。
1: 通常動作。
ATS1-0: ディジタルアテネータ遷移時間設定(Table 16)
初期値: “00”, mode 0
PD1-0: Power-down control (0: Power-up, 1: Power-down)
PD1: Power down control of DAC1
PD2: Power down control of DAC2
PD3: Power down control of DAC3
PD4: Power down control of DAC4
Addr
0AH
Register Name
Zero detect
Default
D7
OVFE
0
D6
DZFM3
0
D5
DZFM2
1
D4
DZFM1
1
D3
DZFM0
1
D2
PWVRN
1
D1
PWADN
1
D0
PWDAN
1
PWDAN: DAC1-4のパワーダウンコントロール
0: パワーダウン
1: 通常動作
PWADN: ADCのパワーダウンコントロール
0: パワーダウン
1: 通常動作
PWVRN: 基準電圧のパワーダウンコントロール
0: パワーダウン
1: 通常動作
DZFM3-0: ゼロ検出モード選択 (Table 13)
初期値: “0111”, 無効
OVFE: オーバフロー検出機能有効
0: 無効, pin#33はDZF2 pinとなります。
1: 有効, pin#33はOVF pinとなります。
MS0339-J-00
2004/09
- 42 -
ASAHI KASEI
[AK4589]
動作説明 (DIR/DIT部)
Non-PCM/DTS-CDデータストリーム自動検出機能
AK4589はNon-PCMデータストリームの検出機能をもちます。Dolby “AC-3 Data Stream in IEC60958 Interface”に
準拠した32ビット ModeのNon-PCMデータプリアンブルが検出されるときAUTO bitが “1”になります。プリア
ンブルの96ビット sync codeは 0x0000, 0x0000, 0x0000, 0x0000, 0xF872 and 0x4E1Fで構成されます。次の4096
フレームでsync codeが検出されない場合、さらにsync codeが検出されるまでAUTO bitは “0”です。また、この
プリアンブルが検出された場合、sync codeに続いて2バイト(Pc, Pd)をレジスタに格納します。同様にDTS-CD
のデータプリアンブルが検出されるとDTSCD bitが “1”になります。次の4096フレームでsync codeが検出され
ない場合、さらにsync codeが検出されるまでDTSCD bitは “0”です。
192kHz対応クロックリカバリ回路
内蔵する低ジッタPLLは32kHzから192kHzのロックレンジをもち、ロック時間は20ms以下です。また、水晶発
振回路のリファレンスクロック若しくはチャネルステータスのサンプリング周波数情報を用い、サンプルレー
ト(32kHz, 44.1kHz, 48kHz, 88.2kHz, 96kHz, 176.4kHz, 192kHz)を検出します。正しい間隔でプリアンブルを受信
しないと同期外れが起こります。
マスタクロック出力
AK4589はマスタクロック出力ピンを2ピンもちます。マスタクロックソースとしてPLLでリカバリしたクロッ
クまたは外付けのX'talで発振したクロックのどちらかを選択できます(Table 17)。マスタクロック出力(MCKO1,
MCKO2)及びX’talの周波数のfsに対する比はOCKS1-0 bitで設定します。96kHz時は512fs、192kHz時は256fs,512fs
が出力されません。
No.
0
1
2
3
OCKS1
0
0
1
1
OCKS0
MCKO1
MCKO2
X’tal
fs (max)
0
256fs
256fs
256fs
96 kHz
1
256fs
128fs
256fs
96 kHz
0
512fs
256fs
512fs
48 kHz
1
128fs
64fs
128fs
192 kHz
Table 17. マスタクロック出力周波数選択 (Stereo mode時)
Default
マスタクロック動作モード
オーディオ出力データとしてRXデータを選択するかDAUX2データを選択するかはCM1-0 bitで設定されます。
Mode 2ではPLLがUnlockになるとクロックソースが自動的にX'talに切り替わります。Mode 3ではクロックソー
スはX’talに固定ですが、チャネルステータス等のRXデータはモニターできます。Mode 2, 3ではPLLとX'talの周
波数が重ならならないように設定することを推奨します。
Mode
0
1
CM1
0
0
CM0
0
1
UNLOCK
PLL
X'tal
Clock source SDTO
Default
ON
ON(Note)
PLL
RX
OFF
ON
X'tal
DAUX2
0
ON
ON
PLL
RX
2
1
0
1
ON
ON
X'tal
DAUX2
3
1
1
ON
ON
X'tal
DAUX2
ON:発振 (Power-up), OFF:発振停止 (Power-Down)
Note: X’talをリファレンスクロックに使用しない場合(XTL1-0 pin = “H,H”)はOFFです。
Table 18. クロック動作モード選択
MS0339-J-00
2004/09
- 43 -
ASAHI KASEI
[AK4589]
クロックソース
AK4589のXTI pinには、以下の方法でのクロックの供給が可能です。
1) X’tal を使う場合
XTI
C
25kΩ(typ)
C
XTO
AK4589
Figure 17. X’talモード
Note: コンデンサの値は水晶振動子に依存します(Typ.10-40pF)。
2) 外部クロックを使う場合
- Note: DVDD以上のクロックは入力しないで下さい。
C
XTI
External
Clock
XTI
External
Clock
25kΩ(typ)
25kΩ(typ)
XTO
XTO
AK4589
AK4589
Figure 18 直接入力する場合
(Input :CMOS Level)
Figure 19 ACカップルして入力する場合
(Input :≧40%DVDD, C=0.1µF)
3) XTI/XTOを使わない場合
XTI
25kΩ(typ)
XTO
AK4589
Figure 20. OFFモード
MS0339-J-00
2004/09
- 44 -
ASAHI KASEI
[AK4589]
サンプリング周波数とプリエンファシス検出
AK4589はサンプリング周波数検出法として2種類の方法が選択可能です。XTL1-0 pinにより、X’talの周波数と
の比較で周波数を検出してコントロールレジスタのFS0, FS1, FS2, FS3 bitに出力します。比較するX’talの周波
数を以下のレジスタにより選択できます。XTL1-0 pin = ”H,H”の場合には水晶発振回路は停止し、チャネルス
テータスのサンプリング周波数情報をエンコードしてコントロールレジスタのFS0, FS1, FS2, FS3, PEM bitに
出力します。
XTL1
0
0
1
1
XTL0
0
1
0
1
X’tal Frequency
11.2896MHz
12.288MHz
24.576MHz
（チャネルステータス使用）
Table 19. リファレンス水晶周波数
XTL1,0= “1,1”以外
Default
XTL1,0= “1,1”
Consumer
mode
Professional mode
Clock comparison
(Note 2)
(Note 1)
Byte3
Byte0
Byte4
FS3
FS2
FS1
FS0
Bit3,2,1,0
Bit7,6
Bit6,5,4,3
0
0
0
0
44.1kHz
44.1kHz
0000
01
0000
0
0
0
1
Reserved
Reserved
0001
(Others)
0
0
1
0
48kHz
48kHz
0010
10
0000
0
0
1
1
32kHz
32kHz
0011
11
0000
1
0
0
0
88.2kHz
88.2kHz
(1000)
00
1010
1
0
1
0
96kHz
96kHz
(1010)
00
0010
1
1
0
0
176.4kHz
176.4kHz
(1100)
00
1011
1
1
1
0
192kHz
192kHz
(1110)
00
0011
Note 1: 少なくとも±3%の範囲については上Tableの通り判別されます。中間の周波数については、近い周波
数帯のどちらかの値を示します。32kHz∼192kHzの範囲から大きくはずれた場合にはFS3-0 bit =
“0001”になります。
Note 2: 民生モードではByte3 Bit3-0はFS3-0 bitにコピーされます。
Register output
fs
Table 20. サンプリング周波数情報
また、プリエンファシス情報をエンコードしてコントロールレジスタのPEM bitに出力します。これらの情報
はリセット時(CS12=0の時)チャネル1の情報をエンコードしますが、コントロールレジスタのCS12 bit = “1”で
チャネル2に切り替えることもできます。
Byte 0
Bits 3-5
0
OFF
≠ 0X100
1
ON
0X100
Table 21. 民生モードのプリエンファシス情報
PEM
Pre-emphasis
Byte 0
Bits 2-4
0
OFF
≠110
1
ON
110
Table 22. プロモードのプリエンファシス情報
PEM
Pre-emphasis
MS0339-J-00
2004/09
- 45 -
ASAHI KASEI
[AK4589]
ディエンファシスフィルタコントロール
IIRフィルタによる4周波数 (32kHz, 44.1kHz, 48kHz, 96kHz)対応のディエンファシスフィルタ (50/15µs特性)を
内蔵しています。DEAU bit = “1”のとき、FS3-0 bitとプリエンファシスの情報から自動的にディエンファシス
フィルタをイネーブルします。リセット時はこのモードです。シリアルコントロールモード時、DEAU bit = “0”
にするとDEM0/1, DFS bitでディエンファシスフィルタをコントロールできます。ディエンファシスOFF時は内
部のディエンファシスフィルタはバイパスされ、リカバリされたデータのまま出力されます。また、PEM bit =
“0”時は常にバイパスされます。
PEM
1
1
1
1
1
0
FS3
0
0
0
1
FS2
0
0
0
0
FS1
0
1
1
1
FS0
0
0
1
0
Mode
44.1kHz
48kHz
32kHz
96kHz
(Others)
OFF
x
x
x
x
OFF
Table 23. ディエンファシスオートコントロール(DEAU bit = “1”: Default)
PEM
DFS
DEM1
DEM0
Mode
1
0
0
0
44.1kHz
1
0
0
1
OFF
1
0
1
0
48kHz
1
0
1
1
32kHz
1
1
0
0
OFF
1
1
0
1
OFF
1
1
1
0
96kHz
1
1
1
1
OFF
0
x
x
x
OFF
Table 24. ディエンファシスマニュアルコントロール(DEAU bit = “0”)
Default
リセットとパワーダウン
AK4589は、PDN pinによる回路全体のパワーダウンと、PWN bitによる一部パワーダウン、RSTN bitによるレ
ジスタの初期化及びタイミングのリセットが可能です。電源立ち上げ時は必ずPDN pinに一度 “L”を入力して
リセットして下さい。
PDN pin:
“L”にするとアナログ、ディジタル全ての回路はパワーダウン及びリセット状態になります。全ての
レジスタは初期化され、クロックも停止します。また、レジスタのリード／ライトはできません。
PDN pinはADC/DAC部と共通です。
RSTN bit (アドレス00HのD0):
“0”のときPWN bitとRSTN bit以外のレジスタを初期化します。データ処理系のタイミングも初期化さ
れます。 “0”の間、クロックは出力されますがSDTO2 pinは “L”です。また、PWN bitとRSTN bit以外
のレジスタのライトはできません。リードは可能です。
PWN bit (アドレス00HのD1):
“0”のときクロックリカバリ回路をパワーダウン・初期化します。これによってPLLからのマスタク
ロックは供給されなくなります。X’talモードの場合にはクロックは出力されます。レジスタの値は
初期化されませんのでモード設定等は保持されます。また、レジスタへのリード／ライトは可能で
す。
MS0339-J-00
2004/09
- 46 -
ASAHI KASEI
[AK4589]
バイフェーズ入力
シリアルコントロールモードでは8入力(RX0-7)に対応します。リカバリする入力データはIPS2-0 bitで選択し、
各入力は不平衡モードに対応したアンプが内蔵されており、200mVppの信号も受信可能です。また、BCU bit =
“1”にすることによりBlock start, C,U bitを各ピンより出力することが出来ます。
IPS2
0
0
0
0
1
1
1
1
IPS1
IPS0
INPUT Data
0
0
RX0
0
1
RX1
1
0
RX2
1
1
RX3
0
0
RX4
0
1
RX5
1
0
RX6
1
1
RX7
Table 25. リカバリデータ選択
Default
B
1/4fs
COUT (or U,V)
SDTO2
C(R191)
C(L0)
R190
C(R0)
L191
C(L1)
R191
L0
C(L39)
L38
C(R39) C(L40)
R38
L39
LRCK2
2
(except I S)
LRCK2
2
(I S)
Figure 21. B, C, U, V出力タイミング
MS0339-J-00
2004/09
- 47 -
ASAHI KASEI
[AK4589]
バイフェーズ出力
TX0/1 pinからは、RXから受信したデータのスルー出力か、DAUX2からのデータをIEC60958フォーマットに変
換した出力のいずれかを出力できます。この選択はDIT bitで行います。TX0のスルー出力はOPS00, 01, 02で、
TX1のスルー出力はOPS10, 11, 12 bitで各々8入力から選択してTX0/1 pinにスルー出力できます。DAUX2データ
を出力する場合には、V bitはVIN pinでコントロールできます(Figure 22)。C bitは最初の5Byteをレジスタにてコ
ントロールできます。bit0= “0”(consumer mode)の場合、bit20-23(Audio channel)は直接書き込み不可です。CT20
bitが “1”の時はステレオ出力に対応し、Sub frame 1は “1000”（左チャンネル）, Sub frame 2は “0100”（右チャ
ンネル）が自動的に設定されます。CT20 bitが “0”の時は “0000”（指定なし）になります。またU bitはUDIT bit
により2通りの中から選択できます。UDIT bit= “0”で “0”固定、UDIT bit = “1”でリカバリーしたU bitをそのま
まDITから出力します（U bitのDIR-DITループモード）
。このモードはPLLがロック時のマスタモードのみ対応
します。
DIT
0
0
0
0
0
0
0
0
1
OPS02
0
0
0
0
1
1
1
1
OPS01
OPS00
Output Data
0
0
RX0
0
1
RX1
1
0
RX2
1
1
RX3
0
0
RX4
0
1
RX5
1
0
RX6
1
1
RX7
Table 26. スルー出力データ選択 (TX0)
OPS12
0
0
0
0
1
1
1
1
x
OPS11
OPS10
Output Data
0
0
RX0
0
1
RX1
1
0
RX2
1
1
RX3
0
0
RX4
0
1
RX5
1
0
RX6
1
1
RX7
x
x
DAUX2
Table 27. スルー出力データ選択 (TX1)
Default
Default
LRCK2
2
(except I S)
LRCK2
2
(I S)
DAUX2
L0
R0
L1
R1
VIN
R191
L0
R0
L1
Figure 22. DAUX2, VIN入力タイミング
MS0339-J-00
2004/09
- 48 -
ASAHI KASEI
[AK4589]
バイフェーズ信号入出力回路
0.1uF
RX
75Ω
Coax
75Ω
AK4589
Figure 23. 民生入力回路 (Coaxial入力)
Note: Coaxial入力では、隣接するRX入力パターンからカップリングするノイズレベル
が50mVを越える場合、誤動作する可能性があります。カップリングしないよう充分
シールドして下さい。
Optical Receiver
Optical
Fiber
470
RX
O/E
AK4589
Figure 24. 民生入力回路 (光入力)
Coaxial入力の場合、RXの受信レベルは非常に小さいので、シリアルコントロールモードでは複数のRX入力間
でクロストークを起こさないよう配線の間にシールドパターンを入れるなどして注意して下さい。これらのピ
ンは通常のロジック入力ではないため、 “H” または “L” に固定して使用して下さい。
AK4589はTX出力バッファを内蔵し、外部抵抗と組み合わせて0.5V+/-20%を満足します。Figure 25でT1は1:1
のトランスです。
330±2%
TX
75Ω cable
100±2%
DVSS
T1
Figure 25. TX外部抵抗ネットワーク
MS0339-J-00
2004/09
- 49 -
ASAHI KASEI
[AK4589]
Q-subcode バッファ
U bit中に含まれるCDのQ-subcodeのデータを下記条件の下にレジスタに取り込みます。
1. Subcode の sync word (S0,S1)は最低 16 の “0” bit で構成される。
2. Start bit は “1”。
3. Q-W の 7 bit は start bit に連続してくる。
4. Start bit の間隔は 8-16 bit。
（Q-subcode をレジスタから読み出す際には、QINT を有効にして QINT bit が “0”の間に読み出す必要があり
ます。
）
S0
S1
S2
S3
:
S97
S0
S1
S2
S3
:
1
0
0
1
1
:
1
0
0
1
1
:
2
3
4
5
6
7
8
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Q2
R2
S2
T2
U2
V2 W2
Q3
R3
S3
T3
U3
V3 W3
:
:
:
:
:
:
:
Q97 R97 S97 T97 U97 V97 W97
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Q2
R2
S2
T2
U2
V2 W2
Q3
R3
S3
T3
U3
V3 W3
:
:
:
:
:
:
:
(*)
number
of
"0"
:
min=0;
max=8.
↑
Q
Q2
Q3 Q4
CTRL
Q5
Q6
Q7 Q8
ADRS
Q9
*
0…
0…
0…
0…
:
0…
0…
0…
0…
0…
:
Figure 26. U-ビットの構成(CD)
Q10 Q11 Q12 Q13 Q14 Q15 Q16 Q17 Q18 Q19 Q20 Q21 Q22 Q23 Q24 Q25
TRACK NUMBER
INDEX
Q26 Q27 Q28 Q29 Q30 Q31 Q32 Q33 Q34 Q35 Q36 Q37 Q38 Q39 Q40 Q41 Q42 Q43 Q44 Q45 Q46 Q47 Q48 Q49
MINUTE
SECOND
FRAME
Q50 Q51 Q52 Q53 Q54 Q55 Q56 Q57 Q58 Q59 Q60 Q61 Q62 Q63 Q64 Q65 Q66 Q67 Q68 Q69 Q70 Q71 Q72 Q73
ZERO
ABSOLUTE MINUTE
ABSOLUTE SECOND
Q74 Q75 Q76 Q77 Q78 Q79 Q80 Q81 Q82 Q83 Q84 Q85 Q86 Q87 Q88 Q89 Q90 Q91 Q92 Q93 Q94 Q95 Q96 Q97
ABSOLUTE FRAME
CRC
G(x)=x16+x12+x5+1
Figure 27. 抽出されたQ
Addr
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
Register Name
Q-subcode Address / Control
Q-subcode Track
Q-subcode Index
Q-subcode Minute
Q-subcode Second
Q-subcode Frame
Q-subcode Zero
Q-subcode ABS Minute
Q-subcode ABS Second
Q-subcode ABS Frame
D7
D6
D5
D4
Q9
Q8
…
…
Q17
Q16
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
…
Q81
Q80
…
…
Figure 28. Q-subcode register
MS0339-J-00
D3
…
…
…
…
…
…
…
…
…
…
D2
…
…
…
…
…
…
…
…
…
…
D1
Q3
Q11
…
…
…
…
…
…
…
Q75
D0
Q2
Q10
…
…
…
…
…
…
…
Q74
2004/09
- 50 -
ASAHI KASEI
[AK4589]
エラー発生時の処理
INT1-0 pin が “H”になる要因には以下の 8 つがあります。
1. UNLOCK : PLL がアンロック状態になると “1”になります。
正しいプリアンブルが受信できない、若しくはその間隔が正しくない場合にアンロックとな
ります
2. PAR
:パリティエラーまたはバイフェーズエラーを検出すると “1”になります。
各サブフレーム毎に更新されます。“1”になると、レジスタを読み込むまでリセットされませ
ん。
3. AUTO
: Non-Linear PCM ビットストリーム検出
4096 フレームの間その値を保持します。
4. DTSCD
: DTS-CD ビットストリーム検出
DTS-CD の sync 周期で更新されます。
5. AUDION
:非 AUDIO 検出
各ブロック毎に更新されます。
6. PEM
:プリエンファシス検出
各ブロック毎に更新されます。
7. QINT
:Q-subcode bit Sync フラグ
各 Sync サイクル毎に更新されます。U-ビット用バッファが変化すると “1”になります。レジ
スタを読み込むまでリセットされません。
8. CINT
:チャネルステータス Sync フラグ
各ブロック毎に更新されます。チャネルステータス用バッファが変化すると “1”になります。
レジスタを読み込むまでリセットされません。
PLL が OFF になる場合(Clock Operation Mode 1)、INT0/1 pin は “L”です。INT0 pin は、正常動作に復帰した後、
1024/fs (EFH0/1 bit で変更可)間は “H”の状態を保持します。INT1 pin は、正常動作に復帰と同時に “L”になり
ます。各 INT pin はマスクビットにより要因を独立にマスクできます。PAR, QINT, CINT bit は一度 “1”になる
とレジスタを読み込むまでリセットされません。アンロック時はチャネルステータスビット、ユーザービット
に関するレジスタは更新されず、前の値を保持します。
上記1から8の要因のORが各INT pinに出力されます。但し、各要因はそれぞれのマスクビットでマスクでき、
その要因はINT pinに反映されません(但し、06Hのレジスタには反映されます)。INT0 pin出力は全ての要因が
正常動作に復帰した後、1024/fs (EFH0/1 bitで変更可)間は “H”の状態を保持します。またPAR, QINT, CINT bit
は一度 “1”になるとその値が保持され、アドレス06Hを読み込むとリセットされます。アンロック時はチャネ
ルステータスビットに関するレジスタは更新されず、前の値を保持します。初期状態ではINT0はUNLOCK, PAR
bitが有効に、またINT1はAUTO, DTSCD, AUDION bitが有効になっています。
UNLOCK
1
0
0
0
0
0
0
0
PAR
x
1
0
0
0
0
0
0
AUTO
x
x
1
x
x
x
x
x
Event
DTSCD AUDION
x
x
x
x
x
x
1
x
x
1
x
x
x
x
x
x
Pin
PEM
x
x
x
x
x
1
x
x
QINT
x
x
x
x
x
x
1
x
CINT
x
x
x
x
x
x
x
1
SDTO
“L”
Previous Data
Output
Output
Output
Output
Output
Output
V
“L”
Output
Output
Output
Output
Output
Output
Output
TX
Output
Output
Output
Output
Output
Output
Output
Output
Table 28. エラーハンドリング
MS0339-J-00
2004/09
- 51 -
ASAHI KASEI
Error
(UNLOCK, PAR,..)
[AK4589]
(Error)
INT0 pin
Hold Time (max: 4096/fs)
INT1 pin
Hold Time = 0
Register
(PAR,CINT,QINT)
Reset
Hold ”1”
Register
(others)
Command
MCKO,BICK2,LRCK2
(UNLOCK)
MCKO,BICK2,LRCK2
(except UNLOCK)
READ 06H
Free Run
(fs: around 20kHz)
SDTO2 (UNLOCK)
SDTO2
(PAR error)
Previous Data
SDTO2
(others)
Vpin
(UNLOCK)
Vpin
(except UNLOCK)
Normal Operation
Figure 29. INT0-1 pinタイミング
MS0339-J-00
2004/09
- 52 -
ASAHI KASEI
[AK4589]
PDN pin ="L" to "H"
Initialize
Read 06H
INT0/1 pin ="H"
No
Yes
Release
Muting
Mute DAC output
Read 06H
(Each Error Handling)
Read 06H
(Resets registers)
No
INT0/1 pin ="H"
Yes
Figure 30. エラー処理シーケンス例1
MS0339-J-00
2004/09
- 53 -
ASAHI KASEI
[AK4589]
PDN pin ="L" to "H"
Initialize
Read 06H
No
INT1 pin ="H"
Yes
Read 06H
and
Detect QSUB= “1”
(Read Q-buffer)
QCRC = “0”
No
New data
is invalid
Yes
INT1 pin ="L"
No
Yes
New data
is valid
Figure 31. エラー処理シーケンス例2 (Q/CINT)
MS0339-J-00
2004/09
- 54 -
ASAHI KASEI
[AK4589]
オーディオインタフェースフォーマット
8種類のデータフォーマット(Table 29)が選択できます。全モードともMSBファースト、2’s complementのデータ
フォーマットです。SDTO2はBICK2の1立ち下がりで出力され、DAUX2は立ち上がりでラッチされます。
Mode0-5はマスタモードで、BICK2は64fsです。Mode 6-7はMode 4-5のスレーブモードでBICK2はfs=48kHzのと
き128fsまで対応します。20ビット以下のフォーマット(Mode0-2)では、サブフレームのLSB側が切り捨てられ
ます。Mode 3-7では下位4ビットはAuxデータで、Figure 32にビット構成を示します。
(注) マスタモードで使用する場合、パワーダウン時(PDN pin = “L”)とパワーアップ(PDN pin = “H”)してから
マスタモードに設定されるまでの間は、BICK2とLRCK2の出力はHi-Zになります。
Parity Errorがサブフレームで検出されると、SDTO2からはエラーが “L”になるまでそのチャネルの前回の正常
値が繰り返し出力されます。さらにPLLが同期外れを起こすと出力データは “0”になります。DAUX2入力のデ
ータを出力する場合は、入力と同じデータをフォーマット変換してSDTO2から出力します。Clock Mode 1、PLL
unlock時のClock Mode 2及びClock Mode 3では、出力データはDAUX2 pinを通して受信されます。DAUX2の入
力フォーマットはMode 5, 7以外では24ビット, Left justifiedで、SDTO2へはその時点で設定されたフォーマット
に変換されて出力されます。Mode 5, 7では入出力ともフォーマットはI2Sです。Mode 6-7はスレーブモードであ
る点を除いてMode4-5と同じです。スレーブモードの場合、LRCK2とBICK2へはMCKO1/2に同期した信号を供
給して下さい。
sub-frame of IEC60958
0
3 4
preamble
7 8
11 12
27 28 29 30 31
Aux.
V U C P
LSB
MSB
MSB
LSB
23
0
AK4589 Audio Data (MSB First)
Figure 32. ビットの構成
Mode
DIF2
0
1
2
3
4
5
6
7
0
0
0
0
1
1
1
1
DIF1 DIF0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
LRCK2
I/O
24bit, Left justified
16bit, Right justified
H/L
O
24bit, Left justified
18bit, Right justified
H/L
O
24bit, Left justified
20bit, Right justified
H/L
O
24bit, Left justified
24bit, Right justified
H/L
O
24bit, Left justified
24bit, Left justified
H/L
O
24bit, I2S
24bit, I2S
L/H
O
24bit, Left justified
24bit, Left justified
H/L
I
24bit, I2S
24bit, I2S
L/H
I
Table 29. オーディオデータフォーマット
DAUX2
SDTO2
MS0339-J-00
BICK2
64fs
64fs
64fs
64fs
64fs
64fs
64-128fs
64-128fs
I/O
O
O
O
O
O
O
I
I
Default
2004/09
- 55 -
ASAHI KASEI
[AK4589]
LRCK2
0
1
2
15
16
17
31
0
1
2
15
16
17
31
0
1
0
1
0
1
BICK2
(0:64fs)
15
SDTO2
14
1
0
15
14
1
0
15:MSB, 0:LSB
Rch Data
Lch Data
Figure 33. Mode 0タイミング
LRCK2
0
1
2
9
10
12
11
31
0
1
2
9
10
11
31
12
BICK2
(0:64fs)
23
SDTO2
1
20
21
22
0
23
22
21
1
20
0
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 34. Mode 3タイミング
LRCK2
0
1
2
21
22
24
23
31
0
1
2
21
22
23
31
24
BICK2
(64fs)
22 21
23
SDTO2
2
23 22
0
1
3
1
2
0
23 22
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 35. Mode 4, 6タイミング
Mode4 : LRCK2, BICK2 : Output
Mode6 : LRCK2, BICK2 : Input
LRCK2
0
1
2
22
24
23
25
31
0
1
2
21
22
23
24
25
31
0
1
BICK2
(64fs)
SDTO2
23
22 21
2
1
23 22
0
3
2
1
0
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 36. Mode 5, 7タイミング
MS0339-J-00
Mode5 : LRCK2, BICK2 : Output
Mode7 : LRCK2, BICK2 : Input
2004/09
- 56 -
ASAHI KASEI
[AK4589]
レジスタマップ
Addr
D7
D6
D5
D4
D3
D2
D1
D0
CS12
BCU
CM1
CM0
OCKS1
OCKS0
PWN
RSTN2
01H
Register Name
CLK & Power Down
Control
Format & De-em Control
0
DIF2
DIF1
DIF0
DEAU
DEM1
DEM0
DFS
02H
Input/ Output Control 0
TX1E
OPS12
OPS11
OPS10
TX0E
OPS02
OPS01
OPS00
03H
Input/ Output Control 1
EFH1
EFH0
UDIT
0
DIT
IPS2
IPS1
IPS0
04H
INT0 MASK
MQIT0 MAUT0 MCIT0
MULK0 MDTS0
MPE0
MAUD0
MPAR0
05H
INT1 MASK
MQIT1 MAUT1 MCIT1
MULK1 MDTS1
MPE1
MAUD1
MPAR1
06H
Receiver status 0
QINT
AUTO
CINT
UNLCK DTSCD
PEM
AUDION
PAR
07H
Receiver status 1
FS3
FS2
FS1
FS0
0
V
QCRC
CCRC
08H
RX Channel Status Byte 0
CR7
CR6
CR5
CR4
CR3
CR2
CR1
CR0
09H
RX Channel Status Byte 1
CR15
CR14
CR13
CR12
CR11
CR10
CR9
CR8
0AH
RX Channel Status Byte 2
CR23
CR22
CR21
CR20
CR19
CR18
CR17
CR16
0BH
RX Channel Status Byte 3
CR31
CR30
CR29
CR28
CR27
CR26
CR25
CR24
0CH
RX Channel Status Byte 4
CR39
CR38
CR37
CR36
CR35
CR34
CR33
CR32
0DH
TX Channel Status Byte 0
CT7
CT6
CT5
CT4
CT3
CT2
CT1
CT0
0EH
TX Channel Status Byte 1
CT15
CT14
CT13
CT12
CT11
CT10
CT9
CT8
0FH
TX Channel Status Byte 2
CT23
CT22
CT21
CT20
CT19
CT18
CT17
CT16
10H
TX Channel Status Byte 3
CT31
CT30
CT29
CT28
CT27
CT26
CT25
CT24
11H
TX Channel Status Byte 4
CT39
CT39
CT39
CT39
CT39
CT39
CT39
CT32
12H
Burst Preamble Pc Byte 0
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
13H
Burst Preamble Pc Byte 1
PC15
PC14
PC13
PC12
PC11
PC10
PC9
PC8
14H
Burst Preamble Pd Byte 0
PD7
PD6
PD5
PD4
PD3
PD2
PD1
PD0
15H
Burst Preamble Pd Byte 1
PD15
PD14
PD13
PD12
PD11
PD10
PD9
PD8
16H
Q-subcode Address / Control
Q9
Q8
Q7
Q6
Q5
Q4
Q3
Q2
17H
Q-subcode Track
Q17
Q16
Q15
Q14
Q13
Q12
Q11
Q10
18H
Q-subcode Index
Q25
Q24
Q23
Q22
Q21
Q20
Q19
Q18
19H
Q-subcode Minute
Q33
Q32
Q31
Q30
Q29
Q28
Q27
Q26
1AH
Q-subcode Second
Q41
Q40
Q39
Q38
Q37
Q36
Q35
Q34
1BH
Q-subcode Frame
Q49
Q48
Q47
Q46
Q45
Q44
Q43
Q42
1CH
Q-subcode Zero
Q57
Q56
Q55
Q54
Q53
Q52
Q51
Q50
1DH
Q-subcode ABS Minute
Q65
Q64
Q63
Q62
Q61
Q60
Q59
Q58
1EH
Q-subcode ABS Second
Q73
Q72
Q71
Q70
Q69
Q68
Q67
Q66
1FH
Q-subcode ABS Frame
Q81
Q80
Q79
Q78
Q77
Q76
Q75
Q74
00H
注: PDN pinを “L” にすると、レジスタ値は初期化されます。
RSTN2 bitを “0” にすると、内部のタイミングがリセットされ、レジスタ値は初期化されます。
PWN bitを “0”にしてもレジスタへの書き込みは可能です。
レジスタマップの “0”には “0”を書き込んでください。
MS0339-J-00
2004/09
- 57 -
ASAHI KASEI
[AK4589]
詳細説明
Reset & Initialize
Addr
Register Name
00H CLK & Power Down Control
R/W
Default
D7
CS12
R/W
0
D6
BCU
R/W
1
D5
CM1
R/W
0
D4
CM0
R/W
0
D3
D2
OCKS1 OCKS0
R/W
R/W
0
0
D1
PWN
R/W
1
D0
RSTN2
R/W
1
RSTN2: タイミングリセットとレジスタ値の初期化
0: リセット&初期化
1: 通常動作
PWN: パワーダウン
0: パワーダウン
1: 通常動作
OCKS1-0: マスタクロック周波数選択
CM1-0: マスタクロック動作モード選択
BCU: ブロックスタート, C, U出力モード
BCU bit = 1のとき、3つの出力ピン(BOUT, COUT, UOUT)が有効になります。
ブロックスタート信号はframe 0の先頭からframe 39の終わりまで “H”です。
CS12: チャネルステータス選択
0: Channel 1
1: Channel 2
C bit, AUDION, PEM, FS3-0, Pc, Pdに反映されるチャネルステータスを選択します。
Format & De-emphasis Control
Addr
Register Name
01H Format & De-em Control
R/W
Default
D7
0
R/W
0
D6
DIF2
R/W
1
D5
DIF1
R/W
1
D4
DIF0
R/W
0
D3
DEAU
R/W
1
D2
DEM1
R/W
0
D1
DEM0
R/W
1
D0
DFS
R/W
0
DFS: 96kHzディエンファシスコントロール
DEM1-0: 32, 44.1, 48kHzディエンファシスコントロール (Table 24)
DEAU: ディエンファシス自動検出有効
0: Disable
1: Enable
DIF2-0: オーディオデータフォーマットコントロール (Table 29)
MS0339-J-00
2004/09
- 58 -
ASAHI KASEI
[AK4589]
Input/Output Control
Addr
Register Name
02H Input/ Output Control 0
R/W
Default
D7
TX1E
R/W
1
D6
D5
D4
OPS12 OPS11 OPS10
R/W
R/W
R/W
0
0
0
D3
TX0E
R/W
1
D2
D1
D0
OPS02 OPS01 OPS00
R/W
R/W
R/W
0
0
0
OPS02-00: スルー出力データ選択 (TX0 pin)
OPS12-10: スルー出力データ選択 (TX1 pin)
TX0E: TX0出力有効
0: 無効。TX0 pinは “L”になります。
1: 有効
TX1E: TX1出力有効
0: 無効。TX1 pinは “L”になります。
1: 有効
Addr
Register Name
03H Input/ Output Control 1
R/W
Default
D7
EFH1
R/W
0
D6
EFH0
R/W
1
D5
UDIT
R/W
0
D4
0
R/W
0
D3
DIT
R/W
1
D2
IPS2
R/W
0
D1
IPS1
R/W
0
D0
IPS0
R/W
0
IPS2-0: 入力リカバリーデータ選択
DIT: TX1 pin用スルーデータ／トランスミッタデータ選択
0: スルーデータ (RXデータ)
1: トランスミッタデータ (DAUX2データ)
UDIT: DIT用U bitコントロール
0: U bitは “0”固定
1: リカバーしたU bitを出力 (U bitのループモード)
EFH1-0: INT0 pin保持カウント数選択
00: 512 LRCK2
01: 1024 LRCK2
10: 2048 LRCK2:
11: 4096 LRCK2
MS0339-J-00
2004/09
- 59 -
ASAHI KASEI
[AK4589]
Mask Control for INT0
Addr
Register Name
04H INT0 MASK
R/W
Default
MPR0:
MAN0:
MPE0:
MDTS0:
MUL0:
MCI0:
MAT0:
MQI0:
D7
MQI0
R/W
1
D6
MAT0
R/W
1
D5
MCI0
R/W
1
D4
MUL0
R/W
0
D3
MDTS0
R/W
1
D2
MPE0
R/W
1
D1
MAN0
R/W
1
D0
MPR0
R/W
0
D6
MAT1
R/W
0
D5
MCI1
R/W
1
D4
MUL1
R/W
1
D3
MDTS1
R/W
0
D2
MPE1
R/W
1
D1
MAN1
R/W
0
D0
MPR1
R/W
1
PAR bitマスク有効
AUDN bitマスク有効
PEM bitマスク有効
DTSCD bitマスク有効
UNLOCK bitマスク有効
CINT bitマスク有効
AUTO bitマスク有効
QINT bitマスク有効
0: マスク無効
1: マスク有効
Mask Control for INT1
Addr
Register Name
05H INT1 MASK
R/W
Default
MPR1:
MAN1:
MPE1:
MDTS1:
MUL1:
MCI1:
MAT1:
MQI1:
D7
MQI1
R/W
1
PAR bitマスク有効
AUDN bitマスク有効
PEM bitマスク有効
DTSCD bitマスク有効
UNLOCK bitマスク有効
CINT bitマスク有効
AUTO bitマスク有効
QINT bitマスク有効
0: マスク無効
1: マスク有効
MS0339-J-00
2004/09
- 60 -
ASAHI KASEI
[AK4589]
Receiver Status 0
Addr
Register Name
06H Receiver status 0
R/W
Default
D7
QINT
RD
0
D6
AUTO
RD
0
D5
CINT
RD
0
D4
D3
UNLCK DTSCD
RD
RD
0
0
D2
PEM
RD
0
D1
AUDION
RD
0
D0
PAR
RD
0
PAR: パリティエラーまたはバイフェーズエラー
0:No Error
1:Error
サブフレーム内でパリティエラーまたはバイフェーズエラーが検出されるとPAR bitが “1”
になります。
AUDION: Audio bit出力
0: Audio
1: Non Audio
このビットはチャネルステータスをエンコードして生成されます。
PEM: プリエンファシス出力
0: OFF
1: ON
このビットはチャネルステータスをエンコードして生成されます。
DTSCD: DTS-CDビットストリーム自動検出
0: 検出せず
1: 検出
UNLCK: PLLアンロック
0: ロック
1: アンロック
CINT: チャネルステータスバッファインタラプト
0: 変化なし
1: 変化あり
AUTO: Non-PCMビットストリーム自動検出
0: 検出せず
1: 検出
QINT: Qサブコードバッファインタラプト
0: 変化なし
1: 変化あり
QINT, CINT, PAR bitは06HをREADすると初期化されます。
Receiver Status 1
Addr
Register Name
07H Receiver status 1
R/W
Default
D7
FS3
RD
0
D6
FS2
RD
0
D5
FS1
RD
0
D4
FS0
RD
1
D3
0
RD
0
D2
V
RD
0
D1
QCRC
RD
0
D0
CCRC
RD
0
CCRC: チャネルステータスのCRC
0:エラーなし
1:エラーあり
QCRC: QサブコードのCRC
0:エラーなし
1:エラーあり
V: チャネルステータスのバリディティ
0:Valid
1:Invalid
FS3-0: サンプリング周波数検出 (Table 20)
MS0339-J-00
2004/09
- 61 -
ASAHI KASEI
[AK4589]
Receiver Channel Status
Addr
08H
09H
0AH
0BH
0CH
Register Name
RX Channel Status Byte 0
RX Channel Status Byte 1
RX Channel Status Byte 2
RX Channel Status Byte 3
RX Channel Status Byte 4
R/W
Default
D7
CR7
CR15
CR23
CR31
CR39
D6
CR6
CR14
CR22
CR30
CR38
D5
CR5
CR13
CR21
CR29
CR37
D4
CR4
CR12
CR20
CR28
CR36
D3
CR3
CR11
CR19
CR27
CR35
D2
CR2
CR10
CR18
CR26
CR34
D1
CR1
CR9
CR17
CR25
CR33
D0
CR0
CR8
CR16
CR24
CR32
D2
CT2
CT10
CT18
CT26
CT34
D1
CT1
CT9
CT17
CT25
CT335
D0
CT0
CT8
CT16
CT24
CT32
D2
PC2
PC10
PD2
PD10
D1
PC1
PC9
PD1
PD9
D0
PC0
PC8
PD0
PD8
RD
Not initialized
CR39-0: レシーバチャネルステータスByte 4-0
Transmitter Channel Status
Addr
0DH
0EH
0FH
10H
11H
Register Name
TX Channel Status Byte 0
TX Channel Status Byte 1
TX Channel Status Byte 2
TX Channel Status Byte 3
TX Channel Status Byte 3
R/W
Default
D7
CT7
CT15
CT23
CT31
CT39
D6
CT6
CT14
CT22
CT30
CT38
D5
CT5
CT13
CT21
CT29
CT37
D4
D3
CT4
CT3
CT12 CT11
CT20 CT19
CT28 CT27
CT36 CT35
R/W
0
CT39-0: トランスミッタチャネルステータスByte 4-0
Burst Preamble Pc/Pd in non-PCM encoded Audio Bitstreams
Addr
12H
13H
14H
15H
Register Name
Burst Preamble Pc Byte 0
Burst Preamble Pc Byte 1
Burst Preamble Pd Byte 0
Burst Preamble Pd Byte 1
R/W
Default
D7
PC7
PC15
PD7
PD15
D6
PC6
PC14
PD6
PD14
D5
PC5
PC13
PD5
PD13
D4
PC4
PC12
PD4
PD12
D3
PC3
PC11
PD3
PD11
RD
Not initialized
PC15-0: バーストプリアンブルPc Byte 0, 1
PD15-0: バーストプリアンブルPd Byte 0, 1
MS0339-J-00
2004/09
- 62 -
ASAHI KASEI
[AK4589]
Q-subcode Buffer
Addr
16H
17H
18H
19H
1AH
1BH
1CH
1DH
1EH
1FH
Register Name
Q-subcode Address / Control
Q-subcode Track
Q-subcode Index
Q-subcode Minute
Q-subcode Second
Q-subcode Frame
Q-subcode Zero
Q-subcode ABS Minute
Q-subcode ABS Second
Q-subcode ABS Frame
R/W
Default
D7
Q9
Q17
Q25
Q33
Q41
Q49
Q57
Q65
Q73
Q81
D6
Q8
Q16
Q24
Q32
Q40
Q48
Q56
Q64
Q72
Q80
D5
Q7
Q15
Q23
Q31
Q39
Q47
Q55
Q63
Q71
Q79
D4
Q6
Q14
Q22
Q30
Q38
Q46
Q54
Q62
Q70
Q78
D3
Q5
Q13
Q21
Q29
Q37
Q45
Q53
Q61
Q69
Q77
D2
Q4
Q12
Q20
Q28
Q36
Q44
Q52
Q60
Q68
Q76
D1
Q3
Q11
Q19
Q27
Q35
Q43
Q51
Q59
Q67
Q75
D0
Q2
Q10
Q18
Q26
Q34
Q42
Q50
Q58
Q66
Q74
RD
Not initialized
MS0339-J-00
2004/09
- 63 -
ASAHI KASEI
[AK4589]
Non-PCMビットストリームにおけるバーストプリアンブル
sub-frame of IEC60958
0
3 4
preamble
7 8
Aux.
11 12
27 28 29 30 31
LSB
MSB V U C P
16 bits of bitstream
0
Pa Pb Pc Pd
15
Burst_payload
stuffing
repetition time of the burst
Figure 37. IEC60958のデータ構成
Preamble word
Pa
Pb
Pc
Pd
Length of field
Contents
16 bits
sync word 1
16 bits
sync word 2
16 bits
Burst info
16 bits
Length code
Table 30. バーストプリアンブルワード
MS0339-J-00
Value
0xF872
0x4E1F
see Table 31
numbers of bits
2004/09
- 64 -
ASAHI KASEI
Bits of Pc
Value
0-4
5, 6
7
8-12
13-15
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16-31
0
0
1
0
[AK4589]
Contents
Repetition time of burst
in IEC60958 frames
data type
NULL data
Dolby AC-3 data
reserved
PAUSE
MPEG-1 Layer1 data
MPEG-1 Layer2 or 3 data or MPEG-2 without extension
MPEG-2 data with extension
MPEG-2 AAC ADTS
MPEG-2, Layer1 Low sample rate
MPEG-2, Layer2 or 3 Low sample rate
reserved
DTS type I
DTS type II
DTS type III
ATRAC
ATRAC2/3
reserved
reserved, shall be set to “0”
error-flag indicating a valid burst_payload
error-flag indicating that the burst_payload may contain
errors
data type dependent info
bit stream number, shall be set to “0”
Table 31. バースト情報Pcのフィールド
MS0339-J-00
≤4096
1536
384
1152
1152
1024
384
1152
512
1024
2048
512
1024
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ASAHI KASEI
[AK4589]
Non-PCM ビットストリームタイミング
1) Non-PCM データプリアンブルが 4096 フレーム以内に来ない場合
PDN pin
Bit stream
Pa Pb Pc1 Pd1
Pa Pb Pc2 Pd2
Repetition time
Pa Pb Pc3 Pd3
>4096 frames
AUTO bit
Pc Register
“0”
Pd Register
“0”
Pc1
Pc2
Pd1
Pc3
Pd2
Pd3
Figure 38. タイミング例1
2) Non-PCM ビットストリームが止まった場合 (MULK0=0 の場合)
INT0 hold time
INT0 pin
<20mS (Lock time)
Bit stream
Pa Pb Pc1 Pd1
Stop
Pa Pb Pcn Pdn
2~3 Syncs (B,M or W)
<Repetition time
AUTO bit
Pc Register
Pd Register
Pc0
Pc1
Pd0
Pcn
Pd1
Pdn
Figure 39. タイミング例2
MS0339-J-00
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ASAHI KASEI
[AK4589]
動作説明 (ADC/DAC部, DIR/DIT部共通)
シリアルコントロールインタフェース
AK4589は内部にADC/DAC部レジスタ(AK4588レジスタ互換)とDI/DIT部レジスタ(AK4588レジスタ互換)の２
つのレジスタをもちます。それぞれのレジスタはチップアドレスで指定します。
(1) 4線シリアルコントロールモード (I2C pin = “L”)
4線式シリアルI/F (CSN, CCLK, CDTI, CDTO)で、I/F上のデータはChip address (2bits, AK4589ではADC/DAC部
レジスタはCAD1-0 pinで設定、DIR/DIT部は”00”固定), Read/Write (1bit), Register address (MSB first, 5bits)と
Control Data (MSB first, 8bits)で構成されます。
データ送信側はCCLKの “↓”で各ビットを出力し、
受信側は “↑”
で取り込みます。データの書き込みはCSNの “↑”で有効になり、データの読み出しはCSNの “↑”で出力がHi-Z
になります。CCLKのクロックスピードは5MHz (max)です。PDN pin= “L”でレジスタの値はリセットされま
す。ADC/DAC部のレジスタはリードできません。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
WRITE
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
Hi-Z
CDTO
CDTI
READ
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
Hi-Z
CDTO
C1,C0:
R/W:
A4-A0:
D7-D0:
D7 D6 D5 D4 D3 D2 D1 D0
Hi-Z
Chip Address: (ADC/DAC部はCAD1,CAD0 pinにより設定
CAD1=CAD0 = ”L”には設定しないで下さい)
(DIR/DIT部は ”00”に固定)
READ/WRITE (0:READ, 1:WRITE)
Register Address
Control Data
Figure 40. 4線式シリアルコントロールI/Fタイミング
MS0339-J-00
2004/09
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ASAHI KASEI
[AK4589]
(2) I2Cバスコントロールモード (I2C pin = “H”)
AK4589のI2Cバスモードのフォーマットは、標準モード(max:100kHz)です。従って高速モード(max:400kHz)
のシステム上では使用できません。ADC/DAC部のレジスタはリードできません。
(2)-1 データ転送について
バス上のＩＣへのアクセスには、最初にスタート·コンディションを入力します。次に、1バイトで構成され
るデバイスのアドレスを含んだスレーブ·アドレスを入力します。この時、バス上のＩＣはこのアドレスと自
分自身のアドレスを比較し、アドレスが一致したＩＣはアクノリッジを生成します。アドレスが一致したＩ
Ｃは、この後READ又はWRITEを実行します。命令終了時には、ストップ·コンディションを入力して下さい。
(2)-1-1. データの変更
SDAラインのデータ変更はSCLラインが “L”の間に行って下さい。クロックが “H”の間にはSDAラインの状
態は一定でなければなりません。データラインが “H”と “L”の間で状態を変更できるのはSCLラインのクロ
ック信号が “L”の時に限られます。SCLラインが “H”の時にSDAラインを変更するのは、スタート·コンディ
ション、ストップ·コンディションを入力するときのみです。
SCL
SDA
DATA LINE
STABLE :
DATA VALID
CHANGE
OF DATA
ALLOWED
Figure 41. データの変更
(2)-1-2. スタート･コンディションとストップ･コンディション
SCLラインが “H”の時にSDAラインを “H”から “L”にすると、スタート·コンディションが作られます。全て
の命令は、スタート·コンディションから始まります。SCLラインが “H”の時にSDAラインを “L”から “H”に
すると、ストップ·コンディションが作られます。全ての命令は、ストップ·コンディションにより終了します。
SCL
SDA
START CONDITION
STOP CONDITION
Figure 42. スタート·コンディションとストップ·コンディション
MS0339-J-00
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[AK4589]
(2)-1-3. アクノリッジ
データを送出しているICは、1バイトのデータを送出した後SDAラインを解放します(HIGHの状態にする)。デ
ータを受信したICは次のクロックでSDAラインを “L”にします。この動作はアクノリッジと呼ばれ、この動
作により正しくデータ転送が行われたを確認することができます。AK4589はスタート·コンディションとス
レーブ·アドレスを受け取るとアクノリッジを生成します。またWRITE命令の場合には各バイトの受信を完了
する度にアクノリッジを生成します。READ命令の場合には、AK4589はアクノリッジ生成に続いて指定され
たアドレスのデータを出力した後SDAラインを解放し、SDAラインをモニターします。マスタがストップ·コ
ンディションを送らずアクノリッジを生成した場合、AK4589は次のアドレスのデータを出力します。アクノ
リッジが生成されなかった場合、AK4589はデータ出力を終了します。
(注)ADC,DAC部のレジスタはREAD命令に対してアクノリッジを生成しません。
Clock pulse
for acknowledge
SCL FROM
MASTER
1
8
9
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
START
CONDITION
acknowledge
Figure 43. アクノリッジの生成
(2)-1-4. 第1バイト
スレーブアドレスを含む第1バイトはスタートコンディションの後に入力され、スレーブ·アドレスによりバ
ス上のＩＣの中からアクセスするＩＣが選ばれます。スレーブ·アドレスは上位7ビットで構成されます。上
位5ビットは、 “00100”であり、次の2ビットはアクセスするICを選ぶ為のアドレスビットであり、CAD1,CAD0
pinにより設定されます。スレーブ·アドレスが入力されると、デバイスのアドレスが一致しているICはアクノ
リッジを生成し、その後命令を実行します。第1バイトの8番目のビット(最下位ビット)はR/W bitです。R/W bit=
“1”のときREAD命令が実行され、R/W bit= “0”のときWRITE命令が実行されます。
0
0
1
0
0
CAD1
CAD0
R/W
(ADC,DAC部レジスタはCAD1,CAD0はピンにより設定
CAD1=CAD0=”0”には設定しないで下さい)
(DIR部レジスタは”00”固定)
Figure 44. 第1バイトの構成
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ASAHI KASEI
[AK4589]
(2)-2. WRITE命令
R/W bitが “0”の場合、AK4589はWRITE動作を行います。WRITE動作では、スレーブアドレス受信後、第2バ
イトを受信します。第2バイトは内部コントロールレジスタのアドレスを指定するバイトで、MSB firstで構成
され上位3ビットはDon’t careです。
*
*
*
A4
A3
A2
A1
A0
(*: Don’t care)
Figure 45. 第2バイトの構成
第3バイト以降がコントロールデータになります。コントロールデータは8ビット、MSB firstで構成されます。
D7
D6
D5
D4
D3
D2
D1
D0
Figure 46. 第3バイト以降の構成
AK4589は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後ストップ·コン
ディションを送らず更にデータを送ると、内部アドレスカウンタは自動的にインクリメントし、データは次
のアドレスに格納されます。カウンタは1FHを越えるとロール·オーバし、次のデータはアドレス00Hから順
に格納されます。
S
T
A
R
T
SDA
Register
Address(n)
Slave
Address
S
T
Data(n+x) O
P
Data(n+1)
Data(n)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
Figure 47. WRITE命令
MS0339-J-00
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[AK4589]
(2)-3. READ命令
R/W bitが “1”の場合、AK4589はREAD動作を行います。指定されたアドレスのデータが出力された後、マス
タがストップ·コンディションを送らずアクノリッジを生成すると、次のアドレスのデータを読み出すことが
できます。アドレス：1FHのデータを読み出した後、さらに次のアドレスを読み出す場合にはアドレス：00H
のデータが読み出されます。ADC/DAC部のレジスタはリードできません。
AK4589はカレント·アドレス·リードとランダム·リードの二つのREAD命令を持っています。
(2)-3-1. カレント･アドレス･リード
AK4589は内部にアドレス·カウンタを持っており、カレント·アドレス·リードではこのカウンタで指定された
アドレスのデータを読み出します。内部のアドレス·カウンタは最後にアクセスしたアドレスの次のアドレス
の値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスがnであり、その後カ
レント·アドレス·リードを行った場合、アドレス：n+1のデータが読み出されます。カレント·アドレス·リード
では、AK4589はREAD命令のスレーブ·アドレス(R/W bit = “1”)の入力に対してアクノリッジを生成し、次の
クロックから内部のアドレス·カウンタで指定されたデータを出力したのち内部カウンタを1つインクリメン
トします。1バイトのデータが出力された後､マスタがアクノリッジを生成せずストップ·コンディションを送
ると、READ動作は終了します。
S
T
A
R
T
SDA
Slave
Address
Data(n)
S
Data(n+x) T
O
P
Data(n+2)
Data(n+1)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
Figure 48. CURRENT ADDRESS READ命令
(2)-3-2. ランダム･リード
ランダム·リードにより任意のアドレスのデータを読み出すことができます。ランダム·リードはREAD命令の
スレーブ·アドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があります。ランダ
ム·リードでは最初にスタート·コンディションを入力し、次にWRITE命令のスレーブ·アドレス(R/W bit = “0”)、
読み出すアドレスを順次入力します。AK4589がこのアドレス入力に対してアクノリッジを生成した後、再び
スタート·コンディション、READ命令のスレーブ·アドレス(R/W bit = “1”)を入力します。AK4589はこのスレ
ーブ·アドレスの入力に対してアクノリッジを生成し、指定されたアドレスのデータを出力し、内部アドレス
カウンターを1つインクリメントします。データが出力された後、マスタがアクノリッジを生成せず、ストッ
プ·コンディションを送ると、READ動作は終了します。
S
T
A
R
T
SDA
Slave
Address
S
T
A
R
T
Word
Address(n)
S
Slave
Address
Data(n)
S
Data(n+x) T
O
P
Data(n+1)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
A
C
K
Figure 49. RANDOM READ 命令
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[AK4589]
システム設計
Figure 50はシステム接続例です。具体的な回路と測定例については評価用ボード(AKD4589)を参照して下さ
い。
条件:I2C コントロールモード
5
Micro
Controller
S/PDIF out
(S/PDIF
sources)
S/PDIF sources
+
C1
NC 62
RX3 63
PVSS 64
R 65
RX4 67
PVDD 66
RX5 69
TEST2 68
RX6 71
CAD0 70
CAD1 72
I2C 74
RX7 73
VIN 76
TX0 78
DAUX2 75
TEST1 60
1
INT1
2
BOUT
3
TVDD
NC 58
4
DVDD
RX0 57
5
DVSS
AVSS 56
6
XTO
AVDD 55
7
XTI
VREFH 54
RX1 59
X’tal
C1
8
TEST3
9
MCKO2
+
0.1u 10u
Analog 5V
0.1u 2.2u
+
RIN 52
AK4589
11 COUT
LIN 51
C2
ROUT1+ 50
12 UOUT
ROUT1- 49
13 VOUT
LOUT1+ 48
14 SDTO2
LOUT1- 47
LPF
MUTE
LPF
MUTE
LPF
MUTE
LPF
MUTE
LPF
MUTE
C2
C2
15 BICK2
ROUT2+ 46
16 LRCK2
ROUT2- 45
C2
17 SDTO1
LOUT2+ 44
18 BICK1
LOUT2- 43
ROUT3+ 42
Audio DSP
(MPEG/AC3)
LOUT3+
ROUT3-
41
LPF
MUTE
C2
LPF
MUTE
Micro
Controller
C2
LPF
MUTE
C2
39 LOUT3-
38 ROUT4+
37 ROUT4-
36 LOUT4+
35 LOUT4-
34 DZF1
33 DZF2
32 MASTER
31 PDN
29 XTL1
30 XTL0
27 SDTI2
28 SDTI1
26 SDTI3
25 SDTI4
23 CSN
21 SCL
22 SDA
20 CDTO
24 DAUX1
19 LRCK1
C2
40
(Micro
Controller)
(Shield)
VCOM 53
10 MCKO1
Audio DSP
(MPEG/AC3)
(S/PDIF
Source)
Digital 5V
MCLK 77
12k
0.1u
+
TX1 79
INT0 80
10u
RX2 61
0.1u
Audio DSP
(MPEG/AC3)
3.3V to 5V
Digital
(Shield)
10u
+
Micro Controller
Digital Ground
Analog Ground
Figure 50.システム接続例
Noteｓ
- C1の値は水晶振動子に依存します。
- C2 には 470pF を実装してください。
- AVSS, DVSS, PVSSは、同じアナロググランドに接続して下さい。
- ディジタル信号、特にクロック信号はクロックジッタへの影響を避けるため R ピンからできるだけ離
してください。
- 同軸入力の場合、RCA コネクタと終端のグランドは AK4589 の PVSS に低インピーダンスで接続して
ください。
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- 72 -
ASAHI KASEI
[AK4589]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常 AVDD, DVDD, PVDD にはシステムのアナログ電源
を供給します。AVDD, DVDD, PVDD が別電源で供給される場合は、電源立ち上げシーケンスを考える必要は
ありません。AVSS, DVSS, PVSS はアナロググランドに接続して下さい。システムのグランドはアナログとディジ
タルで分けて配線し、PC ボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサはなるべ
く電源ピンの近くに接続して下さい。
2. 基準電圧入力
VREFH pin に入力される電圧がアナログ入出力レンジを設定します。
通常 VREFH pin は AVDD pin に接続し、
AVSS pin との間に 0.1µF のセラミックコンデンサを接続します。VCOM pin は AVDD/2 電圧を出力しており、
アナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために 2.2µF 程度の電
解コンデンサと並列に 0.1µF のセラミックコンデンサを AVSS との間に接続して下さい。特にセラミックコ
ンデンサはピンに出来るだけ近づけて接続して下さい。VCOM pin から電流を取ってはいけません。また、
ディジタル信号、特にクロック信号は変調器へのカップリングを避けるため VREFH pin,VCOM pin からでき
るだけ離して下さい。
3. アナログ入力
ADC 入力はシングルエンドになっており、内部で VCOM にバイアスされています。入力レンジは 0.62 x
VREFH Vpp (typ)@fs=48kHz です。AK4589 は AVSS から AVDD までの電圧を入力することができます。出力
コードのフォーマットは 2’s complement(2 の補数)です。
DC オフセットは内蔵の HPF でキャンセルされます。
AK4589 は 64fs でアナログ入力をサンプリングします。ディジタルフィルタは、64fs の整数倍付近の帯域を
除く阻止域以上のノイズをすべて除去します。AK4589 は 64fs 付近のノイズを減衰させるためにアンチエリ
アジングフィルタ(RC フィルタ)を内蔵しています。
4. アナログ出力
DAC 出力は完全差動出力になっており、出力レンジは内部コモン電圧（約 AVDD/2）を中心に 0.54 x VREF Vpp
(typ)です。差動出力は外部で加算されます。AOUT+と AOUT-の加算電圧は VAOUT=(AOUT+)-(AOUT-)です。
加算ゲインが 1 の場合、出力レンジは 5.4Vpp (typ @VREF=5V)です。外部加算回路のバイアス電圧は外部で
供給されます。入力コードのフォーマットは 2’s complement（２の補数）で、7FFFFFH(@24bit)に対しては正
のフルスケール、800000H(@24bit)に対しては負のフルスケール、000000H(@24bit)での AOUT の理想値は 0V
が出力されます。
差動出力のためコンデンサを使わずに AOUT+/AOUT-の DC 成分(内部コモン電圧=約 AVDD/2，オフセット
電圧を除く)を除去することが出来ますが、歪等のアナログ特性を十分に引き出すためには C カットして使用
することを推奨します。”
MS0339-J-00
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- 73 -
ASAHI KASEI
[AK4589]
5. アナログ出力回路
AK4589 の差動出力を非反転バッファを通して出力する差動出力回路とその出力を加算する LPF を示します。
オペアンプには低雑音高耐圧の NJM5534D を使用しています。
+15
3.3n
+
100u
+
10k
AOUTL-
180
330
7
3
2 +
4
3.9n
-15
10u
0.1u
6
NJM5534D
+
10u
0.1u
620
+
3
+
2 -
+
330
3.9n
- 4
3 + 7
Lch
1.0n NJM5534D
10u
6
4
680
100
6
0.1u
7
NJM5534D
1.2k
10k
AOUTL+
180
2
560
620
3.3n
100u
+10u
1.0n
1.2k
680
0.1u
560
+
0.1u
10u
+
10u
0.1u
Figure 51. External 2nd order LPF Circuit Example
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ASAHI KASEI
[AK4589]
パッケージ
80-pin LQFP
( Unit : mm )
14.0±0.2
12.0±0.2
41
61
40
80
21
12.0±0.2
1
20
0.08
0.125+0.10
-0.05
0.50±0.1
0.10
M
+0.15
0.10 -0.10
0.50
1.25TYP
1.85MAX
0° ~ 10°
0.20±0.1
1.40±0.2
14.0±0.2
60
■ 材質・メッキ仕様
パッケージ材質：
エポキシ系樹脂
リードフレーム材質：銅
リードフレーム処理：半田(無鉛)メッキ
MS0339-J-00
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ASAHI KASEI
[AK4589]
マーキング
AK4589VQ
XXXXXXX
1) Pin #1 indication
2) Asahi Kasei Logo
3) Marking Code: AK4589VQ
4) Date Code: XXXXXXX(7 digits)
改訂履歴
Date (YY/MM/DD)
04/09/06
Revision
00
Reason
First Edition
Page
Contents
重要な注意事項
• 本書に記載された製品、及び、製品の仕様につきましては、製品改善のために予告なく変更す
ることがあります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のもので
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• 本書に掲載された情報・図面の使用に起因した第三者の所有する特許権、工業所有権、その他
の権利に対する侵害につきましては、当社はその責任を負うものではありませんので、ご了承
下さい。
• 本書記載製品が、外国為替及び、外国貿易管理法に定める戦略物資(役務を含む)に該当する場
合、輸出する際に同法に基づく輸出許可が必要です。
• 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作
不良が、直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想
されるような極めて高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に
弊社代表取締役の書面による同意をお取り下さい。
• この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる
損害等の責任を一切負うものではありませんのでご了承下さい。
• お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使
用から損害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さ
い。
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