DATASHEET 4.096V Radiation Hardened Ultra Low Noise, Precision Voltage Reference ISL71091SEH40 Features The ISL71091SEH40 is an ultra low noise, high DC accuracy precision voltage reference with a wide input voltage range from 6.0V to 30V. It uses Intersil’s advanced bipolar technology to achieve 6.2µVP-P 0.1Hz to 10Hz noise with an initial voltage accuracy of 0.05%. • Reference output voltage . . . . . . . . . . . . . . . .4.096V ±0.05% The ISL71091SEH40 offers a 4.096V output voltage option with 6ppm/°C temperature coefficient and also provides excellent line and load regulation. The device is offered in an 8 Ld flatpack package. • Supply current . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300µA (Typ) • Accuracy over temperature . . . . . . . . . . . . . . . . . . . . . ±0.15% • Accuracy over radiation . . . . . . . . . . . . . . . . . . . . . . . . ±0.25% • Output voltage noise . . . . . .6.2µVP-P typical (0.1Hz to 10Hz) • VOS temperature coefficient . . . . . . . . . . 6ppm/°C maximum • Output current capability . . . . . . . . . . . . . . . . . . 10mA /-5mA • Line regulation . . . . . . . . . . . . . . . . . . . . . . 5ppm/V maximum The ISL71091SEH40 is ideal for high-end instrumentation, data acquisition and processing applications requiring high DC precision where low noise performance is critical. • Load regulation (sourcing) . . . . . . . . . 20ppm/mA maximum • Operating temperature range. . . . . . . . . . . .-55°C to +125°C Applications • Radiation environment - High dose rate (50 to 300rad(Si)/s) . . . . . . . . . 100krad(Si) - Low dose rate (0.01rad(Si)/s) . . . . . . . . . . . . . 100krad(Si)* - SEL/SEB free (VCC = 36V) . . . . . . . . . . . . 86MeV•cm2/mg • Precision voltage sources for data acquisition system for space applications • Strain and pressure gauge for space applications *Product capability established by initial characterization. The “EH” version is acceptance tested on a wafer-by-wafer basis to 50krad(Si) at low dose rate. • Radiation hardened PWM requiring precision outputs Related Literature • Electrically screened to SMD 5962-14208 • AN1906, “ISL71091SEHxxEV1Z User’s Guide” • AN1938, “Single Event Effects (SEE) Testing of the ISL71091SEHxx Precision Voltage References Family” • AN1939, “Total Dose Testing of the ISL71091SEHxx Precision Voltage Reference” ISL71091SEH40 2 VIN 0.1µF 3 1nF 4 DNC DNC VIN DNC COMP VOUT TRIM GND 8 4.101 VREF 4.099 6 5 1µF VDD D12 VEE VEE D0 BIPOFF NOTE: Select C to minimize settling time. 4.097 4.096 4.095 4.092 1.1k GND 4.091 -65 -45 -25 -5 15 35 55 75 95 115 135 TEMPERATURE (°C) HS-565BRH 1 UNIT 1 4.093 FIGURE 1. ISL71091SEH40 TYPICAL APPLICATION DIAGRAM March 17, 2016 FN8634.2 UNIT 5 UNIT 4 4.094 DACOUT VDD UNIT 3 4.098 C REFIN UNIT 2 4.100 7 VOUT (V) 1 FIGURE 2. VOUT vs TEMPERATURE CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures. 1-888-INTERSIL or 1-888-468-3774 | Copyright Intersil Americas LLC 2014, 2016. All Rights Reserved Intersil (and design) is a trademark owned by Intersil Corporation or one of its subsidiaries. All other trademarks mentioned are the property of their respective owners. ISL71091SEH40 Ordering Information ORDERING NUMBER (Notes 1, 2) PART NUMBER VOUT OPTION (Note 3) (V) GRADE (%) TEMPCO (ppm/°C) TEMP RANGE PACKAGE (°C) (RoHS Compliant) 5962R1420803VXC ISL71091SEHVF40 4.096 0.05 6 -55 to +125 8 Ld Flatpack 5962R1420803V9A ISL71091SEHVX40 4.096 0.05 6 -55 to +125 Die ISL71091SEHF40/PROTO ISL71091SEHF40/PROTO 4.096 0.05 6 -55 to +125 8 Ld Flatpack ISL71091SEHF40SAMPLE ISL71091SEHX40SAMPLE 4.096 0.05 6 -55 to +125 Die ISL71091SEH40EV1Z Evaluation Board PKG. DWG. # K8.A K8.A NOTES: 1. These Intersil Pb-free Hermetic packaged products employ 100% Au plate - e4 termination finish, which is RoHS compliant and compatible with both SnPb and Pb-free soldering operations. 2. Specifications for Rad Hard QML devices are controlled by the Defense Logistics Agency Land and Maritime (DLA). The SMD numbers listed in the “Ordering Information” table must be used when ordering. 3. For alternate VOUT options, visit the ISL71090SEH and ISL71091SEH family pages. TABLE 1. KEY DIFFERENCES BETWEEN FAMILY OF PARTS VOUT (V) TEMPCO (ppm/°C) OUTPUT VOLTAGE NOISE (µVP-P) LOAD REGULATION (ppm/mA) ISL71091SEH20 2.048 6 3.8 40 ISL71091SEH33 3.3 6 5.2 25 ISL71091SEH40 4.096 6 6.2 20 ISL71091SEH10 10 6 14.8 15 PART Submit Document Feedback 2 FN8634.2 March 17, 2016 ISL71091SEH40 Pin Configuration ISL71091SEH40 (8 LD FLATPACK) TOP VIEW DNC 1 8 DNC VIN 2 7 DNC COMP 3 6 VOUT GND 4 5 TRIM NOTE: The ESD triangular mark is indicative of pin #1. It is part of the device marking and is placed on the lid in the quadrant where pin #1 is located. Pin Descriptions PIN NUMBER PIN NAME ESD CIRCUIT 1, 7, 8 DNC 3 Do not connect. Internally terminated. 2 VIN 1 Input voltage connection. 3 COMP 2 Compensation and noise reduction capacitor. 4 GND 1 Ground connection. Also connected to the lid. 5 TRIM 2 Voltage reference trim input. 6 VOUT 2 Voltage reference output. VDD CAPACITIVELY TRIGGER CLAMP DESCRIPTION VDD VDD PIN NC GND GND ESD CIRCUIT 1 Submit Document Feedback 3 ESD CIRCUIT 2 ESD CIRCUIT 3 FN8634.2 March 17, 2016 ISL71091SEH40 Functional Block Diagram VIN BIAS REGULATOR DNC BAND GAP REFERENCE DNC 3.7V DNC 1.2V Gm VOUT GND COMP TRIM 1.2V FIGURE 3. FUNCTIONAL BLOCK DIAGRAM Typical Trim Application Diagram ISL71091SEH40 1 VIN 2 0.1µF 3 1nF 4 8 DNC DNC VIN DNC COMP GND VOUT TRIM 7 VREF 6 5 10kΩ 1µF 1MΩ FIGURE 4. TYPICAL TRIM APPLICATION DIAGRAM Submit Document Feedback 4 FN8634.2 March 17, 2016 ISL71091SEH40 Absolute Maximum Ratings Thermal Information Maximum Voltage VIN to GND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to +40V VIN to GND at an LET = 86MeV•cm2/mg . . . . . . . . . . . . . . -0.5V to +36V VOUT to GND (10s). . . . . . . . . . . . . . . . . . . . . . . . . . . . .-0.5V to VOUT + 0.5V Voltage on any Pin to Ground . . . . . . . . . . . . . . . . . . . -0.5V to +VOUT + 0.5V Voltage on DNC Pins. . . . . . . . . . . . . . . No connections permitted to these pins ESD Ratings (MIL STD 883 Method) Human Body Model (Tested per MIL-PRF-883 3015.7). . . . . . . . . . . 2kV Machine Model (Tested per JESD22-A115-A) . . . . . . . . . . . . . . . . . . 200V Charged Device Model (Tested per JESD22-C101D) . . . . . . . . . . . 750V Thermal Resistance (Typical) JA (°C/W) JC (°C/W) 8 Ld Flatpack Package (Notes 4, 5). . . . . . 135 11 Storage Temperature Range. . . . . . . . . . . . . . . . . . . . . . . .-65°C to +150°C Maximum Junction Temperature (TJMAX) . . . . . . . . . . . . . . . . . . . . .+150°C Recommended Operating Conditions Input Voltage Range. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +6.0V to +30V Ambient Operating Temperature Range . . . . . . . . . . . . . -55°C to +125°C CAUTION: Do not operate at or near the maximum ratings listed for extended periods of time. Exposure to such conditions may adversely impact product reliability and result in failures not covered by warranty. NOTES: 4. JA is measured with the component mounted on a high effective thermal conductivity test board in free air. See Tech Brief TB379 for details. 5. For JC, the “case temp” location is the center of the ceramic on the package underside. Electrical Specifications for Flatpack VIN = 8V, IOUT = 0mA, CL = 1µF and CCOMP = 0.001µF unless otherwise specified. Boldface limits apply after radiation at +25°C and across the operating temperature range, -55°C to +125°C without radiation, unless otherwise specified. PARAMETER DESCRIPTION VOUT Output Voltage VOA VOUT Accuracy at TA = +25°C TC VOUT TEST CONDITIONS MIN (Note 6) TYP MAX (Note 6) 4.096 UNIT V VOUT = 4.096V (Note 9) -0.05 +0.05 % VOUT Accuracy at TA = -55°C to +125°C VOUT = 4.096V (Note 9) -0.15 +0.15 % VOUT Accuracy at TA = +25°C, Post Radiation -0.25 +0.25 % 6 ppm/°C 30.0 V 0.3 0.5 mA VOUT = 4.096V (Note 9) Output Voltage Temperature Coefficient (Note 7) VIN Input Voltage Range IIN Supply Current VOUT /VIN Line Regulation VIN = 6.0V to 30V, VOUT = 4.096V 0.3 5.0 ppm/V VOUT /IOUT Load Regulation Sourcing: 0mA ≤ IOUT ≤ 10mA 11 20 ppm/mA Sinking: -5mA ≤ IOUT ≤ 0mA 25 50 ppm/mA Dropout Voltage (Note 8) IOUT = 10mA 1.1 1.6 V ISC+ Short-Circuit Current TA = +25°C, VOUT tied to GND 55 mA ISC- Short-Circuit Current TA = +25°C, VOUT tied to VIN -61 mA tR Turn-On Settling Time 90% of final value, CL = 1.0µF, CC = 1000pF 336 µs PSRR Ripple Rejection f = 120Hz 82 dB eNVP-P Output Voltage Noise 0.1Hz ≤ f ≤10Hz, VOUT = 4.096V 6.2 µVP-P eNVRMS Broadband Voltage Noise 10Hz ≤ f ≤1kHz, VOUT = 4.096V 6.6 µVRMS Noise Density f = 1kHz, VOUT = 4.096V 188 nV/√Hz Long Term Stability TA = +25°C, 1000 hours 20 ppm VD eN VOUT/t Submit Document Feedback 5 VOUT = 4.096V 6.0 FN8634.2 March 17, 2016 ISL71091SEH40 Electrical Specifications for Die VIN = 8V, IOUT = 0, CL = 1µF and CCOMP = 0.001µF unless otherwise specified. Boldface limits apply after radiation at +25°C and across the operating temperature range, -55°C to +125°C without radiation, unless otherwise specified. Specifications over temperature are guaranteed but not production tested on die. PARAMETER DESCRIPTION VOUT Output Voltage VOA VOUT Accuracy at TA = +25°C TC VOUT CONDITIONS MIN (Note 6) TYP MAX (Note 6) 4.096 UNITS V VOUT = 4.096V (Note 10) -0.05 +0.05 % VOUT Accuracy at TA = -55°C to +125°C VOUT = 4.096V (Note 10) -0.15 +0.15 % VOUT Accuracy at TA = +25°C, Post Radiation -0.25 +0.25 % 6 ppm/°C 30.0 V 0.3 0.5 mA VOUT = 4.096V (Note 10) Output Voltage Temperature Coefficient (Note 7) VIN Input Voltage Range IIN Supply Current VOUT /VIN Line Regulation VIN = 6.0V to 30V 0.3 5.0 ppm/V VOUT/IOUT Load Regulation Sourcing: 0mA ≤ IOUT ≤ 10mA 11 20 ppm/mA Sinking: -5mA ≤ IOUT ≤ 0mA 25 50 ppm/mA IOUT = 10mA 1.1 1.6 V VD Dropout Voltage (Note 8) VOUT = 4.096V 6.0 NOTES: 6. Compliance to datasheet limits is assured by one or more methods: production test, characterization and/or design. 7. Across the specified temperature range. Temperature coefficient is measured by the box method whereby the change in VOUT is divided by the temperature range; in this case, -55°C to +125°C = +180°C. 8. Dropout Voltage is the minimum VIN - VOUT differential voltage measured at the point where VOUT drops 1mV from VIN = nominal at TA = +25°C. 9. Post-reflow drift for the ISL71091SEH40 devices can exceed 100µV based on experimental results with devices on FR4 double-sided boards. The engineer must take this into account when considering the reference voltage after assembly. 10. The VOUT accuracy is based on die mount with Silver Glass die attach material such as “QMI 2569” or equivalent in a package with an Alumina ceramic substrate. Submit Document Feedback 6 FN8634.2 March 17, 2016 ISL71091SEH40 Total Dose Radiation Characteristics This data is typical mean test data post total dose radiation exposure at both low dose rate (LDR) of <10mrad(Si)/s to 50krads and at a high dose rate (HDR) of 50 to 300rad(Si)/s to 150krads. This data is intended to show typical parameter shifts due to radiation. These are not limits nor are they guaranteed. LDR data to 150krads will be added when available. VIN = 8.0V, TA = +25°C, IOUT = 0, CIN = 0.1µF, CL = 1µF and CCOMP = 1nF unless otherwise specified. 4.110 0.55 SPEC LIMIT 0.50 4.105 LDR GND HDR GND 4.095 4.090 LDR BIAS 4.085 4.080 0 0.40 LDR BIAS HDR BIAS IIN (mA) VOUT (V) 4.100 SPEC LIMIT 0.45 0.30 0.25 LDR GND HDR BIAS 100 0.15 ANNEAL 150 0 50 100 FIGURE 5. VOUT ACCURACY SHIFT FIGURE 6. SUPPLY CURRENT SHIFT 25 SPEC LIMIT 4 LDR BIAS 2 HDR BIAS 0 HDR GND -2 LDR GND -4 SPEC LIMIT 0 50 100 150 LOAD REGULATION (ppm/mA) LINE REGULATION (ppm/V) 6 20 5 HDR BIAS 0 LDR BIAS HDR GND -5 -10 -15 SPEC LIMIT -20 0 50 100 1.8 LDR GND HDR BIAS 1.4 DROPOUT (V) 20 LDR BIAS SPEC LIMIT 1.6 SPEC LIMIT 0 ANNEAL FIGURE 8. LOAD REGULATION (SOURCING) SHIFT 60 40 150 TOTAL DOSE (krad (Si)) FIGURE 7. LINE REGULATION SHIFT LOAD REGULATION (ppm/mA) SPEC LIMIT 10 -25 ANNEAL LDR GND 15 TOTAL DOSE (krad (Si)) HDR GND -20 LDR GND LDR BIAS 1.2 1.0 0.8 HDR GND HDR BIAS 0.6 0.4 -40 -60 ANNEAL 150 TOTAL DOSE (krad (Si)) TOTAL DOSE (krad (Si)) -6 SPEC LIMIT 0.20 SPEC LIMIT 50 HDR GND 0.35 0.2 SPEC LIMIT 0 50 100 150 TOTAL DOSE (krad (Si)) FIGURE 9. LOAD REGULATION (SINKING) SHIFT Submit Document Feedback 7 ANNEAL 0 0 50 100 150 ANNEAL TOTAL DOSE (krad (Si)) FIGURE 10. DROPOUT SHIFT FN8634.2 March 17, 2016 ISL71091SEH40 Typical Performance Curves specified. VIN = 8.0V, TA = +25°C, IOUT = 0, CIN = 0.1µF, CL = 1µF and CCOMP = 1nF, unless otherwise 4.099 20 -55°C +25°C 10 +125°C VOUT (ppm) +25°C VOUT (V) 15 -55°C 4.098 4.097 4.096 5 0 -5 +125°C -10 4.095 -15 4.094 6 10 14 18 VIN (V) 22 26 -20 30 FIGURE 11. LINE REGULATION vs VOUT (V) OVER TEMPERATURE 14 18 VIN (V) 22 26 30 300 LOAD REGULATION (ppm) -55°C 4.098 +25°C VOUT (V) 10 FIGURE 12. LINE REGULATION vs VOUT (PPM) OVER TEMPERATURE 4.099 4.097 4.096 +125°C 4.095 4.094 -5.0 -2.5 0 2.5 5.0 ILOAD (mA) SINKING 7.5 200 -55°C +125°C 100 +25°C 0 -100 -200 -300 -5.0 10 -2.5 0 2.5 5.0 7.5 ILOAD (mA) SINKING SOURCING FIGURE 13. LOAD REGULATION vs VOUT (V) OVER TEMPERATURE 10 SOURCING FIGURE 14. LOAD REGULATION vs VOUT (PPM) OVER TEMPERATURE 4.101 1.4 -55°C 1.2 +25°C UNIT 2 4.100 4.099 1.0 UNIT 3 UNIT 5 UNIT 4 4.098 VOUT (V) DROPOUT (V) 6 0.8 0.6 +125°C 0.4 UNIT 1 4.097 4.096 4.095 4.094 4.093 0.2 4.092 0 0 2 4 6 8 10 ILOAD (mA) FIGURE 15. DROPOUT VOLTAGE vs OUTPUT CURRENT Submit Document Feedback 8 12 4.091 -65 -45 -25 -5 15 35 55 75 95 115 135 TEMPERATURE (°C) FIGURE 16. VOUT vs TEMPERATURE FN8634.2 March 17, 2016 ISL71091SEH40 Typical Performance Curves specified. (Continued) VIN = 8.0V, TA = +25°C, IOUT = 0, CIN = 0.1µF, CL = 1µF and CCOMP = 1nF, unless otherwise 10 0.6 +25°C 6 AMPLITUDE (mV) -55°C 0.4 IIN (mA) 8 +125°C 0.5 0.3 0.2 4 2 VOUT 0 -2 -4 -6 0.1 -8 0 6 10 14 18 22 26 -10 30 0 0.25 0.50 0.75 VIN (V) 80 7 60 6 40 5 20 VOUT 0 -20 0 0.50 0.75 1.00 1.25 1.50 1.75 VOUT 2 -60 0.25 -1 0.0 2.00 0.1 0.2 0.3 0.4 FIGURE 19. LOAD TRANSIENT (IL = 1mA) VOLTAGE NOISE (nV/√Hz) PSRR (dB) 0.7 0.8 0.9 1.0 10k CL = 1µF CIN = 0 CCOMP = 1nF VOUT = 1VP-P -60 -80 -100 -120 10 0.6 FIGURE 20. TURN-ON TIME 0 -40 0.5 TIME (ms) TIME (ms) -20 2.00 3 1 0 1.75 VIN 4 -40 -80 1.50 FIGURE 18. LINE TRANSIENT (VIN = 500mV) AMPLITUDE (V) AMPLITUDE (mV) FIGURE 17. IIN vs VIN OVER TEMPERATURE 1.00 1.25 TIME (ms) 100 1k 10k 100k 1M FREQUENCY (Hz) FIGURE 21. RIPPLE REJECTION vs FREQUENCY Submit Document Feedback 9 10M 1k 100 10 0 1.0 10 100 1k 10k 100k FREQUENCY (Hz) FIGURE 22. NOISE VOLTAGE DENSITY vs FREQUENCY FN8634.2 March 17, 2016 ISL71091SEH40 Typical Performance Curves specified. (Continued) VIN = 8.0V, TA = +25°C, IOUT = 0, CIN = 0.1µF, CL = 1µF and CCOMP = 1nF, unless otherwise OUTPUT NOISE VOLTAGE (µVP-P) 10 8 6 4 2 0 -2 -4 -6 -8 -10 0 1 2 3 4 5 6 7 8 9 10 TIME (s) FIGURE 23. VOUT vs NOISE, 0.1Hz TO 10Hz Submit Document Feedback 10 FN8634.2 March 17, 2016 ISL71091SEH40 Device Operation Bandgap Precision References The ISL71091SEH40 uses a bandgap architecture and special trimming circuitry to produce a temperature compensated, precision voltage reference with high input voltage capability and moderate output current drive. Applications Information Board Mounting Considerations For applications requiring the highest accuracy, board mounting location should be reviewed. The device uses a ceramic flatpack package. Generally, mild stresses to the die when the Printed Circuit (PC) board is heated and cooled, can slightly change the shape. Because of these die stresses, placing the device in areas subject to slight twisting can cause degradation of reference voltage accuracy. It is normally best to place the device near the edge of a board, or on the shortest side, because the axis of bending is most limited in that location. Mounting the device in a cutout also minimizes flex. Obviously, mounting the device on flexprint or extremely thin PC material will likewise cause loss of reference accuracy. Board Assembly Considerations Some PC board assembly precautions are necessary. Normal output voltage shifts of 100µV to 500µV can be expected with Pb-free reflow profiles or wave solder on multilayer FR4 PC boards. Precautions should be taken to avoid excessive heat or extended exposure to high reflow or wave solder temperatures. Noise Performance and Reduction The output noise voltage in a 0.1Hz to 10Hz bandwidth is typically 6.2µVP-P (VOUT = 4.096V). The noise measurement is made with a bandpass filter. The filter is made of a 1-pole high-pass filter, with a corner frequency at 0.1Hz, and a 2-pole low-pass filter, with a corner frequency (3dB) at 9.9Hz, to create a filter with a 9.9Hz bandwidth. Noise in the 10Hz to 1kHz bandwidth is approximately 6.6µVRMS (VOUT = 4.096V), with 0.1µF capacitance on the output. This noise measurement is made with a 2 decade bandpass filter. The filter is made of a 1-pole high-pass filter with a corner frequency at 10Hz of the center frequency, and 1-pole low-pass filter with a corner frequency at 1kHz. Load capacitance up to 10µF can be added but will result in only marginal improvements in output noise and transient response. Turn-On Time Normal turn-on time is typically 336µs, as shown in Figure 20 on page 9. The circuit designer must take this into account when looking at power-up delays or sequencing. Temperature Coefficient The limits stated for temperature coefficient (Tempco) are governed by the method of measurement. The overwhelming standard for specifying the temperature drift of a reference is to measure the reference voltage at two temperatures. Take the total variation, (VHIGH – VLOW), and divide by the temperature extremes of measurement (THIGH – TLOW). The result is divided by the nominal Submit Document Feedback 11 reference voltage (at T = +25°C) and multiplied by 106 to yield ppm/°C. This is the “Box” method for specifying temperature coefficient. Output Voltage Adjustment The output voltage can be adjusted above and below the factory-calibrated value via the trim terminal. The trim terminal is the negative feedback divider point of the output op amp. The voltage at the trim pin is set at approximately 1.216V by the internal bandgap and amplifier circuitry of the voltage reference. The suggested method to adjust the output is to connect a very high value external resistor directly to the trim terminal and connect the other end to the wiper of a potentiometer that has a much lower total resistance and whose outer terminals connect to VOUT and ground. It is important to minimize the capacitance on the trim terminal to preserve output amplifier stability. It is also best to connect the series resistor directly to the trim terminal, to minimize that capacitance and also to minimize noise injection. Small trim adjustments, such as ±0.25%, will not disturb the factory-set temperature coefficient of the reference, but trimming by large amounts can. Output Stage The output stage of the device has a push-pull configuration with a high side PNP and a low side NPN. This helps the device to act as a source and sink. The device can source 10mA and sink 5mA. Use of COMP Capacitor The reference can be compensated for the COUT capacitors used by adding a capacitor from the COMP pin to GND. See Table 2 for recommended values of the COMP capacitor. TABLE 2. COUT (µF) CCOMP (nF) 0.1 1 1 1 10 10 Data from SEE testing suggests the best option to use is 1µF for COUT and 1nF for CCOMP. Refer to the SEE report (AN1938) for more details. DNC Pins These pins are for trimming purpose and for factory use only. Do not connect these to the circuit in any way. It will adversely effect the performance of the reference. Simulation Model A SPICE simulation model is available under the Documents tab of the ISL71091SEH40 landing page on the Intersil website. Figures 24 through 29 show a comparison of the characterized part performance and the simulated part performance. FN8634.2 March 17, 2016 ISL71091SEH40 4.101 4.101 4.100 4.100 4.099 4.099 4.098 4.098 4.097 4.097 VOUT (V) VOUT (V) Characterization vs Simulation Results 4.096 4.095 4.094 4.093 4.092 4.092 -25 -5 15 35 55 75 TEMPERATURE (°C) 95 115 4.091 -65 135 10 4.104 8 4.102 6 4.100 4 AMPLITUDE (mV) VOUT (V) -25 -5 15 35 55 75 95 115 135 FIGURE 25. CHARACTERIZED VOUT vs TEMPERATURE 4.106 4.098 4.096 4.094 4.092 2 VOUT 0 -2 -4 -6 4.090 4.088 -8 4.086 0 -10 0.25 0.50 0.75 1.00 1.25 TIME (ms) 1.50 1.75 2.00 FIGURE 26. SIMULATED LINE TRANSIENT (VIN = 500mV) 0 0.25 0.5.0 0.75 1.00 1.25 TIME (ms) 1.50 1.75 2.00 FIGURE 27. CHARACTERIZED LINE TRANSIENT (VIN = 500mV) 4.176 80 4.160 60 4.144 AMPLITUDE (mV) 4.128 VOUT (V) -45 TEMPERATURE (°C) FIGURE 24. SIMULATED (WORSE CASE) VOUT vs TEMPERATURE 4.112 4.096 4.080 4.064 4.048 40 20 VOUT 0 -20 -40 -60 4.032 4.016 UNIT 1 4.095 4.093 -45 UNIT 5 UNIT 4 4.096 4.094 4.091 -65 UNIT 2 UNIT 3 0 0.25 0.50 0.75 1.00 1.25 1.50 1.75 TIME (ms) FIGURE 28. SIMULATED LOAD TRANSIENT (IL = 1mA) Submit Document Feedback 12 2.00 -80 0 0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 TIME (ms) FIGURE 29. CHARACTERIZED LOAD TRANSIENT (IL = 1mA) FN8634.2 March 17, 2016 ISL71091SEH40 Package Characteristics Weight of Packaged Device 0. 31 Grams (Typical) TOP METALLIZATION Type: AlCu (99.5%/0.5%) Thickness: 30kÅ BACKSIDE FINISH Lid Characteristics Silicon Finish: Gold Potential: Connected to Pin #4 (GND) Case Isolation to Any Lead: 20 x 109 Ω (minimum) ASSEMBLY RELATED INFORMATION SUBSTRATE POTENTIAL Floating Die Characteristics ADDITIONAL INFORMATION Die Dimensions 1990µm x 2380µm (78 mils x 94 mils) Thickness: 483µm ± 25µm (19 mils ±1 mil) Interface Materials WORST CASE CURRENT DENSITY <2 x 105 A/cm2 PROCESS Dielectrically Isolated Advanced Bipolar Technology- PR40 GLASSIVATION Type: Nitrox Thickness: 15kÅ Metallization Mask Layout DNC VS COMP GND QUIET (see Note 11, Table 3) GND PWR DNC 222222222222222222222222222222222222222222222222222222222222222222222 111111111111111111111111111111111111111111111111111111111111111111111 11 1 1 111111111111111111111111111111111111111111111111111111111111111111111 222222222222222222222222222222222222222222222222222222222222222222222 2222222222222222222222222222222222222222222222222222222222222222222 11111111111111 11111111111111111111111111111111111111 2 2 222222222222222222222222222222222222 1111111111111111111111111111111111 1 11111111111111111 11111111111 11111111111111 22 11111 11 11 1 11 11 1 11 11 1 1 2 1 1 11 1 1 1 1 1 11 1 1 2 11 1 2 22 2 1 222222222222222222222222222222222222222222222222222 2 22 111111111111111111111111111111111111111111111111111111111111111111111 222222222222222222222222222222222222222222222222222222222222222222222 2222222222222222222222222222222222222222222222222222222222222222222 11111111111111 111 2222222222222222222222 222222 11111 22222 1 2 2 222 22 22222 222222222222222222222222222222222222222222222222222 222222222222222222222222222222222222 1111111111111111111111111111111111 1 11111111111111111 11111111111111 2 11111111111 11111111111111 1 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222222222222222222222222222222222222 11111111 222 1111 1 11 1 11 11 1 11 1 11 1 1 11 1 1 11 1 1 11 1 11 222222222222222222222222222 11111111111111 111 22222222222222222222222222 222222222222222222222222 111111111111111111 11 11 1 11111111 111 2222222222222222222222 111 22222222222222 22 22 2222 2 11 111111111111111111111111111111111111111 111 2222222222222 1 111 2 22 22 2 2 11 222222222 2 22222222222222 22 11 12 111 1 22222 1 2 1 11 2 1 11 22 2 11 122 11 2 1 11 111 2 1 2 11 11 1 22 2 111 1 22 1 11 2 12222 11 2 1122 1 111 1 222222 22222 111 11111 22222 11111 22222 1 11 1 1 111 111 11 1 1 1 1 11 11 22222 11 1 2 111 11 111 1 11 11 11 1 222 111111111111111111111111111111111111111111111111111111111111111111111 222222222222222222222222222222222222222222222222222222222222222222222 2222222222222222222222222222222222222222222222222222222222222222222 222222222222222222222 2222222222222 222222222222 222222222 222222222222222222222222222222222222 22222222222222222222222222 11111111 222 222 11 1111 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222 11 22 11 22 11 11 22 11 2222 11 2 11 1 22 11111 11 22 111 12 122222 11111 22222 1111 11111 22222 22 1111 2222 1 1 2 11 111 11 1 222 22 11111 1 222 11 22 11111111111111111 11 1 11 1 11 1 11 1 1 1 1 1 1 1 11 22222222222222222 22 11 22 11 11 1 11 11 1 22 1 111111111111111111111111111111111111111111111111111111111111111111111 222222222222222222222222222222222222222222222222222222222222222222222 2222222222222222222222222222222222222222222222222222222222222222222 1 11111111111111111111111 111111111111111111111111111 22222 222 11111 22222 2222222 22 22 1111 11 222222222222 1 11 1 111 1 11111 1 22 22222222222222222222222 1 11 2222222222222222 222222222222222222 22 2 111 1 11 11 2 1 11 22 11 2 1 11 22 11 2 11 11 22 11 2 1 11 22 1 1 11 22 1 11 1 11 22 1 11 2222 1 11 2 11 1 22 11111 1 2 1 11 22 11 1 12 11 122222 11111 1111 11 11 1 11 11 1 22 122222 11111 FORCE 111111111111111111111111111111111111111111111111111111111111111111111 222222222222222222222222222222222222222222222222222222222222222222222 2222222222222222222222222222222222222222222222222222222222222222222 1 1 1 11111111111111111111111 111111111111111111111111111 22222 222222222222222 11 1 2 2 1 22 1 11 22 1 11 22 1 11 1 2 11 1 2 11 1 1 11 11 1 222 1 1 111 1 11 22 22 22 11111 22222 22 22 11111 111 11 11 1 11 1 22222 2 11 22 1 11 22 11 1 2 11111 22222 11111 22222 2 111111111111111111111111111111111111111111111111111111111111111111111 222222222222222222222222222222222222222222222222222222222222222222222 2222222222222222222222222222222222222222222222222222222222222222222 111 1111 11111111111111111111111 111111111111111111111111111 22222222222222222222 11 11 2 21 22 11 1 22 1 11 22 11 1 12 2 11 11 1 11 1 111 11 1222 1 1 11 111 122 11 22 111111111111111111111111111111111111111111111111111111111111111111111 222222222222222222222222222222222222222222222222222222222222222222222 TRIM Submit Document Feedback 13 FN8634.2 March 17, 2016 ISL71091SEH40 TABLE 3. DIE LAYOUT X-Y COORDINATES PAD NAME PAD NUMBER X (µm) Y (µm) BOND WIRES PER PAD (Note 12) GND PWR 1 1 -436 1 GND QUIET 2 0 0 1 COMP 3 -15 831 1 VS 4 -17 1018 1 DNC 5 DNC 6 DNC 7 VOUT SENSE 8 1633 786 1 VOUT FORCE 9 1640 -436 1 TRIM 10 1505 -436 1 NOTES: 11. Origin of coordinates is the centroid of GND QUIET. 12. Bond wire size is 1 mil. For additional products, see www.intersil.com/en/products.html Intersil products are manufactured, assembled and tested utilizing ISO9001 quality systems as noted in the quality certifications found at www.intersil.com/en/support/qualandreliability.html Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries. For information regarding Intersil Corporation and its products, see www.intersil.com Submit Document Feedback 14 FN8634.2 March 17, 2016 ISL71091SEH40 Revision History The revision history provided is for informational purposes only and is believed to be accurate, but not warranted. Please go to web to make sure you have the latest revision. DATE REVISION CHANGE March 17, 2016 FN8634.2 -Updated Related Literature document titles to match titles on the actual documents. -Added Table 1 on page 2. -On page 5: -Changed Electrical Specification for Flatpack note from: “Boldface limits apply over the operating temperature range, -55°C to +125°C and radiation.” To: “Boldface limits apply after radiation at +25°C or across the operating temperature range, -55°C to +125°C without radiation, unless otherwise specified. -For parameters VOA (rows 2, 3, 4) in Electrical Specifications for Flatpack table in the Conditions column updated note references. -Removed reference to TB493 as this is not applicable to hermetic packages. -On page 6: -Changed Electrical Specification for Die note from: “Boldface limits apply over the operating temperature range, -55°C to +125°C and radiation.” To: “Boldface limits apply after radiation at +25°C or across the operating temperature range, -55°C to +125°C without radiation, unless otherwise specified. -For parameter VOA Post Rad (row 4) in Electrical Specifications for Die table changed description from: “VOUT Accuracy at TA = -55°C to +125°C, Post Rad”, To: “VOUT Accuracy at TA = +25°C, Post Radiation”. -Updated POD K8.A to the latest revision changes are as follows: -Modified Note 2 by adding the words “...in addition to or instead of...” July 11, 2014 FN8634.1 Page 1 - changed title from: “Radiation Hardened Ultra Low Noise, Precision Voltage Reference” to: “4.096V Radiation Hardened Ultra Low Noise, Precision Voltage Reference” May 28, 2014 FN8634.0 Initial Release. About Intersil Intersil Corporation is a leading provider of innovative power management and precision analog solutions. The company's products address some of the largest markets within the industrial and infrastructure, mobile computing and high-end consumer markets. For the most updated datasheet, application notes, related documentation and related parts, please see the respective product information page found at www.intersil.com. You may report errors or suggestions for improving this datasheet by visiting www.intersil.com/ask. Reliability reports are also available from our website at www.intersil.com/support Submit Document Feedback 15 FN8634.2 March 17, 2016 ISL71091SEH40 Package Outline Drawing K8.A 8 LEAD CERAMIC METAL SEAL FLATPACK PACKAGE Rev 4, 12/14 0.015 (0.38) 0.008 (0.20) PIN NO. 1 ID OPTIONAL 1 2 0.050 (1.27 BSC) 0.005 (0.13) MIN 4 PIN NO. 1 ID AREA 0.022 (0.56) 0.015 (0.38) 0.110 (2.79) 0.087 (2.21) 0.265 (6.73) 0.245 (6.22) TOP VIEW 0.036 (0.92) 0.026 (0.66) 0.009 (0.23) 0.004 (0.10) 6 0.265 (6.75) 0.245 (6.22) -D- -H- -C- 0.180 (4.57) 0.170 (4.32) SEATING AND BASE PLANE 0.370 (9.40) 0.325 (8.26) 0.03 (0.76) MIN SIDE VIEW 0.007 (0.18) 0.004 (0.10) NOTES: LEAD FINISH 0.009 (0.23) BASE METAL 0.004 (0.10) 0.019 (0.48) 0.015 (0.38) 0.0015 (0.04) MAX 0.022 (0.56) 0.015 (0.38) 2. If a pin one identification mark is used in addition to or instead of a tab, the limits of the tab dimension do not apply. 3. The maximum limits of lead dimensions (section A-A) shall be measured at the centroid of the finished lead surfaces, when solder dip or tin plate lead finish is applied. 4. Measure dimension at all four corners. 3 SECTION A-A 1. Index area: A notch or a pin one identification mark shall be located adjacent to pin one and shall be located within the shaded area shown. The manufacturer’s identification shall not be used as a pin one identification mark. Alternately, a tab may be used to identify pin one. 5. For bottom-brazed lead packages, no organic or polymeric materials shall be molded to the bottom of the package to cover the leads. 6. Dimension shall be measured at the point of exit (beyond the meniscus) of the lead from the body. Dimension minimum shall be reduced by 0.0015 inch (0.038mm) maximum when solder dip lead finish is applied. 7. Dimensioning and tolerancing per ANSI Y14.5M - 1982. 8. Controlling dimension: INCH. Submit Document Feedback 16 FN8634.2 March 17, 2016